特表 2024-510884 相変化メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-12

(54)【発明の名称】相変化メモリ

(51)【国際特許分類】

   H10B 63/10 20230101AFI20240305BHJP

   H10N 70/20 20230101ALI20240305BHJP

   H01L 21/768 20060101ALI20240305BHJP

【ＦＩ】

H10B63/10

H10N70/20

H01L21/90 N

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023550052

(86)(22)【出願日】2022-03-16

(85)【翻訳文提出日】2023-08-18

(86)【国際出願番号】 EP2022056814

(87)【国際公開番号】W WO2022200145

(87)【国際公開日】2022-09-29

(31)【優先権主張番号】17/209,932

(32)【優先日】2021-03-23

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(74)【復代理人】

【識別番号】100118599

【弁理士】

【氏名又は名称】村上 博司

(74)【復代理人】

【識別番号】100160738

【弁理士】

【氏名又は名称】加藤 由加里

(72)【発明者】

【氏名】オク，インジョ

(72)【発明者】

【氏名】レズニチェク，アレクサンダー

(72)【発明者】

【氏名】ソ，スン－チョン

(72)【発明者】

【氏名】キム，ヨンソク

(72)【発明者】

【氏名】フィリップ，ティモシー

【テーマコード（参考）】

5F033

5F083

【Ｆターム（参考）】

5F033HH07

5F033HH08

5F033HH11

5F033HH17

5F033HH19

5F033HH32

5F033HH33

5F033HH36

5F033JJ00

5F033JJ07

5F033JJ11

5F033JJ17

5F033JJ19

5F033JJ21

5F033JJ32

5F033JJ33

5F033KK00

5F033KK07

5F033KK08

5F033KK11

5F033KK17

5F033KK19

5F033KK21

5F033KK32

5F033KK33

5F033LL02

5F033MM01

5F033MM13

5F033NN06

5F033NN07

5F033PP06

5F033PP14

5F033PP15

5F033PP27

5F033PP28

5F033QQ09

5F033QQ13

5F033QQ28

5F033QQ30

5F033QQ37

5F033RR01

5F033RR04

5F033RR06

5F033RR29

5F033SS07

5F033SS11

5F033SS15

5F033SS21

5F033VV09

5F033WW00

5F083FZ10

5F083GA30

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083JA60

5F083PR03

5F083PR04

5F083PR21

5F083PR22

(57)【要約】

本発明の１つの実施態様は、半導体構造体を含みうる。該半導体構造体は、ヒーターの上方に配置された相変化素子を備えていてもよい。該ヒーターは、誘電体素子を取り囲む導電体素子を備えていてもよい。該誘電体素子は、エアギャップを備えていてもよい。
【選択図】図９

【特許請求の範囲】

【請求項1】

メモリ構造体であって、該メモリ構造体は、
ヒーターの上方に配置された相変化素子
を備えており、
ここで、前記ヒーターが、誘電体素子を取り囲む導電体素子を備えている、
前記メモリ構造体。

【請求項2】

前記誘電体素子がエアギャップを備えている、請求項１に記載のメモリ構造体。

【請求項3】

前記導電体素子が、第１の導電性ライナー及び第２の導電性ライナーを備えている、請求項１又は２に記載のメモリ構造体。

【請求項4】

前記第２の導電性ライナーが、前記第１の導電性ライナーの約0.05～約0.5倍の抵抗値を有する、請求項３に記載のメモリ構造体。

【請求項5】

前記ヒーターと前記相変化素子との間にプロジェクションライナーを更に備えている、請求項１～４のいずれか１項に記載のメモリ構造体。

【請求項6】

前記誘電体素子の材料が、SiN、SiO₂及びSiC_xO_yからなる群から選択される、請求項１～５のいずれか１項に記載のメモリ構造体。

【請求項7】

前記エアギャップが、前記誘電体素子を含む領域の体積の少なくとも0.1％を占める、請求項２～６のいずれか１項に記載のメモリ構造体。

【請求項8】

前記第１の導電性ライナーの材料が、TaN及びSiNからなる群から選択される、請求項３～７のいずれか１項に記載のメモリ構造体。

【請求項9】

前記第２の導電性ライナーの材料が、TiN、グラフェン、TaN、W、Cu、Ru、Au及びPtからなる群から選択される、請求項３～８のいずれか１項に記載のメモリ構造体。

【請求項10】

前記プロジェクションライナーの材料がTaNである、請求項５～９のいずれか１項に記載のメモリ構造体。

【請求項11】

メモリ構造体であって、
ヒーターの上方のプロジェクションライナー上に配置された相変化素子
を備えており、
ここで、前記ヒーターが、誘電体素子を取り囲む導電体素子を備えており、前記誘電体素子がエアギャップを備えている、
前記メモリ構造体。

【請求項12】

前記導電体素子が、第１の導電性ライナー及び第２の導電性ライナーを備えている、請求項１１に記載のメモリ構造体。

【請求項13】

前記第２の導電性ライナーが、前記第１の導電性ライナーの約0.05～約0.5倍の抵抗値を有する、請求項１２に記載のメモリ構造体。

【請求項14】

前記誘電体素子の材料が、SiN、SiO₂及びSiC_xO_yからなる群から選択される、請求項１１～１３のいずれか１項に記載のメモリ構造体。

【請求項15】

前記エアギャップが、前記誘電体素子を含む領域の体積の少なくとも0.1％を占める、請求項１１～１４のいずれか１項に記載のメモリ構造体。

【請求項16】

前記第１の導電性ライナーの材料が、TaN及びSiNからなる群から選択される、請求項１２に記載のメモリ構造体。

【請求項17】

前記第２の導電性ライナーの材料が、TiN、グラフェン、TaN、W、Cu、Ru、Au及びPtからなる群から選択される、請求項１２～１６のいずれか１項に記載のメモリ構造体。

【請求項18】

前記ヒーターと前記相変化素子との間にプロジェクションライナーを更に備えている、請求項１１に記載のメモリ構造体。

【請求項19】

メモリ構造体を形成する方法であって、
M_x+1誘電体及びM_xコンタクト上にヒーターライナーをコンフォーマルに堆積させること；
前記ヒーターライナー内にヒーター誘電体を形成すること、ここで、前記ヒーター誘電体を形成することは、前記ヒーター誘電体内にエアギャップを形成することを含む；
前記ヒーターライナーの上方にプロジェクションライナーを形成すること；並びに、
前記プロジェクションライナーの上方に、相変化材料を形成すること
を含む、前記方法。

【請求項20】

前記ヒーターライナーが第１のライナーと第２のライナーとを備えている、請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体デバイスに関し、特に相変化材料の為の加熱要素を形成することに関する。

【背景技術】

【0002】

相変化メモリ（PCM：Phase change memory）デバイスは、結晶状態又は非晶質状態に変化する相変化材料、例えばカルコゲナイド合金（chalcogenide alloy）等、を使用してデータを保存する。電極は、該PCMデバイスを通じて電流を供給して、結晶相と非晶質相との間の該PCMにおける相変化をもたらす熱を発生させることができる。該相変化材料の各状態は、異なる抵抗特性を有する。具体的には、該結晶状態における該相変化材料は低抵抗を有し、及び該非晶質状態における該相変化材料は高抵抗を有する。個別の状況において、該結晶状態は典型的には、論理レベル「0」を有する「セット状態」として言及され、及び該非晶質状態は典型的には、論理レベル「1」を有する「リセット状態」として言及される。しかしながら、アナログコンピューティングにおいて、該PCMの状態は0～1のいずれでもよく、且つ重みを記録しうる。

【発明の概要】

【課題を解決するための手段】

【0003】

本発明の１つの実施態様は、半導体構造体を含みうる。該半導体構造体は、ヒーターの上方に配置された相変化素子を備えていてもよい。該ヒーターは、誘電体素子を取り囲む導電体素子を備えていてもよい。

【0004】

本発明の１つの実施態様は、半導体構造体を含みうる。該半導体構造体は、ヒーターの上方に配置された相変化素子を備えていてもよい。該ヒーターは、誘電体素子を取り囲む導電体素子を備えていてもよい。該誘電体素子が、エアギャップを備えていてもよい。

【0005】

本発明の１つの実施態様は、半導体構造体を形成する方法を含みうる。該方法は、M_x+1誘電体及びM_xコンタクト上にヒーターライナーをコンフォーマルに堆積させることを含みうる。該方法は、該ヒーターライナー内にヒーター誘電体を形成することを含みうる。該ヒーター誘電体はエアギャップを備えうる。該方法は、該ヒーターライナーの上方にプロジェクションライナーを形成することを含みうる。該方法は、該プロジェクションライナーの上方に相変化材料を形成することを含みうる。

【図面の簡単な説明】

【0006】

【図1】図1は、例示的な実施態様に従う、出発基板の断面図を図示し、ここで、該出発基板は、絶縁体レベル内に第１の導電層を有する。

【図2】図2は、例示的な実施態様に従う、第２の絶縁体レベルを堆積させた後の断面図を図示する。

【図3】図3は、例示的な実施態様に従う、該第１の導電層の上方にある該第２の絶縁体レベルの一部を除去した後の断面図を図示する。

【図4】図4は、例示的な実施態様に従う、第１の導電性ライナー、第２の導電性ライナー及び該第１の導電層の上方にエアギャップを有する絶縁体を堆積することによってヒーターを形成した後の断面図を図示する。

【図5】図5は、例示的な実施態様に従う、CMP後の断面図を図示する。

【図6】図6は、例示的な実施態様に従う、該ヒーターの上方にボトムライナーを形成した後の断面図を図示する。

【図7】図7は、例示的な実施態様に従う、該ボトムライナーの上方に相変化メモリの複数の層を堆積させた後の断面図を図示する。

【図8】図8は、例示的な実施態様に従う、相変化メモリセルの形成後の断面図を図示する。

【図9】図9は、例示的な実施態様に従う、相変化メモリへの接続を形成した後の断面図を図示する。

【0007】

図面の要素は、必ずしも縮尺通りではなく、本発明の特定のパラメータを描写することを意図していない。明確且つ容易に図示する為に、要素の寸法は誇張されている場合がある。正確な寸法については、詳細な説明が参照される必要がある。該図面は、本発明の典型的な実施態様のみを図示することが意図されており、それ故に、本発明の範囲を限定するものとして考慮されるべきでない。該図面において、同様の番号は、同様の要素を表す。

【発明を実施するための形態】

【0008】

ここで、例示的な実施態様が示されている添付の図面を参照して、該例示的な実施態様が本明細書においてより完全に説明されるであろう。しかしながら、本開示は、多くの異なる形態で具現化されてもよく、及び本明細書において記載された例示的な実施態様に限定されると解釈されるべきでない。寧ろ、これらの例示的な実施態様は、本開示が徹底的且つ完全なものとなり、且つ当業者に本開示の範囲を伝えることができるように提供される。発明の詳細な説明において、提示された実施態様を不必要に不明瞭にすることを避ける為に、周知の特徴及び技術の詳細が省略される場合がある。

【0009】

本明細書の以下の説明の為に、「上」（upper）、「下」（lower）、「右」（right）、「左」（left）、「垂直」（vertical）、「水平」（horizontal）、「頂部」（top）、「底部」（bottom）、及びそれらの派生語等の用語は、描かれた図面内に方向付けられた、開示された構造体及び方法に関するものとする。「の上」（above）、「重畳して」（overlying）、「頂上に」（atop）、「てっぺんに」（on top）、「上に配置された」（positioned on）又は「頂上に配置された」（positioned atop）等の用語は、第１の要素、例えば第１の構造体、が、第２の要素、例えば第２の構造体、上に存在することを意味し、ここで、介在要素、例えばインタフェース構造、が該第１の要素と該第２の要素との間に存在しうる。語「直接接触」は、第１の要素、例えば第１の構造体、と第２の要素、例えば第２の構造体、とが、2つの要素の界面において中間的な導電層、絶縁層又は半導体層を介すること無しに接続されることを意味する。語「実質的に」又は「実質的に類似」は、長さ、高さ、又は向きにおける違いが、明確な列挙（例えば、実質的に類似した語を除いた句）と、実質的に類似した変形との間の実用的な違いを伝えない事例を云う。１つの実施態様において、「実質的に類似した」（及びその派生語、例えば、「約」及び「およそ」）は、例えば、値で10％の偏差又は角度で10°の偏差まで、一般的に認められる工学又は製造公差による差異を示す。

【0010】

本発明の実施態様の提示を不明瞭にしない為に、以下の詳細な説明において、当技術分野において知られている幾つかの処理工程又は操作は、提示及び説明の目的で一緒に組み合わされている場合があり、幾つかの例において、詳細に記載されていない場合がある。他の例において、当技術分野において知られている幾つかの処理工程又は動作は、全く説明されていない場合がある。以下の説明は、寧ろ、本発明の様々な実施態様の特徴的な機能又は要素に焦点を当てたものであることが理解されるべきである。

【0011】

相変化材料は、半導体デバイスにおいて使用する為の相変化メモリを作成する際に有用である。そのような材料は、物理的な変化を受けるときに材料の抵抗値が変化し、それにより該材料が論理的な1又は0として機能するようになるという特性を有する。そのような変化は、該材料の加熱によって該材料の結晶特性を変化させて、抵抗値における変化を達成することによって行われうる。本発明の或る実施態様において、この加熱は、相変化材料の下に配置された抵抗加熱要素によって行われる。該抵抗加熱要素は、抵抗加熱を行う周囲の導電性要素よりも低い熱容量を有する誘電体コアを使用しうる。これにより、相変化メモリとヒーターとを備えているメモリセルが、低電圧で熱加熱を受けることができるようになることを可能にしうる。

【0012】

図1を参照すると、M_xレベル10は、M_x誘電体100とM_x導電性材料110を含む。M_x誘電体100は、任意の適切な誘電体材料、例えば、酸化シリコン、窒化シリコン、水素化酸化シリコン、シリコンベースの低k誘電体、又は多孔質誘電体、を含みうる。既知の適切な堆積技法、例えば、原子層堆積（ALD：atomic layer deposition）、化学気相堆積（CVD：chemical vapor deposition）、プラズマ強化化学気相堆積、スピンオン堆積、又は物理気相堆積（PVD：physical vapor deposition）等、がM_x誘電体100を形成する為に使用されうる。M_x誘電体100は、およそ100nm～およそ500nmの範囲の厚さ及びその間の範囲を有しうるが、100nm未満の厚さ、及び500nm超の厚さが許容されうる。

【0013】

図1を引き続き参照すると、M_x導電性材料110は例えば、典型的な相互接続構造において見られる典型的な、線（line）、ビア（via）、又はワイヤ（wire）でありうる。M_x導電性材料110は、導電性相互接続材料（conductive interconnect material）、例えば、銅、アルミニウム、又はタングステンを包含する上記の導電性相互接続材料、で作られていてもよい。該導電性相互接続材料は、充填技術、例えば、電気めっき、無電解めっき、化学気相堆積、物理気相堆積、又はそれらの組み合わせの方法、を使用して形成されうる。該導電性相互接続材料は、ドーパント、例えば、マンガン、マグネシウム、銅、アルミニウム、又は他の既知のドーパント、を更に含みうる。幾つかの実施態様において、様々なバリアー又はライナー（図示せず）が、M_x導電性材料110とM_x誘電体100との間のM_xレベル10において形成されうる。１つの実施態様において、ライナーは、例えば、窒化タンタル層と、それに続くタンタル層とを含むことができる。他のバリアー又はライナーは、単独で又は他の任意の適切なライナーと組み合わされて、コバルト又はルテニウムを含むことができる。幾つかの実施態様において、M_x導電性材料110は、線又はビアでありうる。

【0014】

図2を参照すると、M_x+1レベル20は、M_x+1誘電体120を含んで形成されてもよい。M_x+1誘電体120は、任意の適切な誘電体材料、例えば、酸化シリコン、窒化シリコン、水素化酸化シリコン、シリコンベースの低k誘電体、又は多孔質誘電体、を含みうる。既知の適切な堆積技術、例えば、原子層堆積（ALD）、化学気相堆積（CVD）、プラズマ強化化学気相堆積、スピンオン堆積、又は物理気相堆積（PVD）、が、M_x+1誘電体120を形成する為に使用されうる。M_x+1誘電体120は、およそ100nm～およそ150nmの範囲の厚さ及びその間の範囲を有しうるが、100nm未満の厚さ、及び150nm超の厚さが許容されうる。

【0015】

図3を参照すると、トレンチ123は、典型的なエッチング技術、例えば、該誘電体の除去が、M_x+1誘電体120の上のリソグラフィマスクをパターニングし、そして、異方性エッチング、例えばRIEエッチング、を実行してリソグラフィマスクのパターニングされていない部分の下の材料を除去することによって実行されうることを含むエッチング技術、を使用してM_x+1誘電体120内に形成されうる。図示された実施態様を包含する幾つかの実施態様において、トレンチ123は、M_xレベル10のM_x導電性材料110を曝露させるM_x+1レベル20を通じて延在する。トレンチ230は、開口部の幅W_Iが約10nm～約50nm、より好ましくは約28nm～約40nm、であるように形成されうる。

【0016】

図4を参照すると、第１のヒーターライナー層130、第２のヒーターライナー層135、及び誘電体層140が堆積されうる。第１のヒーターライナー層130は、例えば、TaN、SiN、及び適切な抵抗率を有する他の任意の金属窒化物を含みうる。第１のヒーターライナー層130は、約13nm～約10nmの厚さを有しうる。第１のヒーターライナー層130は、任意の適切な金属堆積技術、例えば、CVD、PVD、及びALD、スパッタリング、並びにメッキを包含する上記の任意の適切な金属堆積技術、を使用して形成されうる。

【0017】

第２のヒーターライナー層135は、任意の金属又は金属窒化物、例えば、TiN、グラフェン、TaN、W、Cu、Ru、Au及びPt、を含みうる。第２のヒーターライナー層135は、抵抗値が第１のヒーターライナー層130の約250kOhm/cm²の0.05～0.5倍であるように選択されうる。第２のヒーターライナー層135は、約2nm～約20nmの厚さを有しうる。第２のヒーターライナー層135は、任意の適切な金属堆積技術、例えば、CVD、PVD、及びALD、スパッタリング、並びにメッキを包含する上記の任意の適切な金属堆積技術、を使用して形成されうる。

【0018】

誘電体層140は例えば、SiN、SiO₂、SiC_xO_y、TaN、及び高抵抗金属窒化物を含みうる。誘電体層140の形成は、空隙145（エアギャップとも呼ばれる）の形成をもたらす可能性がある。誘電体層140は、任意の好適な誘電体材料、例えば、酸化シリコン、窒化シリコン、水素化酸化シリコン、シリコンベースの低k誘電体、又は多孔質誘電体、を含みうる。既知の適切な堆積技術、例えば、原子層堆積（ALD）、化学気相堆積（CVD）、プラズマ強化化学気相堆積、スピンオン堆積、又は物理気相堆積（PVD）である。空隙145は、M_x+1レベル20内に配置された誘電体の総体積の少なくとも0.1％でありうる。該空隙の導入により、メモリ素子をプログラミングする為の必要な温度を達成する為に該メモリ素子のヒーターによって必要とされる抵抗加熱の量を減少させうる。

【0019】

図5を参照すると、図4において堆積された、第１のヒーターライナー層130、第２のヒーターライナー層135及び誘電体層140は、M_x+1誘電体120の頂部に凹み、第１のヒーターライナー131、第２のヒーターライナー136及び内部ヒーター誘電体141を形成しうる。

【0020】

図6を参照すると、相変化メモリセルのボトムライナー150が形成されうる。ボトムライナー150は、任意の適切な金属堆積技術、例えば、CVD、PVD、及びALD、スパッタリング、並びにメッキを包含する上記の任意の適切な金属堆積技術、を使用して形成されてもよく、そして次に、任意の適切なフォトリソグラフィ技術及びエッチング技術を用いてパターン化されてもよい。ボトムライナー150は例えば、TaNを含みうる。別の実施態様において、ボトムライナー150は、上記プロジェクションライナーと同じである。

【0021】

図7を参照すると、相変化材料層160、頂部コンタクト層170及びハードマスク層175は、ボトムライナー150の頂部部分の形成に続いてM_x+2レベル30において形成されうる。相変化材料層160は、ボトムライナー150の頂部部分と電気的に連通するように形成される。１つの実施態様において、相変化材料層160は、ボトムライナー150の該頂部部分と直接物理的に接触して形成される。別の実施態様において、相変化材料層160は、ボトムライナー150の頂部部分に重畳して形成されてもよく、ここで、界面層、例えば拡散バリアー、が、相変化材料層160とボトムライナー150の該頂部部分との間に配置されてもよい。

【0022】

相変化材料層160の厚さは、約5nm～約400nmの範囲でありうる。相変化材料層160の堆積は、ブランケット堆積に続いて平坦化することを含み、それにより相変化層を形成しうる。次の処理工程において、相変化層の一部が除去されて、相変化材料層160を提供する。１つの実施態様において、フォトレジストマスクの形成に続いて、該相変化層の露出された部分が、異方性エッチングプロセス、例えば反応性イオンエッチング、を用いてエッチングされる。

【0023】

１つの実施態様において、相変化材料層160は、非晶質相から結晶質相に切り替えられうる。非晶質状態にあるときに、相変化材料層160は高い抵抗率を示す。１つの実施態様において、該非晶質抵抗率は、10²Ω-m～10⁴Ω-mの範囲でありうる。結晶状態にあるときに、相変化材料層160はより導電性であり、典型的には、10～10000倍低い抵抗率を示す。相変化材料層160は、カルコゲナイド合金（chalcogenide alloys）を含みうる。語「カルコゲナイド」は、本明細書において、元素周期表の第VI族からの少なくとも１つの元素を含む、合金又は化合物材料を示す為に使用される。本明細書において使用されることができるカルコゲナイド合金の例示は、Te又はSeと、Ge、Sb、As、Siのうちの少なくとも１つの元素との合金を包含するが、これらに限定されない。他の実施態様において、該相変化材料は、任意の適切な材料、例えば、Te、Ga、In、Se、及びSの元素のうちの１つ以上を包含する上記の任意の適切な材料、で作られている。１つの実施態様において、該相変化材料は、Ge₂Sb₂Te₅（GST）の組成を有する。カルコゲナイドは、相変化材料として一般的に利用される材料群であるが、一部の相変化材料、例えばGeSb、は、カルコゲナイドを利用しない。１つの実施態様において、第１の相変化材料の層は、GeSbTe（GST）、GeSb、SbTe、GeTe、GeGaSb、SiSbTe、AgInSbTe又はそれらの組み合わせで構成されている。１つの実施態様において、相変化材料層160は、ドープされていない（undoped）。語「ドープされていない」は、該相変化材料がドーパント及び不純物を実質的に含まないことを意味する。語「ドーパント及び不純物を実質的に含まない」は、ドーパントが1.0重量％未満で存在することを意味する。

【0024】

更に図7を参照すると、頂部コンタクト層170は、金属窒化物、例えば、TiN、TaN、W、W／TiN二層、Cと金属（W、Cu、Pt、Ru）との組み合わせ、及びグラフェン、を含みうる。頂部コンタクト層170は、約10nm～約100nmの厚さを有しうる。第１のヒーターライナー層130は、任意の適切な金属堆積技術、例えば、CVD、PVD、及びALD、スパッタリング、並びにメッキを包含する上記の任意の適切な金属堆積技術、を使用して形成されてもよい。

【0025】

更に図7を参照すると、ハードマスク層175は、誘電体、例えば、SiN、C、SiOxN、Al₂O₃、AlN、HfO₂、ZrO₂、を含みうる。ハードマスク層175は、約20nm～約200nmの厚さを有しうる。ハードマスク層175は、任意の適切な金属堆積技術、例えば、CVD、PVD及びALD、スパッタリング、並びにメッキを包含する上記の任意の適切な金属堆積技術、を使用して形成されてもよい。

【0026】

図8を参照すると、相変化材料161、頂部コンタクト171、及び頂部ハードマスク176を備えている相変化メモリセルは、相変化材料層160、頂部コンタクト層170及びハードマスク層175から夫々パターニングされうる。パターニングは、例えば、フォトリソグラフィパターニング及び異方性エッチングを用いて達成されうる。

【0027】

図9を参照すると、M_x+2誘電体180が構造体の上に堆積され、その後のダマシン構造体又はデュアルダマシン構造体が形成されうる。M_x+2誘電体180は、相変化材料層160の上方に続いて形成されうる追加の相互接続レベル（図示せず）から相変化材料層160を電気的に絶縁しうる。M_x+2誘電体180は、典型的な堆積技術、例えば化学気相堆積法、を使用して堆積させうる。M_x+2誘電体180は、任意の適切な誘電体材料、例えば、窒化ケイ素（Si₃N₄）、炭化ケイ素（SiC）、窒化ケイ素（SiCN）、水素化炭化ケイ素（SiCH）、又は他の既知のキャッピング材料、を含みうる。M_x+2誘電体180は、約50nm～約600nmの範囲の厚さ及びその間の範囲を有しうるが、50nm未満の厚さ、及び600nm超の厚さが許容されうる。

【0028】

更に図9を参照すると、ダマシン開口部がM_x+2誘電体180内に形成されうる。ダマシン開口部は、トレンチ開口部又は2つのビア開口部を含みうる。ダマシン開口部は、当技術分野において知られている任意の適切なマスキング及びエッチング技術を使用して形成されうる。１つの実施態様において、フッ素ベースのエッチャント（fluorine-based etchant）、例えばC_xF_y等、を用いたドライエッチング技術が使用されうる。１つの実施態様において、該トレンチ開口部の深さは、約50nm～約100nmの範囲としうる。M_x+2導電性材料190、195が空隙に充填されうる。M_x+2導電性材料190、195は例えば、銅、アルミニウム、窒化チタン、窒化タンタル又はタングステンを含みうる。M_x+2導電性材料190、195は、ファイリング技術、例えば、電気めっき、無電解めっき、化学気相堆積、物理気相堆積、又はそれらの組み合わせ、を使用して形成されうる。

【0029】

本発明の様々な実施態様の記載は、例示の目的の為に提示されたものであり、網羅的であること又は開示された実施態様に限定されることが意図されたものでない。多くの修正及び変形が、記載された実施態様の範囲及び精神から逸脱すること無しに当業者に明らかであろう。本明細書において使用される語は、実施態様の原理、実用的な用途、又は市場において見られる技術に対する技術的改善を最もよく説明する為に、又は当業者が本明細書において開示されている実施態様を理解することができるようにする為に選択された。それ故に、本発明は、記載された且つ図示された正確な形態及び詳細に限定されるものでなく、添付の特許請求の範囲の範囲内に収まることが意図される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【国際調査報告】