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特表2024-510928低減されたヒット信号タイミングマージンのために負荷整合された信号を用いる検索可能アレイ回路及び関連する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-03-12
(54)【発明の名称】低減されたヒット信号タイミングマージンのために負荷整合された信号を用いる検索可能アレイ回路及び関連する方法
(51)【国際特許分類】
G11C 15/04 20060101AFI20240305BHJP
【ＦＩ】
G11C15/04 631F
G11C15/04 601A
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023553030
(86)(22)【出願日】2022-02-20
(85)【翻訳文提出日】2023-08-31
(86)【国際出願番号】 US2022017124
(87)【国際公開番号】W WO2022187009
(87)【国際公開日】2022-09-09
(31)【優先権主張番号】17/249,464
(32)【優先日】2021-03-02
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】314015767
【氏名又は名称】マイクロソフト テクノロジー ライセンシング，エルエルシー
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】ビジベムラ，サイ プラカッシュ レディ
(72)【発明者】
【氏名】クマー，ラジェシュ
(57)【要約】
比較メモリセル回路のＣＡＭアレイは、各セットに対応するデコード列を含み、各セットが、少なくとも１つの行の比較メモリセル回路を含む。各デコード列が、対応するセットをアドレス指定するセットクロック信号を受信し、対応するセットの各行にセット一致信号を生成する。列比較回路が、比較タグのビットを示す比較データを生成する。行一致回路が、各行に対して、セット一致信号に応答して、該行に格納されたバイナリタグに比較タグが一致することを示す行一致信号を生成する。セットクロック信号を生成するのに使用されるデコード列内の回路及び負荷が、ＣＡＭアレイの各列内の行一致信号を生成する回路に対応することで、一致インジケーションのタイミングマージンを低減させ、ＣＡＭアレイに対するアクセス時間を短縮する。
【特許請求の範囲】
【請求項1】
比較メモリセル回路のアレイであって、少なくとも１つのセットであり、各セットが、比較メモリセル回路の複数の行のうちの少なくとも１つの行を有し、前記複数の行の各行がバイナリタグを格納するように構成される、少なくとも１つのセットと、
前記比較メモリセル回路の複数の列であり、当該複数の列の各列が、前記複数の行の各行内の比較メモリセル回路を有する、複数の列と、
少なくとも１つのデコード列であり、当該少なくとも１つのデコード列の各々が前記少なくとも１つのセットのうちの１つのセットに対応し、当該少なくとも１つのデコード列は、
前記対応するセットのためのセットクロック信号を受信し、
前記対応するセットの各行内のセット一致ライン上にセット一致信号を生成する、
ように構成される、少なくとも１つのデコード列と、
ダイナミックコンパレータ回路であり、
前記少なくとも１つのデコード列の各々に対して、前記対応するセットをアドレス指定するための前記セットクロック信号を生成するように構成されたセットクロック回路、
前記複数の列の各列に対して、比較タグの比較真ビットを示す比較真データを生成するように構成された列比較回路、及び
前記複数の行の各行に対して、該行において生成された前記セット一致信号に応答して、該行に格納された前記バイナリタグに前記比較タグが一致することを示す行一致信号を生成するように構成された行一致回路、
を有するダイナミックコンパレータ回路と、
を有する比較メモリセル回路のアレイ。
【請求項2】
前記複数の行の各行が更に行一致ラインを有し、前記行一致回路は更に、該行に格納された前記バイナリタグに前記比較タグが一致することを前記行一致ラインが示すことに応答して、該行に対する前記行一致信号を生成するように構成される、請求項１に記載の比較メモリセル回路のアレイ。
【請求項3】
各比較メモリセル回路が、前記バイナリタグの比較真ビットに対応する格納真データと、該格納真データに対して補数の格納補数データとを格納するように構成される、請求項２に記載の比較メモリセル回路のアレイ。
【請求項4】
各比較メモリセル回路が更に、該比較メモリセル回路を有する行の前記行一致ラインと、
該比較メモリセル回路を有する列に対する前記比較真データを受信するように構成された真比較ビットラインと、
に結合された真比較回路を有し、
前記真比較回路は、前記真比較ビットライン上で受信された前記比較真データが該比較メモリセル回路に格納された前記格納真データに一致しないことを示すために、前記行一致ラインを第１電圧に結合するように構成される、
請求項３に記載の比較メモリセル回路のアレイ。
【請求項5】
前記列比較回路は更に、前記複数の列の各列に対して、前記バイナリタグの前記比較真データに対して補数であって前記比較タグの比較補数ビットを示す比較補数データを生成するように構成され、各比較メモリセル回路が更に、該比較メモリセル回路を有する列に対する前記比較補数データが、該比較メモリセル回路に格納された前記格納補数データに一致しない、ことを示すために、該比較メモリセル回路を有する行の前記行一致ラインを前記第１電圧に結合するように構成された補数比較回路を有する、
請求項４に記載の比較メモリセル回路のアレイ。
【請求項6】
前記真比較回路は更に、前記比較メモリセル回路に格納された前記格納真データによって制御される第１のトランジスタと、前記比較メモリセル回路を有する列に対する前記比較補数データによって制御される第２のトランジスタとを有する、請求項４に記載の比較メモリセル回路のアレイ。
【請求項7】
前記補数比較回路は更に、前記比較メモリセル回路に格納された前記格納補数データによって制御される第３のトランジスタと、前記比較メモリセル回路を有する列に対する前記比較真データによって制御される第４のトランジスタとを有する、請求項５に記載の比較メモリセル回路のアレイ。
【請求項8】
前記セットクロック回路は更に、前記少なくとも１つのデコード列の各々に対して、前記セットに対応するクロック信号及びセットアドレス信号に応答して前記セットクロック信号を生成するように構成される、請求項１に記載の比較メモリセル回路のアレイ。
【請求項9】
前記列比較回路は更に、前記複数の列の各列に対して、前記クロック信号に応答して、前記バイナリタグの前記比較真ビットに基づく前記比較真データを生成するように構成される、請求項８に記載の比較メモリセル回路のアレイ。
【請求項10】
前記少なくとも１つのデコード列の各デコード列が、比較メモリセル回路の前記複数の行の各行内にプルダウン回路を有し、各プルダウン回路が、対応する行内の前記セット一致ラインに結合され、前記少なくとも１つのセットのうちのセットに対応するデコード列において、
該セット内の行に対応する各プルダウン回路が、前記対応するセットに対する前記セットクロック信号を受信することに応答して、該行内の前記セット一致ラインをアクティブにするように構成され、
前記少なくとも１つのセットのうちの別のセット内の行に対応する各プルダウン回路が、該行内の前記セット一致ラインをアクティブにしないように構成される、
請求項１に記載の比較メモリセル回路のアレイ。
【請求項11】
各デコード列が、前記セットクロック回路によって生成された前記対応するセットに対する前記セットクロック信号を受信するように構成され、各プルダウン回路が、前記セットクロック信号によって制御される第１のトランジスタと、固定の電圧源に結合された第２のトランジスタとを有する、
請求項１０に記載の比較メモリセル回路のアレイ。
【請求項12】
前記対応するセット内の各行において、前記電圧源は電源電圧ＶＤＤを有し、前記対応するセット内ではない各行において、前記電圧源はグランド電圧ＶＳＳを有する、
請求項１１に記載の比較メモリセル回路のアレイ。
【請求項13】
各デコード列が更に、各行内に、読み出しビットラインに結合された非比較メモリセル回路を有し、当該非比較メモリセル回路は、メモリセル回路と、
読み出しワード信号のアクティブ化に応答して、当該非比較メモリセル回路に格納された格納データを読み出すように構成された読み出しトランジスタ回路と、
を有する、請求項１１に記載の比較メモリセル回路のアレイ。
【請求項14】
前記比較メモリセル回路の各々が、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル回路を有する、請求項３に記載の比較メモリセル回路のアレイ。
【請求項15】
比較メモリセル回路のアレイを有する集積回路であって、前記比較メモリセル回路のアレイは、少なくとも１つのセットであり、各セットが、比較メモリセル回路の複数の行のうちの少なくとも１つの行を有し、前記複数の行の各行がバイナリタグを格納するように構成される、少なくとも１つのセットと、
前記比較メモリセル回路の複数の列であり、当該複数の列の各列が、前記複数の行の各行内の比較メモリセル回路を有する、複数の列と、
少なくとも１つのデコード列であり、当該少なくとも１つのデコード列の各々が前記少なくとも１つのセットのうちの１つのセットに対応し、当該少なくとも１つのデコード列は、
前記対応するセットのためのセットクロック信号を受信し、
前記対応するセットの各行内のセット一致ライン上にセット一致信号を生成する、
ように構成される、少なくとも１つのデコード列と、
ダイナミックコンパレータ回路であり、
前記少なくとも１つのデコード列の各々に対して、前記対応するセットをアドレス指定するための前記セットクロック信号を生成するように構成されたセットクロック回路、
前記複数の列の各列に対して、比較タグの比較真ビットを示す比較真データを生成するように構成された列比較回路、及び
前記複数の行の各行に対して、該行において生成された前記セット一致信号に応答して、該行に格納された前記バイナリタグに前記比較タグが一致することを示す行一致信号を生成するように構成された行一致回路、
を有するダイナミックコンパレータ回路と、
を有する、集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の技術は、メモリアレイに関し、より具体的には、連想ランダムアクセスメモリ（ＣＡＭ－ＲＡＭ）アレイに関する。
【背景技術】
【0002】
コンピュータ及び電子機器は、バイナリ形式で格納された情報を処理している。バイナリデータを格納するための数多くの異なる技術が存在する。特定の状況においてバイナリデータを格納するために選択される技術は、バイナリデータを格納しなければならない時間量、バイナリデータにアクセスする頻度、電源なしでデータを保存しなければならないかどうか、及びプロセッシング要素によってバイナリデータにアクセスしなければならない速度を含む様々な要因に依存する。バイナリデータは、集積回路（ＩＣ）上のメモリセル回路のアレイに格納されることができる。アレイは、半導体基板上に効率的に配置されたメモリセル回路の行及び列を含む。ランダムアクセスメモリ（ＲＡＭ）内の所望のバイナリデータの記憶位置が分かっている場合、プロセッサは行及び列を特定することによってバイナリ情報にアクセスすることができる。
【0003】
一部の状況では、行及び列情報を追跡するのではなく、バイナリデータ自体に基づく識別子（タグと呼ばれることが多い）によってバイナリデータの位置を追跡することができる。所望のバイナリデータの位置を、対応する識別子を位置特定することによって見つけることができる。バイナリデータの一部のビットから識別子を構成したり、バイナリデータを入力とするアルゴリズムを用いてバイナリパターンを生成したりすることができる。識別子が見つかった場合にバイナリデータの位置を決定することができるように、バイナリデータに対応する位置に識別子が格納される。網羅的なランダムアクセス方法では、アレイ内の全ての識別子が読み出されて、所望のバイナリデータの既知の識別子と比較され得る。しかしながら、そのようなアプローチに必要な時間は、プロセッサが所望のバイナリにアクセスするための時間を著しく増加させる。代わりに、連想（コンテンツアドレッサブル）メモリ（content-addressable memory，ＣＡＭ）は、所望のバイナリデータの既知の識別子を、アレイに格納された全ての識別子と比較する能力を持つ。一致する識別子が見つかったとき、所望のバイナリデータの位置を決定することができる。このアプローチは網羅的な方法よりも高速であるが、ＣＡＭアレイのデータアクセス時間を更に最小化するために、既知の識別子をアレイ内の識別子（タグ）と比較するのに必要な時間を最小化することが望ましい。
【発明の概要】
【0004】
ここに開示される例示的な態様は、低減されたヒット信号タイミングマージンのために負荷整合された信号を用いる検索可能アレイ回路を含む。連想メモリ（ＣＡＭ）は、バイナリタグのビットを格納する複数列及び複数行の比較メモリセル回路を含む。クロック信号によってトリガされて、比較タグが、ＣＡＭアレイの各行に格納されたバイナリタグと比較され、存在する場合に、比較タグと一致するバイナリタグが格納されているのがどの行であるかを決定する。比較タグの比較ビットを示す比較ビット信号が、各行に格納されたバイナリタグの対応するビットとの比較のために、比較メモリセル回路の各列に提供される。ヒット信号は、ここでは行一致信号とも称され、各列における比較に基づいて、比較タグが行内のバイナリタグに一致することを指し示すインジケーションである。
【0005】
例示的な一態様において、ＣＡＭアレイは、各デコード列が１つのセットに対応する少なくとも１つのデコード列を含み、各セットが、少なくとも１つの行の比較メモリセル回路を含む。各デコード列が、対応するセットをアドレス指定するためのセットクロック信号を受信し、対応するセットの各行におけるセット一致信号を生成する。列比較回路が、各列において、比較タグのビットを示す比較真データ及び比較補数データを生成する。行一致回路が、各行に対して、セット一致信号に応答して、該行に格納されたバイナリタグに比較タグが一致することを示す行一致信号を生成する。一例において、各行が行一致ラインを含むことができ、行一致回路は、該行内のバイナリタグに比較タグが一致することを行一致ラインが示すことに応答して、該行に対する行一致信号を生成することができる。従って、行一致信号は、セットクロック信号及び行一致ラインの両方に応答して生成され、セットクロック信号及び行一致ラインはどちらもクロック信号によってトリガされる。セットクロック信号のアクティブ化と、行一致ライン上の比較タグ一致のインジケーションとのタイミングにおける差は、それぞれの回路における製造プロセスバラつきと、それぞれの回路上の負荷の数とによって影響されるものである伝搬遅延の差に依存する。例示的な一態様において、デコード列内のセットクロック信号を生成するのに使用される回路及びその上の負荷が、ＣＡＭアレイの各列内の行一致信号を生成する回路に対応する。このような対応は、一致インジケーションのタイミングマージンを減少させ、それによって、ＣＡＭアレイに対するアクセス時間を短縮する。
【0006】
例示的な態様において、比較メモリセル回路のアレイが開示される。当該比較メモリセル回路のアレイは、少なくとも１つのセットを含み、各セットが、比較メモリセル回路の複数の行のうちの少なくとも１つの行を有し、複数の行の各行がバイナリタグを格納するように構成される。当該比較メモリセル回路のアレイは、比較メモリセル回路の複数の列を含み、該複数の列の各列が、上記複数の行の各行内の比較メモリセル回路を有する。当該比較メモリセル回路のアレイは、少なくとも１つのデコード列を含み、該少なくとも１つのデコード列の各々が上記少なくとも１つのセットのうちの１つのセットに対応し、該少なくとも１つのデコード列は、対応するセットのためのセットクロック信号を受信し、対応するセットの各行内のセット一致ライン上にセット一致信号を生成するように構成される。当該比較メモリセル回路のアレイは、セットクロック回路と、列比較回路と、行一致回路とを有するダイナミックコンパレータ回路を含む。セットクロック回路は、上記少なくとも１つのデコード列の各々に対して、対応するセットをアドレス指定するためのセットクロック信号を生成するように構成される。列比較回路は、上記複数の列の各列に対して、比較タグの比較真ビットを示す比較真データを生成するように構成される。行一致回路は、上記複数の行の各行に対して、該行において生成されたセット一致信号に応答して、該行に格納されたバイナリタグに比較タグが一致することを示す行一致信号を生成するように構成される。
【0007】
例示的な他の一態様において、比較メモリセル回路のアレイを有する集積回路が開示される。該比較メモリセル回路のアレイは、少なくとも１つのセットを含み、各セットが、比較メモリセル回路の複数の行のうちの少なくとも１つの行を有し、複数の行の各行がバイナリタグを格納するように構成される。該比較メモリセル回路のアレイは、比較メモリセル回路の複数の列を含み、該複数の列の各列が、上記複数の行の各行内の比較メモリセル回路を有する。該比較メモリセル回路のアレイは、少なくとも１つのデコード列を含み、該少なくとも１つのデコード列の各々が上記少なくとも１つのセットのうちの１つのセットに対応し、該少なくとも１つのデコード列は、対応するセットのためのセットクロック信号を受信し、対応するセットの各行内のセット一致ライン上にセット一致信号を生成するように構成される。該比較メモリセル回路のアレイは、セットクロック回路と、列比較回路と、行一致回路とを有するダイナミックコンパレータ回路を含む。セットクロック回路は、上記少なくとも１つのデコード列の各々に対して、対応するセットをアドレス指定するためのセットクロック信号を生成するように構成される。列比較回路は、上記複数の列の各列に対して、比較タグの比較真ビットを示す比較真データを生成するように構成される。行一致回路は、上記複数の行の各行に対して、該行において生成されたセット一致信号に応答して、該行に格納されたバイナリタグに比較タグが一致することを示す行一致信号を生成するように構成される。
【図面の簡単な説明】
【0008】
この明細書に組み込まれてこの明細書の一部を構成する添付図面の図は、本開示の幾つかの態様を例示するものであり、説明と共に本開示の原理を説明する役割を果たす。
【図1】連想メモリ（ＣＡＭ）アレイで使用される、６トランジスタ（６Ｔ）スタティックランダムアクセスメモリ（ＳＲＡＭ）セル回路と、一致ラインに結合された真比較回路及び補数比較回路と、を含んだ比較メモリセル回路の概略図である。
【図3】図２のＣＡＭアレイの行内に格納されたバイナリタグに比較タグが一致することを示すヒット信号を生成するのに使用されるセットクロックのタイミングマージンを示すタイミング図であり、タイミングマージンはプロセスバラつきに依存する。
【図5】低減されたタイミングマージンで、セットクロック信号を受信し、セット一致信号を生成し、一致を示すヒット信号を生成するために、各セットに対応するデコード列を含む例示的なＣＡＭアレイの概略図である。
【図6】比較の対象ではないデータを格納するためのＣＡＭアレイ内の非比較メモリセル回路の概略図である。
【図8】セット一致信号の遅延を行一致ラインと微調整するように更に改変されたデコード列内の非比較メモリセル回路の代替例を含んだＣＡＭアレイの概略図である。
【図9】デコード列が非比較メモリセル回路から分離されるＣＡＭアレイの概略図である。
【発明を実施するための形態】
【0009】
ここに開示される例示的な態様は、低減されたヒット信号タイミングマージンのために負荷整合された信号を用いる検索可能アレイ回路を含む。連想メモリ（ＣＡＭ）は、バイナリタグのビットを格納する複数列及び複数行の比較メモリセル回路を含む。クロック信号によってトリガされて、比較タグが、ＣＡＭアレイの各行に格納されたバイナリタグと比較され、存在する場合に、比較タグと一致するバイナリタグが格納されているのがどの行であるかを決定する。比較タグの比較ビットを示す比較ビット信号が、各行に格納されたバイナリタグの対応するビットとの比較のために、比較メモリセル回路の各列に提供される。ヒット信号は、ここでは行一致信号とも称され、各列における比較に基づいて、比較タグが行内のバイナリタグに一致することを指し示すインジケーションである。
【0010】
例示的な一態様において、ＣＡＭアレイは、各デコード列が１つのセットに対応する少なくとも１つのデコード列を含み、各セットが、少なくとも１つの行の比較メモリセル回路を含む。各デコード列が、対応するセットをアドレス指定するためのセットクロック信号を受信し、対応するセットの各行におけるセット一致信号を生成する。列比較回路が、各列において、比較タグのビットを示す比較真データ及び比較補数データを生成する。行一致回路が、各行に対して、セット一致信号に応答して、該行に格納されたバイナリタグに比較タグが一致することを示す行一致信号を生成する。一例において、各行が行一致ラインを含むことができ、行一致回路は、該行内のバイナリタグに比較タグが一致することを行一致ラインが示すことに応答して、該行に対する行一致信号を生成することができる。従って、行一致信号は、セットクロック信号及び行一致ラインの両方に応答して生成され、セットクロック信号及び行一致ラインはどちらもクロック信号によってトリガされる。セットクロック信号のアクティブ化と、行一致ライン上の比較タグ一致のインジケーションとのタイミングにおける差は、それぞれの回路における製造プロセスバラつきと、それぞれの回路上の負荷の数とによって影響されるものである伝搬遅延の差に依存する。例示的な一態様において、デコード列内のセットクロック信号を生成するのに使用される回路及びその上の負荷が、ＣＡＭアレイの各列内の行一致信号を生成する回路に対応する。このような対応は、一致インジケーションのタイミングマージンを減少させ、それによって、ＣＡＭアレイに対するアクセス時間を短縮する。
【0011】
図５－図９に示す連想メモリ（ＣＡＭ）アレイの例示的な態様を説明する前に、先ず、図１－図４を参照して、既存のＣＡＭアレイ回路及びその動作を説明する。ＣＡＭアレイは、例えばプロセッサに知られている比較ビットパターン（比較タグ）を、ＣＡＭアレイに格納されたビットパターン（バイナリタグ）と比較するように構成される。比較タグと一致するバイナリタグの位置が、比較タグに対応する所望のデータが格納されている位置を示す。ＣＡＭアレイ内の所望のバイナリデータにアクセスする時間を最小化するためには、比較タグを全てのバイナリタグと比較して一致インジケーションを生成する時間を最小化しなければならない。
【0012】
図１は、バイナリタグのビットをＣＡＭアレイ（図示せず）に格納するために使用され得る比較メモリセル回路１００の概略図である。比較メモリセル回路１００は、６トランジスタ（６Ｔ）スタティックランダムアクセスメモリセル回路１０２を含んでいる。比較メモリセル回路１００はまた、一致ライン１０６に結合された真比較回路１０４Ｔ及び補数比較回路１０４Ｃを含んでいる。真比較回路１０４Ｔ及び補数比較回路１０４Ｃは、それぞれ、真データノード１１０Ｔ内の真データ１０８Ｔを比較真データ１１２Ｔと比較するため、及び補数データノード１１０Ｃ内の補数データ１０８Ｃを比較補数データ１１２Ｃと比較するために使用される。補数データ１０８Ｃは、真データ１０８Ｔに対して補数である（例えば、逆である）。比較の結果が一致ライン１０６上に示される。
【0013】
動作時、一致ライン１０６は、プリチャージ回路（図示せず）によって電源電圧（ＶＤＤ）にプリチャージされる。真比較回路１０４Ｔ内のトランジスタ１１４Ａは、真データノード１１０Ｔに結合され、真データノード１１０Ｔが電源電圧（ＶＤＤ）にあること（これは、例えば、真データ１０８Ｔがバイナリ“１”であることに対応する）によってターンオンされる。この例において、真データ１０８Ｔがバイナリ“０”であることは、真データノード１１０Ｔがグランド電圧（ＶＳＳ）（例えば、０ボルト）にあることに対応する。真比較回路内のトランジスタ１１４Ｂは、比較補数データ１１２Ｃがバイナリ“１”（電圧ＶＤＤ）であることによってターンオンされる。従って、真データ１０８Ｔと比較真データ１１２Ｔとの間に不一致があり、それ故に、真データ１０８Ｔ及び比較補数データ１１２Ｃがどちらもバイナリ“１”である場合、トランジスタ１１４Ａ及び１１４Ｂの両方がターンオンされて一致ライン１０６がグランド電圧ＶＳＳに放電され、不一致を示すことになる。一致ライン１０６は、トランジスタ１１４Ａ及びトランジスタ１１６Ａに結合された配線又は導電要素である。
【0014】
同様に、補数比較回路１０４Ｃ内のトランジスタ１１６Ａは、補数データノード１１０Ｃに結合され、補数データ１０８Ｃがバイナリ“１”であることによってターンオンされる。補数比較回路内のトランジスタ１１６Ｂは、比較真データ１１２Ｔがバイナリ“１”であることによってターンオンされる。従って、真データ１０８Ｔと比較真データ１１２Ｔとの間に不一致があり、それ故に、補数データ１０８Ｃ及び比較真データ１１２Ｔがどちらもバイナリ“１”である場合、トランジスタ１１６Ａ及び１１６Ｂの両方がターンオンされて一致ライン１０６がグランド電圧ＶＳＳに放電されることになる。従って、放電状態（例えば、０ボルト）にある一致ライン１０６が、真データ１０８Ｔの極性にかかわらず、真データ１０８Ｔと比較真データ１１２Ｔとの間の不一致を指し示す。ＣＡＭアレイ（図示せず）内で、一致ライン１０６は、バイナリタグのビットを格納する複数の比較メモリセル回路１００の間で共有され得る。一致ライン１０６は、ＣＡＭアレイに格納されたバイナリタグの全てのビットが比較タグの対応するビットと一致することを示すように充電されたままとなる。一致ライン１０６を放電するための時間は、一致ライン１０６のキャパシタンスＣ１０６と、真比較回路１０４Ｔ又は補数比較回路１０４Ｃを流れる電流とに依存する。キャパシタンスＣ１０６は、一致ライン１０６の長さと、一致ライン１０６が結合される又は電気的に接続される例えばトランジスタなどの負荷の数とによって、部分的に決定される。
【0015】
図２は、各々が図１の比較メモリセル回路１００に対応する比較メモリセル回路２０４の行２０２を含むＣＡＭアレイ２００の概略図である。図２のＣＡＭアレイ２００は１つのセット２０６のみを含み、セット２０６は行２０２のみを含んでいるが、ＣＡＭアレイ２００は、セット２０６内に複数の行２０２を含むことができ、及び／又は、それら複数の行２０２のうちの少なくとも１つを各々が有する複数のセット２０６を含むことができる。行２０２は６つの比較メモリセル回路２０４を含んでいるが、行２０２に格納されるバイナリタグＢＴ内のビット数に応じて、より多い又はより少ない比較メモリセル回路２０４が行２０２に含まれ得る。これらの比較メモリセル回路２０４のうちの１つの詳細を参考のために示している。各比較メモリセル回路２０４がＣＡＭアレイ２００の列２０８に対応する。従って、ＣＡＭアレイ２００内の任意の追加の行２０２が、これらの列２０８の各々内に比較メモリセル回路２０４を含むことになる。
【0016】
比較メモリセル回路２０４は、図１の６Ｔ ＳＲＡＭセル回路１０２又は別のタイプのメモリセル回路とし得るメモリセル回路２１０を含む。比較メモリセル回路２０４は、図１の真比較回路１０４Ｔに対応する真比較回路２１２Ｔと、補数比較回路１０４Ｃに対応する補数比較回路２１２Ｃとを含む。真比較回路２１２Ｔ及び補数比較回路２１２Ｃは、比較メモリセル回路２０４に格納された真データ２１４Ｔを比較真データ２１６Ｔと比較し、比較メモリセル回路２０４に格納された補数データ２１４Ｃが比較補数データ２１６Ｃと比較される。真データ２１４Ｔ及び補数データ２１４Ｃは、行２０２に格納されたバイナリタグＢＴの１ビットを示す。比較真データ２１６Ｔ及び比較補数データ２１６Ｃは、プロセッサがアクセスしているデータに対応する比較タグＣＴの１ビットを示す。比較タグＣＴが、ＣＡＭアレイ２００に格納されたバイナリタグＢＴのうちの１つに一致する場合、そのバイナリタグＢＴに対応するデータにＣＡＭアレイ２００内でアクセスすることができる。
【0017】
各比較メモリセル回路２０４が一致ライン２１８に結合される。一致ライン２１８は、一致ラインプリチャージ信号ＭＬＰによって制御されるプリチャージ回路２２０によってプリチャージされる。一致ライン２１８は、行２０２内のいずれかの比較メモリセル回路２０４において不一致が検出された場合に放電される（すなわち、プルダウンされる）。一致ライン２１８及びセットクロック信号２２２が、行一致回路２２４で受信される。セットクロック信号２２２は、セット２０６内の行２０２（及びセット２０６内の任意の他の行２０２）が比較タグＣＴとの比較の対象であることを示す。セットクロック信号２２２がアクティブである場合、一致ライン２１８の状態が、行２０２内に格納されたバイナリタグＢＴに比較タグＣＴが一致することを示すようにヒット信号２２６がアクティブにされるかを決定する。ＣＡＭアレイ２００内の行２０２の各々が、複数の行一致回路２２４のうちの１つを含む。
【0018】
比較メモリセル回路２０４に戻るに、真比較回路２１２Ｔのトランジスタ２２８Ａは、メモリセル回路２１０内に真データ２１４Ｔを格納する真データノード２３０Ｔに結合される。真比較回路２１２Ｔのトランジスタ２２８Ｂは比較補数データ２１６Ｃを受信する。真データノード２３０Ｔ及び比較補数データ２１６Ｃの両方が電源電圧ＶＤＤにあって不一致を示す場合、トランジスタ２２８Ａ及びトランジスタ２２８Ｂの両方がターンオンされて、真比較回路２１２Ｔが一致ライン２１８を放電する。あるいは、メモリセル回路２１０の補数データノード２３０Ｃ及び比較真データ２１６Ｔが両方とも電源電圧ＶＤＤにある場合に、補数比較回路２１２Ｃが一致ライン２１８を放電する。
【0019】
列比較回路２３２は、比較タグＣＴの対応するビットの真値及び補数値である比較真ビット２３４Ｔ及び比較補数ビット２３４Ｃを受信する。列比較回路２３２は、比較真ビット２３４Ｔ及び比較補数ビット２３４Ｃに基づいて、それぞれ、比較真データ２１６Ｔ及び比較補数データ２１６Ｃを生成する。比較真データ２１６Ｔ及び比較補数データ２１６Ｃは、クロック信号ＣＬＫによるアクティブ化までグランド電圧ＶＳＳに維持される。クロック信号ＣＬＫがアクティブにされると、比較真ビット２３４Ｔ及び比較補数ビット２３４Ｃの値に応じて、比較真データ２１６Ｔ及び比較補数データ２１６Ｃのうち一方が電源電圧ＶＤＤに駆動される。真データ２１４Ｔが比較真データ２１６Ｔに一致しない場合、真比較回路２１２Ｔ及び補数比較回路２１２Ｃのうちの一方が一致ライン２１８を放電する。同様の比較が、行２０２内の全ての列２０８内の他の比較メモリセル回路２０４で実行され、これらの比較メモリセル回路２０４のうちのいずれか１つが一致ライン２１８を放電し得る。
【0020】
セットクロック信号２２２は、セットアドレス回路２３６によって生成され、クロック信号ＣＬＫによってアクティブにされることで、対応するセット２０６をアドレス指定する。セットアドレス回路２３６は、セット２０６がアドレス指定されていることを示すためにアクティブ状態にあるセットアドレス信号２３８を受信する。セットアドレス回路２３６は、セットアドレス信号２３８がアクティブであり且つクロック信号ＣＬＫがアクティブにされるときに、セットクロック信号２２２をアクティブにする。
【0021】
セットクロック信号２２２及び一致ライン２１８の両方がヒット信号２２６に寄与し、且つ両方がＣＬＫ信号に応答してアクティブにされるので、ヒット信号２２６の状態は、ＣＬＫ信号のアクティブ化の後にタイミングマージン内で示される。タイミングマージンは、セットアドレス回路２３６に到達する前及びクロック信号ＣＬＫに応答してセットアドレス回路２３６を通過する前のセットアドレス信号２３８の伝搬遅延に依存する。タイミングマージンはまた、行２０２内の比較メモリセル回路２０４のうちの１つ以上を通じて一致ライン２１８を放電するための時間に依存する。クロック信号ＣＬＫの活性化後に一致ライン２１８を放電するのに必要な時間は、列比較回路２３２を通る伝搬遅延と、比較真データ２１６Ｔ及び比較補数データ２１６Ｃ上の負荷の数とに依存する。比較真データ２１６Ｔ及び比較補数データ２１６Ｃ上の負荷の数は、ＣＡＭアレイ２００内の行２０２の数に依存する。加えて、一致ライン２１８を放電するための時間は、一致ライン２１８の総キャパシタンスＣ２１８に依存し、総キャパシタンスＣ２１８は、行２０２内で一致ライン２１８が結合される比較メモリセル回路２０４（すなわち、バイナリタグＢＴ内のビット）の数に依存する。
【0022】
明らかなはずのことには、セットアドレス回路２３６を通る伝搬遅延は典型的に、一致ライン２１８を放電するための時間よりも時間的に遥かに短い。列比較回路２３２及び一致ライン２１８からの回路経路は、セットアドレス回路２３６を通る経路よりも複雑である。加えて、そのような伝搬タイミングは、製造プロセスバラつきによって影響を受け得るものであり、ヒット信号２２６上に一致又は不一致のインジケーションを生成するためのタイミングマージンを増加させるタイミング不確実性を生じさせる。
【0023】
セットクロック信号２２２からヒット信号２２６までの回路経路と、比較真ビット２３４Ｔ及び比較補数ビット２３４Ｃからヒット信号２２６までの回路経路との間での伝搬タイミングの不均衡を減少させることが望ましい。このような不均衡を減少させることは、ヒット信号２２６に対するタイミングマージンを減少させることを可能にし、それがひいてはＣＡＭアレイ２００のアクセス時間を短縮する。
【0024】
図３は、ＣＡＭアレイ２００内の信号を示すタイミング図３００であり、比較タグＣＴが図２のＣＡＭアレイ内のバイナリタグＢＴと一致するか否かの一致ライン２１８上のインジケーションに応答してヒット信号を生成するために使用されるセットクロック信号２２２のタイミングマージンを含んでいる。
【0025】
この例におけるクロック信号ＣＬＫは、５０％のデューティサイクルを有する矩形波であるが、デューティサイクルはもっと長くても短くてもよい。プリチャージ回路２２０を制御する一致ラインプリチャージ信号ＭＬＰは、ローアクティブであり、クロック信号ＣＬＫのアクティブ化に応答して時点Ｔ１において非アクティブにされる。時点Ｔ２にて、比較真ビット２３４Ｔ及び比較補数ビット２３４Ｃが列比較回路２３２に提供される。不一致の場合、時点Ｔ３と時点Ｔ４との間のタイミングマージン内で一致ライン２１８が放電される。時点Ｔ４の後に、ヒット信号２２６が有効になる。時点Ｔ５にてクロック信号ＣＬＫが再びアクティブにされ、時点Ｔ６にて、比較真ビット２３４Ｔ及び比較補数ビット２３４Ｃが列比較回路２３２に再び提供される。一致の場合、一致ライン２１８は放電されないが、一致ライン２１８は不一致において時点Ｔ７と時点Ｔ８との間のタイミングマージン内のいずれかの時間に放電され得るものであるので、充電状態にある一致ライン２１８は時点Ｔ８後まで確実には一致を示さない。従って、タイミングマージンを減少させて図２のＣＡＭアレイ２００のアクセス時間を短縮することが望ましく、それは何故なら、プロセッサがＣＡＭアレイ２００にアクセスするのにかかる時間を短縮することは、電子機器又はアプリケーションのいっそう高い性能のためにプロセッサの速度を増加させることを可能にするからである。
【0026】
図４は、図２のＣＡＭアレイ２００のようなＣＡＭアレイ４００の概略図である。タイミングマージンを減少させる技術の一例において、ＣＡＭアレイ４００は、一致ライン２１８の放電時間とより良く同期されるようにセットクロック信号２２２のタイミングを調整するために、クロック信号ＣＬＫにプログラム可能な遅延ＰＤを含んでいる。プログラム可能な遅延ＰＤは、製造プロセスバラつきに対する調整をおこなうために、クロック信号ＣＬＫに遅延を追加してセットクロック信号２２２を遅延させることができる。プログラム可能な遅延ＰＤを使用することは、ＣＡＭアレイ４００が製造される各集積回路において較正ステップを必要とする。セットアドレス信号２３８からヒット信号２２６までの回路経路と、比較真ビット２３４Ｔ（又は比較補数ビット２３４Ｃ）からヒット信号２２６まで回路経路とが、較正ステップなしで、より近く同期される（例えば、より小さいタイミングマージンを有する）ＣＡＭアレイが望ましい。
【0027】
図５は、各セット５０４に対応するデコード列５０２を含む例示的なＣＡＭアレイ５００を示す概略図である。図５のＣＡＭアレイ５００は、１つのセット５０４のみ及びそれ故に１つのデコード列５０２のみを含んでいるが、複数のセット５０４を含んでもよい。デコード列５０２は、セットアドレス信号５０６を受信し、セット一致信号５０８及び行一致ライン５１２上の一致インジケーションが低減タイミングマージン内で生成されるように、各セット５０４の各行５１０においてセット一致信号５０８を生成する。図５は、セット５０４内の１つの行５１０に対応するデコード列５０２を示している。デコード列５０２がどのようにしてタイミングマージンを減少させるかを説明する前に、先ず、比較メモリセル回路５１４の詳細な説明を提供する。
【0028】
ＣＡＭアレイ５００は機能において図２のＣＡＭアレイ２００に対応する。行５１０は、図２の行２０２内の比較メモリセル回路２０４に対応する複数の比較メモリセル回路５１４を含んでいる。ＣＡＭアレイ５００は、各々が１つ以上の行５１０を含む追加のセット５０４を含んでもよい。比較メモリセル回路５１４は各々、比較メモリセル回路５１４に格納された格納真データ５１８Ｔと、ＣＡＭアレイ５００に提供される比較真データ５２０Ｔとの間の不一致に応答して行一致ライン５１２を放電する真比較回路５１６Ｔ及び補数比較回路５１６Ｃを含む。補数比較回路５１６Ｃは、行一致ライン５１２に結合され、比較メモリセル回路５１４に格納された格納補数データ５１８ＣとＣＡＭアレイ５００に提供される比較補数データ５２０Ｃとの間の不一致に応答して行一致ライン５１２を放電する。
【0029】
ＣＡＭアレイ５００は、真比較ビットライン５２１Ｔ及び補数比較ビットライン５２１Ｃ上で、それぞれ、比較真データ５２０Ｔ及び比較補数データ５２０Ｃを受信する。比較メモリセル回路５１４内の真比較回路５１６Ｔは、該比較メモリセル回路５１４を含む行５１０の行一致ライン５１２に結合され、行一致ライン５１２を例えばグランド電圧ＶＳＳなどの固定電圧に結合する。真比較回路５１６Ｔは、格納真データ５１８Ｔ及び補数比較ビットライン５２１Ｔ上の比較補数データ５２０Ｃによって制御される。行一致ライン５１２は、真比較回路５１６Ｔ及び補数比較回路５１６Ｃに結合された配線、金属トレース、又は他の導電要素である。真比較回路５１６Ｔは、真比較ビットライン５２１Ｔ上で受信した比較真データ５２０Ｔが、比較メモリセル回路５１４に格納された格納真データ５１８Ｔに一致しない（例えば、逆のバイナリ極性である）ことを示すために、行一致ライン５１２をグランド電圧ＶＳＳに結合する。行一致ライン５１２を放電するための時間は、行一致ライン５１２のキャパシタンスＣ５１２と、真比較回路５１６Ｔ又は補数比較回路５１６Ｃの電流容量とに依存する。キャパシタンスＣ５１２は、行一致ライン５１２の長さと、行一致ライン５１２が結合される又は電気的に接続される例えばトランジスタなどの負荷の数とによって、部分的に決定される。
【0030】
格納真データ５１８Ｔは、行５１０内に格納されたバイナリタグＢＴの１ビットである。比較真データ５２０Ｔは、ＣＡＭアレイ５００に格納されたバイナリタグＢＴとの比較のために提供される比較タグＣＴのビットである。換言すれば、バイナリタグＢＴの各々が行５１０内の複数の比較メモリセル回路５１４に格納される。バイナリタグＢＴのビット数は、ＣＡＭアレイ５００の比較メモリセル回路５１４の列５２２の数に一致し得る。真比較ビットライン５２１Ｔは、その列５２２に対する比較真データ５２０Ｔを受け取り、補数比較ビットライン５２１Ｃは、比較真データ５２０Ｔに対して補数の比較補数データ５２０Ｃを受け取る。
【0031】
行５１０における比較タグＣＴのバイナリタグＢＴとの比較、及び比較タグＣＴがバイナリタグＢＴと一致することのインジケーションの生成は、ダイナミックコンパレータ回路５２４によって実行される。ダイナミックコンパレータ回路５２４は、列５２２ごとに、各行５１０内の比較メモリセル回路５１４に対して、真比較ビットライン５２１Ｔ上の比較真データ５２０Ｔと、補数比較ビットライン５２１Ｃ上の、比較真データ５２０Ｔに対して補数の比較補数データ５２０Ｃとを生成する列比較回路５２６を含む。比較真データ５２０Ｔ及び比較補数データ５２０Ｃは、クロック信号ＣＬＫのアクティブ化に応答して、それぞれ、比較真ビット５２８Ｔ及び比較補数ビット５２８Ｃに基づいて生成される。比較真ビット５２８Ｔ及び比較補数ビット５２８Ｃは、比較タグＣＴのビットを示す。
【0032】
上述したように、ＣＡＭアレイ５００は、各セット５０４に対して１つのデコード列５０２を含む。ダイナミックコンパレータ回路５２４は、各デコード列５０２に対して、対応するセット５０４（すなわち、そのデコード列５０２に対応するセット５０４）をアドレス指定するためのセットクロック信号５３２を生成するセットクロック回路５３０を含む。セットクロック信号５３２は、クロック信号ＣＬＫに応答して、セットアドレス信号５０６に基づいて生成される。セットクロック信号５３２は、セット５０４におけるマッチングを制御する。具体的には、セット５０４の各行５１０に提供されるセットクロック信号５３２は、セット一致信号５０８を生成するために使用される。ダイナミックコンパレータ回路５２４は、セット一致信号５０８及び行一致ライン５１２を受信する行一致回路５３４を含む。行一致回路５３４は、行５１０ごとに、行５１０内のセット一致信号５０８に応答して、行５１０内に格納されたバイナリタグＢＴに比較タグＣＴが一致することを示す行一致信号５３６を生成する。行一致信号５３６は、図２のヒット信号２２６に対応する。
【0033】
行一致信号５３６は、行一致ライン５１２及びセット一致信号５０８に基づいて生成される。行一致ライン５１２上の一致インジケーション及びセット一致信号５０８のアクティブ化の両方が、クロック信号ＣＬＫによってトリガされる。クロック信号ＣＬＫのアクティブ化に続くこれらの信号のそれぞれの遅延の差がタイミングマージンを決定する。従って、以下にて、行一致信号５３６におけるタイミングマージンの低減を説明するために、これらの遅延を個別に説明する。クロック信号ＣＬＫのアクティブ化から行一致ライン５１２上の一致のインジケーションまでの遅延は幾つかの要因に依存する。
【0034】
第１の要因に関して、比較補数データ５２０Ｃは、クロック信号ＣＬＫに応答して、比較補数ビット５２８Ｃに基づいて列比較回路５２６によって生成される。比較補数データ５２０Ｃ及び格納真データ５１８Ｔは、各行５１０内の真比較回路５１６Ｔに結合される。真比較回路５１６Ｔは、格納真データ５１８Ｔによって制御される格納データトランジスタ５３７Ｔ１と、比較補数データ５２０Ｃによって制御される比較データトランジスタ５３７Ｔ２とを含む。格納真データ５１８Ｔ及び比較補数データ５２０Ｃの両方が同じ電圧（例えば、電源電圧ＶＤＤ）にあって両方がバイナリ“１”であることを示す場合、これは不一致を示し、格納データトランジスタ５３７Ｔ１及び比較データトランジスタ５３７Ｔ２の両方がターンオンされて行一致ライン５１２が放電される。また、補数比較回路５１６Ｃは、格納補数データ５１８Ｃによって制御される格納データトランジスタ５３７Ｃ１と、比較真データ５２０Ｔによって制御される比較データトランジスタ５３７Ｃ２とを含む。格納補数データ５１８Ｃ及び比較真データ５２０Ｔの両方が“１”であって、不一致を示す場合、補数比較回路５１６Ｃがターンオンされて行一致ライン５１２を放電する。
【0035】
第２の要因に関して、比較真データ５２０Ｔの伝搬時間は、配線上の負荷の数に対応するＣＡＭアレイ５００内の行５１０の数及び配線長によって部分的に決定される。比較メモリセル回路５１４の各列５２２の比較真データ５２０Ｔが、各行５１０内の真比較回路５１６Ｔに結合される。比較補数データ５２０Ｃは、比較真データ５２０Ｔと同じ数の負荷を有する。
【0036】
第３の要因に関して、不一致を示すために行一致ライン５１２を放電するのに必要な時間はキャパシタンスＣ５１２に依存し、キャパシタンスＣ５１２は、長さ及び行一致ライン５１２上の負荷の数に依存し、これらはどちらも、行５１０内の比較メモリセル回路５１４の数（すなわち、行５１０内の列５２２の数）に依存する。放電時間はまた、比較タグＣＴの対応するビットに一致しない行５１０内に格納されたバイナリタグＢＴのビットの数にも依存する。不一致ビットの数は、行一致ライン５１２を並列に放電する真比較回路５１６Ｔ及び補数比較回路５１６Ｃの数を決定する。行一致ライン５１２を放電するための時間は不一致ビットの増加とともに減少し、これは何故なら、より多くの真比較回路５１６Ｔ又は補数比較回路５１６Ｃがターンオンされて、並列に行一致ライン５１２を放電するからである。
【0037】
デコード列５０２は、行一致ライン５１２上の一致インジケーションに対するセット一致信号５０８の同期と改善する。行一致ライン５１２の遅延に関する上述の３つの要因を、ここで、セット一致信号５０８の対応する要因と比較する。
【0038】
第１に、セットクロック信号５３２は、クロック信号ＣＬＫのアクティブ化に応答して、セットアドレス信号５０６に基づいてセットクロック回路５３０によって生成される。デコード列５０２は、ＣＡＭアレイ５００の各行５１０に対応するプルダウン回路５３８を含む。セットクロック信号５３２は、セットクロック信号５３２の状態に応じて、プルダウン回路５３８の第１のトランジスタ５４０をターンオン又はターンオフ（例えば、導通又は非導通）させるように制御する。プルダウン回路５３８は定電圧源（例えば、電源電圧ＶＤＤ又はグランド電圧ＶＳＳ）によって制御される第２のトランジスタ５４２を含み、それ故に、第２のトランジスタ５４２は常にオンにされるか常にオフにされるかである。
【0039】
具体的には、デコード列５０２に対応するセット５０４の行５１０において、第２のトランジスタ５４２は、第２のトランジスタ５４２がターンオン（すなわち、導通）されたままであるように電源電圧ＶＤＤに結合される。デコード列５０２に対応しないセット５０４の行５１０では、第２のトランジスタ５４２はグランド電圧ＶＳＳに結合されて、第２のトランジスタ５４２をターンオフされた（すなわち、導通していない）ままにする。従って、デコード列５０２に対応するセット５０４における行５１０内のプルダウン回路５３８はセットクロック信号５３２によって制御される。デコード列５０２に対応しない他のセット５０４の行５１０内のプルダウン回路５３８は、第１のトランジスタ５４０に結合されるセットクロック信号５３２の状態にかかわらず、常にオフである。
【0040】
第２に、セットクロック信号５３２の伝搬時間は、行５１０の各々における負荷（すなわち、第１のトランジスタ５４０）にセットクロック信号５３２が提供されることによって部分的に決定される。セット５０４に対するセットクロック信号５３２がアクティブにされると、セット５０４内の各行５１０のセット一致ライン５４４が放電される。セット一致信号５０８がセット一致ライン５４４上に生成される。
【0041】
第３に、セット一致ライン５４４を放電して同じ行５１０の行一致ライン５１２をゲーティングするのに必要な時間は、デコード列５０２の数に依存し、これは何故なら、唯一のデコード列５０２内のプルダウン回路５３８が実際にセット一致ラインを放電するとしても、セット一致ライン５４４が各デコード列内のプルダウン回路５３８に結合されてセット一致ライン５４４上の負荷の数を増加させるからである。セット一致ライン５４４を行一致ライン５１２と比較すると、セット一致ライン５４４の負荷の数は、行一致ライン５１２が結合される列５２２の数よりも少ないとし得るが、この差は、セット一致ライン５４４が長さにおいて行一致ライン５１２よりも長く、それがセット一致ライン５４４のキャパシタンスを増加させることによって相殺され得る。
【0042】
セット一致ライン５４４は、行５１０に沿って、行一致回路５３４からＣＡＭアレイ５００の反対エンドに位置するデコード列５０２にわたって延在する。セット一致ライン５３２の遅延を更に増加させるために、行一致回路５３４内に遅延回路５４６が含められてもよい。他の一態様において、行一致ライン５１２はプリチャージ回路５４８に結合され、セット一致ライン５４４はプリチャージ回路５５０に結合される。
【0043】
上で示したように、行一致ライン５１２及びセット一致ライン５４４上の一致インジケーションの遅延の要因は、デコード列５０２の追加によって非常に類似したものになる。それぞれの回路間の類似性に起因して、製造及びプロセスバラつきが双方の遅延に同様の程度で影響を及ぼす傾向がある。従って、それぞれの遅延間の差が低減され、それが行一致信号５３６のタイミングマージンを減少させる。
【0044】
図５に示すデコード列５０２は、行５１０に対応する非比較メモリセル回路５５２内に実装される。複数の行５１０を含むＣＡＭアレイ５００において、デコード列５０２は、各行５１０に対応して１つで、複数の非比較メモリセル回路５５２を含む。複数のセット５０４を含むＣＡＭアレイ５００は、各セット５０４に対応するデコード列５０２を含み、そのようなデコード列５０２の各々が、各行５１０に対応する非比較メモリセル回路５５２を含む。各デコード列５０２がセットクロック回路５３０を含む。
【0045】
非比較メモリセル回路５５２は、読み出しワード線ＲＷＬに応答して読み出しビット回路５５４によって読み出されることができる格納データ（例えば、１ビット）を格納することが可能である。典型的に、例えばプロセスＩＤ及び／又はパリティビットなどの情報は非比較メモリセル回路５５２に格納され、これは何故なら、それらは比較の対象ではないからである。非比較メモリセル回路５５２は、比較メモリセル回路５１６に見られる真比較回路５１６Ｔ及び補数比較回路５１６Ｃを含まない。従って、デコード列５０２は、実際には、ＣＡＭアレイ５００の非比較メモリセル回路５５２内に実装されることができる。デコード列５０２は、図６及び図７を参照して説明するように、プルダウン回路５３８、セットクロック信号５３２、及びセット一致ライン５４４を追加して、非比較メモリセル回路５５２の既存の列に組み込まれることができる。斯くして、デコード列５０２をＣＡＭアレイ５００内に実装することで、サイズ（すなわち、面積）の増大なしで、行一致信号５３６のタイミングマージンを減少させることができる。
【0046】
プルダウン回路５３８の各々内の第１のトランジスタ５４０及び第２のトランジスタ５４２は、例えば、金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）（ＭＯＳＦＥＴ）とし得る。セットクロック信号５３２が第１のトランジスタ５４０のゲート端子に結合されて、プルダウン回路５３８を通時手の導電性を制御する。セットクロック回路５３０は、セットアドレス信号５０６とクロック信号ＣＬＫとの論理積をとり得る。
【0047】
図６は、６Ｔ ＳＲＡＭセル回路６０２を含む例における非比較メモリセル回路６００の詳細を示す概略図である。６Ｔ ＳＲＡＭセル回路６０２は、真記憶ノード６０６Ｔ及び補数記憶ノード６０６Ｃを提供する交差結合されたインバータ６０４Ｔ及び６０４Ｃを含んでいる。真記憶ノード６０６Ｔ及び補数記憶ノード６０６Ｃは、パスゲート６０８を介して書き込まれる。図６において、補数記憶ノード６０６Ｃは、図５に示した読み出しビット回路５５４のような読み出しビット回路６１０を介して読み出される。６Ｔ ＳＲＡＭメモリセル回路６０２の更なる詳細は、本開示の範囲外であり、ここで提示することはしない。比較メモリセル回路５１４を非比較メモリセル回路６００と比較すると、読み出しビット回路６１０は、比較メモリセル回路５１４では補数比較回路５１６Ｃによって占有されることになる非比較メモリセル回路６００の領域を占有する。非比較メモリセル回路６００は、真記憶ノード６０６Ｔに結合された別の回路を含まず、比較メモリセル回路５１４ではそこに真比較回路５１６Ｔが配置される。
【0048】
図７は、図６の非比較メモリセル回路６００と図５のプルダウン回路５３８とを含む非比較メモリセル回路７００の概略図である。これに関して、図５に示したデコード列５０２を実装することは、低減されたタイミングマージンを有するＣＡＭアレイのために、面積の増大なしに、単にプルダウン回路５３８を非比較メモリセル回路６００に追加することを含む。
【0049】
図８は、セット一致ライン８０６に結合されたプルダウン回路８０４Ａ及び８０４Ｂを追加した非比較メモリセル回路７００に対応する非比較メモリセル回路８０２を含むデコード列８００の一例である。セット一致ライン８０６は、図５のセット一致ライン５４４に相当する。プルダウン回路８０４Ａ及び８０４Ｂは、図５の行一致ライン５１２の負荷に整合するようにセット一致ライン８０６に負荷をかける。これらの追加の負荷が、セット一致ライン８０６のキャパシタンスの増加を微調整する手段を提供し、そのため、セット一致ライン８０６の伝搬遅延が、より良好に行一致ライン５１２に対する伝搬遅延と一致し、行一致信号（図示せず）のタイミングマージンを更に減少させる。
【0050】
図９は、セット９０２Ａ及びセット９０２Ｂを含むＣＡＭアレイ９００を示す概略図であり、セット９０２Ａ及び９０２Ｂの各々が２つの行９０４を含んでいる。図９には示さないが、行９０４は各々、バイナリタグＢＴのビットを格納するために図５の比較メモリセル回路５１４のような複数の比較メモリセル回路を含む。ＣＡＭアレイ９００は、セット９０２Ａに対応するデコード列９０６Ａと、セット９０２Ｂに対応するデコード列９０６Ｂとを含んでいる。セットクロック回路（図示せず）が、セット９０２Ａ用のセットクロック信号９０８Ａと、セット９０２Ｂ用のセットクロック信号９０８Ｂとを生成する。デコード列９０６Ａ及び９０６Ｂ内の行９０４の各々に対応するプルダウン回路９１０が、それぞれ、セット一致信号９０８Ａ及び９０８Ｂを受信する。プルダウン回路９１０は、図５の非比較メモリセル回路５５２のような非比較メモリセル回路（図示せず）に含められ得る。あるいは、デコード列９０６Ａ及び９０６Ｂは、図示していない比較メモリセル回路及び非比較メモリセル回路とは別に、ＣＡＭアレイ９００内のプルダウン回路９１０のみを含んでもよい。
【0051】
デコード列９０６Ａ内の各プルダウン回路９１０の第１のトランジスタ９１２は、セット９０２Ａがアドレス指定されていることを示すセットクロック信号９０８Ａを受信する。デコード列９０６Ｂ内の各プルダウン回路９１０の第１のトランジスタ９１２は、セット９０２Ｂがアドレス指定されていることを示すセットクロック信号９０８Ｂを受信する。プルダウン回路９１０の各々内の第２のトランジスタ９１６は固定電圧源に結合される。セット９０２Ａの行９０４において、デコード列９０６Ａ内の第２のトランジスタ９１６は、セット９０２Ａの行９０４内のプルダウン回路９１０がセットクロック信号９０８Ａによって制御されるように、電源電圧ＶＤＤに結合される。同様に、セット９０２Ｂの行９０４において、デコード列９０６Ｂ内の第２のトランジスタ９１６は、セット９０２Ｂの行９０４内のプルダウン回路９１０がセットクロック信号９０８Ｂによって制御されるように、電源電圧ＶＤＤに結合される。
【0052】
しかしながら、セット９０２Ａの行９０４において、デコード列９０６Ｂ内の第２のトランジスタ９１６は、デコード列９０６Ｂ内のセット９０２Ａの行９０４内のプルダウン回路９１０が常にオフであるように、グランド電圧ＶＳＳに結合される。セット９０２Ｂの行９０４において、デコード列９０６Ａ内の第２のトランジスタ９１６も、デコード列９０６Ａ内のセット９０２Ｂの行９０４内のプルダウン回路９１０を常にオフにしたまま維持するように、グランド電圧ＶＳＳに結合される。すなわち、デコード列９０６Ａにおいて、セット９０２Ａ内の各行９０４に対応する各プルダウン回路９１０は、対応するセット９０２Ａ用のセットクロック信号９０８Ａを受信することに応答して、行９０４内のセット一致ライン９１８Ａ又は９２０Ａをアクティブにする。デコード列９０６Ｂにおいて、セット９０２Ｂ内の行９０４に対応する各プルダウン回路９１０は、対応するセット９０２Ｂ用のセットクロック信号９０８Ｂを受信することに応答して、行９０４に対応するセット一致信号９１８Ｂ又は９２０Ｂをアクティブにする。デコード列９０６Ａにおいて、セット９０２Ｂ内の行９０４に対応する各プルダウン回路９１０は、セット一致信号９１８Ａ又は９１８Ｂをアクティブにせず、デコード列９０６Ｂにおいて、セット９０２Ａ内の各行９０４内のプルダウン回路９１０は、セット一致信号９１８Ｂ又は９２０Ｂをアクティブにしない。
【0053】
セットクロック信号９０８Ａ及び９０８Ｂが特定のプルダウン回路９１０を制御しないとしても、それらが結合された第１のトランジスタ９１２は、セットクロック信号９０８Ａ及び９０８Ｂのキャパシタンスに寄与する負荷を提供し、図５の比較真データ５２０Ｔ及び比較補数データ５２０Ｃの負荷をよりよく複製して、図５のセット一致信号５０８及び行一致ライン５１２のタイミングマージンを減少させる助けとなる。
【0054】
図１０は、命令処理回路１００４を含むプロセッサ１００２（例えば、マイクロプロセッサ）を含んだ例示的なプロセッサベースのシステム１０００のブロック図である。プロセッサベースのシステム１０００は、例えばプリント回路基板（ＰＣＢ）などの電子ボードカード、サーバ、パーソナルコンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、携帯情報端末（ＰＤＡ）、コンピューティングパッド、モバイル装置、又は他の任意の装置に含まれる１つ以上の回路とすることができ、例えば、サーバ又はユーザのコンピュータを表し得る。この例において、プロセッサベースのシステム１０００はプロセッサ１００２を含んでいる。プロセッサ１００２は、例えばマイクロプロセッサ、中央演算処理ユニット、又はこれらに類するものなどの、１つ以上の汎用処理回路を表す。より具体的には、プロセッサ１００２は、ＥＤＧＥ命令セットマイクロプロセッサとしてもよく、あるいは、製作者命令の実行によって得られた生成値を伝えるための明示的な消費者命名をサポートする命令セットを実装する他のプロセッサとしてもよい。プロセッサ１００２は、ここで説明した動作及びステップを実行するための命令の処理ロジックを実行するように構成される。この例において、プロセッサ１００２は、命令処理回路１００４によってアクセス可能な命令の一時的な高速アクセスメモリ記憶のための命令キャッシュ１００６を含んでいる。例えばシステムバス１０１０上でメインメモリ１００８からなど、メモリからフェッチ又はプリフェッチされた命令が命令キャッシュ１００６に格納される。データは、プロセッサ１００２による低レイテンシアクセスのために、システムバス１０１０に結合されたキャッシュメモリ１０１２に格納され得る。命令処理回路１００４は、命令キャッシュ１００６にフェッチされた命令を処理し、それらの命令を実行のために処理するように構成される。
【0055】
プロセッサ１００２及びメインメモリ１００８はシステムバス１０１０に結合され、プロセッサベースのシステム１０００に含まれる周辺装置と相互に結合することができる。よく知られているように、プロセッサ１００２は、それらの他のデバイスと、システムバス１０１０上でアドレス情報、制御情報、及びデータ情報を交換することによって通信する。例えば、プロセッサ１００２は、スレーブ装置の一例としてのメインメモリ１００８内のメモリコントローラ１０１４に対して、バストランザクション要求を通信することができる。図１０には示していないが、各システムバスが異なるファブリックを構成する複数のシステムバス１０１０が設けられてもよい。この例において、メモリコントローラ１０１４は、メインメモリ１００８内のメモリアレイ１０１６にメモリアクセス要求を提供するように構成される。メモリアレイ１０１６は、データを格納するための記憶ビットセルのアレイからなる。メインメモリ１００８は、非限定的な例として、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、例えば同期ＤＲＡＭ（ＳＤＲＡＭ）などのダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及びスタティックメモリ（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）など）とし得る。
【0056】
システムバス１０１０に他の装置を接続することができる。図１０に示すように、それらの装置は、例として、メインメモリ１００８、１つ以上の入力装置１０１８、１つ以上の出力装置１０２０、モデム１０２２、及び１つ以上のディスプレイコントローラ１０２４を含み得る。（１つ以上の）入力装置１０１８は、以下に限られないが、入力キー、スイッチ、音声プロセッサなどを含む任意のタイプの入力装置を含むことができる。（１つ以上の）出力装置１０２０は、以下に限られないが、オーディオ、ビデオ、他のビジュアルインジケータなどを含む任意のタイプの出力装置を含むことができる。モデム１０２２は、ネットワーク１０２６との間でのデータの交換を可能にするように構成された任意の装置とすることができる。ネットワーク１０２６は、以下に限られないが、有線若しくは無線ネットワーク、プライベート若しくはパブリックネットワーク、ローカルエリアネットワーク（ＬＡＮ）、無線ローカルエリアネットワーク（ＷＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ（登録商標）ネットワーク、及びインターネットを含む任意のタイプのネットワークとすることができる。モデム１０２２は、望まれる任意のタイプの通信プロトコルをサポートするように構成されることができる。プロセッサ１００２はまた、１つ以上のディスプレイ１０２８に送信される情報を制御するために、システムバス１０１０上で（１つ以上の）ディスプレイコントローラ１０２４にアクセスするように構成され得る。（１つ以上の）ディスプレイ１０２８は、以下に限られないが、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイなどを含む任意のタイプのディスプレイを含むことができる。
【0057】
図１０のプロセッサベースのシステム１０００は、命令に従って望まれる任意のアプリケーションのためにプロセッサ１００２によって実行される命令１０３０のセットを含み得る。命令１０３０は、非一時的なコンピュータ読み取り可能媒体１０３２の例として、メインメモリ１００８、プロセッサ１００２、及び／又は命令キャッシュ１００６に格納され得る。命令１０３０はまた、その実行中に、完全に又は少なくとも部分的に、メインメモリ１００８内及び／又はプロセッサ１００２内に存在し得る。命令１０３０は更に、ネットワーク１０２６がコンピュータ読み取り可能媒体１０３２を含むように、モデム１０２２を介してネットワーク１０２６上で送信又は受信され得る。
【0058】
コンピュータ読み取り可能媒体１０３６は、例示実施形態において単一の媒体であるように示されるが、用語“コンピュータ読み取り可能媒体”は、一組以上の命令を格納する単一の媒体又は複数の媒体（例えば、集中型若しくは分散型データベース、及び／又は付随キャッシュとサーバ）を含むように解釈されるべきである。用語“コンピュータ読み取り可能媒体”はまた、処理デバイスによる実行のために命令セットを格納、符号化、又は搬送することが可能であって、ここに開示された実施形態の方法のうちのいずれか１つ以上を処理デバイスに実行させる任意の媒体を含むように解釈されるものである。用語“コンピュータ読み取り可能媒体”は、従って、以下に限られないが、ソリッドステートメモリ、光学媒体、及び磁気媒体を含むように解釈されるものである。
【0059】
プロセッサベースシステム１０００内のいずれかのＩＣが、各セットに対応するデコード列を含むＣＡＭアレイを含むことができ、デコード列の各々が、図５に示したように、行一致ライン上のセット一致信号及び一致インジケーションが低減タイミングマージン内で生成されるように、セットアドレス信号を受信し、セットの各行においてセット一致信号を生成する。
【0060】
ここに開示された実施形態は様々なステップを含む。ここに開示された実施形態のステップは、ハードウェアコンポーネントによって形成されてもよいし、機械実行可能命令にて具現化され、それを用いて、当該ステップを実行するための命令で汎用プロセッサ又は専用プロセッサをプログラムしてもよい。あるいは、それらのステップは、ハードウェアとソフトウェアとの組み合わせによって実行されてもよい。
【0061】
ここに開示された実施形態は、命令を格納した機械読み取り可能媒体（又はコンピュータ読み取り可能媒体）を含み得るコンピュータプログラムプロダクト又はソフトウェアとして提供されてもよく、それを用いて、ここに開示された実施形態に従ってたプロセスを実行するようにコンピュータシステム（又は他のエレクトロニクス装置）をプログラムし得る。機械読み取り可能媒体は、機械（例えば、コンピュータ）によって読み取り可能な形態で情報を格納又は伝送する何らかの機構を含む。例えば、機械読み取り可能媒体は、機械読み取り可能記憶媒体（例えば、ＲＯＭ、ランダムアクセスメモリ（“ＲＡＭ”）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリ装置）、及びこれらに類するものを含む。
【0062】
特段の断りがない限り、また、先の説明から明らかなように、説明の全体を通して、“処理”、“コンピューティング”、“決定”、“表示”などの用語を用いた説明は、コンピュータシステムのレジスタ内の物理的（電子的）な量として表されるデータ及びメモリを、コンピュータシステムのメモリ若しくはレジスタ又は他のそのような情報記憶、伝送、又は表示デバイス内の物理的な量として同様に表される他のデータへと操作及び変換するコンピュータシステム又は同様の電子コンピューティング装置の動作及びプロセスを指すと理解される。
【0063】
ここに提示されたアルゴリズム及び表示は、本質的に特定のコンピュータ又は他の装置に関係するものではない。様々なシステムがここでの教示に従ったプログラムと共に使用されることができ、あるいは、必要な方法ステップを実行するように、より特殊化された装置を構築することが好都合であると判明することがある。以上の説明から、多様なこれらのシステムに必要な構造が明らかになる。さらに、ここで説明された実施形態は、特定のプログラミング言語を参照して説明されていない。理解されることには、ここに記載された実施形態の教示を実装することには多様なプログラミング言語が使用され得る。
【0064】
当業者が更に理解することには、ここに開示された実施形態に関連して説明された様々な例示的な論理ブロック、モジュール、回路、及びアルゴリズムは、エレクトロニクスハードウェアとして、メモリ若しくは他のコンピュータ読み取り可能媒体に格納されてプロセッサ若しくは他のプロセッシングデバイスによって実行される命令として、あるいは、それら両方の組み合わせとして実装され得る。ここで説明された分散アンテナシステムのコンポーネントは、例として、何らかの回路、ハードウェアコンポーネント、集積回路（ＩＣ）、又はＩＣチップにて使用され得る。ここに開示されたメモリは、任意のタイプ及びサイズのメモリとすることができ、望まれる任意のタイプの情報を格納するように構成され得る。この互換性を明確に示すために、様々な例示的なコンポーネント、ブロック、モジュール、回路、及びステップが、概してそれらの機能に関して上述されている。そのような機能がどのように実装されるかは、特定のアプリケーション、設計上の選択、及び／又はシステム全体に課される設計上の制約に依存する。当業者は、記述された機能を特定の用途ごとに様々なやり方で実装し得るが、そのような実装上の決定は、本実施形態の範囲からの逸脱を引き起こすと解釈されるべきでない。
【0065】
ここに開示された実施形態に関連して説明された様々な例示的な論理ブロック、モジュール、及び回路は、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又は他のプログラマブル論理デバイス、ディスクリートのゲート若しくはトランジスタロジック、ディスクリートのハードウェアコンポーネント、又はここに記述された機能を実行するように設計されたそれらの任意の組み合わせで実装又は実行され得る。また、コントローラはプロセッサとし得る。プロセッサはマイクロプロセッサとし得るが、それに代えて、プロセッサは任意の従来からのプロセッサ、コントローラ、マイクロコントローラ、状態マシンであってもよい。プロセッサはまた、複数のコンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと組み合わされた１つ以上のマイクロプロセッサ、又は他の何らかのそのような構成）として実装されてもよい。
【0066】
ここに開示された実施形態は、ハードウェアにて、及びハードウェアに格納される命令にて具体化されることができ、例えば、ＲＡＭ、フラッシュメモリ、ＲＯＭ、電気的プログラム可能ＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラム可能ＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、又は当技術分野で知られた他の形態のコンピュータ読み取り可能媒体内に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。それに代えて、記憶媒体はプロセッサと一体であってもよい。プロセッサと記憶媒体がＡＳＩＣにて存在してもよい。ＡＳＩＣは遠隔局内に存在し得る。それに代えて、プロセッサと記憶媒体は、遠隔局、基地局、又はサーバ内にディスクリートコンポーネントとして存在してもよい。
【0067】
なお、また、ここでの例示実施形態のいずれかで説明された動作ステップは、例及び説明を提供するために記述されている。記述された動作は、例示されたシーケンス以外の数多くの異なるシーケンスで実行され得る。また、１つの動作ステップで記述された動作が実際には複数の異なるステップで実行されることがある。さらに、例示実施形態で説明された１つ以上の動作ステップが組み合わされることがある。当業者がこれまた理解することには、情報及び信号は、多様なテクノロジ及び技術のうちのいずれかを用いて表現され得る。例えば、以上の説明全体で言及されていることがあるデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場、又は粒子、光学場若しくは粒子、又はこれらの任意の組み合わせによって表され得る。
【0068】
特段の断りが無い限り、ここに記載されたいずれの方法も、そのステップが特定の順序で実行されることを要求するとして解釈されることは決して意図していない。従って、方法クレームがそのステップが従うべき順序を実際に記載していない場合、又はその他で、そのステップが特定の順序に限られることが請求項又は説明中で具体的に述べられていない場合、特定の順序が推定されることは決して意図していない。
【0069】
当業者に理解されることには、本発明の精神又は範囲から逸脱することなく様々な変更及び変形が為され得る。本発明の精神及び内容を組み込んだ開示実施形態の変更、組み合わせ、サブコンビネーション、及び変形が当業者には思い浮かぶのであるから、本発明は、添付の請求項及びそれらに均等なものの範囲内の全てを含むように解釈されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【国際調査報告】