特表 2024-510964 ゲート接続グリッドを有する縦型トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-12

(54)【発明の名称】ゲート接続グリッドを有する縦型トランジスタ

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240305BHJP

   H01L 29/12 20060101ALI20240305BHJP

   H01L 21/336 20060101ALI20240305BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 652T

H01L29/78 652S

H01L29/78 652Q

H01L29/78 652F

H01L29/78 653A

H01L29/78 658F

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023555123

(86)(22)【出願日】2022-02-15

(85)【翻訳文提出日】2023-10-30

(86)【国際出願番号】 US2022070659

(87)【国際公開番号】W WO2022192830

(87)【国際公開日】2022-09-15

(31)【優先権主張番号】17/194,846

(32)【優先日】2021-03-08

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】300057230

【氏名又は名称】セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】ナイヤー， トーマス

(72)【発明者】

【氏名】デ ヴレーシューヴェル， ヘルベルト

(72)【発明者】

【氏名】アラースタム， フレデリク

(57)【要約】

一般的な態様において、半導体デバイス（１００）は、半導体領域の活性領域（１１０）内に配置された複数の縦型トランジスタセグメント（２００、３００）を含むことができる。複数の縦型トランジスタセグメントは、それぞれのゲート電極（２０６ｂ、３０６ｂ）を含むことができる。活性領域上第１の誘電体（４１５、９１５、１０１５）を配置することができる。第１の誘電体上に導電性グリッド（１３０、２３０、３３０、４３０、６３０、９３０、１０３０）を配置することができる。導電性グリッドは、第１の誘電体を貫通して形成された複数の導電性コンタクト（４３０ａ、６３０ａ、９３０ａ、１０３０ａ）を使用して、それぞれのゲート電極と電気的に結合することができる。導電性グリッド及び第１の誘電体上に第２の誘電体（９２５）を配置することができる。第２の誘電体層上に導電性金属層を配置することができる。導電性金属層は、第２の誘電体を貫通して形成された導電性グリッドへの少なくとも１つの導電性コンタクト（９３０ａ）を使用して、導電性グリッドを介してそれぞれのゲート電極と電気的に結合された部分（９５１）を含むことができる。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

半導体デバイスであって、
縦型トランジスタであって、
第１のボディ領域（２０３、３０３）、第１のソース領域（２０４、３０４）、及び第１のゲート電極（２０６ｂ、３０６ｂ）を有する第１のトランジスタセグメント（２００、３００）と、
第２のボディ領域（２０３、３０３）、第２のソース領域（２０４、３０４）、及び第２のゲート電極（２０６ｂ、２０６ｂ）を有する第２のトランジスタセグメント（２００、３００）と、を有する縦型トランジスタと、
前記縦型トランジスタ上に配置された第１の誘電体層（４１５、９１５、１０１５）と、
前記第１の誘電体層上に配置された導電性グリッド（１３０、２３０、３３０、４３０、６３０、９３０、１０３０）であって、前記第１の誘電体層を貫通して形成された少なくとも第１の導電性コンタクト（４３０ａ、６３０ａ、９３０ａ、１０３０ａ）を使用して前記第１のゲート電極及び前記第２のゲート電極と電気的に結合される、導電性グリッドと、
前記導電性グリッド及び前記第１の誘電体層上に配置された第２の誘電体層（９２５）と、
前記第２の誘電体層上に配置された金属層であって、
前記第１の誘電体層及び前記第２の誘電体層を貫通して形成された少なくとも第２の導電性コンタクト（９６５）を使用して、前記第１のボディ領域、前記第１のソース領域、前記第２のボディ領域、及び前記第２のソース領域と電気的に結合された第１の部分（９６１）と、
前記第２の誘電体層を貫通して形成された少なくとも第３の導電性コンタクト（９３０ｂ）を使用して前記導電性グリッドと電気的に結合された第２の部分（９５１）と、を含む金属層と、
を備える、半導体デバイス（１００）。

【請求項2】

前記第１のゲート電極は、第１のプレーナゲート電極又は第１のトレンチゲート電極のうちの１つであり、
前記第２のゲート電極は、第２のプレーナゲート電極又は第２のトレンチゲート電極のうちの１つである、
請求項１に記載の半導体デバイス。

【請求項3】

前記縦型トランジスタは、平面内に配置された半導体基板（２０１、２０２、３０１、３０２、３０３）に含まれ、
前記導電性グリッドの少なくとも一部分及び前記縦型トランジスタの前記第１のトランジスタセグメントの一部分は、前記平面に直交する線に沿って配置される、
請求項１に記載の半導体デバイス。

【請求項4】

前記金属層は第１の金属層であり、前記半導体デバイスは、
前記第１の金属層及び前記第２の誘電体層上に配置された第３の誘電体層（９４５）と、
前記第３の誘電体層上に配置された第２の金属層であって、
前記第３の誘電体層を介して前記第１の金属層の前記第１の部分と電気的に結合された第１の部分（９６０）と、
前記第３の誘電体層を介して前記第１の金属層の前記第２の部分と電気的に結合された第２の部分（９５０）と、を含む第２の金属層と、
を更に備える、請求項１に記載の半導体デバイス。

【請求項5】

前記第２の金属層の前記第１の部分は、前記第１の金属層の前記第１の部分上に配置され、
前記第２の金属層の前記第２の部分は、前記第３の誘電体層を貫通して形成された少なくとも１つの導電性ビア（９５０ａ）を使用して、前記第１の金属層の前記第２の部分と電気的に結合される、
請求項４に記載の半導体デバイス。

【請求項6】

前記導電性グリッド及び前記第１の導電性コンタクトは、タングステンを含み、
前記第１のゲート電極及び前記第２のゲート電極は、ドープドポリシリコンを含む、
請求項１に記載の半導体デバイス。

【請求項7】

前記縦型トランジスタは、炭化ケイ素（ＳｉＣ）半導体領域に含まれる、請求項１に記載の半導体デバイス。

【請求項8】

前記第１のボディ領域及び前記第２のボディ領域は、
第１の導電型であり、
前記ＳｉＣ半導体領域内に配置され、
前記ＳｉＣ半導体領域、前記第１のソース領域及び前記第２のソース領域は、前記第１の導電型の反対側にある第２の導電型であり、
前記第１のソース領域は、前記第１のボディ領域内に配置され、
前記第２のソース領域は、前記第２のボディ領域内に配置されている、
請求項７に記載の半導体デバイス。

【請求項9】

前記縦型トランジスタは、縦型電界効果トランジスタ（ＦＥＴ）を含み、
前記ＳｉＣ半導体領域は、
前記縦型ＦＥＴのドリフト領域と、
前記縦型ＦＥＴのドレイン領域とを含む、
請求項７に記載の半導体デバイス。

【請求項10】

前記縦型トランジスタは、縦型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を含み、
前記第１のソース領域は、記縦型ＩＧＢＴの第１のエミッタ領域を含み、
前記第２のソース領域は、前記縦型ＩＧＢＴの第２のエミッタ領域を含み、
前記ＳｉＣ半導体領域は、
前記縦型ＩＧＢＴのドリフト領域と、
前記縦型ＩＧＢＴのコレクタ領域と、を含む、
請求項７に記載の半導体デバイス。

【請求項11】

前記第１のゲート電極は、ドープドポリシリコンゲート電極の第１の部分であり、
前記第２のゲート電極は、前記ドープドポリシリコンゲート電極の第２の部分である、
請求項１に記載の半導体デバイス。

【請求項12】

前記第１のゲート電極は、第１のドープドポリシリコンゲート電極であり、
前記第２のゲート電極は、第２のドープドポリシリコンゲート電極であり、
前記第１のドープドポリシリコンゲート電極は、前記導電性グリッド及び前記導電性グリッドへのそれぞれの電気コンタクトを介して、前記第２のドープドポリシリコンゲート電極と電気的に結合される、
請求項１に記載の半導体デバイス。

【請求項13】

前記第１の誘電体層を貫通して形成された前記少なくとも第１の導電性コンタクトは、前記第１の誘電体層を貫通して形成された第１の複数の導電性コンタクトを含み、
前記第１の誘電体層及び前記第２の誘電体層を貫通して形成された前記少なくとも第２の導電性コンタクトは、前記第１の誘電体層及び前記第２の誘電体層を貫通して形成された第２の複数の導電性コンタクトを含み、
前記第２の誘電体層を貫通して形成された前記少なくとも第３の導電性コンタクトは、前記第２の誘電体層を貫通して形成された第３の複数の導電性コンタクトを含む、
請求項１に記載の半導体デバイス。

【請求項14】

半導体デバイスであって、
半導体領域（２０２、３０３）と、
前記半導体領域内に配置された活性領域（１１０）と、
前記半導体領域内に配置され、前記活性領域を少なくとも部分的に取り囲む分離領域（１２０）と、
前記活性領域に配置された複数の縦型トランジスタセグメントであって、それぞれのゲート電極（２０６ｂ、３０６ｂ）を含む、複数の縦型トランジスタセグメント（２００、３００）と、
前記活性領域上に配置された第１の誘電体層（４１５、９１５、１０１５）と、
前記第１の誘電体層上に配置された導電性グリッド（１３０、２３０、３３０、４３０、６３０、９３０、１０３０）であって、前記第１の誘電体層を貫通して形成された複数の導電性コンタクト（４３０ａ、６３０ａ、９３０ａ、１０３０ａ）を使用して、前記それぞれのゲート電極と電気的に結合される、導電性グリッドと、
前記導電性グリッド及び前記第１の誘電体層上に配置された第２の誘電体層（９２５）と、
前記第２の誘電体層上に配置された金属層であって、前記第２の誘電体層を貫通して形成された前記導電性グリッドへの少なくとも１つの導電性コンタクト（９３０ｂ）を使用して、前記導電性グリッドを介して前記それぞれのゲート電極と電気的に結合された部分（９５１）を含む金属層と、
を備える半導体デバイス。

【請求項15】

前記金属層は第１の金属層であり、前記半導体デバイスは、
前記第１の金属層及び前記第２の誘電体層上に配置された第３の誘電体層（９４５）と、
前記第３の誘電体層を介して前記第１の金属層の前記部分と電気的に結合された部分（９５０）を含む第２の金属層と、
を更に備える、
請求項１４に記載の半導体デバイス。

【請求項16】

前記それぞれのゲート電極は、それぞれのプレーナゲート電極又はそれぞれのトレンチゲート電極を含む、請求項１４に記載の半導体デバイス。

【請求項17】

前記導電性グリッドは、前記活性領域の活性区域を縮小しない、請求項１４に記載の半導体デバイス。

【請求項18】

前記複数の縦型トランジスタセグメントは、
複数の縦型電界効果トランジスタセグメント、又は
複数の縦型絶縁ゲートバイポーラトランジスタセグメント
のうちの１つを含む、請求項１４に記載の半導体デバイス。

【請求項19】

半導体デバイスを作製する方法であって、前記方法は、
半導体領域（２０２、３０３）内に縦型トランジスタを形成することであって、前記縦型トランジスタが、
第１のボディ領域（２０３、３０３）、第１のソース領域（２０４、３０４）、及び第１のゲート電極２０６ｂ、３０６ｂ）を有する第１のトランジスタセグメント（２００、３００）と、
第２のボディ領域（２０３、３０３）、第２のソース領域（２０４、３０４）、及び第２のゲート電極（２０６ｂ、３０６ｂ）を有する第２のトランジスタセグメント（２００、３００）と、を含む、縦型トランジスタを形成することと、
前記縦型トランジスタ上に第１の誘電体層（４１５、９１５、１０１５）を形成することと、
前記第１の誘電体層上に導電性グリッド（１３０、２３０、３３０、４３０、６３０、９３０、１０３０）を形成することであって、前記導電性グリッドが、前記第１の誘電体層を貫通して形成された少なくとも第１の導電性コンタクト（４３０ａ、６３０ａ、９３０ａ、１０３０ａ）を使用して、前記第１のゲート電極及び前記第２のゲート電極と電気的に結合されている、導電性グリッドを形成することと、
前記導電性グリッド及び前記第１の誘電体層上に第２の誘電体層（９２５）を形成することと、
前記第２の誘電体層上に金属層を形成することであって、前記金属層が、
前記第１の誘電体層及び前記第２の誘電体層を貫通して形成された少なくとも第２の導電性コンタクト（９６５）を使用して、前記第１のボディ領域、前記第１のソース領域、前記第２のボディ領域、及び前記第２のソース領域と電気的に結合された第１の部分（９６１）と、
前記第２の誘電体層を貫通して形成された少なくとも第３の導電性コンタクト（９３０ｂ）を使用して前記導電性グリッドと電気的に結合された第２の部分（９５１）と
を含む、金属層を形成することと、
を含む方法。

【請求項20】

前記金属層は第１の金属層であり、前記方法は、
前記第１の金属層及び前記第２の誘電体層上に第３の誘電体層（９４５）を形成することと、
前記第３の誘電体層上に第２の金属層を形成することであって、前記第２の金属層が、
前記第３誘電体層を介して前記第１の金属層の前記第１の部分と電気的に結合された第１の部分（９６０）と、
前記第３の誘電体層を介して前記第１の金属層の前記第２の部分と電気的に結合された第２の部分（９５０）と
を含む、第２の金属層を形成することと、
を更に含む、請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、２０２１年３月８日に出願された「ＶＥＲＴＩＣＡＬ ＴＲＡＮＳＩＳＴＯＲＳ ＷＩＴＨ ＧＡＴＥ ＣＯＮＮＥＣＴＩＯＮ ＧＲＩＤ」と題する米国特許出願第１７／１９４，８４６号の継続出願であり、その優先権を主張し、その開示は、参照によりその全体が本明細書に組み込まれる。

【背景技術】

【0002】

半導体ダイ内に実装される縦型パワートランジスタなどの縦型トランジスタは、多種多様な用途で使用される。これらの用途は、産業用途、家電用途などを含む。いくつかの実装形態では、パワートランジスタを含む半導体デバイスに金属トラック又は金属ランナーが含まれていてもよく、そのような金属トラック又は金属ランナーをトランジスタのための制御信号（例えば、ゲート信号）をルーティングするために使用され得る。

【0003】

しかしながら、このような金属トラックの使用に関連するいくつかの欠点がある。例えば、金属トラックをルーティングするために使用される半導体ダイの区域は、デバイスの活性部分を実装するために使用されないことがあり、これは、いくつかの実装形態では、関連するトランジスタの活性区域を、利用可能な半導体ダイ区域に対して最大１５％縮小し得る。炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などのいくつかの技術においては、そのような活性区域の縮小は、少なくともそのようなトランジスタを作製するために使用される半導体ウェハのコストに起因して、製品コストを著しく増加させる可能性がある。また、ゲート接続のためのそのような金属トラックのルーティングは、縦型電界効果トランジスタ（ＦＥＴ）のためのソースの金属ルーティング、及び／又は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）のためのエミッタの金属ルーティングなど、他のトランジスタ接続のための金属ルーティングを遮断することを必要とする可能性がある。金属ルーティングのこのような遮断は、関連する抵抗を増加させる可能性があり、かつ／又は関連する半導体ダイをパッキングするときに、ワイヤボンド又は導電性クリップなどの電気接続の形成を困難にする可能性がある。

【発明の概要】

【0004】

一般的な態様において、半導体デバイスは、第１のトランジスタセグメント及び第２のトランジスタセグメントを有する縦型トランジスタを含むことができる。第１のトランジスタセグメントは、第１のボディ領域、第１のソース領域、及び第１のゲート電極を含むことができる。第２のトランジスタセグメントは、第２のボディ領域、第２のソース領域、及び第２のゲート電極を含むことができる。半導体デバイスは、縦型トランジスタ上に配置された第１の誘電体層と、第１の誘電体層上に配置された導電性グリッドとを更に含むことができる。導電性グリッドは、第１の誘電体層を貫通して形成された少なくとも第１の導電性コンタクトを使用して、第１のゲート電極及び第２のゲート電極と電気的に結合することができる。半導体デバイスはまた、導電性グリッド及び第１の誘電体層上に配置された第２の誘電体層と、第２の誘電体層上に配置された導電性金属層とを含むことができる。導電性金属層は、第１の部分及び第２の部分を含むことができる。第１の部分は、第１の誘電体層及び第２の誘電体層を貫通して形成された少なくとも第２の導電性コンタクトを使用して、第１のボディ領域、第１のソース領域、第２のボディ領域、及び第２のソース領域と電気的に結合することができる。第２の部分は、第２の誘電体層を貫通して形成された少なくとも第３の導電性コンタクトを使用して導電性グリッドと電気的に結合することができる。

【0005】

別の一般的な態様において、半導体デバイスは、半導体領域と、半導体領域内に配置された活性領域と、半導体領域内に配置された分離領域とを含むことができる。分離領域は、活性領域を少なくとも部分的に取り囲むことができる。半導体デバイスはまた、活性領域内に配置された複数の縦型トランジスタセグメントを含むことができる。複数の縦型トランジスタセグメントは、それぞれのゲート電極を含むことができる。半導体デバイスはまた、活性領域上に配置された第１の誘電体層と、第１の誘電体層上に配置された導電性グリッドとを含むことができる。導電性グリッドは、第１の誘電体層を貫通して形成された複数の導電性コンタクトを使用して、それぞれのゲート電極と電気的に結合することができる。半導体デバイスは、導電性グリッド及び第１の誘電体層上に配置された第２の誘電体層と、第２の誘電体層上に配置された導電性金属層とを更に含むことができる。導電性金属層は、第２の誘電体層を貫通して形成された導電性グリッドへの少なくとも１つの導電性コンタクトを使用して、導電性グリッドを介してそれぞれのゲート電極と電気的に結合された部分を含むことができる。

【0006】

別の一般的な態様では、半導体デバイスを作製する方法は、半導体領域内に縦型トランジスタを形成することを含むことができる。縦型トランジスタは、第１のトランジスタセグメント及び第２のトランジスタセグメントを含むことができる。第１のトランジスタセグメントは、第１のボディ領域、第１のソース領域、及び第１のゲート電極を有することができる。第２のトランジスタセグメントは、第２のボディ領域、第２のソース領域、及び第２のゲート電極を有することができる。本方法は、縦型トランジスタ上に第１の誘電体層を形成することと、第１の誘電体層上に導電性グリッドを形成することとを更に含むことができる。導電性グリッドは、第１の誘電体層を貫通して形成された少なくとも第１の導電性コンタクトを使用して、第１のゲート電極及び第２のゲート電極と電気的に結合することができる。本方法はまた、導電性グリッド及び第１の誘電体層上に第２の誘電体層を形成することと、第２の誘電体層上に導電性金属層を形成することとを含むことができる。導電性金属層は、第１の誘電体層及び第２の誘電体層を貫通して形成された少なくとも第２の導電性コンタクトを使用して、第１のボディ領域、第１のソース領域、第２のボディ領域、及び第２のソース領域と電気的に結合することができる第１の部分を含むことができる。導電性金属層はまた、第２の誘電体層を貫通して形成された少なくとも第３の導電性コンタクトを使用して導電性グリッドと電気的に結合され得る第２の部分を含むことができる。

【図面の簡単な説明】

【0007】

【図1A】ゲート接続グリッドを含む半導体デバイスを概略的に示す図である。

【図1B】ゲート接続グリッドを含む半導体デバイスを概略的に示す図である。

【図2】ゲート接続グリッドと結合されたプレーナゲート電極を有する縦型トランジスタセグメントの断面図を概略的に示す図である。

【図3】ゲート接続グリッドと結合されたトレンチゲート電極を有する縦型トランジスタセグメントの断面図を概略的に示す図である。

【図4】ゲート接続グリッドを含む縦型トランジスタを実装する半導体デバイスの一部分を示す図である。

【図5】縦型トランジスタのゲート電極と、関連するバルク／ボディ領域及びソース／エミッタ領域とを概略的に示す図である。

【図6】縦型トランジスタプレーナゲート電極並びに関連するバルク／ボディ領域及びソース／エミッタ領域の、様々な構成を概略的に示す図である。

【図7】縦型トランジスタプレーナゲート電極並びに関連するバルク／ボディ領域及びソース／エミッタ領域の、様々な構成を概略的に示す図である。

【図8】縦型トランジスタプレーナゲート電極並びに関連するバルク／ボディ領域及びソース／エミッタ領域の、様々な構成を概略的に示す図である。

【図9A】プレーナゲート電極を有する縦型トランジスタの製造プロセスを概略的に示す断面図である。

【図9B】プレーナゲート電極を有する縦型トランジスタの製造プロセスを概略的に示す断面図である。

【図9C】プレーナゲート電極を有する縦型トランジスタの製造プロセスを概略的に示す断面図である。

【図9D】プレーナゲート電極を有する縦型トランジスタの製造プロセスを概略的に示す断面図である。

【図9E】プレーナゲート電極を有する縦型トランジスタの製造プロセスを概略的に示す断面図である。

【図9F】プレーナゲート電極を有する縦型トランジスタの製造プロセスを概略的に示す断面図である。

【図9G】プレーナゲート電極を有する縦型トランジスタの製造プロセスを概略的に示す断面図である。

【図10】図９Ａ～図９Ｇのプロセスと同様のプロセスを使用して作製することができるトレンチゲート電極を有する縦型デバイスを概略的に示す断面図である。

【0008】

必ずしも一定の縮尺で描かれていない図面において、異なる図で同じ参照符号は、同じ及び／又は類似の構成要素（要素、構造など）を示してもよい。図面は、一般に、限定としてではなく、例として、本開示で論じられる種々の実装形態を図示する。1つの図面に示される参照符号は、関連する図において同じ及び／又は同様の要素について繰り返されない場合がある。複数の図面において繰り返される参照符号は、それらの図面の各々に関して具体的に論じられない場合があるが、関連する図間の文脈のために提供される。また、要素の複数の例が所与の図に示される場合、図面中の全ての同じ要素が１つの参照符号で特に参照されるわけではない。

【発明を実施するための形態】

【0009】

本開示は、縦型トランジスタ実装形態を対象とする。例示及び議論のために、本明細書に示される例は、概して、プレーナゲート電極を用いて実装されるｎチャネル縦型トランジスタに関して説明される。しかしながら、図３及び図１０の実装形態などのいくつかの実装形態では、本明細書で説明する手法は、トレンチゲート電極を含む縦型トランジスタにおいて実装され得る。また、いくつかの実装形態では、本明細書で論じられる半導体導電型を逆転することができる（例えば、ｎ型導電型とｐ型導電型とを逆転してｐチャネル縦型トランジスタを作製することができる）。

【0010】

本明細書で説明する実装形態は、上述の現在の実装形態の欠点のうちの少なくともいくつかに対処することができる。例えば、本明細書で説明する実装形態は、例えば、縦型パワートランジスタなどの関連するトランジスタのドープドポリシリコンゲート電極に、低抵抗電気接続をゲート電極に提供するゲート接続グリッドを含む。そのようなゲート接続グリッドを利用することで、ゲート制御信号を搬送するための金属トラック又は金属ランナーを、半導体ダイ内に実装されるパワートランジスタから除外する又は省くことを可能にする。したがって、関連するトランジスタの活性区域を、利用可能な半導体ダイ領域と比べて１パーセント、又は利用可能な半導体ダイ領域のほぼ１００パーセントまで増加させることができる。いくつかの実装形態では、利用可能な半導体ダイ区域は、対応する半導体ダイの分離領域又は終端領域内の半導体区域であり得る。そのような分離領域又は終端領域を、対応する半導体ダイの周囲の少なくとも一部分を囲んで配置することができ、関連するパワートランジスタの降伏電圧を調整するのを助けることができる。例えば、そのような分離領域は、例えば、トランジスタの動作中に高電界を終端させることによって、トランジスタの定格電圧未満で降伏が生じることを防止することができる。

【0011】

また、本明細書で説明する例示的な実装形態では、パワートランジスタの電気信号、例えばゲート制御信号を搬送するために金属トラック又は金属ランナーが使用されないので、ソース接続及び／又はエミッタ接続など、トランジスタへの他の接続のための信号金属は連続的であり得る。すなわち、そのような金属ランナーが使用されないため、本明細書で説明する実装形態では、そのような金属トラックのルーティングに適合する信号金属の途切れが回避される。これは、ソース信号金属及び／又はエミッタ信号金属の関連する区域が増大することを可能にし、ひいては、例えば、現在の実装形態と同じダイサイズに対して、電流搬送能力を増加させて関連するトランジスタの性能を改善することができ、また、デバイスの使用のための実装時における、電気クリップ又はワイヤボンド接続などの信号金属への電気接続を簡素化することができる。

【0012】

また、本明細書で説明する手法は、他の利点を提供することもできる。例えば、いくつかの実装形態では、関連する半導体内部におけるゲート接続の抵抗を容易に調整する又はミリオーム範囲の精度でチューニングすることができる。そのような調整は、トランジスタのセグメントのうちのゲート接続グリッド（例えば、タングステン又は他の金属グリッド）とゲート電極（例えば、ドープドポリシリコンゲート電極）との間に作られる電気コンタクト数の結果として達成し得る。また、ゲート接続グリッドを使用し、ゲートの金属トラック又は金属ランナーを省くことによって、関連する半導体処理においてフィールド酸化物を形成することを排除可能とすることができる。そのようなフィールド酸化物は、現在の手法において、金属ゲートトラックの電気的絶縁のために使用することができる。本開示の目的のために、ゲート接続グリッドは、導電性グリッド（electrically conductive grid）又は導電グリッド（conductive grid）と呼ぶこともできる。

【0013】

図１Ａ及び図１Ｂは、ゲート接続グリッド１３０を含む半導体デバイス１００を概略的に示す図である。この例では、半導体デバイス１００は、活性区域１１０と、分離領域又は終端領域１２０とを含む。この例では、終端領域１２０は、活性区域１１０を取り囲んでいる。すなわち、終端領域１２０は、活性区域１１０の外周を画定する。いくつかの実装形態では、終端領域１２０は、半導体デバイス１００の活性区域１１０内に実装されたトランジスタの動作に関連する電界を終端するための被導入物（implant）及び／又はトレンチ構造を含むことができる。

【0014】

図１Ａに示すように、半導体デバイス１００は、活性区域１１０内に配置されたゲート接続グリッド１３０及びゲートパッド区域１４０を含む。この例では、ゲート接続グリッド１３０は、規則的に配置された、導電性材料の行と列を含み、タングステン又は他の金属材料で実装され得る。すなわち、本明細書で説明する実装形態では、ゲート接続グリッド（導電性グリッド）は、導電性材料の行と列のマトリクスを含むことができる。いくつかの実装形態では、ゲート接続グリッドは他の構成を有することができる。例えば、行と列は不規則に離間していてもよく、セグメント化されていてもよい。ゲート接続グリッド１３０などのゲート接続グリッドの具体的な構成は、特定の実装形態に依存する。図１Ａに示すように、ゲート接続グリッド１３０は、関連する半導体処理のための活性区域１１０から適切な間隔を置いて、活性区域１１０の全て又はほぼ全てにわたって延びることができる。ゲート接続グリッド１３０の構成は、ゲート接続グリッド１３０からトランジスタセグメントのゲート電極への低抵抗接続を可能とする。トランジスタセグメントのゲート電極は、活性区域１１０に含まれる関連するトランジスタの、ゲート接続グリッド１３０の下方に配置されている。例えば、上述のように、ゲート接続グリッド１３０は、抵抗がドープドポリシリコンの約１００分の１であるタングステンを使用して実装することができる。

【0015】

半導体デバイス１００はまた、ゲートパッド区域１４０と、ゲートパッド接続区域１４０ａとを有する。図１Ａに示すように、ゲートパッド接続区域１４０ａは、ゲートパッド区域１４０よりも小さい区域を有することができる。この例では、半導体デバイス１００の信号分配層の一部であり得るゲートパッド金属１５０は、図１Ｂに示されるように、ゲートパッド区域１４０内に配置され得る。ゲートパッド金属１５０は、ゲートパッド接続区域１４０ａにおいて、例えば、本明細書で説明する手法のように、別の金属層、導電性ビア、及び／又は導電性コンタクトを使用して、ゲート接続グリッド１３０と電気的に結合され得る。したがって、この例では、ゲートパッド金属１５０は、ゲート接続グリッド１３０を介して、並びに、ゲート接続グリッド１３０とゲート電極との間の電気的接続、及びゲートパッド金属１５０とゲート接続グリッド１３０との間の電気的接続を介して、半導体デバイス１００の関連するトランジスタのゲート電極と電気的に結合され得る。また、この例では、図１Ｂに示すように、ゲートパッド金属１５０を含む分配層の一部であり得るソースパッド金属１６０を、活性区域１１０の、ゲートパッド金属１５０で覆われていない部分の上に、又はこれを覆って配置することができ、ソースパッド金属１６０は、ゲートパッド金属１５０及び終端領域１２０から適切に離間している。

【0016】

そのような手法では、金属ゲートトラックが省かれているので、終端領域１２０から適切な間隔を置いた半導体デバイス１００の活性区域１１０全体が、活性のトランジスタセグメントを含むことができる。したがって、金属ゲートトラックを実装するために以前に使用された区域を省いても、又は活性のトランジスタ区域のために使用してもよい。したがって、より小さい区域を有する半導体ダイを使用して、金属ゲートトラックを含む半導体デバイスのトランジスタ活性区域に等しいトランジスタ活性区域を有する半導体デバイスを作製することができる。すなわち、ゲート金属トラックを実装するための区域を省くことができ、対応するダイサイズを、そのようなゲート金属トラックを実装するのに使用される区域の量（例えば、関連する活性区域の最大１５％）だけ縮小することができる。別の言い方をすれば、いくつかの実装形態では、本明細書で説明する例示的な実装形態などのゲート接続グリッドは、本明細書で説明する縦型トランジスタなどの、対応する半導体デバイスの活性領域内における活性区域を減少させないことが可能である。

【0017】

図２は、ゲート接続グリッド２３０と結合されたプレーナゲートを有する縦型トランジスタセグメント２００の断面図を概略的に示す図である。縦型トランジスタセグメント２００は、第３次元においてページの奥及び手前に延びることができる。いくつかの実装形態では、図２に示される複数の縦型トランジスタセグメント２００は半導体ダイに含まれてもよく、ゲート接続グリッド２３０は、それぞれのゲート電極を互いに電気的に結合して、複数の縦型トランジスタセグメントを含む縦型トランジスタを実装するために使用され得る。縦型トランジスタセグメント２００の要素の特定の構成、及び／又は縦型トランジスタセグメント２００の要素のドーピングプロファイルに応じて、縦型トランジスタセグメント２００は、縦型電界効果トランジスタ（ＦＥＴ）又は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を実装することができる。例として、縦型トランジスタセグメント２００は、一般に縦型ＦＥＴとして説明される。

【0018】

図２の例示的な実装形態では、縦型トランジスタセグメント２００は、ＳｉＣ基板などの高濃度ドープドｎ型基板、又は別の半導体基板であり得る基板２０１を含む。縦型トランジスタセグメント２００は、基板２０１のドーピング濃度よりも低いドーピング濃度を有するｎ型エピタキシャル層であり得るエピタキシャル層２０２もまた含む。この例示的な実装形態では、基板２０１は、縦型トランジスタセグメント２００のドレイン端子（又はＩＧＢＴ実装形態ではコレクタ端子）を含むか、又は実装することができる。エピタキシャル層２０２は、縦型トランジスタセグメント２００のドリフト領域を実装することができる。図２の線２７０は、動作中でオン状態にあるときの縦型トランジスタセグメント２００の多数キャリアの流れの方向を示す。この例では、多数キャリアの流れは電子であるが、縦型トランジスタセグメント２００の導電型が逆転され、ｎ型導電性とｐ型導電性とが切り替えられた場合には正孔となる。

【0019】

図２にも示されるように、縦型トランジスタセグメント２００は、バルク領域と呼ぶこともできるｐ型ウェル領域であり得るボディ領域２０３を含み得る。ソース領域２０４（ＩＧＢＴ実装形態の場合にはエミッタ領域）は、ボディ領域２０３内にそれぞれ配置され得る。この例では、ソース領域２０４は、高濃度ドープドｎ型被導入物であり得る。縦型トランジスタセグメント２００は、ボディ領域２０３内にそれぞれ配置された高濃度ボディ領域２０５（又はサブコンタクト領域）を更に含むことができる。高濃度ボディ領域２０５は、ソース信号金属層（又はＩＧＢＴ実装形態の場合にはエミッタ信号金属層）からボディ領域２０３へのオーミック接触の形成を容易にする高濃度ドープドｐ型被導入物とすることができ、ソース信号金属はソース領域２０４へのオーミック接触もまた形成することができる。

【0020】

縦型トランジスタセグメント２００は、ゲート構造２０６もまた含む。ゲート構造２０６は、ゲート誘電体２０６ａとゲート電極２０６ｂとを含む。ゲート構造２０６は、図２に示すように、ソース領域２０４の間に延び、ソース領域２０４の各々を部分的に覆って延びている。動作中、ゲート構造２０６のゲート電極２０６ｂに適切なバイアスを印加することにより、ソース領域２０４からボディ領域２０３を介してエピタキシャル層２０２への（例えば、縦型トランジスタセグメント２００のドリフト領域への）伝導チャネルが形成される。上述したように、ゲート構造２０６、具体的にはゲート電極２０６ｂは、ゲート接続グリッド２３０と電気的に結合することができ、その例は本明細書で説明されている。また、ゲート接続グリッド２３０は、追加の縦型トランジスタセグメントのゲート構造、例えば、縦型トランジスタセグメント２００の複製されたインスタンスのゲート構造に結合され得る。

【0021】

いくつかの実装形態では、縦型トランジスタセグメント２００のインスタンスは、半導体デバイス１００の活性区域１１０全体にわたって複製され得、その結果、活性区域１１０の全て又はほぼ全てが、複製された縦型トランジスタセグメントで占有される。この例では、終端領域１２０に最も近い複製されたトランジスタセグメントは、終端領域１２０から適切に離間することができる。そのような縦型トランジスタセグメント間の電気的相互接続を本明細書で説明する手法を使用して実装することができる。例えば、そのようなトランジスタセグメントのゲート構造（ゲート構造２０６）は、ゲート接続グリッド２３０を介して相互接続することができ、一方、ボディ領域２０３、ソース領域２０４、及び高濃度ボディ領域２０５は、導電性金属層を介して相互接続することができる。

【0022】

図３は、ゲート接続グリッド３３０と結合されたトレンチゲートを有する縦型トランジスタセグメント３００の断面図を概略的に示す図である。縦型トランジスタセグメント３００は、縦型トランジスタセグメント２００と同様に、第３次元においてページの奥及び手前に延びることができる。いくつかの実装形態では、図３に示される複数の縦型トランジスタセグメント３００は半導体ダイに含まれてもよく、ゲート接続グリッド３３０は、それぞれのゲート電極を互いに電気的に結合して、複数の縦型トランジスタセグメントを含む縦型トランジスタを実装するために使用され得る。縦型トランジスタセグメント３００の要素の具体的な構成、及び／又は縦型トランジスタセグメント３００の要素のドーピングプロファイルに応じて、縦型トランジスタセグメント３００は、縦型電界効果トランジスタ（ＦＥＴ）又は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を実装することができる。例として、縦型トランジスタセグメント３００は、一般に縦型ＦＥＴとして説明される。

【0023】

図３の例示的な実装形態では、縦型トランジスタセグメント３００は、ＳｉＣ基板などの高濃度ドープドｎ型基板、又は別の半導体基板であり得る基板３０１を含む。縦型トランジスタセグメント３００は、基板３０１のドーピング濃度よりも低いドーピング濃度を有するｎ型エピタキシャル層であり得るエピタキシャル層３０２もまた含む。この例示的な実装形態では、基板３０１は、縦型トランジスタセグメント３００のドレイン端子（又はＩＧＢＴ実装形態ではコレクタ端子）を含むか、又は実装することができる。エピタキシャル層３０２は、縦型トランジスタセグメント３００のドリフト領域を実装することができる。図３の線３７０は、動作中でオン状態にあるときの縦型トランジスタセグメント３００の多数キャリアの流れ方向を示す。この例では、多数キャリアの流れは電子であるが、縦型トランジスタセグメント３００の導電型が逆転され、ｎ型導電型とｐ型導電型とが切り替えられた場合には正孔となる。

【0024】

また、図３にも示されるように、縦型トランジスタセグメント３００は、エピタキシャル層３０２内に形成されたｐ型ウェル領域であり得るボディ領域３０３を更に含むことができる。ボディ領域３０３は、バルク領域と呼ぶこともできる。ソース領域３０４（ＩＧＢＴ実装形態の場合にはエミッタ領域）は、ボディ領域３０３内に、トレンチゲート構造３０６に隣接してそれぞれ配置することができる。この例では、ソース領域３０４は、高濃度ドープドｎ型被導入物であり得る。縦型トランジスタセグメント３００は、ボディ領域３０３内に配置され、ソース領域３０４にそれぞれ隣接する高濃度ボディ領域３０５（又はサブコンタクト領域）を更に含むことができる。高濃度ボディ領域３０５は、ソース信号金属層（又はＩＧＢＴ実装形態の場合にはエミッタ信号金属層）からボディ領域３０３へのオーミック接触の形成を容易にする高濃度ドープドｐ型被導入物とすることができ、ソース信号金属は、ソース領域３０４へのオーミック接触もまた形成することができる。

【0025】

上述したように、縦型トランジスタセグメント３００は、トレンチゲート構造３０６もまた含む。トレンチゲート構造３０６は、ゲート誘電体３０６ａと、ゲート電極３０６ｂとを含み、ゲート誘電体３０６ａはトレンチ３０６ｃの内側を覆い、３０６ｂはゲート誘電体３０６ａ内に配置される。ゲート構造３０６、例えばトレンチ３０６ｃは、図３に示されるように、ボディ領域３０３を貫通してエピタキシャル層３０２のｎ型部分内へと延びる。いくつかの実装形態では、トレンチは、基板３０１内へと延びることができる。動作中、ゲート構造３０６のゲート電極３０６ｂに適切なバイアスを印加することにより、ソース領域３０４からボディ領域３０３を介してエピタキシャル層３０２のｎ型部分への（例えば、縦型トランジスタセグメント３００のドリフト領域への）伝導チャネルが形成される。上述したように、ゲート構造３０６、具体的にはゲート電極３０６ｂは、ゲート接続グリッド３３０と電気的に結合することができ、その例は本明細書で説明されている。また、ゲート接続グリッド３３０は、追加の縦型トランジスタセグメントのゲート構造、例えば、縦型トランジスタセグメント３００の複製されたインスタンスのゲート構造に結合され得る。

【0026】

いくつかの実装形態では、縦型トランジスタセグメント３００のインスタンスは、半導体デバイス１００の活性区域１１０全体にわたって複製され得、その結果、活性区域１１０の全て又はほぼ全てが、複製された縦型トランジスタセグメントで占有される。この例では、終端領域１２０に最も近い複製トランジスタセグメントは、終端領域１２０から適切に離間することができる。そのような縦型トランジスタセグメント間の電気的相互接続を本明細書で説明する手法を使用して実装することができる。例えば、そのようなトランジスタセグメントのゲート構造（ゲート構造３０６）は、ゲート接続グリッド３３０を介して相互接続することができ、一方、ボディ領域（ボディ領域３０３）、ソース領域３０４、及び高濃度ボディ領域３０５は、導電性金属層を介して相互接続することができる。

【0027】

図４は、ゲート接続グリッド４３０を含む縦型トランジスタを実装する半導体デバイス４００の一部分を示す等角図である。図４に示された半導体デバイス４００の一部分は、ゲート接続グリッド４３０の例示的な構成、及び対応する縦型トランジスタセグメントのゲート構造４０６へのゲート接続グリッド４３０の接続を示すために、例として与えられている。図４の例では、基板及び／又はエピタキシャル層などの、基礎をなす半導体領域は具体的に示されていない。更に、半導体デバイス４００の他の要素は、図示された構造を不明瞭にしないように、図４に示されていない。そのような要素は、誘電体層、金属層、ビアなどを含むことができ、それらは、半導体デバイス４００の縦型トランジスタセグメント間の相互接続を実装するために使用することができ、図４に示すように半導体デバイス４００の一部分の上面上に配置することができる。また、図４では、例示の目的のために、ボディ領域、高濃度ボディ領域、及びソース（又はエミッタ）領域が、単一の領域としてそれぞれ示されており、本明細書ではソース／ボディ領域４０５と呼ばれる。ソース／ボディ領域４０５内のそれぞれのソース（又はエミッタ）領域の構成は、ボディ領域２０３内のソース領域２０４について図２に示す構成と同様であり得る。

【0028】

図４に示すように、半導体デバイス４００はゲート構造４０６を含み、ゲート構造４０６は、図２に示すゲート構造２０６と同様であり得、ソース／ボディ領域４０５が配置される半導体領域上に配置され得る。半導体デバイス４００では、ゲート構造４０６上に誘電体層４１５を配置することができる。誘電体層４１５は、ゲート構造４０６とゲート接続グリッド４３０との間にコンタクト４３０ａが形成される場所を除いて、ゲート構造４０６をゲート接続グリッド４３０から電気的に絶縁することができる。いくつかの実装形態では、ゲート構造４０６は全て、ゲート接続グリッド４３０及びコンタクト４３０ａを介して、かつ／又はゲート構造４０６のゲート電極を形成するために使用されるドープドポリシリコンを介して、のいずれかによって互いに電気的に結合され得る。そのような実装形態では、ゲート構造４０６は、対応するトランジスタセグメントを含むトランジスタのための単一のトランジスタゲートとして機能することができる。

【0029】

この例では、ゲート接続グリッド４３０は、誘電体層４１５上に（例えば、誘電体層４１５の上面上に）、又は誘電体層４１５内に形成された凹部内に配置することができる。このような凹パターンは、フォトリソグラフィ技術を使用して形成することができる。また、図４にも示されるように、コンタクト４３０ａは誘電体層４１５を貫通して形成して、ゲート接続グリッド４３０をゲート構造４０６のうちの１つ以上と電気的に結合することができる。上記で論じたように、いくつかの実装形態では、ゲート接続グリッド４３０及びコンタクト４３０ａは、タングステン、及び／又は他の導電性の低抵抗金属材料を使用して形成され得る。半導体デバイス４００のトランジスタセグメントの他の要素と同様に、コンタクト４３０ａは、ページの奥及び手前に延びることができる。更に、ゲート接続グリッド４３０とゲート構造４０６との間のコンタクト４３０ａは、ゲート接続グリッド４３０の異なる場所、例えば、図４のページの奥又は手前に位置する場所に形成され得る。したがって、そのようなコンタクトは図４では見えない。

【0030】

図４に更に示すように、ソース／ボディ領域４０５への電気コンタクト４６５は、誘電体層４１５を貫通して作ることができ、コンタクト４６５は、ゲート接続グリッド４３０の開口部を通って延びて、ゲート接続グリッド４３０から離間している。半導体デバイス４００において、電気コンタクト４６５は、半導体デバイス４００の図示された部分から、例えば第２の誘電体層を貫通して上向きに延びることができる。例えば、図９Ｅ～図９Ｇの電気コンタクト９６５について示されるように、電気コンタクト４６５は、ソース／ボディ信号金属層をボディ領域４０５と電気的に結合することができる。

【0031】

図５は、縦型トランジスタのゲート電極５０６と、ソース／ボディ領域５０５と呼ばれる、関連するバルク／ボディ領域及びソース／エミッタ領域とを概略的に示す断面図である。図４と同様に、基礎をなす半導体領域（例えば、基板及び／又はエピタキシャル層）は図に示されていない。また、ソース／ボディ領域４０５と同様に、ボディ領域２０３、ソース領域２０４、及び高濃度ボディ領域２０５が縦型トランジスタセグメント２００のゲート構造２０６とともに配置されるので、図５におけるソース／ボディ領域５０５は、同様にゲート電極５０６とともに配置され得る。図５の断面図はまた、これらの図の各々に示される切断線５－５に沿った図６～図８の例示的な実装形態のゲート電極及びソース／ボディ領域の断面図を概略的に示しており、これらの各々は以下で説明される。

【0032】

具体的には、図６～図８は、縦型トランジスタプレーナゲート電極並びに縦型トランジスタに含まれ得る関連するバルク／ボディ領域及びソース／エミッタ領域の、様々な構成を概略的に示す図である。図６～図８の各々において、図４及び図５と同様に、２００のボディ領域２０３、ソース領域２０４、及び高濃度ボディ領域２０５がゲート電極２０６に対して配置されるので、同様に、対応するゲート電極とともに配置することができるソース／ボディ領域が示されている。

【0033】

例えば、図６は、ゲート電極６０６（ワッフル形状のゲート電極）の、ソース／ボディ領域６０５が露出される開口部を含む部分を示す。図６のゲート電極６０６は、ゲート電極６０６が連続するドープドポリシリコン特徴部から形成され得るので、完全接続ゲート電極と呼ばれ得る。ソース／ボディ領域６０５への電気コンタクトは、ゲート電極６０６内の開口部を通して作ることができる。図６の切断線５－５は、ソース／ボディ領域６０５及びゲート電極６０６の、図５の断面図に対応する部分を示す。また、図６には、ゲート接続グリッド６３０の一部分と、ゲート接続グリッド６３０からゲート電極６０６へのコンタクト６３０ａも示されている。したがって、ゲート電極６０６のセグメント同士は、この例示的な実装形態では、ゲート電極６０６のドープドポリシリコンとゲート接続グリッド６３０の両方を介して、各々と電気的に結合され得る。

【0034】

図７は、縦型トランジスタの一部分のゲート電極７０６を示す。図７に示すように、ゲート電極７０６は、一般にストライプ状に配置され、いくつかの隣接するストライプが相互接続される。すなわち、図７のゲート電極７０６のいくつかの隣接するストライプは、連続するドープドポリシリコン特徴部を使用して形成することができ、一方、ゲート電極７０６の他の隣接するストライプは、独立したドープドポリシリコン特徴部として形成することができる。図７に示すように、ソース／ボディ領域７０５は、隣接するストライプ間の空間を介して露出され、ソース／ボディ領域６０５への電気コンタクトは、ゲート電極７０６間の空間に沿って作ることができる。図６の切断線５－５と同様に、図７の切断線５－５は、ソース／ボディ領域７０５及びゲート電極７０６の、図５の断面図に対応する部分を示す。図７には具体的に示されていないが、ゲート電極７０６は、例えば本明細書で説明する手法を使用して、ゲート接続グリッドと結合することができる。

【0035】

図８は、ゲート電極８０６の、完全に接続された六角形のポリシリコン特徴部を含む部分を示す。六角形ポリシリコン特徴部は、例えば相互接続された六角形であり、ソース／ボディ領域８０５が露出される六角形の開口部を有する。ソース／ボディ領域８０５への電気コンタクトは、ゲート電極８０６内の開口部を通して作ることができる。図８の切断線５－５は、ソース／ボディ領域８０５及びゲート電極８０６の、図５の断面図に対応する部分を示す。

【0036】

図９Ａ～図９Ｇは、プレーナゲート電極を有する縦型トランジスタを作製するための製造プロセスの動作を概略的に示す断面図である。図９Ａ～図９Ｇは、図４及び図５と同様に、基礎をなす半導体領域は具体的に示されていない。また、図９Ａ～図９Ｇによって示される処理動作のシーケンスは、バック・オブ・ライン（ＢＯＬ）処理動作と呼ばれることがある。すなわち、図９Ａ～図９Ｇの処理動作は、半導体領域内に配置された縦型トランジスタのセグメントの相互接続を示しており、トランジスタセグメントを作製するための処理動作は、フロント・オブ・ライン（ＦＯＬ）処理と呼ぶことができる。具体的には、図９Ａを参照すると、（図４～図８に関して上記で論じたような）ソース／ボディ領域９０５及び対応するゲート電極９０６は、例えばＦＯＬ処理動作の結果として既に存在する。いくつかの実装形態では、図９Ａ～図９Ｇのトランジスタは、縦型トランジスタセグメント２００などのトランジスタセグメントを使用して実装することができる。トランジスタセグメント２００は、半導体デバイス１００の活性区域１１０などの活性区域に含まれる。例えば図２に関して上記で論じたように、ゲート電極９０６は、図９Ａ～図９Ｇには具体的に示されていない、基礎をなすゲート誘電体層を有することができる。

【0037】

図９Ａを参照すると、ＢＯＬ処理は、ＦＯＬ処理中に作製された縦型トランジスタセグメント上に誘電体層９１５を形成することを最初に含むこと、例えば、誘電体層９１５の形成で開始することができる。誘電体層９１５（並びに、本明細書で論じる他の誘電体層）は、ホウリンケイ酸ガラス（ＢＰＳＧ）などのガラス材料、堆積酸化物、又は他の誘電体材料を含むことができる。図９Ｂに示すように、誘電体層９１５を形成した後、対応するゲート電極９０６の１つ以上への少なくとも１つの電気コンタクト９３０ａが、誘電体層である誘電体層９１５を貫通して形成され得る。図９Ｂ（及び関連する図）では単一の電気コンタクト９３０ａのみが見えるが、上述したように、ゲート電極９０６への他の電気コンタクト９３０ａは、関連するトランジスタデバイス内の他の場所、例えば、第３次元において、ページの奥若しくは手前の場所、又は、図９Ｂの表示の側方の場所、例えば、図示されたセグメントの左及び／若しくは右に実装されたトランジスタセグメント内、のいずれかに作られ得る。

【0038】

図９Ｃを参照すると、電気コンタクト９３０ａ及び他のそのようなコンタクトを形成した後、ゲート接続グリッド９３０を誘電体層９１５及び電気コンタクト９３０ａなどの関連する電気コンタクト上に形成して、ゲート接続グリッド９３０をゲート電極９０６と電気的に結合することができる。図９Ｄに移ると、ゲート接続グリッド９３０及び誘電体層９１５上に誘電体層９３５を形成することができる。この例のようないくつかの実装形態では、（電気コンタクト９３０ａ及びゲート接続グリッド９３０を形成する前に、誘電体９１５とともに平坦化され得るので）誘電体層９３５を平坦化することができる。このような平坦化は、化学機械研磨動作を含み得る。

【0039】

図９Ｅを参照すると、誘電体層９３５を平坦化した後、ゲート接続グリッド９３０への電気コンタクト９３０ｂ、及びボディ領域９０５への電気コンタクト９６５を形成することができる。この場合も、単一の電気コンタクト９３０ｂと電気コンタクト９６５のみが図９Ｅ並びに１つ以上の関連する表示に示されているが、他のそのような電気コンタクトを、関連するトランジスタデバイス内の他の位置、例えば、第３次元において、ページの奥若しくは手前の場所又は図９Ｅの表示の側方の場所のいずれかに形成することができる。いくつかの実装形態では、コンタクトは、同じフォトリソグラフィマスクを使用して形成され得る、又は異なるフォトリソグラフィマスクを使用して形成され得る。実装形態では、電気コンタクト９３０ｂと電気コンタクト９６５とが形成される順序は、特定の処理実装形態に依存する。

【0040】

図９Ｆに示すように、コンタクト９３０ｂ及び９６５を形成した後、電気コンタクト９３０ｂと電気的に結合された第１の部分９５１を含む信号金属層（第１の信号金属層）を形成することができ、かつ、他のそのようなコンタクトとも電気的に結合して、第１の信号金属層の第１の部分９５１をゲート接続グリッド９３０に電気的に結合することができる。したがって、第１の部分９５１は、電気コンタクト９３０ｂ、ゲート接続グリッド９３０、及び電気コンタクト９３０ａを介してゲート電極９０６に電気的に結合される。第１の信号金属層は、電気コンタクト９６５と電気的に結合された第２の部分９６１もまた含むことができ、他のそのようなコンタクトと電気的に結合することもできる。したがって、第２の部分９６１は、電気コンタクト９６５を介してソース／ボディ領域９０５に電気的に結合される。

【0041】

図９Ｇを参照すると、第１の信号金属層を形成した後、誘電体層９４５を第１の信号金属層及び誘電体層９３５上に形成することができ、第２の信号金属層を第１の信号金属層及び誘電体層９４５上に形成することができる。図９Ｇに示すように、第２の信号金属層は、第１信号金属層の第１部分９５１と電気的に結合された第１の部分９５０を含む。この例では、第２の信号金属層の第１の部分９５０は、導電性ビア９５０ａを介して第１の信号金属層の第１の部分９５１と電気的に結合されるが、他の手法も可能である。例えば、第２の信号金属層の第１の部分９５０は、少なくとも部分的に、第１の信号金属層の第１の部分９５１上に直接配置され得る。この例では、第２の信号金属層の第１の部分９５０は、ゲートパッド金属と呼ぶことができ、図９Ｇに示し、上記で説明したように、ゲート接続グリッド９３０を含む相互接続構造を介してゲート電極９０６に電気的に結合されている。

【0042】

また、図９Ｇにも示されるように、第２の信号金属層は、第１の信号金属層の第１の部分９６１と電気的に結合された第２の部分９６０を含む。この例では、第２の信号金属層の第２の部分９６０は、第１の信号金属層の第２の部分９６１上に少なくとも部分的に直接配置されている結果として、第１の信号金属層の第２の部分９６１と電気的に結合される。この例では、第２の信号金属層の第２の部分９６０は、ソースパッド金属（又はエミッタパッド金属）と呼ぶことができ、図９Ｇに示し、上記で説明した相互接続構造を介してボディ領域９０５に電気的に結合されている。

【0043】

図９Ｇでは、ＦＯＬ処理中に作製された第２の複製されたトランジスタセルが、図９Ａ～図９Ｆに示されたセルの左側又は側方に示されている。したがって、図９Ｆは、関連する半導体デバイスの活性区域における縦型トランジスタセルの複製を示す。図９Ｇに示すように、複製されたセルは、ゲート接続グリッド９３０の、複製されたセル内の部分が、ソース金属、例えば、第１の信号金属層の第２の部分９６１の下方に配置されるので、ゲート信号金属へのコンタクト９３０ｂを含むものとして示されていない。しかしながら、本明細書で説明するように、ゲート接続グリッド９３０は、図１に示すように、関連付けられた活性区域にわたって延びることができるので、複製されたセルに含まれるゲート電極９０６は、ゲート接続グリッド９３０を介して第１の信号金属層の第１の部分９５１と電気的に結合することができる。

【0044】

また、図９Ｇに示すように、第１の信号金属層の第１の部分９５１は、第２の信号金属層の第１の部分９５０の下に延びることができ、これは、ソース信号金属（又はエミッタ信号）金属の量を増加させ、関連するトランジスタの電流搬送能力を増加させることができる。上述したように、第２の信号金属層（第１の部分９５０及び第２の部分９６０を含む）は、信号分配層又は再分配層と呼ぶことができる。

【0045】

図１０は、図９Ａ～図９Ｇのプロセスと同様のＢＯＬプロセスを使用して作製することができるトレンチゲート電極を有する縦型デバイスを概略的に示す断面図である。図１０の縦型トランジスタを作製するプロセスは、図９Ａ～図９Ｇのプロセスと同様であるので、ここではそのプロセスの詳細を再度詳細に説明しない。代わりに、図９Ｇのトランジスタと比較した場合の図１０のトランジスタの構造の違いを以下に説明する。簡潔には、図１０のトランジスタは、ソース／ボディ領域１００５（又はエミッタ／ボディ領域）、トレンチゲート構造１００６、誘電体層１０１５、ゲート接続グリッド１０３０、コンタクト１０３０ａ、コンタクト１０３０ｂ、コンタクト１０６５、第１の信号金属層の第１の部分１０５１、第１の信号金属層の第２の部分１０６１、第２の信号金属層１０５０の第１の部分、導電性ビア１０５０ａ、及び第２の信号金属層１０６１の第２の部分１０６０を含む。図１０に示されるトランジスタはまた、図９Ｇのトランジスタと同様の他の要素を含み、これらの要素は図１０では特に参照されない。また、図１０において１０００番台の番号で参照された要素は、それぞれ、図９における同様の９００番台の番号で参照された要素に対応する。

【0046】

図１０を参照し、更に図９Ｇを参照すると、図１０のゲート構造１００６は、図９Ａ～図９Ｇに示される、ゲート電極９０６を含むプレーナゲート構造に比較し、トレンチゲート構造である。また、図１０において、誘電体層１０１５は、トレンチゲート構造１００６の実装及び／又は誘電体層１０１５の平坦化の結果であり得る平坦な上面を有する。したがって、ゲート接続グリッド１０３０は、ゲート接続グリッド９３０の誘電体層９１５の表面に共形の形状（conformal shape）と比較して平坦である。

【0047】

図１０にも示されるように、半導体デバイス１０００が実装された半導体基板又は半導体領域は、平面Ｐに沿って配置され得る。図１０の例では、少なくともゲート接続グリッド１０３０の一部分及び活性区域Ａの一部分（例えば、縦型トランジスタの１つ以上のセグメントのそれぞれの部分）は、平面Ｐに直交する線Ｌに沿って配置され得る。すなわち、ゲート接続グリッド１０３０に含まれる導体は、線Ｌに沿って、半導体デバイス１０００の縦型トランジスタの活性部分の真上に配置され得る。

【0048】

一般的な態様において、半導体デバイスは、第１のトランジスタセグメント及び第２のトランジスタセグメントを有する縦型トランジスタを含むことができる。第１のトランジスタセグメントは、第１のボディ領域、第１のソース領域、及び第１のゲート電極を含むことができる。第２のトランジスタセグメントは、第２のボディ領域、第２のソース領域、及び第２のゲート電極を含むことができる。半導体デバイスは、縦型トランジスタ上に配置された第１の誘電体層と、第１の誘電体層上に配置された導電性グリッドとを更に含むことができる。導電性グリッドは、第１の誘電体層を貫通して形成された少なくとも第１の導電性コンタクトを使用して、第１のゲート電極及び第２のゲート電極と電気的に結合することができる。半導体デバイスはまた、導電性グリッド及び第１の誘電体層上に配置された第２の誘電体層と、第２の誘電体層上に配置された導電性金属層とを含むことができる。導電性金属層は、第１の部分及び第２の部分を含むことができる。第１の部分は、第１の誘電体層及び第２の誘電体層を貫通して形成された少なくとも第２の導電性コンタクトを使用して、第１のボディ領域、第１のソース領域、第２のボディ領域、及び第２のソース領域と電気的に結合することができる。第２の部分は、第２の誘電体層を貫通して形成された少なくとも第３の導電性コンタクトを使用して導電性グリッドと電気的に結合することができる。

【0049】

実装形態は、以下の特徴のうちの１つ以上を含むことができる。例えば、第１のゲート電極は第１のプレーナゲート電極であり得、第２のゲート電極は第２のプレーナゲート電極であり得る。第１のゲート電極は第１のトレンチゲート電極であり得、第２のゲート電極は第２のトレンチゲート電極であり得る。

【0050】

縦型トランジスタは、半導体基板に含まれ得る。半導体基板は、平面内に配置することができる。ゲート接続グリッドの少なくとも一部分及び縦型トランジスタの第1のセグメントの一部分は、平面に直交する線に沿って配置され得る。

【0051】

金属層は第１の金属層とすることができ、半導体デバイスは、第１の金属層及び第２の誘電体層上に配置された第３の誘電体層と、第３の誘電体層上に配置された第２の金属層とを含むことができる。第２の金属層は、第３の誘電体層を介して第１の金属層の第１の部分と電気的に結合された第１の部分を含むことができる。第２の金属層は、第３の誘電体層を介して第１の金属層の第２の部分と電気的に結合された第２の部分を含むことができる。第２の金属層の第１の部分は、第１の金属層の第１の部分上に配置され得る。第２の金属層の第２の部分は、第３の誘電体層を貫通して形成された少なくとも１つの導電性ビアを使用して、第１の金属層の第２の部分と電気的に結合され得る。

【0052】

導電性グリッド及び第１の導電性コンタクトは、タングステンを含むことができる。第１のゲート電極及び第２のゲート電極は、ドープドポリシリコンを含むことができる。

【0053】

縦型トランジスタは、炭化ケイ素（ＳｉＣ）半導体領域に含まれ得る。第１のボディ領域及び第２のボディ領域は、第１の導電型であってよく、ＳｉＣ半導体領域内に配置されていてよい。ＳｉＣ半導体領域、第１のソース領域及び第２のソース領域は、第１の導電型とは反対の第２の導電型であり得る。第１のソース領域は第１のボディ領域内に配置することができ、第２のソース領域は第２のボディ領域内に配置することができる。

【0054】

縦型トランジスタは、縦型電界効果トランジスタ（ＦＥＴ）を含むことができる。ＳｉＣ半導体領域は、縦型ＦＥＴのドリフト領域と、縦型ＦＥＴのドレイン領域とを含むことができる。

【0055】

縦型トランジスタは、縦型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を含むことができる。第１のソース領域は縦型ＩＧＢＴの第１のエミッタ領域であり得、第２のソース領域は縦型ＩＧＢＴの第２のエミッタ領域であり得る。ＳｉＣ半導体領域は、縦型ＩＧＢＴのドリフト領域と、縦型ＩＧＢＴのコレクタ領域とを含み得る。

【0056】

第１のゲート電極は、ドープドポリシリコンゲート電極の第１の部分であり得、第２のゲート電極は、ドープドポリシリコンゲート電極の第２の部分であり得る。第１のゲート電極は第１のドープドポリシリコンゲート電極であり、第２のゲート電極は第２のドープドポリシリコンゲート電極であり得る。第１のドープドポリシリコンゲート電極は、導電性グリッド及び導電性グリッドへのそれぞれの電気コンタクトを介して、第２のドープドポリシリコンゲート電極と電気的に結合され得る。

【0057】

第１の誘電体層を貫通して形成された少なくとも第１の導電性コンタクトは、第１の誘電体層を貫通して形成された第１の複数の導電性コンタクトを含むことができる。第１の誘電体層及び第２の誘電体層を貫通して形成された少なくとも第２の導電性コンタクトは、第１の誘電体層及び第２の誘電体層を貫通して形成された第２の複数の導電性コンタクトを含むことができる。第２の誘電体層を貫通して形成された少なくとも第３の導電性コンタクトは、第２の誘電体層を貫通して形成された第３の複数の導電性コンタクトを含むことができる。

【0058】

別の一般的な態様において、半導体デバイスは、半導体領域と、半導体領域内に配置された活性領域と、半導体領域内に配置された分離領域とを含むことができる。分離領域は、活性領域を少なくとも部分的に取り囲むことができる。半導体デバイスはまた、活性領域内に配置された複数の縦型トランジスタセグメントを含むことができる。複数の縦型トランジスタセグメントは、それぞれのゲート電極を含むことができる。半導体デバイスはまた、活性領域上に配置された第１の誘電体層と、第１の誘電体層上に配置された導電性グリッドとを含むことができる。導電性グリッドは、第１の誘電体層を貫通して形成された複数の導電性コンタクトを使用して、それぞれのゲート電極と電気的に結合することができる。半導体デバイスは、導電性グリッド及び第１の誘電体層上に配置された第２の誘電体層と、第２の誘電体層上に配置された導電性金属層とを更に含むことができる。導電性金属層は、第２の誘電体層を貫通して形成された導電性グリッドへの少なくとも１つの導電性コンタクトを使用して、導電性グリッドを介してそれぞれのゲート電極と電気的に結合された部分を含むことができる。

【0059】

実装形態は、以下の特徴のうちの１つ以上を含むことができる。例えば、金属層は第１の金属層であり得る。半導体デバイスは、第１の金属層及び第２の誘電体層上に配置された第３の誘電体層を含むことができ、第２の金属層は、第３の誘電体層を介して第１の金属層の一部分と電気的に結合された部分を含むことができる。

【0060】

それぞれのゲート電極は、それぞれのプレーナゲート電極を含むことができる。それぞれのゲート電極は、それぞれのトレンチゲート電極を含むことができる。複数の縦型トランジスタセグメントは、複数の縦型電界効果トランジスタセグメント、又は複数の縦型絶縁ゲートバイポーラトランジスタセグメントのうちの１つを含むことができる。ゲート接続グリッドは、活性領域の活性区域を縮小しなくてもよいことがある。

【0061】

別の一般的な態様では、半導体デバイスを作製する方法は、半導体領域内に縦型トランジスタを形成することを含むことができる。縦型トランジスタは、第１のトランジスタセグメント及び第２のトランジスタセグメントを含むことができる。第１のトランジスタセグメントは、第１のボディ領域、第１のソース領域、及び第１のゲート電極を有することができる。第２のトランジスタセグメントは、第２のボディ領域、第２のソース領域、及び第２のゲート電極を有することができる。本方法は、縦型トランジスタ上に第１の誘電体層を形成することと、第１の誘電体層上に導電性グリッドを形成することとを更に含むことができる。導電性グリッドは、第１の誘電体層を貫通して形成された少なくとも第１の導電性コンタクトを使用して、第１のゲート電極及び第２のゲート電極と電気的に結合することができる。本方法はまた、導電性グリッド及び第１の誘電体層上に第２の誘電体層を形成することと、第２の誘電体層上に導電性金属層を形成することとを含むことができる。導電性金属層は、第１の誘電体層及び第２の誘電体層を貫通して形成された少なくとも第２の導電性コンタクトを使用して、第１のボディ領域、第１のソース領域、第２のボディ領域、及び第２のソース領域と電気的に結合することができる第１の部分を含むことができる。導電性金属層はまた、第２の誘電体層を貫通して形成された少なくとも第３の導電性コンタクトを使用して導電性グリッドと電気的に結合され得る第２の部分を含むことができる。

【0062】

実装形態は、以下の特徴のうちの１つ以上を含むことができる。例えば、金属層は第１の金属層であり得る。この方法は、第１の金属層及び第２の誘電体層上に第３の誘電体層を形成することと、第３の誘電体層上に第２の金属層を形成することとを含むことができる。第２の金属層は、第３の誘電体層を貫通して第１の金属層の第１の部分と電気的に結合された第１の部分と、第３の誘電体層を介して第１の金属層の第２の部分と電気的に結合された第２の部分とを含むことができる。

【0063】

本開示の目的のために、層、領域、又は基板などの要素が、別の要素上にある、別の要素上に配置される、別の要素に接続される、別の要素に電気的に接続する、別の要素に結合される、あるいは、別の要素に電気的に結合されると称される場合、その要素が、その別の要素の直接上にあっても、その別の要素に接続されても、又はその別の要素に結合されてもよく、あるいは１つ以上の介在する要素が存在し得ることが理解されよう。一方、要素が、別の要素又は層の直接上にある、別の要素又は層上に直接配置される、別の要素又は層に直接接続される、あるいは別の要素又は層に直接結合されると称される場合、介在する要素又は層は存在しない。本発明の詳細な説明を通じて、直接上にある、直接接続される、又は、直接結合されるという用語が使用されないこともあるが、直接上にある、直接接続される、又は、直接結合されるものとして図示される要素は、そのようなものとして言及され得る。本出願の請求項は、本明細書記載の、あるいは、図示される例示関係を述べるよう補正される場合がある。

【0064】

本明細書において使用される際、単数形は、文脈の観点において、特定の事例を明確に示さない限り、複数形を含み得る。空間的相対性を示す用語（例えば、を覆って、の上方、の上側、の下、のすぐ下、の下方、の下側など）は、図面で示す配向に加えて、使用中、又は、動作中のデバイスの異なる配向を包含することを意図している。いくつかの実装形態では、の上方及びの下方という相対的な用語はそれぞれ、の垂直方向に上方及びの垂直方向に下方を含むことができる。いくつかの実装形態では、隣接するという用語は、横方向に隣接するか、垂直方向に隣接するか、又は、水平方向に隣接することを含むことができる。

【0065】

いくつかの実装形態は、様々な半導体処理及び／又はパッケージング技術を使用して実装され得る。いくつかの実装形態は、例えば、シリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、炭化ケイ素（ＳｉＣ）、及び／又はそれらなどを含むが、それらに限定されない半導体基板に関連する様々なタイプの半導体処理技術を使用して実装されてもよい。

【0066】

本明細書に記載されているように、様々な例示的な実装形態のいくつかの特徴を説明したが、これから、当業者は、多くの変形形態、代替え、変更、及び等価物を発見するであろう。それ故、添付の特許請求の範囲は、そのような修正及び変更の全てを実装形態の範囲内に収まるよう網羅することを意図することが、理解されよう。これらは、限定ではなく、単なる例として提示されており、形態及び細部に様々な変更がなされ得ることは、理解しているはずである。本明細書において説明される装置及び／又は方法のいずれの部分も、相互に排他的な組み合わせを除き、任意の組み合わせで組み合わされ得る。本明細書において説明される実装形態は、説明される異なる実装形態の機能の様々な組み合わせ及び／又は部分組み合わせ、構成要素及び／又は特徴を含み得る。

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図9C】

【図9D】

【図9E】

【図9F】

【図9G】

【図10】

【国際調査報告】