特表 2024-511318 改善した制御ゲートの容量結合を備えたスプリットゲート型フラッシュメモリセル及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-13

(54)【発明の名称】改善した制御ゲートの容量結合を備えたスプリットゲート型フラッシュメモリセル及びその製造方法

(51)【国際特許分類】

   H10B 41/30 20230101AFI20240306BHJP

   H01L 21/336 20060101ALI20240306BHJP

【ＦＩ】

H10B41/30

H01L29/78 371

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023554833

(86)(22)【出願日】2021-06-15

(85)【翻訳文提出日】2023-11-02

(86)【国際出願番号】 US2021037508

(87)【国際公開番号】W WO2022191864

(87)【国際公開日】2022-09-15

(31)【優先権主張番号】202110266241.0

(32)【優先日】2021-03-11

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】17/346,524

(32)【優先日】2021-06-14

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】シン、レオ

(72)【発明者】

【氏名】ワン、チュンミン

(72)【発明者】

【氏名】リウ、シアン

(72)【発明者】

【氏名】ドー、ナン

(72)【発明者】

【氏名】ソン、グオ シャン

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP25

5F083EP26

5F083EP30

5F083EP33

5F083EP35

5F083EP47

5F083EP48

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083GA03

5F083JA04

5F083JA32

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083PR03

5F083PR05

5F083PR40

5F101BA04

5F101BA23

5F101BB04

5F101BC02

5F101BD02

5F101BD22

5F101BH13

(57)【要約】

メモリデバイスを形成する方法は、半導体基板に第１の絶縁層、第１の導電層、及び第２の絶縁層を形成するステップと、第２の絶縁層にトレンチを形成して、第１の導電層の上面を露出させるステップと、酸化プロセス及び傾斜エッチングプロセスを実行して上面を凹形状に再形成するステップと、再形成された上面に第３の絶縁層を形成するステップと、第３の絶縁層に導電性スペーサを形成するステップと、第１の導電層の一部を除去して導電性スペーサの下に浮遊ゲートを残すステップであって、再形成された上面は側面において鋭縁部で終端する、ステップと、浮遊ゲートに横方向に隣接し、かつ浮遊ゲートから絶縁されたワード線ゲートを形成するステップと、を含む。導電性スペーサは、再形成された上面に面し、その形状に一致する下面を含む。
【選択図】図１５

【特許請求の範囲】

【請求項1】

メモリデバイスを形成する方法であって、
半導体基板の上面に第１の絶縁層を形成するステップと、
前記第１の絶縁層に第１の導電層を形成するステップと、
前記第１の導電層に第２の絶縁層を形成するステップと、
前記第１の導電層の上面部分を露出させるトレンチを前記第２の絶縁層に形成するステップと、
前記トレンチの底部において、前記第１導電層の前記上面部分を平面形状から凹形状に再形成するために、酸化プロセス及び傾斜エッチングプロセスを実行するステップと、
前記トレンチの底部において再形成された、前記第１の導電層の前記上面部分に第３の絶縁層を形成するステップと、
前記トレンチ内かつ前記第３の絶縁層の上に導電性スペーサを形成するステップと、
前記導電層スペーサの下の前記第１の導電層の浮遊ゲートであり、前記浮遊ゲートの側面において鋭縁部で終端する、前記凹形状を備えた前記上面部分を含む、浮遊ゲートを残して前記第１の導電層の一部を除去するステップであって、
前記導電性スペーサは下面を含み、その下面は、
前記浮遊ゲートの前記上面部分に面し、
前記浮遊ゲートの前記上面部分の前記凹形状に一致する形状を有し、
均一の厚さを有する前記第３の絶縁層の一部によって前記浮遊ゲートの前記上面部分から絶縁されている、ステップと、
前記浮遊ゲートに横方向に隣接し、かつ前記浮遊ゲートから絶縁されているワード線ゲートを形成するステップと、
離間したソース領域及びドレイン領域を前記半導体基板内に形成し、前記ソース領域及び前記ドレイン領域の間に前記半導体基板のチャネル領域を延在させるステップであって、前記浮遊ゲートは、前記チャネル領域の第１の部分の導電率を制御するために前記チャネル領域の前記第１の部分の上方に配設され、かつ前記チャネル領域の前記第１の部分から絶縁されており、前記ワード線ゲートは、前記チャネル領域の第２の部分の導電率を制御するために前記チャネル領域の前記第２の部分の上方に配設され、かつ前記チャネル領域の前記第２の部分から絶縁されている、ステップと、を含む、方法。

【請求項2】

前記酸化プロセス及び前記傾斜エッチングプロセスを実行するステップは、前記傾斜エッチングプロセスを実行する前に前記酸化プロセスを実行することを更に含む、請求項１に記載の方法。

【請求項3】

前記酸化プロセス及び前記傾斜エッチングプロセスを実行するステップは、前記傾斜エッチングプロセスを実行した後に前記酸化プロセスを実行することを更に含む、請求項１に記載の方法。

【請求項4】

前記ワード線ゲートは、前記浮遊ゲートの少なくとも部分的に上方に配設された部分を含み、前記浮遊ゲートの前記鋭縁部に面するノッチを含む、請求項１に記載の方法。

【請求項5】

前記浮遊ゲートの少なくとも部分的に上方に配設された前記ワード線ゲートの前記部分は、前記導電性スペーサの少なくとも部分的に上方に更に配設される、請求項４に記載の方法。

【請求項6】

前記ワード線ゲートを形成するステップは、
前記半導体基板、前記浮遊ゲート、及び前記導電性スペーサの上方に、かつ前記半導体基板、前記浮遊ゲート、及び前記導電性スペーサから絶縁された第２の導電層を形成することと、
前記第２の導電層に、かつ前記鋭縁部の上方にフォトレジストのブロックを形成することと、
前記第２の導電層の一部を除去するためにエッチングを実行して、前記浮遊ゲートに横方向に隣接し、かつ前記浮遊ゲートから絶縁された前記第２の導電層の第１の部分、及び前記浮遊ゲートの少なくとも部分的に上方にある前記第２の導電層の第２の部分を残す、ことと、を含み、
前記ワード線ゲートは、前記浮遊ゲートの前記鋭縁部に面するノッチを更に備える、請求項１に記載の方法。

【請求項7】

前記浮遊ゲート及び前記導電性スペーサの上方にあり、かつ前記浮遊ゲート及び前記導電性スペーサから絶縁された導電性材料のブロックを形成するステップを更に含み、前記導電性材料のブロックは、前記浮遊ゲートの前記鋭縁部に面するノッチを含む、請求項１に記載の方法。

【請求項8】

前記導電性材料のブロックは、前記ワード線ゲートの少なくとも部分的に上方に更に配設される、請求項７に記載の方法。

【請求項9】

メモリセルであって、
半導体基板内の離間したソース領域及びドレイン領域であって、前記半導体基板のチャネル領域が前記ソース領域と前記ドレイン領域との間に延在する、ソース領域及びドレイン領域と、
前記チャネル領域の第１の部分の導電率を制御するために前記チャネル領域の前記第１の部分の上方に配設され、かつ前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートであって、前記浮遊ゲートは、前記浮遊ゲートの側面において鋭縁部で終端する凹形状を有する上面を含む、浮遊ゲートと、
ワード線ゲートであって、
前記チャネル領域の第２の部分の導電率を制御するために前記チャネル領域の前記第２の部分の上方に配設され、かつ前記チャネル領域の前記第２の部分から絶縁された第１の部分と、
前記浮遊ゲートの少なくとも部分的に上方に配設された第２の部分と、
前記浮遊ゲートの前記鋭縁部に面するノッチと、を含む、ワード線ゲートと、
前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁された結合ゲートであって、前記結合ゲートは下面を含み、その下面は、
前記浮遊ゲートの前記上面に面し、
前記浮遊ゲートの前記上面の前記凹形状に一致する形状を有し、
均一の厚さの絶縁層によって、前記浮遊ゲートの前記上面から絶縁されている、結合ゲートと、を備える、メモリセル。

【請求項10】

前記ワード線ゲートの前記第２の部分は、前記結合ゲートの少なくとも部分的に上方に更に配設される、請求項９に記載のメモリセル。

【請求項11】

メモリセルであって、
半導体基板内の離間したソース領域及びドレイン領域であって、前記半導体基板のチャネル領域が前記ソース領域と前記ドレイン領域との間に延在する、ソース領域及びドレイン領域と、
前記チャネル領域の第１の部分の導電率を制御するために前記チャネル領域の前記第１の部分の上方に配設され、かつ前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートであって、前記浮遊ゲートは、前記浮遊ゲートの側面において鋭縁部で終端する凹形状を有する上面を含む、浮遊ゲートと、
前記チャネル領域の第２の部分の導電率を制御するために前記チャネル領域の前記第２の部分の上方に配設され、かつ前記チャネル領域の前記第２の部分から絶縁されたワード線ゲートと、
前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁された結合ゲートであって、前記結合ゲートは下面を含み、その下面は、
前記浮遊ゲートの前記上面に面し、
前記浮遊ゲートの前記上面の前記凹形状に一致する形状を有し、
均一の厚さの絶縁層によって、前記浮遊ゲートの前記上面から絶縁されている、結合ゲートと、
前記浮遊ゲート及び前記結合ゲートの上方に配設され、かつ前記浮遊ゲート及び前記結合ゲートから絶縁され、前記浮遊ゲートの前記鋭縁部に面するノッチを含む消去ゲートと、を備える、メモリセル。

【請求項12】

前記消去ゲートは、前記ワード線ゲートの少なくとも部分的に上方に更に配設される、請求項１１に記載のメモリセル。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本願は、２０２１年３月１１日に出願された「Ｓｐｌｉｔ－Ｇａｔｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｗｉｔｈ Ｉｍｐｒｏｖｅｄ Ｃｏｎｔｒｏｌ Ｇａｔｅ Ｃａｐａｃｉｔｉｖｅ Ｃｏｕｐｌｉｎｇ，Ａｎｄ Ｍｅｔｈｏｄ Ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する中国特許出願第２０２１１０２６６２４１．０号、及び２０２１年６月１４日に出願された「Ｓｐｌｉｔ－Ｇａｔｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｗｉｔｈ Ｉｍｐｒｏｖｅｄ Ｃｏｎｔｒｏｌ Ｇａｔｅ Ｃａｐａｃｉｔｉｖｅ Ｃｏｕｐｌｉｎｇ，Ａｎｄ Ｍｅｔｈｏｄ Ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第１７／３４６，５２４号の優先権を主張する。

【0002】

（発明の分野）
本発明は、不揮発性メモリアレイに関する。

【背景技術】

【0003】

スプリットゲート型不揮発性メモリセル、及びかかるセルのアレイは周知である。例えば、米国特許第５，０２９，１３０号（「’１３０号特許」）は、スプリットゲート不揮発性メモリセルのアレイを開示し、あらゆる目的のために参照により本明細書に組み込まれる。そのメモリセルを図１に示す。各メモリセル１０は、半導体基板１２に形成されたソース領域１４／ドレイン領域１６を含み、それらの間にチャネル領域１８を有する。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に形成され、かつチャネル領域１８の第１の部分から絶縁され（及びその導電率を制御し）ており、更にドレイン領域１６の一部の上方に形成されている。制御ゲート２２は、チャネル領域１８の第２の部分の上方に配設され、かつチャネル領域１８の第２の部分から絶縁されている（かつその導電率を制御する）第１の部分２２ａと、浮遊ゲート２０の上方に延在している第２の部分２２ｂと、を有する。浮遊ゲート２０及び制御ゲート２２は、ゲート酸化物２６によって基板１２から絶縁されている。

【0004】

メモリセルは、制御ゲート２２に高い正電圧をかけることによって消去され（電子は、浮遊ゲート２０から除去される）、それにより、ファウラーノルドハイムトンネリングによって浮遊ゲート２０から制御ゲート２２へと中間絶縁体２４を通って浮遊ゲート２０の電子をトンネリングさせる。

【0005】

メモリセルは、制御ゲート２２に正電圧をかけ、かつドレイン領域１６に正電圧をかけることによってプログラムされる（電子は、浮遊ゲート２０に印加される）。電子電流は、ソース領域１４からドレイン領域１６に向かって流れる。電子は、制御ゲート２２と浮遊ゲート２０との間の間隙に達すると、加速し、発熱する。発熱した電子の一部は、浮遊ゲート２０からの静電引力に起因して、ゲート酸化物２６を通って浮遊ゲート２０に注入される。

【0006】

メモリセルは、ドレイン領域１６及び制御ゲート２２に正の読み出し電圧をかけることによって読み出される（制御ゲート２２の下のチャネル領域１８の一部をオンにする）。浮遊ゲート２０が正に帯電する（すなわち、電子が消去され、ドレイン領域１６から正電圧の容量結合を受ける）場合、次いで、浮遊ゲート２０の下のチャネル領域１８の一部は、同様にオンになり、電流は、チャネル領域１８を流れることになり、これは、消去状態、すなわち「１」状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域１８の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態、すなわち「０」状態として検知される。当業者には、ソース及びドレインが置き換え可能であり得ることが理解され、ここで、浮遊ゲートは、図２に示されるように、ドレイン領域１６の代わりにソース領域１４の部分的に上方に延在し得る。また、図２には、より良好な消去トンネリング効率のために、浮遊ゲート２０の側面において制御ゲート２２に面する鋭縁部で終端する凹状上面を備えて形成された浮遊ゲート２０が示されている。

【0007】

３つ以上のゲートを有するスプリットゲートメモリセルもまた既知である。例えば、（あらゆる目的のために参照により本明細書に組み込まれる）米国特許第８，７１１，６３６号（「’６３６特許」）は、浮遊ゲートへのより良好な容量結合のために、ソース領域の上方に配設され、かつソース領域から絶縁されている追加の結合ゲートを有するメモリセルを開示している。例えば、ソース領域１４の上方に配設された結合ゲート２４を示す図３を参照されたい。

【0008】

４ゲートメモリは、米国特許第６，７４７，３１０号（「第’３１０号特許」）に開示され、この米国特許は、あらゆる目的のために参照により本明細書に組み込まれる。例えば、図４に示されるように、メモリセル１０は、チャネル領域１８によって分離されたソース領域１４及びドレイン領域１６をそれぞれ有し、浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に配設され、かつチャネル領域１８の第１の部分から絶縁されており、選択ゲート２８は、チャネル領域１８の第２の部分の上方に配設され、かつチャネル領域１８の第２の部分から絶縁されており、制御ゲート２２は、浮遊ゲート２０の上方に配設され、かつ浮遊ゲート２０から絶縁されており、消去ゲート３０は、ソース領域１４の上方に配設され、かつソース領域１４から絶縁されている。プログラミングは、チャネル領域１８からの発熱した電子が自身を浮遊ゲート２０に注入することによって示される。消去は、浮遊ゲート２０から消去ゲート３０へトンネリングする電子によって示される。

【0009】

図１及び図２のメモリセルは、いくつかの技術ノードのフラッシュメモリとして成功裏に使用されてきた。これは、低コストのプロセスで比較的容易に実装され、優れた性能を示す。図４のメモリセルは、いくつかの先進技術ノードの埋め込みフラッシュとして成功裏に使用されてきた。これは、非常に優れた品質及び競合力のあるセルサイズを有する。図３のメモリセルは、図４のメモリセルよりも複雑ではない。これは、それぞれのセル内のゲートが１つ少ないためである。

【0010】

メモリセル１０のサイズが縮小されるにつれて、浮遊ゲートと制御ゲートとの間で所望の容量結合を達成しつつも、性能に悪影響を及ぼし得る、浮遊ゲートと他のゲートとの間での望ましくない容量結合を回避することが更に困難になっている。適正なコストで性能を向上させる必要性が存在する。

【発明の概要】

【0011】

前述の必要性は、半導体基板の上面に第１の絶縁層を形成するステップと、第１の絶縁層に第１の導電層を形成するステップと、第１の導電層に第２の絶縁層を形成するステップと、第１の導電層の上面部分を露出させるトレンチを第２の絶縁層に形成するステップと、酸化プロセス及び傾斜エッチングプロセスを実行して、トレンチの底部において第１の導電層の上面部分を平面形状から凹形状に再形成するステップと、トレンチの底部において再形成された第１の導電層の上面部分に第３の絶縁層を形成するステップと、トレンチ内かつ第３の絶縁層の上に導電性スペーサを形成するステップと、導電層スペーサの下の第１の導電層の浮遊ゲートであって、浮遊ゲートの側面において鋭縁部で終端する、凹形状を有する上面部分を含む、浮遊ゲートを残して第１の導電層の一部を除去するステップであって、導電性スペーサは、浮遊ゲートの上面部分に面し、浮遊ゲートの上面部分の凹形状に一致する形状を有し、均一の厚さを有する、第３の絶縁層の一部によって浮遊ゲートの上面部分から絶縁されている、下表面を含む、ステップと、浮遊ゲートに横方向に隣接し、かつ浮遊ゲートから絶縁されているワード線を形成するステップと、離間したソース領域及びドレイン領域を半導体基板内に形成し、ソース領域とドレイン領域との間に半導体基板のチャネル領域を延在させるステップであって、浮遊ゲートは、チャネル領域の第１の部分の導電率を制御するためにチャネル領域の第１の部分の上方に配設され、かつチャネル領域の第１の部分から絶縁されており、ワード線ゲートは、チャネル領域の第２の部分の導電率を制御するためにチャネル領域の第２の部分の上方に配設され、かつチャネル領域の第２の部分から絶縁されている、ステップと、を含む、メモリデバイスを形成する方法によって対処される。

【0012】

メモリセルは、半導体基板内の離間したソース領域及びドレイン領域であって、半導体基板のチャネル領域がソース領域とドレイン領域との間に延在する、ソース領域及びドレイン領域と、チャネル領域の第１の部分の導電率を制御するためにチャネル領域の第１の部分の上方に配設され、かつチャネル領域の第１の部分から絶縁されている浮遊ゲートであって、浮遊ゲートは、浮遊ゲートの側面において鋭縁部で終端する、凹形状を有する上面部分を含む、浮遊ゲートと、チャネル領域の第２の部分の導電率を制御するためにチャネル領域の第２の部分の上方に配設され、かつチャネル領域の第２の部分から絶縁されている第１の部分と、浮遊ゲートの少なくとも部分的に上方に配設された第２の部分と、浮遊ゲートの鋭縁部に面するノッチと、を含む、ワード線ゲートと、浮遊ゲートの上方に配設され、かつ浮遊ゲートから絶縁されており、浮遊ゲートの上面に面し、浮遊ゲートの上面の凹形状に一致する形状を有し、均一の厚さの絶縁層によって浮遊ゲートの上面から絶縁されている、下表面を含む、結合ゲートと、を含む。

【0013】

メモリセルは、半導体基板内の離間したソース領域及びドレイン領域であって、半導体基板のチャネル領域がソース領域とドレイン領域との間に延在する、ソース領域及びドレイン領域と、チャネル領域の第１の部分の導電率を制御するためにチャネル領域の第１の部分の上方に配設され、かつチャネル領域の第１の部分から絶縁されている浮遊ゲートであって、浮遊ゲートは、浮遊ゲートの側面において鋭縁部で終端する、凹形状を有する上面部分を含む、浮遊ゲートと、チャネル領域の第２の部分の導電率を制御するためにチャネル領域の第２の部分の上方に配設され、かつチャネル領域の第２の部分から絶縁されているワード線ゲートと、浮遊ゲートの上方に配設され、かつ浮遊ゲートから絶縁されており、浮遊ゲートの上面に面し、浮遊ゲートの上面の凹形状に一致する形状を有し、均一の厚さの絶縁層によって浮遊ゲートの上面から絶縁されている、下表面を含む、結合ゲートと、浮遊ゲート及び結合ゲートの上方に配設され、かつ浮遊ゲート及び結合ゲートから絶縁されており、浮遊ゲートの鋭縁部に面するノッチを含む、消去ゲートと、を含む。

【0014】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。

【0015】

【0016】

【0017】

【0018】

【0019】

【0020】

【0021】

【0022】

【0023】

【図面の簡単な説明】

【0024】

【図1】従来の２ゲートメモリセルの断面図である。

【図2】従来の２ゲートメモリセルの断面図である。

【図3】従来の３ゲートメモリセルの断面図である。

【図4】従来の４ゲートメモリセルの断面図である。

【図5】メモリセル対を形成するステップを示す断面図である。

【図6】メモリセル対を形成するステップを示す断面図である。

【図7】メモリセル対を形成するステップを示す断面図である。

【図8】メモリセル対を形成するステップを示す断面図である。

【図9】メモリセル対を形成するステップを示す断面図である。

【図10】メモリセル対を形成するステップを示す断面図である。

【図11】メモリセル対を形成するステップを示す断面図である。

【図12】メモリセル対を形成するステップを示す断面図である。

【図13】メモリセル対を形成するステップを示す断面図である。

【図14】メモリセル対を形成するステップを示す断面図である。

【図15】メモリセル対を形成するステップを示す断面図である。

【図16】メモリセル対のアレイの構成を示す概略図である。

【図17】メモリセル対の例示的で非限定的な動作電圧及び電流の表である。

【図18】代替実施形態によるメモリセル対を形成するステップを示す断面図である。

【図19】代替実施形態によるメモリセル対を形成するステップを示す断面図である。

【図20】代替実施形態によるメモリセル対を形成するステップを示す断面図である。

【図21】代替実施形態によるメモリセル対を形成するステップを示す断面図である。

【図22】代替実施形態によるメモリセル対のアレイの構成を示す概略図である。

【図23】代替実施形態によるメモリセル対の例示的で非限定的な動作電圧及び電流の表である。

【発明を実施するための形態】

【0025】

本実施形態は、新しいメモリセル設計及びその製造方法を提供する。図５～図１５は、半導体基板上でのメモリセルの形成を示す。一対のメモリセルの形成が図に示され、以下で説明されるが、複数対のかかるメモリセルの同時形成が実行され得ることを理解されたい。本プロセスは、シリコンなど半導体基板４０の上面４０ａに、二酸化シリコン（本明細書では「酸化物」と呼ばれる）など（第１の）絶縁層４２を形成することから始まる。ポリシリコンなど（第１の）導電層４４を、絶縁層４２に形成する。図５に示されるように、窒化ケイ素（本明細書では「窒化物」と呼ばれる）など（第２の）絶縁層４６を、導電層４４に形成する。

【0026】

図６に示されるように、マスキングステップを実行し（すなわち、フォトレジスト４８を堆積させ、フォトレジスト４８の一部を選択的に露出させ、除去する）、その後、エッチングを行って絶縁層４６内にトレンチ５０を形成して、トレンチ５０の底部において導電層４４の上面部分４５を露出させる。導電層４４の上面部分４５は平面的である。この時点で、導電層４４への適切な注入を実行することができる。図７に示されるように、フォトレジスト４８の除去後に、トレンチ５０の底部において導電層４４の上面部分４５を平面形状から湾曲凹形状へと再成形するために、複数のプロセスを実行する。具体的には、酸化プロセス（例えば、熱酸化）を実行して、トレンチ５０の底部において導電層４４の上面部分４５を酸化し、酸化は、トレンチ５０の側面付近よりもトレンチ５０の中心においてより多くの導電層４４を消費する。次いで、酸化物エッチングを行って、酸化物層４４の酸化部分を除去する。次いで、傾斜エッチングプロセスを実行して、トレンチ５０の中心において、トレンチ５０の側面付近よりも高速度で導電層４４から材料を除去する。酸化プロセスと傾斜エッチングプロセスとを組み合わせることにより、トレンチ５０の底部における導電層４４の上面部分４５で大きな曲率が得られる。プロセスの順序は逆にすることができ、それによって傾斜エッチングプロセスを最初に実行し、続いて酸化プロセスを実行することを理解されたい。

【0027】

酸化物など第１の絶縁スペーサ５２としても記載される絶縁スペーサ５２は、絶縁堆積及び絶縁エッチングによってトレンチ５０の側面に形成される。スペーサの形成は、構造体の輪郭の上方に材料を堆積させた後、異方性エッチングプロセスを行うことを含み、それによって、材料は、構造体の水平面からは除去される一方、材料は、構造体（丸みを帯びた上面を有することが多い）の垂直配向面においては大部分がそのまま残存する。酸化物など（第３の）絶縁層５４は、絶縁材料の堆積によって構造体に形成され、スペーサ５２も厚くする。導電層４４の上面部分４５の絶縁層５４の少なくとも一部は、均一の厚さを有する。図８に示すように、堆積及びエッチングによってポリシリコンなど導電性スペーサ５６をトレンチ５０内に形成する。次いで、１回以上のエッチングを行って、絶縁層５４、導電層４４、及び絶縁層４２の露出部分をトレンチ５０の底部（すなわち、導電性スペーサ５６間）から除去して、半導体基板４０の上面４０ａを露出させる。導電性スペーサ５６の高さもこれらのエッチングによって低減させ、一例では、導電性スペーサ５６の上面が絶縁層４６の下の導電層４４の部分の上面と実質的に同じ高さになるように、導電性スペーサ５６を低減させる。半導体基板４０の露出した上面４０ａに任意の絶縁層を形成することができる。次いで、図９に示すように、注入を実行して、トレンチ５０の下の半導体基板４０内にドレイン領域５８を形成する。

【0028】

次に、堆積によって酸化物など絶縁材料６０でトレンチ５０を充填し、続いて、絶縁層４６が露出するようにエッチバック又はＣＭＰ（化学機械研磨）を行う。任意選択的に、絶縁材料６０の上面を絶縁層４６によって画定される高さよりも下げるために、エッチバックを更に行う。次いで、図１０に示すように、エッチングを実行して、絶縁層４６を除去する。次いで、異方性エッチングを実行して、導電層４４の露出部分を除去する。任意選択的に、非選択的エッチングを行って、絶縁材料６０及び導電層４４の両方を除去する。この場合、絶縁材料６０の高さは低減される。次いで、絶縁層４２の露出部分を通して半導体基板４０への注入を実行して、ワード線チャネル注入を形成することができる。次いで、図１１に示すように、エッチングを実行して絶縁層４２の露出部分を除去し、絶縁材料６０の上面を下げる（非限定的な一例では、導電性スペーサ５６を露出させるため。すなわち、絶縁材料６０の上面が導電性スペーサ５６の上面と実質的に同じ高さであるようにする）。

【0029】

酸化物など第２の絶縁スペーサ６２とも記載される絶縁スペーサ６２を、堆積及びエッチングによって構造体の側面に形成する。酸化物など（第４の）絶縁層６４を構造体に形成し（例えば、絶縁材料の堆積によって）、これはまた絶縁スペーサ６２を厚くする。図１２に示すように、ポリシリコンなど（第２の）導電層６６を、絶縁層６４及び絶縁スペーサ６２に形成する。フォトレジスト６８を導電層６６の上方に形成し、導電層４４の側壁のうちの１つの上方にそれぞれ垂直に位置付けられたフォトレジスト６８のブロック以外のフォトレジスト６８を除去する。次いで、図１３に示すように、エッチングを行って、導電層４４に横方向に間接的に隣接し、フォトレジスト６８の下にある部分以外の導電層６６の部分を除去する。フォトレジスト６８の除去後に注入を実行して、導電層６６の残部に隣接して、半導体基板４０内にドレイン領域７０を形成する。図１４に示すように、この構造体は、層間誘電体（ＩＬＤ）酸化物など絶縁材料７２で被覆され、絶縁材料７２を貫通してドレイン領域７０まで延在するコンタクト７４が、マスキングステップ、ドレイン領域７０を露出させるコンタクトホールを作成するための、絶縁材料７２を貫通するエッチング、及び導電性材料によるコンタクトホールの充填によって形成される。コンタクトは、一実施形態では、コンタクト７４の形成と同時に、導電層６６及び導電性スペーサ５６のそれぞれに対して同様に形成される。

【0030】

最終メモリセル構造体が図１５に示される。メモリセル７６の対が形成され、それぞれのメモリセル７６は、共有ソース領域５８及びそれぞれのドレイン領域７０と、共有ソース領域５８とそれぞれのドレイン領域７０との間に延在する半導体基板４０のチャネル領域７８と、チャネル領域７８の第１の部分の上方に配設され、その導電率を制御する（かつ、ソース領域５８の一部の上方に配設される）浮遊ゲート４４ａ（導電層４４の残部）と、チャネル領域７８の第２の部分の上方に配設され、その導電率を制御するワード線ゲート６６ａ（導電層６６の残部）と、浮遊ゲート４４ａの上方に配設される結合ゲート５６ａ（導電性スペーサ５６の残部）と、を含む。浮遊ゲート４４ａは、傾斜した凹状上面４４ｂ（上面部分４５の残部）を有し、この上面４４ｂは、側面４４ｃにおいて鋭縁部４４ｄで終端する。結合ゲート５６ａは、浮遊ゲート４４ａの上面４４ｂの凹形状に一致する下面５６ｂを有し、絶縁層５４の残部によって上面４４ｂから分離している。ワード線ゲート６６ａは、浮遊ゲート４４ａに横方向に間接的に隣接する（また、チャネル領域７８の第２の部分の上方にあり、その導電率を制御する）第１の部分６６ｂと、浮遊ゲート４４ａの少なくとも部分的に上方にあり（すなわち、第２の部分６６ｃと浮遊ゲート４４ａとの間に少なくともいくらかの垂直方向の重なりがある）、結合ゲート５６ａの少なくとも部分的に上方にある（すなわち、第２の部分６６ｃと結合ゲート５６ａとの間に少なくともいくらかの垂直方向の重なりがある）第２の部分６６ｃと、浮遊ゲート４４ａの鋭縁部４４ｄに面する（消去中のトンネリングを強化するための）ノッチ６６ｄと、を有する。

【0031】

メモリセル７６で形成されたメモリアレイのアーキテクチャが図１６に示される。メモリセル７６の対は、行及び列に配置され、メモリセル７６の対は、端から端まで形成されて列を形成する。メモリセル７６の行ごとに、ワード線ゲート６６ａは、メモリセル７６の行全体の全てワード線ゲート６６ａを合わせて接続する連続線として形成され、結合ゲート５６ａは、メモリセル７６の行全体の全ての結合ゲート５６ａを合わせて接続する連続線として形成される。メモリセル対の行ごとに、ソース領域５８は、メモリセル７６の対の行全体の全てのソース領域５８を合わせて接続する連続拡散として形成される（又は連続線に接続される）。メモリセル７６の各列は、列内の全てのメモリセル７６の全てのコンタクト７４（したがって全てのドレイン領域７０）に電気的に接続するビット線８０を含む。

【0032】

図１７は、動作用に選択された、メモリセル７６を含む（すなわち、「選択」のラベル）又は含まない（すなわち、「未選択」のラベル）図１６の様々な線について、それぞれ、読み出し動作、消去動作、及びプログラム動作用の電圧及び電流の例示的な非限定的な例を示す。選択されたメモリセル７６は、ビット線８０、ソース領域５８、及び結合ゲート５６ａのそれぞれでゼロ電圧を維持しつつ、ワード線ゲート６６ａに正電圧をかけることによって消去され（浮遊ゲート４４ａから電子が除去される）、それにより、ファウラーノルドハイムトンネリングによって中間絶縁体を通ってワード線ゲート６６へと浮遊ゲート４４ａの電子をトンネリングさせる。メモリセル７６の行全体が同時に消去される。選択されたメモリセル７６は、ワード線ゲート６６ａ、結合ゲート５６ａ、及びソース領域５８に正電圧をかけることによってプログラムされる（浮遊ゲート４４ａに電子が印加される）。電子電流は、ソース領域５８からドレイン領域７０に向かって流れることになり、電子の一部は、絶縁層６４によって提供される中間絶縁体を通って浮遊ゲート４４ａに注入されることになる。選択されたメモリセル７６は、ドレイン領域７０（ビット線８０に接続されている）、ワード線ゲート６６ａ（ワード線ゲート６６ａの下のチャネル領域をオンにする）、及び結合ゲート５６ａに正の読み出し電圧をかけ、ソース領域５８にゼロ電圧をかけることによって読み出される。浮遊ゲート４４ａが正に帯電している（消去されている）場合、電流はチャネル領域７８を通って流れ、消去状態、すなわち「１」状態として検知される。浮遊ゲート４４ａが負に帯電している（プログラムされている）場合、電流はチャネル領域７８を通って流れず（又はほとんど流れず）、プログラム状態、すなわち「０」状態として検知される。

【0033】

メモリセル７６及びその形成には多くの利点がある。結合ゲート５６ａの下面５６ｂを浮遊ゲート４４ａの上面４４ｂの形状に一致させることにより（それらの間の絶縁層５４が均一の厚さを有することによって）、結合ゲート５６ａと浮遊ゲート４４ａとの間の容量結合が強化され、読み出し動作性能及びプログラム動作性能が向上する。絶縁スペーサ６２は、読み出し動作性能、プログラム動作性能、及び消去動作性能を向上させるために、浮遊ゲート４４ａとワード線ゲート６６ａとの間の容量結合を低減するのに十分な厚さに形成することができる。異なるメモリセル７６のゲート及び／又は共通ソース領域５８の間での望ましくない容量結合をもたらし得る、ソース領域５８の上のエリア内の浮遊ゲート４４ａと結合ゲート５６ａとの間の導電ゲートは存在しない。浮遊ゲート４４ａを形成する酸化プロセス及び傾斜エッチングプロセスの両方を使用することにより、浮遊ゲート４４ａの上面４４ｂに対してより顕著な湾曲形状、すなわち凹形状（したがって、より鋭い縁部４４ｄ）が得られ、消去性能が向上する。浮遊ゲート４４ａ及び結合ゲート５６ａの側面（ワード線ゲート６６ａから離れる方向に面し、ソース領域５８の上方に位置する）は、互いに自己整合する（すなわち、結合ゲート５６ａの側面は、ソース領域５８の上方の浮遊ゲート４４ａの側面に生じる導電層４４のエッチングの位置を規定する、図８～図９を参照）。

【0034】

図１８～図２１は、メモリセル７６を形成するための代替実施形態を示す。この実施形態は、図１２に示される構造体（導電層６６の形成後）から始まる。図１８に示されるように、エッチングを行って、導電層６６の（第３の）導電性スペーサ６６ｅ以外の導電層６６を除去する。エッチングは、導電性スペーサ６６ｅの上面が導電性スペーサ５６の絶縁層６４の部分よりもリセス量「Ｒ」だけ低くなるように実行する。このリセス量Ｒは、以下で更に説明するように、消去ゲートノッチをもたらすことになる。酸化物など（第５の）絶縁層８２を、導電性スペーサ６６ｅに形成する（例えば、堆積又は熱酸化によって）。ポリシリコンなど（第３の）導電層を構造体の上方に形成する。導電層の上方にフォトレジスト８６を形成し、導電性スペーサ５６の上方に垂直に位置し、導電性スペーサ６６ｅの部分的に上方に位置するフォトレジスト８６のブロック以外を除去する。次に、図１９に示されるように、エッチングを行って、フォトレジスト８６のブロックの下の導電性材料８８のブロック以外の導電層の一部を除去する。フォトレジスト８６の除去後に注入を実行して、導電性スペーサ６６ｅの導電層８２に隣接して、基板４０内にドレイン領域７０を形成する。図２０に示されるように、この構造体は、ＩＬＤ酸化物など絶縁材料７２で被覆され、絶縁材料７２を貫通してドレイン領域７０まで延在するコンタクト７４が、マスキングステップ、ドレイン領域７０を露出させるコンタクトホールを作成するための、絶縁材料を貫通するエッチング、及び導電性材料によるコンタクトホールの充填によって形成される。コンタクトは、一実施形態では、コンタクト７４の形成と同時に、導電性スペーサ６６ｅ及び導電性スペーサ５６のそれぞれに対して同様に形成される。

【0035】

代替実施形態の最終メモリセル構造体が図２１に示されている。ワード線ゲートである導電性スペーサ６６ｅが浮遊ゲート４４ａに横方向に．間接的に隣接して配設されている（すなわち、浮遊ゲート４４ａの部分的に上方に位置する部分がない）ことを除いて、図１５に示されているメモリセル構造体と同様である。代わりに、導電性材料８８のブロックは、一対のメモリセル７６の両浮遊ゲート４４ａの上方に、両結合ゲート５６ａの上方に、及び導電性スペーサ６６ｅで形成された両ワード線ゲートの少なくとも部分的に上方に延在する消去ゲートである（すなわち、導電性材料８８のブロックで形成された消去ゲートと導電性スペーサ６６ｅで形成されたワード線ゲートとの間に少なくともいくらかの垂直方向の重なりがある）。導電性材料８８のブロックで形成された消去ゲートは、（消去中のトンネリングを強化するために）浮遊ゲート４４ａの鋭縁部４４ｄに面するノッチ８８ａを含む。この代替実施形態は、（導電性スペーサ６６ｅで形成されたワード線ゲートが浮動ゲート４４ａの上及び上方に延在する部分を有さないために）浮遊ゲート４４ａと導電性スペーサ６６ｅで形成されたワード線ゲートの間の容量結合を低減させ、鋭縁部４４ｄに面するノッチ８８ａによって効率的な消去を提供し、上記のように浮遊ゲート４４ａと結合ゲート５６ａとの間の増大した容量結合を維持しつつも、介在する結合ゲート５６ａのために、浮遊ゲート４４ａと導電性材料８８のブロックで形成された消去ゲートとの間の容量結合を制限するために有利である。

【0036】

代替実施形態のメモリセル７６で形成されるメモリアレイのアーキテクチャが図２２に示されており、これは、メモリセル対の行ごとに、導電性材料８８のブロックで形成された消去ゲートが、メモリセル対の行全体の導電性材料８８のブロックで形成された全ての消去ゲートを合わせて接続する連続線として形成されることを除いて、図１６に関して上述したアーキテクチャと同様である。図２３は、動作用に選択された、メモリセル７６を含む（すなわち、「選択」のラベル）又は含まない（すなわち、「未選択」のラベル）図２２の様々な線について、それぞれ、読み出し動作、消去動作、及びプログラム動作用の電圧及び電流の例示的な非限定的な例を示す。代替実施形態の１つの動作上の相違点は、メモリセル７６を消去するために使用される正電圧が、導電性スペーサ６６ｅで形成されたワードゲート線ゲートではなく、導電性材料８８のブロックで形成された消去ゲートに印加されることである。

【0037】

特許請求の範囲は、本明細書に図示された上記実施形態に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書における本発明の実施形態及び例への言及は、特許請求の範囲又は特許請求の範囲中の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上で説明した材料、プロセス、及び数値の例は、単なる例であり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び本明細書から明らかであるように、全ての方法ステップが例示された、又は特許請求された正確な順序で実行される必要はなく、むしろ、本発明のメモリデバイスの適切な形成が可能になる任意の順序で実行される。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。

【0038】

本明細書で使用される、「の上方に（over）」及び「に（on）」という用語は共に、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【国際調査報告】