特表 2024-511517 ソリッドステートドライブ内のホスト制御されたガベージコレクション

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-13

(54)【発明の名称】ソリッドステートドライブ内のホスト制御されたガベージコレクション

(51)【国際特許分類】

   G06F 12/02 20060101AFI20240306BHJP

   G06F 12/00 20060101ALI20240306BHJP

【ＦＩ】

G06F12/02 530E

G06F12/00 597U

G06F12/00 560B

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023559730

(86)(22)【出願日】2022-03-28

(85)【翻訳文提出日】2023-11-13

(86)【国際出願番号】 US2022022194

(87)【国際公開番号】W WO2022212285

(87)【国際公開日】2022-10-06

(31)【優先権主張番号】17/214,819

(32)【優先日】2021-03-27

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】523351302

【氏名又は名称】エスケイ ハイニックス ナンド プロダクト ソリューションズ コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ドゥッタ、ビシュワジット

(72)【発明者】

【氏名】ラマリンガム、アナンド、エス．

(72)【発明者】

【氏名】トライカ、サンジーブ、エヌ．

(72)【発明者】

【氏名】ガラ、パラブ、エイチ．

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160AA10

5B160CB01

5B160CD01

5B160MM01

(57)【要約】

ソリッドステートドライブに通信可能に結合されたホストシステムがソリッドステートドライブ内のガベージコレクションを制御できるようにすることによって、ソリッドステートドライブでの読み取りサービス品質が向上する。制御されたガベージコレクションを使用することによって、ホストシステムは、ソリッドステートドライブ内のガベージコレクションの開始及び停止のタイミング、及びガベージコレクション動作に関与するＮＡＮＤダイの数を制御できる。

【特許請求の範囲】

【請求項1】

ソリッドステートドライブであって、
前記ソリッドステートドライブに通信可能に結合されたホストシステムから前記ソリッドステートドライブ内で動作を実行するためのコマンドを受信するためのコントローラ回路；
データを記憶するための複数の不揮発性メモリダイ；及び
前記複数の不揮発性メモリダイに書き込まれるデータを記憶するためのバッファを備え、前記バッファの第１の部分は、ガベージコレクション動作中に前記複数の不揮発性メモリダイの第１の部分のうちの１つに書き込まれるべきデータを記憶し、前記バッファの第２の部分はホスト書き込みコマンドを記憶し、前記バッファの前記第１の部分及び前記複数の不揮発性メモリダイの前記第１の部分は、前記ホストシステムにより構成可能である、ソリッドステートドライブ。

【請求項2】

前記複数の不揮発性メモリダイはＮＡＮＤダイである、請求項１に記載のソリッドステートドライブ。

【請求項3】

前記複数の不揮発性メモリダイの前記第１の部分は、前記ホストシステムからの入力／出力動作の数に依存する、請求項１または２に記載のソリッドステートドライブ。

【請求項4】

前記ホストシステムは、ガベージコレクションのために最大書き込み増幅率を構成する、請求項１から３のいずれか一項に記載のソリッドステートドライブ。

【請求項5】

前記ソリッドステートドライブは、ガベージコレクションのための書き込み動作を実行するためにブロックアドレス指定可能な不揮発性メモリダイの最大数を管理する、請求項１から４のいずれか一項に記載のソリッドステートドライブ。

【請求項6】

前記ソリッドステートドライブは、前記バッファの前記第１の部分及び前記バッファの前記第２の部分の比率を管理する、請求項１から５のいずれか一項に記載のソリッドステートドライブ。

【請求項7】

前記ソリッドステートドライブは、前記ソリッドステートドライブの状態及び測定された読み取りサービス品質に基づいて、ガベージコレクション書き込み動作を実行するためのブロックアドレス指定可能な不揮発性メモリダイの最大数、及び前記バッファの前記第１の部分及び前記バッファの前記第２の部分の比率を調整する、請求項１から６のいずれか一項に記載のソリッドステートドライブ。

【請求項8】

コントローラ回路によって、ソリッドステートドライブに通信可能に結合されたホストシステムから前記ソリッドステートドライブ内で動作を実行するためのコマンドを受信する段階；
複数の不揮発性メモリダイにデータを記憶する段階；及び
前記複数の不揮発性メモリダイに書き込まれるべきデータをバッファ内に記憶する段階を備え、前記バッファの第１の部分は、ガベージコレクション動作中に前記複数の不揮発性メモリダイの第１の部分のうちの１つに書き込まれるデータを記憶し、前記バッファの第２の部分はホスト書き込みコマンドを記憶し、前記バッファの前記第１の部分及び前記複数の不揮発性メモリダイの前記第１の部分は前記ホストシステムにより構成可能である、方法。

【請求項9】

前記複数の不揮発性メモリダイはＮＡＮＤダイである、請求項８に記載の方法。

【請求項10】

前記複数の不揮発性メモリダイの前記第１の部分は、前記ホストシステムからの入力／出力動作の数に依存する、請求項８または９に記載の方法。

【請求項11】

前記ホストシステムは、ガベージコレクションのために最大書き込み増幅率を構成する、請求項８から１０のいずれか一項に記載の方法。

【請求項12】

前記ソリッドステートドライブは、ガベージコレクションのための書き込み動作を実行するためにブロックアドレス指定可能な不揮発性メモリダイの最大数を管理する、請求項８から１１のいずれか一項に記載の方法。

【請求項13】

前記ソリッドステートドライブは、前記バッファの前記第１の部分及び前記バッファの前記第２の部分の比率を管理する、請求項８から１２のいずれか一項に記載の方法。

【請求項14】

前記ソリッドステートドライブは、前記ソリッドステートドライブの状態及び測定された読み取りサービス品質に基づいて、ガベージコレクション書き込み動作を実行するためのブロックアドレス指定可能な不揮発性メモリダイの最大数、及び前記バッファの前記第１の部分及び前記バッファの前記第２の部分の比率を調整する、請求項８から１３のいずれか一項に記載の方法。

【請求項15】

プロセッサ；及び
ソリッドステートドライブを備え、前記ソリッドステートドライブは、
前記ソリッドステートドライブに通信可能に結合された前記プロセッサから前記ソリッドステートドライブ内で動作を実行するためのコマンドを受信するためのコントローラ回路；
データを記憶するための複数の不揮発性メモリダイ；及び
前記複数の不揮発性メモリダイに書き込まれるべきデータを記憶するためのバッファを有し、
前記バッファの第１の部分は、ガベージコレクション動作中に前記複数の不揮発性メモリダイの第１の部分のうちの１つに書き込まれるべきデータを記憶し、前記バッファの第２の部分はホスト書き込みコマンドを記憶し、前記バッファの前記第１の部分及び前記複数の不揮発性メモリダイの前記第１の部分は前記プロセッサにより構成可能である、システム。

【請求項16】

前記複数の不揮発性メモリダイの前記第１の部分は、前記プロセッサからの入力／出力動作の数に依存する、請求項１５に記載のシステム。

【請求項17】

前記プロセッサは、ガベージコレクションのために最大書き込み増幅率を構成する、請求項１５または１６に記載のシステム。

【請求項18】

前記ソリッドステートドライブは、ガベージコレクションのための書き込み動作を実行するためにブロックアドレス指定可能な不揮発性メモリダイの最大数を管理する、請求項１５から１７のいずれか一項に記載のシステム。

【請求項19】

前記ソリッドステートドライブは、前記バッファの前記第１の部分及び前記バッファの前記第２の部分の比率を管理する、請求項１５から１８のいずれか一項に記載のシステム。

【請求項20】

前記プロセッサに通信可能に結合されたディスプレイ；又は
前記プロセッサに結合された電池
の１つ又は複数をさらに備える、請求項１５から１９のいずれか一項に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、２０２１年３月２７日に出願された米国特許出願第１７／２１４，８１９号の利益を主張し、その全体が参照により本明細書に組み込まれる。

【背景技術】

【0002】

本開示はソリッドステートドライブに関し、特にソリッドステートドライブ内のガベージコレクションに関する。

【0003】

不揮発性メモリは、デバイスへの電力供給が遮断された場合でも状態が確定しているメモリを指す。ソリッドステートドライブは、データを不揮発性メモリに記憶するストレージデバイスである。典型的には、ソリッドステートドライブには、ＮＡＮＤフラッシュなどのブロックベースのメモリ、及びソリッドステートドライブに通信可能に結合されたホストから受信した、ＮＡＮＤフラッシュに向けられた読み取り／書き込み要求を管理するコントローラが含まれる。

【0004】

ソリッドステートドライブ内のＮＡＮＤフラッシュのブロックに記憶されているデータが不要になった場合、データを記憶している１つ又は複数のブロックを新しいデータの記憶に使用できるようにするには、データを消去しなければならない。消去する前に、１つ又は複数のブロック内の有効なデータをＮＡＮＤフラッシュ内の他のブロックに書き込まなければならない。他のブロックへの有効なデータの書き込み及びＮＡＮＤフラッシュの消去動作は、通常、「ガベージ」コレクション（ガベージコレクション）と呼ばれる。

【図面の簡単な説明】

【0005】

特許請求される主題の実施形態の特徴は、以下の詳細な説明が進むにつれて、及び同様の数字が同様の部分を示す図面を参照することによって明らかになるであろう。

【0006】

【図1】ソリッドステートドライブに通信可能に結合されたホスト回路を含むコンピュータシステムのブロック図である。

【0007】

【図2】図１のソリッドステートドライブの一実施形態のブロック図である。

【0008】

【図3】ソリッドステートドライブ内のブロックアドレス指定可能な不揮発性メモリの総容量を表す図である。

【0009】

【図4】本発明の原理による、制御されたガベージコレクションゾーン内で制御されたガベージコレクションを実行するためのファームウェアの構成要素を示す。

【0010】

【図5】制御されたガベージコレクションを実行するように制御されたガベージコレクションマネージャ４００を構成する方法を示すフローグラフである。

【0011】

【図6】ソリッドステートドライブ内に制御されたガベージコレクションを構成するために制御されたガベージコレクションマネージャによって実行される方法を示すフローグラフである。

【0012】

【図7】ソリッドステートドライブにおいて制御されたガベージコレクションを実行する方法を示すフローグラフである。

【0013】

【図8】時間枠中の測定された読み取りサービス品質帯域幅の使用率に基づいて、ガベージコレクションに使用されるダイの数及びソリッドステートドライブ内のガベージコレクションに使用されるバッファの比率を適合させるためにソリッドステートドライブ内で実行される方法を示すフローグラフである。

【0014】

【図9】比例・積分・微分制御を使用して測定された読み取りサービス品質帯域幅の使用率に基づいてソリッドステートドライブ内のガベージコレクション及びバッファ使用に使用されるダイの数を適合させるためにソリッドステートドライブ内で実行される方法を示すフローグラフである。

【0015】

【図10】ソリッドステートドライブを含むコンピュータシステムの一実施形態のブロック図である。

【0016】

以下の詳細な説明は、特許請求される主題の例示的な実施形態を参照して進められるが、その多くの代替、修正、及び変形は当業者には明らかであろう。

【0017】

したがって、特許請求される主題は広く捉えられ、添付の特許請求の範囲に記載のように定義されることが意図される。

【発明を実施するための形態】

【0018】

ホストシステムは、高速シリアルコンピュータ拡張バス、例えば、不揮発性メモリエクスプレス（Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ：ＮＶＭｅ）標準プロトコルを使用するペリフェラルコンポーネントインターコネクト（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ：ＰＣＩｅ）バスを介してソリッドステートドライブ（Ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ：ＳＳＤ）と通信できる。不揮発性メモリエクスプレス（ＮＶＭｅ）標準プロトコルは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）バスを介してソリッドステートドライブと通信するためのホストソフトウェアのレジスタレベルのインターフェースを定義する。

【0019】

ソリッドステートドライブは、不定期にホストシステムから入力／出力（Ｉ／Ｏ）要求を受信して、ＮＡＮＤメモリ内で読み取り及びプログラム動作を実行できる。Ｉ／Ｏ要求は、様々なサイズ、キュー深度、及びアイドル期間が散在するランダム性の読み取り動作及び書き込み動作の混合バーストであり得る。ＮＡＮＤメモリの読み取りコマンド及びプログラムコマンドの処理は、ソリッドステートドライブの内部で、様々なエラー処理及びエラー防止の媒体管理ポリシと混在している。これらに加えて、ソリッドステートドライブ内の様々なＮＡＮＤ帯域の変化する無効状態（無効なページの数）により、ソリッドステートドライブの内部データ再配置／ガベージコレクション（ＧＣ）が、バースト的になる（アクティブ期間とアイドル期間が混在する）。

【0020】

通常、ソリッドステートドライブ（ＳＳＤ）には、コントローラに通信可能に結合された独立したＮＡＮＤダイ（ＮＡＮＤフラッシュダイとも呼ばれる）が含まれており、ＮＡＮＤダイへのＩ／Ｏ動作の並列化が可能になる。ＮＡＮＤダイ上で進行中のプログラム動作の裏側でキューに入れられた、ホストシステムから受信した読み取り要求は、ソリッドステートドライブの読み取り遅延又は読み取りサービス品質（ｒｅａｄ Ｑｕａｌｉｔｙ ｏｆ Ｓｅｒｖｉｃｅ：ｒＱｏＳ）に重大な影響を与える可能性がある。

【0021】

ＮＡＮＤダイでプログラム動作を実行する時間は、ＮＡＮＤダイで読み取り動作を実行する時間よりもはるかに長くなる。ソリッドステートドライブ内のプログラムの一時停止、再開（Ｐｒｏｇｒａｍ Ｓｕｓｐｅｎｄ Ｒｅｓｕｍｅ：ＰＳＲ）機能により、進行中のプログラム動作を一時停止して読み取り動作を行うことができるが、プログラムの一時停止、再開により読み取り動作の完了に必要な時間が増加する。９９．９パーセンタイルレベルで読み取りＱｏＳ（ｒＱｏＳ）が低下する主な原因は、プログラム要求の裏側でキューに入れられる読み取り要求である。

【0022】

ソリッドステートドライブ内でアクティブ期間と、ガベージコレクション動作及びＮＡＮＤプログラム動作のアイドル期間が混在することにより、ＮＡＮＤプログラム帯域幅がバースト的になる。バーストＮＡＮＤプログラム帯域幅は、特に、ガベージコレクション帯域幅及びホスト書き込み帯域幅の両方が高い場合に、読み取りサービス品質に悪影響を及ぼす。読み取りサービス品質の制御及び向上には、書き込み時の読み取りの衝突確率（ホスト読み取り要求がホスト書き込み要求の完了を待つ確率）の制御が含まれ、これは、常にプログラムされているＮＡＮＤダイの数及びソリッドステートドライブ内のＮＡＮＤダイの最大数に依存する。この書き込み時の読み取りの衝突確率は、プログラム動作を実行するＮＡＮＤダイの数及びソリッドステートドライブ内のＮＡＮＤダイの最大数に比例する。例えば、ソリッドステートドライブに１２４個のＮＡＮＤダイがあり、すべてのＮＡＮＤダイが同時にプログラム動作を実行している場合、ホスト読み取りとホスト書き込み（１２４／１２４）の書き込み時の読み取りの衝突確率は１である。１２４個のＮＡＮＤダイのうち１２個がプログラム動作を実行している場合、書き込み時の読み取りの衝突確率（１２／１２４）は０．１、すなわち、すべてのホスト読み取りがホスト書き込み動作と衝突する可能性は１０％である。

【0023】

一実施形態では、ソリッドステートドライブに通信可能に結合されたホストシステムがソリッドステートドライブ内のガベージコレクションを制御できるようにすることによって、ソリッドステートドライブでの読み取りサービス品質が向上する。制御されたガベージコレクションを使用することによって、ホストシステムは、ソリッドステートドライブ内のガベージコレクションの開始及び停止のタイミング、及びガベージコレクション動作に関与するＮＡＮＤダイの数を制御できる。

【0024】

本発明の様々な実施形態及び態様は、以下に論じる詳細を参照して説明され、添付の図面は様々な実施形態を示す。以下の説明及び図面は本発明を例示するものであり、本発明を限定するものとして解釈されるべきではない。本発明の様々な実施形態の十分な理解を提供するために、多くの具体的な詳細が説明される。しかし、場合によっては、本発明の実施形態の簡潔な議論を提供するために、よく知られた又は従来の詳細については説明しない。

【0025】

本明細書での「１つの実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」又は「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」への言及は、実施形態に関連して説明される特定の特徴、構造、又は特性が、本発明の少なくとも１つの実施形態に含まれ得ることを意味する。本明細書の様々な箇所で、「１つの実施形態では（ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」という語句が現れても、必ずしもすべて同じ実施形態を指してはいない。

【0026】

図１は、ソリッドステートドライブ１０２に通信可能に結合されたホスト回路１１２を含むコンピュータシステム１００のブロック図である。ホスト回路１１２はホストメモリ１１４を含む。１つ又は複数のアプリケーション１１６（特定のタスク又はタスクのセットを実行するプログラム）及びストレージスタック１２４及び不揮発性メモリエクスプレス（Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ：ＮＶＭｅ）ドライバ１１０を含むオペレーティングシステム１４２は、ホストメモリ１１４に記憶され得る。

【0027】

オペレーティングシステム１４２は、メモリ割り当て及び入力／出力（Ｉ／Ｏ）デバイスへのアクセスを含むコンピュータハードウェア及びソフトウェアを管理するソフトウェアである。

【0028】

オペレーティングシステムの例には、Ｍｉｃｒｏｓｏｆｔ（登録商標）Ｗｉｎｄｏｗｓ（登録商標）、Ｌｉｎｕｘ（登録商標）、ｉＯＳ（登録商標）、Ａｎｄｒｏｉｄ（登録商標）などがある。Ｍｉｃｒｏｓｏｆｔ（登録商標）Ｗｉｎｄｏｗｓ（登録商標）オペレーティングシステムの実施形態では、ストレージスタック１２４は、ソリッドステートドライブ１０２用のポート／ミニポートドライバを含むデバイススタックであり得る。

【0029】

一実施形態では、ホストメモリ１１４は揮発性メモリである。揮発性メモリとは、デバイスへの電力供給が遮断された場合に、状態（したがって、その中に記憶されるデータ）が不定になるメモリである。動的揮発性メモリでは、状態を維持するためにデバイスに記憶されているデータをリフレッシュする必要がある。動的揮発性メモリの一例には、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）、又はシンクロナスＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ：ＳＤＲＡＭ）などのいくつかのバリアントがある。本明細書に記載されるように、メモリサブシステムは、ＤＤＲ３（ダブルデータレートバージョン３、２００７年６月２７日にＪＥＤＥＣ（半導体技術協会）によって最初にリリース）などのいくつかのメモリ技術と互換性があり得る。ＤＤＲ４（ＤＤＲバージョン４、２０１２年９月にＪＥＤＥＣによって最初に公開された）、ＤＤＲ５（ＤＤＲバージョン５、２０２０年７月に最初に公開された）、ＬＰＤＤＲ３（低電力ＤＤＲバージョン３、ＪＥＳＤ２０９－３Ｂ、２０１３年８月にＪＥＤＥＣによって）、ＬＰＤＤＲ４（ＬＰＤＤＲバージョン４、ＪＥＳＤ２０９－４、２０１４年８月にＪＥＤＥＣによって最初に公開）、ＬＰＤＤＲ５（ＬＰＤＤＲバージョン５、ＪＥＳＤ２０９－５Ａ、２０２０年１月にＪＥＤＥＣによって最初に公開）、ＷＩ０２（ワイド入力／出力バージョン２、ＪＥＳＤ２２９－２、２０１４年８月にＪＥＤＥＣによって最初に公開）、ＨＢＭ（高帯域幅メモリ、ＪＥＳＤ２３５、２０１３年１０月にＪＥＤＥＣによって最初に公開）、ＨＢＭ２（ＨＢＭバージョン２、ＪＥＳＤ２３５Ｃ、２０２０年１月にＪＥＤＥＣによって最初に公開）、又はＨＢＭ３（ＨＢＭバージョン３、現在ＪＥＤＥＣで議論中）、又はその他又はメモリ技術の組み合わせ、及びそのような仕様の派生物又は拡張に基づく技術などのいくつかのメモリ技術と互換性があり得る。ＪＥＤＥＣ規格は、ｗｗｗ．ｊｅｄｅｃ．ｏｒｇで入手できる。

【0030】

ホスト回路１１２は、高速シリアルコンピュータ拡張バス１２０、例えば、ペリフェラルコンポーネントインターコネクトエクスプレス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ：ＰＣＩｅ）バスを介してソリッドステートドライブ１０２と通信できる。ホスト回路１１２は、ペリフェラルコンポーネントインターコネクトエクスプレス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ：ＰＣＩｅ）バスを介した通信を管理する。一実施形態では、ホストシステムは、不揮発性メモリエクスプレス（ＮＶＭｅ）標準プロトコルを使用して、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）バスを介して通信する。不揮発性メモリエクスプレス（ＮＶＭｅ）標準プロトコルは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）バスを介してソリッドステートドライブ（ＳＳＤ）１０２と通信するためのホストソフトウェアのレジスタレベルのインターフェースを定義する。ＮＶＭエクスプレス規格は、ｗｗｗ．ｎｖｍｅｘｐｒｅｓｓ．ｏｒｇで入手できる。ＰＣＩｅ標準はｐｃｉｓｉｇ．ｃｏｍで入手できる。

【0031】

ソリッドステートドライブ１０２は、ソリッドステートドライブコントローラ回路１０４、及びブロックアドレス指定可能な不揮発性メモリ１０８を含む。ソリッドステートドライブ１０２内のブロックアドレス指定可能な不揮発性メモリ１０８に記憶されたデータの読み取り要求は、１つ又は複数のアプリケーション１１６（特定のタスク又はタスクのセットを実行するプログラム）によって、オペレーティングシステム１４２内のストレージスタック１２４を通してソリッドステートドライブコントローラ回路１０４に発行され得る。

【0032】

ソリッドステートドライブ１０２内のソリッドステートドライブコントローラ回路１０４は、ホスト回路１１２から受信したコマンド（例えば、読み取りコマンド、書き込みコマンド（「プログラム」）、消去コマンド）をキューに入れて処理し、ブロックアドレス指定可能な不揮発性メモリ１０８内で動作を実行する。ホストインターフェース回路２０２からソリッドステートドライブコントローラ回路１０４によって受信されるコマンドは、ホスト入力出力（ＩＯ）コマンドと呼ばれ得る。

【0033】

図２は、図１のソリッドステートドライブ１０２の実施形態のブロック図である。ソリッドステートドライブ１０２内のソリッドステートドライブコントローラ回路１０４は、ホストインターフェース回路２０２、不揮発性ブロックアドレス指定可能なメモリコントローラ回路２１２、プロセッサ２２２、ファームウェア２１３、及びスタティックランダムアクセスメモリ２３０を含む。ファームウェア２１３は、プロセッサ（ＣＰＵ）１２２によって実行され得る。ソリッドステートドライブコントローラ回路１０４は、フィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ：ＦＰＧＡ）又は特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＡＳＩＣ）に含まれ得る。ファームウェア２１３は、プロセッサ（ＣＰＵ）１２２によって実行され得る。

【0034】

スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＲＡＭ）は揮発性メモリである。揮発性メモリとは、デバイスへの電力供給が遮断された場合に、状態（したがって、その中に記憶されるデータ）が不定になるメモリである。ＳＲＡＭは、ラッチ回路を使用して各ビットを記憶する揮発性メモリの一種である。ＳＲＡＭは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）とは対照的に、ＳＲＡＭに記憶されたデータは定期的にリフレッシュする必要がないため、通常、バッファメモリとして使用される。

【0035】

スタティックランダムアクセスメモリ２３０の一部は、ファームウェア２１３によってガベージコレクションバッファ２０４として割り当てることができる。スタティックランダムアクセスメモリ２３０の別の部分は、ファームウェア２１３によってホストバッファ２０８として割り当てることができる。ガベージコレクションバッファ２０４及びホストバッファ２０８に割り当てられるスタティックランダムアクセスメモリ２３０の比率は、ソリッドステートドライブ１０２内の制御されたガベージコレクション用に構成されたＮＡＮＤダイの数（ソリッドステートドライブ１０２内のＮＡＮＤダイの総数の割合）に比例する。制御されたガベージコレクションにより、ホストシステムは、ガベージコレクションを実行するＮＡＮＤダイの数を制御することによって、ガベージコレクションに使用される不揮発性メモリの帯域幅を制限できる。ガベージコレクションを実行するために選択されるＮＡＮＤダイの数は、ＩＯアイドル時間（ＮＡＮＤのキューにホストコマンドがない）の間は増やすことができ、ＩＯ時間（ＮＡＮＤのホストコマンドがキューに入れられた）の間は減らすことができる。

【0036】

ブロックアドレス指定可能な不揮発性メモリ１０８は、不揮発性メモリである。不揮発性メモリ（ＮＶＭ）デバイスは、デバイスへの電力供給が遮断されている場合でも状態が確定するメモリである。１つの実施形態では、ブロックアドレス指定可能な不揮発性メモリ１０８は、ＮＡＮＤフラッシュメモリ、より具体的には、マルチ閾値レベルのＮＡＮＤフラッシュメモリ（例えば、シングルレベルセル（「Ｓｉｎｇｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ：ＳＬＣ」）、マルチレベルセル（「Ｍｕｌｔｉ－Ｌｅｖｅｌ Ｃｅｌｌ：ＭＬＣ」））、トライレベルセル（「Ｔｒｉ－Ｌｅｖｅｌ Ｃｅｌｌ：ＴＬＣ」）、クアッドレベルセル（「Ｑｕａｄ－Ｌｅｖｅｌ Ｃｅｌｌ：ＱＬＣ」）、ペンタレベルセル（「Ｐｅｎｔａ－Ｌｅｖｅｌ Ｃｅｌｌ：ＰＬＣ」）又は他のＮＡＮＤフラッシュメモリ）である。

【0037】

ブロックアドレス指定可能な不揮発性メモリ１０８は、複数の不揮発性メモリダイ２１０－１、…、２１０－Ｎ、例えば、ＮＡＮＤフラッシュダイを含む。通常、データは、ブロックアドレス指定可能な不揮発性メモリ１０８への書き込み帯域幅を最適化するために、ソリッドステートドライブ１０２内の多くのＮＡＮＤフラッシュダイ２１０－１、…、２１０－Ｎにわたって書き込まれる（ストライプされる）。

【0038】

ストライプとも呼ばれ得る帯域２２０は、個々の不揮発性メモリダイ２１０－１、…、２１０－Ｎのすべてにまたがり、これにより、不揮発性メモリダイ２１０－１、…、２１０－Ｎにわたる並列ＩＯ動作を介してＩＯ帯域幅の最大化が可能になる。所与の時間でガベージコレクション動作に使用されるダイの最大数を制御すると、ガベージコレクションの読み取り時の書き込み衝突確率を制御できる。例えば、制御されたガベージコレクションに使用されるＮＡＮＤダイの割合は、ソリッドステートドライブ１０２に必要な読み取りサービス品質に基づいて選択できる。ガベージコレクション動作には、有効なページを他のブロックに書き込むことと、及び有効なページが他のブロックに書き換えられた後にブロックを消去することが含まれる。

【0039】

複数の不揮発性メモリダイ２１０－１、…、２１０－Ｎのそれぞれの不揮発性メモリは複数のブロックを含み、各ブロックは複数のページを含む。複数のページの各ページは、データ及び関連付けられたメタデータを記憶する。一実施形態では、不揮発性メモリダイは２０４８ブロックを有し、各ブロックは６４ページを有し、各ページは２０４８バイトのデータ及び６４バイトのメタデータを記憶できる。

【0040】

新しいデータを書き込み得る前にＮＡＮＤメモリを消去しなければならず、その結果、ブロックを消去する前にＮＡＮＤメモリのブロックからデータを移動するための追加のＮＡＮＤ動作が生じ得る。これらの追加のＮＡＮＤ動作により、必要な書き込み回数が増加する乗算効果が生じ、「書き込みの増幅」と呼ばれる「増幅」効果が生じる。例えば、ブロック内の６４ページのうち３ページが有効（使用中）で、他のすべてのページが無効（使用されなくなった）の場合、ブロックを消去する前に、３つの有効なページを別のブロックに書き込まなければならず、その結果、消去動作及び新しいデータの書き込みに加えて３つのページ書き込み動作が生じる。書き込み増幅率は、ホスト回路１１２から受信される、書き込まれるべき新しいデータの量に関連して、ソリッドステートドライブコントローラが書き込まなければならないデータの量を表す数値である。

【0041】

ＴＲＩＭコマンドはオペレーティングシステム１４２によって発行され、データブロック内のどのページがもう使用されておらず、無効としてマークできるかをソリッドステートドライブに通知できる。ＴＲＩＭコマンドにより、ソリッドステートドライブ１０２は、新しいデータをブロックアドレス指定可能な不揮発性メモリ１０８に書き込むためのスペースを解放できるようになる。同様に、上書きによっても以前に書き込まれたデータが無効になり、無効なページを解放するために再配置が必要になる。ソリッドステートドライブ１０２は、ガベージコレクション中に、無効としてマークされたページをブロックアドレス指定可能な不揮発性メモリ内の別のブロックに再配置しない。

【0042】

ソリッドステートドライブコントローラ回路１０４内の不揮発性ブロックアドレス指定可能なメモリコントローラ回路２１２は、ブロックアドレス指定可能な不揮発性メモリ１０８のために、ホストシステムから受信したコマンド（例えば、読み取りコマンド、書き込みコマンド（「プログラム」）、消去コマンド）をキューに入れて処理する。ホストＩ／Ｏコマンドに関連付けられたデータ、例えば、ホスト回路１１２からＰＣＩｅバス１２０を介して受信されたホスト読み取りコマンド及びホスト書き込みコマンドは、バッファ２１６内のホストバッファ２０８に記憶される。

【0043】

バッファ２１６内のガベージコレクションバッファ２０４は、ソリッドステートドライブ１０２内のブロックアドレス指定可能な不揮発性メモリ１０８内の帯域２２０内の別のブロックに再配置されるように有効としてマークされたページにデータを記憶するために使用される。ガベージコレクションバッファ２０４に記憶されているページから読み取られたデータは、ブロックアドレス指定可能な不揮発性メモリ１０８の帯域２２０の不揮発性メモリダイ２１０－１、…、２１０－Ｎの別のブロックに書き込まれる（再配置される）。

【0044】

同じＮＡＮＤダイに対するガベージコレクション読み取り動作が進行中の間に、ＮＡＮＤダイに対するホスト読み取り動作の要求を受信できる。これは、「読み取り時の読み取りの衝突」と呼ばれ得る。「読み取り時の読み取りの衝突」は、ホスト読み取り動作の読み取り遅延の増加を招く。読み取り遅延には、ガベージコレクション読み取り動作を完了する時間、及びエラー処理（必要な場合）を実行する時間が含まれる。

【0045】

同じＮＡＮＤダイに対するガベージコレクションプログラム動作が進行中の間に、ＮＡＮＤダイに対するホスト読み取り動作の要求を受信できる。同じＮＡＮＤダイに対するホストプログラム動作が進行中の間に、ＮＡＮＤダイに対するホスト読み取り動作の要求を受信できる。これらは、「書き込み時の読み取りの衝突」と呼ばれ得る。「書き込み時の読み取りの衝突」は、書き込み動作の書き込み遅延の増加を招く。書き込み遅延には、プログラム動作を一時停止し、読み取り動作を実行してプログラム動作を再開する時間が含まれる。

【0046】

一実施形態では、ソリッドステートドライブ１０２は、エンタープライズ及びデータセンタＳＳＤフォームファクタ（Ｅｎｔｅｒｐｒｉｓｅ ａｎｄ Ｄａｔａ Ｃｅｎｔｅｒ ＳＳＤ Ｆｏｒｍ Ｆａｃｔｏｒ：ＥＤＳＦＦ）を有し、１２４個以上のＮＡＮＤダイを含む。

【0047】

図３は、ソリッドステートドライブ１０２内のブロックアドレス指定可能な不揮発性メモリ１０８の総容量を表す図である。位置３０２では、ブロックアドレス指定可能な不揮発性メモリ１０８は空である。位置３０８では、ブロックアドレス指定可能な不揮発性メモリ１０８は満杯である。デフォルトのガベージコレクションゾーン３１０は、位置３０６から位置３０８の範囲内にある。デフォルトのガベージコレクションは、ソリッドステートドライブがほぼ満杯になったとき、すなわち、使用されたブロックアドレス指定可能な不揮発性メモリ１０８の容量がデフォルトのガベージコレクションゾーン３１０内であるときにトリガされる。

【0048】

一実施形態では、ガベージコレクションは、ブロックアドレス指定可能な不揮発性メモリ１０８で使用される容量が制御されたガベージコレクションゾーン３１２内にある間にトリガされる。制御されたガベージコレクションゾーン３１２は、位置３０４から位置３０６の範囲内にある。ソリッドステートドライブ１０２は、ブロックアドレス指定可能な不揮発性メモリ１０８内の適切なブロックを、適度に高い無効性及びより低い書き込み増幅率でブロックアドレス指定可能な不揮発性メモリ１０８内に再配置できるように制御されたガベージコレクションゾーン３１２を決定する。

【0049】

図４は、本発明の原理による、制御されたガベージコレクションゾーン３１２内で制御されたガベージコレクションを実行するためのファームウェア２１３の構成要素を示す。ファームウェア２１３の構成要素には、制御されたガベージコレクションマネージャ４００、ガベージコレクションモジュール４０２、バッファマネージャ４０４、及びブロックアドレス指定可能な不揮発性メモリマネージャ４０６が含まれる。制御されたガベージコレクションマネージャ４００は、ブロックアドレス指定可能な不揮発性メモリ１０８内で制御されたガベージコレクションを実行するために、ホスト回路１１２によって構成可能な３つのパラメータを含む。パラメータには、開始点４０８、ダイの数４１０、及び最大書き込み増幅率４１２が含まれる。開始点４０８は、ブロックアドレス指定可能な不揮発性メモリ内で制御されたガベージコレクションを、いつ開始できるかを示すために使用される、ブロックアドレス指定可能な不揮発性メモリ内の容量が満杯になった位置である。ダイの数４１０（ソリッドステートドライブ１０２内のＮＡＮＤダイの割合とも呼ばれる）は、制御されたガベージコレクションに同時に使用できるダイの最大数である。最大書き込み増幅率４１２は、制御されたガベージコレクションのためにブロックアドレス指定可能な不揮発性メモリ１０８内のページを選択するために使用される。これらのモジュール／マネージャについては、図５～図８と関連させて後で説明する。

【0050】

図５は、制御されたガベージコレクションを実行するように、制御されたガベージコレクションマネージャ４００を構成する方法を示すフローグラフである。

【0051】

ブロック５００において、制御されたガベージコレクションマネージャ４００は、ホスト回路１１２からの、図３に示す制御されたガベージコレクションゾーン３１２内の位置３０４及び位置３０６の現在の設定を取得するための要求の受信を待つ。一実施形態では、要求は、ＰＣＩｅバス１２０を介してソリッドステートドライブ１０２に送信されるベンダ固有のＮＶＭｅコマンドである。

【0052】

ブロック５０２において、現在の設定を取得する要求の受信に応答して、制御されたガベージコレクションマネージャ４００は、制御されたガベージコレクションゾーン３１２内の位置３０４及び位置３０６の現在の設定を返す。

【0053】

ブロック５０４において、制御されたガベージコレクションマネージャ４００は、ホスト回路１１２からの制御されたガベージコレクションを構成する要求の受信を待つ。制御されたガベージコレクションを構成する要求には、開始点４０８、ダイの数４１０、及び最大書き込み増幅率４１２が含まれる。

【0054】

ブロック５０６において、制御されたガベージコレクションを構成する要求の受信に応答して、制御されたガベージコレクションマネージャ４００は、開始点４０８、ダイの数４１０、及び最大書き込み増幅率４１２を構成する。

【0055】

ブロック５０８において、制御されたガベージコレクションマネージャ４００は、制御されたガベージコレクションのパラメータの構成が完了したことを示す応答をホスト回路１１２に返す。

【0056】

図６は、ソリッドステートドライブ１０２内に制御されたガベージコレクションを構成するために制御されたガベージコレクションマネージャ４００によって実行される方法を示すフローグラフである。
ブロック６００において、データがソリッドステートドライブ内のブロックアドレス指定可能な不揮発性メモリ１０８に書き込まれるとき、データを記憶するために使用されたブロックアドレス指定可能な不揮発性メモリ１０８の量が、制御されたガベージコレクションマネージャ４００の初期化中に記憶された開始点４０８と比較される。データを記憶するために使用されるブロックアドレス指定可能な不揮発性メモリ１０８の量が開始点４０８よりも多い又はそれに等しい場合、処理はブロック６０２に進む。そうでない場合、処理はブロック６００に進む。

【0057】

ブロック６０２において、ガベージコレクションに使用されるダイの数が、制御されたガベージコレクションマネージャ４００によって構成される。ガベージコレクションに使用されるダイの数は、ダイの数４１０に記憶されるダイの最大割合に基づいて構成される。

【0058】

ブロック６０４において、ガベージコレクションに割り当てられたバッファ２１６の比率が、制御されたガベージコレクションマネージャ４００によって構成される。バッファ２１６内のガベージに使用されるメモリの部分に対するホスト書き込みに使用されるメモリの部分は、ガベージコレクションのダイ率の割合に基づいている。ガベージコレクションバッファ２０４及びホストバッファ２０８に割り当てられるバッファ２１６の比率は、ダイの数４１０に依存する。ブロック６０６において、制御されたガベージコレクションマネージャ４００は、最大書き込み増幅率４１２よりも小さい又はそれに等しい無効性を有するＮＡＮＤダイ内のブロックに対する制御されたガベージコレクションをガベージコレクションモジュール４０２内に構成する。

【0059】

ブロック６０８において、制御されたガベージコレクションマネージャ４００は、ガベージコレクションモジュール４０２の開始点４０８でガベージコレクションを有効にする。

【0060】

図７は、ソリッドステートドライブ１０２において制御されたガベージコレクションを実行する方法を示すフローグラフである。

【0061】

制御されたガベージコレクションマネージャ４００は、パラメータ（ダイの数４１０及び最大書き込み増幅率４１２）を使用して、ガベージコレクションのための書き込み動作に同時に関与するＮＡＮＤダイの数を制御し、ガベージコレクションバッファ２０４及びホストバッファ２０８に割り当てられるスタティックランダムアクセスメモリ２３０の比率を管理する。

【0062】

ガベージコレクションバッファ２０４は、保留中のガベージコレクション作業項目を有するＮＡＮＤダイ２１０－１、…、２１０－Ｎの割合が、ガベージコレクションに割り当てられたＮＡＮＤダイ２１０－１、…、２１０－Ｎの割合よりも小さい又はそれに等しい場合にのみ割り当てられる。したがって、ガベージコレクションに使用されるＮＡＮＤダイ２１０－１、…、２１０－Ｎの上限は、ホストによって制御される。別の手法は、ＮＡＮＤプログラム動作を実行するＮＡＮＤダイの割合が、ガベージコレクションに割り当てられたＮＡＮＤダイ２１０－１、…、２１０－Ｎの割合よりも小さい又はそれに等しい場合にのみ、代わりに、ＮＡＮＤガベージコレクションプログラム動作をディスパッチすることによって、ガベージコレクションのためのＮＡＮＤプログラム動作を実行するＮＡＮＤダイ２１０－１、…、２１０－Ｎの数を制御することである。

【0063】

ガベージコレクションモジュール４０２は、現在ガベージコレクション動作のための書き込みを実行しているＮＡＮＤダイの数が、ダイの数４１０よりも少ない又はそれに等しい場合にのみ、ガベージコレクション動作のためにＮＡＮＤダイに移動されている有効なデータに対する書き込み動作を送信する。ガベージコレクションバッファ２０４及びホストバッファ２０８に割り当てられるバッファ２１６の比率は、ダイの数４１０に依存する。ダイの数に基づいて書き込みを制御することにより、ガベージコレクション書き込み時のホスト読み取りの衝突確率の制御が可能になる。ガベージコレクション読み取り衝突時のホスト読み取りも同様の方法で制御できる。ダイの数４１０に基づくバッファ２１６の割り当ては、ガベージコレクション読み取り時のホスト読み取りの衝突確率も制御する。

【0064】

ブロック７００において、データを記憶するために使用されるブロックアドレス指定可能な不揮発性メモリ１０８の量が開始点４０８よりも多い又はそれに等しい場合、ガベージコレクションモジュール４０２は、無効なページの数又はホスト構成値よりも低い書き込み増幅率に基づいてガベージコレクション候補（ブロック）を探す。候補が見つかった場合、ガベージコレクションモジュール４０２はガベージコレクションを開始し、そうでない場合、ガベージコレクションモジュール４０２はガベージコレクション候補を探し続ける。書き込み増幅率は、ブロックアドレス指定可能な不揮発性メモリ内の有効なページの不必要な再配置を制御し、その結果、ＨＣＧＣによって耐久性が低下しないことを保証するために使用される。

【0065】

ブロック７０２において、ガベージコレクションモジュール４０２は、スタティックランダムアクセスメモリ２３０内のバッファ２１６の一部を割り当てる。

【0066】

ブロック７０４において、ガベージコレクションバッファの一部が利用可能な場合、処理はブロック７０６に進む。そうでない場合、処理はブロック７００に進む。

【0067】

ブロック７０６において、ガベージコレクションモジュール４０２は、ブロックアドレス指定可能な不揮発性メモリからＧＣブロックを読み取る。

【0068】

ブロック７０８において、ガベージコレクションモジュール４０２は、候補ブロックからブロックアドレス指定可能な不揮発性メモリ内の書き込み先ブロックにＧＣブロックを書き込む。

【0069】

一実施形態では、ホストは、ＴＲＩＭ又は上書きにより、有効なデータを記憶しなくなったブロックアドレス指定可能な不揮発性メモリを解放するために、低ＩＯの期間中に制御されたガベージコレクション動作をトリガする。最小の予約済みＮＡＮＤダイ帯域幅は、エラー処理及びエラー防止に使用できる。別の実施形態では、ホストは、ＩＯアイドル時間中に制御されたガベージコレクション動作をトリガする。

【0070】

ソリッドステートドライブ内のＮＡＮＤダイへの書き込み帯域幅は、ホスト書き込み及びガベージコレクションのための書き込みに分割されるため、複雑なマルチスレッドデータセンタのワークロードでは持続書き込み帯域幅が変化し得る。

【0071】

図８及び図９は、ソリッドステートドライブ１０２の内部状態及び測定された読み取りサービス品質に基づいて、ソリッドステートドライブ１０２内のガベージコレクション及びバッファ使用に使用されるダイの数４１０を適合させるための方法を示す。制御されたガベージコレクション制御ポイント（ダイの数４１０と、ガベージコレクションバッファ２０４及びホストバッファ２０８に割り当てられたバッファ２１６の比率）は、ソリッドステートドライブ１０２に必要な読み取りサービス品質を提供しながら、ＮＡＮＤダイの帯域幅利用を最適化するように自動的に調整される。

【0072】

ホスト回路１１２は、ソリッドステートドライブ１０２に必要な読み取りサービス品質のための開始点４０８、最大書き込み増幅率４１２を構成する。必要な読み取りサービス品質は、ホストによって直接構成でき、ホスト回路１１２によって構成されたダイの数４１０から導出できるか、又はホスト回路１１２によって構成された書き込み時の読み取りの衝突確率から導出できる。

【0073】

ダイの数４１０は、プログラムの一時停止、再開時間及びプログラムの一時停止、再開中に許可される読み取りの数に基づいて、ホストが要求する読み取りサービス品質を計算するために使用される。ソリッドステートドライブ１０２は、読み取りサービス品質とダイの数４１０の内部テーブルを経験的に推定し、維持できる。ソリッドステートドライブ１０２は、読み取りサービス品質と書き込み時の読み取りの確率の内部テーブルを経験的に推定し、維持できる。ソリッドステートドライブ１０２は、低ホストＩＯ及び高ホストＩＯの期間中に、ガベージコレクションのためのＮＡＮＤダイの帯域幅利用を自動的に増減させることができる。低ホストＩＯの期間では、制御されたガベージコレクションを実行するためのＮＡＮＤダイの数を増やすことによって、ガベージコレクションに使用されるＮＡＮＤダイの帯域幅を増やすことができる。

【0074】

図８は、時間枠中の測定された読み取りサービス品質に基づいて、ガベージコレクションに使用されるダイの数４１０及びソリッドステートドライブ１０２内のガベージコレクションに使用されるバッファ２１６の比率を適合させるためにソリッドステートドライブ１０２内で実行される方法を示すフローグラフである。

【0075】

ブロック８００において、制御されたガベージコレクションモジュール４０２は、読み取りサービス品質、又は時間枠（期間）中にガベージコレクション書き込みと衝突したホスト読み取りの割合を段階的に監視する。実施形態では、時間枠は約１０秒である。

【0076】

ブロック８０２において、読み取りサービス品質が、要求された読み取りサービス品質の閾値を超えた場合、処理はブロック８０４に進む。そうでない場合、処理はブロック８００に進む。

【0077】

ブロック８０４において、制御されたガベージコレクションマネージャ４００は、ダイの数４１０をゼロに設定することによって制御されたガベージコレクションを無効にする。

【0078】

ブロック８０６において、残りの時間枠の間、制御されたガベージコレクションが無効になる。

【0079】

ブロック８０８において、時間枠の終了時に、ダイの数４１０を非ゼロの数に設定することによって、制御されたガベージコレクションが有効になる。

【0080】

図９は、比例・積分・微分制御を使用して測定された帯域幅利用に基づいてソリッドステートドライブ１０２内のガベージコレクション及びバッファ使用に使用されるダイの数４１０を適合させるためにソリッドステートドライブ１０２内で実行される方法を示すフローグラフである。

【0081】

ブロック９００において、各時間枠の終了時に、制御されたガベージコレクションマネージャ４００は、読み取りサービス品質を測定する。例えば、読み取りサービス品質は、一定期間にわたるホスト読み取り動作のための読み取り遅延を監視することによって測定できる。

【0082】

ブロック９０２において、制御されたガベージコレクションマネージャ４００は、現在の読み取りサービス品質を、要求された読み取りサービス品質と比較する。

【0083】

ブロック９０４において、比較の結果に基づいて、制御されたガベージコレクションマネージャ４００はブロック９０６に進み、ダイの数４１０を修正するか、又はブロック９０８に進む。

【0084】

ブロック９０６において、制御されたガベージコレクションマネージャ４００は、要求された読み取りサービス品質及び現在の読み取りサービス品質の間の差としてエラー値を計算し、比例項、積分項、及び微分項に基づいて補正を適用する比例・積分・微分（ｐｒｏｐｏｒｔｉｏｎａｌ－ｉｎｔｅｇｒａｌ－ｄｅｒｉｖａｔｉｖｅ：ＰＩＤ）アルゴリズムを使用してダイの数を修正する。

【0085】

ブロック９０８において、時間枠が終了した場合、処理はブロック９００に進む。

【0086】

図１０は、ソリッドステートドライブ１０２を含むコンピュータシステム１０００の一実施形態のブロック図である。コンピュータシステム１０００は、限定されないが、サーバ、ワークステーションコンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、及び／又はタブレットコンピュータを含むコンピューティングデバイスに対応できる。

【0087】

コンピュータシステム１０００は、プロセッサ、グラフィックス、メモリ、及び入力／出力（Ｉ／Ｏ）制御ロジックを１つのＳｏＣパッケージに組み合わせるシステムオンチップ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ：ＳＯＣ又はＳｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）１００４を含む。ＳｏＣ１００４は、少なくとも１つの中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）モジュール１００８、揮発性メモリ１０２６及び／又は不揮発性メモリ１０２２に結合され得るメモリコントローラ１０１４、及びグラフィックスプロセッサユニット（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ：ＧＰＵ）１０１０を含む。他の実施形態では、メモリコントローラ１０１４は、ＳｏＣ１００４の外部にあり得る。ＣＰＵモジュール１００８は、少なくとも１つのプロセッサコア１００２及びレベル２（Ｌ２）キャッシュ１００６を含む。

【0088】

図示されていないが、プロセッサコア１００２のそれぞれは、１つ又は複数の命令／データキャッシュ、実行ユニット、プリフェッチバッファ、命令キュー、分岐アドレス計算ユニット、命令デコーダ、浮動小数点ユニット、リタイアユニットなどを内部に含み得る。１つの実施形態による、ＣＰＵモジュール１００８は、インテル（登録商標）社によって提供されるプロセッサのようなシングルコア又はマルチコア汎用プロセッサに対応できる。

【0089】

グラフィックスプロセッサユニット（ＧＰＵ）１０１０は、１つ又は複数のＧＰＵコア、及びＧＰＵコアのグラフィックス関連データを記憶できるＧＰＵキャッシュを含み得る。ＧＰＵコアは、１つ又は複数の実行ユニット及び１つ又は複数の命令及びデータキャッシュを内部に含み得る。さらに、グラフィックスプロセッサユニット（ＧＰＵ）１０１０は、１つ又は複数の頂点処理ユニット、ラスタライズユニット、メディア処理ユニット、及びコーデックなど、図１０に示されていない他のグラフィックスロジックユニットを含み得る。

【0090】

Ｉ／Ｏサブシステム１０１２内には、プロセッサコア１００２内で利用されるホスト通信プロトコルを特定のＩ／Ｏデバイスと互換性のあるプロトコルに変換するために、１つ又は複数のＩ／Ｏアダプタ１０１６が存在する。アダプタが変換に利用できる一部のプロトコルには、ペリフェラルコンポーネントインターコネクト（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ：ＰＣＩ）－エクスプレス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ：ＰＣＩｅ）；ユニバーサルシリアルバス（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ：ＵＳＢ）；シリアルアドバンストテクノロジアタッチメント（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ：ＳＡＴＡ）及び電気電子技術者協会（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ：ＩＥＥＥ）１５９４「ファイヤワイヤ」がある。

【0091】

Ｉ／Ｏアダプタ１０１６は、例えば、ディスプレイ及び／又はタッチスクリーンディスプレイ１０４０、プリンタ、キーパッド、キーボード、通信ロジック、有線及び／又は無線を含むユーザインターフェースデバイス、ハードディスクドライブ（「Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ：ＨＤＤ」）、ソリッドステートドライブ（「Ｓｏｌｉｄ－Ｓｔａｔｅ Ｄｒｉｖｅ：ＳＳＤ」）、リムーバブルストレージメディア、デジタルビデオディスク（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄｉｓｋ：ＤＶＤ）ドライブ、コンパクトディスク（Ｃｏｍｐａｃｔ Ｄｉｓｋ：ＣＤ）ドライブ、独立ディスクの冗長アレイ（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙ ｏｆ Ｉｎｄｅｐｅｎｄｅｎｔ Ｄｉｓｋ：ＲＡＩＤ）、テープドライブを含むストレージデバイス、又はその他のストレージデバイスを含み得る外部Ｉ／Ｏデバイス１０２４と通信できる。ストレージデバイスは、限定されないが、ＳＡＳ（シリアルアタッチド小型コンピュータシステムインターフェース（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ））、ＰＣＩｅ（ペリフェラルコンポーネントインターコネクトエクスプレス）、ＮＶＭｅ（ＮＶＭエクスプレス） ｏｖｅｒ ＰＣＩｅ（ペリフェラルコンポーネントインターコネクトエクスプレス）、及びＳＡＴＡ（シリアルＡＴＡ（アドバンストテクノロジアタッチメント））を含む様々なプロトコルの１つ又は複数を使用して、１つ又は複数のバスを通じて通信可能及び／又は物理的に結合され得る。

【0092】

さらに、１つ又は複数の無線プロトコルＩ／Ｏアダプタが存在し得る。無線プロトコルの例としては、特に、ＩＥＥＥ８０２．１５及びＢｌｕｅｔｏｏｔｈ（登録商標）４．０などのパーソナルエリアネットワーク；ＩＥＥＥ８０２．１１ベースの無線プロトコル；及びセルラプロトコルなどの無線ローカルエリアネットワークで使用される。

【0093】

Ｉ／Ｏアダプタ１０１６は、ソリッドステートドライブコントローラ回路１０４、ホストインターフェース回路２０２、及び１つ又は複数の不揮発性メモリダイ２１０－１、…、２１０－Ｎを含むブロックアドレス指定可能な不揮発性メモリ１０８を含むソリッドステートドライブ（「ＳＳＤ」）１０２と通信することもできる。ソリッドステートドライブコントローラ回路１０４は、ファームウェア２１３、ガベージコレクションバッファ２０４、及びホストバッファ２０８を含む。

【0094】

Ｉ／Ｏアダプタ１０１６は、バス１２０を介してＮＶＭｅ（ＮＶＭエクスプレス）ｏｖｅｒ ＰＣＩｅ（ペリフェラルコンポーネントインターコネクトエクスプレス）プロトコルを使用して、ソリッドステートドライブ１０２内のホストインターフェース回路２０２に通信可能に結合されるペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）アダプタを含み得る。

【0095】

揮発性メモリとは、デバイスへの電力供給が遮断された場合に、状態（したがって、その中に記憶されるデータ）が不定になるメモリである。動的揮発性メモリでは、状態を維持するためにデバイスに記憶されているデータをリフレッシュする必要がある。動的揮発性メモリの一例には、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、又はシンクロナスＤＲＡＭ（ＳＤＲＡＭ）などのいくつかのバリアントがある。本明細書に記載されるように、メモリサブシステムは、ＤＤＲ３（ダブルデータレートバージョン３、２００７年６月２７日にＪＥＤＥＣ（半導体技術協会）によって最初にリリース）などのいくつかのメモリ技術と互換性があり得る。ＤＤＲ４（ＤＤＲバージョン４、ＪＥＳＤ７９－４、２０１２年９月にＪＥＤＥＣによって最初に公開された）、ＤＤＲ５（ＤＤＲバージョン５、ＪＥＳＤ７９－５、２０２０年７月に最初に公開された）、ＬＰＤＤＲ３（低電力ＤＤＲバージョン３、ＪＥＳＤ２０９－３Ｂ、２０１３年８月にＪＥＤＥＣによって）、ＬＰＤＤＲ４（ＬＰＤＤＲバージョン４、ＪＥＳＤ２０９－４、２０１４年８月にＪＥＤＥＣによって最初に公開）、ＬＰＤＤＲ５（ＬＰＤＤＲバージョン５、ＪＥＳＤ２０９－５Ａ、２０２０年１月にＪＥＤＥＣによって最初に公開）、ＷＩ０２（ワイド入力／出力バージョン２、ＪＥＳＤ２２９－２、２０１４年８月にＪＥＤＥＣによって最初に公開）、ＨＢＭ（高帯域幅メモリ、ＪＥＳＤ２３５、２０１３年１０月にＪＥＤＥＣによって最初に公開）、ＨＢＭ２（ＨＢＭバージョン２、ＪＥＳＤ２３５Ｃ、２０２０年１月にＪＥＤＥＣによって最初に公開）、又はＨＢＭ３（ＨＢＭバージョン３、現在ＪＥＤＥＣで議論中）、又はその他又はメモリ技術の組み合わせ、及びそのような仕様の派生物又は拡張に基づく技術などのいくつかのメモリ技術と互換性があり得る。ＪＥＤＥＣ規格は、ｗｗｗ．ｊｅｄｅｃ．ｏｒｇで入手できる。

【0096】

オペレーティングシステム１４２は、メモリ割り当て及びＩ／Ｏデバイスへのアクセスを含むコンピュータハードウェア及びソフトウェアを管理するソフトウェアである。オペレーティングシステムの例には、Ｍｉｃｒｏｓｏｆｔ（登録商標）Ｗｉｎｄｏｗｓ（登録商標）、Ｌｉｎｕｘ（登録商標）、ｉＯＳ（登録商標）、Ａｎｄｒｏｉｄ（登録商標）が含まれる。

【0097】

電源１０４２は、システム１０００の構成要素に電力を供給する。より具体的には、電源１０４２は、典型的には、システム１０００の構成要素に電力を供給するために、システム１０００の１つ又は複数の電力供給１０４４とインターフェースする。一例では、電力供給１０４４は、壁コンセントに差し込むためのＡＣ－ＤＣ（交流から直流）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電）電源１０４２とすることができる。一例では、電源１０４２は、外部ＡＣ－ＤＣコンバータなどのＤＣ電源を含む。一例では、電源１０４２又は電力供給１０４４は、充電フィールドに近接して充電するための無線充電ハードウェアを含む。一例では、電源１０４２は、内部電池又は燃料電池電源を含むことができる。

【0098】

本明細書に例示されるフロー図は、様々なプロセスアクションのシーケンスの例を提供する。フロー図は、ソフトウェア又はファームウェアルーチンによって実行される動作、及び物理的動作を示すことができる。１つの実施形態では、フロー図は、ハードウェア及び／又はソフトウェアの形で実施され得る有限ステートマシン（ＦＳＭ）の状態を示し得る。特定のシーケンス又は順序で示されているが、特に明記しない限り、アクションの順序は修正できる。したがって、例示される実施形態は一例として理解されるべきであり、プロセスは異なる順序で実行でき、いくつかのアクションは、並列に実行することができる。さらに、様々な実施形態では１つ又は複数のアクションを省略することができ、したがって、すべての実施形態ですべてのアクションが必要なわけではない。他のプロセスフローが可能である。

【0099】

様々な動作又は機能が本明細書に記載されている限り、それらはソフトウェアコード、命令、構成、及び／又はデータとして記載又は定義することができる。コンテンツは、直接実行可能（「オブジェクト」又は「実行可能」形式）、ソースコード、又は差分コード（「デルタ」又は「パッチ」コード）にすることができる。本明細書に記載の実施形態のソフトウェアコンテンツは、コンテンツが記憶された製品を介して、又は通信インターフェースを介してデータを送信するための通信インターフェースを動作させる方法を介して提供することができる。機械可読記憶媒体は、記述された機能又は動作を機械に実行させることができ、記録可能／記録不可能な媒体（例えば、読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイスなど）などの機械（例えば、コンピューティングデバイス、電子システムなど）によってアクセス可能な形態で情報を記憶する任意の機構を含む。通信インターフェースは、メモリバスインターフェース、プロセッサバスインターフェース、インターネット接続、ディスクコントローラなどのような、別のデバイスと通信するためのハードワイヤード、無線、光学などの媒体のいずれかとインターフェースする任意の機構を含む。通信インターフェースは、ソフトウェアコンテンツを記述するデータ信号を提供するために、構成パラメータを提供すること、及び／又は通信インターフェースを準備するための信号を送信することによって構成することができる。通信インターフェースは、通信インターフェースに送信される１つ又は複数のコマンド又は信号を介してアクセスすることができる。

【0100】

本明細書に記載の様々な構成要素は、記載される動作又は機能を実行するための手段とすることができる。本明細書に記載の各構成要素は、ソフトウェア、ハードウェア、又はそれらの組み合わせを含む。構成要素は、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタルシグナルプロセッサ（ＤＳＰ）など）、組み込みコントローラ、ハードワイヤード回路などとして実装することができる。

【0101】

本明細書に記載される内容に加えて、開示される実施形態及び本発明の実装に対して、それらの範囲から逸脱することなく様々な修正を行うことができる。

【0102】

したがって、本明細書の例示及び例は、限定的な意味ではなく、例示的な意味で解釈されるべきである。本発明の範囲は、以下の特許請求の範囲を参照することによってのみ評価されるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【国際調査報告】