特表 2024-512016 フラックスゲート電流変換器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-18

(54)【発明の名称】フラックスゲート電流変換器

(51)【国際特許分類】

   G01R 33/04 20060101AFI20240311BHJP

   G01R 15/18 20060101ALI20240311BHJP

【ＦＩ】

G01R33/04

G01R15/18 B

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023558190

(86)(22)【出願日】2022-03-15

(85)【翻訳文提出日】2023-11-07

(86)【国際出願番号】 EP2022056763

(87)【国際公開番号】W WO2022200135

(87)【国際公開日】2022-09-29

(31)【優先権主張番号】21164001.6

(32)【優先日】2021-03-22

(33)【優先権主張国・地域又は機関】EP

(81)【指定国・地域】

(71)【出願人】

【識別番号】520011360

【氏名又は名称】レム・インターナショナル・エスエイ

(74)【代理人】

【識別番号】100101890

【弁理士】

【氏名又は名称】押野 宏

(74)【代理人】

【識別番号】100098268

【弁理士】

【氏名又は名称】永田 豊

(72)【発明者】

【氏名】ミレー・ファビアン

(72)【発明者】

【氏名】トロンベルト・ステファン

【テーマコード（参考）】

2G017

2G025

【Ｆターム（参考）】

2G017AA02

2G017AB09

2G017AC09

2G017AD42

2G017BA03

2G017BA08

2G025AA14

2G025AB14

2G025AC04

(57)【要約】

フラックスゲート電流変換器（２）であって、制御回路（３）と、フラックスゲート磁場検出器（４）を含むフラックスゲート測定装置（７）と、を含み、フラックスゲート磁場検出器は、励磁コイルによって取り囲まれた可飽和軟磁性コアを含み、制御回路は、励磁コイルに接続された励磁コイル駆動回路（１４）と、軟磁性コアを交互に飽和させるために交流励磁電流Ｉｆｘを生成するように構成された励磁コイル駆動回路に接続されたコントローラ（１８）と、を含む、フラックスゲート電流変換器。コントローラは、励磁コイルによって出力される測定信号（１９）を受信するために、励磁コイルに接続された１ビットシグマデルタアナログ－デジタル変換器（ＡＤＣ）（２１）を含む少なくとも１つの入力を含むＦＰＧＡ（フィールドプログラマブルゲートアレイ）の形態である。

【特許請求の範囲】

【請求項1】

フラックスゲート電流変換器（２）であって、
制御回路（３）と、
フラックスゲート磁場検出器（４）を含むフラックスゲート測定装置（７）と、
を含み、
前記フラックスゲート磁場検出器は、励磁コイルによって取り囲まれた可飽和軟磁性コアを含み、
前記制御回路は、前記励磁コイルに接続された励磁コイル駆動回路（１４）と、前記軟磁性コアを交互に飽和させるために交流励磁電流Ｉ_ｆｘを生成するように構成された前記励磁コイル駆動回路に接続されたコントローラ（１８）と、を含み、
前記コントローラは、複数の入力回路部分を含むＦＰＧＡ（フィールドプログラマブルゲートアレイ）の形態であり、各入力回路部分は、前記励磁コイルによって出力される測定信号（１９）を受信するために前記励磁コイルに接続された１ビットシグマデルタアナログ－デジタル変換器（ＡＤＣ）（２１）を含み、各入力回路部分は、前記ＦＰＧＡのＬＶＤＳ（低電圧差動信号）コンパレータ入力を含み、前記１ビットシグマデルタアナログ－デジタル変換器（２１）のビットストリーム出力信号は、デジタルフィルタ（３２）に供給される前に追加されることを特徴とする、フラックスゲート電流変換器。

【請求項2】

前記１ビットシグマデルタアナログ－デジタル変換器（ＡＤＣ）は、前記ＬＶＤＳの第１の入力（２３）に直列に接続された第１の抵抗器（Ｒ１）と、基準電位と前記第１の入力との間に接続された第１のコンデンサ（Ｃ１）と、前記ＬＶＤＳの出力（２５）および前記第１の入力からのフィードバックループと、を含み、前記フィードバックループは、１ビットＤＡＣ（２７ｄ）および第２の抵抗器（Ｒ２）を含む、請求項１に記載の電流変換器。

【請求項3】

前記ＦＰＧＡは、電圧制御信号を供給するためにＲＣフィルタ（３１ａ）を介して前記励磁コイルに接続された１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力（２７ａ）を含み、前記電圧制御信号は、前記フラックスゲート検出器の前記励磁コイルに交流励磁電流を供給するために前記励磁コイル駆動回路の増幅器（２０）に供給される、請求項１に記載の電流変換器。

【請求項4】

補償コイルをさらに含み、前記制御回路は、前記フラックスゲート測定装置の前記補償コイルに、一次電流Ｉｐの磁場を打ち消そうとする補償電流Ｉｓを供給する補償コイル駆動回路（１３）を含み、前記ＦＰＧＡは、前記補償コイル駆動回路に電圧制御信号を供給するために、ＲＣフィルタ（３１ｂ）を介して前記補償電流コイルに接続された１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力（２７ｂ）を含む、請求項１に記載の電流変換器。

【請求項5】

リップルキャンセルコイル（２６）をさらに含み、前記制御回路は、前記フラックスゲート測定装置の前記補償コイルに、一次電流Ｉｐの磁場を打ち消そうとする補償電流Ｉｓを供給するリップルキャンセルコイル駆動回路（２８）を含み、前記ＦＰＧＡは、前記リップルキャンセルコイル駆動回路に電圧制御信号を供給するために、ＲＣフィルタ（３１ｃ）を介して前記リップル電流キャンセルコイルに接続された１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力（２７ｃ）を含む、請求項１に記載の電流変換器。

【請求項6】

前記ＦＰＧＡは、角が丸みを帯びた台形状の波形を有する前記励磁コイルのための励磁電圧制御信号Ｖｅを生成するように構成された励磁電圧制御回路部分（２２）を含む、請求項１に記載の電流変換器。

【請求項7】

請求項１から６のいずれか一項に記載のフラックスゲート電流変換器（２）を動作させる方法であって、
前記フラックスゲート磁場検出器の前記励磁コイルのための励磁信号を、角が丸みを帯びた台形状の波形として生成することを含むことを特徴とする、方法。

【請求項8】

前記台形状の波形は、前記ＦＰＧＡのメモリに格納されたフラックスゲート励磁ルックアップテーブル（２９）を使用して生成される、請求項７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、フラックスゲート検出器を備えた電流変換器、特にフラックスゲート検出器を備えた閉ループ電流変換器に関する。

【背景技術】

【0002】

フラックスゲート電流変換器は、周知であり、多くの電流感知用途に使用されている。フラックスゲート電流変換器は、通常、励磁コイル６に囲まれた可飽和軟磁性コア４を有する磁場検出器を含む。多くのフラックスゲート変換器では、測定される電流を搬送する一次導体が、磁場検出器の中央通路を通って延びる。閉ループ変換器では、磁場検出器に磁気的に結合され、フィードバック回路において信号処理回路に接続された補償コイルがあり、補償コイルは、一次導体によって発生する磁場を打ち消そうとする。このような配置は周知である。補償コイルがなく、測定される電流を搬送する一次導体のみがある開ループ方式でフラックスゲートを使用することも可能である。しかし、フラックスゲート磁場検出器の感度が高いことを考慮すると、それらは、主に閉ループ構成で使用される。

【0003】

フラックスゲート検出器を備えた閉ループ電流変換器が、米国特許第１０１２６３３２号に記載されている。前述の特許に記載されるようなフラックスゲート検出器を備えた電流変換器は、有利には、磁気回路コアに囲まれた変換器の中央領域を通って延びる１つ以上の一次導体に流れる電流または差動電流を非常に正確な測定を提供する。フラックスゲート検出器は、広く使用されているホール効果検出器と比較して、高い感度および低いオフセットを有する。フラックスゲート検出器の磁性コアを飽和させるための励磁電流を駆動するだけでなく、補償電流およびリップル補償電流を駆動するために必要な電子機器により、このような電流変換器は、ホール効果検出器を備えた従来の開ループ電流変換器に比べて、高価になり、コンパクトではなくなる。

【0004】

典型的には、前述のフラックスゲートタイプの電流変換器では、十分に高い性能を保証するために、２つのコアを備えたマイクロコントローラ（デジタル信号プロセッサＤＳＰ）が一般に必要であり、１つのコアはフラックスゲートを連続的に励磁し、フラックスゲート電流情報をリアルタイムで取得するために使用され、もう１つのコアは、計算を管理し、通信し、実行するために使用される。また、マイクロコントローラは、典型的には、１６ビットの差動アナログ－デジタルＡＤＣ変換器を有し、例えば１０メガヘルツで動作する高分解能パルス幅変調（ＰＷＭ）信号を生成する。しかし、このようなＤＳＰのコストはかなり高く、典型的には、フラックスゲート検出器を備えた電流変換器により必要とされる信号処理機能専用に使用するために厳密に必要とされるものを超える、あるサイズの回路基板上に実装する必要がある。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の目的は、非常に正確で、製造および実装するのにコスト効率のよい、フラックスゲート検出器を備えた電流変換器を提供することである。

【0006】

ユーザーの要求に応じて容易に調整または較正され得るフラックスゲート検出器を備えた電流変換器を提供することが有利である。

【0007】

非常に正確で、低いオフセットを有し、実装が容易であり、かつコスト効率がよく信頼性の高い方法で異なる電流測定範囲に合わせて容易に設定され得る、電流変換器を提供することが有利である。

【0008】

設置および操作が簡単なフラックスゲート電流変換器を提供することが有利である。

【課題を解決するための手段】

【0009】

本発明の目的は、請求項１に記載のフラックスゲート電流変換器および請求項７に記載のフラックスゲート電流変換器を動作させる方法を提供することによって達成された。

【0010】

本明細書に開示されるのは、制御回路と、フラックスゲート磁場検出器を含むフラックスゲート測定装置と、を含む、フラックスゲート電流変換器であり、フラックスゲート磁場検出器は、励磁コイルによって取り囲まれた可飽和軟磁性コアを含み、制御回路は、励磁コイルに接続された励磁コイル駆動回路と、軟磁性コアを交互に飽和させるために交流励磁電流Ｉｆｘを生成するように構成された励磁コイル駆動回路に接続されたコントローラと、を含み、コントローラは、励磁コイルによって出力される測定信号を受信するために励磁コイルに接続された１ビットシグマデルタアナログ－デジタル変換器（ＡＤＣ）を含む少なくとも１つの入力を含むＦＰＧＡ（フィールドプログラマブルゲートアレイ）の形態であることを特徴とする。

【0011】

前記少なくとも１つの入力は、ＦＰＧＡのＬＶＤＳ（低電圧差動信号）入力またはコンパレータ入力を含む。ＬＶＤＳ入力はコンパレータとして作用することもでき、また、コンパレータとして指定された入力回路は本発明のシグマデルタ（ΣΔ）変調器回路にも使用され得ることに留意されたい。

【0012】

ＦＰＧＡは、それぞれ１ビットシグマデルタアナログ－デジタル変換器（ＡＤＣ）を含む複数の入力を含み、複数の１ビットシグマデルタアナログ－デジタル変換器のビットストリーム出力信号は、デジタルフィルタに供給される前に追加される。

【0013】

有利な実施形態では、１ビットシグマデルタアナログ－デジタル変換器（ＡＤＣ）は、ＬＶＤＳの第１の入力に直列に接続された第１の抵抗器（Ｒ１）と、基準電位と第１の入力との間に接続された第１のコンデンサ（Ｃ１）と、ＬＶＤＳの出力および第１の入力からのフィードバックループと、を含み、フィードバックループは、１ビットＤＡＣおよび第２の抵抗器（Ｒ２）を含む。

【0014】

有利な実施形態では、ＦＰＧＡは、電圧制御信号を供給するためにＲＣフィルタを介して励磁コイルに接続された１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力を含み、電圧制御信号は、フラックスゲート検出器の励磁コイルに交流励磁電流を供給するため励磁コイル駆動回路の増幅器に供給される。

【0015】

有利な実施形態では、変換器は補償コイルをさらに含み、制御回路は、フラックスゲート測定装置の補償コイルに、一次電流Ｉｐの磁場を打ち消そうとする補償電流Ｉｓを供給する補償コイル駆動回路を含み、ＦＰＧＡは、補償コイル駆動回路に電圧制御信号を供給するために、ＲＣフィルタを介して補償電流コイルに接続された１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力を含む。

【0016】

有利な実施形態では、電流変換器は、リップルキャンセルコイルをさらに含み、制御回路は、フラックスゲート測定装置の補償コイルに、一次電流Ｉｐの磁場を打ち消そうとする補償電流Ｉｓを供給するリップルキャンセルコイル駆動回路を含み、ＦＰＧＡは、リップルキャンセルコイル駆動回路に電圧制御信号を供給するために、ＲＣフィルタを介してリップル電流キャンセルコイルに接続された１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力を含む。

【0017】

有利な実施形態では、ＦＰＧＡは、角が丸みを帯びた台形状の波形を有する励磁コイルのための励磁電圧制御信号Ｖｅを生成するように構成された励磁電圧制御回路部分を含む。

【0018】

有利な実施形態では、ＦＰＧＡは、それぞれ１ビットシグマデルタアナログ－デジタル変換器（ＡＤＣ）を含む複数の入力を含み、各ＡＤＣの１ビットストリームは、デジタルフィルタへの入力前に追加される。

【0019】

有利な実施形態では、前記請求項は、方法が、フラックスゲート磁場検出器の励磁コイルのための励磁信号を、角が丸みを帯びた台形状の波形として生成することを含むことを特徴とする。励磁信号を、ノイズを低減するために立ち上がりエッジと立ち下がりエッジをやわらげた（softened rising and falling edges）実質的に矩形の波と見ることもできる。エッジをやわらげる方法は、エッジを正弦波の立ち上がり部分のような低減された高調波波形（reduced harmonic waveform）で置き換えることを含むことができる。

【0020】

有利な実施形態では、台形波形は、ＦＰＧＡのメモリに格納されたフラックスゲート励磁ルックアップテーブルを使用して生成される。

【0021】

本発明のさらなる目的および有利な特徴は、特許請求の範囲、詳細な説明および添付図面から明らかになるであろう。

【図面の簡単な説明】

【0022】

【図1】本発明の一実施形態によるフラックスゲート検出器を備えた電流変換器の概略ブロック図である。

【図2a】本発明の一実施形態による変換器制御回路のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）への入力回路の一部の概略回路図である。

【図2b】変形例の図２ａと同様の図である。

【図2c】さらに別の変形例の図２ｂと同様の図である。

【図3a】先行技術による励磁コイルドライバの正弦波励磁電圧および関連する励磁電流のプロットの概略グラフ表示である。

【図3b】先行技術による励磁コイルドライバの方形励磁電圧および関連する励磁電流のプロットの概略グラフ表示である。

【図4】本発明の一実施形態によるハイブリッド励磁電圧および関連する励磁電流信号のプロットの概略グラフ表示である。

【発明を実施するための形態】

【0023】

図１を参照すると、一次導体１に流れる一次電流Ｉ_Ｐを測定するための電流変換器２は、フラックスゲート測定装置７と、制御回路３と、を含む。

【0024】

フラックスゲート測定装置は、フラックスゲート磁場検出器４と、二次コイル６と、を含む。

【0025】

当技術分野でそれ自体周知のように、二次コイルは、フラックスゲート検出器４に接続されたフィードバックループ１２において、電流Ｉ_Ｓを供給される補償コイルとして作用し、この補償コイルは、測定される電流Ｉ_Ｐを搬送する一次導体１によって発生する磁場を打ち消そうとするものであり、一次導体は、変換器の中央通路１０を通って延びている。

【0026】

フラックスゲート磁場検出器４は、励磁コイル駆動回路１４に接続された励磁コイルに囲まれた可飽和軟磁性コアを含み、励磁コイル駆動回路１４は、軟磁性コアを交互に飽和させるように構成された交流励磁電流Ｉ_ｆｘを発生する。

【0027】

電流変換器は、例えばＷＯ２０１６／０１６０３８からそれ自体既知である、リップル補償機能を実行するために、リップル補償コイル２６に接続されたリップル補償回路２８をさらに含むことができる。

【0028】

リップル補償回路２８は、フラックスゲート検出器４の励磁電流Ｉ_ｆｘによって引き起こされるリップル信号を打ち消そうとするリップル補償電流Ｉ_Ｒを生成するように構成されている。

【0029】

フラックスゲート磁場検出器４の励磁コイルのための励磁電圧信号Ｉ_ｆｘは、制御回路３、特に励磁コイル駆動回路１４に接続されたコントローラ１８によって生成され、励磁コイル駆動回路１４は、コントローラ１８によって出力される励磁コイル制御信号１７を増幅する増幅器２０を含む。

【0030】

本発明の第１の態様によれば、コントローラ１８は、励磁コイルに接続された少なくとも１つのＬＶＤＳ（低電圧差動信号）入力を含むＦＰＧＡ（フィールドプログラマブルゲートアレイ）の形態である。

【0031】

ＬＶＤＳ入力は、励磁コイルによって出力される測定信号１９を受信するために、励磁コイルに接続された１ビットシグマデルタアナログ－デジタル変換器（ＡＤＣ）２１の一部を形成する。

【0032】

図１に示す実施形態では、励磁コイルに接続された２つの１ビットシグマデルタアナログ－デジタル変換器（ＡＤＣ）２１の一部を形成する２つのＬＶＤＳ入力があるが、ＦＰＧＡは、本発明の範囲内で、励磁コイルに接続された１つのみまたは３つ以上のＬＶＤＳ入力を含んでもよい。好ましくは、ＦＰＧＡは、励磁コイルに接続された３つ以上のＬＶＤＳ入力、例えば６つ、８つ、またはそれより多いＬＶＤＳ入力を含む。

【0033】

１ビットシグマデルタアナログ－デジタル変換器（ＡＤＣ）２１は、ＬＶＤＳの第１の入力２３に直列に接続された第１の抵抗器Ｒ１と、基準電位（例えば、接地）と第１の入力２３との間に接続された第１のコンデンサＣ１と、ＬＶＤＳの出力２９および第１の入力２３からのフィードバックループと、を含み、フィードバックループは、１ビットＤＡＣ２７ｄおよび第２の抵抗器Ｒ２を含む。ＬＶＤＳの第２の入力は、基準電圧に接続され、例えばＦＰＧＡ ＬＶＤＳバンクの中点を使用することができる。

【0034】

ＬＶＤＳの入力ラインでは、Ｒ１－Ｃ１回路部品がシグマデルタ変換の積分器を形成し、増幅器１５が、ＬＶＤＳ入力への電圧を調整し、低インピーダンス出力として機能し、シグマデルタ変換が適切に機能することを可能にするのに役立つ。

【0035】

基本的に、ＡＤＣ２１は、オーバーサンプリング変調器と、それに続くデジタル／デシメーションフィルタと、を含み、これらが一緒になって高分解能のデータストリーム出力を生成する。Ｒ１－Ｃ１およびＲｘ－Ｃｘ回路部品は積分器として機能し、ＬＶＤＳ入力はコンパレータとして機能する。次に、システムのクロック周波数（例えば１００ＭＨｚを超える周波数）により、デジタルフィルタ３２の前に追加される、各ＡＤＣ２１のための１ビットストリームが生成される。複数の１ビットシグマデルタ変換器２１を追加することで、ビットストリームの分解能が向上し、ノイズが減少する。

【0036】

有利なことに、ＦＰＧＡのＬＶＤＳ入力を使用して構成される１ビットシグマデルタアナログ－デジタル変換器（ＡＤＣ）２１は、典型的には１００ＭＨｚ超である、ＦＰＧＡ ＬＶＤＳの高周波数動作能力、およびＬＶＤＳによって出力される後続の測定信号のデジタル信号処理により、実装するのに非常にコスト効率が良く、また、高い精度を可能にする。さらに、ＦＰＧＡのＬＶＤＳ入力２９を使用して構成された１ビットシグマデルタアナログ－デジタル変換器（ＡＤＣ）２１は、フラックスゲート電流変換器の一般的な動作温度範囲において、ドリフトをほとんどまたはまったく示さず、安定した測定精度を示す。

【0037】

ＦＰＧＡのもう１つの重要な利点は、ＤＳＰが約８秒を要するのに比べ、ＦＰＧＡは、非常に迅速に、典型的には５００ミリ秒未満で、起動することである。

【0038】

ＦＰＧＡは、有利には、電圧制御信号を供給するためにローパスＲＣフィルタ３１ａを介して励磁コイルに接続された１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力２７ａをさらに含み得、電圧制御信号は、フラックスゲート検出器の励磁コイルに交流励磁電流を供給するために励磁コイル駆動回路１４の増幅器２０に供給される。ＦＰＧＡは、有利なことに、単純なＲＣ回路部品を有する１次ローパスフィルタのみを使用してフィルタリングされ得る高周波数１ビットＤＡＣを可能にし、それにより、アクティブフィルタが不要になる。

【0039】

フラックスゲート励磁ＬＵＴ（ルックアップテーブル）は、フラックスゲート励磁信号を生成するために専用の周波数で読み出されるＮ個の点のテーブルが定義されたものである。このテーブルの各出力値は、ゲイン回路３１によって動的に調整され、励磁調整回路部分３０によって温度または磁性材料の変動などの他のパラメータが補償され得る。

【0040】

変形例（図示せず）では、ＦＰＧＡは、電圧制御信号を供給するためにローパスＲＣフィルタ３１ａを介して励磁コイルへの差動出力ＤＡＣを生成するため２つの１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力２７ａを含むことができ、電圧制御信号は、フラックスゲート検出器の励磁コイルに交流励磁電流を供給するために励磁コイル駆動回路１４の増幅器２０に供給される。

【0041】

ＦＰＧＡは、有利には、電圧制御信号を供給するためにローパスＲＣフィルタを介して補償電流コイルに接続された１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力２７ｂをさらに含み得、電圧制御信号は、変換器装置７の補償コイルに、一次電流Ｉｐの磁場を打ち消そうとする補償電流Ｉｓを供給するために補償コイル駆動回路１３の増幅器２０ｂに供給される。ＡＤＣ入力はデジタルフィルタ３２に供給され、ＣＩＣフィルタ（カスケード積分器コムフィルタ（Cascaded-Integrator-Comb-Filter））とデシメーションフィルタによってフラックスゲート電流をデジタル化する。次に、デジタル化されたフラックスゲート電流は、調整を実行するために補償されなければならないフラックスゲート電流の偶数次高調波を簡単な計算で評価するために処理される。

【0042】

変形例（図示せず）では、ＦＰＧＡは、電圧制御信号を供給するためにローパスＲＣフィルタを介して補償電流コイルに接続された差動出力ＤＡＣを生成するため２つの１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力２７ｂを含み得、電圧制御信号は、補償コイル駆動回路１３の増幅器２０ｂに供給される。

【0043】

ＦＰＧＡは、有利には、電圧制御信号を供給するためにローパスＲＣフィルタ３１ｃを介してリップル電流キャンセルコイル２６に接続された１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力２７ｃをさらに含み得、電圧制御信号は、変換器装置７のリップル電流キャンセルコイル２６にリップルコイルキャンセル電流Ｉｒを供給するためにリップルコイル駆動回路２８の増幅器２０ｃに供給される。

【0044】

変形例（図示せず）では、ＦＰＧＡは、電圧制御信号を供給するためにローパスＲＣフィルタ３１ｃを介してリップル電流キャンセルコイル２６に接続された差動出力ＤＡＣを生成するため２つの１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力２７ｃを含み得、電圧制御信号は、リップルコイル駆動回路２８の増幅器２０ｃに供給される。

【0045】

リップル信号の生成には、励磁信号の生成に関して説明したのと同様のブロックが使用される。ＦＰＧＡによって特定の周波数で読み出されるルックアップテーブルがある。出力はゲイン回路部分３９で動的に調整され、温度調整回路部分３７により温度が補償され得る。変換器ノイズを補償することができるよう、若干の遅延が、遅延回路部分３８によりこのリップル補償に加えられて、ノイズを適切に補償する。

【0046】

図２ａと図２ｂは、分解能とノイズを改善するために擬似差動モードで１ビットシグマデルタＡＤＣを使用する本発明の別の実施形態を示す。図２ｂでは、ＬＶＤＳ入力２１ｂは、ＬＶＤＳ入力２１ａの逆のビットストリームを得るためにシフトされる。図２ａでは、擬似差動モードを生成するためにＬＶＤＳ入力が反転するのを回避するため、反転増幅器３３が使用される。

【0047】

図２Ｃでは、擬似差動モードを生成するために使用される２つの出力を含む差動増幅器３５を使用している。

【0048】

本発明の第２の態様によれば、フラックスゲート磁場検出器の励磁コイルのための励磁電圧信号の形状は、角が丸みを帯びた台形状の波形Ｖｅとして提供される（図４）。その目的は、電圧信号方形波（図３ａ）に比べて励磁電流信号Ｉｅの高周波数成分を低減すると共に、同じピーク値の正弦波信号（図３ｂ）に比べて信号半周期の平均値を高くすることである。これにより、正弦波信号を使用する際に必要とされるものよりも低いピーク電圧を用いてフラックスゲートコアを飽和させることができ、しかし、出力測定信号に悪影響を及ぼす高周波ノイズを発生させる方形電圧を使用する欠点はなくなる。ＦＰＧＡは、角が丸みを帯びた台形状の波形を有する励磁コイルのための励磁電圧制御信号を生成するように構成された励磁電圧制御回路部分２２を含む。台形状の波形は、ＦＰＧＡのメモリに格納されたフラックスゲート励磁ルックアップテーブル２９を使用して生成してもよいし、ＥＰＲＯＭまたはフラッシュメモリを使用して外部で生成してもよい。

【0049】

〔特徴部のリスト〕
一次導体１
電流変換器２
フラックスゲート測定装置７
フラックスゲート磁場検出器４
可飽和軟磁性コア
励磁コイル
二次コイル６
リップル補償コイル２６

制御回路３
フィードバックループ１２
補償電流駆動回路１３
励磁コイル駆動回路１４
増幅器２０
リップル補償回路２８
ＦＰＧＡコントローラ１８
１ビットシグマデルタアナログ－デジタル変換器（ＡＤＣ）２１
ＬＶＤＳ入力２９ａ
１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力２７ａ、２７ｂ、２７ｃ、２７ｄ
ＲＣフィルタ３１ａ、３１ｂ、３１ｃ

一次電流Ｉ_Ｐ
二次電流Ｉ_Ｓ
交流励磁電流Ｉ_ｆｘ
リップルキャンセル電流Ｉ_Ｒ

【0050】

〔実施の態様〕
（１） フラックスゲート電流変換器（２）であって、
制御回路（３）と、
フラックスゲート磁場検出器（４）を含むフラックスゲート測定装置（７）と、
を含み、
前記フラックスゲート磁場検出器は、励磁コイルによって取り囲まれた可飽和軟磁性コアを含み、
前記制御回路は、前記励磁コイルに接続された励磁コイル駆動回路（１４）と、前記軟磁性コアを交互に飽和させるために交流励磁電流Ｉ_ｆｘを生成するように構成された前記励磁コイル駆動回路に接続されたコントローラ（１８）と、を含み、
前記コントローラは、複数の入力回路部分を含むＦＰＧＡ（フィールドプログラマブルゲートアレイ）の形態であり、各入力回路部分は、前記励磁コイルによって出力される測定信号（１９）を受信するために前記励磁コイルに接続された１ビットシグマデルタアナログ－デジタル変換器（ＡＤＣ）（２１）を含み、各入力回路部分は、前記ＦＰＧＡのＬＶＤＳ（低電圧差動信号）コンパレータ入力を含み、前記１ビットシグマデルタアナログ－デジタル変換器（２１）のビットストリーム出力信号は、デジタルフィルタ（３２）に供給される前に追加されることを特徴とする、フラックスゲート電流変換器。
（２） 前記１ビットシグマデルタアナログ－デジタル変換器（ＡＤＣ）は、前記ＬＶＤＳの第１の入力（２３）に直列に接続された第１の抵抗器（Ｒ１）と、基準電位と前記第１の入力との間に接続された第１のコンデンサ（Ｃ１）と、前記ＬＶＤＳの出力（２５）および前記第１の入力からのフィードバックループと、を含み、前記フィードバックループは、１ビットＤＡＣ（２７ｄ）および第２の抵抗器（Ｒ２）を含む、実施態様１に記載の電流変換器。
（３） 前記ＦＰＧＡは、電圧制御信号を供給するためにＲＣフィルタ（３１ａ）を介して前記励磁コイルに接続された１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力（２７ａ）を含み、前記電圧制御信号は、前記フラックスゲート検出器の前記励磁コイルに交流励磁電流を供給するために前記励磁コイル駆動回路の増幅器（２０）に供給される、実施態様１に記載の電流変換器。
（４） 補償コイルをさらに含み、前記制御回路は、前記フラックスゲート測定装置の前記補償コイルに、一次電流Ｉｐの磁場を打ち消そうとする補償電流Ｉｓを供給する補償コイル駆動回路（１３）を含み、前記ＦＰＧＡは、前記補償コイル駆動回路に電圧制御信号を供給するために、ＲＣフィルタ（３１ｂ）を介して前記補償電流コイルに接続された１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力（２７ｂ）を含む、実施態様１に記載の電流変換器。
（５） リップルキャンセルコイル（２６）をさらに含み、前記制御回路は、前記フラックスゲート測定装置の前記補償コイルに、一次電流Ｉｐの磁場を打ち消そうとする補償電流Ｉｓを供給するリップルキャンセルコイル駆動回路（２８）を含み、前記ＦＰＧＡは、前記リップルキャンセルコイル駆動回路に電圧制御信号を供給するために、ＲＣフィルタ（３１ｃ）を介して前記リップル電流キャンセルコイルに接続された１ビットシグマデルタデジタル－アナログ（ＤＡＣ）出力（２７ｃ）を含む、実施態様１に記載の電流変換器。

【0051】

（６） 前記ＦＰＧＡは、角が丸みを帯びた台形状の波形を有する前記励磁コイルのための励磁電圧制御信号Ｖｅを生成するように構成された励磁電圧制御回路部分（２２）を含む、実施態様１に記載の電流変換器。
（７） 実施態様１から６のいずれかに記載のフラックスゲート電流変換器（２）を動作させる方法であって、
前記フラックスゲート磁場検出器の前記励磁コイルのための励磁信号を、角が丸みを帯びた台形状の波形として生成することを含むことを特徴とする、方法。
（８） 前記台形状の波形は、前記ＦＰＧＡのメモリに格納されたフラックスゲート励磁ルックアップテーブル（２９）を使用して生成される、実施態様７に記載の方法。

【図1】

【図2a】

【図2b】

【図2c】

【図3a】

【図3b】

【図4】

【国際調査報告】