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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-03-19
(54)【発明の名称】シングルポートからの共有マルチポートメモリ
(51)【国際特許分類】
G11C 7/10 20060101AFI20240312BHJP
G06F 12/00 20060101ALI20240312BHJP
【ＦＩ】
G11C7/10 480
G06F12/00 560F
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023558217
(86)(22)【出願日】2022-03-18
(85)【翻訳文提出日】2023-09-21
(86)【国際出願番号】 US2022021019
(87)【国際公開番号】W WO2022203970
(87)【国際公開日】2022-09-29
(31)【優先権主張番号】17/210,356
(32)【優先日】2021-03-23
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】591025439
【氏名又は名称】ザイリンクス インコーポレイテッド
【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】バルケ，リチャード・ルイス
(72)【発明者】
【氏名】マクグラス，ジョン・エドワード
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160MM20
(57)【要約】
本明細書の実施形態は、１つ以上のシングルポートメモリ（例えば、１Ｗ又は１Ｒメモリと称される、任意の所与の時間に１つの読み取り又は１つの書き込みのみを実行することができるメモリ）を含むマルチポートメモリシステムについて記載する。すなわち、マルチポートメモリシステムは、システム内のメモリが任意の所与の時間に１つの読み取り又は１つの書き込みしか実行できない場合であっても、複数の読み取り及び書き込み（例えば、１Ｒ／１Ｗ、１Ｒ／３Ｗ、２Ｒ／２Ｗ、３Ｒ／１Ｗなど）を並行して実行することができる。そうすることの利点には、面積及び電力の低減がある。
【特許請求の範囲】
【請求項1】
マルチポートメモリシステムであって、一度に１つの読み取り又は１つの書き込みのみを実行することが可能なシングルポートメモリであって、前記シングルポートメモリのアドレス空間が前記マルチポートメモリシステムのアドレス空間の半分以下である、シングルポートメモリと、
受信された読み取りアドレス及び書き込みアドレスを除算するように構成された除算器と、
前記シングルポートメモリの書き込みデータポートに結合され、前記シングルポートメモリが読み取り動作を実行しているときに、受信された書き込みデータワードを記憶するように構成された、第１のレジスタと、
前記シングルポートメモリの読み取りデータポートに結合され、前記読み取り動作の間に前記シングルポートメモリから読み取られた複数のデータワードのうちの第１のデータワードを記憶するように構成された、第２のレジスタと、を備え、
外部エンティティの観点からは、前記マルチポートメモリシステムが、（ｉ）少なくとも１つの読み取り及び少なくとも１つの書き込み動作を並行して行うこと、又は（ｉｉ）前記シングルポートメモリを使用して複数の読み取り若しくは複数の書き込みを並行して行うこと、のうちの少なくとも１つを実行する、マルチポートメモリシステム。
【請求項2】
書き込み動作の間に、複数のデータワードが前記書き込みデータポートで受信され、前記複数のデータワードのうちの１つが、前記読み取り動作の間に前記第１のレジスタに記憶された前記書き込みデータワードを含む、請求項１に記載のマルチポートメモリシステム。
【請求項3】
前記シングルポートメモリが、各メモリロケーションに複数のデータワードを記憶し、前記複数のデータワードの各々は前記マルチポートメモリシステムの前記アドレス空間内の異なるアドレスに対応するが、前記複数のデータワードは前記シングルポートメモリの前記アドレス空間内の同じアドレスに対応する、請求項１に記載のマルチポートメモリシステム。
【請求項4】
第１の入力において前記読み取りデータポートに接続され、第２の入力において前記第２のレジスタの出力に接続されるマルチプレクサであって、読み取りデータとして、前記読み取り動作の間に前記シングルポートメモリから読み取られた第２のデータワードを送信するか、又は前記第２のレジスタに以前に記憶された前記第１のデータワードを送信するかを選択するように構成されている、マルチプレクサを更に備える、請求項１に記載のマルチポートメモリシステム。
【請求項5】
前記マルチポートメモリシステムは、書き込み制御及び読み取り制御を使用して、任意のサイクルでデータ書き込みを開始及び停止するように構成されており、前記マルチポートメモリシステムが、前記シングルポートメモリと受信された読み取りアドレス信号との間に接続された第１のマルチプレクサであって、前記第１のマルチプレクサの選択信号が前記読み取り制御によって制御される、第１のマルチプレクサと、
前記第１のマルチプレクサの入力に結合され、前記受信された読み取りアドレス信号を記憶するように構成された、第３のレジスタと、
前記書き込みデータポートと受信された書き込みデータとの間に接続された第２のマルチプレクサであって、前記第２のマルチプレクサの選択信号が前記書き込み制御によって制御される、第２のマルチプレクサと、
前記第２のマルチプレクサの入力に結合され、前記受信された書き込みデータの少なくとも一部分を記憶するように構成された、第４のレジスタと、
前記マルチポートメモリシステムの読み取り出力と前記読み取りデータポートとの間に接続された第３のマルチプレクサであって、前記第３のマルチプレクサの選択信号が前記読み取り制御によって制御される、第３のマルチプレクサと、
前記第３のマルチプレクサの入力に結合され、前記読み取りデータポートによって提供された読み取りデータの少なくとも一部分を記憶するように構成された、第５のレジスタと、を備える、請求項１に記載のマルチポートメモリシステム。
【請求項6】
前記読み取りデータポートに結合された複数の読み取りバッファを更に備え、前記複数の読み取りバッファの各々が、それぞれの読み取り動作の間に前記シングルポートメモリから受信された複数のデータワードを記憶するように構成されており、前記複数の読み取りバッファが各々、前記シングルポートメモリによって実行される各読み取り及び書き込み動作の間にそれぞれのデータワードを出力し、前記外部エンティティの前記観点からは、前記マルチポートメモリシステムが、複数の読み取り動作を並行して実行する、請求項１に記載のマルチポートメモリシステム。
【請求項7】
前記書き込みデータポートに結合された複数の書き込みバッファを更に備え、前記複数の書き込みバッファの各々が、前記シングルポートメモリが読み取り動作を実行するときに複数の書き込みデータワードをバッファリングするように構成されており、前記複数の書き込みバッファのうちの少なくとも１つが、書き込み動作を実行するときに、バッファリングされた前記複数の書き込みデータワードのうちの１つを前記シングルポートメモリに出力し、前記外部エンティティの前記観点からは、前記マルチポートメモリシステムが、複数の書き込み動作を並行して実行する、請求項１に記載のマルチポートメモリシステム。
【請求項8】
前記読み取りデータポートに結合された複数の読み取りバッファと、前記書き込みデータポートに結合された複数の書き込みバッファと、を更に備え、前記マルチポートメモリシステムが、前記複数の読み取り及び書き込みバッファのサブセットを選択的に使用することによって、１Ｒ／ｘＷ、ｙＲ／ｘＷ、ｙＲ／１Ｗ、ｘＷ、又はｙＲメモリのうちの１つとして機能するように構成可能であり、ｘ及びｙが、２以上の整数値である、請求項１に記載のマルチポートメモリシステム。
【請求項9】
前記複数の読み取りバッファ及び前記複数の書き込みバッファが動的に選択可能であり、その結果、前記マルチポートメモリシステムが、１Ｒ／ｘＷ、ｙＲ／ｘＷ、ｙＲ／１Ｗ、ｘＷ、又はｙＲメモリのうちの１つから、異なる数の読み取り又は書き込みを並行して実行するように切り替えることができる、請求項８に記載のマルチポートメモリシステム。
【請求項10】
前記シングルポートメモリが、ピークキャンセル－クレストファクタ低減（ＰＣ－ＣＦＲ）のためのパルスデータを記憶し、前記マルチポートメモリシステムが、ポートを使用して前記シングルポートメモリに結合された複数のパルスキャンセルユニットを備える、請求項１に記載のマルチポートメモリシステム。
【請求項11】
シングルポートメモリを使用して、読み取り及び書き込みを並行して実行するための方法であって、第１のサイクルの間に、書き込みデータポートを使用して前記シングルポートメモリに第１の複数のデータワードを書き込むことと、
第２のサイクルの間に、読み取りデータポートを使用して、前記シングルポートメモリの第１のメモリアドレスから第２の複数のデータワードを読み取ることと、
前記第２のサイクルの間に、前記読み取りデータポートに結合された第１のレジスタに、前記第２の複数のデータワードのうちの第１のデータワードを記憶することと、
前記第２のサイクルの間に、前記第２の複数のデータワードのうちの第２のデータワードを、読み取りデータとして出力することと、
前記第２のサイクルの間に、前記シングルポートメモリの書き込みデータポートに結合された第２のレジスタに、第１の受信されたワードを記憶することと、
第３のサイクルの間に、前記書き込みデータポートを使用して、前記第１の受信されたワード及び第２の受信されたワードを、前記シングルポートメモリの第２のメモリアドレスに書き込むことと、
前記第３のサイクルの間に、前記第２の複数のデータワードのうちの前記第２のデータワードを、読み取りデータとして出力することと、を含む、方法。
【請求項12】
外部エンティティの観点からは、前記シングルポートメモリが、（ｉ）少なくとも１つの読み取りと少なくとも１つの書き込み動作とを並行して行うこと、又は（ｉｉ）複数の読み取り若しくは複数の書き込みを並行して行うこと、のうちの少なくとも１つを実行するマルチポートメモリシステムの一部である、請求項１１に記載の方法。
【請求項13】
前記シングルポートメモリのアドレス空間が、前記マルチポートメモリシステムのアドレス空間の半分以下である、請求項１２に記載の方法。
【請求項14】
前記シングルポートメモリにおいて読み取り及び書き込み動作を実行するために使用される書き込み及び読み取りアドレスを、２以上かつ２の累乗である整数値によって除算することを更に含む、請求項１３に記載の方法。
【請求項15】
前記第１、第２、及び第３のサイクルが、連続したサイクルである、請求項１１に記載の方法。
【請求項16】
前記シングルポートメモリの、前記書き込みデータポート及び前記読み取りデータポートに遅延を加えることによって、前記シングルポートメモリにおいて任意のサイクルで書き込み動作を開始及び停止することを更に含む、請求項１１に記載の方法。
【請求項17】
受信された読み取りアドレスをレジスタに記憶することと、任意のサイクルにおける書き込み動作の開始又は停止に応答して、前記シングルポートメモリにおいて読み取り動作を実行するために、前記レジスタに記憶された前記受信された読み取りアドレス又は現在受信されている読み取りアドレスのうちの少なくとも１つを選択することと、を更に含む、請求項１６に記載の方法。
【請求項18】
第１の時間に、複数の読み取りバッファ及び複数の書き込みバッファのサブセットを選択的に使用することによって、１Ｒ／ｘＷ、ｙＲ／ｘＷ、ｙＲ／１Ｗ、ｘＷ、又はｙＲマルチポートメモリ、のうちの１つとして機能するように前記シングルポートメモリを構成することを更に含み、ｘ及びｙが２以上の整数値である、請求項１１に記載の方法。
【請求項19】
前記第１の時間の後の第２の時間に、前記複数の読み取り及び書き込みバッファの異なるサブセットを選択的に使用することによって、異なるマルチポートメモリとして機能するように前記シングルポートメモリを再構成することを更に含む、請求項１８に記載の方法。
【請求項20】
マルチポートメモリシステムであって、一度に１つの読み取り又は１つの書き込みのみを実行することが可能なシングルポートメモリであって、前記マルチポートメモリシステムの深さが、前記シングルポートメモリの深さよりも大きく、前記マルチポートメモリシステムの幅が、前記シングルポートメモリの幅よりも小さい、シングルポートメモリと、
前記シングルポートメモリの書き込みデータポートに結合され、前記シングルポートメモリが読み取り動作を実行しているときに受信された書き込みデータワードを記憶するように構成された、第１のレジスタと、
前記シングルポートメモリの読み取りデータポートに結合され、前記読み取り動作の間に前記シングルポートメモリから読み取られた複数のデータワードのうちの第１のデータワードを記憶するように構成された、第２のレジスタと、を備え、
前記マルチポートシステムに対応するアクセスパターンが、読み取り及び書き込み動作を実行するために使用されるメモリアドレスが固定量に従って増分するように順次的である、マルチポートメモリシステム。
【請求項21】
前記シングルポートメモリが、各メモリロケーションに複数のデータワードを記憶し、前記複数のデータワードの各々が、前記マルチポートメモリシステムのアドレス空間内の異なるアドレスに対応するが、前記複数のデータワードが、前記シングルポートメモリのアドレス空間内の同じアドレスに対応する、請求項２０に記載のマルチポートメモリシステム。
【請求項22】
第１の入力において前記読み取りデータポートに接続され、第２の入力において前記第２のレジスタの出力に接続されるマルチプレクサであって、読み取りデータとして、前記読み取り動作の間に前記シングルポートメモリから読み取られた第２のデータワードを送信するか、又は前記第２のレジスタに以前に記憶された前記第１のデータワードを送信するかを選択するように構成されている、マルチプレクサを更に備える、請求項２０に記載のマルチポートメモリシステム。
【請求項23】
前記読み取りデータポートに結合された複数の読み取りバッファを更に備え、前記複数の読み取りバッファの各々が、それぞれの読み取り動作の間に前記シングルポートメモリから受信された複数のデータワードを記憶するように構成されており、前記複数の読み取りバッファが各々、前記シングルポートメモリによって実行される各読み取り及び書き込み動作の間にそれぞれのデータワードを出力し、外部エンティティの観点からは、前記マルチポートメモリシステムが、複数の読み取り動作を並行して実行する、請求項２０に記載のマルチポートメモリシステム。
【請求項24】
前記書き込みデータポートに結合された複数の書き込みバッファを更に備え、前記複数の書き込みバッファの各々が、前記シングルポートメモリが読み取り動作を実行するときに複数の書き込みデータワードをバッファリングするように構成されており、前記複数の書き込みバッファのうちの少なくとも１つが、書き込み動作を実行するときに、バッファリングされた前記複数の書き込みデータワードのうちの１つを前記シングルポートメモリに出力し、外部エンティティの観点からは、前記マルチポートメモリシステムが、複数の書き込み動作を並行して実行する、請求項２０に記載のマルチポートメモリシステム。
【請求項25】
前記読み取りデータポートに結合された複数の読み取りバッファと、前記書き込みデータポートに結合された複数の書き込みバッファと、を更に備え、前記マルチポートメモリシステムが、前記複数の読み取り及び書き込みバッファのサブセットを選択的に使用することによって、１Ｒ／ｘＷ、ｙＲ／ｘＷ、ｙＲ／１Ｗ、ｘＷ、又はｙＲメモリのうちの１つとして機能するように構成可能であり、ｘ及びｙが、２以上の整数値である、請求項２０に記載のマルチポートメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の例は、概して、シングルポートメモリ（例えば、任意の所与の時間に読み取りのみ又は書き込みのみを実行することができるメモリ要素）を使用するマルチポートメモリシステム（例えば、複数の読み取り及び書き込みを並行して実行することができるシステム）に関する。
【背景技術】
【0002】
多くのアプリケーションは、読み取り及び書き込みを並行して実行するメモリ（例えば、マルチポートメモリシステム）を必要とする。これらのシステムは、通常、大きな遅延バッファ及び動的係数記憶装置を実装するために、デュアルポートメモリ（すなわち、少なくとも１つの読み取り及び書き込みを並行して実行するメモリ）を含む。特定用途向け集積回路（application specific integrated circuit、ＡＳＩＣ）では、デュアルポートメモリは、ビット当たりの消費する面積及び電力が、シングルポートメモリ（すなわち、任意の所与の時間に単一の読み取り又は単一の書き込みのみを実行することができるメモリ）よりも多い。また、複数の独立した小さなメモリは、単一の大きなメモリと比較した場合、面積において非効率的である。したがって、マルチポートメモリ（例えば、読み取り及び書き込みを並行して実行することができる２ポートメモリ）をシングルポートメモリで置き換えることには、面積及び電力の大きな利点がある。そうすることで、メモリマクロの面積を４０％低減することができる。
【発明の概要】
【0003】
一実施形態は、マルチポートメモリシステムであって、一度に１つの読み取り又は１つの書き込みのみを実行することが可能なシングルポートメモリであって、シングルポートメモリのアドレス空間がマルチポートメモリシステムのアドレス空間の半分以下である、シングルポートメモリと、受信された読み取りアドレス及び書き込みアドレスを除算するように構成された除算器と、シングルポートメモリの書き込みデータポートに結合され、シングルポートメモリが読み取り動作を実行しているときに受信された書き込みデータワードを記憶するように構成された、第１のレジスタと、シングルポートメモリの読み取りデータポートに結合され、読み取り動作の間にシングルポートメモリから読み取られた複数のデータワードのうちの第１のデータワードを記憶するように構成された、第２のレジスタと、を含む、マルチポートメモリシステムについて記載する。更に、外部エンティティの観点からは、マルチポートメモリシステムは、（ｉ）少なくとも１つの読み取り及び少なくとも１つの書き込み動作を並行して行うこと、又は（ｉｉ）シングルポートメモリを使用して複数の読み取り若しくは複数の書き込みを並行して行うこと、のうちの少なくとも１つを実行する。
【0004】
本明細書に記載される別の実施形態は、方法であって、第１のサイクルの間に、書き込みデータポートを使用してシングルポートメモリに第１の複数のデータワードを書き込むことと、第２のサイクルの間に、読み取りデータポートを使用して、シングルポートメモリの第１のメモリアドレスから第２の複数のデータワードを読み取ることと、第２のサイクルの間に、読み取りデータポートに結合された第１のレジスタに、第２の複数のデータワードのうちの第１のデータワードを記憶することと、第２のサイクルの間に、第２の複数のデータワードのうちの第２のデータワードを、読み取りデータとして出力することと、第２のサイクルの間に、シングルポートメモリの書き込みデータポートに結合された第２のレジスタに、第１の受信されたワードを記憶することと、第３のサイクルの間に、書き込みデータポートを使用して、第１の受信されたワード及び第２の受信されたワードを、シングルポートメモリの第２のメモリアドレスに書き込むことと、第３のサイクルの間に、第２の複数のデータワードのうちの第２のデータワードを、読み取りデータとして出力することと、を含む、方法である。
【0005】
本明細書に記載される別の実施形態は、マルチポートメモリシステムであって、一度に１つの読み取り又は１つの書き込みのみを実行することが可能なシングルポートメモリであって、マルチポートメモリシステムの深さが、シングルポートメモリの深さよりも大きく、マルチポートメモリシステムの幅が、シングルポートメモリの幅よりも小さい、シングルポートメモリと、シングルポートメモリの書き込みデータポートに結合され、シングルポートメモリが読み取り動作を実行しているときに受信された書き込みデータワードを記憶するように構成された、第１のレジスタと、シングルポートメモリの読み取りデータポートに結合され、読み取り動作の間にシングルポートメモリから読み取られた複数のデータワードのうちの第１のデータワードを記憶するように構成された、第２のレジスタと、を含む、マルチポートメモリシステムである。更に、マルチポートシステムに対応するアクセスパターンは、読み取り及び書き込み動作を実行するために使用されるメモリアドレスが固定量に従って増分するように順次的である。
【0006】
上記の特徴が詳細に理解され得るように、上記で簡潔に要約されたより具体的な説明が、例示的な実装形態を参照することによって行われ得、それらの実装形態のうちのいくつかが添付の図面に示される。しかしながら、添付の図面は、典型的な例示の実装形態のみを示しており、したがって、その範囲を限定するものと見なされるべきではないことに留意されたい。
【図面の簡単な説明】
【0007】
【図1】一例による、シングルポートメモリを使用して実装されたマルチポートメモリシステムの図である。
【図2】一例による、シングルポートメモリを使用して読み取り及び書き込みを並行して実行するためのタイミング図である。
【図3】一例による、シングルポートメモリを使用して実装されたマルチポートメモリシステムの図である。
【図4】一例による、シングルポートメモリを使用して実装された１Ｗ３Ｒメモリシステムの図である。
【図5】一例による、シングルポートメモリを使用して実装された構成可能なマルチポートメモリシステムの図である。
【図6A】一例による、マルチポートメモリシステムを使用してピークキャンセル－クレストファクタ低減を実行することを示す。
【図6B】一例による、マルチポートメモリシステムを使用してピークキャンセル－クレストファクタ低減を実行することを示す。
【発明を実施するための形態】
【0008】
様々な特徴が、図面を参照して以下に記載される。図面は縮尺どおりに描かれている場合もあるし、描かれていない場合もあり、同様の構造又は機能の要素は図面全体を通して同様の参照番号によって表されていることに留意されたい。図面は、特徴の説明を容易にすることのみを意図していることに留意されたい。それらは、明細書の網羅的な説明として、又は特許請求の範囲に対する限定として特徴付けられていない。加えて、図示された例は、示された全ての態様又は利点を有する必要はない。特定の実施例に関連して説明される態様又は利点は、必ずしもその実施例に限定されず、そのように例解されていない場合、又はそのように明示的に説明されていない場合であっても、任意の他の実施例において実施することができる。
【0009】
本明細書の実施形態は、１つ以上のシングルポートメモリ（例えば、１Ｗ又は１Ｒメモリと称される、任意の所与の時間に１つの読み取り又は１つの書き込みのみを実行することができるメモリ）を含むマルチポートメモリシステムについて記載する。すなわち、マルチポートメモリシステムは、システム内のメモリが任意の所与の時間に１つの読み取り又は１つの書き込みしか実行できない場合であっても、複数の読み取り及び書き込み（例えば、１Ｒ／１Ｗ、１Ｒ／３Ｗ、２Ｒ／２Ｗ、３Ｒ／１Ｗなど）を並行して実行することができる。マルチポートシステムは、任意のデュアルポートメモリを含まず、シングルポートメモリのみに依存する。そうすることの利点には、面積及び電力の低減がある。
【0010】
一実施形態では、シングルポートメモリは、低減された深さ（例えば、メモリ空間の半分）を含むが、マルチポートメモリとして各アドレスに複数のワード（例えば、幅が２倍）を記憶する。したがって、書き込みを実行するとき、マルチポートメモリは、シングルポートメモリ内の同じアドレスに２つのデータワードを記憶する。更に、読み取りを実行するとき、システムは、同じアドレスから２つ（以上）のワードを取り出す。しかし、システムは、取り出されたワードのうちの一方のみが現在のサイクルで出力され、他方の取り出されたワードが後続のサイクルで出力されるように、ワードのうちの一方を記憶（又はバッファリング）するためのレジスタも含む。並行して、マルチポートメモリシステムは、シングルポートメモリに書き込まれる第１のワードを受信し、バッファリングすることができる。次のサイクルにおいて、システムは、バッファリングされたワード及び現在受信されているワードをシングルポートメモリに書き込む別の書き込み動作を実行することができる。その結果、各クロックサイクルにおいて、マルチポートシステムは、１つのワード読み取り及び１つのワード書き込みを並行して実行することができる。これは、所与のポートのアクセスパターンが順次的であるか又は一貫している（例えば、メモリアドレスがランダムに変化するのではなく１だけ増分する）任意のアプリケーションとともに使用され得る。
【0011】
図１は、一例による、シングルポートメモリ１５０を使用して実装されたマルチポートメモリシステム１００の図である。外部回路（例えば、外部エンティティ）の観点からは、マルチポートメモリシステム１００は、デュアルポートメモリ、例えば、読み取り及び書き込みを並行して実行することができるメモリである。しかしながら、メモリシステム１００は、任意の所与のクロックサイクルの間に１つの読み取り又は１つの書き込みしか実行できないシングルポートメモリ１５０（すなわち、１Ｒ又は１Ｗメモリ）を含む。一実施形態では、メモリシステム１００は、ＩＣ（例えば、プロセッサ、ＡＳＩＣ、フィールドプログラマブルゲートアレイ、グラフィックス処理ユニットなど）において実装される。
【0012】
示されるように、メモリシステム１００は、外部回路（例えば、メモリコントローラ又はプロセッサ）から、書き込みアドレス１０５、読み取りアドレス１１０、及び書き込みデータ１６０を受信する。メモリシステム１００は、カウント１２５を使用して、シングルポートメモリ１５０に対する書き込み又は読み取りの実行を切り替える。カウント１２５は、クロックサイクル（例えば、ハイ期間及びロー期間）ごとに値を切り替えることができ、第１のクロックサイクルの間に、カウント１２５は、メモリシステム１００にシングルポートメモリ１５０にデータを書き込ませ、次のクロックサイクルの間に、カウントは、メモリシステム１００にシングルポートメモリ１５０からデータを読み取らせる。
【0013】
書き込み動作を実行するために、カウント１２５は、「１」がシングルポートメモリ１５０に供給されるようにマルチプレクサ（ｍｕｘ）１２０を制御し、メモリ１５０に、その書き込みデータポート（すなわち、ＷＤＡＴＡ）で受信されたデータを書き込むように命令する。示されるように、ＷＤＡＴＡ入力ポートにおける書き込みデータは、単一のみのデータワードではなく、２ワード（２Ｗ）を有する。例えば、デュアルポートメモリは、単一のデータワードを受信し、そのワードを対応するメモリアドレスに書き込むことができる。しかしながら、シングルポートメモリ１５０は、代わりに、各メモリアドレスに２ワードを書き込む。したがって、シングルポートメモリ１５０は、デュアルポートメモリとして半分の深さ（例えば、半分のメモリアドレス）を使用するが、各アドレスに２つのワードを記憶するために２倍の幅を有する。
【0014】
外部回路は、マルチポートメモリシステム１００がデュアルポートメモリの代わりにシングルポートメモリ１５０を使用することを知らないので、クロックサイクルごとに書き込まれるべき１つのワードを提供する。一方、カウント１２５は、メモリシステム１００が１サイクルおきに書き込みを実行することを可能にする。したがって、メモリシステム１００は、シングルポートメモリ１５０が読み取りを実行しているサイクルの間に受信されるデータワードを記憶又はバッファリングするためのレジスタ１３５を含む。次いで、次のサイクルで、シングルポートメモリ１５０は、現在受信されているワード及びレジスタ１３５に記憶されているバッファリングされたワードの両方を記憶するための書き込みを実行する。カウント１２５はまた、ｍｕｘ１１５を制御して、書き込みを実行するときには書き込みアドレス１０５がシングルポートメモリ１５０に入力されるが、読み取りを実行するときには読み取りアドレス１１０が入力されることを確実にする。更に、これらのアドレス１０５、１１０は、シングルポートメモリ１５０がマルチポートシステム１００のアドレス空間の半分のメモリ空間を有し、各メモリロケーションに２つのワードを記憶するので、除算器１３０を使用して（例えば、ビットシフト演算を実行することによって）２で除算される。
【0015】
読み取りを実行するとき、カウント１２５は、シングルポートメモリ１５０に「０」が提供されるようにｍｕｘ１２０を制御し、ｍｕｘ１２０に、読み取りデータポート（ＲＤＡＴＡ）を使用して、（２で除算された）読み取りアドレス１１０のメモリ位置に記憶されたデータを出力するように命令する。これに応答して、シングルポートメモリ１５０は、このメモリアドレスに記憶された両方のワードを出力する。しかしながら、これらのワードの両方を要求側エンティティに提供するのではなく、メモリシステム１００は、ｍｕｘ１４５を使用して一方のワードのみを出力し、他方のワードはレジスタ１４０に記憶される。したがって、カウント１２５が次のクロックサイクルにおいてシングルポートメモリ１５０に書き込みを実行させるとき、カウント１２５はまた、レジスタ１４０に記憶されたデータを出力するようにｍｕｘ１４５に命令し、それによって、前の読み取りサイクルの間に取り出された第２のワードを出力する。したがって、レジスタ１４０は、要求側エンティティが次のクロックサイクルにおいて望むと予想されるデータを事前バッファリングする。したがって、メモリシステム１００は、所与のポート（例えば、シングルポートメモリ１５０の読み取りポート及び書き込みポート）のためのアクセスパターンが順次的である任意のアプリケーションのためのデュアルポートメモリの機能を実行することができる。例示的な関数は、ストリーミング高速フーリエ変換（Fourier transforms、ＦＦＴ）及びピークキャンセル－クレストファクタ低減（Peak Cancellation-Crest Factor Reduction、ＰＣ－ＣＦＲ）を含む。
【0016】
図示されていないが、メモリシステム１００の周辺にバッファ制御ロジックを配設して、アドレス及びインターフェース制御ロジックを提供してもよい。外部エンティティの観点からは、メモリシステム１００は、メモリシステム１００に書き込まれている、又はメモリシステム１００から読み取られている２つのワードのアドレスが連続しているという唯一の基準を有する通常のデュアルポートメモリと同じように機能する。データが読み取られる前にメモリにコミットされることを保証するために、特定のアドレスへのデータの書き込みとそのアドレスからのデータの読み取りとの間に、十分なクロックサイクルが存在することを保証することも重要である。
【0017】
図２は、一例による、シングルポートメモリを使用して読み取り及び書き込みを並行して実行するための、図１のカウント１２５のタイミング図である。明確にするために、図２は、図１に示されるメモリシステム１００と連動して考察される。一実施形態では、カウント１２５は、起動時に、図１のメモリシステム１００に読み取りモードになるように命令する。この読み取り動作の間に、書き込みデータのワードがレジスタ１３５に転送される。次に、図２はサイクル２０５で始まり、ここでカウント１２５はメモリシステム１００に書き込みを実行するように命令し、その間に２つのワードがシングルポートメモリ１５０に書き込まれる。すなわち、メモリシステム１００は、前の読み取り動作の間に受信された書き込みデータワード及び現在受信されているワードの両方を、メモリ１５０の同じアドレス位置に書き込む。
【0018】
サイクル２１０において、カウント１２５は、シングルポートメモリ１５０への読み取りを実行するようにメモリシステム１００に命令し、ここで２つのワードがメモリ１５０から読み取られるが、メモリシステム１００は、サイクル２１０の間にそれらのワードのうちの一方のみを読み取りデータ１５５として出力し、もう一方の取り出されたワードは、レジスタに記憶（又はバッファリング）される）。
【0019】
これらの動きと並行して、サイクル２１０の間に、メモリシステムはまた、書き込みデータの第１のワードをレジスタ１３５に記憶する。したがって、外部回路の観点からは、メモリシステム１００が、サイクル２１０の間に、メモリから１つのワードを読み取り、書き込みデータの別のワードをメモリに記憶したように見える。しかしながら、実際には、メモリシステム１００は、シングルポートメモリ１５０から２つのワードを読み取り、それらのワードのうちの一方を要求側エンティティに出力し、メモリ１５０から読み取られた他方のワードをバッファリングし、書き込みデータのワードもバッファリングしている。
【0020】
サイクル２１５において、カウントは、サイクル２１０の間にバッファリングされた書き込みデータの第１のワードと、メモリシステム１００において現在受信されている書き込みデータの第２のワードとをシングルポートメモリ１５０に書き込むように、メモリシステム１００に命令する。サイクル２０５と同様に、書き込みデータのこれらの２つのワードは同じメモリアドレスに記憶される。
【0021】
シングルポートメモリ１５０への書き込み動作の実行と並行して、メモリシステムはまた、前のサイクル２１０の間にメモリ１５０から取り出された第２のワードを出力する。すなわち、カウント１２５は、レジスタ１４０にバッファリングされた読み取りデータのワードが、今度は読み取りデータ１５５として出力されるように、ｍｕｘ１４５を制御する。したがって、外部回路の観点からは、メモリシステム１００は、実際にはシステム１００がシングルポートメモリ１５０に２つのワードを書き込み、前のサイクル２１０において取り出された読み取りデータのバッファリングされたワードを出力しているとき、別の読み取り及び書き込みを並行して実行している。
【0022】
サイクル２２０において、カウント１２５は再び、メモリシステム１００に、シングルポートメモリ１５０への読み取りを実行するように命令し、ここで２つのワードがメモリ１５０から読み取られるが、メモリシステム１００は、サイクル２１０の間にそれらのワードのうちの一方のみを読み取りデータ１５５として出力し、他方の取り出されたワードは、レジスタ１４０に記憶（又はバッファリング）される。
【0023】
これらの動きと並行して、メモリシステム１００は、書き込みデータの第１のワードをレジスタ１３５に記憶する。したがって、外部回路の観点からは、メモリシステム１００が、サイクル２２０の間に、メモリから１つのワードを読み取り、書き込みデータの別のワードをメモリに記憶したように見える。しかしながら、メモリシステム１００は、実際には、シングルポートメモリ１５０から２つのワードを読み取り、それらのワードのうちの一方を要求側エンティティに出力し、メモリ１５０から読み取られた他方のワードをバッファリングし、また書き込みデータのワードもバッファリングしている。
【0024】
サイクル２２５において、カウント１２５は再び、サイクル２２０の間にバッファリングされた書き込みデータの第１のワードと、メモリシステム１００において現在受信されている書き込みデータの第２のワードとをシングルポートメモリ１５０に書き込むように、メモリシステム１００に命令する。書き込みデータのこれらの２つのワードは同じメモリアドレスに記憶される。
【0025】
シングルポートメモリ１５０への書き込み動作の実行と並行して、メモリシステム１００はまた、前のサイクル２２０の間にメモリ１５０から取り出された第２のワードを出力する。したがって、外部回路の観点からは、メモリシステム１００は、実際にはシステム１００がシングルポートメモリ１５０に２つのワードを書き込み、前のサイクル２２０において取り出された読み取りデータのバッファリングされたワードを出力したとき、別の読み取り及び書き込みを並行して実行している。
【0026】
このようにして、カウント１２５は、各サイクルの間にシングルポートメモリ１５０を使用して２ワード読み取り又は２ワード書き込みのいずれかを実行するために、読み取りサイクルと書き込みサイクルとの間で増分し続けることができる。しかしながら、ＩＣ内の他の回路に対しては、メモリシステム１００は、デュアルポートメモリのように、１Ｒ及び１Ｗを並行して実行するように見える。
【0027】
図３は、一例による、シングルポートメモリ１５０を使用して実装されたマルチポートメモリシステム３００の図である。いくつかのＦＦＴアプリケーションは、メモリシステム３００が任意のサイクルで書き込み動作を開始及び停止できることを必要とする。図１のメモリシステム１００は、各書き込みが２つのデータワードを記憶すると仮定するので、これを行うことができない。しかしながら、図３のメモリシステム３００は、書き込み制御３２０及び読み取り制御３１５を使用して、書き込みの任意の開始及び停止を可能にする。とりわけ、図３は、読み取り動作を任意に停止する能力を示しているのではなく、読み取りデータを保持するためにメモリシステム１００の出力にＦＩＦＯを追加することによって実行され得る。
【0028】
【0029】
読み取りの任意の開始に対して、メモリシステム３００は、シングルポートメモリ１５０のアクセスが、カウント１２５によって実行される読み取り／書き込みアクセス制御と整列されないことを可能にする。すなわち、メモリシステム３００がシングルポートメモリ１５０への書き込みを行っているときに読み取りイネーブル（ｅｎ１）がハイになる場合、システム３００は読み取りアクセスを１サイクルだけ遅延させる。これは、読み取りアドレスを入力のレジスタ３０５にバッファリングし、次に読み取り制御３１５によって生成された信号を使用して次のサイクルでメモリを読み取ることによって行われる（カウント１２５がシステム３００にシングルポートメモリ１５０の読み取りを実行するように命令するとき）。しかしながら、これは、出力の読み取りデータ（すなわち、読み取りデータ１５５）を遅延させる。
【0030】
ＦＦＴアプリケーションが固定待ち時間を必要とする場合、この遅延は、第２のレジスタ３３５を読み取りデータ出力に追加することによって調整される。ここで、メモリ出力データの両方のワードが捕捉され、次の２サイクルで出力される。読み取りアクセスが整列されている（例えば、任意の開始が実行されない）場合、読み取りアドレスは遅延せず、第２のレジスタ３３５は、一貫した追加サイクル遅延を与えるように出力を遅延させるために使用される。このようにして、メモリシステム３００は、レジスタ３０５に記憶されているアドレス又はレジスタ３３５に記憶されているデータ出力のいずれかからの遅延を提供する。別の言い方をすれば、入力又は出力のいずれかにおいて追加の遅延が常に存在し、その結果、入力アドレスから出力データへの固定遅延が生じる。一例として、カウントが１であるときにメモリが読み取る場合、読み取り制御３１５は、カウント＝０のときにｅｎ１が１に遷移するときに、１を生成する。これはｅｎ１＝０まで持続する。これは、ｍｕｘ３１０にレジスタ３０５を選択させ、読み取り出力上で、ｍｕｘ３４０を使用して読み取りデータ出力レジスタ３３５なしでメモリ出力経路を選択させる。
【0031】
書き込みの任意の開始の場合、システム３００の書き込み側は、カウント＝１である場合にデータがバッファリングされることを可能にする追加のバッファ（例えば、レジスタ３２５）を入力に提供する。書き込みの任意の停止の場合、第１の項目のデータがメモリにコミットされることを保証するために第２の項目のデータが入力されたかどうかにかかわらず、両方のワードを書き込むことができる。書き込みの再開時に、第２のワードは、レジスタ１３５に記憶された前のワードとともに書き込むことができる。これにより、別個の書き込みイネーブルの使用が代替手法であるが、メモリ上に別個の書き込みイネーブルを有する必要性を回避する。
【0032】
図４は、一例による、シングルポートメモリ４５０を使用して実装された１Ｗ３Ｒメモリシステム４４０の図である。すなわち、外部エンティティの観点からは、メモリシステム４４０は、１つの書き込み及び３つの読み取りを並行して実行するが、任意の所与の時間に読み取り又は書き込みのいずれかを実行することができるシングルポートメモリ４５０のみを含む。この例では、シングルポートメモリ４５０は、データワードサイズを４で除算したもの（Ｗ／４）である深さと、データワードサイズの４倍（Ｗ×４）である幅とを有する。したがって、メモリシステム４００は、シングルポートメモリ４５０に書き込むたびに、同じメモリアドレスに４つのデータワードを記憶し、メモリ４５０から読み取るたびに、４つのデータワードを取り出す。
【0033】
メモリシステム４００は、１つの書き込み及び３つの読み取りを循環するカウント４１０（この場合、２ビットカウントであり得る）によって制御されるｍｕｘ４０５を含む。すなわち、第１のサイクルの間、ｍｕｘ４０５は書き込みコマンドを出力するが、次の３つの後続サイクルについては、ｍｕｘ４０５は読み取りコマンドを出力する。したがって、外界からはメモリシステム４００がサイクルごとに１つの書き込み及び３つの読み取りを実行するように見えたとしても、シングルポートメモリ４５０は、４サイクルにわたって１つの書き込み及び３つの読み取りを実行する。
【0034】
カウント４１０はまた、適切な書き込みアドレス（すなわちａｄｄｒ０）及び読み取りアドレス（すなわちａｄｄｒ１～３）をシングルポートメモリ４５０に渡すｍｕｘ４１５を制御する。これらのアドレスは、メモリ４５０のアドレス空間が４で除算されているので、除算器４２０によって４で除算される。
【0035】
書き込みバッファ４２５は、各書き込みサイクル（４番目のクロックサイクルごとに発生する）の間に４つのデータワードをシングルポートメモリ４５０に書き込む準備をする。ここでも、外部回路は、メモリシステム４００がサイクルごとに書き込みを実行すると仮定するので、要求側エンティティは、サイクルごとにデータワードを書き込みバッファ４２５に送信する。しかしながら、各サイクルでメモリ４５０への書き込みを実行する代わりに、書き込みバッファ４２５は、メモリ４５０が読み取りを実行するサイクルの間に受信された３つのデータワードを、３つのレジスタに記憶する。マルチプレクサ４０５が書き込みコマンドを出力すると、シングルポートメモリ４５０は、現在受信されている書き込みデータワードとともに、前の３つの読み取りサイクルの間にレジスタに記憶されたデータを受信し、４つのデータワードを同じメモリアドレスに書き込む。したがって、外界には、メモリシステム４００がサイクルごとにデータワードをメモリに書き込むように見えるが、実際にはメモリシステム４００は、４サイクルごとに１回メモリ４５０に書き込む。更に、４ワードのシーケンスにおける第１のアドレスが整列されている（すなわち、最初の２つのＬＳＢが０に設定される）と仮定される。
【0036】
メモリシステム４００は、３つの順次読み取り動作の各々の間にシングルポートメモリ４５０から読み取られる４つのデータワードを記憶するための、３つの読み取りバッファ４３０を含む。例えば、第１の読み取り動作の間に、４つのデータワードがａｄｄｒ１／４から読み取られ、読み取りバッファ４３０Ａに送信され、第２の読み取り動作の間に、４つのデータワードがａｄｄｒ２／４から読み取られ、読み取りバッファ４３０Ｂに送信され、第３の読み取り動作の間に、４つのデータワードがａｄｄｒ３／４から読み取られ、読み取りバッファ４３０Ｃに送信される。
【0037】
各サイクルの間に、データワードがバッファ４３０の各々から読み取られる。すなわち、カウント４１０は、各ｍｕｘがバッファ４３０に記憶されたデータワードのうちの１つを出力するように、読み取りバッファ４３０Ａ～Ｃ内の各ｍｕｘに対する制御信号として機能する。すなわち、特定のアドレスに対するベクトル（すなわち、シングルポートメモリ１５０内の各アドレスに記憶された４つのワード）は、読み取りバッファ４３０内のレジスタにバッファリングされ、次いで、要求側エンティティに対して４サイクルにわたって一度に１つのワードを提示される。
【0038】
サイクル当たり１ワードのメモリへの全帯域幅アクセスのために、アクセスは、整列させられ、連続アドレスを有するべきである。一実施形態では、アクセスは、最下位ビットとして００を有し、メモリアクセスパターンと同期して開始する第１のアドレスによって整列させられる。しかしながら、任意の整列されていない読み取りアクセスは、関連付けられたベクトルを読み取り、与えられたワード読み取りアドレスに関連付けられたベクトルからワードを出力するだけでサポートされ得る。アクセスがシングルポートメモリ１５０からの新たなベクトルを要求する場合、メモリシステム４００は、要求されたベクトルがメモリから読み取られるまでストールしてもよい。現在の読み取り動作がストールされていることを示すために、信号を要求側エンティティに提供することができる。
【0039】
メモリ４５０から読み取られた特定のベクトルから１ワードのみが要求された場合、最大データレートは、４サイクル（又はより一般的には、Ｍポートメモリの場合はＭサイクル）ごとに１ワードである。読み取りが連続しているが整列されていない場合、第１のベクトル読み取りと後続のベクトル読み取りとの間に小さなストールが存在する可能性があるが、第１の整列されていない読み取りの後、ストールにより読み取りアドレスはカウント４１０と整列され、読み取りは連続する。しかし、読み取りデータ出力におけるこの中断は、出力に小さなバッファを追加し、データバッファ出力の開始を遅延させ、事実上、中断を固定待ち時間遅延として出力シーケンスの開始に移動させることによって、後続のプロセスにおいて回避することができる。
【0040】
書き込み動作の間にワードイネーブルを用いることによって、任意の整列されていない書き込みをサポートすることもでき、ワードイネーブルは、ポートがメモリ４５０にコミットされる時点まで書き込みインターフェースを介して書き込まれたワードに対してのみアクティブである。実際、そのコミットメントの前に、データをワードバッファ（すなわち同じワードアドレス）に再書き込みすることができる。
【0041】
シングルポートメモリ４５０に記憶されたベクトルの誤り検査及び／又は訂正が必要とされる場合、ベクトル全体に関連付けられた検査ビットを更新する必要もあるので、ワード書き込みイネーブルだけでメモリを更新するだけでは十分でない場合がある。しかしながら、ポート書き込みがカウント４１０によってスケジュールされる時間までに、データベクトルが完了しない場合、そのポートによる書き込みアクセスをメモリ読み取りに変換することによって、誤り検査及び訂正を調整することができる。読み取りデータは、書き込みベクトルを拡張するために直接使用することができ、失われたワードを埋める。連続するストリームを書き込む場合、この不完全な書き込みは、書き込みプロセスが４ポートシーケンスの途中から開始された第１のベクトル上でのみ生じる。後続の書き込みが完全なベクトルの書き込みになるように入力を十分にストールして、読み取り修正書き込みを開始することができる。読み取り動作と同様に、メモリシステム４００の入力におけるストールは、必要であれば、図３において上述したようなストールを吸収するためのデータバッファを含むことによって回避することができる。
【0042】
図５は、一例による、シングルポートメモリを使用して実装された構成可能なマルチポートメモリシステム５００の図である。概して、図５は、図４に示されるようなシングルポートメモリ４５０を使用して、読み取り及び書き込みの異なる変形形態を同時に実行するように構成可能なマルチポートシステム５００を示す。図５は、所望のマルチポートメモリを提供するために選択的に使用することのできる又は使用しないことのできる回路のブロックを示すために、図４に対して抽象化されている。すなわち、システム５００は、ユーザ又はアプリケーションがマルチポートシステム５００を１Ｒ／３Ｗメモリ、２Ｒ／２Ｗメモリ、３Ｒ／１Ｗメモリとして機能するように構成できるように柔軟性を提供する、３つの書き込みレジスタ５２０Ａ～Ｃ及び３つの読み取りバッファ５３０Ａ～Ｃを含む。いくつかのＦＰＧＡアプリケーションが、ビットストリームによって初期化される（すなわち、書き込みポートが必要とされない）ＲＡＭからの読み取り専用メモリ（read only memory、ＲＯＭ）を使用することも注目に値する。これらのアプリケーションでは、ＲＯＭを有するＡＳＩＣと同様に、本明細書に記載される技術を使用して、読み取りのみを実行するＲＯＭ（例えば、４Ｒ）を共有することができる。
【0043】
メモリシステム５００は、Ｒ／Ｗ信号５１０及びアドレス信号５１５を出力するコントローラ５０５を含む。図４におけるのと同様、シングルポートメモリ４５０は、各アドレスに４つのデータワードを記憶する（すなわち、メモリ４５０は、マルチポートシステム５００全体のアドレス空間の深さの４分の１であるアドレス空間を有する）。１Ｒ／３Ｗメモリとして構成されるときは、読み取りバッファ５３０のうちの１つのみが使用され、書き込みバッファ５２５のうちの３つ全てが使用される。他の２つの読み取りバッファ５３０は非アクティブになるため電源オフにすることができる。その場合、コントローラ５０５は、シングルポートメモリが４クロックサイクルごとに１つの読み取り動作及び３つの書き込み動作を実行することを保証する。読み取りサイクルの間に、４つのデータワードがシングルポートメモリ４５０から読み取られ、読み取りバッファ５３０のうちの１つに記憶されることになる。このようにして、３つの後続の書き込み動作の各々の間に、メモリ４５０、読み取りバッファ５３０は、バッファリングされたワードのうちの１つを出力する。
【0044】
データをメモリ４５０に書き込むために、各サイクルの間、外部エンティティは、３つのデータワードをマルチポートシステム５００に提供する。シングルポートメモリ４５０が読み取り動作を実行するとき、そのクロックサイクルの間に受信された３つの書き込みワードは、書き込みバッファ５２５に（例えば、各バッファ５２５に１つのワードが）記憶（すなわち、バッファリング）される。シングルポートメモリ４５０が書き込み動作を実行する次の３サイクルの間に、３つの現在受信されているデータワード、並びに読み取り動作の間に書き込みバッファ５２５に記憶されたデータワードのうちの１つが、シングルポートメモリ４５０に書き込まれる。このようにして、３つの書き込みサイクルの各々の間に、４つのデータワードが同じアドレスに書き込まれる。
【0045】
２Ｒ／２Ｗメモリとして構成されるときは、読み取りバッファ５３０のうちの２つ及び書き込みバッファ５２５のうちの２つが使用される。他の読み取りバッファ及び書き込みバッファは未使用となるため電源オフにすることができる。その場合、コントローラ５０５は、シングルポートメモリ４５０が４クロックサイクルごとに２回の読み取り動作及び２回の書き込み動作を実行することを保証する。２つの読み取りサイクルの間に、４つのデータワードがシングルポートメモリ４５０から読み取られ、使用された２つの読み取りバッファ５３０のうちの１つに記憶されることになる。このようにして、２つの書き込み動作の各々の間に、メモリ４５０、２つの読み取りバッファ５３０は、バッファリングされたワードのうちの１つを出力する。
【0046】
２Ｒ／２Ｗメモリの場合、各サイクルの間に、外部エンティティが２つのデータワードをマルチポートシステム５００に提供する。シングルポートメモリ４５０が読み取り動作を実行するとき、そのクロックサイクルの間に受信された２つの書き込みワードは、２つの書き込みバッファ５２５に（例えば、各バッファ５２５に１つのワードが）記憶される。シングルポートメモリ４５０が書き込み動作を実行する次の２サイクルの間に、２つの現在受信されているデータワード、並びに読み取り動作の間に２つの書き込みバッファ５２５に記憶されたデータワードのうちの２つが、シングルポートメモリ４５０に書き込まれる。このようにして、２つの書き込みサイクルの各々の間に、４つのデータワードが同じアドレスに書き込まれる。ただし、これは、メモリが常にワードを読み取り及び書き込みしていることを前提としている。一実施形態では、メモリは、特定のクロックサイクルで読み取り又は書き込みを逃す柔軟性を有することができ、その場合、メモリは、関連付けられたポートのメモリ書き込みスロットの前に入力されたワードに対する書き込みを実行する（ワードイネーブルを使用してそれらをメモリにゲートする）ことができる。読み取りの場合、メモリは、関連するスロットが発生したときにメモリから全てのワードを読み取るが、要求されたそれらのワードのみを出力する（すなわち、メモリシステムは、入力読み取りイネーブルを追跡するが、それに応じて遅延される、各ワード読み取りのためのデータ出力有効信号を生成する）。
【0047】
３Ｒ／１Ｗメモリとして構成されるときは、読み取りバッファ５３０のうちの３つ及び書き込みバッファ５２５のうちの１つのみが使用される。未使用の２つの書き込みバッファは電源オフにすることができる。この例では、マルチポートシステム５００は、図４のマルチポートシステム４００と同じように動作することになる。
【0048】
このようにして、マルチポートシステム５００は、シングルポートメモリ４５０を使用して様々な異なるマルチポート構成をサポートする回路を含む。ある時点において、ユーザ又はアプリケーションは、マルチポートシステム５００を１Ｒ／３Ｗメモリとなるように構成することができるが、後の第２の時点において、システム５００を３Ｒ／１Ｗメモリとなるように再構成することができる。更に、システム５００は、１Ｒ／Ｗ及び３Ｒメモリをサポートすることができ、この場合、例えば、メモリは、１つのポートを使用してランダムな読み取り又は書き込みを実行することが可能なプロセッサインターフェースに接続され、連続する高帯域幅読み取りのために３つの読み取りポートを依然として保持する。
【0049】
図６Ａ及び図６Ｂは、一例による、異なるマルチポートメモリシステムを使用してＰＣ－ＣＦＲを実行することを示す。具体的には、図６Ａは、複数のマルチポートメモリ６０５を使用してＰＣ－ＣＦＲを実行することを示し、図６Ｂは、シングルポートメモリ６５０を使用してＰＣ－ＣＦＲを実行することを示す。
【0050】
図６Ａに示されるシステム６００は、上記の実施形態とは異なり、少なくとも１つの読み取り及び書き込みを並行して実行することができる４つのマルチポートメモリ６０５を含む。すなわち、マルチポートメモリ６０５は、独立した読み取りアドレスポート及び書き込みアドレスポートを有するので、マルチポートシステムがシングルポートメモリを使用して実装されることのできる上記の実施形態とは異なり、少なくとも１つの読み取り及び１つの書き込みを並行して実行することができる。しかしながら、図６Ｂのシステム６４０は、スペースを節約しコストを低減することができるシングルポートメモリ６６０を使用してＰＣ－ＣＦＲを実行することを示す。
【0051】
ＰＣ－ＣＦＲアプリケーションでは、信号のピーク対平均電力は、適切にスケーリングされた所定のパルスを信号から減算することによってピークを除去することによって低減される。これらの所定のパルスは、メモリ６０５に記憶され、乗算器６１０の出力を合計することによってピークをキャンセルするためにルックアップすることができる。システム６００は、関連付けられたメモリ６０５を有する４つのパルスキャンセルユニットを含む。パルスデータ読み出しは、データをパルス長の半分だけ遅延させることによって、（図示されていないロジックによって）以前に検出されたピークと整列される。パルスはメモリ６０５から読み取られ、ピークスケール値を使用して乗算器６１０によってスケーリングされ、加算器６２０によって合計され、減算器６２５によって遅延されたデータから減算される。この場合、４つのパルスキャンセルユニットが存在するが、概して、複数の反復において適用される、より多くの又はより少ないパルスキャンセルユニットが存在してもよく、後者は、他の場所でのピークの再成長に起因して必要とされ得る。
【0052】
各メモリ６０５は、パルスが更新されることを可能にするためにデュアルポートであり、２つのバンクが、好適に都合のよい瞬間にバンクの切り替えを用いて、パルスキャンセル動作と並行して更新を可能にするように実装され得る。
【0053】
一方、図６Ｂは、図６Ａのデュアルポートメモリ６０５をシングルポートのメモリ６６０に置き換えるために、先行する実施形態で説明した２ポート共有メモリを用いることが可能であることを示す。これにより、デュアルポートメモリをシングルポートメモリに置き換えることによって面積及び電力を低減する。
【0054】
また、パルスが図６Ａの各メモリ６０５において同じであることに留意することによって、同じメモリ内容を全てのパルスキャンセルユニット６７０に利用可能にするためにシングルポートメモリ６６０を再利用することも可能である。これにより、メモリビットの総量をＱ分の１に低減し、ここで、Ｑは、共有Ｍポートメモリによってサービスされるパルスキャンセルユニット６７０の数である。これは、面積をＱ分の１に低減に変換すると解釈できるが、これは、各ポートをバッファリングするための余分なロジック、及び低減された深さを有するメモリマクロのためのビット当たりの面積の増加によってわずかに程度が弱まり得る。
【0055】
具体的には、システム６４０は、別個のデュアルポートメモリ６０５を単一の共有８ポートメモリ６６０に置き換えることを示しており、その場合、２つのポートがＡＸｌ－ｌｉｔｅ読み取り及び書き込みを提供するために使用され、６つのポートがパルスキャンセルユニットによる読み取りアクセスのためのものである。更に、ポートのうちの２つは、別の反復（図示せず）に存在することができる。ＡＸｌ－ｌｉｔｅ読み取り及び書き込みポートは、別のパルスキャンセルユニットが追加されることを可能にするために、単一の読み取り書き込みポートによって置き換えられ得ることに留意されたい。メモリアスペクト比は、８ｋ×３２ビットから１ｋ×２５６ビットに変更されており、これは、１つ以上の物理メモリマクロ（例えば、２つの１２８ビット幅メモリ）を使用して実現することができる。
【0056】
非限定的な例として、３つの８ポート共有マルチポートメモリ６５０は、１８個のデュアルポートメモリ６０５を置換することができ、これによりメモリマクロの面積において約７倍の低減をもたらすことができる。メモリは総面積の大部分を占めるので、メモリ６０５を使用する場合と相対して総面積を５０％未満に低減することができる。
【0057】
本開示は、上記で概説した使用事例に限定されず、所与のポートのアクセスパターンが順次的又は一貫している任意のアプリケーションに適用することができる。この条件が満たされる場合、提供されたマルチポートの全ては、互いに独立しており、随意に読み取り又は書き込みに使用され得る。
【0058】
前述では、本開示において提示される実施形態が参照される。しかしながら、本開示の範囲は、特定の記載された実施形態に限定されない。代わりに、説明される特徴及び要素の任意の組み合わせは、異なる実施形態に関連するか否かにかかわらず、企図される実施形態を実装及び実践するために企図される。更に、本明細書に開示される実施形態は、他の可能な解決策又は従来技術に勝る利点を達成し得るが、特定の利点が所与の実施形態によって達成されるか否かは、本開示の範囲を限定するものではない。したがって、前述の態様、特徴、実施形態、及び利点は、単に例示的なものであり、特許請求の範囲に明示的に記載されている場合を除き、添付の特許請求の範囲の要素又は限定とは見なされない。
【0059】
当業者によって理解されるように、本明細書に開示される実施形態は、システム、方法、又はコンピュータプログラム製品として具現化され得る。したがって、態様は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコードなどを含む）、又は本明細書では全て一般に「回路」、「モジュール」、若しくは「システム」と呼ばれ得るソフトウェア態様とハードウェア態様とを組み合わせた実施形態の形態をとり得る。更に、態様は、コンピュータ可読プログラムコードが具現化された１つ以上のコンピュータ可読媒体において具現化されたコンピュータプログラム製品の形態をとり得る。
【0060】
１つ以上のコンピュータ可読媒体の任意の組み合わせを利用し得る。コンピュータ可読媒体は、コンピュータ可読信号媒体又はコンピュータ可読記憶媒体であり得る。コンピュータ可読記憶媒体は、例えば、電子、磁気、光学、電磁気、赤外線、若しくは半導体のシステム、装置、若しくはデバイス、又は前述の任意の好適な組み合わせであり得るが、これらに限定されない。コンピュータ可読記憶媒体のより具体的な例（非網羅的なリスト）は、１つ以上のワイヤを有する電気接続、ポータブルコンピュータディスケット、ハードディスク、ランダムアクセスメモリ（random access memory、ＲＡＭ）、読み取り専用メモリ（read-only memory、ＲＯＭ）、消去可能プログラマブル読み取り専用メモリ（erasable programmable read-only memory、ＥＰＲＯＭ又はフラッシュメモリ）、光ファイバ、ポータブルコンパクトディスク読み取り専用メモリ（portable compact disc read-only memory、ＣＤ－ＲＯＭ）、光記憶デバイス、磁気記憶デバイス、又は前述の任意の好適な組み合わせを含む。本明細書の文脈では、コンピュータ可読記憶媒体は、命令実行システム、装置、又はデバイスによって、又はそれに関連して使用するためのプログラムを含むか、又は記憶することができる任意の有形媒体である。
【0061】
コンピュータ可読信号媒体は、例えば、ベースバンドにおいて、又は搬送波の一部として、コンピュータ可読プログラムコードが具現化された伝搬データ信号を含み得る。そのような伝搬信号は、電磁気、光学、又はそれらの任意の好適な組み合わせを含むが、それらに限定されない、種々の形態のうちのいずれかをとり得る。コンピュータ可読信号媒体は、コンピュータ可読記憶媒体ではなく、命令実行システム、装置、又はデバイスによって、又はそれに関連して使用するためのプログラムを通信、伝搬、又は移送することができる任意のコンピュータ可読媒体であり得る。
【0062】
コンピュータ可読媒体上に具現化されたプログラムコードは、ワイヤレス、ワイヤライン、光ファイバケーブル、ＲＦなど、又は前述の任意の好適な組み合わせを含むが、それらに限定されない、任意の適切な媒体を使用して伝送され得る。
【0063】
本開示の態様の動作を実行するためのコンピュータプログラムコードは、例えば、Ｊａｖａ（登録商標）、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋などのオブジェクト指向プログラミング言語、及び「Ｃ」プログラミング言語又は同様のプログラミング言語などの従来の手続き型プログラミング言語を含む、１つ以上のプログラミング言語の任意の組み合わせで書き込まれ得る。プログラムコードは、ユーザのコンピュータ上で完全に、ユーザのコンピュータ上で部分的に、スタンドアロンソフトウェアパッケージとして、ユーザのコンピュータ上で部分的に、リモートコンピュータ上で部分的に、又はリモートコンピュータ若しくはサーバ上で完全に実行し得る。後者のシナリオでは、リモートコンピュータは、ローカルエリアネットワーク（local area network、ＬＡＮ）若しくは広域ネットワーク（wide area network、ＷＡＮ）を含む任意のタイプのネットワークを介してユーザのコンピュータに接続され得るか、又は外部コンピュータ（例えば、インターネットサービスプロバイダを使用するインターネットを介して）に接続され得る。
【0064】
本開示の態様は、本開示に提示された実施形態による方法、装置（システム）、及びコンピュータプログラム製品のフロー図説明及び／又はブロック図を参照して以下に記載されている。フロー図説明及び／又はブロック図の各ブロック、並びにフロー図説明及び／又はブロック図におけるブロックの組み合わせは、コンピュータプログラム命令によって実装することができることが理解されよう。これらのコンピュータプログラム命令は、コンピュータ又は他のプログラム可能なデータ処理装置のプロセッサを介して実行される命令が、フロー図及び／又はブロック図のブロックで指定された機能／行為を実装するための手段を作成するような機械をもたらすように、汎用コンピュータ、専用コンピュータ、又は他のプログラム可能なデータ処理装置のプロセッサに提供され得る。
【0065】
これらのコンピュータプログラム命令はまた、コンピュータ可読記憶媒体に記憶された命令が、フロー図及び／又はブロック図のブロックで指定された機能／行為の態様を実装する命令を含む製造物品を生成するように、コンピュータ、プログラマブルデータ処理装置、及び／又は他のデバイスに、特定の方法で機能するように指示することができる、コンピュータ可読記憶媒体に記憶され得る。
【0066】
コンピュータプログラム命令はまた、コンピュータ、他のプログラマブルデータ処理装置、又は他のデバイスにロードされて、一連の動作ステップを、コンピュータ、他のプログラマブル装置、又は他のデバイス上で実行させて、コンピュータ実装プロセスを生成し得、そのため、コンピュータ、又は他のプログラマブル装置上で実行される命令は、フロー図及び／又はブロック図のブロックに指定される機能／行為を実装するためのプロセスを提供する。
【0067】
図中のフロー図及びブロック図は、本発明の様々な実施例によるシステム、方法、及びコンピュータプログラム製品の可能な実装形態のアーキテクチャ、機能、及び動作を例解する。これに関して、フロー図又はブロック図の各ブロックは、指定された論理機能を実装するための１つ以上の実行可能命令を含む、命令のモジュール、セグメント、又は部分を表し得る。いくつかの代替的な実装形態では、ブロックに記載されている機能は、図に記載された順序から外れて発生する場合がある。例えば、連続して示される２つのブロックは、実際には実質的に同時に実行され得るか、又はブロックは、関与する機能に応じて、逆の順序で実行され得る。ブロック図及び／又はフロー図例解図の各ブロック、並びにブロック図及び／又はフロー図例解図におけるブロックの組み合わせは、指定された機能若しくは行為を実行するか、又は専用ハードウェアとコンピュータ命令との組み合わせを行う、専用ハードウェアベースのシステムによって実装することができることにも留意されたい。
【0068】
上記は特定の例を対象とするが、他の例及び更なる例が、その基本的な範囲から逸脱することなく考案され得、その範囲は、以下の「特許請求の範囲」によって決定される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【国際調査報告】