特表 2024-512868 ＭＯＳＦＥＴデバイス及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-21

(54)【発明の名称】ＭＯＳＦＥＴデバイス及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240313BHJP

   H01L 29/78 20060101ALI20240313BHJP

   H01L 29/12 20060101ALI20240313BHJP

【ＦＩ】

H01L29/78 658A

H01L29/78 652J

H01L29/78 652T

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023546028

(86)(22)【出願日】2023-03-20

(85)【翻訳文提出日】2023-07-27

(86)【国際出願番号】 CN2023082486

(87)【国際公開番号】W WO2023169592

(87)【国際公開日】2023-09-14

(31)【優先権主張番号】202211305002.2

(32)【優先日】2022-10-24

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】523285557

【氏名又は名称】エシュウ セミコンダクター マニュファクチュアリング エレクトロニクス（シャオシン）コーポレーション

(74)【代理人】

【識別番号】110002572

【氏名又は名称】弁理士法人平木国際特許事務所

(72)【発明者】

【氏名】リー，シャン

(72)【発明者】

【氏名】シー，ジッピン

(72)【発明者】

【氏名】コン，マオジー

(72)【発明者】

【氏名】リアン，シンイン

(72)【発明者】

【氏名】ザン，ユカイ

(57)【要約】

本発明は、ＭＯＳＦＥＴデバイス及びその製造方法を提供する。まず、拡散しやすい第１注入領域を形成し、その後、拡散しにくく接合がより深い第２注入領域を順次形成し、ソース領域のプラズマ注入が完了した後、第１注入領域を活性化し、それにより、第１注入領域の接合拡散によって必要なウェル領域を形成し、第２注入領域はウェル領域の深さを深くするためのものである。これにより、直接複数回のＡｌイオン注入によってＰウェルを形成することでチャネルでの基板表面が破壊され、結果としてデバイスチャネルの表面が粗くなるという従来技術の問題を回避し、デバイスの高い伝導性能を実現する。また、第１注入領域、第２注入領域及びソース領域のイオン注入は同じマスク層を使用することができ、プロセスが簡単に実現でき、フォトリソグラフィの回数を効果的に減らすことができる。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板を用意し、前記基板の正面表層に第１導電型の第１ウェルイオンを注入し、第１注入領域を形成するステップと、
前記第１注入領域の下方の前記基板に第１導電型の第２ウェルイオンを注入し、第２注入領域を形成するステップと、
前記第１注入領域の表層に第２導電型のソースイオンを注入し、ソース領域を形成するステップと、
前記第１注入領域内の第１ウェルイオンを活性化することで、前記第１注入領域の接合を横方向に必要な幅に拡散させ且つ縦方向に前記第２注入領域に接させ、必要なウェル領域を形成するステップと、
前記基板の正面に、順次積層されたゲート酸化層及びゲートを形成し、前記第１注入領域と前記ゲート酸化層とのコンタクト領域がＭＯＳＦＥＴデバイスのチャネルとするステップと、を含むことを特徴とする、ＭＯＳＦＥＴデバイスの製造方法。

【請求項2】

前記基板の正面表層に前記第１ウェルイオンを注入する前に、
前記基板の正面にウェル領域を定義するためのパターン化マスク層を形成するステップと、
前記パターン化マスク層をマスクとし、前記基板に前記第１ウェルイオン、前記第２ウェルイオン及び前記ソースイオンを順次注入するステップと、をさらに含むことを特徴とする、請求項１に記載の製造方法。

【請求項3】

前記ソース領域を形成した後、且つ前記第１注入領域内の第１ウェルイオンを活性化する前に、
前記パターン化マスク層を除去するステップと、
前記ソース領域の一部に第１導電型のボディ領域イオンを注入し、ボディ領域を形成し、前記ボディ領域が、前記第１注入領域の一部に深く入り込み、前記ソース領域と前記第１注入領域とを短絡するステップと、をさらに含むことを特徴とする、請求項２に記載の製造方法。

【請求項4】

前記第１ウェルイオンはホウ素イオン又はフッ化ホウ素イオンを含み、前記第２ウェルイオンはアルミニウムイオンを含むことを特徴とする、請求項１に記載の製造方法。

【請求項5】

前記第１ウェルイオンの注入プロセスパラメータは、注入エネルギー５０ｋｅＶ～３００ｋｅＶ、注入量１Ｅ１１／ｃｍ^２～６Ｅ１４／ｃｍ^２を含むことを特徴とする、請求項４に記載の製造方法。

【請求項6】

アニールプロセスによって前記第１注入領域内の第１ウェルイオンを活性化し、アニール温度は１５００℃～１９００℃で、アニール時間は２ｍｉｎ～２００ｍｉｎであることを特徴とする、請求項４に記載の製造方法。

【請求項7】

前記基板は第２導電型の炭化ケイ素層を含み、前記第１注入領域及び前記第２注入領域は両方とも前記炭化ケイ素層内に形成されていることを特徴とする、請求項４に記載の製造方法。

【請求項8】

前記基板の正面に層間誘電体層を形成し、前記層間誘電体層が前記ゲートを埋め込み、前記ソース領域の一部を露出させるステップと、
前記層間誘電体層上に、前記ソース領域と電気的に接続されるソース金属層を形成するステップと、
前記基板の裏面にドレイン金属層を形成するステップと、をさらに含むことを特徴とする、請求項１から７のいずれか１項に記載の製造方法。

【請求項9】

基板と、
上から下へ形成されている第１注入領域及び第２注入領域を含む第１導電型のウェル領域であって、前記第１注入領域が、前記基板の正面の一部領域の表層内に形成されており、前記第２注入領域が、前記第１注入領域の底部下方の前記基板内に形成されており、且つ前記第１注入領域が縦方向に前記第２注入領域に接する第１導電型のウェル領域と、
前記第１注入領域の表層に形成されているソース領域と、
前記基板の正面に順次積層されているゲート酸化層及びゲートであって、前記ゲートが、前記第１注入領域及び前記ソース領域の両方にも接触し、前記第１注入領域が、前記ゲートの底部において、前記第２注入領域に対して横方向により遠く延びているゲート酸化層及びゲートと、を含むことを特徴とする、ＭＯＳＦＥＴデバイス。

【請求項10】

前記基板は第２導電型の炭化ケイ素層を含み、前記第１注入領域及び前記第２注入領域は両方とも前記炭化ケイ素層内に形成されており、前記第１注入領域にドープされた第１導電型の第１ウェルイオンは、ホウ素イオン又はフッ化ホウ素イオンを含み、前記第２注入領域にドープされた第１導電型の第２ウェルイオンは、アルミニウムイオンを含むことを特徴とする、請求項９に記載のＭＯＳＦＥＴデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＭＯＳＦＥＴデバイス製造の技術分野に関し、特に、ＭＯＳＦＥＴデバイス及びその製造方法に関する。

【背景技術】

【0002】

炭化ケイ素（ＳｉＣ） ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，金属酸化物半導体電界効果トランジスタ）デバイスは、スイッチング速度が早く、オン抵抗が小さい等の優位性を有するとともに、小さいドリフト層の厚さで高い絶縁破壊電圧レベルを実現でき、パワースイッチモジュールのサイズを小さくし、エネルギー消費を削減し、パワースイッチ、コンバータ等の応用分野で明らかな優位性がある。

【0003】

Ａｌ（アルミニウム）イオン注入はＳｉＣ中での拡散が弱いため、既存のプレーナゲートＳｉＣ ＭＯＳＦＥＴプロセスにおいて、通常、複数回のＡｌイオン注入の方法によって一定深さのＰウェルを得てから、イオン注入によってＰウェルにおいてＮ＋ソース領域、Ｐ＋ボディ領域（Ｐ＋コンタクト領域ともいう）等を形成する。

【0004】

しかしながら、複数回のＡｌイオン注入により、プレーナゲートＳｉＣ ＭＯＳＦＥＴのチャネルでのＳｉＣ表面が破壊され、Ｐウェルチャネルの表面が粗くなり、チャネル散乱が増加し、チャネルキャリア移動度の向上が制限される。

【0005】

上記問題は、複数回のＡｌイオン注入によってＰウェルを形成する他のプレーナＭＯＳＦＥＴプロセスにも存在する。

【発明の概要】

【0006】

本発明は、イオン注入によるＰウェルチャネル表面への破壊を回避し、デバイスの高い伝導性能を実現することができる、ＭＯＳＦＥＴデバイス及びその製造方法を提供することを目的とする。

【0007】

上記目的を実現するために、本発明は、
基板を用意し、前記基板の正面表層に第１導電型の第１ウェルイオンを注入し、第１注入領域を形成するステップと、
前記第１注入領域の下方の前記基板に第１導電型の第２ウェルイオンを注入し、第２注入領域を形成するステップと、
前記第１注入領域の表層に第２導電型のソースイオンを注入し、ソース領域を形成するステップと、
前記第１注入領域内の第１ウェルイオンを活性化することで、前記第１注入領域の接合を横方向に必要な幅に拡散させ且つ縦方向に前記第２注入領域に接させ、必要なウェル領域を形成するステップと、
前記基板の正面に、順次積層されたゲート酸化層及びゲートを形成し、前記第１注入領域と前記ゲート酸化層とのコンタクト領域がＭＯＳＦＥＴデバイスのチャネルとするステップと、を含むＭＯＳＦＥＴデバイスの製造方法を提供する。

【0008】

選択的に、前記基板の正面表層に前記第１ウェルイオンを注入する前に、さらに前記基板の正面にウェル領域を定義するためのパターン化マスク層を形成し、その後、前記パターン化マスク層をマスクとし、前記基板に前記第１ウェルイオン、前記第２ウェルイオン及び前記ソースイオンを順次注入する。

【0009】

選択的に、前記ソース領域を形成した後、且つ前記第１注入領域内の第１ウェルイオンを活性化する前に、
前記パターン化マスク層を除去するステップと、
前記ソース領域の一部に第１導電型のボディ領域イオンを注入し、ボディ領域を形成し、前記ボディ領域が、前記第１注入領域の一部に深く入り込み、前記ソース領域と前記第１注入領域とを短絡するステップと、をさらに含む。

【0010】

選択的に、前記第１ウェルイオンはホウ素イオン又はフッ化ホウ素イオンを含み、前記第２ウェルイオンはアルミニウムイオンを含む。

【0011】

選択的に、前記第１ウェルイオンの注入プロセスパラメータは、注入エネルギー５０ｋｅＶ～３００ｋｅＶ、注入量１Ｅ１１／ｃｍ^２～６Ｅ１４／ｃｍ^２を含む。

【0012】

選択的に、アニールプロセスによって前記第１注入領域内の第１ウェルイオンを活性化し、アニール温度は１５００℃～１９００℃で、アニール時間は２ｍｉｎ～２００ｍｉｎである。

【0013】

選択的に、前記基板は第２導電型の炭化ケイ素層を含み、前記第１注入領域及び前記第２注入領域は両方とも前記炭化ケイ素層内に形成されている。

【0014】

選択的に、前記の製造方法は、
前記基板の正面に層間誘電体層を形成し、前記層間誘電体層が前記ゲートを埋め込み、前記ソース領域の一部を露出させるステップと、
前記層間誘電体層上に、前記ソース領域と電気的に接続されるソース金属層を形成するステップと、
前記基板の裏面にドレイン金属層を形成するステップと、をさらに含む。

【0015】

同じ発明概念に基づいて、本発明は、
基板と、
上から下へ形成されている第１注入領域及び第２注入領域を含む第１導電型のウェル領域であって、前記第１注入領域が、前記基板の正面の一部領域の表層内に形成されており、前記第２注入領域が、前記第１注入領域の底部下方の前記基板内に形成されており、且つ前記第１注入領域が前記第２注入領域に接するまで縦方向に拡散する第１導電型のウェル領域と、
前記第１注入領域の表層に形成されているソース領域と、
前記基板の正面に順次積層されているゲート酸化層及びゲートであって、前記ゲートが、前記第１注入領域及び前記ソース領域の両方にも接触し、前記第１注入領域が、前記ゲートの底部において、前記第２注入領域に対して横方向により遠く延びているゲート酸化層及びゲートと、を含むＭＯＳＦＥＴデバイスをさらに提供する。

【0016】

選択的に、前記基板は第２導電型の炭化ケイ素層を含み、前記第１注入領域及び前記第２注入領域は両方とも前記炭化ケイ素層内に形成されており、前記第１注入領域にドープされた第１導電型のイオンは、ホウ素イオン又はフッ化ホウ素イオンを含み、前記第２注入領域にドープされた第１導電型のイオンは、アルミニウムイオンを含む。

【0017】

従来技術と比較して、本発明の技術的解決手段は、少なくとも以下の有益な効果のうちの１つを有する。

【0018】

１、まず、拡散しやすい第１注入領域を形成し、その後、拡散しにくく接合がより深い第２注入領域を順次形成し、ソース領域のプラズマ注入が完了した後、第１注入領域を活性化し、それにより、第１注入領域の接合拡散によって必要なウェル領域を形成し、第２注入領域はウェル領域の深さを深くするためのものである。これにより、直接複数回のＡｌイオン注入によってＰウェルを形成することでチャネルでの基板表面が破壊され、結果としてデバイスチャネルの表面が粗くなるという従来技術の問題を回避し、デバイスの高い伝導性能を実現する。

【0019】

２、第１注入領域、第２注入領域及びソース領域のイオン注入は同じマスク層を使用することができ、プロセスが簡単に実現でき、フォトリソグラフィの回数を効果的に減らすことができる。

【図面の簡単な説明】

【0020】

当業者であれば、提供される図面は本発明をよりよく理解するためのものであり、本発明の範囲を何ら限定するものではないことが理解される。

【図1】本発明の一実施例のＭＯＳＦＥＴデバイスの製造方法のフローチャートである。

【図2】図１に示すＭＯＳＦＥＴデバイスの製造方法におけるデバイス構造の断面模式図である。

【発明を実施するための形態】

【0021】

以下の説明では、本発明をより徹底的に理解するために、多くの具体的な詳細が与えられる。しかしながら、本発明がこれらの詳細の１つ又は複数がなくても実施できることは、当業者にとって自明である。他の例では、本発明との混同を避けるために、本分野に周知のいくつかの技術的特徴については説明していない。本発明は、異なる形態で実施でき、本明細書に記載の実施例に限定されるものとして解釈されるべきではないことを理解すべきである。むしろ、これらの実施例は、本開示が徹底的かつ完全なものとなり、且つ本発明の範囲が当業者に十分に伝わるように提供されるものである。図面において、層と領域のサイズ及び相対的なサイズは、明確にするために誇張されている場合がある。全体を通して同じ符号は同じ要素を指す。要素又は層が、他の要素又は層「の上にある」又は他の要素又は層に「接続されている」と記述されている場合は、他の要素又は層の上に直接あるか又は他の要素又は層に直接接続されてもよく、あるいは、介在する要素又は層が存在してもよいことを理解すべきである。対照的に、要素が他の要素又は層「の上に直接ある」又は他の要素又は層に「直接接続されている」と記述されている場合は、介在する要素又は層が存在しないことになる。第１、第２などの用語は、様々な要素、部材、領域、層及び／又はセクションを説明するために使用され得るが、これらの要素、部材、領域、層及び／又はセクションは、これらの用語によって限定されるべきではない。これらの用語は、ある要素、部材、領域、層又はセクションを別の要素、部材、領域、層又はセクションと区別するためのものに過ぎない。したがって、以下に説明した第１の要素、部材、領域、層又はセクションは、本発明の教示から逸脱することなく、第２の要素、部材、領域、層又はセクションと表すことができる。「の下にある」、「下にある」、「下の」、「の上にある」、「上にある」、「上の」などの空間関係用語は、本明細書では、説明の便宜上、図に示される１つの要素又は特徴と他の要素又は特徴との関係を説明するために用いることができる。空間関係用語は、図に示されている向きに加えて、使用中及び操作中のデバイスの異なる向きをさらに包含することを意図していることを理解すべきである。例えば、図中のデバイスが裏返されると、「の下にある」、「下にある」、「下の」と記載された要素又は特徴は、他の要素又は特徴の「上」に配向されることになる。デバイスは別の向き（９０度回転又は他の向き）であってもよく、本明細書で使用される空間記述用語はそれに応じて解釈される。本明細書で使用される用語は、具体的な実施例を説明することのみを目的としており、本発明を限定するものではない。本明細書で使用される場合、単数形の「一」、「１つ」及び「前記／該」は、文脈上明らかに別の指示がない限り、複数形を含むことも意図している。また、用語「含む」は、可能な特徴、ステップ、操作、要素及び／又は部材の存在を確定するためのものであるが、１つ又は複数の他の特徴、ステップ、操作、要素、部材及び／又はグループの存在又は追加を排除するものではないことも理解すべきである。本明細書で使用される場合、用語「及び／又は」は、関連する列挙された項目のいずれか及びあらゆる組み合わせを含む。

【0022】

以下において、図面及び具体的な実施例を参照しながら、本発明で提供される技術的解決手段をさらに詳しく説明する。本発明の利点及び特徴は、以下の説明からより明らかになる。説明すべきは、図面は全て非常に簡略化された形式であり、且つ全て正確でない縮尺を使用しており、本発明の実施例を容易かつ明確に説明するのを支援するためのものに過ぎない点である。

【0023】

図１を参照すると、本発明の一実施例はＭＯＳＦＥＴデバイスの製造方法を提供する。前記製造方法は、次のＳ１、Ｓ２、Ｓ３、Ｓ４及びＳ５を含む。

【0024】

Ｓ１で、基板を用意し、前記基板の正面表層に第１導電型（例えば、Ｐ型）の第１ウェルイオンを注入し、第１注入領域を形成する。

【0025】

Ｓ２で、前記第１注入領域の下方の前記基板に第１導電型の第２ウェルイオンを注入し、第２注入領域を形成する。

【0026】

Ｓ３で、前記第１注入領域の表層に第２導電型（例えば、Ｎ型）のソースイオンを注入し、ソース領域を形成する。

【0027】

Ｓ４で、前記第１注入領域内の第１ウェルイオンを活性化することで、前記第１注入領域の接合を横方向に必要な幅に拡散させ且つ縦方向に前記第２注入領域に接させ、必要なウェル領域を形成する。

【0028】

Ｓ５で、前記基板の正面に、順次積層されたゲート酸化層及びゲートを形成し、前記第１注入領域と前記ゲート酸化層とのコンタクト領域はＭＯＳＦＥＴデバイスのチャネルとする。

【0029】

図２の（Ａ）を参照すると、ステップＳ１では、基板１００を形成するために炭化ケイ素、シリコンなどの任意の適切な半導体材料を用意することができる。例えば、用意される基板１００は、Ｎ型の炭化ケイ素基板であり、且つ下から上へ３層あり、Ｎ＋ベース１００ａ、バッファ層１００ｂ及びＮ－ドリフト層１００ｃの順であり、Ｎ－ドリフト層１００ｃのＮ型イオンのドープ濃度はＮ＋ベース１００ａ内のＮ型イオンのドープ濃度よりも低い。

【0030】

具体的には、図２の（Ａ）を参照すると、Ｓ１のステップでは、まず、基板１００に対して表面洗浄と乾燥を行うことができ、続いて、Ｎ－ドリフト層１００ｃ上にマスク層材料を堆積し、該マスク層材料は、例えば、ポリシリコン（ｐｏｌｙ Ｓｉ）、単結晶シリコン（Ｓｉ）、シリカ（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）等から選択される１種又は複数種であってもよく、単層膜であってもよいし、複数の異なる材料の膜の重ね合わせであってもよく、該マスク層材料をフォトリソグラフィ及びエッチングし、形成されるＰウェルを定義するためのパターン化マスク層２００を形成する。本例では、パターン化マスク層２００の両側のいずれにおいても、形成されるＰウェルの注入窓（図示せず）が定義されており、次に、パターン化マスク層２００をマスクとし、Ｎ－ドリフト層１００ｃの表層にＰ型の第１ウェルイオンを注入して、パターン化マスク層２００の両側のＮ－ドリフト層１００ｃの表層内に第１注入領域１０１を形成する。該ステップで選択される第１ウェルイオンは、Ｎ－ドリフト層１００ｃ内に正孔を形成でき、且つ高温で後続の第２ウェルイオン及びソースイオンに対してより拡散しやすいイオンである。例として、第１ウェルイオンはホウ素イオン又はフッ化ホウ素イオンであり、注入方向はＮ－ドリフト層１００ｃ表面に垂直な方向であってもよく、注入エネルギーは５０ｋｅＶ～３００ｋｅＶ（例えば、１００ｋｅＶ、２００ｋｅＶ等）で、注入量は１Ｅ１１／ｃｍ^２～６Ｅ１４／ｃｍ^２（例えば、５Ｅ１２／ｃｍ^２、１Ｅ１３／ｃｍ^２等）である。

【0031】

図２の（Ｂ）を参照すると、ステップＳ２では、パターン化マスク層２００をマスクとし、第１注入領域１０１の下方のＮ－ドリフト層１００ｃにＰ型の第２ウェルイオンを注入して、パターン化マスク層２００の両側の第１注入領域１０１の下方のＮ－ドリフト層１００ｃ内に第２注入領域１０２を形成し、これにより、第２注入領域１０２は第１注入領域１０１よりも深い接合を形成することができる。例として、Ｐウェル設計の深さ要件と幅要件に応じて、複数回のアルミニウム（Ａｌ）イオン注入によって、第１注入領域１０１の下方のＮ－ドリフト層１００ｃに対して垂直又は斜めにイオン注入を行うことができ、注入温度は４００℃～１０００℃（例えば、５００℃、８００℃等）で、注入エネルギーは２００ｋｅＶ～５００ｋｅＶ（例えば、３００ｋｅＶ、４００ｋｅＶ等）で、注入量は１Ｅ１１／ｃｍ^２～６Ｅ１４／ｃｍ^２（例えば、５Ｅ１２／ｃｍ^２、１Ｅ１３／ｃｍ^２、１Ｅ１４／ｃｍ^２等）である。

【0032】

図２の（Ｃ）を参照すると、ステップＳ３では、パターン化マスク層２００をマスクとし、ソース領域設計の深さ要件と幅要件に応じて、第１注入領域１０１の表層に対して垂直又は斜めにＮ型のソースイオンを注入して、パターン化マスク層２００の両側の第１注入領域１０１の表層内にソース領域１０３を形成する。例として、Ｎ型のソースイオンは、リン（Ｐ）イオン、砒素（Ａｓ）イオン、窒素（Ｎ）イオンなどのうちの少なくとも1つを含み、注入エネルギーは５０ｋｅＶ～３００ｋｅＶ（例えば、１００ｋｅＶ、２００ｋｅＶ等）で、注入量は１Ｅ１４／ｃｍ^２～１Ｅ１６／ｃｍ^２（例えば、５Ｅ１４／ｃｍ^２、１Ｅ１５／ｃｍ^２、５Ｅ１５／ｃｍ^２等）である。

【0033】

図２の（Ｄ）を参照すると、ステップＳ３では、選択的に、ソース領域１０３を形成した後、パターン化マスク層２００を除去し、ソース領域１０３の一部にＰ型のボディ領域イオンを注入し、ボディ領域１０４（コンタクト領域ともいう）を形成し、ボディ領域１０４の底部は第１注入領域１０１の一部に深く入り込み、ソース領域１０３と第１注入領域１０１とを短絡し、且つそのＰ型イオンのドープ濃度は第１注入領域１０１よりも高い。例として、ボディ領域イオンはホウ素イオン、フッ化ホウ素イオン及びアルミニウムイオンのうちの少なくとも1つを含んでもよく、注入エネルギーは５０ｋｅＶ～３００ｋｅＶ（例えば、１００ｋｅＶ、２００ｋｅＶ等）で、注入量は１Ｅ１４／ｃｍ^２～１Ｅ１６／ｃｍ^２（例えば、５Ｅ１４／ｃｍ^２、１Ｅ１５／ｃｍ^２、５Ｅ１５／ｃｍ^２等）である。

【0034】

図２の（Ｅ）を参照すると、ステップＳ４では、基板１００を高温アニールプロセスによってアニールして、第１注入領域１０１内の第１ウェルイオンを活性化するとともに、第２注入領域１０２内の第２ウェルイオン及びソース領域１０３におけるＮ型イオンボディ領域１０４内のＰ型イオンを活性化する。アニール温度は１５００℃～１９００℃（例えば、１６５０℃、１７００℃、１８００℃等）で、アニール時間は２ｍｉｎ～２００ｍｉｎ（例えば、１０ｍｉｎ、２０ｍｉｎ、５０ｍｉｎ、１００ｍｉｎ等）である。該高温アニール過程により、第１注入領域１０１内のホウ素イオン等の１ウェルイオンが拡散し、拡散後の第１注入領域１０１’は縦方向に底部が第２注入領域１０２の頂部に接し、横方向にＰウェルに必要な幅に拡張され、それにより、後続に必要なチャネル幅を提供する。そして、第２注入領域１０２内の第２ウェルイオン及びソース領域１０３におけるＮ型イオンボディ領域１０４内のＰ型イオンは、いずれも第１注入領域１０１内の第１ウェルイオンに対して拡散が弱く、２つの拡散後の第１注入領域１０１’間のＮ－ドリフト層１０１ｃは空乏領域としている。

【0035】

該ステップでは、必要なウェル領域は、上部の拡散後の第１注入領域１０１’及び下部の第２注入領域１０２で構成され、且つ、必要なチャネルが第１注入領域１０１の拡散により形成されているため、チャネル表面の粗さを大幅に低減でき、さらに最終的に製造されたＭＯＳＦＥＴデバイスのチャネル電子の界面散乱を低減し、チャネル移動度を向上させることができる。

【0036】

図２の（Ｆ）を参照すると、ステップＳ５では、まず、熱酸化プロセス又は化学気相堆積などの適切なゲート酸素プロセスを採用し、ボディ領域１０４、ソース領域１０３、拡散後の第１注入領域１０１’及びＮ－ドリフト層１００ｃの正面上にゲート酸化層３０１を形成することができ、続いて、ゲート酸化層３０１の表面にゲート材料層を堆積し、且つ堆積したゲート材料層及びゲート酸化層３０１をフォトリソグラフィ及びエッチングして、ゲート３０２を形成することができる。形成されたゲート３０２は拡散後の第１注入領域１０１’及びソース領域１０４の両方とも重なりがあり、且つ拡散後の第１注入領域１０１’とゲート酸化層３０１とのコンタクト領域はＭＯＳＦＥＴデバイスのチャネルとしている。

【0037】

本ステップでは、ステップＳ４において拡散によりＰウェルを形成することで、チャネル表面が粗くなることを効果的に回避でき、且つ空乏領域として用いられるＮ－ドリフト層１００ｃのＳｉＣ結晶品質が完全であることも保証できるため、形成されたゲート酸化層３０１の品質を保障し、チャネル欠陥密度を低下させ、デバイスの温度ドリフト性能をさらに改善し、デバイスの信頼性をさらに向上させることができる。

【0038】

さらに選択的に、ゲート３０２を形成した後、まず、化学気相堆積プロセス等によって、基板１００の正面を層間誘電体層４００で覆い、層間誘電体層４００は、単層誘電体膜構造であってもよく、多層誘電体膜が積層された構造であってもよい。次に、該層間誘電体層４００をフォトリソグラフィ及びエッチングして、該層間誘電体層４００をパターン化し、パターン化後の層間誘電体層４００は、前記ゲート３０２を埋め込み、ソース領域１０３の一部を露出させることができる。続いて、金属スパッタリング堆積又は蒸着などの適切なプロセスによって、層間誘電体層４００上にソース金属層５００（例えば、銅、アルミニウム、金などの１種の金属材料や合金）を形成し、該ソース金属層５００はソース領域１０３及びボディ領域１０４の両方にも電気的に接続されている。その後、Ｎ＋ベース１００ａの裏面にドレイン金属層（図示せず）を形成する。

【0039】

本実施例のＭＯＳＦＥＴデバイスの製造方法は、拡散によって必要なウェル領域を形成し、一方で、チャネル表面の粗さを大幅に低減でき、チャネル電子の界面散乱を低減し、それにより、チャネル移動度を向上させ、他方で、チャネル欠陥のエネルギー準位及びゲート酸素品質を改善し、デバイスの温度ドリフト性能をさらに改善し、デバイスの信頼性をさらに向上させることができる。

【0040】

また、第１注入領域、第２注入領域及びソース領域のイオン注入はいずれも同じパターン化マスク層２００によって実施可能であり、プロセスが簡単に実現でき、フォトリソグラフィの回数を効果的に減らすことができる。

【0041】

図２の（Ｆ）を参照すると、本発明の一実施例は、好ましくは本発明のＭＯＳＦＥＴデバイスの製造方法で製造されるＭＯＳＦＥＴデバイスをさらに提供する。該ＭＯＳＦＥＴデバイスは、次の基板１００、第１導電型（例えば、Ｐ型）のウェル領域、ソース領域１０３、ゲート酸化層３０１及びゲート３０２を含む。

【0042】

基板１００は、任意の適切な半導体材料であってもよい。例えば、基板１００は、Ｎ型の炭化ケイ素基板であり、且つ下から上へ３層あり、Ｎ＋ベース１００ａ、バッファ層１００ｂ及びＮ－ドリフト層１００ｃの順である。

【0043】

第１導電型（例えば、Ｐ型）のウェル領域は、上から下へ形成されている第１注入領域１０１及び第２注入領域１０２を含み、第１注入領域１０１は、Ｎ－ドリフト層１００ｃの正面の一部領域の表層内に形成されており、第２注入領域１０２は、第１注入領域１０１の底部下方のＮ－ドリフト層１００ｃ内に形成されており、且つ第１注入領域１０１は、第２注入領域１０２に接するまで縦方向に拡散し、第１注入領域１０１にドープされた第１導電型イオンはホウ素イオン又はフッ化ホウ素イオンを含み、第２注入領域１０２にドープされた第１導電型イオンはアルミニウムイオンを含む。

【0044】

ソース領域１０３は、第１注入領域１０１の表層に形成されている。

【0045】

ゲート酸化層３０１及びゲート３０２は、Ｎ－ドリフト層１００ｃの正面に順次積層されており、且つゲート３０２は第１注入領域１０３及びソース領域１０４の両方とも重なりがあり、第１注入領域１０３は、ゲート３０２の底部において、第２注入領域１０２に対して横方向により遠く延びている。

【0046】

以上より、本発明のＭＯＳＦＥＴデバイス及びその製造方法では、まず、拡散しやすい第１注入領域を形成し、その後、拡散しにくく接合がより深い第２注入領域を順次形成し、ソース領域のプラズマ注入が完了した後、第１注入領域を活性化し、それにより、第１注入領域の接合拡散によって必要なウェル領域を形成し、第２注入領域はウェル領域の深さを深くするためのものである。これにより、直接複数回のＡｌイオン注入によってＰウェルを形成することでチャネルでの基板表面が破壊され、結果としてデバイスチャネルの表面が粗くなるという従来技術の問題を回避し、デバイスの高い伝導性能を実現する。また、第１注入領域、第２注入領域及びソース領域のイオン注入は同じマスク層を使用することができ、プロセスが簡単に実現でき、フォトリソグラフィの回数を効果的に減らすことができる。

【0047】

上記の説明は、本発明の好ましい実施例についての説明に過ぎず、本発明の範囲を何ら限定するものではなく、当業者が上記の開示に基づいて行ったあらゆる変更、修飾は、いずれも本発明の技術的解決手段の保護範囲に属するものとする。

【図1】

【図2】

【国際調査報告】