特表 2024-512929 シグマ－デルタアナログ・デジタル変換器及びその制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-21

(54)【発明の名称】シグマ－デルタアナログ・デジタル変換器及びその制御方法

(51)【国際特許分類】

   H03M 3/02 20060101AFI20240313BHJP

【ＦＩ】

H03M3/02

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023556529

(86)(22)【出願日】2022-03-29

(85)【翻訳文提出日】2023-09-13

(86)【国際出願番号】 CN2022083620

(87)【国際公開番号】W WO2022213844

(87)【国際公開日】2022-10-13

(31)【優先権主張番号】202110379099.0

(32)【優先日】2021-04-08

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】514175014

【氏名又は名称】大唐恩智浦半導体有限公司

【氏名又は名称原語表記】ＤＡＴＡＮＧ ＮＸＰ ＳＥＭＩＣＯＮＤＵＣＴＯＲＳ ＣＯ．， ＬＴＤ．

【住所又は居所原語表記】Ｎｏ． ９９， Ｊｉｎｇｇａｎｇｓｈａｎ Ｒｄ．， Ｒｕｄｏｎｇ Ｅｃｏｎｏｍｉｃ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｎａｎｔｏｎｇ， Ｊｉａｎｇｓｕ Ｐｒｏｖｉｎｃｅ ２２６４００， Ｃｈｉｎａ

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(72)【発明者】

【氏名】ショルテンス，ペーテル

【テーマコード（参考）】

5J064

【Ｆターム（参考）】

5J064BA03

5J064BB07

5J064BC06

5J064BC10

5J064BC11

5J064BC14

5J064BC16

5J064BC22

(57)【要約】

本発明は、シグマ－デルタアナログ・デジタル変換器及びその制御方法に関し、本発明のシグマ－デルタアナログ・デジタル変換器は、積分ユニットと比較ユニットとを含み、その中、前記積分ユニットは固定の第一の基準信号を有し、前記比較ユニットは可変の第二の基準信号を有し、前記第二の基準信号の振幅は前記アナログ・デジタル変換器の入力アナログ信号の振幅に比例する。本発明のシグマ－デルタアナログ・デジタル変換器及びその制御方法によれば、比較ユニットに可変の第二の基準信号が提供され、アナログ・デジタル変換器がより大きなスイングスペースを有するようになる。この大きなスイングスペースにより、電源電圧の低減とコンデンササイズの低減の両方が可能となり、アナログ・デジタル変換回路に必要な面積を削減することができる。

【特許請求の範囲】

【請求項1】

シグマ－デルタアナログ・デジタル変換器であって、
積分ユニットと比較ユニットとを備え、
前記積分ユニットは、固定の第一の基準信号を有し、
前記比較ユニットは、可変の第二の基準信号を有し、
前記第二の基準信号の振幅は、前記アナログ・デジタル変換器の入力アナログ信号の振幅に比例する
ことを特徴とするシグマ－デルタアナログ・デジタル変換器。

【請求項2】

前記積分ユニットは、第一の積分入力端子と、第二の積分入力端子と、積分出力端子とを備え、積分入力信号が前記第一の積分入力端子に接続され、前記第一の基準信号が前記第二の積分入力端子に接続され、前記第一の積分入力端子と前記積分出力端子との間に第一のコンデンサが接続されており、
前記比較ユニットは、第一の比較入力端子と、第二の比較入力端子と、比較出力端子とを備え、前記積分出力端子が前記第一の比較入力端子に接続され、前記第二の基準信号が前記第二の比較入力端子に接続され、前記比較出力端子がビットストリーム信号を出力しており、
前記積分入力信号の振幅は、前記ビットストリーム信号に応じて増減されている
ことを特徴とする請求項１に記載のシグマ－デルタアナログ・デジタル変換器。

【請求項3】

前記比較出力端子に接続されたフィードバックユニットをさらに備え、
前記フィードバックユニットは、前記ビットストリーム信号に応じて前記積分入力信号の振幅を制御する
ことを特徴とする請求項２に記載のシグマ－デルタアナログ・デジタル変換器。

【請求項4】

前記ビットストリーム信号が１である場合に、前記積分入力信号の振幅が減少し、前記第二の基準信号の振幅が減少しており、
前記ビットストリーム信号が０である場合に、前記積分入力信号の振幅が増加し、前記第二の基準信号の振幅が増加している
ことを特徴とする請求項２に記載のシグマ－デルタアナログ・デジタル変換器。

【請求項5】

前記フィードバックユニットは、前記入力アナログ信号に接続されたスイッチングモード電流源を備え、
前記ビットストリーム信号が１である場合に、前記スイッチングモード電流源がオンになり、前記積分入力信号の振幅を減少させ、
前記ビットストリーム信号が０である場合に、前記スイッチングモード電流源がオフになり、前記積分入力信号の振幅を増加させる
ことを特徴とする請求項３に記載のシグマ－デルタアナログ・デジタル変換器。

【請求項6】

第一のインピーダンスおよび電流源を含む第二の基準信号生成回路をさらに備え、
前記第一のインピーダンスの第一の端子が前記電流源に接続され、前記第一のインピーダンスの第二の端子が前記スイッチングモード電流源に接続され、前記第一の端子が前記第二の基準信号を提供している
ことを特徴とする請求項５に記載のシグマ－デルタアナログ・デジタル変換器。

【請求項7】

前記第一のインピーダンスは、非線形インピーダンス素子を備えている
ことを特徴とする請求項６に記載のシグマ－デルタアナログ・デジタル変換器。

【請求項8】

積分ユニットと比較ユニットとを備えるシグマ－デルタアナログ・デジタル変換器の制御方法であって、
前記積分ユニットに固定の第一の基準信号を提供すること、および
前記比較ユニットに、前記アナログ・デジタル変換器の入力アナログ信号の振幅に比例する振幅を有する可変の第二の基準信号を供給すること、を備えている
ことを特徴とするシグマ－デルタアナログ・デジタル変換器の制御方法。

【請求項9】

前記積分ユニットは、第一の積分入力端子と、第二の積分入力端子と、積分出力端子とを備え、積分入力信号が前記第一の積分入力端子に接続され、前記第一の基準信号が前記第二の積分入力端子に接続され、前記第一の積分入力端子と前記積分出力端子との間に第一のコンデンサが接続されており、
前記比較ユニットは、第一の比較入力端子と、第二の比較入力端子と、比較出力端子とを備え、前記積分出力端子が前記第一の比較入力端子に接続され、前記第二の基準信号が前記第二の比較入力端子に接続され、前記比較出力端子がビットストリーム信号を出力しており、
前記積分入力信号の振幅は、前記ビットストリーム信号に応じて増減されている
ことを特徴とする請求項８に記載のシグマ－デルタアナログ・デジタル変換器の制御方法。

【請求項10】

前記ビットストリーム信号が１である場合に、前記積分入力信号の振幅が減少し、前記第二の基準信号の振幅が減少しており、
前記ビットストリーム信号が０である場合に、前記積分入力信号の振幅が増加し、前記第二の基準信号の振幅が増加している
ことを特徴とする請求項９に記載のシグマ－デルタアナログ・デジタル変換器の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子回路の技術分野に関し、特にシグマ－デルタアナログ・デジタル変換器及びその制御方法に関する。

【背景技術】

【0002】

シグマ－デルタ（Ｓｉｇｍａ－Ｄｅｌｔａ）アナログ・デジタル変換器（ＡＤＣ，Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）は、広範囲に応用されている高精度なアナログ・デジタル変換器である。シグマ－デルタ（Ｓｉｇｍａ－Ｄｅｌｔａ）アナログ・デジタル変換器は、オーバーサンプリング、ノイズシェーピング及びデジタルフィルタリングなどの技術を採用し、高精度と低消費電力という利点がある。

【0003】

図１Ａは、一種のシグマ－デルタアナログ・デジタル変換器の構成を示す概略図である。シグマ－デルタアナログ・デジタル変換器は、典型的にはシグマ－デルタ変調器１１０とデジタルフィルタ１２０という２つの構成要素を含む。シグマ－デルタ変調器１１０は、ナイキストサンプリングレート（Ｎｙｑｕｉｓｔ ｓａｍｐｌｉｎｇ ｒａｔｅ）を大幅に上回る速度でアナログ入力信号Ｉｎｐｕｔをオーバーサンプリングし、１ビットのビットストリーム（Ｂｉｔ Ｓｔｒｅａｍ）を出力する。ビットストリームにおける「１」の密度は、アナログ入力信号Ｉｎｐｕｔの大きさに対応している。デジタルフィルタ１２０は、非常に高い変換分解能を得るためにビットストリームをフィルタリングする。

【0004】

図１Ｂは、一種の１次シグマ－デルタ変調器の構成を示す概略図である。シグマ－デルタ変調器は、積分器１１１と比較器１１２とから構成されることができる。この中、積分器１１１には、オペアンプＯＡ１（Ｏｐｅｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒ、ＯＡ）とコンデンサＣ１とが含まれている。入力電流信号Ｉｉｎｐｕｔは、オペアンプＯＡ１の一方の入力端子に接続され、オペアンプＯＡ１に一つの入力電圧Ｖ１を供給する。オペアンプＯＡ１の他方の入力端子には基準電圧Ｖｒｅｆが接続されている。オペアンプＯＡ１の出力端子はコンパレータ１１２の一方の入力端子に接続され、オペアンプＯＡ１の出力信号１１４はコンパレータ１１２の一方の入力信号となる。コンパレータ１１２の他方の入力信号である基準電圧Ｖｒｅｆも同時にコンパレータ１１２の他方の入力端子に接続されている。比較器１１２は、出力信号１１４と基準電圧Ｖｒｅｆとを比較し、ビットストリーム信号１１５を出力端子に出力する。コンパレータ１１２の出力端子は、入力電流信号Ｉｉｎｐｕｔにも接続されたスイッチングモード電流源Ｊ１の一端に接続され、コンパレータ１１２が出力するビットストリーム信号１１５に応じて入力電圧Ｖ１の大きさを調整するためのフィードバックループを形成する。

【0005】

図１Ｃは、図１Ｂに示すシグマ－デルタ変調器が動作状態となる一部信号の波形図である。ここで、折れ線１３１，１３２は、オペアンプＯＡ１の出力信号１１４の電圧波形を表すために用いられ、矩形波１４１、１４２は、比較器１１２から出力するビットストリーム信号１１５を表すために用いられる。折れ線１３１，１３２の立ち上がり部分および立ち下がり部分は、それぞれコンデンサＣ１の充電過程および放電過程に対応している。矩形波１４１，１４２における高電位がビットストリーム信号１１５における数字「１」を表し、低電位がビットストリーム信号１１５における数字「０」を表す。ビットストリーム信号１１５のデューティ比（ｄｕｔｙ－ｃｙｃｌｅ）は、１周期内の全周期に占められる数字「１」の割合であり、矩形波１４１のデューティは比較的に小さく、矩形波１４２のデューティは比較的に大きい。入力電圧Ｖ１が低い場合、オペアンプＯＡ１の出力信号１１４は折れ線１３１で表され、且つビットストリーム信号１４１に対応している。入力電圧Ｖ１が高い場合、オペアンプＯＡ１の出力信号１１４は折れ線１３２で表され、且つビットストリーム信号１４２に対応している。

【0006】

図１Ｃには、シグマ－デルタ変調器の回路における電源電圧レベルＶｄｄおよび共通接地レベルＶｓｓも示されている。図１（ｃ）に示すように、入力電圧Ｖ１が低い場合には、オペアンプＯＡ１の出力信号１１４はシステム電圧レベルＶｄｄに相対的に近くて、折れ線１３１の山点１３３と電源電圧レベルＶｄｄとの差Ｍ１は比較的に小さく、当該差Ｍ１は、供給マージン（Ｓｕｐｐｌｙ ｍａｒｇｉｎ）とも呼ばれることができる。入力電圧Ｖ１が高い場合には、オペアンプＯＡ１の出力信号１１４は共通接地レベルＶｓｓに相対的に近くて、折れ線１３２の谷点１３４と共通接地レベルＶｓｓとの差Ｍ２は比較的に小さく、当該差Ｍ２は、接地マージン（Ｇｒｏｕｎｄ ｍａｒｇｉｎ）とも呼ばれることができる。

【0007】

図１Ａ～１Ｃに示すシグマ－デルタ変調器によれば、オペアンプＯＡ１の出力信号１１４の供給マージンおよび接地マージンはともに比較的に小さくて、すなわち、当該シグマ－デルタアナログ・デジタル変換器によって許容される電圧スイングスペースは比較的に小さい。電圧スイングは、Ｖｄｄ－ＶｒｅｆまたはＶｒｅｆ－Ｖｓｓの電圧スイングスペースに制限される。オペアンプＯＡ１の正常動作に対して、電圧スイングスペースが小さいことによる制約がある。また、より小さい電圧スイングスペースが原因で、積分器１１１中のコンデンサＣ１の値を大きく取らないように制限している。

【0008】

しかし、アナログ・デジタル変換器のＳ／Ｎ比を高くするためには、コンデンサＣ１の値を小さくしてはならない。ただし、限られた電圧スイングスペースに対して、大きな容量は積分器の精度に影響を与え、また大きなチップ面積を占有し、回路の消費電力を増加させる。そのため、アナログ・デジタル変換器のスイングスペースを大きくし、コンデンサＣ１の大きさを小さくすることが望ましい。

【発明の概要】

【0009】

本発明が解決しようとする技術課題は、増大させたスイングスペースを有するシグマ－デルタアナログ・デジタル変換器及びその制御方法を提供することである。

【0010】

上記の技術課題を解決するために本発明が採用した技術思案は、シグマ－デルタアナログ・デジタル変換器であって、積分ユニットと比較ユニットとを備え、その中、前記積分ユニットは、固定の第一の基準信号を有し、前記比較ユニットは、可変の第二の基準信号を有し、前記第二の基準信号の振幅は、前記アナログ・デジタル変換器の入力アナログ信号の振幅に比例することを特徴とする。

【0011】

本発明の一実施例では、前記積分ユニットは、第一の積分入力端子と、第二の積分入力端子と、積分出力端子とを備え、積分入力信号が前記第一の積分入力端子に接続され、前記第一の基準信号が前記第二の積分入力端子に接続され、前記第一の積分入力端子と前記積分出力端子との間に第一のコンデンサが接続されており、前記比較ユニットは、第一の比較入力端子と、第二の比較入力端子と、比較出力端子とを備え、前記積分出力端子が前記第一の比較入力端子に接続され、前記第二の基準信号が前記第二の比較入力端子に接続され、前記比較出力端子がビットストリーム信号を出力しており、その中、前記積分入力信号の振幅は、前記ビットストリーム信号に応じて増減されている。

【0012】

本発明の一実施例では、前記比較出力端子に接続されたフィードバックユニットをさらに備え、前記フィードバックユニットは、前記ビットストリーム信号に応じて前記積分入力信号の振幅を制御する。

【0013】

本発明の一実施例では、前記ビットストリーム信号が１である時に、前記積分入力信号の振幅が減少し、前記第二の基準信号の振幅が減少しており、前記ビットストリーム信号が０である時に、前記積分入力信号の振幅が増加し、前記第二の基準信号の振幅が増加している。

【0014】

本発明の一実施例では、前記フィードバックユニットは、前記入力アナログ信号に接続されたスイッチングモード電流源を備え、前記ビットストリーム信号が１である時に、前記スイッチングモード電流源がオンになり、前記積分入力信号の振幅を減少させ、前記ビットストリーム信号が０である時に、前記スイッチングモード電流源がオフになり、前記積分入力信号の振幅を増加させる。

【0015】

本発明の一実施例では、第一のインピーダンスおよび電流源を含む第二の基準信号生成回路をさらに備え、前記第一のインピーダンスの第一の端部が前記電流源に接続され、前記第一のインピーダンスの第二の端部が前記スイッチングモード電流源に接続され、前記第一の端部が前記第二の基準信号を提供している。

【0016】

本発明の一実施例では、前記第一のインピーダンスは、非線形インピーダンス素子を備えている。

【0017】

上記の技術課題を解決するために本発明が提出した技術思案は、積分ユニットと比較ユニットとを備えるシグマ－デルタアナログ・デジタル変換器の制御方法であって、前記積分ユニットに固定の第一の基準信号を提供すること、および前記比較ユニットに前記アナログ・デジタル変換器の入力アナログ信号の振幅に比例する振幅を有する可変の第二の基準信号を供給すること、を備えていることを特徴とする。

【0018】

本発明の一実施例では、前記積分ユニットは、第一の積分入力端子と、第二の積分入力端子と、積分出力端子とを備え、積分入力信号が前記第一の積分入力端子に接続され、前記第一の基準信号が前記第二の積分入力端子に接続され、前記第一の積分入力端子と前記積分出力端子との間に第一のコンデンサが接続されており、前記比較ユニットは、第一の比較入力端子と、第二の比較入力端子と、比較出力端子とを備え、前記積分出力端子が前記第一の比較入力端子に接続され、前記第二の基準信号が前記第二の比較入力端子に接続され、前記比較出力端子がビットストリーム信号を出力しており、その中、前記積分入力信号の振幅は、前記ビットストリーム信号に応じて増減されている。

【0019】

本発明の一実施例では、前記ビットストリーム信号が１である時に、前記積分入力信号の振幅が減少し、前記第二の基準信号の振幅が減少しており、前記ビットストリーム信号が０である時に、前記積分入力信号の振幅が増加し、前記第二の基準信号の振幅が増加している。

【0020】

本発明のシグマ－デルタアナログ・デジタル変換器及びその制御方法によれば、比較ユニットに可変の第二の基準信号が提供され、アナログ・デジタル変換器がより大きなスイングスペースを有するようになる。この大きなスイングスペースにより、電源電圧の低減とコンデンササイズの低減の両方が可能となり、アナログ・デジタル変換回路に必要な面積を削減することができる。

【図面の簡単な説明】

【0021】

本発明の上記の目的、特徴、および利点をより明確にわかりやすくするために、以下では、本発明の具体的な実施形態を添付の図面に関連して詳細に説明する。

【図1A】図１Ａは、一種のシグマ－デルタアナログ・デジタル変換器の構成を示す概略図である。

【図1B】図１Ｂは、一種の１次シグマ－デルタ変調器の構成を示す概略図である。

【図1C】図１Ｃは、図１Ｂに示すシグマ－デルタ変調器が動作状態となる一部信号の波形図である。

【図2】図２は、本発明の一実施例に係るシグマ－デルタアナログ・デジタル変換器の構成を示す概略図である。

【図3】図３は、本発明の他の実施例に係るシグマ－デルタアナログ・デジタル変換器の構成を示す概略図である。

【図4】図４は、図３に示す実施例に係るシグマ－デルタアナログ・デジタル変換器が動作状態となる一部信号の波形図である。

【図5】図５は、本発明の一実施例に係るシグマ－デルタアナログ・デジタル変換器の制御方法の例示的なフローチャートである。

【発明を実施するための形態】

【0022】

本発明の上述の目的、特徴、および利点をより明確にわかりやすくするために、以下では、本発明の具体的な実施形態について、添付の図面に関連して詳細に説明する。

【0023】

以下の説明では、本発明に対する十分な理解を容易にするために多くの具体的な詳細が説明されるが、本発明は、本明細書で説明されているものとは異なる他の方法で実施されてもよいので、本発明は、以下に開示される具体的な実施形態に限定されない。

【0024】

本願および特許請求の範囲に示されるように、文脈では例外を明示的に示唆しない限り、「一」、「一つ」、「一種」、および／または「その」などの用語は、特に単数を指すものではなく、複数を含むこともある。一般的に、「備える」および「含む」という用語は、明確に識別されたステップおよび要素を含むことを示すだけであり、これらのステップおよび要素は排他的な羅列を構成せず、方法または装置は、他のステップまたは要素を含む場合がある。

【0025】

本願の明細書においては、理解してほしいのは、「前、後、上、下、左、右」、「横方向、縦方向、垂直、水平」、「頂部、底部」などの方位語によって示される方位又は位置関係は、通常、図面に示される方位又は位置関係に基づいたものであり、本願の説明を容易にし、説明を簡略化するためだけである。これらの方位語は、反対的な説明がない限り、指定された装置又は要素が特定の方位を有し、又は特定の方位で構成され、動作しなければならないことを示し又は暗示するものではないので、本願の保護範囲を限定するものと理解することはできない。「内、外」という方位語は、各部品自体に対する輪郭の内外を意味する。

【0026】

また、説明する必要があるのは、「第一」、「第二」等の用語を用いて部品を限定するのは、単に対応する部品を区別しやすくするためであり、別途の声明がなければ、上記の言葉には特別な意味がないので、本願の保護範囲に対する制限と理解することはできない。さらに、本願で使用される用語は公知の用語から選択されるが、本願の明細書に記載されているいくつかの用語は、出願人が自己の判断で選択されたものであってもよく、その詳細な意味は本明細書の関連する部分に記載されている。また、使用されている実際の用語だけでなく、個々の用語に含まれる意味でも本願を理解することが求められる。

【0027】

ある部品が「別の部品の上に」、「別の部品に接続」、「別の部品に結合」、または「別の部品に接触」と呼ばれる場合、それは直接に別の部品の上にあるか、接続されているか、結合されているか、または別の部品に接触していてもよく、または挿入された部品が存在していてもよいことが理解されるべきである。これに対して、ある部品が「別の部品に直接」、「別の部品に直接接続」、「別の部品に直接結合」、「別の部品に直接接触」と呼ばれる場合には、挿入部品は存在しない。同様に、第１の部品が第２の部品に「電気的に接触している」または「電気的に結合している」と呼ばれる場合、当該第１の部品と当該第２の部品との間に電流を流すことができる電気経路は存在する。この電気経路は、コンデンサ、結合されたインダクタ、および／または、導電性部材間に直接接触しなくても電流を流すことができる他の部材を含むことができる。

【0028】

本願において、フローチャートを使用して本願における実施例のシステムによって実行される動作を説明している。上記または以下の動作は、必ずしも順序に従って正確に実行されるとは限らないことを理解すべきである。逆に、様々なステップを逆の順序で処理することも、同時に処理することもできる。また、これらのプロシージャに別の操作を追加したり、これらのプロシージャから１つまたは複数のステップの操作を除去したりすることもできる。

【0029】

図２は、本発明の一実施例に係るシグマ－デルタアナログ・デジタル変換器の構成を示す概略図である。図２を参照して示すように、本実施例のシグマ－デルタアナログ・デジタル変換器２００（以下、単に「アナログ・デジタル変換器」といい）は、積分ユニット２１０と比較ユニット２２０とを備え、その中、この積分ユニット２１０は、固定の第一の基準信号Ｖｒｅｆ１を有しており、この比較ユニット２２０は、アナログ・デジタル変換器２００の入力アナログ信号Ｉｎｐｕｔの振幅に比例した振幅を有する可変の第二の基準信号Ｖｒｅｆ２を有している。

【0030】

図１（Ａ）に示すように、アナログ・デジタル変換器２００は、シグマ－デルタアナログ・デジタル変換器の機能により、入力アナログ信号Ｉｎｐｕｔに応じてビットストリーム信号を比較ユニット２２０の出力端子２２１に出力することができる。

【0031】

図２に示すように、第一の基準信号Ｖｒｅｆ１は、固定の振幅を有している。この第一の基準信号Ｖｒｅｆ１の積分部２１０に対する作用は、図１Ｂに示す基準信号Ｖｒｅｆの積分器１１１に対する作用と同じである。

【0032】

図２に示すように、第二の基準信号Ｖｒｅｆ２の振幅は、入力アナログ信号Ｉｎｐｕｔの振幅に比例して変化してもよい。すなわち、入力アナログ信号Ｉｎｐｕｔの振幅が大きくなると、第二の基準信号Ｖｒｅｆ２の振幅も大きくなり、入力アナログ信号Ｉｎｐｕｔの振幅が小さくなると、第二の基準信号Ｖｒｅｆ２の振幅も小さくなる。

【0033】

図２に示すのは一例だけであって、入力アナログ信号Ｉｎｐｕｔの変化に伴って第二の基準信号Ｖｒｅｆ２をどのように変化させるかという具体的な実施形態を限定するためものではない。本分野の当業者は、本発明の考え方に基づいて、任意の方法で、第二の基準信号Ｖｒｅｆ２の振幅をアナログ・デジタル変換器２００の入力アナログ信号Ｉｎｐｕｔの振幅に比例させることができる。

【0034】

本発明は、入力アナログ信号Ｉｎｐｕｔ、第一の基準信号Ｖｒｅｆ１および第二の基準信号Ｖｒｅｆ２が、具体的にはどのような電気信号であるかについては限定していなく、これらは、電流信号または電圧信号であってもよい。特段の指定がない限り、本明細書において、信号の大きさ又は高低とは、信号の振幅の大きさを意味しており、電流信号については電流の振幅、電圧信号については電圧の振幅を意味している。

【0035】

図２に示すアナログ・デジタル変換器２００によれば、より大きい又は高い入力アナログ信号Ｉｎｐｕｔに対してより大きな第二の基準信号Ｖｒｅｆ２を採用し、より小さい又はより低い入力アナログ信号Ｉｎｐｕｔに対してより小さな第二の基準信号Ｖｒｅｆ２を採用することによって、アナログ・デジタル変換器２００のスイングスペースを増加させることができ、これに基づいて、積分ユニット２１０においてより大きなコンデンサ、例えば第一のコンデンサＣ１を採用することが可能となり、アナログ・デジタル変換器２００の全体的な性能を向上させることができる。

【0036】

図３は、本発明の他の実施例に係るシグマ－デルタアナログ・デジタル変換器の構成を示す概略図である。図３に示すように、当該アナログ・デジタル変換器３００は、積分ユニット３１０と比較ユニット３２０とを含む。ここで、積分ユニット３１０は、第一の積分入力端子３１１と、第二の積分入力端子３１２と、積分出力端子３１３とを有する。積分入力信号Ｖ１は第一の積分入力端子３１１に接続され、第一の基準信号Ｖｒｅｆ１は第二の積分入力端子３１２に接続され、第一の積分入力端子３１１と積分出力端子３１３との間には第一のコンデンサＣ１が接続されている。比較ユニット３２０は、第一の比較入力端子３２１と、第二の比較入力端子３２２と、比較出力端子３２３とを有する。積分出力端子３１３は第一の比較入力端子３２１に接続され、第二の基準信号Ｖｒｅｆ２は第二の比較入力端子３２２に接続され、比較出力端子３２３はビットストリーム信号ＢＳを出力する。ここで、積分入力信号Ｖ１の振幅は、ビットストリーム信号ＢＳに応じて増減される。

【0037】

好ましい実施形態では、積分入力信号Ｖ１、第一の基準信号Ｖｒｅｆ１及び第二の基準信号Ｖｒｅｆ２は、いずれも電圧信号であり、入力アナログ信号Ｉｎｐｕｔは、電流信号である。

【0038】

積分入力信号Ｖ１の振幅は、入力アナログ信号Ｉｎｐｕｔとビットストリーム信号ＢＳとの両方によって同時に影響を受ける。入力アナログ信号Ｉｎｐｕｔが電流信号である場合、積分入力信号Ｖ１の振幅は、入力アナログ信号Ｉｎｐｕｔの入力に伴って徐々に大きくなる。積分ユニット３１０の一方の入力信号として固定の振幅値のある第一の基準信号Ｖｒｅｆ１が用いられ、積分ユニット３１０の他の入力信号として積分入力信号Ｖ１が用いられる。積分ユニット３１０の機能に応じて、Ｖ１＞Ｖｒｅｆ１の場合、積分入力信号Ｖ１が増加し続けることを阻止するように、積分ユニット３１０の積分出力端子３１３の積分出力信号Ｖ２を低下させる。

【0039】

比較ユニット３２０は、積分ユニット３１０の積分出力信号Ｖ２＜Ｖｒｅｆ２の場合、ビットストリーム信号ＢＳ＝１であるハイレベルを出力する。比較ユニット３２０は、積分ユニット３１０の積分出力信号Ｖ２＞Ｖｒｅｆ２の場合、ビットストリーム信号ＢＳ＝０であるローレベルを出力する。

【0040】

図３示すように、いくつかの実施例では、本発明のアナログ・デジタル変換器３００は、ビットストリーム信号ＢＳに従って積分入力信号Ｖ１の振幅を制御することができるフィードバックユニット３３０をさらに含む。

【0041】

いくつかの実施例では、ビットストリーム信号ＢＳ＝１の場合、積分入力信号Ｖ１の振幅が減少し、第二の基準信号Ｖｒｅｆ２の振幅が減少している。ビットストリーム信号ＢＳ＝０の場合、積分入力信号Ｖ１の振幅が増大し、第二の基準信号Ｖｒｅｆ２の振幅が増大している。

【0042】

本発明は、フィードバックユニット３３０の具体的な実施形態を限定しない。

【0043】

図３に示すように、いくつかの実施例では、フィードバックユニット３３０は、入力アナログ信号Ｉｎｐｕｔに接続されたスイッチングモード電流源Ｊ１を含む。ビットストリーム信号ＢＳが１である場合、スイッチモード電流源Ｊ１をオンにして積分入力信号Ｖ１の振幅を減少させる。ビットストリーム信号ＢＳが０である場合、スイッチングモード電流源Ｊ１をオフして積分入力信号Ｖ１の振幅を増大させる。

【0044】

図３に示すように、スイッチングモード電流源Ｊ１は、３つの端子Ａ、Ｂ、Ｃを備えている。入力アナログ信号Ｉｎｐｕｔは端子Ａに接続され、ビットストリーム信号ＢＳは端子Ｃに接続され、端子Ｃは共通接地レベルＶｓｓに接続される。以下では、フィードバックユニット３３０の動作原理について説明する。

【0045】

初期状態であれば、スイッチングモード電流源Ｊ１がオフ状態であり、積分入力信号Ｖ１は、入力アナログ信号Ｉｎｐｕｔの入力に伴って徐々に増加するものとする。Ｖ１＞Ｖｒｅｆ１の場合、積分出力信号Ｖ２が減少している。比較ユニット３２０は、Ｖ２＜Ｖｒｅｆ２の場合、ビットストリーム信号ＢＳ＝１であるハイレベルを出力する。このとき、スイッチングモード電流源Ｊ１がオンされ、積分入力信号Ｖ１がプルダウンされる。Ｖ１＜Ｖｒｅｆ１の場合、積分出力信号Ｖ２が増加している。比較ユニット３２０は、Ｖ２＞Ｖｒｅｆ２の場合、ビットストリーム信号ＢＳ＝０であるローレベルを出力する。このとき、スイッチングモード電流源Ｊ１がオフされ、積分入力信号Ｖ１の振幅が再び徐々に増大される。

【0046】

このように、本発明のアナログ・デジタル変換器３００は動作状態となる場合、比較ユニット３２０が出力するビットストリーム信号ＢＳを、上述した制御ループの動作原理に従って積分入力信号Ｖ１の振幅に応じて変化させ、且つ、ビットストリーム信号ＢＳのデューティ比と積分入力信号Ｖ１の変化の法則とを一致させる。

【0047】

図４は、本発明の一実施例に係るシグマ－デルタアナログ・デジタル変換器が動作状態となる一部信号の波形図である。この一部信号は、図３に示されるアナログ・デジタル変換器３００に対応している。

【0048】

図４に示すように、折れ線４１１、４１２は、積分ユニット３１０の積分出力端子３１３が出力する積分出力信号Ｖ２を示している。矩形波４２１、４２２は、比較ユニット３２０の比較出力端子３２３によって出力されたビットストリーム信号ＢＳを示している。２本の点線はそれぞれ、大きさの異なる２種類の第二基準信号Ｖｒｅｆ２に対応する。折れ線４１１、４１２の立ち上がり部分及び立ち下がり部分はそれぞれ、第一のコンデンサＣ１の充電過程及び放電過程に対応する。ここで、折れ線４１１は、積分入力信号Ｖ１が小さい場合に対応しており、この場合の第二の基準信号Ｖｒｅｆ２も小さい。折れ線４１２は、積分入力信号Ｖ１が大きい場合に対応しており、この場合の第二の基準信号Ｖｒｅｆ２も大きい。

【0049】

矩形波４２１，４２２における高電位はビットストリーム信号ＢＳにおける数字「１」を表し、低電位はビットストリーム信号ＢＳにおける数字「０」を表す。ビットストリーム信号ＢＳのデューティ比（ｄｕｔｙ－ｃｙｃｌｅ）は、１周期内の全周期に占められる数字「１」の割合であり、矩形波４２１のデューティは比較的に小さく、矩形波４２２のデューティは比較的に大きい。

【0050】

図４には、電源電圧レベルＶｄｄおよび共通接地レベルＶｓｓも示されている。図４の折れ線４１１に示すように、積分入力信号Ｖ１が小さい場合、第二の基準電圧Ｖｒｅｆ２も小さいので、積分出力信号Ｖ２は全体としてＶｄｄとＶｓｓとの中間に位置し、折れ線４１１の山点４１３と電源電圧レベルＶｄｄとの間の供給マージンはＭ３となっている。積分入力信号Ｖ１が大きい場合、第二の基準電圧Ｖｒｅｆ２も大きいので、積分出力信号Ｖ２は全体としてＶｄｄとＶｓｓとの中間に位置したままとなり、折れ線４１２の谷点４１４と共通接地レベルＶｓｓとの接地マージンはＭ４となっている。図４と図１Ｃとを比較して示すように、本発明のアナログ・デジタル変換器３００は、積分出力信号Ｖ２に大きな供給マージンおよび接地マージンを与え、アナログ・デジタル変換器３００に大きなスイングスペースを与えることが明らかである。この大きなスイングスペースにより、本発明のアナログ・デジタル変換器３００は、その供給電圧と第一のコンデンサＣ１の大きさの両方を低減することができ、これにより、チップ上のアナログ・デジタル変換器３００全体の占有面積を低減することができる。場合によっては、電圧スイングスペースを従来の２倍にしたときに、第一のコンデンサＣ１の大きさを従来の半分にすることができる。

【0051】

図３に示すように、いくつかの実施形態では、本発明のアナログ・デジタル変換器３００は、第二の基準信号生成回路３４０をさらに備えている。当該第二の基準信号生成回路３４０は、第一のインピーダンスＲ１および電流源Ｊ２を含み、第一のインピーダンスＲ１の第一の端部３４１が電流源Ｊ２に接続され、第一のインピーダンスＲ１の第二の端部３４２がスイッチングモード電流源Ｊ１に接続され、第一の端部３４１が第二の基準信号Ｖｒｅｆ２を提供している。

【0052】

図３に示すように、第一のインピーダンスＲ１の第二端３４２は、スイッチングモード電流源Ｊ１の端子Ｂに接続されている。これにより、積分入力信号Ｖ１の変化に応じて第二の基準信号Ｖｒｅｆ２を変化させることができる。積分入力信号Ｖ１が大きい場合には、第二の基準信号Ｖｒｅｆ２も大きい。積分入力信号Ｖ１が小さい場合には、第二の基準信号Ｖｒｅｆ２も小さい。

【0053】

本発明は、電流源Ｊ２の種類を限定しない。いくつかの実施形態では、電流源Ｊ２とスイッチングモード電流源Ｊ１とは同じタイプの電流源である。

【0054】

本発明は、第一のインピーダンスＲ１の種類及び大きさに対して限定しない。第一のインピーダンスＲ１は、抵抗、インダクタンス、コンデンサ等のインピーダンス素子であってもよいし、複数の複数種類のインピーダンス素子からなるインピーダンスネットワークであってもよい。

【0055】

好ましい実施例では、第一のインピーダンスＲ１は、非線形特性を有する非線形インピーダンス素子を含む。これにより、第二の基準信号Ｖｒｅｆ２が過小となって比較ユニット３２０が出力するビットストリーム信号ＢＳに影響を与えることを回避することができる。

【0056】

図３に示すアナログ・デジタル変換器３００内の積分ユニット３１０は、１つの積分器を含む。すなわち、このアナログ・デジタル変換器３００は１次アナログ・デジタル変換器である。図３に示すように、いくつかの実施例では、積分ユニット３１０と比較ユニット３２０との間には、複数の積分ユニット３５０が含まれてもよく、直列に接続された積分ユニットの数が、アナログ・デジタル変換器３００の次数を決定する。なお、積分部３５０の個数は、必要に応じて設定することができる。これらの実施例では、第一の基準電圧Ｖｒｅｆ１は、同時に複数の積分ユニットの基準信号として機能する。

【0057】

図５は、本発明の一実施例に係るシグマ－デルタアナログ・デジタル変換器の制御方法の例示的なフローチャートである。本発明の実施例の制御方法より制御されるアナログ・デジタル変換器には、前述したような積分ユニットおよび比較ユニットが含まれるべきである。図５に示すように、本実施例の制御方法は、以下のステップを含む：
ステップＳ５１０：固定の第一の基準信号を積分ユニットに供給すること、および
ステップＳ５２０：アナログ・デジタル変換器の入力アナログ信号の振幅に比例する振幅を有する可変の第二の基準信号を比較ユニットに供給すること。

【0058】

本発明の制御方法は、上述したアナログ・デジタル変換器によって実行することができるので、上述した説明と図面の両方を本発明の制御方法の説明に用いられることができる。

【0059】

本発明の制御方法は、他の制御回路およびアナログ・デジタル変換器によっても実行可能である。

【0060】

前述したように、いくつかの実施形態では、積分ユニットは、第一の積分入力端子、第二の積分入力端子、および積分出力端子を有し、積分入力信号は、第一の積分入力端子に接続され、第一の基準信号は、第二の積分入力端子に接続され、第一の積分入力端子と前記積分出力端子との間に第一のコンデンサが接続されている。また、比較ユニットは、第一の比較入力端子、第二の比較入力端子及び比較出力端子を有し、積分出力端子は第一の比較入力端子に接続され、第二の基準信号は第二の比較入力端子に接続され、比較出力端子はビットストリーム信号を出力する。ここで、積分入力信号の振幅は、ビットストリーム信号に応じて増減されている。いくつかの実施形態では、ビットストリーム信号が１である場合、積分入力信号の振幅が減少し、第二の基準信号の振幅が減少している。ビットストリーム信号が０である場合、積分入力信号の振幅が増大し、第二の基準信号の振幅が増大している。

【0061】

本発明の制御方法によれば、比較ユニットに可変の第二の基準信号を提供することで、アナログ・デジタル変換器により大きなスイングスペースを含有させている。この大きなスイングスペースにより、電源電圧の低減とコンデンササイズの低減の両方が可能となり、アナログ・デジタル変換回路に必要な面積を削減することができる。

【0062】

上記では基本概念について説明したが、上記開示は明らかに、本分野の当業者にとって、単なる一例としてのものであって、本願を限定するものではない。ここでは明記されていないが、本分野の当業者によって本願に対して様々な修正、改善、及び修正を行う可能性がある。このような修正、改善、および修正は、本願において提案されているので、本願の例示的な実施例の精神および範囲に属する。

【0063】

同時に、本願は、本願の実施例を説明するために特定の用語を使用する。例えば、「一つの実施例」、「一実施例」、および／または「いくつかの実施例」は、本願の少なくとも１つの実施例に関連する特徴、構成、または特徴を意味する。従って、本明細書において異なる場所で２回以上言及されている「一実施例」または「一つの実施例」または「一つの代替的な実施形態」は、必ずしも同じ実施例を意味するものではないことが強調され、留意されるべきである。さらに、本願の一つまたは複数の実施例におけるいくつかの特徴、構成、または特徴を適切に組み合わせることができる。

【0064】

いくつかの実施形態では、構成要素、属性の数を記述する数字が使用されるが、そのような数字は、いくつかの例では、修飾語である「約」、「近似」、または「大体」を使用して修飾されることが理解されるべきである。別段の記載がない限り、「約」、「近似」、または「大体」は、前記数値が±２０％の変化を許容することを意味する。それに応じて、いくつかの実施例では、明細書および特許請求の範囲に使用される数値パラメータは近似値であり、この近似値は、個々の実施例に必要とされる特徴に応じて変更されることができる。いくつかの実施例では、数値パラメータは、所定の有効桁数を考慮し、一般的な桁数保持の方法を採用すべきである。本明細書のいくつかの実施例では、その範囲の広さを確認するために使用される数値フィールドおよびパラメータは近似値であるが、特定の実施例では、そのような数値の設定は、可能な範囲内でなるべく正確である。

【図1A】

【図1B】

【図1C】

【図2】

【図3】

【図4】

【図5】

【国際調査報告】