特表 2024-513234 ソリッドステートドライブ内のＮＡＮＤダイの衝突を軽減する方法及び装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-22

(54)【発明の名称】ソリッドステートドライブ内のＮＡＮＤダイの衝突を軽減する方法及び装置

(51)【国際特許分類】

   G06F 12/00 20060101AFI20240314BHJP

   G06F 12/02 20060101ALI20240314BHJP

【ＦＩ】

G06F12/00 560B

G06F12/00 597U

G06F12/00 597Z

G06F12/02 570A

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023561284

(86)(22)【出願日】2022-04-05

(85)【翻訳文提出日】2023-11-17

(86)【国際出願番号】 US2022023419

(87)【国際公開番号】W WO2022216664

(87)【国際公開日】2022-10-13

(31)【優先権主張番号】17/222,048

(32)【優先日】2021-04-05

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】523351302

【氏名又は名称】エスケイ ハイニックス ナンド プロダクト ソリューションズ コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】リ、ペン

(72)【発明者】

【氏名】トライカ、サンジーブ エヌ．

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160AA06

5B160AA14

5B160AB26

5B160CB01

5B160NA02

(57)【要約】

マルチストリームソリッドステートドライブのサービス品質は、ＮＡＮＤダイの衝突によりＮＡＮＤダイへの書き込みが妨げられた場合に、ソリッドステートドライブ内のＮＡＮＤダイに書き込まれるデータを、ソリッドステートドライブ内のバイトアドレス指定可能なインプレース書き込み不揮発性メモリに記憶することによって向上する。バイトアドレス指定可能なインプレース書き込み不揮発性メモリに記憶されたデータは、ＮＡＮＤダイがビジーでないときにＮＡＮＤダイに書き込まれる。

【特許請求の範囲】

【請求項1】

ソリッドステートドライブであって、
前記ソリッドステートドライブに通信可能に結合されたホストシステムからコマンドを受信するためのコントローラ回路、前記コマンドは、前記ソリッドステートドライブにデータを書き込むためのものであり、前記データは、ストリームに関連付けられる；
データを記憶するための複数のＮＡＮＤダイ、前記複数のＮＡＮＤダイのうちの１つのブロックが前記ストリームに割り当てられる；及び
前記ＮＡＮＤダイがビジーである場合、前記ＮＡＮＤダイ内の前記ブロックに書き込まれる前記ストリームに関連付けられた前記データを記憶するためのバイトアドレス指定可能なインプレース書き込み不揮発性メモリ
を備えるソリッドステートドライブ。

【請求項2】

前記ＮＡＮＤダイがビジーでない場合、前記ストリームのデータが、前記ＮＡＮＤダイ内の前記ブロックに直接書き込まれる、請求項１に記載のソリッドステートドライブ。

【請求項3】

前記バイトアドレス指定可能なインプレース書き込み不揮発性メモリは、カルコゲナイド相変化材料を含む、請求項１に記載のソリッドステートドライブ。

【請求項4】

前記バイトアドレス指定可能なインプレース書き込み不揮発性メモリは、電池バックアップされた揮発性ランダムアクセスメモリである、請求項１に記載のソリッドステートドライブ。

【請求項5】

論理対物理アドレス間接テーブルを記憶するための揮発性メモリ、前記論理対物理アドレス間接テーブル内の各エントリは、前記データが記憶される物理ブロックアドレス、及び前記物理ブロックアドレスに対応するメモリの識別子を記憶する
をさらに備える、請求項１に記載のソリッドステートドライブ。

【請求項6】

前記メモリは、前記バイトアドレス指定可能なインプレース書き込み不揮発性メモリである、請求項５に記載のソリッドステートドライブ。

【請求項7】

前記メモリは、前記ＮＡＮＤダイである、請求項５に記載のソリッドステートドライブ。

【請求項8】

コントローラ回路によって、ソリッドステートドライブに通信可能に結合されたホストシステムからのコマンドを受信する段階、前記コマンドは、前記ソリッドステートドライブにデータを書き込むためのものであり、前記データは、ストリームに関連付けられる；
ＮＡＮＤダイ内のブロックを前記ストリームに割り当てる段階；及び
前記ＮＡＮＤダイがビジーである場合、前記ＮＡＮＤダイ内の前記ブロックに書き込まれる前記ストリームに関連付けられた前記データを、バイトアドレス指定可能なインプレース書き込み不揮発性メモリに記憶する段階
を備える方法。

【請求項9】

前記ＮＡＮＤダイがビジーでない場合、前記ストリームのデータが、前記ＮＡＮＤダイ内の前記ブロックに直接書き込まれる、請求項８に記載の方法。

【請求項10】

前記バイトアドレス指定可能なインプレース書き込み不揮発性メモリは、カルコゲナイド相変化材料を含む、請求項８に記載の方法。

【請求項11】

前記バイトアドレス指定可能なインプレース書き込み不揮発性メモリは、電池バックアップされた揮発性ランダムアクセスメモリである、請求項８に記載の方法。

【請求項12】

論理対物理アドレス間接テーブルを揮発性メモリに記憶する段階、前記論理対物理アドレス間接テーブル内の各エントリは、前記データが記憶される物理ブロックアドレス、及び前記物理ブロックアドレスに対応するメモリの識別子を記憶する
をさらに備える、請求項８に記載の方法。

【請求項13】

前記メモリは、前記バイトアドレス指定可能なインプレース書き込み不揮発性メモリである、請求項１２に記載の方法。

【請求項14】

前記メモリは、前記ＮＡＮＤダイである、請求項１２に記載の方法。

【請求項15】

プロセッサ；及び
ソリッドステートドライブに通信可能に結合された前記プロセッサから前記ソリッドステートドライブ内で動作を実行するためのコマンドを受信するためのコントローラ回路、前記コマンドは前記ソリッドステートドライブにデータを書き込むためのストリームに関連付けられる；
データを記憶するための複数のＮＡＮＤダイ、前記複数のＮＡＮＤダイのうちの１つのブロックが前記ストリームに割り当てられる；及び
前記ＮＡＮＤダイがビジーである場合、前記ＮＡＮＤダイ内の前記ブロックに書き込まれるデータを記憶するためのバイトアドレス指定可能なインプレース書き込み不揮発性メモリ
を有する前記ソリッドステートドライブ
を備えるシステム。

【請求項16】

前記ＮＡＮＤダイがビジーでない場合、前記ストリームのデータが、前記ＮＡＮＤダイ内の前記ブロックに直接書き込まれる、請求項１５に記載のシステム。

【請求項17】

前記バイトアドレス指定可能なインプレース書き込み不揮発性メモリは、カルコゲナイド相変化材料を含む、請求項１５に記載のシステム。

【請求項18】

前記バイトアドレス指定可能なインプレース書き込み不揮発性メモリは、電池バックアップされた揮発性ランダムアクセスメモリである、請求項１５に記載のシステム。

【請求項19】

論理対物理アドレス間接テーブルを記憶するための揮発性メモリ、前記論理対物理アドレス間接テーブル内の各エントリは、前記データが記憶される物理ブロックアドレス、及び前記物理ブロックアドレスに対応するメモリの識別子を記憶する
をさらに備える、請求項１５に記載のシステム。

【請求項20】

前記プロセッサに通信可能に結合されたディスプレイ；又は
前記プロセッサに結合された電池
の１つ又は複数をさらに備える、請求項１５に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、２０２１年４月５日に出願された米国特許出願第１７／２２２，０４８号の利益を主張し、その全体が参照により本明細書に組み込まれる。

【背景技術】

【0002】

本開示はソリッドステートドライブに関し、特にソリッドステートドライブ内のＮＡＮＤダイの衝突に関する。

【0003】

不揮発性メモリは、デバイスへの電力供給が遮断された場合でも状態が確定しているメモリを指す。ソリッドステートドライブは、データを不揮発性メモリに記憶するストレージデバイスである。典型的には、ソリッドステートドライブには、ＮＡＮＤフラッシュなどのブロックベースのメモリ、及びソリッドステートドライブに通信可能に結合されたホストから受信した、ＮＡＮＤフラッシュに向けられた読み取り／書き込み要求を管理するコントローラが含まれる。

【0004】

ホストシステムは、高速シリアルコンピュータ拡張バス、例えば、不揮発性メモリエクスプレス（Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ：ＮＶＭｅ）標準プロトコルを使用するペリフェラルコンポーネントインターコネクト（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ：ＰＣＩｅ）バスを介してソリッドステートドライブ（Ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ：ＳＳＤ）と通信できる。不揮発性メモリエクスプレス（ＮＶＭｅ）標準プロトコルは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）バスを介してソリッドステートドライブと通信するためのホストソフトウェアのレジスタレベルのインターフェースを定義する。

【図面の簡単な説明】

【0005】

特許請求される主題の実施形態の特徴は、以下の詳細な説明が進むにつれて、及び同様の数字が同様の部分を示す図面を参照することによって明らかになるであろう。

【0006】

【図1】マルチストリームソリッドステートドライブに通信可能に結合されたホスト回路を含むコンピュータシステムのブロック図である。

【0007】

【図2】図１のマルチストリームソリッドステートドライブの一実施形態のブロック図である。

【0008】

【図3】ブロックアドレス指定可能な不揮発性メモリ及びホストシステムの間のストリームのデータ転送を管理するために使用されるバイトアドレス指定可能なインプレース書き込み（ｗｒｉｔｅ－ｉｎ－ｐｌａｃｅ）不揮発性メモリ内のキューを示す図である。

【0009】

【図4】バイトアドレス指定可能なインプレース書き込み不揮発性メモリを管理するためにファームウェア内のファームウェアタスクによって実行される方法を示すフローグラフである。

【0010】

【図5】ホストから受信した書き込み要求に応答して、マルチストリームソリッドステートドライブ内のファームウェア内のファームウェアタスクによって実行される動作のフローグラフである。

【0011】

【図6】ホストから受信した読み取り要求に応答して、マルチストリームソリッドステートドライブ内のファームウェア内のファームウェアタスクによって実行される動作のフローグラフである。

【0012】

【図7】ソリッドステートドライブ内の電力損失回復（Ｐｏｗｅｒ Ｌｏｓｓ Ｒｅｃｏｖｅｒｙ：ＰＬＲ）イベントを処理する方法のフローグラフである。

【0013】

【図8】マルチストリームソリッドステートドライブを含むコンピュータシステムの一実施形態のブロック図である。

【0014】

以下の詳細な説明は、特許請求される主題の例示的な実施形態を参照して進められるが、その多くの代替、修正、及び変形は当業者には明らかであろう。

【0015】

したがって、特許請求される主題は広く捉えられ、添付の特許請求の範囲に記載のように定義されることが意図される。

【発明を実施するための形態】

【0016】

通常、ソリッドステートドライブ（ＳＳＤ）には、コントローラに通信可能に結合された独立したＮＡＮＤダイ（ＮＡＮＤフラッシュダイとも呼ばれる）が含まれており、ＮＡＮＤダイへのＩ／Ｏ動作の並列化が可能になる。

【0017】

ＮＡＮＤダイでプログラム動作を実行する時間は、ＮＡＮＤダイで読み取り動作を実行する時間よりもはるかに長くなる。ソリッドステートドライブ内のプログラムの一時停止、再開（Ｐｒｏｇｒａｍ Ｓｕｓｐｅｎｄ Ｒｅｓｕｍｅ：ＰＳＲ）機能により、進行中のプログラム動作を一時停止して読み取り動作を行うことができるが、プログラムの一時停止、再開により読み取り動作の完了に必要な時間が増加する。ＮＡＮＤダイ上で進行中のプログラム動作の裏側でキューに入れられた、ホストシステムから受信した読み取り要求は、ソリッドステートドライブの読み取り遅延又は読み取りサービス品質（ｒｅａｄ Ｑｕａｌｉｔｙ ｏｆ Ｓｅｒｖｉｃｅ：ｒＱｏＳ）に重大な影響を与える可能性がある。

【0018】

ソリッドステートドライブ内のＮＡＮＤフラッシュのブロックに記憶されているデータが不要になった場合、データを記憶している１つ又は複数のブロックを新しいデータの記憶に使用できるようにするには、データを消去しなければならない。消去する前に、１つ又は複数のブロック内の有効なデータをＮＡＮＤフラッシュ内の他のブロックに書き込まなければならない。これらの追加のＮＡＮＤ動作により、必要な書き込み回数が増加する乗算効果が生じ、「書き込みの増幅」と呼ばれる「増幅」効果が生じる。例えば、ブロック内の６４ページのうち３ページが有効（使用中）で、他のすべてのページが無効（使用されなくなった）の場合、ブロックを消去する前に、３つの有効なページを別のブロックに書き込まなければならず、その結果、消去動作及び新しいデータの書き込みに加えて３つのページ書き込み動作が生じる。書き込み増幅率は、書き込まれる新しいデータの量に関連して、ソリッドステートドライブコントローラが書き込まなければならないデータの量を表す数値である。他のブロックへの有効なデータの書き込み及びＮＡＮＤフラッシュの消去動作は、通常、「ガベージ」コレクション（ガベージコレクション）と呼ばれる。

【0019】

同じＮＡＮＤダイに対するガベージコレクション読み取り動作が進行中の間に、ＮＡＮＤダイに対するホスト読み取り動作の要求を受信できる。これは、「読み取り時の読み取りの衝突」と呼ばれ得る。「読み取り時の読み取りの衝突」は、ホスト読み取り動作の読み取り遅延の増加を招く。読み取り遅延には、ガベージコレクション読み取り動作を完了する時間、及びエラー処理（必要な場合）を実行する時間が含まれる。

【0020】

同じＮＡＮＤダイに対するガベージコレクションプログラム動作が進行中の間に、ＮＡＮＤダイに対するホスト読み取り動作の要求を受信できる。同じＮＡＮＤダイに対するホストプログラム動作が進行中の間に、ＮＡＮＤダイに対するホスト読み取り動作の要求を受信できる。これらは、「書き込み時の読み取りの衝突」と呼ばれ得る。「書き込み時の読み取りの衝突」は、書き込み動作の書き込み遅延の増加を招く。書き込み遅延には、プログラム動作を一時停止し、読み取り動作を実行してプログラム動作を再開する時間が含まれる。「書き込み時の読み取りの衝突」及び「読み取り時の読み取りの衝突」は、ＮＡＮＤダイの衝突と呼ばれ得る。

【0021】

ＮＡＮＤダイ内のブロック内の無効なデータを消去する前に、ブロック内の１つ又は複数のページに記憶されている有効なデータを、消去されるＮＡＮＤダイ内のブロックからＮＡＮＤダイ内の他のブロックに書き込むためのデータ移動動作の結果、ソリッドステートドライブ内のデータの読み取り／書き込みに対するユーザ要求の処理に使用される可能性のある帯域幅が使用される。

【0022】

ＮＡＮＤダイ内の有効なデータを記憶しているＮＡＮＤダイ内のブロック間で移動するページの数を減らすために、不揮発性メモリエクスプレス（ＮＶＭｅ）標準プロトコルは、ホストがＮＡＮＤダイへの書き込み動作をストリームに関連付けることができる。ストリームに関連付けられたすべてのデータは、同時に無効になることが予期される（すなわち、データは同じ期待寿命を有する）。予期される期待寿命が異なるデータは、異なるストリームにマッピングされる。

【0023】

ホストシステムは、ソリッドステートドライブ内の「ストリーム」を明示的に開き、ソリッドステートドライブに書き込まれるデータの期待寿命に応じて、書き込み要求を異なるストリームに送信できる。ソリッドステートドライブは、マルチストリームソリッドステートドライブと呼ばれ得る。マルチストリームソリッドステートドライブは、ストリーム内のデータがＮＡＮＤブロックに一緒に書き込まれ、他のストリームに関連付けられたデータから分離されることを保証する。

【0024】

マルチストリームソリッドステートドライブ内の複数のストリームの使用により、書き込み増幅が減少する。しかし、ストリームの数が増加すると、ＮＡＮＤダイの衝突の確率が増加し、読み取りサービス品質に影響を与える可能性がある。複数のストリームは、同じＮＡＮＤダイに読み取り及び書き込み要求を独立して送信できる。例えば、７０％の読み取り及び３０％の書き込みの混合ワークロード、ストリーム当たりのコマンドキュー深度１（Ｑｕｅｕｅ Ｄｅｐｔｈ：ＱＤ１）、読み取り及び書き込みごとの４キビバイト（ＫｉｂｉＢｙｔｅ：ＫｉＢ）のデータ転送、及び読み取り及び書き込みの論理ブロックアドレスによるマルチストリームソリッドステートドライブの読み取り遅延はランダムであり、９９パーセンタイルレベルのトライレベルセル（Ｔｒｉ－Ｌｅｖｅｌ Ｃｅｌｌ：ＴＬＣ）ＮＡＮＤは、４ストリームの１２４マイクロ秒から８ストリームの２２００マイクロ秒に増加する。

【0025】

マルチストリームソリッドステートドライブのサービス品質は、ダイの衝突によりＮＡＮＤダイへの書き込みが妨げられた場合に、ソリッドステートドライブ内のＮＡＮＤダイに書き込まれるデータを、ソリッドステートドライブ内のバイトアドレス指定可能なインプレース書き込み（ｗｒｉｔｅ－ｉｎ－ｐｌａｃｅ）不揮発性メモリに記憶することによって向上する。

【0026】

本発明の様々な実施形態及び態様は、以下に論じる詳細を参照して説明され、添付の図面は様々な実施形態を示す。以下の説明及び図面は本発明を例示するものであり、本発明を限定するものとして解釈されるべきではない。本発明の様々な実施形態の十分な理解を提供するために、多くの具体的な詳細が説明される。しかし、場合によっては、本発明の実施形態の簡潔な議論を提供するために、よく知られた又は従来の詳細については説明しない。

【0027】

本明細書での「１つの実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」又は「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」への言及は、実施形態に関連して説明される特定の特徴、構造、又は特性が、本発明の少なくとも１つの実施形態に含まれ得ることを意味する。本明細書の様々な箇所で、「１つの実施形態では（ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」という語句が現れても、必ずしもすべて同じ実施形態を指してはいない。

【0028】

図１は、マルチストリームソリッドステートドライブ１０２に通信可能に結合されたホスト回路１１２を含むコンピュータシステム１００のブロック図である。ホスト回路１１２は、ホストメモリ１１４、及びプロセッサとも呼ばれ得る中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）１２２を含む。１つ又は複数のアプリケーション１１６（特定のタスク又はタスクのセットを実行するプログラム）及びストレージスタック１２４及び不揮発性メモリエクスプレス（Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ：ＮＶＭｅ）ドライバ１１０を含むオペレーティングシステム１４２は、ホストメモリ１１４に記憶され得る。

【0029】

一実施形態では、は、マルチストリームソリッドステートドライブ１０２は、エンタープライズ及びデータセンタＳＳＤフォームファクタ（Ｅｎｔｅｒｐｒｉｓｅ ａｎｄ Ｄａｔａ Ｃｅｎｔｅｒ ＳＳＤ Ｆｏｒｍ Ｆａｃｔｏｒ：ＥＤＳＦＦ）を有し、１２４個以上のＮＡＮＤダイを含む。

【0030】

オペレーティングシステム１４２は、メモリ割り当て及び入力／出力（Ｉ／Ｏ）デバイスへのアクセスを含むコンピュータハードウェア及びソフトウェアを管理するソフトウェアである。

【0031】

オペレーティングシステムの例には、Ｍｉｃｒｏｓｏｆｔ（登録商標）Ｗｉｎｄｏｗｓ（登録商標）、Ｌｉｎｕｘ（登録商標）、ｉＯＳ（登録商標）、Ａｎｄｒｏｉｄ（登録商標）が含まれる。Ｍｉｃｒｏｓｏｆｔ（登録商標）Ｗｉｎｄｏｗｓ（登録商標）オペレーティングシステムの実施形態では、ストレージスタック１２４は、マルチストリームソリッドステートドライブ１０２用のポート／ミニポートドライバを含むデバイススタックであり得る。

【0032】

一実施形態では、ホストメモリ１１４は揮発性メモリである。揮発性メモリとは、デバイスへの電力供給が遮断された場合に、状態（したがって、その中に記憶されるデータ）が不定になるメモリである。動的揮発性メモリでは、状態を維持するためにデバイスに記憶されているデータをリフレッシュする必要がある。動的揮発性メモリの一例には、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、又はシンクロナスＤＲＡＭ（ＳＤＲＡＭ）などのいくつかのバリアントがある。本明細書に記載されるように、メモリサブシステムは、ＤＤＲ３（ダブルデータレートバージョン３、２００７年６月２７日にＪＥＤＥＣ（半導体技術協会）によって最初にリリース）などのいくつかのメモリ技術と互換性があり得る。ＤＤＲ４（ＤＤＲバージョン４、２０１２年９月にＪＥＤＥＣによって最初に公開された）、ＤＤＲ５（ＤＤＲバージョン５、２０２０年７月に最初に公開された）、ＬＰＤＤＲ３（低電力ＤＤＲバージョン３、ＪＥＳＤ２０９－３Ｂ、２０１３年８月にＪＥＤＥＣによって）、ＬＰＤＤＲ４（ＬＰＤＤＲバージョン４、ＪＥＳＤ２０９－４、２０１４年８月にＪＥＤＥＣによって最初に公開）、ＬＰＤＤＲ５（ＬＰＤＤＲバージョン５、ＪＥＳＤ２０９－５Ａ、２０２０年１月にＪＥＤＥＣによって最初に公開）、ＷＩ０２（ワイド入力／出力バージョン２、ＪＥＳＤ２２９－２、２０１４年８月にＪＥＤＥＣによって最初に公開）、ＨＢＭ（高帯域幅メモリ、ＪＥＳＤ２３５、２０１３年１０月にＪＥＤＥＣによって最初に公開）、ＨＢＭ２（ＨＢＭバージョン２、ＪＥＳＤ２３５Ｃ、２０２０年１月にＪＥＤＥＣによって最初に公開）、又はＨＢＭ３（ＨＢＭバージョン３、現在ＪＥＤＥＣで議論中）、又はその他又はメモリ技術の組み合わせ、及びそのような仕様の派生物又は拡張に基づく技術などのいくつかのメモリ技術と互換性があり得る。ＪＥＤＥＣ規格は、ｗｗｗ．ｊｅｄｅｃ．ｏｒｇで入手できる。

【0033】

ホスト回路１１２は、高速シリアルコンピュータ拡張バス１２０、例えば、ペリフェラルコンポーネントインターコネクトエクスプレス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ：ＰＣＩｅ）バスを介して、マルチストリームソリッドステートドライブ１０２と通信できる。ホスト回路１１２は、ペリフェラルコンポーネントインターコネクトエクスプレス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ：ＰＣＩｅ）バスを介した通信を管理する。一実施形態では、ホストシステムは、不揮発性メモリエクスプレス（ＮＶＭｅ）標準プロトコルを使用して、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）バスを介して通信する。不揮発性メモリエクスプレス（ＮＶＭｅ）標準プロトコルは、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）バスを介してソリッドステートドライブ（ＳＳＤ）１０２と通信するためのホストソフトウェアのレジスタレベルのインターフェースを定義する。ＮＶＭエクスプレス規格は、ｗｗｗ．ｎｖｍｅｘｐｒｅｓｓ．ｏｒｇで入手できる。ＰＣＩｅ標準はｐｃｉｓｉｇ．ｃｏｍで入手できる。

【0034】

マルチストリームソリッドステートドライブ１０２は、ソリッドステートドライブコントローラ回路１０４、及びブロックアドレス指定可能な不揮発性メモリ１０８を含む。マルチストリームソリッドステートドライブ１０２内のブロックアドレス指定可能な不揮発性メモリ１０８に記憶されたデータの読み取り要求は、１つ又は複数のアプリケーション１１６（特定のタスク又はタスクのセットを実行するプログラム）によって、オペレーティングシステム１４２内のストレージスタック１２４を通してソリッドステートドライブコントローラ回路１０４に発行され得る。

【0035】

マルチストリームソリッドステートドライブ１０２内のソリッドステートドライブコントローラ回路１０４は、ホスト回路１１２から受信したコマンド（例えば、読み取りコマンド、書き込みコマンド（「プログラム」）、消去コマンド）をキューに入れて処理し、ブロックアドレス指定可能な不揮発性メモリ１０８内で動作を実行する。ホストインターフェース回路２０２からソリッドステートドライブコントローラ回路１０４によって受信されるコマンドは、ホスト入力出力（ＩＯ）コマンドと呼ばれ得る。

【0036】

図２は、図１のマルチストリームソリッドステートドライブ１０２の一実施形態のブロック図である。マルチストリームソリッドステートドライブ１０２内のソリッドステートドライブコントローラ回路１０４は、ホストインターフェース回路２０２、不揮発性ブロックアドレス指定可能なメモリコントローラ回路２１２、ＣＰＵ１２２、ファームウェア２１３、ダイレクトメモリアクセスコントローラ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ：ＤＭＡＣ）２２４、スタティックランダムアクセスメモリ２３０、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）２５０、及びバイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６を含む。ファームウェア２１３は、ＣＰＵ１２２によって実行され得る。ソリッドステートドライブコントローラ回路１０４は、フィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ：ＦＰＧＡ）又は特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＡＳＩＣ）に含まれ得る。ファームウェア２１３は、プロセッサ１２２によって実行され得る。

【0037】

論理ブロックは、ソリッドステートドライブ１０２内のブロックアドレス指定可能な不揮発性メモリ１０８にアクセスするための読み取り及び書き込みコマンドのアドレス指定可能な最小のデータ単位である。論理ブロックのアドレスは、一般に論理ブロックアドレス（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ：ＬＢＡ）と呼ばれる。

【0038】

ダイナミックランダムアクセスメモリ２５０内の論理対物理（ｌｏｇｉｃａｌ ｔｏ ｐｈｙｓｉｃａｌ：Ｌ２Ｐ）アドレス間接テーブル２５２（Ｌ２Ｐテーブル２５２とも呼ばれる）は、各ＬＢＡに対応するマルチストリームソリッドステートドライブ１０２内のブロックアドレス指定可能な不揮発性メモリ１０８内の物理ブロックアドレスを記憶する。通常、Ｌ２Ｐアドレス間接テーブル２５２は、４キビバイト（ＫｉＢ）の間接ユニット（Ｉｎｄｉｒｅｃｔｉｏｎ Ｕｎｉｔ：ＩＵ）の粒度でブロックアドレス指定可能な不揮発性メモリの物理ブロックアドレスを記憶する。

【0039】

スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＲＡＭ）は揮発性メモリである。揮発性メモリとは、デバイスへの電力供給が遮断された場合に、状態（したがって、その中に記憶されるデータ）が不定になるメモリである。ＳＲＡＭは、ラッチ回路を使用して各ビットを記憶する揮発性メモリの一種である。ＳＲＡＭは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）とは対照的に、ＳＲＡＭに記憶されたデータは定期的にリフレッシュする必要がないため、通常、バッファメモリとして使用される。

【0040】

バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６の例としては、限定されないが、シングルレベル又はマルチレベル相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ：ＰＣＭ）又はスイッチ付き相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ ｗｉｔｈ ａ Ｓｗｉｔｃｈ：ＰＣＭＳ）、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）を含む不揮発性メモリのタイプ、金属酸化物ベース、酸素空孔ベース及び導電性ブリッジランダムアクセスメモリ（Ｃｏｎｄｕｃｔｉｖｅ Ｂｒｉｄｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＣＢ－ＲＡＭ）、ナノワイヤメモリ、強誘電体ランダムアクセスメモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦｅＲＡＭ、ＦＲＡＭ（登録商標））、メモリスタ技術を組み込んだ磁気抵抗ランダムアクセスメモリ（Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）、スピントランスファトルク（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ：ＳＴＴ）ＭＲＡＭ、スピントロニック磁気接合メモリベースデバイス、磁気トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ：ＭＴＪ）ベースデバイス、領域壁（Ｄｏｍａｉｎ Ｗａｌｌ：ＤＷ）及びスピンオービットトランスファ（Ｓｐｉｎ Ｏｒｂｉｔ Ｔｒａｎｓｆｅｒ：ＳＯＴ）ベースデバイス、サイリスタベースメモリデバイスを含む抵抗メモリ、又は上記のいずれかの組み合わせ、又はその他のタイプのブロック又はバイトアドレス指定可能なインプレース書き込みメモリが含まれ得る。

【0041】

バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６はまた、統合メモリバッファ（Ｉｎｔｅｇｒａｔｅｄ Ｍｅｍｏｒｙ Ｂｕｆｆｅｒ：ＩＭＢ）又は永続メモリ領域（Ｐｅｒｓｉｓｔｅｎｔ Ｍｅｍｏｒｙ Ｒｅｇｉｏｎ：ＰＭＢ）などの、電力損失保護エネルギ（オンボードキャパシタなど）を有する揮発性メモリであり得る。揮発性メモリの例には、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）及びシンクロナスＤＲＡＭ（ＳＤＲＡＭ）などのＤＲＡＭのバリアントが含まれる。

【0042】

ブロックアドレス指定可能な不揮発性メモリ１０８は、不揮発性メモリである。不揮発性メモリ（ＮＶＭ）デバイスは、デバイスへの電力供給が遮断されている場合でも状態が確定するメモリである。１つの実施形態では、ブロックアドレス指定可能な不揮発性メモリ１０８は、ＮＡＮＤフラッシュメモリ、より具体的には、マルチ閾値レベルのＮＡＮＤフラッシュメモリ（例えば、シングルレベルセル（「Ｓｉｎｇｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ：ＳＬＣ」）、マルチレベルセル（「Ｍｕｌｔｉ－Ｌｅｖｅｌ Ｃｅｌｌ：ＭＬＣ」））、トライレベルセル（「Ｔｒｉ－Ｌｅｖｅｌ Ｃｅｌｌ：ＴＬＣ」）、クアッドレベルセル（「Ｑｕａｄ－Ｌｅｖｅｌ Ｃｅｌｌ：ＱＬＣ」）、ペンタレベルセル（「Ｐｅｎｔａ－Ｌｅｖｅｌ Ｃｅｌｌ：ＰＬＣ」）又は他のＮＡＮＤフラッシュメモリ）である。

【0043】

ブロックアドレス指定可能な不揮発性メモリ１０８は、複数のＮＡＮＤダイ２１０－１、…、２１０－Ｎ（ＮＡＮＤフラッシュダイとも呼ばれる）を含む。通常、データは、ブロックアドレス指定可能な不揮発性メモリ１０８への書き込み帯域幅を最適化するために、マルチストリームソリッドステートドライブ１０２内の多くのＮＡＮＤダイ２１０－１、…、２１０－Ｎにわたって書き込まれる（ストライプされる）。

【0044】

ストライプとも呼ばれ得る帯域２４０は、すべての個々のＮＡＮＤダイ２１０－１、…、２１０－Ｎの１つ又は複数のブロックにまたがり、これにより、ブロックアドレス指定可能な不揮発性メモリダイ２１０－１、…、２１０－Ｎにわたる並列ＩＯ動作を介してＩＯ帯域幅の最大化が可能になる。

【0045】

複数のＮＡＮＤダイ２１０－１、…、２１０－Ｎのそれぞれの不揮発性メモリは、複数のブロック２２０－１、…、２２０－Ｎを含み、各ブロックは複数のページを含む。複数のページの各ページは、データ及び関連付けられたメタデータを記憶する。

【0046】

一実施形態では、各ＮＡＮＤダイ２１０－１、…、２１０－Ｎは２０４８ブロックを有し、各ブロックは６４ページを有し、各ページは２０４８バイトのデータ及び６４バイトのメタデータを記憶できる。帯域２４０は、複数のブロック２２０－１、…、２２０－Ｎを含み得、ＮＡＮＤダイごとに１つのブロックが帯域２４０に割り当てられる。マルチストリームソリッドステートドライブ１０２では、複数のＮＡＮＤダイ内の複数のブロックを有する帯域２４０をストリームに割り当てることができるか、又は、ＮＡＮＤダイ内の１つ又は複数の個々のブロックをストリームに割り当てることができる。他の実施形態では、ＮＡＮＤダイごとに複数のブロックを帯域２４０に割り当てることができる。例えば、ＮＡＮＤダイごとにｎの２乗（２、４、８…）ブロックを帯域２４０に割り当てることができる。

【0047】

ソリッドステートドライブコントローラ回路１０４内の不揮発性ブロックアドレス指定可能なメモリコントローラ回路２１２は、ブロックアドレス指定可能な不揮発性メモリ１０８のために、ホスト回路１１２から受信したコマンド（例えば、読み取りコマンド、書き込みコマンド（「プログラム」）、消去コマンド）をキューに入れて処理する。ホストＩ／Ｏコマンドに関連付けられたデータ、例えば、ホスト回路１１２からＰＣＩｅバス１２０を介して受信されたホスト読み取りコマンド及びホスト書き込みコマンドは、スタティックランダムアクセスメモリ２３０内のバッファ２１６に記憶される。バッファ２１６は、転送バッファ（Ｔｒａｎｓｆｅｒ Ｂｕｆｆｅｒ：ＴＢＵＦ）とも呼ばれ得る。受信されたホストＩ／Ｏコマンドは、ホストインターフェース回路２０２内のコマンドキュー２５４に格納される。

【0048】

図３は、ブロックアドレス指定可能な不揮発性メモリ１０８及びホスト回路１１２の間のストリームのデータの転送を管理するために使用される、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６用のスタティックランダムアクセスメモリ２３０内のキューを示す。バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６は、ブロックアドレス指定可能な不揮発性メモリ１０８と同じ間接ユニットの粒度で管理される。

【0049】

バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６は、空きキュー３００、処理中キュー３０２、及び有効キュー３０４の３つのキューのうちの１つに割り当てられる間接ユニットのプールを有する。

【0050】

間接ユニットは、ブロックアドレス指定可能な不揮発性メモリ１０８に書き込むためのホスト書き込み要求の受信に応答して、空きキュー３００からのデータ転送のためのストリームに割り当てられる。間接ユニットがデータ転送用のストリームに割り当てられた後、割り当てられた間接ユニットへのポインタが処理中キュー３０２に移動される。

【0051】

データが割り当てられた間接ユニットに書き込まれた後、割り当てられた間接ユニットへのポインタは有効キュー３０４に移動される。有効キュー３０４内の割り当てられた間接ユニット内のデータがブロックアドレス指定可能な不揮発性メモリ１０８に書き込まれるか、又はホスト回路１１２によって書き換えられた後、割り当てられた間接ユニットは空きキュー３００に移動される。間接ユニットがＮＡＮＤダイ２１０－１、…、２１０－Ｎに書き込まれる前にホスト回路１１２によって書き換えられた場合、更新されたホストデータはスタティックランダムアクセスメモリ２３０のバッファ２１６で利用可能となる。衝突がない場合、更新されたデータはバッファ２１６からＮＡＮＤダイ２１０－１、…、２１０－Ｎに書き込まれる。

【0052】

バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６は、ストリームごとの帯域幅制限なしにマルチストリームソリッドステートドライブ１０２のサービス品質（Ｑｕａｌｉｔｙ ｏｆ Ｓｅｒｖｉｃｅ：ＱｏＳ）を向上させ、ストリーム数が増加するにつれて拡張される。

【0053】

図４は、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６を管理するためにファームウェア２１３内のファームウェアタスクによって実行される方法を示すフローグラフである。

【0054】

ブロック４００において、ホストが非アクティブであるか、又はバイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６内の空きスペースが閾値を下回っている場合、処理はブロック４０２に進み、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６内の間接ユニットを解放する。

【0055】

ブロック４０２において、有効キュー３０４が空の場合、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６内にブロックアドレス指定可能な不揮発性メモリ１０８に書き込まれる間接ユニットが存在せず、処理はブロック４００に進む。

【0056】

ブロック４０４において、有効キュー３０４は空ではなく、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６内には、ブロックアドレス指定可能な不揮発性メモリ１０８に書き込まれる間接ユニットが存在する。ブロックアドレス指定可能な不揮発性メモリ１０８に書き込まれる有効キュー３０４からの間接ユニットは、ＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ（最近最も使われなかったもの））、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ（先入れ先出し））、又はＮＡＮＤダイの非アクティブ状態に基づいて選択され得る。

【0057】

一実施形態では、ＮＡＮＤダイの非アクティブ状態は、ＮＡＮＤダイ上のレディ／ビジー信号の状態によって決定できる。レディ／ビジー信号の状態は、ソリッドステートドライブコントローラ回路１０４によって読み取ることができる。書き込むために選択される間接ユニットの数は、間接ユニットのサイズ及びＮＡＮＤダイの物理レイアウトに依存する。例えば、間接ユニットのサイズが４ＫｉＢであり、ＮＡＮＤダイがデュアルプレーンを有し、ＮＡＮＤダイ内のページが１６ＫｉＢである実施形態では、８つの間接ユニットが選択される。選択された間接ユニットは、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６から読み取られ、ブロックアドレス指定可能な不揮発性メモリ１０８に書き込まれる。

【0058】

ブロック４０６において、Ｌ２Ｐテーブル２５２は、間接ユニットが書き込まれたブロックアドレス指定可能な不揮発性メモリ１０８内の物理アドレスで更新される。

【0059】

ブロック４０８において、選択された間接ユニットは有効キュー３０４から空きキュー３００に移動される。

【0060】

図５は、ホスト回路１１２から受信した書き込み要求に応答して、ソリッドステートドライブ１０２内のファームウェア２１３内のファームウェアタスクによって実行される動作のフローグラフである。

【0061】

ブロック５００において、書き込み要求が向けられたＮＡＮＤダイがビジーである場合、これはＮＡＮＤダイ上のレディ／ビジー信号の状態に基づいて決定でき、処理はブロック５０２に進む。ＮＡＮＤダイがビジーでない場合、処理はブロック５０４に進む。

【0062】

ブロック５０２において、ＮＡＮＤダイはビジーである。書き込み要求に関連付けられたデータは、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６（不揮発性メモリキャッシュ又は永続メモリキャッシュとも呼ばれ得る）に書き込まれる。処理はブロック５０６に進み、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６に書き込まれたデータの物理的位置でＬ２Ｐテーブル２５２を更新する。

【0063】

ブロック５０４において、ＮＡＮＤダイはビジーではない。書き込み要求に関連付けられたデータは、ＮＡＮＤダイに直接書き込まれる。処理はブロック５０６に進み、ＮＡＮＤダイに書き込まれたデータの物理的位置でＬ２Ｐテーブル２５２を更新する。

【0064】

ブロック５０６において、一実施形態では、Ｌ２Ｐテーブル２５２内のＬ２Ｐエントリの最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：ＭＳＢ）が、物理ブロックアドレスに対応するメモリの識別子として使用される。ＭＳＢの状態は、データがＮＡＮＤダイに記憶されているか、又はバイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６に記憶されているかを示すために使用される。例えば、ＭＳＢの状態が論理「１」である場合、残りのビットは、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６内のオフセットを表し、ＭＳＢの状態が論理「０」である場合、残りのビットは、ＮＡＮＤダイ内のアドレスを表す。

【0065】

図６は、ホスト回路１１２から受信した読み取り要求に応答して、ソリッドステートドライブ１０２内のファームウェア２１３内のファームウェアタスクによって実行される動作のフローグラフである。

【0066】

ブロック６００において、ホスト回路１１２から受信したブロックアドレス指定可能な不揮発性メモリ１０８に向けられた読み取り要求に応答して、ソリッドステートドライブコントローラ回路２１２は、Ｌ２Ｐテーブル２５２内の読み取り要求に含まれる論理ブロックアドレスに対応するエントリを読み取って、ブロックアドレス指定可能な不揮発性メモリ１０８内の物理アドレスを取得する。

【0067】

ブロック６０２において、物理アドレスがバイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６内にある場合、処理はブロック６０４に進む。物理アドレスがブロックアドレス指定可能な不揮発性メモリ１０８内にある場合、処理はブロック６０６に進む。

【0068】

ブロック６０４において、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６内のデータは、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６から読み取られ、ソリッドステートドライブコントローラ回路２１２内のダイレクトメモリアクセス（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ：ＤＭＡ）コントローラ２２４（ＤＭＡエンジン又はＤＭＡ回路とも呼ばれる）によってホスト回路１１２に移動される。

【0069】

ブロック６０６において、ソリッドステートドライブコントローラ回路２１２は、ブロックアドレス指定可能な不揮発性メモリ１０８からデータを読み取り、そのデータをスタティックランダムアクセスメモリ２３０内のバッファ２１６に書き込む。

【0070】

ブロック６０８において、データがスタティックランダムアクセスメモリ２３０内のバッファ２１６に書き込まれた後、データはバッファ２１６から読み取られ、ソリッドステートドライブコントローラ回路２１２内のＤＭＡコントローラ２２４によってホスト回路に移動される。

【0071】

図７は、マルチストリームソリッドステートドライブ１０２内の電力損失回復（ＰＬＲ）イベントを処理する方法のフローグラフである。

【0072】

ホスト書き込み中、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６内のデータ及びスタティックランダムアクセスメモリ２３０内のバッファ２１６は、両方とも電力損失保護（ＰＬＩ）セーフである。したがって、電力損失の前に追加の電力損失処理は必要ない。電力損失後のマルチストリームソリッドステートドライブ１０２のその後の電源投入において、ソリッドステートドライブコントローラ回路１０４内のファームウェア２１３は、Ｌ２Ｐテーブル２５２を電力損失前の最新の状態に回復する。電力損失回復タスクの正確性は、最初にバイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６からデータを回復することによって電力損失前に、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６が論理ブロックアドレスの最新のコピーを有することを保証することによって維持される。

【0073】

ブロック７００において、ソリッドステートドライブ１０２は、ＮＡＮＤダイ（ＮＡＮＤメディアとも呼ばれる）２１０－１、…、２０１－Ｎからのデータを再実行する。再実行中、ソリッドステートドライブコントローラ回路１０４は、ブロックアドレス指定可能な不揮発性メモリ１０８からＬ２Ｐテーブル２５２のバックアップコピーを読み取る。しかし、ブロックアドレス指定可能な不揮発性メモリ１０８内のＬ２Ｐテーブル２５２のバックアップコピーは、ＰＬＩイベント前の最新のＬ２Ｐテーブル２５２ではない可能性がある。ＰＬＩイベントの前に最新のＬ２Ｐテーブル２５２を回復するために、ソリッドステートドライブコントローラ回路１０４は、Ｌ２Ｐテーブル２５２のバックアップコピーがＰＬＩイベントの前にブロックアドレス指定可能な不揮発性メモリ１０８に書き込まれた後、ホスト書き込みを再実行する。ホスト書き込みは、対応する帯域２４０の帯域ジャーナルを読み取り、ホスト書き込み（ホストインターフェース回路２０２によって受信されるホスト回路からの書き込み動作）の論理ブロックアドレスシーケンスを検証することによって再実行される。

【0074】

ブロック７０２において、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６は、ＰＬＩイベントの検出前にホスト書き込みを記憶する。ソリッドステートドライブ１０２は、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６に記憶されたデータを再実行する、すなわち、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６内のホスト書き込みでＬ２Ｐテーブル２５２を更新する。

【0075】

図８は、マルチストリームソリッドステートドライブ１０２を含むコンピュータシステム８００の一実施形態のブロック図である。コンピュータシステム８００は、限定されないが、サーバ、ワークステーションコンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、及び／又はタブレットコンピュータを含むコンピューティングデバイスに対応できる。

【0076】

コンピュータシステム８００は、プロセッサ、グラフィックス、メモリ、及び入力／出力（Ｉ／Ｏ）制御ロジックを１つのＳｏＣパッケージに組み合わせるシステムオンチップ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ：ＳＯＣ又はＳｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）８０４を含む。ＳｏＣ８０４は、少なくとも１つの中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）モジュール８０８、揮発性メモリ８２６及び／又は不揮発性メモリ８２２に結合され得るメモリコントローラ８１４、及びグラフィックスプロセッサユニット（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ：ＧＰＵ）８１０を含む。他の実施形態では、メモリコントローラ８１４は、ＳｏＣ８０４の外部にあり得る。ＣＰＵモジュール８０８は、少なくとも１つのプロセッサコア８０２及びレベル２（Ｌ２）キャッシュ８０６を含む。

【0077】

図示されていないが、プロセッサコア８０２のそれぞれは、１つ又は複数の命令／データキャッシュ、実行ユニット、プリフェッチバッファ、命令キュー、分岐アドレス計算ユニット、命令デコーダ、浮動小数点ユニット、リタイアユニットなどを内部に含み得る。１つの実施形態による、ＣＰＵモジュール８０８は、インテル（登録商標）社によって提供されるプロセッサのようなシングルコア又はマルチコア汎用プロセッサに対応できる。

【0078】

グラフィックスプロセッサユニット（ＧＰＵ）８１０は、１つ又は複数のＧＰＵコア、及びＧＰＵコアのグラフィックス関連データを記憶できるＧＰＵキャッシュを含み得る。ＧＰＵコアは、１つ又は複数の実行ユニット及び１つ又は複数の命令及びデータキャッシュを内部に含み得る。さらに、グラフィックスプロセッサユニット（ＧＰＵ）８１０は、１つ又は複数の頂点処理ユニット、ラスタライズユニット、メディア処理ユニット、及びコーデックなど、図８に示されていない他のグラフィックスロジックユニットを含み得る。

【0079】

Ｉ／Ｏサブシステム８１２内には、プロセッサコア８０２内で利用されるホスト通信プロトコルを特定のＩ／Ｏデバイスと互換性のあるプロトコルに変換するために、１つ又は複数のＩ／Ｏアダプタ８１６が存在する。アダプタが変換に利用できる一部のプロトコルには、ペリフェラルコンポーネントインターコネクト（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ：ＰＣＩ）－エクスプレス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ：ＰＣＩｅ）；ユニバーサルシリアルバス（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ：ＵＳＢ）；シリアルアドバンストテクノロジアタッチメント（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ：ＳＡＴＡ）及び電気電子技術者協会（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ：ＩＥＥＥ）１５９４「ファイヤワイヤ」がある。

【0080】

Ｉ／Ｏアダプタ８１６は、例えば、ディスプレイ及び／又はタッチスクリーンディスプレイ８４０、プリンタ、キーパッド、キーボード、通信ロジック、有線及び／又は無線を含むユーザインターフェースデバイス、ハードディスクドライブ（「Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ：ＨＤＤ」）、ソリッドステートドライブ（「Ｓｏｌｉｄ－Ｓｔａｔｅ Ｄｒｉｖｅ：ＳＳＤ」）、リムーバブルストレージメディア、デジタルビデオディスク（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄｉｓｋ：ＤＶＤ）ドライブ、コンパクトディスク（Ｃｏｍｐａｃｔ Ｄｉｓｋ：ＣＤ）ドライブ、独立ディスクの冗長アレイ（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙ ｏｆ Ｉｎｄｅｐｅｎｄｅｎｔ Ｄｉｓｋ：ＲＡＩＤ）、テープドライブを含むストレージデバイス、又はその他のストレージデバイスを含み得る外部Ｉ／Ｏデバイス８２４と通信できる。ストレージデバイスは、限定されないが、ＳＡＳ（シリアルアタッチド小型コンピュータシステムインターフェース（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ））、ＰＣＩｅ（ペリフェラルコンポーネントインターコネクトエクスプレス）、ＮＶＭｅ（ＮＶＭエクスプレス） ｏｖｅｒ ＰＣＩｅ（ペリフェラルコンポーネントインターコネクトエクスプレス）、及びＳＡＴＡ（シリアルＡＴＡ（アドバンストテクノロジアタッチメント））を含む様々なプロトコルの１つ又は複数を使用して、１つ又は複数のバスを通じて通信可能及び／又は物理的に結合され得る。

【0081】

さらに、１つ又は複数の無線プロトコルＩ／Ｏアダプタが存在し得る。無線プロトコルの例としては、特に、ＩＥＥＥ８０２．１５及びＢｌｕｅｔｏｏｔｈ（登録商標）４．０などのパーソナルエリアネットワーク；ＩＥＥＥ８０２．１１ベースの無線プロトコル；及びセルラプロトコルなどの無線ローカルエリアネットワークで使用される。

【0082】

Ｉ／Ｏアダプタ８１６は、ソリッドステートドライブコントローラ回路１０４、ホストインターフェース回路２０２、及び１つ又は複数のＮＡＮＤダイ２１０－１、…、２１０－Ｎを含むブロックアドレス指定可能な不揮発性メモリ１０８を含むソリッドステートドライブ（「ＳＳＤ」）１０２と通信することもできる。ソリッドステートドライブコントローラ回路１０４は、ファームウェア２１３及びバイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６を含む。

【0083】

Ｉ／Ｏアダプタ８１６は、バス１２０を介してＮＶＭｅ（ＮＶＭエクスプレス）ｏｖｅｒ ＰＣＩｅ（ペリフェラルコンポーネントインターコネクトエクスプレス）プロトコルを使用して、マルチストリームソリッドステートドライブ１０２内のホストインターフェース回路２０２に通信可能に結合されるペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）アダプタを含み得る。

【0084】

揮発性メモリとは、デバイスへの電力供給が遮断された場合に、状態（したがって、その中に記憶されるデータ）が不定になるメモリである。動的揮発性メモリでは、状態を維持するためにデバイスに記憶されているデータをリフレッシュする必要がある。動的揮発性メモリの一例には、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、又はシンクロナスＤＲＡＭ（ＳＤＲＡＭ）などのいくつかのバリアントがある。本明細書に記載されるように、メモリサブシステムは、ＤＤＲ３（ダブルデータレートバージョン３、２００７年６月２７日にＪＥＤＥＣ（半導体技術協会）によって最初にリリース）などのいくつかのメモリ技術と互換性があり得る。ＤＤＲ４（ＤＤＲバージョン４、ＪＥＳＤ７９－４、２０１２年９月にＪＥＤＥＣによって最初に公開された）、ＤＤＲ５（ＤＤＲバージョン５、ＪＥＳＤ７９－５、２０２０年７月に最初に公開された）、ＬＰＤＤＲ３（低電力ＤＤＲバージョン３、ＪＥＳＤ２０９－３Ｂ、２０１３年８月にＪＥＤＥＣによって）、ＬＰＤＤＲ４（ＬＰＤＤＲバージョン４、ＪＥＳＤ２０９－４、２０１４年８月にＪＥＤＥＣによって最初に公開）、ＬＰＤＤＲ５（ＬＰＤＤＲバージョン５、ＪＥＳＤ２０９－５Ａ、２０２０年１月にＪＥＤＥＣによって最初に公開）、ＷＩ０２（ワイド入力／出力バージョン２、ＪＥＳＤ２２９－２、２０１４年８月にＪＥＤＥＣによって最初に公開）、ＨＢＭ（高帯域幅メモリ、ＪＥＳＤ２３５、２０１３年１０月にＪＥＤＥＣによって最初に公開）、ＨＢＭ２（ＨＢＭバージョン２、ＪＥＳＤ２３５Ｃ、２０２０年１月にＪＥＤＥＣによって最初に公開）、又はＨＢＭ３（ＨＢＭバージョン３、現在ＪＥＤＥＣで議論中）、又はその他又はメモリ技術の組み合わせ、及びそのような仕様の派生物又は拡張に基づく技術などのいくつかのメモリ技術と互換性があり得る。ＪＥＤＥＣ規格は、ｗｗｗ．ｊｅｄｅｃ．ｏｒｇで入手できる。

【0085】

電源８４２は、システム８００の構成要素に電力を供給する。より具体的には、電源８４２は、典型的には、システム８００の構成要素に電力を供給するために、システム８００の１つ又は複数の電力供給８４４とインターフェースする。一例では、電力供給８４４は、壁コンセントに差し込むためのＡＣ－ＤＣ（交流から直流）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギ（例えば、太陽光発電）電源８４２とすることができる。一例では、電源８４２は、外部ＡＣ－ＤＣコンバータなどのＤＣ電源を含む。一例では、電源８４２又は電力供給８４４は、充電フィールドに近接して充電するための無線充電ハードウェアを含む。一例では、電源８４２は、内部電池又は燃料電池電源を含むことができる。

【0086】

ソリッドステートドライブ１０２内部のバイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６についての実施形態を説明してきた。別の実施形態では、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６は、ソリッドステートドライブ１０２の外部にあり、複数のソリッドステートドライブ１０２にわたって共有できる。例えば、バイトアドレス指定可能なインプレース書き込み不揮発性メモリ２２６は、揮発性メモリ８２６内、例えば、電池バックアップされた揮発性ランダムアクセスメモリ内、又は不揮発性メモリ８２２内にあり得る。

【0087】

本明細書に例示されるフロー図は、様々なプロセスアクションのシーケンスの例を提供する。フロー図は、ソフトウェア又はファームウェアルーチンによって実行される動作、及び物理的動作を示すことができる。１つの実施形態では、フロー図は、ハードウェア及び／又はソフトウェアの形で実施され得る有限ステートマシン（ＦＳＭ）の状態を示し得る。特定のシーケンス又は順序で示されているが、特に明記しない限り、アクションの順序は修正できる。したがって、例示される実施形態は一例として理解されるべきであり、プロセスは異なる順序で実行でき、いくつかのアクションは、並列に実行することができる。さらに、様々な実施形態では１つ又は複数のアクションを省略することができ、したがって、すべての実施形態ですべてのアクションが必要なわけではない。他のプロセスフローが可能である。

【0088】

様々な動作又は機能が本明細書に記載されている限り、それらはソフトウェアコード、命令、構成、及び／又はデータとして記載又は定義することができる。コンテンツは、直接実行可能（「オブジェクト」又は「実行可能」形式）、ソースコード、又は差分コード（「デルタ」又は「パッチ」コード）にすることができる。本明細書に記載の実施形態のソフトウェアコンテンツは、コンテンツが記憶された製品を介して、又は通信インターフェースを介してデータを送信するための通信インターフェースを動作させる方法を介して提供することができる。機械可読記憶媒体は、記述された機能又は動作を機械に実行させることができ、記録可能／記録不可能な媒体（例えば、読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイスなど）などの機械（例えば、コンピューティングデバイス、電子システムなど）によってアクセス可能な形態で情報を記憶する任意の機構を含む。通信インターフェースは、メモリバスインターフェース、プロセッサバスインターフェース、インターネット接続、ディスクコントローラなどのような、別のデバイスと通信するためのハードワイヤード、無線、光学などの媒体のいずれかとインターフェースする任意の機構を含む。通信インターフェースは、ソフトウェアコンテンツを記述するデータ信号を提供するために、構成パラメータを提供すること、及び／又は通信インターフェースを準備するための信号を送信することによって構成することができる。通信インターフェースは、通信インターフェースに送信される１つ又は複数のコマンド又は信号を介してアクセスすることができる。

【0089】

本明細書に記載の様々な構成要素は、記載される動作又は機能を実行するための手段とすることができる。本明細書に記載の各構成要素は、ソフトウェア、ハードウェア、又はそれらの組み合わせを含む。構成要素は、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタルシグナルプロセッサ（ＤＳＰ）など）、組み込みコントローラ、ハードワイヤード回路などとして実装することができる。

【0090】

本明細書に記載される内容に加えて、開示される実施形態及び本発明の実装に対して、それらの範囲から逸脱することなく様々な修正を行うことができる。

【0091】

したがって、本明細書の例示及び例は、限定的な意味ではなく、例示的な意味で解釈されるべきである。本発明の範囲は、以下の特許請求の範囲を参照することによってのみ評価されるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】