特表 2024-513424 広帯域フェーズドアレイ・システムに有益なコンパクト遅延線および関連付けられた回路機構

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-25

(54)【発明の名称】広帯域フェーズドアレイ・システムに有益なコンパクト遅延線および関連付けられた回路機構

(51)【国際特許分類】

   H01Q 3/36 20060101AFI20240315BHJP

【ＦＩ】

H01Q3/36

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023560885

(86)(22)【出願日】2022-03-21

(85)【翻訳文提出日】2023-10-02

(86)【国際出願番号】 EP2022057348

(87)【国際公開番号】W WO2022218651

(87)【国際公開日】2022-10-20

(31)【優先権主張番号】17/229,181

(32)【優先日】2021-04-13

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】チャックラボーティ、スディプト

(72)【発明者】

【氏名】サドゥ、ブディサトワ

(72)【発明者】

【氏名】リー、ウーラム

【テーマコード（参考）】

5J021

【Ｆターム（参考）】

5J021AA05

5J021AA07

5J021AA11

5J021DB03

5J021FA10

5J021FA26

5J021GA02

5J021HA01

5J021HA05

(57)【要約】

フェーズドアレイ・システムは、能動遅延素子および受動遅延素子を有する同調可能遅延素子を含む。受動遅延素子による第２の解像度は、能動遅延素子による第１の解像度より小さく、解像度は、入力信号に適用された遅延に対応し、遅延素子が動作可能な位相のための個別のステップを有する。同調可能遅延素子の複数のセットに対して、較正プロセスは、遅延素子の１つのセットに対して、第ｎの能動遅延素子以外のすべて、および受動遅延素子を第１の位相に、および第ｎの能動遅延素子を第２の位相に設定する。遅延素子の第２のセットにおいて、能動遅延素子のすべてが、第１の位相に設定され、受動遅延素子が、第２の位相に設定される。位相差は、２つのセットの間で基準を満たすように、検出および調節される。

【特許請求の範囲】

【請求項1】

装置であって、
フェーズドアレイ・システムを備え、前記フェーズドアレイ・システムが、
少なくとも１つの能動遅延素子および少なくとも１つの受動遅延素子を備える同調可能遅延素子のセットを備え、前記少なくとも１つの能動遅延素子が、第１の解像度を提供し、前記少なくとも１つの受動遅延素子が、第２の解像度を提供し、
前記第２の解像度が、前記第１の解像度より小さく、前記解像度が、前記能動遅延素子または前記受動遅延素子のうちの対応する１つによって入力信号に適用された遅延に対応し、
前記第１の解像度が、前記少なくとも１つの能動遅延素子が動作可能な位相のための個別のステップの第１のセットであり、前記第２の解像度が、前記少なくとも１つの受動遅延素子が動作可能な位相のための個別のステップの第２のセットであり、前記第１のセットにおける個別のステップの数が、前記第２のセットにおける個別のステップの数より少ない、
装置。

【請求項2】

前記少なくとも１つの能動遅延素子に関して、前記遅延が、前記少なくとも１つの能動遅延素子内の電流を調節することによってプログラムされる、請求項１に記載の装置。

【請求項3】

前記少なくとも１つの能動遅延素子が、少なくとも２つの異なる遅延を個別のステップの前記セットとして提供する、請求項１に記載の装置。

【請求項4】

前記少なくとも１つの能動遅延素子が、複数の遅延素子を備え、前記能動遅延素子が、
第１の入力ステージおよび第１のスケーリング・ファクタ・ステージを備える第１の回路機構であって、前記第１の入力ステージが、前記第１のスケーリング・ファクタ・ステージに出力する、前記第１の回路機構と、
第２の入力ステージおよび第２のスケーリング・ファクタ・ステージを備える第２の回路機構であって、前記第２の入力ステージが、前記第２のスケーリング・ファクタ・ステージに出力する、前記第２の回路機構と、
前記第１および第２のスケーリング・ファクタ・ステージからの出力を加算し、前記能動遅延素子への出力を生み出す加算器と
を備える、請求項１に記載の装置。

【請求項5】

前記第１の入力ステージが、インピーダンスＺ_１を備え、
前記第２の入力ステージが、インピーダンスＺ_２を備え、
Ｚ_１およびＺ_２が、前記能動遅延素子の遅延、直流利得、または入力インピーダンスのうちの１つまたは複数を制御するインピーダンスである、
請求項４に記載の装置。

【請求項6】

前記第１および第２のスケーリング・ファクタ・ステージが、前記第１および第２のスケーリング・ファクタ・ステージのためのそれぞれの第１の電圧の調節を介して、前記インピーダンスＺ_１またはインピーダンスＺ_２のうちのそれぞれ１つの方への電流ステアリングを実施するように構成され、前記能動遅延素子が、第２の電圧が前記第１および第２の入力ステージに印加されるのに応答して、前記能動遅延素子における位相対周波数特性を可能にするように、前記インピーダンスＺ_１およびＺ_２、ならびに前記電流ステアリングの動作に基づいて構成され、前記第２の電圧が、遅延されることになる信号に対応する、請求項５に記載の装置。

【請求項7】

インピーダンスＺ_１が、抵抗器であり、インピーダンスＺ_２が、インダクタである、請求項５に記載の装置。

【請求項8】

前記第１の入力ステージが、入力電圧に連結された制御入力を有する第１のトランジスタであって、第１の入出力端子が、前記第１のスケーリング・ファクタ・ステージに連結され、第２の入出力端子が、第１の電流源に連結された、前記第１のトランジスタ、ならびに、前記入力電圧の逆に連結された制御端子を有する第２のトランジスタであって、第１の入出力端子が、前記第１のスケーリング・ファクタ・ステージに連結され、第２の入出力端子が、第２の電流源に連結された、前記第２のトランジスタという、差動構成の２つのトランジスタを備え、前記インピーダンスＺ_１が、前記第１の入力ステージにおいて前記第１および第２のトランジスタの前記第２の入出力端子の間で連結されており、
前記第２の入力ステージが、電圧に連結された制御端子を有する第１のトランジスタであって、第１の入出力端子が、前記第１のスケーリング・ファクタ・ステージに連結され、第２の入出力端子が、第１の電流源に連結された、前記第１のトランジスタ、ならびに、前記電圧の逆に連結された制御端子を有する第２のトランジスタであって、第１の入出力端子が、前記第１のスケーリング・ファクタ・ステージに連結され、第２の入出力端子が、第２の電流源に連結された、前記第２のトランジスタという、２つのトランジスタを備え、前記インピーダンスＺ_２が、前記第２の入力ステージにおいて前記第１および第２のトランジスタの前記第２の入出力端子の間で連結されている、
請求項５に記載の装置。

【請求項9】

前記第１のスケーリング・ファクタ・ステージが、前記インピーダンスＺ_１に向かう出力電流の量をステアリングすることによって、前記第１のスケーリング・ファクタ・ステージへの第１および第２の電圧入力に応答するように構成された電流ステアリング・デバイスを備え、
前記第２のスケーリング・ファクタ・ステージが、前記インピーダンスＺ_２に向かう出力電流の量をステアリングすることによって、前記第２のスケーリング・ファクタ・ステージへの第１および第２の電圧入力に応答するように構成された電流ステアリング・デバイスを備える、
請求項５に記載の装置。

【請求項10】

前記第１のスケーリング・ファクタ・ステージにおける前記電流ステアリング・デバイスが、２つのトランジスタを備える差動構造の２つのセットを備え、各セットが、
前記第１の電圧に連結された制御端子、および変圧器またはバランに連結された第１の入出力端子を有する第１のトランジスタと、
前記第２の電圧に連結された制御端子、および供給電圧に連結された第１の入出力端子を有する第２のトランジスタと
を備え、
前記第１および第２のトランジスタの第２の入出力端子が、一緒に連結され、
前記セットのうちの第１のセットの前記第２の入出力端子が、前記第１の入力ステージへの第１の入力に連結され、
前記セットのうちの第２のセットの前記第２の入出力端子が、前記第１の入力ステージへの第２の入力に連結される、
請求項９に記載の装置。

【請求項11】

方法であって、
フェーズドアレイ・システム上で較正プロセスを実施することを含み、前記フェーズドアレイ・システムが、同調可能遅延素子の複数のセットを備え、前記セットが、少なくとも１つの能動遅延素子および少なくとも１つの受動遅延素子を備え、前記少なくとも１つの能動遅延素子が、解像度の第１のセットを提供し、前記受動遅延素子が、解像度の第２のセットを提供し、前記第１のセットの数が、前記第２のセットの数より少なく、前記較正プロセスが、
前記セットのうちの第１のセットにおける第ｎの能動遅延素子を除く前記能動遅延素子のすべてを第１の位相に設定し、前記セットにおける前記受動遅延素子を前記第１の位相に設定し、前記セットにおける前記第ｎの能動遅延素子を第２の位相に設定することと、
前記セットのうちの第２のセットにおける前記能動遅延素子のすべてを前記第１の位相に設定し、前記セットにおける前記受動遅延素子を前記第２の位相に設定することと、
同調可能遅延素子の前記第１および第２のセットの出力間の位相差を検出し、前記位相差が基準を満たすまで、前記第ｎの能動遅延素子の前記第１および第２のスケーリング・ファクタ・ステージへの前記第１および第２の入力を調節することと、
前記第ｎの能動遅延素子への前記第１および第２の入力を較正ポイントとして指示する１つまたは複数のコードを格納することと
を含む、方法。

【請求項12】

同調可能遅延素子の前記第１のセットにＮ個の能動遅延素子があり、前記較正プロセスが、
同調可能遅延素子の前記第１のセットにおける前記Ｎ個の能動遅延素子のそれぞれに対して、前記第１のセットにおける前記第ｎの能動遅延素子を除く前記能動遅延素子のすべてを前記第１の位相に設定し、前記セットにおける前記第ｎの能動遅延素子を前記第２の位相に設定すること、同調可能遅延素子の前記第１および第２のセットの出力間の前記位相差を検出すること、前記第１および第２の入力を調節すること、ならびに格納すること、を実施すること、
をさらに含み、
較正ポイントが、同調可能遅延素子の前記第１のセットにおける前記Ｎ個の能動遅延素子のそれぞれのために格納される、
請求項１１に記載の方法。

【請求項13】

前記位相差が基準を満たすまで、前記第ｎの能動遅延素子の前記第１および第２のスケーリング・ファクタ・ステージへの前記第１および第２の入力を調節することが、
一定のバイアスを前記第１および第２の入力に設定することと、
前記一定のバイアスに加算または減算されるバイアスの量に対応するコードを設定することと
を含み、前記第１および第２の入力の総バイアスが、前記コードに対応するバイアスに加算される前記一定のバイアスであり、前記較正ポイントが、前記コードを含む、
請求項１２に記載の方法。

【請求項14】

前記コードが、電圧の変化ΔＶに対応し、前記第１の入力が、電圧Ｖ１であり、前記第２の入力が、電圧Ｖ２であり、Ｖ１＝Ｖ０＋ΔＶおよびＶ２＝Ｖ０－ΔＶであり、ここで、Ｖ０が、静止動作をサポートするバイアス電圧である、請求項１３に記載の方法。

【請求項15】

前記第１および第２のスケーリング・ファクタ・ステージが、対応するスケーリング・ファクタαおよびβを有し、前記較正プロセスが、
同調可能遅延素子の前記第１のセットにおける前記Ｎ個の能動遅延素子のそれぞれに対して前記較正プロセスを実施し、複数の異なる周波数に対して、前記複数の異なる周波数にわたって前記Ｎ個の能動遅延素子のそれぞれに対する較正ポイントを生ずることと、
前記能動遅延素子の遅延が正確に実現されるように、対応する能動遅延素子が、選択された周波数範囲にわたって動作するように最適化される前記スケーリング・ファクタαおよびβを判定するために、前記複数の異なる周波数にわたって前記Ｎ個の能動遅延素子のそれぞれに対する少なくとも前記較正ポイントを使用して、最小２乗平均（ＬＭＳ）アルゴリズムを実施することと
をさらに含む、請求項１４に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は一般に、通信システムに関し、より詳細には、遅延線およびフェーズドアレイ・アンテナ・システムを有する通信デバイスに関する。

【背景技術】

【0002】

同調可能ＲＦ（無線周波数）遅延線の細密解像度は、ビーム・ステアリングを伴うフェーズドアレイ・レーダーなど、多くの用途で非常に重要である。ＲＦ遅延線のほとんどの従来の実装形態は、複数のスイッチを使用して、線に沿った静電容量およびインダクタンスの値を変える。解像度を改善するために、スイッチ、キャパシタ、およびインダクタのユニット・サイズは、減少させるべきである。それでも、寄生効果および損失により、実装可能な最小サイズには限界がある。

【0003】

同調可能素子を有する伝送回線が使用可能であるが、波形の波長に匹敵する寸法になる。個別のトランジスタまたは集積回路に比べて、伝送回線のサイズにはコストがかかる。

【0004】

したがって、広帯域性能は挑戦的なものである。

【発明の概要】

【0005】

本セクションは、例示のためのものであり、限定するためのものではない。

【0006】

例示的実施形態では、装置は、フェーズドアレイ・システムを備える。フェーズドアレイ・システムは、少なくとも１つの能動遅延素子および少なくとも１つの受動遅延素子を備える同調可能遅延素子のセットを備え、少なくとも１つの能動遅延素子が、第１の解像度を提供し、少なくとも１つの受動遅延素子が、第２の解像度を提供する。第２の解像度は、第１の解像度より小さく、解像度は、能動遅延素子または受動遅延素子のうちの対応する１つによって入力信号に適用された遅延に対応する。第１の解像度は、少なくとも１つの能動遅延素子が動作可能な位相のための個別のステップの第１のセットであり、第２の解像度は、少なくとも１つの受動遅延素子が動作可能な位相のための個別のステップの第２のセットである。第１のセットにおける個別のステップの数は、第２のセットにおける個別のステップの数より少ない。

【0007】

別の例示的実施形態は、フェーズドアレイ・システムおよび制御回路機構を備える装置である。フェーズドアレイ・システムは、同調可能遅延素子の複数のセットを備え、セットは、少なくとも１つの能動遅延素子および少なくとも１つの受動遅延素子を備える。少なくとも１つの能動遅延素子は、解像度の第１のセットを提供し、受動遅延素子は、解像度の第２のセットを提供する。第１のセットの数は、第２のセットの数より少ない。能動遅延素子は、第１の入力ステージおよび第１のスケーリング・ファクタ・ステージを備える第１の回路機構であって、第１の入力ステージが、第１のスケーリング・ファクタ・ステージに出力し、第１のスケーリング・ファクタ・ステージが、第１のスケーリング・ファクタ・ステージへの入力に基づいて第１のスケーリング・ファクタを調節する、第１の回路機構と、第２の入力ステージおよび第２のスケーリング・ファクタ・ステージを備える第２の回路機構であって、第２の入力ステージが、第２のスケーリング・ファクタ・ステージに出力し、第２のスケーリング・ファクタ・ステージが、第２のスケーリング・ファクタ・ステージへの入力に基づいて第１のスケーリング・ファクタを調節する、第２の回路機構と、第１および第２のスケーリング・ファクタ・ステージからの出力を加算し、能動遅延素子への出力を生み出す加算器であって、第１および第２のスケーリング・ファクタ・ステージへの入力を調節することが、解像度の第１のセットのうちの個々の１つを選択する、加算器とを備える。制御回路機構は、フェーズドアレイ・システムに連結され、少なくとも第１および第２のスケーリング・ファクタ・ステージへの入力を使用することによって、少なくとも１つの能動遅延素子のための遅延、および同調可能遅延素子の複数のセットに対する少なくとも１つの受動遅延素子のための遅延を、選択および設定するように構成される。

【0008】

さらなる例示的実施形態では、方法は、フェーズドアレイ・システム上で較正プロセスを実施することを含む。フェーズドアレイ・システムは、同調可能遅延素子の複数のセットを備え、セットは、少なくとも１つの能動遅延素子および少なくとも１つの受動遅延素子を備える。少なくとも１つの能動遅延素子は、解像度の第１のセットを提供し、受動遅延素子は、解像度の第２のセットを提供する。第１のセットの数は、第２のセットの数より少ない。較正プロセスは、セットのうちの第１のセットにおける第ｎの能動遅延素子を除く能動遅延素子のすべてを第１の位相に設定し、このセットにおける受動遅延素子を第１の位相に設定し、このセットにおける第ｎの能動遅延素子を第２の位相に設定することを含む。較正プロセスは、また、セットのうちの第２のセットにおける能動遅延素子のすべてを第１の位相に設定し、このセットにおける受動遅延素子を第２の位相に設定することを含む。較正プロセスは、同調可能遅延素子の第１および第２のセットの出力間の位相差を検出し、位相差が基準を満たすまで、第ｎの能動遅延素子の第１および第２のスケーリング・ファクタ・ステージへの第１および第２の入力を調節することをさらに含む。較正プロセスは、第ｎの能動遅延素子への第１および第２の入力を較正ポイントとして指示する１つまたは複数のコードを格納することを含む。

【図面の簡単な説明】

【0009】

【図1】実時間遅延を伴うブロードバンド・タイムド・アレイのための回路機構、ならびに対応する入力および出力信号のブロック図である。

【図1A】図１の回路機構の遅延のグラフである。

【図1B】図１の回路機構の位相のグラフである。

【図2】図１の実時間遅延を伴うタイムド・アレイが、狭帯域位相シフタを有するフェーズドアレイによって狭帯域近似を介して、どのように近似可能であるかを示す図である。

【図3A】ビーム・スクインティングの図である。

【図3B】フェーズドアレイへの非実時間遅延効果についてのシンボル間干渉の図である。

【図4A】能動構成要素を使用したオール・パス・フィルタのブロック図である。

【図4B】オール・パス・フィルタの構造図である。

【図5】例示的な実施形態による、直列オール・パス・フィルタリング・アプローチを使用した例示的な可変遅延線の概観の図である。

【図5A】例示的な実施形態における、遅延素子のより詳細な例を用いた、図５の例示的な可変遅延線の図である。

【図6】例示的な実施形態における、オール・パス（ＡＰ：ａｌｌ－ｐａｓｓ）、ロー・パス（ＬＰ：ｌｏｗ－ｐａｓｓ）、またはハイ・パス（ＨＰ：ｈｉｇｈ－ｐａｓｓ）フィルタリング・アプローチに関するスケーリング・ファクタ、出力電流、および位相シフトのテーブルである。

【図7】変形１（１）スケーリングの例示的な実施形態における、ＡＰ、ＬＰ、またはＨＰフィルタリング・アプローチに関するスケーリング・ファクタ、出力電流、および位相シフトのテーブルである。

【図8】変形２（２）スケーリングの例示的な実施形態における、ＡＰ、ＬＰ、またはＨＰフィルタリング・アプローチに関するスケーリング・ファクタ、出力電流、および位相シフトのテーブルである。

【図9】例示的な実施形態による、広帯域実時間遅延の較正のために構成された例示的な遅延線および関連付けられた回路機構の図である。

【図10A】例示的な実施形態による、ハイブリッド遅延較正のための隣接チャネルとの位相比較の図である。

【図10B】例示的な実施形態による、ビーム・フォーミング・アレイの状況において実施されるハイブリッド遅延較正のための隣接チャネルとの位相比較の図である。

【図11】例示的な実施形態による、位相シフタ・チェーンとも呼ばれる２つの遅延線の較正のためのフローチャートである。

【図12】例示的な実施形態による、フェーズ・アレイ用途のための例示的な同調可能遅延線の使用の図である。

【図13】誘導性装荷（ｉｎｄｕｃｔｉｖｅ ｌｏａｄｉｎｇ）を伴う単一の能動遅延素子５１０のシミュレーション結果の図である。

【図14A】振幅を示す、標準的なプロセス（Ｐ）および温度（Ｔ）コーナに対するシミュレーション結果の図である。

【図14B】位相を示す、標準的なプロセス（Ｐ）および温度（Ｔ）コーナに対するシミュレーション結果の図である。

【図15A】振幅を示す、標準的なＰ、Ｔコーナに対する群遅延変動のシミュレーション結果の図である。

【図15B】位相および群遅延を示す、標準的なＰ、Ｔコーナに対する群遅延変動のシミュレーション結果の図である。

【発明を実施するための形態】

【0010】

「例示的」という単語は、「例、事例、または例証として機能すること」を意味するために本明細書で使用される。「例示的」として本明細書で説明されるどの実施形態も、他の実施形態より好ましいまたは有利であると必ずしも解釈されるべきではない。この「発明を実施するための形態」で説明される実施形態のすべてが、当業者が本発明を行うか使用することを可能にするために提供される例示的実施形態であり、特許請求の範囲によって定義される本発明の範囲を限定するためのものではない。

【0011】

上述のように、広帯域性能は挑戦的な可能性がある。例示的実施形態は、例えば、例示的実施形態において、粗位相シフト（ｃｏａｒｓｅ ｐｈａｓｅ－ｓｈｉｆｔ）のためのスタガード・アナログ（例えば、能動）遅延セルと、Ｔ線ベースの細密遅延線（ｆｉｎｅ ｄｅｌａｙ ｌｉｎｅ）とを組み合わせることによって、様々な問題に対処する。これにより、従来技術に比べて、エリアが小さく、電力が低くなる。追加として、複数のスタガード位相シフタ・ステージは、プロセス不変の広帯域性能につながる可能性がある。

【0012】

スタガード・アナログ（例えば、能動）遅延セルについて、「スタガード」という用語は、周波数応答を指している。すなわち、（第Ｎのステージの出力が第（Ｎ＋１）のステージの入力に提供されるという意味で）直列にＮ個のステージがあり、第Ｎのステージの最大利得の周波数が、第（Ｎ＋１）のステージの最大利得の周波数に比べてわずかにシフトされる場合、２つのステージ（一般的な意味では、Ｎ個のステージ）の組み合わされた周波数応答、つまり全体の周波数応答は、広い温度範囲にわたって実質的に一定になる。

【0013】

したがって、周波数応答のスタガリングは、全体の（直列の）周波数応答を、広い周波数範囲にわたってほぼ一定にし、プロセス不変性をもたらす。各プロセス・コーナに関するＰＶＴ（プロセス、電圧、温度）を測定するとき、相互コンダクタンスｇ_ｍを調節することができる。

【0014】

例示的実施形態を説明する前に、例示的実施形態が属する技術領域の概観を示すことが役に立つ。１つのこのような領域は、実時間遅延を伴うブロードバンド・タイムド・アレイ１００、つまり図１に示された回路機構を含む。図１では、τ_０、・・・、（Ｎ－１）τ_０、Ｎτ_０と示された、Ｎ個の時間遅延１１０がある。（Ｎ個の増幅器１１５のうちの）対応する各増幅器１１５と、（Ｎ個のアンテナ１２０のうちの）アンテナ１２０との間に距離ｄがある。入力信号１０５は、時間におけるτ_{ｐｕｌｓｅ}によって信号が生じたように示されており（参照番号１３０参照）、同時に電力が示されている。このパルスは、また、ｆ_ｃ周辺を中心とし、帯域幅ＢＷを有する、周波数における電力周波数スペクトルを生じる（参照番号１４０参照）。Ｎ個のアンテナ１２０のアレイからの出力信号１５０が示されており、この場合、個々の信号は、θ_ｓだけオフセットされ、ここで、Δｘ＝ｄ ｓｉｎ（θ_ｓ）である。

【0015】

図１Ａによって示されているように、導入された遅延（τ）は、τ_０の線形倍数（ｌｉｎｅａｒ ｍｕｌｔｉｐｌｅ）である。図１Ｂは、位相（θ）が関数θ＝－ωτであることを示している。図１Ａの３τ_０の線が、図１Ｂの一番下の位相曲線に対応し、図１Ａのτ_０の曲線が、図１Ｂの一番上の曲線に対応することに留意されたい。

【0016】

ブロードバンド・タイムド・アレイ１００のための実時間遅延は、実際に達成するための難題になることがある。類似の結果を達成するための１つの潜在的な方式は、フェーズドアレイ近似の使用を通じたものである。図２に移ると、この図は、図１の実時間遅延を伴うタイムド・アレイが、狭帯域位相シフタを有するフェーズドアレイによって狭帯域近似を介して、どのように近似可能であるかを示す。

【0017】

ブロードバンド・タイムド・アレイ１００が、図１Ｂのように、ブロック２６０に示されている（参照番号２１０参照）。参照番号２３０で指示されたように、周波数ω_０周辺の狭帯域近似が実施され、これにより、フェーズドアレイ２００が、Ｎ個の時間遅延１１０（τ_０、・・・、（Ｎ－１）τ_０、Ｎτ_０として示された図１参照）ではなく、Ｎ個の位相シフタθ_０、・・・、（Ｎ－１）θ_０、Ｎθ_０を含むことになる。θ_０＝ω_０τ_０が使用され、参照番号２２０は、これが、実時間遅延の、θ_０周辺を中心とするときの、妥当な近似であることを指示する。

【0018】

フェーズドアレイ２００は、実時間遅延を伴うブロードバンド・タイムド・アレイ１００の妥当な近似を行おうとするが、これには問題がある。特に、フェーズドアレイへの非実時間遅延効果の現象がある。実時間遅延特性のない位相シフタの使用は、ビーム・スクインティング（図３Ａ参照）およびシンボル間干渉（図３Ｂ参照）の原因となり、レーダー信号帯域幅を制限する。図３Ａのビーム・スクインティングについては、Garakouiら、「Phased-array antenna beam squinting related to frequency dependency of delay circuits」、2011 8th European Radar Conference、マンチェスター、英国、２０１１年、４１６～４１９頁を参照されたく、これは、「ビーム・スクインティングは、言葉では、アンテナ・パターンが、周波数ｆ_０において指し示す方向であったθ_０ではなく、周波数ｆ_０＋Δｆにおけるθ_０＋Δθを指し示すことを意味する」と述べている。

【0019】

図３Ｂのシンボル間干渉については、Jangら、「A 1-GHz 16-Element Four-Beam True-Time-Delay Digital Beamformer」、IEEE Journal of Solid-State Circuits、第５４巻、ｎｏ．５、１３０４～１３１４頁、２０１９年５月、doi:10.1109/JSSC.2019.2894357を参照されたく、ここでは、図３Ｂは、図３（ａ）としてそこに示されており、参照は、「図３（ａ）では、Ｄ１～Ｄ４がデータ・シンボルを表す。アンテナ１がＤ２を受信し、その一方で、他のアンテナがＤ１を受信する。Ｄ１とＤ２は独立しているので、Ｄ２は、Ｄ１の歪みにすぎず、アレイの性能は、ビーム・フォーミング後に悪化する。この現象は、その後のシンボル（Ｄ２）が現在のシンボル（Ｄ１）と干渉するので、アレイＩＳＩと呼ばれる」と述べている。

【0020】

複数の位相シフタのカテゴリがある。１つは、狭帯域位相シフタである。１つの例は、ＲＴＰＳ（反射型位相シフタ）と呼ばれ、この場合、位相は、反射エンドにあるバラクタで絶えず制御可能であるが、動作帯域幅が制限され、制御に対する損失変動が相対的に大きい。Arun Natarajanら、「W-Band Dual-Polarization Phased-Array Transceiver Front-End in SiGe BiCMOS」、IEEE Transactions on Microwave Theory and Techniques、第６３巻、ｎｏ．６、２０１５年６月を参照されたい。Hanxiang Zhangら、「A Microstrip line Reflection-Type Phase Shifter for 60 GHz Phased Array」、2019IEEE/MTT-S International Microwave Symposiumも参照されたい。もう１つは、個別のスイッチを有する人工伝送回線などの、ブロードバンド位相シフタである。W.H.Woods、A.Valdes-Garcia、H.Ding、およびJ.Rascoe、「CMOS millimeter wave phase shifter based on tunable transmission lines」、Proceedings of the IEEE 2013 Custom Integrated Circuits Conference、サンノゼ、カリフォルニア州、米国、２０１３年、１～４頁、doi:10.1109/CICC.2013.6658442を参照されたい。

【0021】

別の技術は、能動構成要素を使用したオール・パス・フィルタである。図４Ａは、能動構成要素を使用したオール・パス・フィルタのブロック図を示しており、図４Ｂは、オール・パス・フィルタの構造図を示している。Garakouiら、「Compact Cascadable gm-C All-PassTrue Time Delay Cell With Reduced Delay Variation Over Frequency」、IEEE Journal of Solid-State Circuits、第５０巻、ｎｏ．３、２０１５年３月、６９３～７０３頁を参照されたい。オール・パス・フィルタの以前の実装形態は、ｇｍ－Ｃ（相互コンダクタンス－静電容量）構造のカスケードを使用する。図４Ａは、２つの増幅器１および２、増幅器ブロック４１０、および加算器４２０を示している。構造図は、増幅器が、相互コンダクタンス－ｇ_ｍを有する相互コンダクタ増幅器であることを示しており、増幅器ブロック４１０は、キャパシタＣ、値１／ｇ_ｍを有する抵抗器、および相互コンダクタンス－２ｇ_ｍを有する別の相互コンダクタ増幅器を備える。これらのオール・パス・フィルタには、以下の問題がある。

【0022】

１）これらは本来、非線形である。

【0023】

２）２つの能動ステージのカスケードが、より大きい歪みにつながる。

【0024】

３）静電容量の使用が、低いＱファクタにより、ｍｍＷ（ミリメートル波）周波数では抑制されている。

【0025】

４）これらは、インピーダンス・マッチを提供するために追加のステージを必要とする。

【0026】

５）位相シフトを調節するための同調メカニズムが提供されない。

【0027】

別の可能性は、Ｔ線（伝送回線）周辺の能動相互コンダクタを使用することである。W.LeeおよびA.Valdes-Garcia、「Tunable Delay Line Using Distributed Inductive/Capacitive Miller Effect」、2018 IEEE/MTT-S International Microwave Symposium-IMS、フィラデルフィア、ペンシルベニア州、米国、２０１８年、１４４５～１４４８頁、doi:10.1109/MWSYM.2018.8439492を参照されたい。

【0028】

例示的実施形態が属する技術領域の概観が示されたので、例示的実施形態が説明される。説明されたものとは対照的に、例示的実施形態は、直列オール・パス・フィルタリング・アプローチを使用した可変遅延線を含む。

【0029】

図５および図５Ａに移ると、図５は、例示的な実施形態による、直列オール・パス・フィルタリング・アプローチを使用した例示的な可変遅延線の概観を示し、図５Ａは、遅延素子のより詳細な例を用いた、図５の例示的な可変遅延線を示している。

【0030】

図５および図５Ａでは、遅延線５００は、複数の遅延素子５１０、５１０－１、・・・を含み、この場合、これらの遅延素子５００のそれぞれは、類似のものであると考えられ、１つの遅延素子５１０が、図５に概観として、および図５Ａにさらに詳細に、示されている。Ｔ線またはアナログ・タイプなどの、細密遅延素子５３０もあり、これらは、図５Ａでは実時間遅延素子とも呼ばれる。これらの例では、遅延線５００の入力５０１は、遅延素子５１０に接続され、遅延線５００の出力は、遅延素子５３０の出力である。遅延素子５１０は、遅延素子５１０によって引き起こされる遅延が、典型的には、「細密」遅延素子５３０によって引き起こされる遅延より大きいので、本明細書では、「粗」遅延素子と呼ばれることもある。粗５１０および細密５３０遅延素子の順序は変更可能である。複数の粗遅延素子５１０および単一の細密遅延素子５３０が示されているが、これは、変更されてもよい（例えば、単一の粗遅延素子５１０が使用されてもよく、もしくは複数の細密遅延素子５３０が使用されてもよく、または粗遅延素子５１０だけが使用されてもよい）ことにも留意されたい。

【0031】

図５では、遅延素子は、遅延素子であることを指示するために、Ｄで示されている。一方で、図５Ａでは、粗遅延素子５１０は、ゼロもしくは４５度、またはおそらくゼロ、２２．５、および４５度、またはゼロもしくは９０度、あるいは同様のものなどへの、（矢印で指示された）調節可能な位相Φを有するものと想定され、細密遅延素子５３０は、ゼロから４５度までの位相シフトのうちの１パーセントの位相など、極めて小さく増加し得る、より細密な位相ψを有するものと想定される。

【0032】

遅延素子５１０（および５３０）はまた、位相シフタであると考えられてもよく、位相はまた、遅延素子によって修正されることが指摘される。明瞭さのために、それでもこの回路機構は、本明細書では主に遅延素子と呼ばれることになる。

【0033】

図５の概観では、粗遅延素子５１０は、遅延線５００における第１の粗遅延素子への入力５０１でもある電圧Ｖを有する入力５９１を有し、出力５９８を有するものとして示されている。粗遅延素子５１０－１への入力５９１は、前の遅延素子５１０の出力５９８であるはずである。すなわち、所与の遅延素子５１０－１への入力は、遅延線５００における前の遅延素子５１０の出力から来る。

【0034】

入力５９１は、２つの縮退した入力（ｉ／ｐ）ステージ５９０、つまり、ステージ１ ５９０－１、およびステージ２ ５９０－２に分けられ、これらのそれぞれが、対応するスケーリング・ファクタ・ステージ５９５、つまりファクタ１（α）５９５－１およびファクタ２（β）５９５－１に連結される。スケーリング・ファクタαおよびβは、図５Ａを参照して説明されたステージ５９５を介して作り出され、操作される。スケーリング・ファクタ５９５の出力５９６－１、５９６－２は、加算器５９７によって加算され、この出力は、遅延素子５１０の出力５９５である。

【0035】

図５（および図５Ａ）を参照しながら、以下のコメントが加えられる。

【0036】

［１］入力５９１は、２つの入力ステージ５９０－１、５９０－２に提供される。入力５９１は、シングル・エンドまたは差動でもよい。

【0037】

［２］入力ステージ１ ５９０－１および２ ５９０－２は、異なる個別の位相シフトを提供する（前述のゼロおよび４５、またはゼロ、２２．５、および４５度など、様々な組合せが可能である）。

【0038】

［３］スケーリング・ファクタαおよびβが、（例えば、電流ステアリングを介して）電流モードで実装される。

【0039】

［４］２つの経路５９６－１、５９６－２の合計は、ゼロおよび極になり、合計は、電流モードで実施される。

【0040】

［５］極およびゼロは、オール・パス・フィルタの形成につながり、これは、遅延を実現する。

【0041】

［６］（受動Ｌ／Ｃ、インダクタンス／静電容量、構成要素を使用して）広帯域ロードを使用して、出力マッチングが行われてもよい。

【0042】

［７］このステージ（粗遅延素子５１０）の迂回は、β＝０に設定することによって実施される（典型的な例は、抵抗素子を使用するステージ１ ５９０－１、および反応素子を使用するステージ２ ５９０－２を含む）。

【0043】

［８］縮退が、線形性を改善し、ｉ／ｐトランジスタ間のマッチングを改善する。

【0044】

図５Ａでは、遅延素子５１０は、変圧器（Ｘｆｍｒ）またはバラン５２０、ならびに２つの回路５８０および５８５を備える。図５Ａからの入力５９１は、Ｖ＋およびＶ－として示されており、すなわち、電圧Ｖ＋およびその逆のＶ－を有する１つの入力５９１である。回路５８０は、縮退した入力（ｉ／ｐ）ステージ１ ５９０－１、およびスケーリング・ファクタ１（α）ステージ５９５－１のための回路機構を含む。スケーリング・ファクタ１（α）ステージ５９５－１は、スケーリング・ファクタαに対応するトランジスタのセット５４０を含み、セットは、トランジスタ５４０－１、５４０－２、５４０－３、および５４０－４を含む。回路５８０は、トランジスタ５５０－１および５５０－２、インピーダンス５７０、ならびに電流源５６０－１および５６０－２を含む、縮退したｉ／ｐステージ１ ５９０－１も含む。回路５８５は、縮退した入力（ｉ／ｐ）ステージ２ ５９０－２、およびスケーリング・ファクタ２（β）ステージ５９５－２のための回路機構を含む。スケーリング・ファクタ１（β）ステージ５９５－２は、スケーリング・ファクタβに対応するトランジスタのセット５４５を含み、セットは、トランジスタ５４５－１、５４５－２、５４５－３、および５４５－４を含む。縮退したｉ／ｐステージ２ ５９０－２は、トランジスタ５５５－１および５５５－２、インピーダンス５７５、ならびに電流源５６５－１および５６５－２を含む。

【0045】

縮退したｉ／ｐステージ５９０は、また、これらが、対応する｛Ｑ１，Ｑ２｝を介して入力電圧を出力電流にコンバートするので、相互コンダクタと呼ばれてもよく、｛Ｑ１，Ｑ２｝は、トランジスタ５５０－１および５５０－２については｛Ｑ１Ａ，Ｑ１Ｂ｝であり、トランジスタ５５５－１および５５５－２については｛Ｑ２Ａ，Ｑ２Ｂ｝であり、スケーリング・ファクタ・ステージ５９５は、電流ステアリング・デバイスであると考えられてもよい。これらの内部の構造は、差動構造と呼ばれ、これらは、構造的対称性をもたらす。例えば、トランジスタ５４０－１、５４０－２、トランジスタ５４０－３、５４０－４、トランジスタ５４５－１、５４５－２、トランジスタ５４５－３、５４５－４、トランジスタ５５０－１、５５０－２、およびトランジスタ５５５－１、５５５－２のそれぞれが、差動構造である。

【0046】

図示のトランジスタは、ＢＪＴ（バイポーラ接合トランジスタ）である。基本的な技術は、ＭＯＳ（金属酸化物半導体）トランジスタまたはＢＪＴのどちらかと共に作動するはずである。ＢＪＴに関しては、端子は、ベース、エミッタ、およびコレクタであるはずである。ＭＯＳに関しては、対応する端子は、ゲート、ソース、およびドレインであるはずである。ベースまたはゲート端子は、制御端子であると考えられてもよく、ベース／エミッタまたはソース／ドレインは、入出力端子であることが可能である。

【0047】

この場合の加算器５９７は、変圧器またはバラン５２０との間を行き来する信号線への接続を含む。出力５９８は、対応する電流ｉ_ｉｎおよびｉ_ｏｕｔであるものとして示されている。

【0048】

スケーリング・ファクタαは、ロードにステアリングされる（例えば、バイアス）電流の小部分を表し、スケーリング・ファクタ１（α）ステージ５９５－１においてＶ_１－Ｖ_２だけ変化可能である。同様に、スケーリング・ファクタβは、ロードにステアリングされる電流の小部分を表し、スケーリング・ファクタ２（β）ステージ５９５－２においてＶ_１－Ｖ_２だけ変化可能である。粗遅延素子のための回路機構が固定されると、スケーリング・ファクタ１（α）ステージ５９５－１におけるＶ_１－Ｖ_２のための、およびスケーリング・ファクタ２（β）ステージ５９５－２のための電圧は、位相がどのように選択されるかである。

【0049】

粗遅延素子５１０の粗遅延は、バイアス電流または縮退素子あるいはその両方を用いて、実数および虚数の増幅器相互コンダクタンスｇ_ｍを変化させることによって、個別のステップにおいて同調可能である。実数または虚数あるいはその両方の部分における相互コンダクタンスのスケーリングは、遅延の変化につながる。Ｚ_１およびＺ_２は、遅延、ＤＣ（直流）利得、および入力インピーダンス・マッチングを制御するインピーダンスであり、これらの機能は、独立または相互依存にされることが可能である。縮退は、縮退を使用しないことに比べて、より高い線形性、および入力インピーダンス・マッチをもたらすことができる。縮退について、これは、抵抗器、キャパシタ、もしくはインダクタ、またはその組合せ、あるいは、粗遅延素子５１０の（例えば、位相を含む）遅延を調節するための他の回路機構のさらなる追加を含んでもよい。これらの縮退素子は、図示していない。

【0050】

縮退は、よく知られており、広く使用されてきた技術である。縮退の考え方は、任意の増幅器（電圧／電流から電圧／電流であることが可能であり、すべての組合せが、増幅器のどのタイプが対処されるかに依存する）は、増幅器が線形のままである（すなわち、出力が、入力に対して実質的に線形の）入力範囲を有するというものである。静止電流に基づいて、出力信号は、最大値を有し、したがって、より低い利得を有する入力における、より大きい振幅で、同じ出力信号が取得されるはずである。低減された利得は、縮退として知られており、増幅器は、縮退のないものより大きい入力スイングにわたって線形的に動作する。

【0051】

Ｚ_２を誘導素子として使用することは、実質的に一定のままの入力インピーダンスにつながり、５０Ωの入力マッチを実現することが可能である。したがって、１つの例は、Ｚ_１が抵抗器であり、Ｚ_２がインダクタであるというものであるが、他の構成が可能である。Ｚ_２が、値＝Ｌのインダクタであるとき、これは、Ｚ＝ｊωＬの周波数ドメイン・インピーダンスになる。

【0052】

分析のために、Ｚ_１を、値Ｒを有する抵抗器として、ならびに、Ｚ_２を、大きいＱファクタおよびインダクタンスＬを有するインダクタとして使用する例が、選ばれる。入力電流に対する以下の分析を考える。

【0053】

【数1】

ここで、ｖ_ｉｎは、入力電圧Ｖであり、ｓは、ラプラス演算子ｓ＝σ＋ｉωであり、または

【0054】

【数2】

である。

【0055】

ここで、Ｚ_１およびＺ_２が、等しい相互コンダクタンスを有する、すなわち、ｇ_ｍ１＝ｇ_ｍ２＝ｇ_ｍであると考える。これは、以下の通り、等式を簡素化する。

【0056】

【数3】

【0057】

ｇ_ｍＲ≪１について、および

【数4】

である。

【0058】

可変遅延線５００は、オール・パス（ＡＰ）、ロー・パス（ＬＰ）、またはハイ・パス（ＨＰ）フィルタリング・アプローチのために使用されてもよい。図６は、例示的な実施形態における、ＡＰ、ＬＰ、またはＨＰフィルタリング・アプローチのためのスケーリング・ファクタ、出力電流、および位相シフトのテーブルである。周波数に対する一定利得により、最初の２つの（ＡＰ）行が、実行ケースとして選ばれてもよく、その一方で、他の選択肢が、周波数による利得変動につながることがある。

【0059】

別の例示的なケースは、変形１（１）スケーリングであり、この場合、ｇ_ｍＲ＝１である。このケースでは、

【数5】

である。積ｇ_ｍＲに応じて、遅延素子は、ｇ_ｍＲ＝１を使用した、スケーリング・ファクタの調節を必要とすることがある。図７は、変形１（１）スケーリングのための例示的な実施形態における、ＡＰ、ＬＰ、またはＨＰフィルタリング・アプローチのためのスケーリング・ファクタ、出力電流、および位相シフトのテーブルである。図６と同様に、周波数に対する一定利得により、最初の２つの（ＡＰ）行が、実行ケースとして選ばれてもよく、その一方で、他の選択肢が、周波数による利得変動につながることがある。

【0060】

別の例示的なケースは、変形２スケーリングであり、この場合、ｇ_ｍＲ＝２である。このケースでは、

【数6】

である。積ｇ_ｍＲに応じて、遅延素子は、ｇ_ｍＲ＝２を使用した、スケーリング・ファクタの調節を必要とすることがある。図８は、変形２（１）スケーリングのための例示的な実施形態における、ＡＰ、ＬＰ、またはＨＰフィルタリング・アプローチのためのスケーリング・ファクタ、出力電流、および位相シフトのテーブルである。図６および図７と同様に、周波数に対する一定利得により、最初の２つの（ＡＰ）行が、実行ケースとして選ばれてもよく、その一方で、他の選択肢が、周波数による利得変動につながることがある。

【0061】

さらに別の例は、ジェネリック・スケーリングに関し、この場合、ｇ_ｍＲ＝Ｎである。このケースでは、

【数7】

である。遅延は、以下の通りである。

【数8】

追加として、

【数9】

であり、これは、Ｎを修正することによってスケーリング可能な「事実上の」相互コンダクタンスである。すなわち、

【数10】

は、スケーリング・ファクタである。また、

【数11】

は、位相を示す。

【0062】

遅延線の実装形態のための例示的実施形態が説明されてきた。遅延線の使用についての追加の詳細がここで提供される。

【0063】

遅延線を較正することが有益になることがある。広帯域実時間遅延の較正について、これに関する例示的な理論は、以下を含む。

【0064】

１）インダクタンス値は、Ｐ、Ｔ（プロセス、温度）コーナにわたって同じままである。

【0065】

２）Ｑファクタは、Ｐ、Ｔコーナで変化する。

【0066】

３）１つの例は、複数の周波数に対して遅延線を励起し、例えば、最小２乗平均（ＬＭＳ）アルゴリズムを使用して、遅延を測定することである。

【0067】

４）位相差は、隣接遅延素子からの出力を観察することによって検知されてもよい。

【0068】

５）受動遅延素子５３０の精度は、ベンチマークとして使用されてもよい。

【0069】

６）粗遅延素子５１０は、一度に１つずつ較正されてもよい。

【0070】

１つの可能な較正手順は以下の通りである。

【0071】

１）バイアス電流を変化させることによって、相互コンダクタンス（ｇ_ｍ）を変化させる。

【0072】

２）ＤＡＣの２つの部分を使用し、これらのうちの１つは、定数ｇ_ｍを提供する固定部分である。

【0073】

３）ＤＡＣの第２の部分を使用し、これは、ＬＭＳに基づくＤＡＣの訂正部分である。

【0074】

４）一度に１つの周波数ずつ、ハイブリッド遅延セルに複数の周波数を提供する。

【0075】

５）最小２乗平均（ＬＭＳ）の数学的フィット（ｍａｔｈｅｍａｔｉｃａｌ ｆｉｔ）を実施して遅延を完結させる。ＬＭＳアルゴリズムを使用することによって意図されることは、遅延が正確に実現されるように、広い周波数範囲にわたって動作するように位相シフタが最適化されるように、スケーリング・ファクタ（例えば、係数）αおよびβが判定されることである。

【0076】

図９を参照すると、この図は、例示的な実施形態によるデバイス９００（レシーバまたはトランスミッタなど）に実装される、広帯域実時間遅延の較正のために構成された例示的な遅延線５００－１および関連付けられた回路機構を示す。制御回路機構９１０が示されており、この例では、ＤＡＣ（デジタル－アナログ・コンバータ）９２０、９３０、および９４０、ならびに（ＣＰＣ（コンピュータ・プログラム・コード）９５０を備える）１つまたは複数のメモリ９６０を備える。制御回路機構９１０は、１つまたは複数の特殊用途もしくは汎用プロセッサ、または特定用途向けシステム・プロセッサ、または、マイクロコントローラもしくはＤＳＰ（デジタル・シグナル・プロセッサ）などの他のプロセッサを備えてもよい。代替または追加として、制御回路機構９１０は、プログラマブル・ロジック・デバイス、特定用途向け集積回路（ＡＳＩＣ）、超大規模集積（ＶＬＳＩ）回路、または同様のものなどの他のハードウェアを備えてもよい。制御回路機構９１０は、例えば、１つまたは複数のメモリ９６０内のコンピュータ・プログラム・コード９５０を介して、プログラム可能でもよい。１つまたは複数のメモリ９６０は、リード・オンリ・メモリ、ランダム・アクセス・メモリ、ソリッド・ステート・メモリ、または任意の他のメモリを含んでもよい。ＣＰＣ９５０または制御回路機構９１０あるいはその両方は、本明細書で説明されるプロセスを実行するように、および本明細書で獲得または使用されるデータを格納するようにプログラムされたような、プログラムおよびデータ・ストレージを有してもよい。ＣＰＣ９５０が使用されることを想定して、１つまたは複数のメモリ９６０およびコンピュータ・プログラム・コード９５０は、制御回路機構９１０によって、本明細書で説明されるような動作のうちの１つまたは複数をデバイス９００に実施させるように構成されてもよい。

【0077】

この例は、３つのＤＡＣ９２０、９３０、および９４０を備える制御回路機構９１０を有する。これは、参照の容易さ、および明瞭さのためのものであり、これらのＤＡＣは、単一のＤＡＣもしくは他の対応する回路機構に組み合わされることも、さらに再分割されることも可能である。ＤＡＣ９２０は、定数ｇ_ｍを提供するＤＡＣの固定部分である。ＤＡＣ９３０は、定数ｇ_ｍに追加される訂正を適用する訂正部分である。訂正部分９３０は、格納されたコードを使用してもよく、この場合、各コードは、Ｄ２ｘ（下記参照）のための特定の出力に対応する。ＤＡＣ９４０は、具体的には、細密遅延素子５３０のためのものであり、さらに、細密遅延素子５３０の位相を調節するための出力を生み出す。

【0078】

ＤＡＣ９２０は、定数ｇ_ｍのバイアスであるＤ１を出力し、ＤＡＣ９３０は、Ｄ２ｘを出力し、ここで、「ｘ」は、Ａ、Ｂ、Ｃ、・・・であり、第ｘの遅延素子係数のための訂正ＤＡＣ信号である（および、訂正ＤＡＣ９３０は、較正から調節される）。（それぞれの各粗遅延素子５００、５００－１、５００－２、・・・に対応するバイアス１、バイアス２、バイアス３、・・・のような）バイアスは、Ｄ１とＤ２ｘとの合計であり、スケーリング・ファクタ１（α）ステージ５９５－１におけるＶ_１－Ｖ_２のための、およびスケーリング・ファクタ２（β）ステージ５９５－２のための電圧を調節する。したがって、１つの遅延素子５１０のための単一のバイアスは、定数ｇ_ｍのバイアス、ならびに、スケーリング・ファクタ１（α）ステージ５９５－１におけるＶ_１、Ｖ_２のための２つ、およびスケーリング・ファクタ２（β）ステージ５９５－２におけるＶ_１、Ｖ_２のための別の２つという、４つまでの他の信号を含んでもよい。スケーリング・ファクタ・ステージ５９５－１および５９５－２において、より少ない信号を有することも可能である。

【0079】

プロセス、電圧、および温度（Ｐ、Ｖ、Ｔ）較正のための１つの例示的な手順は、以下の通りである。これは、１つの可能なプロセスの概観であり、図１１は、このようなプロセスの別の例を含む。

【0080】

１）動作の周波数（Ｆ１）を選ぶ。

【0081】

２）位相シフタ・チェーン１（ＰＳ１）、および位相シフタ・チェーン２（ＰＳ２）のために２つの隣接遅延素子を利用する。

【0082】

３）（ｍｉｎ＝最小位相およびｍａｘ＝最大位相である、２つの設定、ｍｉｎまたはｍａｘのいずれかにおける）粗１ ５１０および粗２ ５１０－１遅延素子のための固有の設定を保つ。

【0083】

４）粗３ ５１０－２を最も低い目標位相シフト（例えば、０°、ゼロ度）に、および細密遅延５３０を既知の固有位相シフト（例えば、４５°）に設定する：ＰＳ１。

【0084】

５）粗３を４５°位相シフトおよび０°を細密位相シフトに設定する：ＰＳ２。

【0085】

６）以下の方法のうちの１つによってＰＳ１とＰＳ２との間の位相誤差に差を作る。（ａ）信号の減算、（ｂ）ベクトル積がゼロになるように乗算する（例えば、ミキサ・ベースのアプローチ）、または（ｃ）ビーム・パターンにおけるヌル検出を実施する。

【0086】

７）複数の周波数Ｆ２、Ｆ３、・・・において上記のステップを実施する。

【0087】

８）ＬＭＳアルゴリズムを使用して、Ｄ２Ｃを設定することによってエラーを最小化する。

【0088】

９）粗１および粗２遅延素子のために上記のステップを個別に繰り返す。

【0089】

１０）Ｄ２ＡおよびＤ２Ｂのための設定を取得する。

【0090】

１１）デジタル・アルゴリズムは、必要な場合、さらなる精度のための較正の後、残余誤差を補償することができる。

【0091】

位相誤差の差（上記の（６）参照）を判定するための１つの例は、位相比較器を使用することである。図１０Ａは、例示的な実施形態による、ハイブリッド遅延較正のための隣接チャネルの位相比較を示している。２つの位相シフタ・チェーンＰＳ１ １０００－１およびＰＳ２ １０００－２が示されており、対応する出力１０４０－１および１０４０－２を介して位相比較器１０１０に連結して示されている。位相シフタ・チェーンＰＳ１ １０００－１およびＰＳ２ １０００－２のそれぞれは、前述のような遅延線５００の１つのバージョンである。位相シフタ・チェーンＰＳ１ １０００－１は、いくつかの粗遅延素子５１０を含む能動広帯域時間遅延部分１０２０－１、および細密遅延素子５３０を含む受動広帯域実時間遅延部分１０３０－１を含む。位相シフト・チャネルＰＳ２ １０００－２は、いくつかの粗遅延素子５１０を含む能動広帯域時間遅延部分１０２０－２、および細密遅延素子５３０を含む受動広帯域実時間遅延部分１０３０－３を含む。

【0092】

位相比較器１０１０は、複数の方式で実行可能である。例えば、これは、位相検出器を使用すること、またはビームフォーマのヌルを測定することなど、ベースバンド実装形態を使用して実施されてもよい。代替として、これは、ミキサを位相検出器として使用すること、または減算器アプローチを使用することなど、ＲＦ実装形態を使用して実施されてもよい。

【0093】

図１０Ｂに移ると、この図は、例示的な実施形態による、ビーム・フォーミング・アレイの状況において実施されるハイブリッド遅延較正のための隣接チャネルの位相比較を示している。ビーム・フォーミング・アレイのために使用される複数の（Ｋ個の）位相シフタチャネル１０００－１、１０００－２、・・・、１０００－ｋがある。各位相シフタチャネル１０００は、複数の（Ｎ個の）能動ステージ１０２０および１つの受動ステージ１０３０を含む。この図は、位相シフタチャネル１０００－２、・・・、１０００－ｋが、ゼロ度に設定されたそのＮ個の能動ステージ１０２０を有し、４５度に設定されたその受動ステージ１０３０を有するとき、位相シフタチャネル１０００－１がどのようにテストされ得るかを示す。一方で、位相シフタチャネル１０００－１における第ｎの粗遅延素子の「ｎ」および対応する矢印は、４５度など、様々な粗値に設定された遅延素子を指示する。

【0094】

広帯域実時間遅延の較正に関して、以下の観察が行われる。

【0095】

１）ＢＥＯＬ（配線工程）ベースのインダクタンスおよび静電容量は、ＰＶＴコーナにわたって同じままである。

【0096】

２）Ｑファクタは、ＰＶＴコーナで変化するが、位相に影響を及ぼさない。

【0097】

３）広い周波数範囲にわたって能動位相シフタの遅延較正を実施する必要はない。

【0098】

発明者は、受動同調可能な遅延の精度をベンチマークとして使用して能動構成要素を較正することが、遅延線を較正するための１つの方式であると判定してきた。

【0099】

図１１は、例示的な実施形態による、位相シフタ・チェーンとも呼ばれる、２つの遅延線の較正のためのフローチャートである。図１１は、上記で既に簡潔に説明されたことを、より詳細に説明している。図１１はまた、例示的な１つまたは複数の方法の動作、コンピュータ可読メモリ上で具体化されたコンピュータ・プログラム命令の実行の結果、ハードウェアで実行されるロジックによって実施される機能、または例示的実施形態による機能を実施するための相互接続された手段、あるいはその組合せを示す。図１１の動作は、制御回路機構９１０によって制御されることが想定される。制御回路機構９１０は、このフローのいくつかまたはすべてのためにユーザによって供給された（例えば、コンピュータ・プログラム・コード９５０における）プログラムに従ってもよいことに留意されたい。ＤＡＣ９２０および９３０は、制御回路機構９１０によって制御される。

【0100】

図１１のフローは、ブロック１１０５で始まり、ブロック１１１０において、制御回路機構９１０は、定数ｇ_ｍのバイアスを設定するようにＤＡＣ９２０を構成する。制御回路機構９１０は、ブロック１１１５において、Ｎ個の周波数のセット｛Ｆ_１，Ｆ_２，Ｆ_３，・・・，Ｆ_Ｎ｝を選択する。ブロック１１２０において、制御回路機構９１０は、ＤＡＣ９３０のＤＡＣ訂正のための中間コードを設定する。中間コードは、訂正が変動され得るコードの範囲の中間にあるコードであり、この場合、コードは、スケーリング・ファクタ・ステージ５９５、つまりファクタ１（α）５９５－１およびファクタ２（β）５９５－１のための訂正に対応する。例えば、１つの例は、Ｖ_１－Ｖ_２、またはΔＶによって与えられる訂正項を有する。典型的に、これが実行され得る１つの方式は、Ｖ_１＝Ｖ_０＋ΔＶおよびＶ_２＝Ｖ_０－ΔＶであり、ここで、Ｖ_０は、静止動作をサポートするバイアス電圧である。ブロック１１２０（および、ブロック１１３０も参照）は、したがって、スケーリング・ファクタ・ステージ５９５、つまりファクタ１（α）５９５－１およびファクタ２（β）５９５－１のためにΔＶのうちの１つまたは複数を設定することを含んでもよい。これらは、独立して設定されてもよく、または２つは、単一の電圧差に関するものでもよい。定数ｇ_ｍのバイアスと、中間コードに対応するバイアス（または複数のバイアス）に対応するバイアスとの加算である、印加された総バイアスがある。

【0101】

フローは、ブロック１１２１に進み、ここでブロック１１３０および１１２５が実施される。ブロック１１３０において、位相シフタ・チェーンＰＳ１（遅延線５００）に対して、能動素子（「能動」）であると指示された粗遅延素子５１０が、［１：ｎ－１，ｎ＋１：Ｎ］に対してゼロ度（０°）に設定される。言い換えれば、Ｎ個の遅延素子５１０があり、第ｎのもの以外のすべてが、ゼロ度に設定される。ＰＳ１に対して、能動［ｎ］が、４５°に設定される。受動素子（「受動」）であると指示された細密遅延素子５３０は、ゼロ度（０°）設定に設定される。ブロック１１２５において、位相シフタ・チェーンＰＳ２（別の遅延線５００）に対して、能動素子（「能動」）であると指示された粗遅延素子５１０はすべて、［１：Ｎ］に対してゼロ度（０°）に設定される。言い換えれば、Ｎ個の遅延素子５１０があり、すべてがゼロ度に設定される。ＰＳ２に対して、受動素子（「受動」）であると指示された細密遅延素子５３０は、４５度（４５°）設定に設定される。

【0102】

ブロック１１３５において、位相差（ＰＤ）が検出される。ブロック１１４０は、ＰＤがゼロであるかどうかを判定する。ＰＤがゼロ以外の場合、ブロック１１８０＝いいえであり、フローは、ブロック１１８５に進み、ここで、第ｎの能動［ｎ］遅延素子５１０のためのＰＳ１のＤＡＣコードが調節され、フローは、ブロック１１２０に戻る。これは、コードの増加または減少でもよく、次に、ブロック１１８５が実施され、電流方向（増加もしくは減少）に進むべきか、または方向を変えるべきかについての判定が行われてもよいことに留意されたい。例えば、増加が以前に行われ、これが、より高いＰＤの原因になった場合、ブロック１１８５において、減少が行われてもよい。

【0103】

ＰＤがゼロ（例えば、または、ゼロのいくつかの分散範囲内）の場合、ブロック１１４５は、はいであり、フローは、ブロック１１５０に進み、ここで、すべての能動セグメント（すなわち、粗遅延素子５１０）が行われたかどうかが判定される。行われていない場合、ブロック１１７４は、いいえであり、フローは、ブロック１１７５に進み、ここで、ｎ＝ｎ＋１であり、フローは、ブロック１１３０に戻る。すべての能動セグメントが行われた場合、ブロック１１５５は、はいであり、ブロック１１７０において、すべての周波数が行われたことについて判定される。行われていない場合、ブロック１１７２＝いいえであり、ブロック１１１５における周波数のセットと共に、次の周波数が１１９０において選ばれる。ブロック１１６５におけるＬＭＳ分析のために、ＤＡＣ訂正コードが、ＬＭＳアルゴリズムによる使用のために周波数ごとに格納されることに留意されたい。

【0104】

すべての周波数が行われた場合、ブロック１１６０＝はいであり、ＬＭＳアルゴリズムが実行され、ＤＡＣが完結され（ブロック１１６５）、ＤＡＣ９２０のためのｇ_ｍのバイアス、および粗遅延素子のそれぞれのための訂正ＤＡＣ９３０のためのコードが、知られていること、および格納されることを意味する。フローは、ブロック１１６７で終わる。

【0105】

図１１は、２つの遅延素子を含むが、これは、３つ以上の遅延素子を有するフル・フェーズドアレイに拡張可能である。差動較正は、フェーズドアレイにおけるすべての素子をカバーするように隣接素子に対して繰り返される。

【0106】

追加として、図１１は、能動遅延素子に関するゼロおよび４５度の例であるが、能動遅延素子が、より多くの位相（例えば、９０度も）または異なる位相（例えば、０、２２．５、および４５度）を有する場合、例えば、受動遅延素子がこれらの位相をサポートする限り、同じプロセスが実施されてもよい。

【0107】

図１２は、例示的な実施形態による、フェーズ・アレイ用途のための例示的な同調可能遅延線の使用の図である。デバイス９００－１は、レシーバであり、１６個の素子１２２０－０から１２２０－１５を備え、これらのそれぞれが、６０ＧＨｚ入力を受け入れ、ＬＮＡ（低ノイズ増幅器）を有し、その後に、対応する遅延線５００－０から５００－１５、およびＶＧＡ（可変利得増幅器）が続く。デジタル・ビーム・テーブル１０５０－０から１０５０－１５は、対応する遅延線５００－０から５００－１５およびＶＧＡを送り込む。これらは、受動／能動結合器ブロック１２３０に入力され、受動／能動結合器ブロック１２３０は、第１のステージにおいて１６個の受動結合器１２３５、次いで、第２のステージにおいて４つの受動結合器、次いで、２つの能動結合器１２４０、および最終的に、レシーバ・コア１２１０に出力する単一の受動結合器を含む。

【0108】

レシーバ・コア１２１０は、少なくともレシーバ・コア１２１０を制御するために使用されるデジタルＩ／Ｏ（入力／出力）レジスタ・アレイおよびビーム制御１２６０を備える。合成器からｘ３（３倍）を受け入れる乗算器があり、合成器は、また、１６．６６ＧＨｚから１８．５２ＧＨｚまでを出力する除算器（÷２）に出力し、除算器は、ＩＱ位相回転器に出力する。乗算器は、８．３３ＧＨｚから９．２６ＧＨｚまでの周波数調節を行う周波数調節器に、次いで、増幅器に出力する。増幅器の出力は、ＡＭ検出器、別の乗算器、周波数調節器、増幅器、別の周波数調節器、および別の増幅器に進み、Ｉ出力を作り出す。増幅器の出力は、また、ＦＭ弁別器、別の乗算器、周波数調節器、増幅器、別の周波数調節器、および別の増幅器に進み、Ｑ出力を作り出す。

【0109】

デバイス９００－１はまた、デバイスの動作を制御する制御回路機構１２１０を備えてもよい。これは、制御回路機構９１０を含み、デバイスにおける他の素子と共に、１６個の素子１２２０－０から１２２０－１５のそれぞれを制御するはずである。

【0110】

図１３に移ると、この図は、誘導性装荷を有する単一の能動遅延素子５１０のシミュレーション結果を示す。４つの曲線が示されており、曲線１３１０および１３２０は、デシベル（ｄＢ）での振幅に関するものであり（右の垂直軸Ｖ（ｄｂ）参照）、曲線１３３０および１３４０は、１３１０および１３２０にそれぞれ対応し、位相を度で示している（左の垂直軸Ｖ（度）参照）。水平軸は、２４．０から３０．０ＧＨｚまでの周波数（ＧＨｚ）である。ポイント１３１０－１は、１．６９９ｄＢであり、ポイント１３１０－２は、１．３７８ｄＢである。ポイント１３２０－１は、１．５０６ｄＢであり、ポイント１３２０－２は、１．５５８ｄＢである。ポイント１３３０－１は、－１０．３９１８９度であり、ポイント１３３０－２は、－４７．７５１３４度である。ポイント１３４０－１は、－４７．３５０７３度であり、ポイント１３４０－２は、－９４．０９４８１度である。

【0111】

図示のように、振幅差は、帯域＜２００ｍｄＢにわたり、線形の位相、帯域にわたる～１０度の変動がある。２つの能動遅延素子５１０を使用する場合、それぞれが、この例として、４５度シフトを提供することができる。したがって、２つの遅延素子から｛０，４５，９０｝度を取得してもよい。４５度補間のための受動細密遅延線の追加。これは、チャネルあたり４倍、受動位相シフタのサイズを低減させてもよい。

【0112】

また、図１３は、以下を示すために使用されてもよい。例示的実施形態の１つの態様は、能動で粗の可変遅延素子５１０における固有位相対周波数特性を可能にすることである。１つのアイデアは、説明された受動遅延素子と同様に、広い周波数範囲にわたって実時間遅延のように能動遅延素子がふるまうようにする、位相－周波数勾配を作り出すことである。能動遅延は、ずっと狭いエリアをとり、全体の利益を提供する。

【0113】

より詳細な位相対周波数勾配に関して、実時間遅延は、図１Ｂに示されているような、特定の位相対周波数勾配を有する。物理的な遅延は、実時間遅延に対応し、この場合、低周波数に、所与の位相シフト（θ_１＝２πｆ_ｌｏｗ／遅延）に対応する遅延があるが、より高い周波数では、遅延は、同じままであるが、位相シフトが増加する（θ_２＝２πｆ_ｈｉｇｈ／遅延＞θ_１（ｆ_ｌｏｗ＞ｆ_ｈｉｇｈ））。典型的には、能動位相シフタは、この特性を有していない。その代わりに、能動位相シフタは、典型的には、図１Ａに示されたものに類似の特性を提供する。図３Ａおよび図３Ｂ、ならびに図４Ａおよび図４Ｂの比較可能な例で示されているように、図１Ｂの位相プロフィールを有することは、図１Ａの位相プロフィールを有することより好ましい。これを達成するために、本明細書の例示的な回路は、図１３によって示されているように、能動回路にもかかわらず、この図１Ｂのような特性を有することができる。すなわち、図１３は、周波数に伴う位相の、図１Ｂのような特性変動を示す。

【0114】

デバイス９００および同様のものは、プロセス、電圧、および温度（Ｐ、Ｖ、Ｔ、またはＰＶＴ）変動ならびに対応するコーナについてテストされてもよい。図１４Ａおよび図１４Ｂは、標準的なプロセス（Ｐ）および温度（Ｔ）コーナにわたるシミュレーション結果を示しており、ここで、図１４Ａは、振幅を示し、図１４Ｂは、位相を示す。図１５Ａおよび図１５Ｂは、標準的なＰ、Ｔコーナにわたる群遅延変動のシミュレーション結果を示し、ここで、図１５Ａは、振幅を示し、図１５Ｂは、位相および群遅延を示す。

【0115】

使用され得る命名法で説明された、以下を含む、このためにコーナを測定するためのいくつかの選択肢がある。命名法Ｓ＿ＨＶ＿ＬＴは、これが、「低速」プロセス・コーナ（第１のアルファベットＳ）と、高電圧（第２の項ＨＶ）および低温度（第３の項ＬＴ）であることを意味する。命名法Ｓ／Ｆ／Ｎは、低速／高速／公称を意味する。命名法ＨＶ／ＮＶ／ＬＶは、高電圧、公称電圧、低電圧を意味する。命名法ＨＴ／ＮＴ／ＬＴは、高温、公称温度、低温を意味する。基本的に、これらは、トランジスタのプロセス、電圧、および温度変動に対するデザインの堅牢性を監視するために使用される。温度は、接合部温度であり、周囲の温度ではない。図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂでは、以前の命名法を介して、以下の命名法が示され、解釈される：Ｆ＿ＨＶ＿ＬＴ、Ｎ＿ＮＶ＿ＲＴ、Ｎ＿ＮＶ＿ＮＴ、Ｎ＿ＮＶ＿ＨＴ、およびＳ＿ＬＶ＿ＨＴ。

【0116】

図１４Ａおよび図１４Ｂについて、２つの位相設定にわたる実質的に一定の位相差を達成するために、マルチ・セクション・スタガード・セグメント（例えば、遅延素子５１０）が直列に使用可能である。バイアス電流は、変動を補償するために、Ｐ、Ｔ追跡タイプであることも可能である。

【0117】

図１５Ａおよび図１５Ｂについて、これらは、前に示された位相対周波数プロットの位相導関数を提供する。これは、単一のステージだけのためのものであり、直列アプローチによって変動を低減させることが可能である。

【0118】

例示的実施形態は、例えば、ベクトル変調ベースの実装形態と、マイクロ波技術を使用した実時間遅延実装形態との間の、ハイブリッド遅延アプローチを実装するものと考えられてもよい。これは、従来技術とは対照的である。

【0119】

１つの従来技術は、ベクトル変調ベースの実装形態であり、これは、相対的に狭帯域幅を有するものと考えられてもよく、解像度は、ＤＡＣ（デジタル－アナログ・コンバータ）ベースのもの、またはそうでなければ、デジタル制御によるものでもよく、入力マッチングは、５０Ω入力インピーダンスに対して機能する。エリアは、相対的にコンパクトなものでもよく、入力は、直角位相である。構造／構成は、能動であり、利得をもたらす。別の従来技術であるマイクロ波技術を使用した実時間遅延実装形態について、帯域幅は、相対的に広くてもよく、解像度は、ＤＡＣ（デジタル－アナログ・コンバータ）ベースのもの、またはそうでなければ、デジタル制御によるものでもよい。このための入力マッチングは、損失を低減させるのに好まれる低インピーダンスを有し、エリアは、（例えば、伝送回線により）相対的に大きい。入力は、単相または差動位相であることが可能であり、構造／構成は、一般に受動であり、損失をもたらす。

【0120】

対照的に、本明細書のハイブリッド遅延アプローチは、これらのうちの両方の有益な要素を組み合わせる。例えば、例示的実施形態は、広い帯域幅に適用可能でもよく、広い帯域幅または実時間遅延は、フェーズドアレイ・アプリケーションに有益である。解像度は、ＤＡＣ（デジタル－アナログ・コンバータ）ベースのものでもよく、デジタル制御を提供する。デジタル制御は、容易な再構成／較正に好まれる。例示的実施形態は、５０Ω入力インピーダンスなどの入力マッチングを提供してもよい。５０Ω入力インピーダンスは、アーキテクチャにおけるシームレスなインターフェースおよび配置のためのいくつかの用途において好まれる。エリアは、例示的実施形態のためにコンパクトでもよく、所与のエリアについて、トランジスタおよび同様のものの使用は、例えば、伝送回線の使用に比べて、より多くの密度を提供する。コンパクトなエリアを有することは、損失を低減させ、アレイ素子の数を増加させるためのいくつかの実装形態に好まれる。例示的実施形態のための入力は、単相または差動位相でもよく、シングル・エンド／差動は、信号分配のための特定の用途において好まれ、例えば、バランを使用して、互いの間でコンバート可能である。例示的実施形態の構造は、信号利得が、低電力を保つために、いくつかの実装形態で必要とされ得るので、利得を提供することなど、ハイブリッドでもよい。

【0121】

下記に現れる特許請求の範囲の範囲、解釈、または用途を何らかの方式で限定することなく、本明細書で開示された実例の実施形態のうちの１つまたは複数の技術的効果および利点が、以下のうちの１つまたは複数を含む。

【0122】

１）提案された遅延線は、広帯域フェーズドアレイ・システムのためのエリアを低減させることができる。

【0123】

２）提案された遅延線は、（受動遅延線と違って）電力利得を提供することができる。

【0124】

３）例示的な提案された遅延線は、５０Ωへの入力インピーダンス・マッチを提供してもよい。

【0125】

４）例示的実施形態は、シングル・エンドまたは差動として使用可能である。例えば、例示的実施形態は、シングル・エンドおよび差動信号経路のために構成可能である。

【0126】

５）例示的実施形態は、（Ｚ_２を同調可能伝送回線として使用し、または小さいステップでαおよびβを変化させることによって）継続的な遅延を提供するために使用可能である。

【0127】

６）例示的実施形態は、ｇ_ｍ～１／Ｒを行うことによってＰ、Ｔ変動を追跡するために行われることが可能である。

【0128】

７）遅延セルの順序（粗、細密）は、より多くの機能を提供するために変更可能である。

【0129】

８）例示的実施形態は、歪みキャンセラ、画像排除ミキサ、またはクロック遅延の代わりに使用可能である。

【0130】

９）本明細書の技術は、ＲＦ（無線周波数）ビーム・フォーミング、ＬＯ（局部発振器）ビーム・フォーミング、またはＩＦ（中間周波数）ビーム・フォーミングを実現するために使用可能であり、広い柔軟性につながる。より詳しくは、２つの波形ＩＦおよびＬＯを乗算するデカルト的アプローチでは、２つの項ＬＯ＋ＩＦおよびＬＯ－ＩＦを得る。ビーム・フォーミングは、実際には、異なる位相シフトをアレイの異なる素子に提供すること、ならびに、ＬＯおよびＩＦのどちらかで行われることが可能であることを意味し、ＲＦは、ＬＯおよびＩＦ項の線形合計および差であるので、これらのうちのどちらか１つにおける位相シフトは、ＲＦドメインにおける同じ位相シフトになる。

【0131】

必要に応じて、本明細書で論じられる異なる機能は、互いに異なる順序で、または同時に、あるいはその両方で実施されてもよい。さらに、必要に応じて、上述の機能のうちの１つまたは複数は、任意選択でもよく、または、組み合わされてもよい。

【0132】

本発明の様々な態様は、独立請求項で説明され、本発明の他の態様は、説明される実施形態、または独立請求項の特徴を有する従属請求項、あるいはその両方からの特徴の他の組合せを含むが、単に、特許請求の範囲において明示的に説明される組合せではない。

【0133】

上記は、本発明の実例の実施形態を説明するが、これらの説明は、限定的な意味で考察されるべきではないことも本明細書では指摘される。むしろ、添付の特許請求の範囲に規定されたような本発明の範囲から逸脱することなく行われ得るいくつかの変形形態および変更形態がある。

【0134】

本発明の好ましい実施形態では、同調可能遅延素子の複数のセットを備え、セットが、少なくとも１つの能動遅延素子および少なくとも１つの受動遅延素子を備え、少なくとも１つの能動遅延素子が、解像度の第１のセットを提供し、受動遅延素子が、解像度の第２のセットを提供し、第１のセットの数が、第２のセットの数より少なく、能動遅延素子が、第１の入力ステージおよび第１のスケーリング・ファクタ・ステージを備える第１の回路機構であって、第１の入力ステージが、第１のスケーリング・ファクタ・ステージに出力し、第１のスケーリング・ファクタ・ステージが、第１のスケーリング・ファクタ・ステージへの入力に基づいて第１のスケーリング・ファクタを調節する、第１の回路機構と、第２の入力ステージおよび第２のスケーリング・ファクタ・ステージを備える第２の回路機構であって、第２の入力ステージが、第２のスケーリング・ファクタ・ステージに出力し、第２のスケーリング・ファクタ・ステージが、第２のスケーリング・ファクタ・ステージへの入力に基づいて第１のスケーリング・ファクタを調節する、第２の回路機構と、第１および第２のスケーリング・ファクタ・ステージからの出力を加算し、能動遅延素子への出力を生み出す加算器であって、第１および第２のスケーリング・ファクタ・ステージへの入力を調節することが、解像度の第１のセットのうちの個々の１つを選択する、加算器と、フェーズドアレイ・システムに連結され、少なくとも第１および第２のスケーリング・ファクタ・ステージへの入力を使用することによって、少なくとも１つの能動遅延素子のための遅延、および同調可能遅延素子の複数のセットに対する少なくとも１つの受動遅延素子のための遅延を、選択および設定するように構成された制御回路機構とを備える、フェーズドアレイ・システムを備える装置がここで提供される。好ましくは、第１の入力ステージは、インピーダンスＺ１を備え、第２の入力ステージは、インピーダンスＺ２を備え、Ｚ１およびＺ２は、能動遅延素子の遅延、直流利得、または入力インピーダンスのうちの１つまたは複数を制御するインピーダンスである。好ましくは、第１および第２のスケーリング・ファクタ・ステージは、第１および第２のスケーリング・ファクタ・ステージのためのそれぞれの第１の電圧の調節を介して、インピーダンスＺ１またはインピーダンスＺ２のうちのそれぞれ１つの方への電流ステアリングを実施するように構成され、能動遅延素子は、第２の電圧が第１および第２の入力ステージに印加されるのに応答して、能動遅延素子における位相対周波数特性を可能にするように、インピーダンスＺ１およびＺ２、ならびに電流ステアリングの動作に基づいて構成され、第２の電圧は、遅延されることになる信号に対応する。好ましくは、インピーダンスＺ１は、抵抗器であり、インピーダンスＺ２は、インダクタである。好ましくは、第１のスケーリング・ファクタ・ステージは、インピーダンスＺ１に向かう出力電流の量をステアリングすることによって、第１のスケーリング・ファクタ・ステージへの第１および第２の電圧入力に応答するように構成された電流ステアリング・デバイスを備え、第２のスケーリング・ファクタ・ステージは、インピーダンスＺ２に向かう出力電流の量をステアリングすることによって、第２のスケーリング・ファクタ・ステージへの第１および第２の電圧入力に応答するように構成された電流ステアリング・デバイスを備える。好ましくは、少なくとも１つの能動遅延素子は、同調可能遅延素子のセットのための複数の能動遅延素子を備え、制御回路機構は、同調可能遅延素子のセットのうちの少なくとも２つのための較正プロセスを実施するように構成され、較正プロセスは、制御回路機構が、セットのうちの第１のセットにおける第ｎの能動遅延素子を除く能動遅延素子のすべてを第１の位相に設定し、このセットにおける受動遅延素子を第１の位相に設定し、このセットにおける第ｎの能動遅延素子を第２の位相に設定することと、制御回路機構が、セットのうちの第２のセットにおける能動遅延素子のすべてを第１の位相に設定し、このセットにおける受動遅延素子を第２の位相に設定することと、制御回路機構が、同調可能遅延素子の第１および第２のセットの出力間の位相差を検出し、位相差が基準を満たすまで、第ｎの能動遅延素子の第１および第２のスケーリング・ファクタ・ステージへの第１および第２の入力を調節することと、制御回路機構が、第ｎの能動遅延素子への第１および第２の入力を較正ポイントとして指示する１つまたは複数のコードを格納することとを含む。好ましくは、同調可能遅延素子の第１のセットにＮ個の能動遅延素子があり、較正プロセスは、制御回路機構が、同調可能遅延素子の第１のセットにおけるＮ個の能動遅延素子のそれぞれに対して、第１のセットにおける第ｎの能動遅延素子を除く能動遅延素子のすべてを第１の位相に設定し、このセットにおける第ｎの能動遅延素子を第２の位相に設定すること、同調可能遅延素子の第１および第２のセットの出力間の位相差を検出すること、第１および第２の入力を調節すること、ならびに格納すること、を実施することをさらに含み、較正ポイントが、同調可能遅延素子の第１のセットにおけるＮ個の能動遅延素子のそれぞれのために格納される。好ましくは、位相差が基準を満たすまで、第ｎの能動遅延素子の第１および第２のスケーリング・ファクタ・ステージへの第１および第２の入力を調節することは、制御回路機構が、一定のバイアスを第１および第２の入力に設定することと、制御回路機構が、一定のバイアスに加算または減算されるバイアスの量に対応するコードを設定することとを含み、第１および第２の入力の総バイアスが、コードに対応するバイアスに加算される一定のバイアスであり、較正ポイントが、コードを含む。好ましくは、コードは、電圧の変化ΔＶに対応し、第１の入力は、電圧Ｖ１であり、第２の入力は、電圧Ｖ２であり、Ｖ１＝Ｖ０＋ΔＶ、および、Ｖ２＝Ｖ０－ΔＶであり、ここで、Ｖ０は、静止動作をサポートするバイアス電圧である。好ましくは、第１および第２のスケーリング・ファクタ・ステージは、対応するスケーリング・ファクタαおよびβを有し、較正プロセスは、同調可能遅延素子の第１のセットにおけるＮ個の能動遅延素子のそれぞれに対して較正プロセスを実施し、複数の異なる周波数に対して、複数の異なる周波数にわたってＮ個の能動遅延素子のそれぞれに対する較正ポイントを生ずることと、能動遅延素子の遅延が正確に実現されるように、対応する能動遅延素子が、選択された周波数範囲にわたって動作するように最適化されるようなスケーリング・ファクタαおよびβを判定するために、複数の異なる周波数にわたってＮ個の能動遅延素子のそれぞれに対する少なくとも較正ポイントを使用して、最小２乗平均（ＬＭＳ）アルゴリズムを実施することとをさらに含む。

【図1】

【図1A】

【図1B】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5】

【図5A】

【図6】

【図7】

【図8】

【図9】

【図10A】

【図10B】

【図11】

【図12】

【図13】

【図14A】

【図14B】

【図15A】

【図15B】

【国際調査報告】