特表 2024-513616 メモリを特定するためのアプリケーション・プログラミング・インターフェース

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-27

(54)【発明の名称】メモリを特定するためのアプリケーション・プログラミング・インターフェース

(51)【国際特許分類】

   G06F 9/50 20060101AFI20240319BHJP

   G06F 15/16 20060101ALI20240319BHJP

【ＦＩ】

G06F9/50 120A

G06F15/16

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022525381

(86)(22)【出願日】2022-04-14

(85)【翻訳文提出日】2022-08-02

(86)【国際出願番号】 US2022024876

(87)【国際公開番号】W WO2022221569

(87)【国際公開日】2022-10-20

(31)【優先権主張番号】63/174,895

(32)【優先日】2021-04-14

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/719,961

(32)【優先日】2022-04-13

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/720,095

(32)【優先日】2022-04-13

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/720,179

(32)【優先日】2022-04-13

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＢＬＵＥＴＯＯＴＨ

２．ＴＥＮＳＯＲＦＬＯＷ

３．ＰＹＴＨＯＮ

(71)【出願人】

【識別番号】501450960

【氏名又は名称】エヌビディア コーポレーション

(74)【代理人】

【識別番号】110000855

【氏名又は名称】弁理士法人浅村特許事務所

(72)【発明者】

【氏名】ヴィシュナスワループ ラメシュ、フヌ

(72)【発明者】

【氏名】ホフマン、ヒューストン トンプソン

(57)【要約】

並列コンピューティングを容易にするために、１つ又は複数のアプリケーション・プログラミング・インターフェース（ＡＰＩ）関数を実行するための、装置、システム、及び技法。少なくとも１つの実施例では、１つ又は複数のＡＰＩは、本明細書で説明される様々な新規な技法を使用して、１つ又は複数のストレージ・ロケーションを示す。

【特許請求の範囲】

【請求項1】

アプリケーション・プログラミング・インターフェース（ＡＰＩ）を実行して、前記ＡＰＩが参照するデータの１つ又は複数のアドレスを示す１つ又は複数の回路
を備える、プロセッサ。

【請求項2】

前記ＡＰＩが、入力として、メモリ・アドレスを受信し、前記１つ又は複数のアドレスが前記メモリ・アドレスを含む結果として、前記１つ又は複数のアドレスの識別子を提供することによって前記１つ又は複数のアドレスを示す、請求項１に記載のプロセッサ。

【請求項3】

前記ＡＰＩが、前記ＡＰＩが参照する前記データの１つ又は複数のアドレスが、パラメータとして前記ＡＰＩに示されるアドレスを含まない場合、ヌル・データ値を示す、請求項１に記載のプロセッサ。

【請求項4】

前記プロセッサが、前記ＡＰＩを実行するためのドライバをさらに実行する、請求項１に記載のプロセッサ。

【請求項5】

前記ＡＰＩが、１つ又は複数のメモリのブロック内の１つ又は複数のアドレスを含む１つ又は複数のデータ値を示す１つ又は複数のＡＰＩコールに応答して、前記ＡＰＩが参照する前記データの１つ又は複数のアドレスを示す、請求項１に記載のプロセッサ。

【請求項6】

前記１つ又は複数のアドレスが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって使用可能なメモリのブロックを示す、請求項１に記載のプロセッサ。

【請求項7】

前記ＡＰＩが参照する前記データの１つ又は複数のアドレスが、１つ又は複数のストリーム・オーダー・メモリ・アロケータを使用して割り振られる１つ又は複数のメモリのブロックを含む１つ又は複数のメモリ・プールを含む、請求項１に記載のプロセッサ。

【請求項8】

アプリケーション・プログラミング・インターフェース（ＡＰＩ）を実行して、前記ＡＰＩが参照するデータの１つ又は複数のアドレスを示す１つ又は複数のプロセッサ
を備える、システム。

【請求項9】

前記ＡＰＩが、１つ又は複数のメモリ・ロケーションを示す１つ又は複数のパラメータを受信し、前記ＡＰＩが、前記ＡＰＩが参照する前記データの１つ又は複数のアドレスを、少なくとも部分的に、前記１つ又は複数のメモリ・ロケーションを含む前記１つ又は複数のアドレスに基づいて示す、請求項８に記載のシステム。

【請求項10】

前記ＡＰＩが、前記ＡＰＩが参照する前記データの１つ又は複数のアドレスが、パラメータとして前記ＡＰＩに示される１つ又は複数のメモリ・ロケーションを含まない場合、ヌル・データ値を示す、請求項８に記載のシステム。

【請求項11】

前記１つ又は複数のプロセッサが、１つ又は複数のドライバをさらに実行し、前記１つ又は複数のドライバによって、１つ又は複数のＡＰＩコールに応答して、前記ＡＰＩが実行される、請求項８に記載のシステム。

【請求項12】

前記ＡＰＩが、１つ又は複数のメモリのブロック内の１つ又は複数のアドレスを含む１つ又は複数のデータ値を示す１つ又は複数のＡＰＩコールに応答して、前記ＡＰＩが参照する前記データの１つ又は複数のアドレスを示す、請求項８に記載のシステム。

【請求項13】

前記ＡＰＩが参照する前記データの１つ又は複数のアドレスが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって使用可能な１つ又は複数のメモリのブロックを示す、請求項８に記載のシステム。

【請求項14】

前記ＡＰＩが参照する前記データの１つ又は複数のアドレスが、１つ又は複数のストリーム・オーダー・メモリ・アロケータを使用して割振り可能な１つ又は複数のメモリのブロックを示す、請求項８に記載のシステム。

【請求項15】

１つ又は複数のアプリケーション・プログラミング・インターフェース（ＡＰＩ）を記憶している機械可読媒体であって、前記１つ又は複数のＡＰＩによって、少なくとも部分的に、１つ又は複数のプロセッサによって実行された場合、前記１つ又は複数のプロセッサが、少なくとも、
前記１つ又は複数のＡＰＩが参照するデータの１つ又は複数のアドレスを示す、機械可読媒体。

【請求項16】

前記１つ又は複数のＡＰＩが、１つ又は複数のＡＰＩコールの結果として、１つ又は複数のメモリ・ロケーションを示す１つ又は複数のデータ値を受信し、前記１つ又は複数のプロセッサが、前記ＡＰＩが参照する前記データの１つ又は複数のアドレスを、少なくとも部分的に、前記１つ又は複数のメモリ・ロケーションを含む前記１つ又は複数のアドレスに基づいて示す、請求項１５に記載の機械可読媒体。

【請求項17】

前記１つ又は複数のプロセッサが、前記１つ又は複数のＡＰＩが参照する前記データの１つ又は複数のアドレスが、１つ又は複数のパラメータとして前記１つ又は複数のＡＰＩに示される１つ又は複数の他のアドレスを含まない場合、ヌル・データ値を示す、請求項１５に記載の機械可読媒体。

【請求項18】

前記１つ又は複数のプロセッサによって実行された場合、前記１つ又は複数のプロセッサに、１つ又は複数のドライバを実行させる命令をさらに含み、前記１つ又は複数のドライバによって、前記１つ又は複数のＡＰＩへの１つ又は複数のＡＰＩコールに応答して、前記１つ又は複数のプロセッサが前記１つ又は複数のアドレスを示す、請求項１５に記載の機械可読媒体。

【請求項19】

前記１つ又は複数のＡＰＩが、前記１つ又は複数のＡＰＩへの１つ又は複数のＡＰＩコールに応答して、前記１つ又は複数のＡＰＩが参照する前記データの１つ又は複数のアドレスを示し、前記１つ又は複数のＡＰＩコールが、１つ又は複数のメモリのブロック内の１つ又は複数のアドレスを示すデータを含む、請求項１５に記載の機械可読媒体。

【請求項20】

前記１つ又は複数のＡＰＩが参照する前記データの１つ又は複数のアドレスが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって使用可能な１つ又は複数のメモリの領域を示す、請求項１５に記載の機械可読媒体。

【請求項21】

前記１つ又は複数のＡＰＩが参照する前記データの１つ又は複数のアドレスが、１つ又は複数の非同期アロケータを使用して割振り可能な１つ又は複数のメモリの領域を示す、請求項１５に記載の機械可読媒体。

【請求項22】

アプリケーション・プログラミング・インターフェース（ＡＰＩ）によって、前記ＡＰＩが参照するデータの１つ又は複数のアドレスを示すステップ
を含む、方法。

【請求項23】

前記ＡＰＩへの１つ又は複数のＡＰＩコールに応答して、前記１つ又は複数のアドレスを示すステップをさらに含み、前記ＡＰＩコールが、１つ又は複数のメモリ・ロケーションを示す１つ又は複数のデータ値を含む、請求項２２に記載の方法。

【請求項24】

前記１つ又は複数のアドレスが１つ又は複数のＡＰＩコールのパラメータとして前記ＡＰＩに示される１つ又は複数のメモリ・ロケーションを含むことに応答して、前記１つ又は複数のアドレスを示すステップをさらに含む、請求項２２に記載の方法。

【請求項25】

前記ＡＰＩが参照する前記データの１つ又は複数のアドレスが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって使用可能な１つ又は複数のメモリのブロックを示す、請求項２２に記載の方法。

【請求項26】

前記ＡＰＩによって、１つ又は複数のＡＰＩコールの結果として、１つ又は複数のメモリ・ロケーションを示す１つ又は複数のデータ値を受信するステップと、前記ＡＰＩが参照する前記データの１つ又は複数のアドレスを、少なくとも部分的に、前記１つ又は複数のメモリ・ロケーションを含む前記１つ又は複数のアドレスに基づいて示すステップとをさらに含む、請求項２２に記載の方法。

【請求項27】

前記ＡＰＩが参照する前記データの１つ又は複数のアドレスが、１つ又は複数のパラメータとして前記ＡＰＩに示される１つ又は複数の他のアドレスを含まない場合、ヌル・データ値を示すステップをさらに含む、請求項２２に記載の方法。

【請求項28】

前記ＡＰＩが参照する前記データの１つ又は複数のアドレスが、１つ又は複数のストリーム・オーダー・メモリ・アロケータを使用して割振り可能な１つ又は複数のメモリのプールを示す、請求項２２に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、２０２１年４月１４日に提出された「ＥＮＨＡＮＣＥＭＥＮＴＳ ＴＯ ＳＴＲＥＡＭ ＯＲＤＥＲＥＤ ＡＬＬＯＣＡＴＯＲＳ」と題される米国仮特許出願第６３／１７４，８９５号（Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ Ｎｏ． ０１１２９１２－２６９ＰＲ０）、２０２２年４月１３日に提出された「ＡＰＰＬＩＣＡＴＩＯＮ ＰＲＯＧＲＡＭＭＩＮＧ ＩＮＴＥＲＦＡＣＥ ＴＯ ＩＤＥＮＴＩＦＹ ＭＥＭＯＲＹ」と題される米国特許出願第１７／７２０，１７９号（Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ Ｎｏ． ０１１２９１２－２６９ＵＳ０）、２０２２年４月１３日に提出された「ＡＰＰＬＩＣＡＴＩＯＮ ＰＲＯＧＲＡＭＭＩＮＧ ＩＮＴＥＲＦＡＣＥ ＴＯ ＩＤＥＮＴＩＦＹ ＳＨＡＲＡＢＬＥ ＭＥＭＯＲＹ」と題される米国特許出願第１７／７１９，９６１号（Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ Ｎｏ． ０１１２９１２－２６９ＵＳ１）、及び２０２２年４月１３日に提出された「ＡＰＰＬＩＣＡＴＩＯＮ ＰＲＯＧＲＡＭＭＩＮＧ ＩＮＴＥＲＦＡＣＥ ＴＯ ＩＮＤＩＣＡＴＥ ＭＥＭＯＲＹ ＩＮＦＯＲＭＡＴＩＯＮ」と題される米国特許出願第１７／７２０，０９５号（Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ Ｎｏ． ０１１２９１２－２６９ＵＳ２）の利益を主張するものであり、それぞれの内容全体が、参照により本明細書に組み込まれる。

【0002】

少なくとも１つの実施例は、１つ又は複数のアプリケーション・プログラミング・インターフェース（ＡＰＩ：ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｇｒａｍｍｉｎｇ ｉｎｔｅｒｆａｃｅ）を実行して並列コンピューティングを容易にするために使用される処理リソースに関する。たとえば、少なくとも１つの実施例は、１つ又は複数のＡＰＩを実装して本明細書で説明される様々な新規な技法を含む並列コンピューティングを容易にする、１つ又は複数のプログラムを実行するために使用されるプロセッサ又はコンピューティング・システムに関する。

【背景技術】

【0003】

様々なアクセラレータ（たとえば、グラフィックス処理ユニット（ＧＰＵ：ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ））の発展により、多くの利点がもたらされているが、これらの利点には高度な複雑性が伴う。一般的には、異なるプログラミング・モデルは複雑性を作り出し、効果的に管理されない場合、最適なパフォーマンスに至らない可能性がある。一実例として、特に、カーネルを実行することなどによって、あるプロセッサが別のプロセッサに演算を行わせるコンテキストにおいて、メモリ管理が複雑となる可能性がある。これらの問題に対処するいくつかの技法は、メモリをオーバー・アロケートするか、アンダー・アロケートするかのいずれかであり、非効率性を招く、及び／又はパフォーマンス上の問題を招く可能性がある。

【図面の簡単な説明】

【0004】

【図1】少なくとも１つの実施例による、１つ又は複数のアプリケーション・プログラミング・インターフェース（ＡＰＩ）を提供するための１つ又は複数のライブラリを含む、ドライバ及び／又はランタイムを示すブロック図である。

【図2】少なくとも１つの実施例による、メモリ・アドレスが、１つ又は複数のコンピューティング・デバイスによって使用される１つ又は複数のメモリ・ブロックに含まれるかどうかを判定するためのＡＰＩを示すブロック図である。

【図3】少なくとも１つの実施例による、１つ又は複数のコンピューティング・デバイスによって使用される１つ又は複数のメモリ・ブロックが、１つ又は複数のソフトウェア・モジュールの実行中に共有可能かどうかを判定するためのＡＰＩを示すブロック図である。

【図4】少なくとも１つの実施例による、１つ又は複数のコンピューティング・デバイスによって使用される１つ又は複数のメモリ・ブロックの１つ又は複数の属性を決定するためのＡＰＩを示すブロック図である。

【図5】少なくとも１つの実施例による、１つ又は複数のＡＰＩによって、メモリ・アドレスが、１つ又は複数のコンピューティング・デバイスによって使用される１つ又は複数のメモリ・ブロックに含まれるかどうかを判定するためのプロセスの図である。

【図6】少なくとも１つの実施例による、１つ又は複数のＡＰＩによって、１つ又は複数のコンピューティング・デバイスによって使用される１つ又は複数のメモリ・ブロックが、１つ又は複数のソフトウェア・モジュールの実行中に共有されるかどうか、及び／又は共有されていたかどうかを判定するためのプロセスの図である。

【図7】少なくとも１つの実施例による、１つ又は複数のコンピューティング・デバイスによって使用される１つ又は複数のメモリ・ブロックの１つ又は複数の属性を、１つ又は複数のＡＰＩへの１つ又は複数のコールに応答して、決定するためのプロセスの図である。

【図8】少なくとも１つの実施例による、例示的なデータ・センタを示す図である。

【図9】少なくとも１つの実施例による、処理システムを示す図である。

【図10】少なくとも１つの実施例による、コンピュータ・システムを示す図である。

【図11】少なくとも１つの実施例による、システムを示す図である。

【図12】少なくとも１つの実施例による、例示的な集積回路を示す図である。

【図13】少なくとも１つの実施例による、コンピューティング・システムを示す図である。

【図14】少なくとも１つの実施例による、ＡＰＵを示す図である。

【図15】少なくとも１つの実施例による、ＣＰＵを示す図である。

【図16】少なくとも１つの実施例による、例示的なアクセラレータ統合スライス（ａｃｃｅｌｅｒａｔｏｒ ｉｎｔｅｇｒａｔｉｏｎ ｓｌｉｃｅ）を示す図である。

【図17A】少なくとも１つの実施例による、例示的なグラフィックス・プロセッサを示す図である。

【図17B】少なくとも１つの実施例による、例示的なグラフィックス・プロセッサを示す図である。

【図18A】少なくとも１つの実施例による、グラフィックス・コアを示す図である。

【図18B】少なくとも１つの実施例による、ＧＰＧＰＵを示す図である。

【図19A】少なくとも１つの実施例による、並列プロセッサを示す図である。

【図19B】少なくとも１つの実施例による、処理クラスタを示す図である。

【図19C】少なくとも１つの実施例による、グラフィックス・マルチプロセッサを示す図である。

【図20】少なくとも１つの実施例による、グラフィックス・プロセッサを示す図である。

【図21】少なくとも１つの実施例による、プロセッサを示す図である。

【図22】少なくとも１つの実施例による、プロセッサを示す図である。

【図23】少なくとも１つの実施例による、グラフィックス・プロセッサ・コアを示す図である。

【図24】少なくとも１つの実施例による、ＰＰＵを示す図である。

【図25】少なくとも１つの実施例による、ＧＰＣを示す図である。

【図26】少なくとも１つの実施例による、ストリーミング・マルチプロセッサを示す図である。

【図27】少なくとも１つの実施例による、プログラミング・プラットフォームのソフトウェア・スタックを示す図である。

【図28】少なくとも１つの実施例による、図２７のソフトウェア・スタックのＣＵＤＡ実装形態を示す図である。

【図29】少なくとも１つの実施例による、図２７のソフトウェア・スタックのＲＯＣｍ実装形態を示す図である。

【図30】少なくとも１つの実施例による、図２７のソフトウェア・スタックのＯｐｅｎＣＬ実装形態を示す図である。

【図31】少なくとも１つの実施例による、プログラミング・プラットフォームによってサポートされるソフトウェアを示す図である。

【図32】少なくとも１つの実施例による、図２７～図３０のプログラミング・プラットフォーム上で実行するためのコードをコンパイルすることを示す図である。

【図33】少なくとも１つの実施例による、図２７～図３０のプログラミング・プラットフォーム上で実行するためのコードをコンパイルすることをより詳細に示す図である。

【図34】少なくとも１つの実施例による、ソース・コードをコンパイルするより前にソース・コードをトランスレートすることを示す図である。

【図35A】少なくとも１つの実施例による、異なるタイプの処理ユニットを使用してＣＵＤＡソース・コードをコンパイル及び実行するように構成されたシステムを示す図である。

【図35B】少なくとも１つの実施例による、ＣＰＵ及びＣＵＤＡ対応ＧＰＵを使用して、図３５ＡのＣＵＤＡソース・コードをコンパイル及び実行するように構成されたシステムを示す図である。

【図35C】少なくとも１つの実施例による、ＣＰＵ及びＣＵＤＡ非対応（ｎｏｎ－ＣＵＤＡ－ｅｎａｂｌｅｄ）ＧＰＵを使用して、図３５ＡのＣＵＤＡソース・コードをコンパイル及び実行するように構成されたシステムを示す図である。

【図36】少なくとも１つの実施例による、図３５ＣのＣＵＤＡからＨＩＰへのトランスレーション・ツール（ＣＵＤＡ－ｔｏ－ＨＩＰ ｔｒａｎｓｌａｔｉｏｎ ｔｏｏｌ）によってトランスレートされた例示的なカーネルを示す図である。

【図37】少なくとも１つの実施例による、図３５ＣのＣＵＤＡ非対応ＧＰＵをより詳細に示す図である。

【図38】少なくとも１つの実施例による、例示的なＣＵＤＡグリッドのスレッドが図３７の異なるコンピュート・ユニットにどのようにマッピングされるかを示す図である。

【図39】少なくとも１つの実施例による、既存のＣＵＤＡコードをＤａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋コードにどのようにマイグレートするかを示す図である。

【発明を実施するための形態】

【0005】

図１は、１つ又は複数のライブラリ１０６へのアクセスを備えるか、提供する、ドライバ及び／又はランタイム１０４を示すブロック図であり、ここでは前記１つ又は複数のライブラリには、少なくとも１つの実施例に従って、ソフトウェア・プログラム１０２による呼出しの結果として実施される１つ又は複数のアプリケーション・プログラミング・インターフェース（ＡＰＩ）が含まれる。少なくとも１つの実施例では、ソフトウェア・プログラム１０２はソフトウェア・モジュールである。少なくとも１つの実施例では、ソフトウェア・プログラム１０２は１つ又は複数のソフトウェア・モジュールを含む。少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０は、実行されると、１つ又は複数のプロセッサに１つ又は複数の算出動作を実行させる、ソフトウェア命令のセットである。少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０は、１つ又は複数のライブラリ１０６、ランタイム１０４、ドライバ１０４、並びに／又は、本明細書でさらに説明されるソフトウェア及び／若しくは実行可能コードのあらゆる他のグルーピングの一部として、分散又は提供される。少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０は、ソフトウェア・プログラム１０２による呼出しに応答して、１つ又は複数の算出動作を実行する。少なくとも１つの実施例では、ソフトウェア・プログラム１０２は、ソフトウェア・コード、コマンド、命令、或いはコンピューティング・デバイスに１つ若しくは複数の算出動作を実行するよう命令する、及び／又はＡＰＩ１１０若しくはＡＰＩ関数１１２などの１つ若しくは複数の他の命令のセットを呼び出して実行する、他のテキストのシーケンスの集合である。少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０によって提供される機能性には、グラフィックス処理ユニット（ＧＰＵ）のような１つ又は複数の並列処理ユニット（ＰＰＵ：ｐａｒａｌｌｅｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）を使用してソフトウェア・プログラム１０２の１つ又は複数の部分を加速するために使用可能なものなど、ソフトウェア関数１１２が含まれる。

【0006】

少なくとも１つの実施例では、ＡＰＩ１１０は、１つ又は複数の算出動作を実行させるための１つ又は複数の回路への、ハードウェア・インターフェースである。少なくとも１つの実施例では、本明細書で説明される１つ又は複数のソフトウェアＡＰＩ１１０は、図２～図７と併せて以下で説明される１つ又は複数の技法を実施するための１つ又は複数の回路として実装される。少なくとも１つの実施例では、１つ又は複数のソフトウェア・プログラム１０２は、実行されると、１つ又は複数のハードウェア・デバイス及び／又は回路に、図２～図７と併せて以下でさらに説明される１つ又は複数の技法を実施させる命令を含む。

【0007】

少なくとも１つの実施例では、ユーザ実装のソフトウェア・プログラムなどのソフトウェア・プログラム１０２は、１つ又は複数のアプリケーション・プログラミング・インターフェース（ＡＰＩ）１１０を利用して、メモリ予約、行列乗算、又は本明細書でさらに説明されるようなグラフィック処理ユニット（ＧＰＵ）のような並列処理ユニット（ＰＰＵ）によって実行されるあらゆる計算演算などの、様々な計算演算を実行する。少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０は、本明細書ではＡＰＩ、ＡＰＩ関数、及び／又は関数と称されるコール可能関数１１２のセットを提供し、これらは個々に並列コンピューティングに関連する計算演算などの１つ又は複数の計算演算を実行する。たとえば、１つの実施例では、１つ又は複数のＡＰＩ１１０は、グラフィック処理ユニットＧＰＵなどの１つ又は複数のＰＰＵのためのメモリ割り振り及び管理を実行するために、関数１１２を提供する。

【0008】

少なくとも１つの実施例では、１つ又は複数のソフトウェア・プログラム１０２は、１つ又は複数のＡＰＩ１１０と対話又は通信して、ＧＰＵなどの１つ又は複数のＰＰＵを使用して、１つ又は複数の計算演算を実行する。少なくとも１つの実施例では、１つ又は複数のＰＰＵを使用する１つ又は複数の計算演算は、少なくとも部分的に前記１つ又は複数のＰＰＵによる実行によって加速される、少なくとも１つ又は複数の計算演算のグループを含む。少なくとも１つの実施例では、１つ又は複数のソフトウェア・プログラム１０２は、１つ又は複数のＡＰＩ１１０と対話して、リモート又はローカルのインターフェースを使用して、並列コンピューティングを容易にする。

【0009】

少なくとも１つの実施例では、インターフェースは、実行されると、１つ又は複数のＡＰＩ１１０によって提供される１つ又は複数の関数１１２へのアクセスを提供するソフトウェア命令である。少なくとも１つの実施例では、ソフトウェア・プログラム１０２は、ソフトウェアのデベロッパが、１つ又は複数のＡＰＩ１１０へのアクセスを含むか提供する１つ又は複数のライブラリ１０６と併せて、１つ又は複数のソフトウェア・プログラム１０２をコンパイルする場合、ローカル・インターフェースを使用する。少なくとも１つの実施例では、１つ又は複数のソフトウェア・プログラム１０２は、プリコンパイルされたライブラリ１０６又は１つ又は複数のＡＰＩ１１０を実行するための命令を含む未コンパイルのソース・コードと併せて静的にコンパイルされる。少なくとも１つの実施例では、１つ又は複数のソフトウェア・プログラム１０２は、動的にコンパイルされ、前記１つ又は複数のソフトウェア・プログラムは、１つ又は複数のＡＰＩ１１０を含む１つ又は複数のプリコンパイルされたライブラリ１０６へリンクするために、リンカを利用する。

【0010】

少なくとも１つの実施例では、ソフトウェア・プログラム１０２は、ソフトウェアのデベロッパが、ネットワーク又は他のリモート通信媒体を介して、１つ又は複数のＡＰＩ１１０を含むライブラリ１０６を利用するか、ライブラリ１０６と通信するソフトウェア・プログラムを実行する場合、リモート・インターフェースを使用する。少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０を含む１つ又は複数のライブラリ１０６は、コンピューティング・リソースサービス・プロバイダなどのリモートのコンピューティング・デバイスによって実行される。別の実施例では、１つ又は複数のＡＰＩ１１０を含む１つ又は複数のライブラリ１０６は、前記１つ又は複数のＡＰＩ１１０を１つ又は複数のソフトウェア・プログラム１０２に提供するあらゆる他のコンピューティング・ホストによって実行される。

【0011】

少なくとも１つの実施例では、１つ又は複数のソフトウェア・プログラム１０２は、１つ又は複数のＡＰＩ１１０を利用して、前記ソフトウェア・プログラム１０２によって使用されるメモリを割り振り及び管理する。少なくとも１つの実施例では、１つ又は複数のソフトウェア・プログラム１０２は、１つ又は複数のＡＰＩ１１０を利用して、ＧＰＵなどの１つ若しくは複数のＰＰＵ又はあらゆる他のアクセラレータ若しくは本明細書でさらに説明されるプロセッサを使用して加速される前記ソフトウェア・プログラム１０２の１つ又は複数の部分によって使用されるメモリを割振り及び管理する。このようなソフトウェア・プログラム１０２は、１つ又は複数のＰＰＵのメモリを、１つの実施例では１つ又は複数のＡＰＩ１１０によって提供されるメモリ割振り関数１１２を使用して、要求して割振りする。

【0012】

少なくとも１つの実施例では、ＡＰＩ１１０は、並列コンピューティングを容易にするためのＡＰＩである。少なくとも１つの実施例では、ＡＰＩ１１０は、本明細書でさらに説明されるあらゆる他のＡＰＩである。少なくとも１つの実施例では、ＡＰＩ１１０は、ドライバ及び／又はランタイム１０４によって提供される。少なくとも１つの実施例では、ＡＰＩ１１０は、ＣＵＤＡユーザモード・ドライバによって提供される。少なくとも１つの実施例では、ＡＰＩ１１０は、ＣＵＤＡランタイムによって提供される。少なくとも１つの実施例では、ドライバ１０４は、実行されると、ＡＰＩ１１０の１つ又は複数の関数１１２の動作を、ソフトウェア・プログラム１０２の１つ又は複数の部分のロード及び実行の間、実行する又は容易にする、データ値及びソフトウェア命令である。少なくとも１つの実施例では、ランタイム１０４は、実行されると、ＡＰＩ１１０の１つ又は複数の関数１１２の動作を、ソフトウェア・プログラム１０２の実行の間、実行する又は容易にする、データ値及びソフトウェア命令である。少なくとも１つの実施例では、１つ又は複数のソフトウェア・プログラム１０２は、ドライバ及び／又はランタイム１０４によって実装されるか提供される１つ又は複数のＡＰＩ１１０を利用して、ＧＰＵなどの１つ又は複数のＰＰＵによる実行の間、前記１つ又は複数のソフトウェア・プログラム１０２の部分によって使用される１つ又は複数のメモリ領域を、割振り又は予約する。

【0013】

少なくとも１つの実施例では、１つ又は複数のソフトウェア・プログラム１０２は、ドライバ及び／又はランタイム１０４によって提供される１つ又は複数のＡＰＩ１１０を利用して、ＧＰＵなどの１つ又は複数のＰＰＵのメモリ１１４の１つ又は複数のブロックを、割振り又は予約する。少なくとも１つの実施例では、１つ又は複数のソフトウェア・プログラム１０２は、ドライバ及び／又はランタイム１０４によって提供される１つ又は複数のＡＰＩ１１０を利用して、ＧＰＵなどの１つ又は複数のＰＰＵのメモリ１１４の１つ又は複数のプール１１６、１１８、１２０を、割振り又は予約する。少なくとも１つの実施例では、本明細書ではメモリプール（ｍｅｍｐｏｏｌ）及び／又はメモリゾーン（ｍｅｍｚｏｎｅ）と称されるメモリ１１４のプール１１６、１１８、１２０は、ＧＰＵのような１つ又は複数のＰＰＵの個々のプロセッサなどの、１つ又は複数のコンピューティング・デバイスによって使用可能な、又は使用される、メモリの１つ又は複数のブロックの論理的なグルーピングである。少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０は、１つ若しくは複数のプール１１６、１１８、１２０及び／又はメモリ１１４の他のブロックを管理するために使用可能である。たとえば、１つの実施例では、本明細書でさらに説明されるような、ＧＰＵのような１つ又は複数のＰＰＵ上の１つ又は複数のストリーミング・プロセッサは、１つ若しくは複数のストリーミング・プロセッサのそれぞれによって使用可能な物理メモリ、及び／又は前記１つ若しくは複数のストリーミング・プロセッサのそれぞれによって使用可能な共有された物理メモリを有する。少なくとも１つの実施例では、ＡＰＩ１１０は、ドライバ及び／又はランタイム１０４を通じて、１つ又は複数のＡＰＩ１１０又はＡＰＩ関数１１２を提供して、各ストリーミング・プロセッサに個別の、又はそれらの間で共有されるメモリのプール１１６、１１８、１２０又はメモリの他の部分を割り振り、割振り解除、又は管理する。

【0014】

少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０は、メモリ１１４の１つ若しくは複数のプール１１６、１１８、１２０又は他の領域を、割り振る及び／又は管理するための１つ又は複数の関数１２１を含む。少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０は、メモリの割振り及び管理動作を、上述のようなドライバ及び／又はランタイム１０４を通じて、実現する。少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０を提供する１つ又は複数のドライバ及び／又はランタイム１０４は、メモリ１１４を、メモリプール又は本明細書でさらに説明されるあらゆる他のグルーピングなどの、論理的なグルーピング又はプール１１６、１１８、１２０に編成する。少なくとも１つの実施例では、メモリ１１４の論理的なグルーピング又はプール１１６、１１８、１２０は、１つ又は複数のコンピューティング・デバイスによって使用可能なメモリ１１４の１つ又は複数のブロックの領域又はサブ領域を含む。少なくとも１つの実施例では、メモリのブロックは、１つ若しくは複数のＰＰＵで利用可能な、又は１つ若しくは複数のＰＰＵによって使用可能な、すべてのメモリを含む。少なくとも１つの実施例では、メモリ１１４のブロックは、ストリーミング・プロセッサ又は本明細書でさらに説明されるあらゆる他のプロセッサなどの、単一のコンピューティング・デバイスに関連付けられた、又はそのような単一のコンピューティング・デバイスによって使用可能な、すべてのメモリ１１４を含む。少なくとも１つの実施例では、プール１１６、１１８、１２０は、ストリーミング・プロセッサ又は本明細書でさらに説明されるあらゆる他のプロセッサなどの、１つ又は複数のデバイスによって使用可能又は使用される、１つ又は複数のＰＰＵのメモリ１１４の１つ又は複数の領域を含む

【0015】

少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０は、図２～図４と併せて以下で説明されるような、メモリ１１４の１つ又は複数のプール１１６、１１８、１２０の、割振り、管理、及び／又はそれらへのアクセスを実行する。少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０は、メモリプール又は本明細書でさらに説明されるあらゆる他のグルーピングなどの、メモリ１１４の１つ又は複数のグルーピング又はプール１１６、１１８、１２０の、割振り、管理、及び／又はそれらへのアクセスを提供する。少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０は、メモリ１１４のプール１１６、１１８、１２０又は他のメモリ１１４のグルーピングへの、同期割振り及び／又は割振り解除及び／又はアクセスを行う。少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０は、メモリ１１４のプール１１６、１１８、１２０又は他のメモリ１１４のグルーピングへの、同期割振り及び／又は割振り解除及び／又はアクセスを、ドライバ及び／又はランタイム１０４を通じて行う。少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０は、メモリ１１４のプール１１６、１１８、１２０又は他のメモリ１１４のグルーピングの、非同期割振り及び／又は割振り解除及び／又はそれらへのアクセスを行う。少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０は、メモリ１１４のプール１１６、１１８、１２０又は他のメモリ１１４のグルーピングの、非同期割振り及び／又は割振り解除及び／又はそれらへのアクセスを、ドライバ及び／又はランタイム１０４を通じて行う。

【0016】

少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０は、ｓｔｒｅａｍ ｏｒｄｅｒｅｄ ｍｅｍｏｒｙ ａｌｌｏｃａｔｏｒ（ストリーム・オーダー・メモリ・アロケータ）などの非同期アロケータを含む、１つ又は複数のＡＰＩ１１０関数１１２を、実行する及び／又は提供する。少なくとも１つの実施例では、ｓｔｒｅａｍ ｏｒｄｅｒｅｄ ｍｅｍｏｒｙ ａｌｌｏｃａｔｏｒは、実行されると、ソフトウェア・プログラム１０２がメモリ１１４を、プール１１６、１１８、１２０などの論理的なメモリ・グルーピング及びフリーに割り振られたメモリに割振りできるようにする、データ値及びソフトウェア命令である。少なくとも１つの実施例では、ｓｔｒｅａｍ ｏｒｄｅｒｅｄ ｍｅｍｏｒｙ ａｌｌｏｃａｔｏｒは、メモリ１１４をストリーム順に割り振る。少なくとも１つの実施例では、メモリ１１４は、メモリの１つ又は複数のプール１１６、１１８、１２０の１つ又は複数の領域又はサブ領域が、使用する前記１つ又は複数の領域又はサブ領域に依存する、ＧＰＵのような１つ又は複数のＰＰＵによって実行されるストリーム中の１つ又は複数の動作による使用に先立って割り振られる場合、ストリーム順に割り振られる。少なくとも１つの実施例では、ｓｔｒｅａｍ ｏｒｄｅｒｅｄ ｍｅｍｏｒｙ ａｌｌｏｃａｔｏｒは、実行されると、ソフトウェア・プログラム１０２による１つ又は複数のコール又は関数１１２コール又はＡＰＩ１１０コールに非同期的に応答して、メモリ１１４をプール１１６、１１８、１２０及びフリーに割り振られたメモリなどの論理的なメモリのグルーピングに割り振る、データ値及びソフトウェア命令である。少なくとも１つの実施例では、ｓｔｒｅａｍ ｏｒｄｅｒｅｄ ｍｅｍｏｒｙ ａｌｌｏｃａｔｏｒは、プール１１６、１１８、１２０などのメモリの論理的なグルーピングにおけるメモリ１１４の１つ又は複数の割振りを、１つ又は複数のユーザ実装のソフトウェア・プログラムによる使用と使用の間、フリーな動作が前記メモリの割振りを解放するまで、保存する少なくとも１つの実施例では、ｓｔｒｅａｍ ｏｒｄｅｒｅｄ ａｌｌｏｃａｔｏｒによって割り振られたメモリ１１４の１つ又は複数の領域又はサブ領域は、複数のソフトウェア・プログラム１０２同士で共有されてもよい。少なくとも１つの実施例では、２つ以上のソフトウェア・プログラム１０２の間で共有される割り振られたメモリ１１４の領域又はサブ領域は、前記２つ以上のソフトウェア・プログラム１０２のセグメントの並列な実行の間、前記メモリの領域又はサブ領域がアクセスされるように、重複しない。

【0017】

少なくとも１つの実施例では、１つ又は複数のＡＰＩ１１０によって提供されるｓｔｒｅａｍ ｏｒｄｅｒｅｄ ｍｅｍｏｒｙ ａｌｌｏｃａｔｏｒなどの１つ又は複数の非同期アロケータ関数１１２は、ＧＰＵのような１つ又は複数のＰＰＵのメモリ１１４を管理する。ＧＰＵのような１つ又は複数のＰＰＵによって加速されるように、ソフトウェア・プログラム１０２及び／又は前記ソフトウェア・プログラム１０２の１つ若しくは複数の部分の最適化を改善するために、１つの実施例では、１つ又は複数のＡＰＩ１１０は、１つ又は複数のＡＰＩ関数１１２を提供して、上述のように、また図２～図４と併せて以下でさらに説明されるように、１つ又は複数のコンピューティング・デバイスによって使用可能又は使用されるプール１１６、１１８、１２０などのメモリ１１４の１つ又は複数のブロックのメモリ使用状況を収集する又は判定する。

【0018】

図２は、少なくとも１つの実施例による、メモリ・アドレスが、１つ又は複数のコンピューティング・デバイスによって使用される１つ又は複数のメモリ・ブロックに含まれるかどうかを判定するアプリケーション・プログラミング・インターフェース（ＡＰＩ）２０２、２０４を示すブロック図である。少なくとも１つの実施例では、１つ又は複数のＡＰＩ２０２、２０４は、実行されると、図１と併せて上述したような１つ又は複数の計算演算を行うソフトウェア命令である。少なくとも１つの実施例では、１つ又は複数のＡＰＩ２０２、２０４は、呼び出されると、１つ又は複数の計算演算を行うソフトウェア関数である。少なくとも１つの実施例では、１つ又は複数のＡＰＩ２０２、２０４は、図１と併せて上述されるような、１つ又は複数のメモリ動作を実施するための１つ又は複数の関数へのインターフェースである。少なくとも１つの実施例では、１つ又は複数のＡＰＩ２０２、２０４は、呼び出されると、本明細書でさらに説明されるようなグラフィック処理ユニット（ＧＰＵ）のような並列処理ユニット（ＰＰＵ）を含む１つ又は複数のプロセッサによって、１つ又は複数のソフトウェア命令及び／又はハードウェア動作を実行させる、１つ又は複数の関数を含む。

【0019】

少なくとも１つの実施例では、１つ又は複数のＡＰＩ２０２、２０４は、ＡＰＩコール２０２、及びＡＰＩ応答２０４を含む。少なくとも１つの実施例では、ＡＰＩコール２０２は、呼び出されると、１つ又は複数の算出動作を実行する１つ又は複数の関数への、インターフェースである。少なくとも１つの実施例では、ＡＰＩコール２０２は、実行されると、１つ又は複数の関数、ＡＰＩ、ＡＰＩ関数、及び／又は他の算出動作を実行させる、１つ又は複数の命令である。少なくとも１つの実施例では、ＡＰＩコール２０２は、入力として、１つ又は複数のパラメータを受信する。少なくとも１つの実施例では、ＡＰＩ応答２０４は、１つ又は複数の関数、ＡＰＩ、ＡＰＩ関数、又はあらゆる他の算出動作が実行された結果、１つ又は複数のデータ値を、示す、送信する、返す、又は通信する、インターフェースである。少なくとも１つの実施例では、ＡＰＩ応答２０４は、１つ又は複数のデータ値を、ＡＰＩコール２０２を呼出し中、又は実行中の１つ又は複数の関数に向けて、示す、送信する、返す、又は通信する。少なくとも１つの実施例では、ＡＰＩ応答２０４は、実行されると、１つ又は複数のＡＰＩコール２０２の呼出しの結果として１つ又は複数のデータ値を返す、１つ又は複数の命令である。

【0020】

少なくとも１つの実施例では、１つ又は複数のＡＰＩコール２０２は、１つ又は複数のＡＰＩに、１つ又は複数のＡＰＩが参照するデータの１つ又は複数のアドレスを示させる。少なくとも１つの実施例では、１つ又は複数のＡＰＩは、図１と併せて上述したような１つ又は複数のメモリのブロック、領域、又はプールが、前記１つ又は複数のＡＰＩによって特定可能であるか、又は特定することができる場合、データの１つ又は複数のアドレスを参照する。少なくとも１つの実施例では、１つ又は複数のＡＰＩは、前記１つ又は複数のＡＰＩ又は図１と併せて上述したような非同期割振り関数などのあらゆる他のＡＰＩが、前記１つ又は複数のアドレスを含むメモリの１つ又は複数のブロック、領域、及び／又はプールを割り振る、又は使用する場合、データの１つ又は複数のアドレスを参照する。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール２０２は、図１と併せて上述したような１つ又は複数のＡＰＩ又は他のソフトウェア・ライブラリに、１つ又は複数のメモリ・ロケーション識別子が、図１と併せて上述したような非同期アロケータによって割り振られたメモリのプールなどの１つ又は複数のメモリ・ブロック及び／又はメモリ領域に対して範囲内かどうかを判定させる。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール２０２は、図１と併せて上述したような１つ又は複数のＡＰＩ又は他のソフトウェア・ライブラリに、１つ又は複数のメモリ・ロケーションが、前記１つ又は複数のＡＰＩが参照するデータの１つ又は複数のアドレスによって含まれるかどうかを判定させる。少なくとも１つの実施例では、メモリ・ロケーション識別子は、メモリ・アドレスなどの１つ又は複数のメモリ・ロケーションを示すための情報を含む、ポインタなどのデータ値である。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール２０２は、呼び出されると、１つ又は複数のソフトウェア命令を実行させ、この場合、前記１つ又は複数のソフトウェア命令は、１つ又は複数の特定の関数コールの結果としてメモリ・ロケーションが割り振られることになるか、又は割り振られてあったかを判定する。たとえば、１つの実施例では、ＡＰＩコール２０２へのメモリ・ロケーション識別子パラメータが、特定の非同期アロケータへのコールの結果として割り振られたメモリ領域又はメモリ・アドレスを示す場合、特定のメモリ・プール又は前記メモリ領域を含むグルーピングへのハンドルが、ＡＰＩ応答２０４によって返される。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール２０２により、１つ又は複数のＡＰＩ又は他のソフトウェア・ライブラリが、１つ又は複数のメモリ・ロケーション識別子が１つ又は複数のメモリ領域内にあるかどうかを判定したことに応答して、前記１つ又は複数のＡＰＩは、ＡＰＩ応答３０４にメモリ・セット識別子を含む１つ又は複数のデータ値を示させる。少なくとも１つの実施例では、メモリ・セット識別子は、図１と併せて上述したようなメモリのプールなど、１つ又は複数のメモリ・ブロック及び／又はメモリ領域を示すための情報を含む１つ又は複数のデータ値である。少なくとも１つの実施例では、メモリ・セット識別子は、以下で説明するように、メモリ・ブロック及び／又はメモリ領域がないことを示すための、ＮＵＬＬデータ値である。

【0021】

少なくとも１つの実施例では、例示的なＡＰＩコール２０２は、ｃｏｍｐｕｔｅ ｕｎｉｆｏｒｍ ｄｅｖｉｃｅ ａｒｃｈｉｔｅｃｔｕｒｅ（ＣＵＤＡ）などのＡＰＩに、１つ又は複数のメモリ割振り動作の結果として取得されるポインタなどの１つ又は複数のメモリ・ロケーション識別子が、図１と併せて上述したようなメモリプールなど、非同期アロケータによってメモリのグルーピング又はプール内に割り振られた１つ又は複数のメモリ領域を示す及び／又はポイントするための情報を含むかどうかを判定させ、次の通りである：
ＣＵＭｅｍｏｒｙＰｏｏｌ ｐｏｏｌ ＝ ＮＵＬＬ；
ｃｕＰｏｉｎｔｅｒＧｅｔＡｔｔｒｉｂｕｔｅ（＆ｐｏｏｌ， ＣＵ＿ＰＯＩＮＴＥＲ＿ＡＴＴＲＩＢＵＴＥ＿ＭＥＭＰＯＯＬ＿ＨＡＮＤＬＥ， ｐｔｒ）；
少なくとも１つの実施例では、１つ又は複数のソフトウェア・プログラムは、呼び出されるか、実行させられると、前記ＡＰＩコール２０２の１つへのパラメータとして示されたポインタを割り振った特定のメモリ・プール又はグルーピングを問い合わせる、１つ又は複数のＡＰＩコール２０２を含む。少なくとも１つの実施例では、ＣＵ＿ＰＯＩＮＴＥＲ＿ＡＴＴＲＩＢＵＴＥ＿ＭＥＭＰＯＯＬ＿ＨＡＮＤＬＥは、ＣＵＤＡ又は本明細書でさらに説明されるあらゆる他のＡＰＩなどの、１つ又は複数のＡＰＩに特有の属性である。少なくとも１つの実施例では、ＣＵ＿ＰＯＩＮＴＥＲ＿ＡＴＴＲＩＢＵＴＥ＿ＭＥＭＰＯＯＬ＿ＨＡＮＤＬＥは、アロケータによって実施される特定のメモリ割振り動作を示すための属性である。少なくとも１つの実施例では、ｐｏｉｎｔｅｒＧｅｔＡｔｔｒｉｂｕｔｅは、図１と併せて上述したようなＡＰＩなどの命令のセットを含む関数である。少なくとも１つの実施例では、ｃｕＰｏｉｎｔｅｒＧｅｔＡｔｔｒｉｂｕｔｅは、ＡＰＩなどの命令のセットを含む関数である。少なくとも１つの実施例では、ｐｏｉｎｔｅｒＧｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＰｏｉｎｔｅｒＧｅｔＡｔｔｒｉｂｕｔｅ、又はあらゆる他のＡＰＩコール２０２は、１つ又は複数のパラメータとして、ＣＵ＿ＰＯＩＮＴＥＲ＿ＡＴＴＲＩＢＵＴＥ＿ＭＥＭＰＯＯＬ＿ＨＡＮＤＬＥなどの属性を含む少なくとも１つ又は複数のメモリ・ロケーション識別子を受信する。少なくとも１つの実施例では、ｐｏｉｎｔｅｒＧｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＰｏｉｎｔｅｒＧｅｔＡｔｔｒｉｂｕｔｅ、又は関数へのあらゆる他のＡＰＩコール２０２は、ＡＰＩ応答２０４を通じて、ポインタ（ｐｔｒなど）がポイントするメモリプールなどのメモリのプール若しくはグルーピングを示すか、又は前記関数にパラメータとして与えられたポインタによってポイントされるメモリ領域を含む、メモリ・アドレスへのハンドル又はポインタなどのメモリ・セット識別子を返す。少なくとも１つの実施例では、メモリ・セット識別子は、メモリプールなどのメモリのプール又はグルーピングを示すための情報を含むデータ値である。少なくとも１つの実施例では、メモリ・セット識別子は、メモリプールなどのメモリのプール又はグルーピングの第１のアドレスを示すメモリ・アドレスを含む。

【0022】

少なくとも１つの実施例では、ＡＰＩ又は関数によって、ＡＰＩ応答２０４によって示されることになるメモリ・セット識別子を決定するために、前記ＡＰＩ又は関数は、１つ又は複数の計算演算を実施して、前記メモリ・ロケーション識別子が、メモリのプール又はグルーピングなどのメモリ・セット内に含まれるかどうかを判定する。少なくとも１つの実施例では、ＡＰＩ応答２０４によって返されることになる、特定のｏｗｎｅｒによってｐｏｉｎｔｅｒＧｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＰｏｉｎｔｅｒＧｅｔＡｔｔｒｉｂｕｔｅ、又はあらゆる他のＡＰＩコール２０２にパラメータとして与えられたポインタによってポイントされるアドレスを含むメモリ・オブジェクト（ｍｅｍｏｂｊ）内のメモリのグルーピング又はプールを示すメモリ・セット識別子は、次のように計算及び／又は取り出される：
＆（（ＣＵＩｍｅｍｂｌｏｃｋＰｏｏｌ）（ｍｅｍｏｂｊ－＞ＰｏｏｌＯｂｊ－＞ｉｎｆｏ－＞ｐｏｏｌ－＞ｏｗｎｅｒ））－＞ｐｕｂｌｉｃＨａｎｄｌｅ；
少なくとも１つの実施例では、ＡＰＩ応答２０４によって返されることになる、メモリ・オブジェクト（ｍｅｍｏｂｊ）内のメモリがｐｏｉｎｔｅｒＧｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＰｏｉｎｔｅｒＧｅｔＡｔｔｒｉｂｕｔｅ、又はあらゆる他のＡＰＩコール２０２にパラメータとして与えられたポインタによってポイントされるアドレスを含む場合にグルーピング又はプールを示すメモリ・セット識別子は、次のように計算及び／又は取り出される：
＆ｍｅｍｏｂｊ－＜ｅｘｔＰｏｏｌＯｂｇ－＞ｅｘｔＭｅｍＰｏｏｌ－＞ｐｕｂｌｉｃＨａｎｄｌｅ；
少なくとも１つの実施例では、ｐｏｉｎｔｅｒＧｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＰｏｉｎｔｅｒＧｅｔＡｔｔｒｉｂｕｔｅ、又はあらゆる他のＡＰＩコール２０２へのパラメータとして示されるメモリ・ロケーション識別子が、見つからないか、決定することができない場合、又はメモリプール・オブジェクトではない場合、ＡＰＩ応答２０４は、ｐｏｉｎｔｅｒＧｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＰｏｉｎｔｅｒＧｅｔＡｔｔｒｉｂｕｔｅ、又はあらゆる他のＡＰＩコール２０２に応答して、ＮＵＬＬデータ値を含むメモリ・セット識別子を返す。

【0023】

図３は、少なくとも１つの実施例による、１つ又は複数のコンピューティング・デバイスによって使用される１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールが、１つ又は複数のソフトウェア・モジュールの実行中に共有可能かどうかを判定するＡＰＩ３０２、３０４を示すブロック図である。少なくとも１つの実施例では、１つ又は複数のコンピューティング・デバイスは、並列処理ユニット（ＰＰＵ）である。少なくとも１つの実施例では、１つ又は複数のコンピューティング・デバイスは、中央処理装置（ＣＰＵ）である。少なくとも１つの実施例では、１つ又は複数のコンピューティング・デバイスは、グラフィックス処理ユニット（ＧＰＵ）である。少なくとも１つの実施例では、１つ又は複数のコンピューティング・デバイスは、本明細書でさらに説明される、あらゆる他のプロセッサ及び／又はハードウェア及び／又はソフトウェア・デバイスである。少なくとも１つの実施例では、１つ又は複数のソフトウェア・モジュールは、実行されると、１つ又は複数のプロセッサに１つ又は複数の動作を実行させる、ソフトウェア命令のあらゆる構成物又は論理的な編成物である。少なくとも１つの実施例では、１つ又は複数のソフトウェア・モジュールは、カーネルである。少なくとも１つの実施例では、１つ又は複数のソフトウェア・モジュールは、グラフィックス処理ユニット（ＧＰＵ）カーネルである。少なくとも１つの実施例では、１つ又は複数のソフトウェア・モジュールは、ｃｏｍｐｕｔｅ ｕｎｉｆｏｒｍ ｄｅｖｉｃｅ ａｒｃｈｉｔｅｃｔｕｒｅ（ＣＵＤＡ）カーネルである。少なくとも１つの実施例では、１つ又は複数のソフトウェア・モジュールは、ユーザモード・プロセスである。少なくとも１つの実施例では、１つ又は複数のソフトウェア・モジュールは、カーネルモード・プロセスである。少なくとも１つの実施例では、１つ又は複数のソフトウェア・モジュールは、実行されると、１つ又は複数のプロセッサに１つ又は複数の動作を実行させる、あらゆる他のパッケージング又はタイプのソフトウェアである。

【0024】

少なくとも１つの実施例では、１つ又は複数のＡＰＩ３０２、３０４は、１つ若しくは複数のＡＰＩコール３０２、及び／又は１つ若しくは複数のＡＰＩ応答３０４を含む。少なくとも１つの実施例では、図１及び図２と併せて上述したようなＡＰＩコール３０２は、１つ又は複数のデータ値をパラメータとして受信し、１つ又は複数のＡＰＩ又は他のソフトウェア・ライブラリに、情報を判定、計算、又は生成させて、前記１つ又は複数のパラメータによって示される１つ又は複数のデバイスの１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールが、１つ又は複数のソフトウェア・モジュールの実行中に共有可能になるかどうか、又は共有可能であったかどうかを示す。少なくとも１つの実施例では、ＡＰＩ応答３０４は、図１及び図２と併せて上述したように、１つ又は複数のソフトウェア・モジュールの実行中に、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールを共有するために使用可能な、サポートされるハンドル・タイプのセットを含む１つ又は複数のデータ値を返す、又は通信する、又は示す。

【0025】

少なくとも１つの実施例では、１つ又は複数のＡＰＩコール３０２は、図１と併せて上述したような１つ又は複数のＡＰＩ又は他のソフトウェア・ライブラリに、１つ又は複数のデバイス識別子パラメータによって示される１つ又は複数のデバイスの、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールが、１つ又は複数のソフトウェア・モジュールの実行中に、現在共有可能であるかどうか、共有可能となるかどうか、又は共有可能であったかどうかを判定させる。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール３０２は、図１と併せて上述したような１つ又は複数のＡＰＩ又は他のソフトウェア・ライブラリに、１つ又は複数のデバイス識別子パラメータによって示される１つ又は複数のデバイスの、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールが、１つ又は複数のソフトウェア・モジュールの実行中に、現在割振り可能であるかどうか、割振り可能となるかどうか、又は割振り可能であったかどうかを判定させる。少なくとも１つの実施例では、デバイス識別子パラメータは、本明細書でさらに説明されるあらゆるコンピューティング・デバイスなどの、１つ又は複数のデバイスを示すために使用可能な、１つ又は複数のデータ値である。少なくとも１つの実施例では、デバイス識別子はデバイス属性である。少なくとも１つの実施例では、デバイス識別子は、本明細書でさらに説明されるあらゆるコンピューティング・デバイスなどの、１つ若しくは複数のデバイス、又は１つ若しくは複数のデバイスの１つ若しくは複数の属性を識別するために使用可能な、あらゆるタイプのデータ値である。少なくとも１つの実施例では、１つ又は複数のＡＰＩは、前記１つ又は複数のＡＰＩに対して１つ又は複数のパラメータによって示される１つ又は複数のストレージ・ロケーションが、１つ又は複数のソフトウェア・モジュールの実行中に共有することが可能かどうかを、本明細書でさらに説明されるＡＰＩなどの、１つ又は複数の他のＡＰＩを使用して判定し、前記１つ又は複数のストレージ・ロケーションを共有するために使用可能な１つ又は複数のハンドルを示す。少なくとも１つの実施例では、１つ又は複数のＡＰＩは、前記１つ又は複数のＡＰＩに対して１つ又は複数のパラメータによって示される１つ又は複数のストレージ・ロケーションが、図１と併せて上述した非同期割振りＡＰＩなどの１つ又は複数の他のＡＰＩを使用して割り振ることが可能かどうかを判定し、前記１つ又は複数のストレージ・ロケーションを割り振ることが可能であるかどうかを示す。少なくとも１つの実施例では、１つ又は複数のＡＰＩは、１つ又は複数のストレージ・ロケーションが、ＡＰＩ応答３０４によって示される１つ又は複数のデータ値を使用して共有することが可能かどうかを示す。少なくとも１つの実施例では、１つ又は複数のＡＰＩは、１つ又は複数のストレージ・ロケーションを、ＡＰＩ応答３０４によって示される１つ又は複数のデータ値を使用して割り振ることが可能かどうかを示す。少なくとも１つの実施例では、メモリ・セット識別子は、図１と併せて上述したようなメモリのプールなど、１つ又は複数のメモリ・ブロック及び／又はメモリ領域を示すための情報を含む１つ又は複数のデータ値である。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール３０２は、呼び出されると、１つ又は複数のソフトウェア命令を実行させ、この場合、前記１つ又は複数のソフトウェア命令は、１つ又は複数のプロセッサに、１つ又は複数のデバイス識別子パラメータによって示される、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールが、上述のように、１つ又は複数のソフトウェア・モジュールの実行中に、現在共有されているか共有可能であるかどうか、共有されることになるか共有可能となるかどうか、又は共有されていたか共有可能であったかどうかを判定させる。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール３０２は、呼び出されると、１つ又は複数のソフトウェア命令を実行させ、この場合、前記１つ又は複数のソフトウェア命令は、１つ又は複数のプロセッサに、１つ又は複数のメモリ・セット識別子パラメータによって示される、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールが、図１と併せて上述した非同期メモリ割振り関数などの１つ又は複数の非同期ＡＰＩを使用して、割り振られることになるか割振り可能になるかどうか、又は割り振られていたか割振り可能であったかどうかを判定させる。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール３０２に応答して、１つ又は複数のＡＰＩは、１つ又は複数のハンドルを含む１つ又は複数のデータ値を示すよう、ＡＰＩ応答３０４に行わせる又はＡＰＩ応答３０４を実行する。少なくとも１つの実施例では、ハンドルは、１つ又は複数のソフトウェア・モジュールによって使用可能な、メモリを１つ又は複数の他のソフトウェア・モジュールと共有するためのデータ値である。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール３０２に応答して、１つ又は複数のＡＰＩは、ＡＰＩインジケータを含む１つ又は複数のデータ値を示すよう、ＡＰＩ応答３０４に行わせる又はＡＰＩ応答３０４を実行する。少なくとも１つの実施例では、ＡＰＩインジケータは、１つ又は複数のメモリ・セット識別子パラメータによって示される、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールが、図１と併せて上述した非同期メモリ割振り関数などの１つ又は複数の非同期ＡＰＩを使用して、割り振られることになるか割振り可能になるかどうか、又は割り振られていたか割振り可能であったかどうかを示す情報を含む、１つ又は複数のデータ値である。

【0026】

少なくとも１つの実施例では、１つ又は複数のＡＰＩコール３０２は、１つ又は複数のＡＰＩ又は他のソフトウェア・ライブラリに、１つ又は複数の計算演算を実施させ、１つ又は複数のメモリ・セット識別子パラメータによって示される、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールが、上述のような割振り及び／又は共有などの特定のメモリ動作をサポートするかどうかを判定する。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール３０２の結果、１つ又は複数のＡＰＩは、１つ又は複数の動作を実施することになり、メモリ及び他の構成要素を含むコンピューティング・デバイスが、２つ以上のプロセス間でのプロセス間通信（ＩＰＣ：ｉｎｔｅｒ－ｐｒｏｃｅｓｓ ｃｏｍｍｕｎｉｃａｔｉｏｎ）を、メモリプールなどの指定されたメモリのプール又はグルーピング内に割り振られたメモリ領域を使用してサポートするかどうかを判定する。たとえば、１つの実施例では、１つ又は複数の非同期アロケータによって割り振られるメモリを含む１つ又は複数のデバイスが、メモリプール・ベースのＩＰＣなどのＩＰＣをサポートしていない場合、１つ又は複数の属性は、１つ又は複数の関数コールの結果として１つ又は複数のＡＰＩに返され、前記１つ又は複数のデバイスの前記属性を要求する並列コンピューティングを容易にする。

【0027】

少なくとも１つの実施例では、１つ又は複数のソフトウェア・プログラムを実行する１つ又は複数のデバイスが、非同期メモリ割振り動作及び／又は共有を含む、メモリプール動作などの特定のメモリ動作をサポートするかどうかを判定するための例示的なＡＰＩコール３０２は、次の通りである：
ｉｎｔ ｓｕｐｐｏｒｔｅｄＨａｎｄｌｅｓ ＝ ０；
Ｃｕｒｅｓｕｌｔ ｒｅｓｕｌｔ ＝ ｃｕＤｅｖｉｃｅＧｅｔＡｔｔｒｉｂｕｔｅ（＆ｓｕｐｐｏｒｔｅｄＨａｎｄｌｅｓ， ＣＵ＿ＤＥＶＩＣＥ＿ＡＴＴＲＩＢＵＴＥ＿ＭＥＭＰＯＯＬ＿ＳＵＰＰＯＲＴＥＤ＿ＨＡＮＤＬＥ＿ＴＹＰＥＳ， ｄｅｖ）；
少なくとも１つの実施例では、１つ又は複数のソフトウェア・プログラムは、特定のデバイスに問い合わせをして、メモリプールＩＰＣなどの１つ又は複数のメモリ動作が、前記デバイスによってサポートされるかどうかを判定してもよい。少なくとも１つの実施例では、ＣＵ＿ＤＥＶＩＣＥ＿ＡＴＴＲＩＢＵＴＥ＿ＭＥＭＰＯＯＬ＿ＳＵＰＰＯＲＴＥＤ＿ＨＡＮＤＬＥ＿ＴＹＰＥＳは、ＣＵＤＡ又は本明細書でさらに説明されるあらゆる他のＡＰＩなどの、１つ又は複数のＡＰＩに特有の属性である。少なくとも１つの実施例では、ＣＵ＿ＤＥＶＩＣＥ＿ＡＴＴＲＩＢＵＴＥ＿ＭＥＭＰＯＯＬ＿ＳＵＰＰＯＲＴＥＤ＿ＨＡＮＤＬＥ＿ＴＹＰＥＳは、１つ又は複数のデバイス内で問い合わせされるハンドルなどの１つ又は複数のメモリ・アドレスを示すための情報を含む、１つ又は複数のデータのタイプを示すデータを含むデータ値である。

【0028】

少なくとも１つの実施例では、ｄｅｖｉｃｅＧｅｔＡｔｔｒｉｂｕｔｅは、実行されると、１つ又は複数のＡＰＩ動作を実行する命令のセットである。少なくとも１つの実施例では、ｄｅｖｉｃｅＧｅｔＡｔｔｒｉｂｕｔｅは、ＡＰＩコール３０２、又はＡＰＩコール３０２へのインターフェースである。少なくとも１つの実施例では、ｃｕＤｅｖｉｃｅＧｅｔＡｔｔｒｉｂｕｔｅは、ＣＵＤＡなどの並列コンピューティングを容易にするためのＡＰＩによって提供される命令のセットである。少なくとも１つの実施例では、ｄｅｖｉｃｅＧｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＤｅｖｉｃｅＧｅｔＡｔｔｒｉｂｕｔｅ、又は１つ若しくは複数のＡＰＩ若しくはＡＰＩ関数へのあらゆる他のＡＰＩコール３０２インターフェースは、ＡＰＩ応答３０４の結果、１つ又は複数のハンドルを返す。少なくとも１つの実施例では、ｄｅｖｉｃｅＧｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＤｅｖｉｃｅＧｅｔＡｔｔｒｉｂｕｔｅ、又は１つ若しくは複数のＡＰＩ若しくはＡＰＩ関数へのあらゆる他のＡＰＩコール３０２インターフェースは、ＡＰＩ応答３０４の結果、１つ又は複数のＡＰＩインジケータを返す。少なくとも１つの実施例では、１つ又は複数のハンドル及び／又はＡＰＩ応答３０４によって返される他のデータは、ＣＵ＿ＤＥＶＩＣＥ＿ＡＴＴＲＩＢＵＴＥ＿ＭＥＭＰＯＯＬ＿ＳＵＰＰＯＲＴＥＤ＿ＨＡＮＤＬＥ＿ＴＹＰＥＳをパラメータとして受信した結果、サポートされるハンドル・タイプのマスクを含む。少なくとも１つの実施例では、１つ又は複数のＡＰＩインジケータは、ＣＵ＿ＤＥＶＩＣＥ＿ＡＴＴＲＩＢＵＴＥ＿ＭＥＭＰＯＯＬ＿ＳＵＰＰＯＲＴＥＤ＿ＨＡＮＤＬＥ＿ＴＹＰＥＳをパラメータとして受信した結果、サポートされるハンドル・タイプのマスクを含む。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール３０２は、パラメータとして、上述のように１つ又は複数のＡＰＩコール３０２の結果として返されたマスクにセットされたハンドル・タイプを含むあらゆるデバイス識別子を受け入れる。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール３０２は、パラメータとして、上述のように１つ又は複数のＡＰＩコール３０２の結果として返されたマスクにセットされたハンドル・タイプを含むあらゆるメモリ・セット識別子を受け入れる。少なくとも１つの実施例では、ｃｕＭｅｍｐｏｏｌＥｘｐｏｒｔＴｏＳｈａｒｅａｂｌｅＨａｎｄｌｅ及びｃｕＭｅｍｐｏｏｌＩｍｐｏｒｔＦｒｏｍＳｈａｒｅａｂｌｅＨａｎｄｌｅなど、１つ又は複数のＡＰＩコール３０２によって呼び出されることになる１つ又は複数の関数は、真を示すデータ値又は成功を示すあらゆる他のデータ値を含む、１つ又は複数のデバイスのメモリが共有可能かどうかについての情報を示すための、あらゆるデータ値を返す場合がある。少なくとも１つの実施例では、ｃｕＭｅｍｐｏｏｌＥｘｐｏｒｔＴｏＳｈａｒｅａｂｌｅＨａｎｄｌｅ及びｃｕＭｅｍｐｏｏｌＩｍｐｏｒｔＦｒｏｍＳｈａｒｅａｂｌｅＨａｎｄｌｅなど、１つ又は複数のＡＰＩコール３０２によって呼び出されることになる１つ又は複数の関数は、真を示すデータ値又は成功を示すあらゆる他のデータ値を含む、あらゆるＡＰＩインジケータを返す場合がある。

【0029】

図４は、少なくとも１つの実施例による、１つ又は複数のコンピューティング・デバイスによって使用される１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールの１つ又は複数の属性を決定するＡＰＩ４０２、４０４を示すブロック図である。少なくとも１つの実施例では、１つ又は複数のＡＰＩ４０２、４０４は、１つ若しくは複数のＡＰＩコール４０２、及び／又は１つ若しくは複数のＡＰＩ応答４０４を含む。少なくとも１つの実施例では、図１及び図２と併せて上述したようなＡＰＩコール４０２は、１つ又は複数のデータ値をパラメータとして受信し、１つ又は複数のＡＰＩ又は他のソフトウェア・ライブラリに、情報を判定、計算、又は生成させて、使用状況情報などの、前記１つ又は複数のパラメータによって示される１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールの１つ又は複数の特性を示す。少なくとも１つの実施例では、ＡＰＩ応答４０４は、図１～図３と併せて上述したように、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールについての情報を含む１つ又は複数のデータ値を返す、又は通信する、又は示す。

【0030】

少なくとも１つの実施例では、１つ又は複数のＡＰＩコール３０２は、図１と併せて上述したような１つ又は複数のＡＰＩ又は他のソフトウェア・ライブラリに、前記１つ又は複数のＡＰＩコール３０２に対して１つ又は複数のメモリ・セット識別子パラメータによって示される、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールについての情報を、計算、生成又は決定させる。少なくとも１つの実施例では、メモリ・セット識別子は、図１と併せて上述したようなメモリのプールなど、１つ又は複数のメモリ・ブロック及び／又はメモリ領域を示すための情報を含む１つ又は複数のデータ値である。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール４０２は、呼び出されると、１つ又は複数のソフトウェア命令を実行させ、この場合、前記１つ又は複数のソフトウェア命令は、前記１つ又は複数のＡＰＩコール４０２に対して１つ又は複数の属性インジケータ・パラメータによって示される、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールの１つ又は複数の属性を、計算、生成又は決定させる。少なくとも１つの実施例では、属性インジケータは、以下で説明するような使用状況情報など、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールの１つ又は複数の特性を示すための情報を含むデータ値である。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール４０２に応答して、１つ又は複数のＡＰＩは、ＡＰＩコール４０２に対して属性インジケータ・パラメータによって示される属性情報を含む１つ又は複数のデータ値を示すよう、ＡＰＩ応答４０４に行わせる又はＡＰＩ応答４０４を実施する。少なくとも１つの実施例では、属性情報は、使用状況情報など、１つ若しくは複数のメモリ・ブロック、領域、及び／若しくはメモリのプールについての情報を含む１つ若しくは複数のデータ値、又は本明細書でさらに説明される前記１つ若しくは複数のメモリ・ブロック、領域、及び／若しくはメモリのプールのあらゆる他の属性である。

【0031】

少なくとも１つの実施例では、１つ又は複数のＡＰＩコール４０２は、呼び出されると、１つ又は複数のＡＰＩに、１つ又は複数のメモリ・セット識別子パラメータによって示される、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールについての、１つ又は複数の属性インジケータ・パラメータによって示される属性情報を収集させる。少なくとも１つの実施例では、１つ又は複数のＡＰＩは、１つ又は複数のＡＰＩコール４０２に応答して、１つ又は複数のＡＰＩが参照する１つ又は複数のストレージ・ロケーションについての情報を示す。少なくとも１つの実施例では、１つ又は複数のＡＰＩが参照する１つ又は複数のストレージ・ロケーションは、図１と併せて上述したような、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールである。少なくとも１つの実施例では、１つ又は複数のＡＰＩが参照する１つ又は複数のストレージ・ロケーションは、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールを特定する１つ又は複数のメモリ・セット識別子パラメータによって、前記１つ又は複数のＡＰＩに示される。少なくとも１つの実施例では、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールの１つ又は複数の属性は、使用状況統計を含む。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール４０２に応答して、本明細書でさらに説明されるようなユーザモードのドライバは、１つ又は複数のメモリ・ブロック、領域、及び／又はメモリのプールについての１つ又は複数の属性を収集する。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール４０２に応答して、ユーザモードのドライバは、１つ又は複数の属性インジケータによって示される属性情報を示す統計値を計算する。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール４０２に応答して、１つ又は複数のＡＰＩは、１つ又は複数のＡＰＩ応答４０４を実行して、属性情報を含むデータを前記１つ又は複数のＡＰＩコール４０２を実行中の１つ又は複数のソフトウェア・プログラムに示す、又は返す。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール４０２の結果、ＡＰＩ及び／又はユーザモードのドライバは、ＡＰＩ応答４０４として、メモリプールなど、メモリの論理的なグルーピング又はプールによって現在予約されている及び／又はキャッシュされている合計のデバイス・メモリを示す属性情報を計算又は収集し、前記１つ又は複数のＡＰＩコール４０２に提供する。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール４０２の結果、ＡＰＩ及び／又はユーザモードのドライバは、ＡＰＩ応答４０４として、現在割り振られている、及び／又は使用中のメモリの量を示す属性情報を計算又は収集し、前記１つ又は複数のＡＰＩコール４０２に提供する。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール４０２の結果、ＡＰＩ及び／又はユーザモードのドライバは、ＡＰＩ応答４０４として、履歴的なハイ・ウォーターマーク又は現在予約されている及び／若しくはキャッシュされているメモリの最大量を示す属性情報を計算又は収集し、前記１つ又は複数のＡＰＩコール４０２に提供する。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール４０２の結果、ＡＰＩ及び／又はユーザモードのドライバは、ＡＰＩ応答４０４として、履歴的なハイ・ウォーターマーク又は割り振られたメモリの最大量を示す属性情報を計算又は収集し、前記１つ又は複数のＡＰＩコール４０２に提供する。少なくとも１つの実施例では、１つ又は複数のＡＰＩコール４０２は、１つ又は複数のＡＰＩに、使用状況統計などの１つ若しくは複数のメモリ・ブロック、領域、及び／若しくはメモリのプールの１つ若しくは複数の属性、又はユーザモードのドライバによって収集若しくは計算された属性を、リセットさせる。

【0032】

少なくとも１つの実施例では、１つ又は複数のＡＰＩ応答４０４によって示される属性情報は、次のようなデータ値を含む：
ｅｎｕｍ ＣＵｍｅｍＰｏｏｌ＿ａｔｔｒｉｂｕｔｅ ｛
ＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＲＥＳＥＲＶＥＤ＿ＭＥＭ＿ＣＵＲＲＥＮＴ，
ＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＲＥＳＥＲＶＥＤ＿ＭＥＭ＿ＨＩＧＨ，
ＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＵＳＥＤ＿ＭＥＭ＿ＣＵＲＲＥＮＴ，
ＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＵＳＥＤ＿ＭＥＭ＿ＨＩＧＨ
｝
少なくとも１つの実施例では、属性情報は、上述のような列挙すなわちｅｎｕｍによって示される１つ又は複数のデータ値を含み、ｍｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅ及び／又はｍｅｍＰｏｏｌＳｅｔＡｔｔｒｉｂｕｔｅなどの１つ又は複数のＡＰＩコール４０２の結果、取り出されるかセットされ得る。少なくとも１つの実施例では、属性情報は、ＣＵｍｅｍＰｏｏｌ＿ａｔｔｒｉｂｕｔｅなどの列挙すなわちｅｎｕｍによって示される１つ又は複数のデータ値を含み、ＣＵＤＡに対応するｃｕＭｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅ及びｃｕＭｅｍＰｏｏｌＳｅｔＡｔｔｒｉｂｕｔｅなどの、１つ又は複数のＡＰＩコール４０２の結果としてＡＰＩ応答４０４によって示される。少なくとも１つの実施例では、１つ又は複数のデータ値を含む属性情報は、本明細書でさらに説明される１つ又は複数のＡＰＩコール４０２のいずれかの結果として、取り出される、計算される、又は生成される、又はセットされる。少なくとも１つの実施例では、ＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＲＥＳＥＲＶＥＤ＿ＭＥＭ＿ＣＵＲＲＥＮＴ属性インジケータは、ＡＰＩ応答４０４を通じて、メモリプールなどのメモリのプールに現在割り振られている物理メモリの量を示すデータ結果を含む属性情報を受信するために、１つ又は複数のＡＰＩコール４０２に対して示されるデータ値である。少なくとも１つの実施例では、ＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＲＥＳＥＲＶＥＤ＿ＭＥＭ＿ＣＵＲＲＥＮＴによって示される属性をセットしようとするあらゆる試みは、無効なデータ値又は無効な値を示すデータ値をリターンさせる。少なくとも１つの実施例では、ＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＲＥＳＥＲＶＥＤ＿ＭＥＭ＿ＨＩＧＨ属性インジケータは、上述のようなＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＲＥＳＥＲＶＥＤ＿ＭＥＭ＿ＣＵＲＲＥＮＴなど別の属性によって達成される最大値を示すデータ結果を含む属性情報を受信するために、１つ又は複数のＡＰＩコール４０２に対して示されるデータ値である。少なくとも１つの実施例では、ＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＲＥＳＥＲＶＥＤ＿ＭＥＭ＿ＨＩＧＨによって示される属性をセットしようとするあらゆる試みは、ｃｕＭｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅ又は１つ若しくは複数のＡＰＩによってパラメータとしてＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＲＥＳＥＲＶＥＤ＿ＭＥＭ＿ＨＩＧＨ属性インジケータを使用して提供されるあらゆる他の関数へのコールの結果として返される、あらゆるハイ・ウォーターマーク値をリセットさせる。少なくとも１つの実施例では、ＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＵＳＥＤ＿ＭＥＭ＿ＣＵＲＲＥＮＴ属性インジケータは、ＡＰＩ応答４０４において、まだ解放されていない割振りのサイズの合計を示すデータ結果を含む属性情報を受信するために、１つ又は複数のＡＰＩコール４０２に対して示されるデータ値である。少なくとも１つの実施例では、ＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＵＳＥＤ＿ＭＥＭ＿ＣＵＲＲＥＮＴによって示される属性をセットしようとするあらゆる試みは、無効なデータ値又は無効な値を示すデータ値をリターンさせる。少なくとも１つの実施例では、ＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＵＳＥＤ＿ＭＥＭ＿ＨＩＧＨ属性インジケータは、ＡＰＩ応答４０４において、上述のようなＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＵＳＥＤ＿ＭＥＭ＿ＣＵＲＲＥＮＴなど別の属性によって達成される最大値を示すデータ結果を含む属性情報を受信するために、１つ又は複数のＡＰＩコール４０２に対して示されるデータ値である。少なくとも１つの実施例では、ＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＵＳＥＤ＿ＭＥＭ＿ＨＩＧＨによって示される属性をセットしようとするあらゆる試みは、ｃｕＭｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅ又は１つ若しくは複数のＡＰＩによってパラメータとしてＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＵＳＥＤ＿ＭＥＭ＿ＨＩＧＨ属性インジケータを使用して提供されるあらゆる他の関数へのＡＰＩコール４０２の結果として返される、あらゆるハイ・ウォーターマーク値をリセットさせる。

【0033】

少なくとも１つの実施例では、メモリプールなどのメモリの１つ又は複数のグルーピング又はプールについての使用状況統計を問い合わせするための例示的なＡＰＩコール４０２は、次の通りである：
ｕｉｎｔ６４＿ｔ ｐｏｏｌＡｌｌｏｃａｔｅｄＭｅｍ ＝ ０；
ＣＵｒｅｓｕｌｔ ｒｅｓｕｌｔ ＝ ｃｕＭｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅ（ｐｏｏｌ， ＣＵ＿ＭＥＭＰＯＯＬ＿ＡＴＴＲ＿ＲＥＥＲＶＥＤ＿ＭＥＭ＿ＣＵＲＲＥＮＴ， ＆ｐｏｏｌＡｌｌｏｃａｔｅｄＭｅｍ）；
少なくとも１つの実施例では、１つ又は複数のＡＰＩへのｍｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅ又はあらゆる他のＡＰＩコール４０２は、前記１つ又は複数のＡＰＩによって提供される関数を含め、ＡＰＩ応答４０４を通じて、ｍｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅ又は前記１つ若しくは複数のＡＰＩによって提供される他の前記関数に提供される１つ又は複数のパラメータに対応するデータ値を示す１つ又は複数の結果を含む属性情報を返す。少なくとも１つの実施例では、ｃｕＭｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅなどのＡＰＩコール４０２は、ＡＰＩ応答４０４に、前記ｃｕＭｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅＡＰＩコール４０２に提供される１つ又は複数の属性インジケータ・パラメータに対応するデータ値を示す１つ又は複数の結果を含む属性情報を返させる。少なくとも１つの実施例では、ｍｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅ、ｍｅｍＰｏｏｌＳｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＭｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＭｅｍＰｏｏｌＳｅｔＡｔｔｒｉｂｕｔｅ、又は１つ若しくは複数のＡＰＩによって提供されるあらゆる他の関数への、１つ又は複数のＡＰＩコール４０２に提供される１つ又は複数のパラメータは、ＣＵｍｅｍＰｏｏｌ＿ａｔｔｒｉｂｕｔｅ又は他の属性と併せて上で説明した。

【0034】

少なくとも１つの実施例では、ｍｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅ、ｍｅｍＰｏｏｌＳｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＭｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＭｅｍＰｏｏｌＳｅｔＡｔｔｒｉｂｕｔｅ、又は本明細書でさらに説明されるあらゆる他のＡＰＩなどの１つ又は複数のＡＰＩコール４０２は、前記１つ又は複数のＡＰＩに対応するユーザモードのドライバに、前記１つ又は複数のＡＰＩコール４０２の結果としてＡＰＩ応答４０４を介して返されるデータを収集又は計算させる。少なくとも１つの実施例では、ｍｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅ、ｍｅｍＰｏｏｌＳｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＭｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＭｅｍＰｏｏｌＳｅｔＡｔｔｒｉｂｕｔｅ、又は１つ若しくは複数のＡＰＩによって提供されるあらゆる他の関数などの１つ又は複数のＡＰＩコール４０２は、前記１つ又は複数のＡＰＩをサポートするあらゆる他のソフトウェア関数に、前記１つ又は複数のＡＰＩコール４０２の結果として返される属性情報を収集又は計算させる。少なくとも１つの実施例では、１つ又は複数のソフトウェア・プログラムは、ｍｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅ、ｍｅｍＰｏｏｌＳｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＭｅｍＰｏｏｌＧｅｔＡｔｔｒｉｂｕｔｅ、ｃｕＭｅｍＰｏｏｌＳｅｔＡｔｔｒｉｂｕｔｅ、又は１つ若しくは複数のＡＰＩによって提供されるあらゆる他の関数などの１つ又は複数のＡＰＩコールを実行して、１つ又は複数の属性インジケータ・パラメータによって前記１つ又は複数のＡＰＩコールに対して示される１つ又は複数の使用状況データ値又は統計をリセットする。

【0035】

図５は、少なくとも１つの実施例による、１つ又は複数のＡＰＩによって、１つ又は複数のメモリ・ロケーション識別子によって示される１つ又は複数のメモリ・アドレスが、１つ又は複数のメモリ・セットに含まれるかどうかを判定するためのプロセス５００の図である。少なくとも１つの実施例では、プロセス５００は、図１及び図２と併せて上述したような１つ又は複数のＡＰＩコールの結果、１つ又は複数のメモリ・ロケーション識別子を受信する５０４ことによって、開始する５０２。少なくとも１つの実施例では、１つ又は複数のメモリ・ロケーション識別子は、図２と併せて上述したような、ポインタ、メモリ・アドレス、又はメモリ内で１つ又は複数のロケーションを特定するために使用可能なあらゆる他のデータ値を含む、データ値である。

【0036】

少なくとも１つの実施例では、図２と併せて上述したように、１つ又は複数のＡＰＩコールの結果、１つ又は複数のＡＰＩが１つ又は複数のメモリ・ロケーション識別子を受信すると５０４、前記１つ又は複数のＡＰＩは、１つ又は複数の動作を実施して、図１と併せて上述したもののように、前記１つ又は複数のメモリ・ロケーション識別子が、１つ又はメモリ・セット内にあるかどうかを判定及び／又は計算する５０６。

【0037】

少なくとも１つの実施例では、１つ又は複数のＡＰＩコールへのパラメータとして１つ又は複数のＡＰＩによって受信された５０４、１つ又は複数のメモリ・ロケーション識別子が、１つ又は複数のメモリ・セット内にある５０６場合、前記１つ又は複数のＡＰＩは、図２と併せて上述したような１つ又は複数のＡＰＩ応答を介して、１つ又は複数のメモリ・セット識別子を返す５０８。少なくとも１つの実施例では、１つ又は複数のＡＰＩコールへのパラメータとして１つ又は複数のＡＰＩによって受信された５０４、１つ又は複数のメモリ・ロケーション識別子が、１つ又は複数のメモリ・セット内にない５０６場合、前記１つ又は複数のＡＰＩは、図２と併せて上述したような１つ又は複数のＡＰＩ応答を介して、ＮＵＬＬ値を示す１つ又は複数のデータ値を返す５１０。少なくとも１つの実施例では、１つ又は複数のＡＰＩが、１つ又は複数のＡＰＩコールの結果として１つ又は複数のＡＰＩ応答５０８、５１０を実施すると、１つ又は複数のＡＰＩによって、１つ又は複数のメモリ・ロケーション識別子によって示される１つ又は複数のメモリ・アドレスが１つ又は複数のメモリ・セットに含まれるかどうかを判定するためのプロセス５００は、終了する５１２。

【0038】

図６は、少なくとも１つの実施例による、１つ又は複数のＡＰＩによって、１つ又は複数のコンピューティング・デバイスによって使用される１つ又は複数のメモリ・ブロックが、１つ又は複数のソフトウェア・モジュールの実行中に共有されるかどうか、及び／又は共有されていたかどうかを判定するためのプロセスの図である。少なくとも１つの実施例では、プロセス６００は、図２及び図３と併せて上述したように、１つ又は複数のＡＰＩコールの結果として、１つ又は複数のＡＰＩが１つ又は複数のデバイス識別子を受信する６０４ことによって開始する６０２。少なくとも１つの実施例では、デバイス識別子は、図１及び図３と併せて上述したように、１つ又は複数のメモリ・ブロック、領域、及び／又はプールを識別するための情報を含む。

【0039】

少なくとも１つの実施例では、１つ又は複数のＡＰＩが、１つ又は複数のＡＰＩコールの結果として、デバイス識別子を受信すると６０４、前記１つ又は複数のＡＰＩは、前記１つ又は複数のデバイスによって示される１つ又は複数のデバイスによって使用可能な１つ又は複数のメモリ・セットが、図３と併せて上述したように、１つ又は複数のソフトウェア・モジュールの実行中に共有をサポートするかどうかを判定する。少なくとも１つの実施例では、１つ又は複数のメモリ・セットが１つ又は複数のソフトウェア・モジュールの実行中に共有をサポートするかどうかを判定するための１つ又は複数のＡＰＩコールに応答して、１つ又は複数のＡＰＩは、１つ又は複数のハンドル及び／又は図３と併せて上述され、本明細書でさらに説明される他のデータ値を返す６０８。少なくとも１つの実施例では、１つ又は複数のハンドルは、本明細書で説明される１つ又は複数のメモリ・セットを示す及び／又は共有するために使用可能な１つ又は複数のデータ値である。少なくとも１つの実施例では、１つ又は複数のＡＰＩが１つ又は複数のＡＰＩ応答を実行し、１つ又は複数のハンドル及び／又は図３と併せて上述した他のデータ値を返すと６０８、１つ又は複数のＡＰＩによって、１つ又は複数のコンピューティング・デバイスによって使用されることになる１つ又は複数のメモリ・ブロックが、１つ又は複数のソフトウェア・モジュールの実行中に共有されるかどうか、及び／又は共有されていたかどうかを判定するためのプロセスは、終了する６１２。

【0040】

図７は、少なくとも１つの実施例による、１つ又は複数のコンピューティング・デバイスによって使用される１つ又は複数のメモリ・ブロックの１つ又は複数の属性を、１つ又は複数のＡＰＩへの１つ又は複数のコールに応答して、決定するためのプロセス７００の図である。少なくとも１つの実施例では、プロセス７００は、図４と併せて上述したように、１つ又は複数のＡＰＩコールの結果として、１つ又は複数のＡＰＩが、１つ若しくは複数のメモリ・セット識別子及び／又は１つ若しくは複数の属性識別子を受信する７０４ことによって開始する７０２。少なくとも１つの実施例では、１つ又は複数の属性識別子は、図１と併せて上述したように、１つ又は複数のメモリ・ブロック、領域、又は及び／プールの１つ又は複数の属性を示すための情報を含むデータ値である。

【0041】

少なくとも１つの実施例では、１つ又は複数のＡＰＩは、１つ又は複数のＡＰＩコールへのパラメータとして受信した１つ又は複数の属性識別子によって示される、１つ又は複数のメモリ・ブロック、領域、及び／又はプールの１つ又は複数の属性を決定する。少なくとも１つの実施例では、１つ又は複数のＡＰＩは、図４と併せて上述したように、１つ又は複数のＡＰＩコールへのパラメータとして示される１つ又は複数のメモリ・セットについての属性情報を計算する７０６。少なくとも１つの実施例では、属性情報は、１つ又は複数のメモリ・ブロック、領域、及び／又はプールについて、１つ又は複数の使用状況値を示すためのデータを含む。少なくとも１つの実施例では、属性情報は、本明細書でさらに説明される１つ又は複数のメモリ・ブロック、領域、及び／又はプールのあらゆる他の属性を示すためのデータを含む。

【0042】

少なくとも１つの実施例では、１つ又は複数のＡＰＩコールに応答して、１つ又は複数のＡＰＩは、図４と併せて上述したように、１つ又は複数のＡＰＩ応答を通じて属性情報を返す７０８。少なくとも１つの実施例では、１つ又は複数のＡＰＩが、１つ又は複数のＡＰＩコールの結果として、属性情報を返す７０８ために１つ又は複数のＡＰＩ応答を実行すると、１つ又は複数のＡＰＩへの１つ又は複数のコールに応答して、１つ又は複数のコンピューティング・デバイスによって使用されることになる１つ又は複数のメモリ・ブロックの１つ又は複数の属性を決定するためのプロセス７００は、終了する７１２。

【0043】

以下の説明では、少なくとも１つの実施例のより完全な理解を提供するために、多数の具体的な詳細が記載される。ただし、発明概念はこれらの具体的な詳細のうちの１つ又は複数なしに実施され得ることが当業者には明らかであろう。

【0044】

データ・センタ
図８は、少なくとも１つの実施例による、例示的なデータ・センタ８００を示す。少なくとも１つの実施例では、データ・センタ８００は、限定はしないが、データ・センタ・インフラストラクチャ層８１０と、フレームワーク層８２０と、ソフトウェア層８３０と、アプリケーション層８４０とを含む。少なくとも１つの実施例では、ソフトウェア層８３０及び／又はアプリケーション層８４０は、実行されたとき、プロセッサに、少なくとも部分的に、図１～図７と併せて上記で説明された様々な構成要素及び／又は動作を実施させる命令を含む。

【0045】

少なくとも１つの実施例では、図８に示されているように、データ・センタ・インフラストラクチャ層８１０は、リソース・オーケストレータ８１２と、グループ化されたコンピューティング・リソース８１４と、ノード・コンピューティング・リソース（「ノードＣ．Ｒ．」：ｎｏｄｅ ｃｏｍｐｕｔｉｎｇ ｒｅｓｏｕｒｃｅ）８１６（１）～８１６（Ｎ）とを含み得、ここで、「Ｎ」は、任意のすべての正の整数を表す。少なくとも１つの実施例では、ノードＣ．Ｒ．８１６（１）～８１６（Ｎ）は、限定はしないが、任意の数の中央処理ユニット（「ＣＰＵ」）又は（アクセラレータ、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、ネットワーク・デバイス中のデータ処理ユニット（「ＤＰＵ」：ｄａｔａ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、グラフィックス・プロセッサなどを含む）他のプロセッサ、メモリ・デバイス（たとえば、動的読取り専用メモリ）、ストレージ・デバイス（たとえば、ソリッド・ステート又はディスク・ドライブ）、ネットワーク入力／出力（「ＮＷ Ｉ／Ｏ」：ｎｅｔｗｏｒｋ ｉｎｐｕｔ／ｏｕｔｐｕｔ）デバイス、ネットワーク・スイッチ、仮想機械（「ＶＭ」：ｖｉｒｔｕａｌ ｍａｃｈｉｎｅ）、電力モジュール、及び冷却モジュールなどを含み得る。少なくとも１つの実施例では、ノードＣ．Ｒ．８１６（１）～８１６（Ｎ）の中からの１つ又は複数のノードＣ．Ｒ．は、上述のコンピューティング・リソースのうちの１つ又は複数を有するサーバであり得る。

【0046】

少なくとも１つの実施例では、グループ化されたコンピューティング・リソース８１４は、１つ又は複数のラック（図示せず）内に格納されたノードＣ．Ｒ．の別個のグループ化、又は様々な地理的ロケーション（同じく図示せず）においてデータ・センタ中に格納された多くのラックを含み得る。グループ化されたコンピューティング・リソース８１４内のノードＣ．Ｒ．の別個のグループ化は、１つ又は複数のワークロードをサポートするように構成されるか又は割り振られ得る、グループ化されたコンピュート・リソース、ネットワーク・リソース、メモリ・リソース、又はストレージ・リソースを含み得る。少なくとも１つの実施例では、ＣＰＵ又はプロセッサを含むいくつかのノードＣ．Ｒ．は、１つ又は複数のワークロードをサポートするためのコンピュート・リソースを提供するために１つ又は複数のラック内でグループ化され得る。少なくとも１つの実施例では、１つ又は複数のラックはまた、任意の数の電力モジュール、冷却モジュール、及びネットワーク・スイッチを、任意の組合せで含み得る。

【0047】

少なくとも１つの実施例では、リソース・オーケストレータ８１２は、１つ又は複数のノードＣ．Ｒ．８１６（１）～８１６（Ｎ）及び／又はグループ化されたコンピューティング・リソース８１４を構成するか、又はさもなければ、制御し得る。少なくとも１つの実施例では、リソース・オーケストレータ８１２は、データ・センタ８００のためのソフトウェア設計インフラストラクチャ（「ＳＤＩ」：ｓｏｆｔｗａｒｅ ｄｅｓｉｇｎ ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）管理エンティティを含み得る。少なくとも１つの実施例では、リソース・オーケストレータ８１２は、ハードウェア、ソフトウェア、又はそれらの何らかの組合せを含み得る。

【0048】

少なくとも１つの実施例では、図８に示されているように、フレームワーク層８２０は、限定はしないが、ジョブ・スケジューラ８３２と、構成マネージャ８３４と、リソース・マネージャ８３６と、分散型ファイル・システム８３８とを含む。少なくとも１つの実施例では、フレームワーク層８２０は、ソフトウェア層８３０のソフトウェア８５２、及び／又はアプリケーション層８４０の１つ又は複数のアプリケーション８４２をサポートするためのフレームワークを含み得る。少なくとも１つの実施例では、ソフトウェア８５２又は（１つ又は複数の）アプリケーション８４２は、それぞれ、アマゾン・ウェブ・サービス、Ｇｏｏｇｌｅ Ｃｌｏｕｄ、及びＭｉｃｒｏｓｏｆｔ Ａｚｕｒｅによって提供されるものなど、ウェブ・ベースのサービス・ソフトウェア又はアプリケーションを含み得る。少なくとも１つの実施例では、フレームワーク層８２０は、限定はしないが、大規模データ処理（たとえば、「ビック・データ」）のために分散型ファイル・システム８３８を利用し得るＡｐａｃｈｅ Ｓｐａｒｋ（商標）（以下「Ｓｐａｒｋ」）など、無料でオープンソースのソフトウェア・ウェブ・アプリケーション・フレームワークのタイプであり得る。少なくとも１つの実施例では、ジョブ・スケジューラ８３２は、データ・センタ８００の様々な層によってサポートされるワークロードのスケジューリングを容易にするために、Ｓｐａｒｋドライバを含み得る。少なくとも１つの実施例では、構成マネージャ８３４は、ソフトウェア層８３０、並びに大規模データ処理をサポートするためのＳｐａｒｋ及び分散型ファイル・システム８３８を含むフレームワーク層８２０など、異なる層を構成することが可能であり得る。少なくとも１つの実施例では、リソース・マネージャ８３６は、分散型ファイル・システム８３８及びジョブ・スケジューラ８３２をサポートするようにマッピングされたか又は割り振られた、クラスタ化された又はグループ化されたコンピューティング・リソースを管理することが可能であり得る。少なくとも１つの実施例では、クラスタ化された又はグループ化されたコンピューティング・リソースは、データ・センタ・インフラストラクチャ層８１０において、グループ化されたコンピューティング・リソース８１４を含み得る。少なくとも１つの実施例では、リソース・マネージャ８３６は、リソース・オーケストレータ８１２と協調して、これらのマッピングされた又は割り振られたコンピューティング・リソースを管理し得る。

【0049】

少なくとも１つの実施例では、ソフトウェア層８３０中に含まれるソフトウェア８５２は、ノードＣ．Ｒ．８１６（１）～８１６（Ｎ）、グループ化されたコンピューティング・リソース８１４、及び／又はフレームワーク層８２０の分散型ファイル・システム８３８の少なくとも部分によって使用されるソフトウェアを含み得る。１つ又は複数のタイプのソフトウェアは、限定はしないが、インターネット・ウェブ・ページ検索ソフトウェアと、電子メール・ウイルス・スキャン・ソフトウェアと、データベース・ソフトウェアと、ストリーミング・ビデオ・コンテンツ・ソフトウェアとを含み得る。

【0050】

少なくとも１つの実施例では、アプリケーション層８４０中に含まれる（１つ又は複数の）アプリケーション８４２は、ノードＣ．Ｒ．８１６（１）～８１６（Ｎ）、グループ化されたコンピューティング・リソース８１４、及び／又はフレームワーク層８２０の分散型ファイル・システム８３８の少なくとも部分によって使用される１つ又は複数のタイプのアプリケーションを含み得る。少なくとも１つ又は複数のタイプのアプリケーションでは、限定はしないが、ＣＵＤＡアプリケーションを含み得る。

【0051】

少なくとも１つの実施例では、構成マネージャ８３４、リソース・マネージャ８３６、及びリソース・オーケストレータ８１２のいずれかが、任意の技術的に実現可能な様式で獲得された任意の量及びタイプのデータに基づいて、任意の数及びタイプの自己修正アクションを実装し得る。少なくとも１つの実施例では、自己修正アクションは、データ・センタ８００のデータ・センタ・オペレータを、不良の恐れのある構成を判定し、十分に利用されていない及び／又は性能の低いデータ・センタの部分を場合によっては回避することから解放し得る。

【0052】

コンピュータ・ベースのシステム
以下の図は、限定はしないが、少なくとも１つの実施例を実装するために使用され得る、例示的なコンピュータ・ベースのシステムを記載する。

【0053】

図９は、少なくとも１つの実施例による、処理システム９００を示す。少なくとも１つの実施例では、処理システム９００は、１つ又は複数のプロセッサ９０２と１つ又は複数のグラフィックス・プロセッサ９０８とを含み、単一プロセッサ・デスクトップ・システム、マルチプロセッサ・ワークステーション・システム、或いは多数のプロセッサ９０２又はプロセッサ・コア９０７を有するサーバ・システムであり得る。少なくとも１つの実施例では、処理システム９００は、モバイル・デバイス、ハンドヘルド・デバイス、又は組み込みデバイスにおいて使用するためのシステム・オン・チップ（「ＳｏＣ」：ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）集積回路内に組み込まれた処理プラットフォームである。少なくとも１つの実施例では、プロセッサ９００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェアを含む。少なくとも１つの実施例では、プロセッサ９００は、実行されたとき、プロセッサ９００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0054】

少なくとも１つの実施例では、処理システム９００は、サーバ・ベースのゲーミング・プラットフォーム、ゲーム・コンソール、メディア・コンソール、モバイル・ゲーミング・コンソール、ハンドヘルド・ゲーム・コンソール、又はオンライン・ゲーム・コンソールを含むことができるか、或いはそれらの内部に組み込まれ得る。少なくとも１つの実施例では、処理システム９００は、モバイル・フォン、スマート・フォン、タブレット・コンピューティング・デバイス又はモバイル・インターネット・デバイスである。少なくとも１つの実施例では、処理システム９００はまた、スマート・ウォッチ・ウェアラブル・デバイス、スマート・アイウェア・デバイス、拡張現実デバイス、又は仮想現実デバイスなどのウェアラブル・デバイスを含むことができるか、それらと結合することができるか、又はそれらの内部に組み込まれ得る。少なくとも１つの実施例では、処理システム９００は、１つ又は複数のプロセッサ９０２と、１つ又は複数のグラフィックス・プロセッサ９０８によって生成されるグラフィカル・インターフェースとを有するテレビ又はセット・トップ・ボックス・デバイスである。

【0055】

少なくとも１つの実施例では、１つ又は複数のプロセッサ９０２は、各々、実行されたときにシステム及びユーザ・ソフトウェアのための動作を実施する命令を処理するための１つ又は複数のプロセッサ・コア９０７を含む。少なくとも１つの実施例では、１つ又は複数のプロセッサ・コア９０７の各々は、特定の命令セット９０９を処理するように構成される。少なくとも１つの実施例では、命令セット９０９は、複合命令セット・コンピューティング（「ＣＩＳＣ」：Ｃｏｍｐｌｅｘ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｉｎｇ）、縮小命令セット・コンピューティング（「ＲＩＳＣ」：Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｉｎｇ）、又は超長命令語（「ＶＬＩＷ」：Ｖｅｒｙ Ｌｏｎｇ Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏｒｄ）を介したコンピューティングを容易にし得る。少なくとも１つの実施例では、プロセッサ・コア９０７は、各々、異なる命令セット９０９を処理し得、命令セット９０９は、他の命令セットのエミュレーションを容易にするための命令を含み得る。少なくとも１つの実施例では、プロセッサ・コア９０７はまた、デジタル信号プロセッサ（「ＤＳＰ」：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）などの他の処理デバイスを含み得る。

【0056】

少なくとも１つの実施例では、プロセッサ９０２はキャッシュ・メモリ（「キャッシュ」）９０４を含む。少なくとも１つの実施例では、プロセッサ９０２は、単一の内部キャッシュ又は複数のレベルの内部キャッシュを有することができる。少なくとも１つの実施例では、キャッシュ・メモリは、プロセッサ９０２の様々な構成要素の間で共有される。少なくとも１つの実施例では、プロセッサ９０２はまた、外部キャッシュ（たとえば、レベル３（「Ｌ３」）キャッシュ又はラスト・レベル・キャッシュ（「ＬＬＣ」：Ｌａｓｔ Ｌｅｖｅｌ Ｃａｃｈｅ））（図示せず）を使用し、外部キャッシュは、知られているキャッシュ・コヒーレンシ技法を使用してプロセッサ・コア９０７の間で共有され得る。少なくとも１つの実施例では、追加として、レジスタ・ファイル９０６がプロセッサ９０２中に含まれ、レジスタ・ファイル９０６は、異なるタイプのデータを記憶するための異なるタイプのレジスタ（たとえば、整数レジスタ、浮動小数点レジスタ、ステータス・レジスタ、及び命令ポインタ・レジスタ）を含み得る。少なくとも１つの実施例では、レジスタ・ファイル９０６は、汎用レジスタ又は他のレジスタを含み得る。

【0057】

少なくとも１つの実施例では、１つ又は複数のプロセッサ９０２は、アドレス、データ、又は制御信号などの通信信号を、プロセッサ９０２と処理システム９００中の他の構成要素との間で送信するために、１つ又は複数のインターフェース・バス９１０と結合される。少なくとも１つの実施例では、１つの実施例におけるインターフェース・バス９１０は、ダイレクト・メディア・インターフェース（「ＤＭＩ」：Ｄｉｒｅｃｔ Ｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）バスのバージョンなどのプロセッサ・バスであり得る。少なくとも１つの実施例では、インターフェース・バス９１０は、ＤＭＩバスに限定されず、１つ又は複数の周辺構成要素相互接続バス（たとえば、「ＰＣＩ」：Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ、ＰＣＩ Ｅｘｐｒｅｓｓ（「ＰＣＩｅ」））、メモリ・バス、又は他のタイプのインターフェース・バスを含み得る。少なくとも１つの実施例では、（１つ又は複数の）プロセッサ９０２は、統合されたメモリ・コントローラ９１６と、プラットフォーム・コントローラ・ハブ９３０とを含む。少なくとも１つの実施例では、メモリ・コントローラ９１６は、メモリ・デバイスと処理システム９００の他の構成要素との間の通信を容易にし、プラットフォーム・コントローラ・ハブ（「ＰＣＨ」：ｐｌａｔｆｏｒｍ ｃｏｎｔｒｏｌｌｅｒ ｈｕｂ）９３０は、ローカル入力／出力（「Ｉ／Ｏ」：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）バスを介してＩ／Ｏデバイスへの接続を提供する。

【0058】

少なくとも１つの実施例では、メモリ・デバイス９２０は、ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」：ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）デバイス、スタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」：ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）デバイス、フラッシュ・メモリ・デバイス、相変化メモリ・デバイス、又はプロセッサ・メモリとして働くのに好適な性能を有する何らかの他のメモリ・デバイスであり得る。少なくとも１つの実施例では、メモリ・デバイス９２０は、１つ又は複数のプロセッサ９０２がアプリケーション又はプロセスを実行するときの使用のためのデータ９２２及び命令９２１を記憶するために、処理システム９００のためのシステム・メモリとして動作することができる。少なくとも１つの実施例では、メモリ・コントローラ９１６はまた、随意の外部グラフィックス・プロセッサ９１２と結合し、外部グラフィックス・プロセッサ９１２は、グラフィックス動作及びメディア動作を実施するために、プロセッサ９０２中の１つ又は複数のグラフィックス・プロセッサ９０８と通信し得る。少なくとも１つの実施例では、ディスプレイ・デバイス９１１は、（１つ又は複数の）プロセッサ９０２に接続することができる。少なくとも１つの実施例では、ディスプレイ・デバイス９１１は、モバイル電子デバイス又はラップトップ・デバイスの場合のような内部ディスプレイ・デバイス、或いは、ディスプレイ・インターフェース（たとえば、ＤｉｓｐｌａｙＰｏｒｔなど）を介して取り付けられた外部ディスプレイ・デバイスのうちの１つ又は複数を含むことができる。少なくとも１つの実施例では、ディスプレイ・デバイス９１１は、仮想現実（「ＶＲ」：ｖｉｒｔｕａｌ ｒｅａｌｉｔｙ）アプリケーション又は拡張現実（「ＡＲ」：ａｕｇｍｅｎｔｅｄ ｒｅａｌｉｔｙ）アプリケーションにおいて使用するための立体ディスプレイ・デバイスなどの頭部装着型ディスプレイ（「ＨＭＤ」：ｈｅａｄ ｍｏｕｎｔｅｄ ｄｉｓｐｌａｙ）を含むことができる。

【0059】

少なくとも１つの実施例では、プラットフォーム・コントローラ・ハブ９３０は、周辺機器が高速Ｉ／Ｏバスを介してメモリ・デバイス９２０及びプロセッサ９０２に接続することを可能にする。少なくとも１つの実施例では、Ｉ／Ｏ周辺機器は、限定はしないが、オーディオ・コントローラ９４６と、ネットワーク・コントローラ９３４と、ファームウェア・インターフェース９２８と、ワイヤレス・トランシーバ９２６と、タッチ・センサ９２５と、データ・ストレージ・デバイス９２４（たとえば、ハード・ディスク・ドライブ、フラッシュ・メモリなど）とを含む。少なくとも１つの実施例では、データ・ストレージ・デバイス９２４は、ストレージ・インターフェース（たとえば、ＳＡＴＡ）を介して、或いはＰＣＩ又はＰＣＩｅなどの周辺バスを介して、接続することができる。少なくとも１つの実施例では、タッチ・センサ９２５は、タッチ・スクリーン・センサ、圧力センサ、又は指紋センサを含むことができる。少なくとも１つの実施例では、ワイヤレス・トランシーバ９２６は、Ｗｉ－Ｆｉトランシーバ、Ｂｌｕｅｔｏｏｔｈトランシーバ、或いは３Ｇ、４Ｇ、又はロング・ターム・エボリューション（「ＬＴＥ」：Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）トランシーバなどのモバイル・ネットワーク・トランシーバであり得る。少なくとも１つの実施例では、ファームウェア・インターフェース９２８は、システム・ファームウェアとの通信を可能にし、たとえば、ユニファイド・エクステンシブル・ファームウェア・インターフェース（「ＵＥＦＩ」：ｕｎｉｆｉｅｄ ｅｘｔｅｎｓｉｂｌｅ ｆｉｒｍｗａｒｅ ｉｎｔｅｒｆａｃｅ）であり得る。少なくとも１つの実施例では、ネットワーク・コントローラ９３４は、ワイヤード・ネットワークへのネットワーク接続を可能にすることができる。少なくとも１つの実施例では、高性能ネットワーク・コントローラ（図示せず）は、インターフェース・バス９１０と結合する。少なくとも１つの実施例では、オーディオ・コントローラ９４６は、マルチチャネル高精細度オーディオ・コントローラである。少なくとも１つの実施例では、処理システム９００は、レガシー（たとえば、パーソナル・システム２（「ＰＳ／２」：Ｐｅｒｓｏｎａｌ Ｓｙｓｔｅｍ ２））デバイスを処理システム９００に結合するための随意のレガシーＩ／Ｏコントローラ９４０を含む。少なくとも１つの実施例では、プラットフォーム・コントローラ・ハブ９３０は、キーボードとマウス９４３との組合せ、カメラ９４４、又は他のＵＳＢ入力デバイスなど、１つ又は複数のユニバーサル・シリアル・バス（「ＵＳＢ」：Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）コントローラ９４２接続入力デバイスにも接続することができる。

【0060】

少なくとも１つの実施例では、メモリ・コントローラ９１６及びプラットフォーム・コントローラ・ハブ９３０のインスタンスが、外部グラフィックス・プロセッサ９１２などの慎重な外部グラフィックス・プロセッサに組み込まれ得る。少なくとも１つの実施例では、プラットフォーム・コントローラ・ハブ９３０及び／又はメモリ・コントローラ９１６は、１つ又は複数のプロセッサ９０２の外部にあり得る。たとえば、少なくとも１つの実施例では、処理システム９００は、外部のメモリ・コントローラ９１６とプラットフォーム・コントローラ・ハブ９３０とを含むことができ、それらは、（１つ又は複数の）プロセッサ９０２と通信しているシステム・チップセット内のメモリ・コントローラ・ハブ及び周辺コントローラ・ハブとして構成され得る。

【0061】

図１０は、少なくとも１つの実施例による、コンピュータ・システム１０００を示す。少なくとも１つの実施例では、コンピュータ・システム１０００は、相互接続されたデバイス及び構成要素をもつシステム、ＳＯＣ、又は何らかの組合せであり得る。少なくとも１つの実施例では、コンピュータ・システム１０００は、命令を実行するための実行ユニットを含み得るプロセッサ１００２とともに形成される。少なくとも１つの実施例では、コンピュータ・システム１０００は、限定はしないが、データを処理するためのアルゴリズムを実施するための論理を含む実行ユニットを採用するための、プロセッサ１００２などの構成要素を含み得る。少なくとも１つの実施例では、コンピュータ・システム１０００は、カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎから入手可能なＰＥＮＴＩＵＭ（登録商標）プロセッサ・ファミリー、Ｘｅｏｎ（商標）、Ｉｔａｎｉｕｍ（登録商標）、ＸＳｃａｌｅ（商標）及び／又はＳｔｒｏｎｇＡＲＭ（商標）、Ｉｎｔｅｌ（登録商標）Ｃｏｒｅ（商標）、又はＩｎｔｅｌ（登録商標）Ｎｅｒｖａｎａ（商標）マイクロプロセッサなどのプロセッサを含み得るが、（他のマイクロプロセッサ、エンジニアリング・ワークステーション、セット・トップ・ボックスなどを有するＰＣを含む）他のシステムも使用され得る。少なくとも１つの実施例では、コンピュータ・システム１０００は、ワシントン州レドモンドのＭｉｃｒｏｓｏｆｔ Ｃｏｒｐｏｒａｔｉｏｎから入手可能なＷＩＮＤＯＷＳ（登録商標）オペレーティング・システムのあるバージョンを実行し得るが、他のオペレーティング・システム（たとえば、ＵＮＩＸ（登録商標）及びＬｉｎｕｘ（登録商標））、組み込みソフトウェア、及び／又はグラフィカル・ユーザ・インターフェースも使用され得る。少なくとも１つの実施例では、コンピュータ・システム１０００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェアを含む。少なくとも１つの実施例では、コンピュータ・システム１０００は、実行されたとき、コンピュータ・システム１０００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0062】

少なくとも１つの実施例では、コンピュータ・システム１０００は、ハンドヘルド・デバイス及び組み込みアプリケーションなど、他のデバイスにおいて使用され得る。ハンドヘルド・デバイスのいくつかの実例は、セルラー・フォン、インターネット・プロトコル・デバイス、デジタル・カメラ、パーソナル・デジタル・アシスタント（「ＰＤＡ」：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、及びハンドヘルドＰＣを含む。少なくとも１つの実施例では、組み込みアプリケーションは、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、ＳｏＣ、ネットワーク・コンピュータ（「ＮｅｔＰＣ」：ｎｅｔｗｏｒｋ ｃｏｍｐｕｔｅｒ）、セット・トップ・ボックス、ネットワーク・ハブ、ワイド・エリア・ネットワーク（「ＷＡＮ」：ｗｉｄｅ ａｒｅａ ｎｅｔｗｏｒｋ）スイッチ、又は１つ又は複数の命令を実施し得る任意の他のシステムを含み得る。

【0063】

少なくとも１つの実施例では、コンピュータ・システム１０００は、限定はしないが、プロセッサ１００２を含み得、プロセッサ１００２は、限定はしないが、コンピュート・ユニファイド・デバイス・アーキテクチャ（「ＣＵＤＡ」：Ｃｏｍｐｕｔｅ Ｕｎｉｆｉｅｄ Ｄｅｖｉｃｅ Ａｒｃｈｉｔｅｃｔｕｒｅ）（ＣＵＤＡ（登録商標）は、カリフォルニア州サンタクララのＮＶＩＤＩＡ Ｃｏｒｐｏｒａｔｉｏｎによって開発される）プログラムを実行するように構成され得る、１つ又は複数の実行ユニット１００８を含み得る。少なくとも１つの実施例では、ＣＵＤＡプログラムは、ＣＵＤＡプログラミング言語で書かれたソフトウェア・アプリケーションの少なくとも一部分である。少なくとも１つの実施例では、コンピュータ・システム１０００は、シングル・プロセッサ・デスクトップ又はサーバ・システムである。少なくとも１つの実施例では、コンピュータ・システム１０００は、マルチプロセッサ・システムであり得る。少なくとも１つの実施例では、プロセッサ１００２は、限定はしないが、ＣＩＳＣマイクロプロセッサ、ＲＩＳＣマイクロプロセッサ、ＶＬＩＷマイクロプロセッサ、命令セットの組合せを実装するプロセッサ、又は、たとえばデジタル信号プロセッサなど、任意の他のプロセッサ・デバイスを含み得る。少なくとも１つの実施例では、プロセッサ１００２は、プロセッサ・バス１０１０に結合され得、プロセッサ・バス１０１０は、プロセッサ１００２とコンピュータ・システム１０００中の他の構成要素との間でデータ信号を送信し得る。

【0064】

少なくとも１つの実施例では、プロセッサ１００２は、限定はしないが、レベル１（「Ｌ１」）の内部キャッシュ・メモリ（「キャッシュ」）１００４を含み得る。少なくとも１つの実施例では、プロセッサ１００２は、単一の内部キャッシュ又は複数のレベルの内部キャッシュを有し得る。少なくとも１つの実施例では、キャッシュ・メモリは、プロセッサ１００２の外部に存在し得る。少なくとも１つの実施例では、プロセッサ１００２は、内部キャッシュと外部キャッシュの両方の組合せをも含み得る。少なくとも１つの実施例では、レジスタ・ファイル１００６は、限定はしないが、整数レジスタ、浮動小数点レジスタ、ステータス・レジスタ、及び命令ポインタ・レジスタを含む様々なレジスタに、異なるタイプのデータを記憶し得る。

【0065】

少なくとも１つの実施例では、限定はしないが、整数演算及び浮動小数点演算を実施するための論理を含む実行ユニット１００８も、プロセッサ１００２中に存在し得る。プロセッサ１００２は、いくつかのマクロ命令のためのマイクロコードを記憶するマイクロコード（「ｕコード」）読取り専用メモリ（「ＲＯＭ」：ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）をも含み得る。少なくとも１つの実施例では、実行ユニット１００８は、パック命令セット１００９に対処するための論理を含み得る。少なくとも１つの実施例では、パック命令セット１００９を、命令を実行するための関連する回路要素とともに汎用プロセッサ１００２の命令セットに含めることによって、多くのマルチメディア・アプリケーションによって使用される演算が、汎用プロセッサ１００２中のパック・データを使用して実施され得る。少なくとも１つの実施例では、多くのマルチメディア・アプリケーションが、パック・データの演算を実施するためにプロセッサのデータ・バスの全幅を使用することによって加速され、より効率的に実行され得、これは、一度に１つのデータ要素ずつ１つ又は複数の演算を実施するために、プロセッサのデータ・バスにわたってより小さい単位のデータを転送する必要をなくし得る。

【0066】

少なくとも１つの実施例では、実行ユニット１００８はまた、マイクロコントローラ、組み込みプロセッサ、グラフィックス・デバイス、ＤＳＰ、及び他のタイプの論理回路において使用され得る。少なくとも１つの実施例では、コンピュータ・システム１０００は、限定はしないが、メモリ１０２０を含み得る。少なくとも１つの実施例では、メモリ１０２０は、ＤＲＡＭデバイス、ＳＲＡＭデバイス、フラッシュ・メモリ・デバイス、又は他のメモリ・デバイスとして実装され得る。メモリ１０２０は、プロセッサ１００２によって実行され得るデータ信号によって表される（１つ又は複数の）命令１０１９及び／又はデータ１０２１を記憶し得る。

【0067】

少なくとも１つの実施例では、システム論理チップが、プロセッサ・バス１０１０及びメモリ１０２０に結合され得る。少なくとも１つの実施例では、システム論理チップは、限定はしないが、メモリ・コントローラ・ハブ（「ＭＣＨ」：ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ ｈｕｂ）１０１６を含み得、プロセッサ１００２は、プロセッサ・バス１０１０を介してＭＣＨ１０１６と通信し得る。少なくとも１つの実施例では、ＭＣＨ１０１６は、命令及びデータ・ストレージのための、並びにグラフィックス・コマンド、データ及びテクスチャのストレージのための、高帯域幅メモリ経路１０１８をメモリ１０２０に提供し得る。少なくとも１つの実施例では、ＭＣＨ１０１６は、プロセッサ１００２と、メモリ１０２０と、コンピュータ・システム１０００中の他の構成要素との間でデータ信号をダイレクトし、プロセッサ・バス１０１０と、メモリ１０２０と、システムＩ／Ｏ１０２２との間でデータ信号をブリッジし得る。少なくとも１つの実施例では、システム論理チップは、グラフィックス・コントローラに結合するためのグラフィックス・ポートを提供し得る。少なくとも１つの実施例では、ＭＣＨ１０１６は、高帯域幅メモリ経路１０１８を通してメモリ１０２０に結合され得、グラフィックス／ビデオ・カード１０１２は、アクセラレーテッド・グラフィックス・ポート（「ＡＧＰ」：Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ）相互接続１０１４を介してＭＣＨ１０１６に結合され得る。

【0068】

少なくとも１つの実施例では、コンピュータ・システム１０００は、ＭＣＨ１０１６をＩ／Ｏコントローラ・ハブ（「ＩＣＨ」）１０３０に結合するためのプロプライエタリ・ハブ・インターフェース・バスである、システムＩ／Ｏ１０２２を使用し得る。少なくとも１つの実施例では、ＩＣＨ１０３０は、ローカルＩ／Ｏバスを介していくつかのＩ／Ｏデバイスに直接接続を提供し得る。少なくとも１つの実施例では、ローカルＩ／Ｏバスは、限定はしないが、周辺機器をメモリ１０２０、チップセット、及びプロセッサ１００２に接続するための高速Ｉ／Ｏバスを含み得る。実例は、限定はしないが、オーディオ・コントローラ１０２９と、ファームウェア・ハブ（「フラッシュＢＩＯＳ」）１０２８と、ワイヤレス・トランシーバ１０２６と、データ・ストレージ１０２４と、ユーザ入力インターフェース１０２５及びキーボード・インターフェースを含んでいるレガシーＩ／Ｏコントローラ１０２３と、ＵＳＢなどのシリアル拡張ポート１０２７と、ネットワーク・コントローラ１０３４とを含み得る。データ・ストレージ１０２４は、ハード・ディスク・ドライブ、フロッピー（登録商標）・ディスク・ドライブ、ＣＤ－ＲＯＭデバイス、フラッシュ・メモリ・デバイス、又は他の大容量ストレージ・デバイスを備え得る。

【0069】

少なくとも１つの実施例では、図１０は、相互接続されたハードウェア・デバイス又は「チップ」を含むシステムを示す。少なくとも１つの実施例では、図１０は、例示的なＳｏＣを示し得る。少なくとも１つの実施例では、図１０に示されているデバイスは、プロプライエタリ相互接続、標準相互接続（たとえば、ＰＣＩｅ）、又はそれらの何らかの組合せで相互接続され得る。少なくとも１つの実施例では、システム１０００の１つ又は複数の構成要素は、コンピュート・エクスプレス・リンク（「ＣＸＬ」：ｃｏｍｐｕｔｅ ｅｘｐｒｅｓｓ ｌｉｎｋ）相互接続を使用して相互接続される。

【0070】

図１１は、少なくとも１つの実施例による、システム１１００を示す。少なくとも１つの実施例では、システム１１００は、プロセッサ１１１０を利用する電子デバイスである。少なくとも１つの実施例では、システム１１００は、たとえば、限定はしないが、ノートブック、タワー・サーバ、ラック・サーバ、ブレード・サーバ、１つ又は複数のオンプレミス又はクラウド・サービス・プロバイダに通信可能に結合されたエッジ・デバイス、ラップトップ、デスクトップ、タブレット、モバイル・デバイス、電話、組み込みコンピュータ、又は任意の他の好適な電子デバイスであり得る。

【0071】

少なくとも１つの実施例では、システム１１００は、限定はしないが、任意の好適な数又は種類の構成要素、周辺機器、モジュール、又はデバイスに通信可能に結合されたプロセッサ１１１０を含み得る。少なくとも１つの実施例では、プロセッサ１１１０は、Ｉ^２Ｃバス、システム管理バス（「ＳＭＢｕｓ」：Ｓｙｓｔｅｍ Ｍａｎａｇｅｍｅｎｔ Ｂｕｓ）、ロー・ピン・カウント（「ＬＰＣ」：Ｌｏｗ Ｐｉｎ Ｃｏｕｎｔ）バス、シリアル周辺インターフェース（「ＳＰＩ」：Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、高精細度オーディオ（「ＨＤＡ」：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ａｕｄｉｏ）バス、シリアル・アドバンス・テクノロジー・アタッチメント（「ＳＡＴＡ」：Ｓｅｒｉａｌ Ａｄｖａｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）バス、ＵＳＢ（バージョン１、２、３）、又はユニバーサル非同期受信機／送信機（「ＵＡＲＴ」：Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）バスなど、バス又はインターフェースを使用して結合される。少なくとも１つの実施例では、図１１は、相互接続されたハードウェア・デバイス又は「チップ」を含むシステムを示す。少なくとも１つの実施例では、図１１は、例示的なＳｏＣを示し得る。少なくとも１つの実施例では、図１１に示されているデバイスは、プロプライエタリ相互接続、標準相互接続（たとえば、ＰＣＩｅ）又はそれらの何らかの組合せで相互接続され得る。少なくとも１つの実施例では、図１１の１つ又は複数の構成要素は、ＣＸＬ相互接続を使用して相互接続される。少なくとも１つの実施例では、システム１１００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェアを含む。少なくとも１つの実施例では、システム１１００は、実行されたとき、システム１１００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0072】

少なくとも１つの実施例では、図１１は、ディスプレイ１１２４、タッチ・スクリーン１１２５、タッチ・パッド１１３０、ニア・フィールド通信ユニット（「ＮＦＣ」：Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）１１４５、センサ・ハブ１１４０、熱センサ１１４６、エクスプレス・チップセット（「ＥＣ」：Ｅｘｐｒｅｓｓ Ｃｈｉｐｓｅｔ）１１３５、トラステッド・プラットフォーム・モジュール（「ＴＰＭ」：Ｔｒｕｓｔｅｄ Ｐｌａｔｆｏｒｍ Ｍｏｄｕｌｅ）１１３８、ＢＩＯＳ／ファームウェア／フラッシュ・メモリ（「ＢＩＯＳ、ＦＷフラッシュ」：ＢＩＯＳ／ｆｉｒｍｗａｒｅ／ｆｌａｓｈ ｍｅｍｏｒｙ）１１２２、ＤＳＰ１１６０、ソリッド・ステート・ディスク（「ＳＳＤ」：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）又はハード・ディスク・ドライブ（「ＨＤＤ」：Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）１１２０、ワイヤレス・ローカル・エリア・ネットワーク・ユニット（「ＷＬＡＮ」：ｗｉｒｅｌｅｓｓ ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）１１５０、Ｂｌｕｅｔｏｏｔｈユニット１１５２、ワイヤレス・ワイド・エリア・ネットワーク・ユニット（「ＷＷＡＮ」：Ｗｉｒｅｌｅｓｓ Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）１１５６、全地球測位システム（「ＧＰＳ」：Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）１１５５、ＵＳＢ３．０カメラなどのカメラ（「ＵＳＢ３．０カメラ」）１１５４、或いは、たとえばＬＰＤＤＲ３規格において実装された低電力ダブル・データ・レート（「ＬＰＤＤＲ」：Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリ・ユニット（「ＬＰＤＤＲ３」）１１１５を含み得る。これらの構成要素は、各々、任意の好適な様式で実装され得る。

【0073】

少なくとも１つの実施例では、上記で説明された構成要素を通して、他の構成要素がプロセッサ１１１０に通信可能に結合され得る。少なくとも１つの実施例では、加速度計１１４１と、周囲光センサ（「ＡＬＳ」：Ａｍｂｉｅｎｔ Ｌｉｇｈｔ Ｓｅｎｓｏｒ）１１４２と、コンパス１１４３と、ジャイロスコープ１１４４とが、センサ・ハブ１１４０に通信可能に結合され得る。少なくとも１つの実施例では、熱センサ１１３９と、ファン１１３７と、キーボード１１３６と、タッチ・パッド１１３０とが、ＥＣ１１３５に通信可能に結合され得る。少なくとも１つの実施例では、スピーカー１１６３と、ヘッドフォン１１６４と、マイクロフォン（「ｍｉｃ」）１１６５とが、オーディオ・ユニット（「オーディオ・コーデック及びクラスｄアンプ」）１１６２に通信可能に結合され得、オーディオ・ユニット１１６２は、ＤＳＰ１１６０に通信可能に結合され得る。少なくとも１つの実施例では、オーディオ・ユニット１１６２は、たとえば、限定はしないが、オーディオ・コーダ／デコーダ（「コーデック」）及びクラスＤ増幅器を含み得る。少なくとも１つの実施例では、ＳＩＭカード（「ＳＩＭ」）１１５７は、ＷＷＡＮユニット１１５６に通信可能に結合され得る。少なくとも１つの実施例では、ＷＬＡＮユニット１１５０及びＢｌｕｅｔｏｏｔｈユニット１１５２などの構成要素、並びにＷＷＡＮユニット１１５６は、次世代フォーム・ファクタ（「ＮＧＦＦ」：Ｎｅｘｔ Ｇｅｎｅｒａｔｉｏｎ Ｆｏｒｍ Ｆａｃｔｏｒ）において実装され得る。

【0074】

図１２は、少なくとも１つの実施例による、例示的な集積回路１２００を示す。少なくとも１つの実施例では、例示的な集積回路１２００は、１つ又は複数のＩＰコアを使用して作製され得るＳｏＣである。少なくとも１つの実施例では、集積回路１２００は、１つ又は複数のアプリケーション・プロセッサ１２０５（たとえば、ＣＰＵ、ＤＰＵ）、少なくとも１つのグラフィックス・プロセッサ１２１０を含み、追加として、画像プロセッサ１２１５及び／又はビデオ・プロセッサ１２２０を含み得、それらのいずれも、モジュール式ＩＰコアであり得る。少なくとも１つの実施例では、集積回路１２００は、ＵＳＢコントローラ１２２５、ＵＡＲＴコントローラ１２３０、ＳＰＩ／ＳＤＩＯコントローラ１２３５、及びＩ^２Ｓ／Ｉ^２Ｃコントローラ１２４０を含む周辺機器又はバス論理を含む。少なくとも１つの実施例では、集積回路１２００は、高精細度マルチメディア・インターフェース（「ＨＤＭＩ（登録商標）」：ｈｉｇｈ－ｄｅｆｉｎｉｔｉｏｎ ｍｕｌｔｉｍｅｄｉａ ｉｎｔｅｒｆａｃｅ）コントローラ１２５０及びモバイル・インダストリ・プロセッサ・インターフェース（「ＭＩＰＩ」：ｍｏｂｉｌｅ ｉｎｄｕｓｔｒｙ ｐｒｏｃｅｓｓｏｒ ｉｎｔｅｒｆａｃｅ）ディスプレイ・インターフェース１２５５のうちの１つ又は複数に結合されたディスプレイ・デバイス１２４５を含むことができる。少なくとも１つの実施例では、フラッシュ・メモリとフラッシュ・メモリ・コントローラとを含むフラッシュ・メモリ・サブシステム１２６０によって、ストレージが提供され得る。少なくとも１つの実施例では、ＳＤＲＡＭ又はＳＲＡＭメモリ・デバイスへのアクセスのために、メモリ・コントローラ１２６５を介してメモリ・インターフェースが提供され得る。少なくとも１つの実施例では、いくつかの集積回路は、追加として、組み込みセキュリティ・エンジン１２７０を含む。少なくとも１つの実施例では、例示的な集積回路１２００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、１つ又は複数の回路を含む。少なくとも１つの実施例では、例示的な集積回路１２００は、実行されたとき、例示的な集積回路１２００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するための１つ又は複数の回路を含む。

【0075】

図１３は、少なくとも１つの実施例による、コンピューティング・システム１３００を示す。少なくとも１つの実施例では、コンピューティング・システム１３００は、メモリ・ハブ１３０５を含み得る相互接続経路を介して通信する１つ又は複数のプロセッサ１３０２とシステム・メモリ１３０４とを有する処理サブシステム１３０１を含む。少なくとも１つの実施例では、メモリ・ハブ１３０５は、チップセット構成要素内の別個の構成要素であり得るか、又は１つ又は複数のプロセッサ１３０２内に組み込まれ得る。少なくとも１つの実施例では、メモリ・ハブ１３０５は、通信リンク１３０６を介してＩ／Ｏサブシステム１３１１と結合する。少なくとも１つの実施例では、Ｉ／Ｏサブシステム１３１１は、コンピューティング・システム１３００が１つ又は複数の入力デバイス１３０８からの入力を受信することを可能にすることができるＩ／Ｏハブ１３０７を含む。少なくとも１つの実施例では、Ｉ／Ｏハブ１３０７は、１つ又は複数のプロセッサ１３０２中に含まれ得るディスプレイ・コントローラが、１つ又は複数のディスプレイ・デバイス１３１０Ａに出力を提供することを可能にすることができる。少なくとも１つの実施例では、Ｉ／Ｏハブ１３０７と結合された１つ又は複数のディスプレイ・デバイス１３１０Ａは、ローカルの、内部の、又は組み込まれたディスプレイ・デバイスを含むことができる。少なくとも１つの実施例では、コンピューティング・システム１３００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、コンピューティング・システム１３００は、実行されたとき、コンピューティング・システム１３００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0076】

少なくとも１つの実施例では、処理サブシステム１３０１は、バス又は他の通信リンク１３１３を介してメモリ・ハブ１３０５に結合された１つ又は複数の並列プロセッサ１３１２を含む。少なくとも１つの実施例では、通信リンク１３１３は、限定はしないがＰＣＩｅなど、任意の数の規格ベースの通信リンク技術又はプロトコルのうちの１つであり得るか、或いはベンダー固有の通信インターフェース又は通信ファブリックであり得る。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１３１２は、メニー・インテグレーテッド・コア・プロセッサなど、多数の処理コア及び／又は処理クラスタを含むことができる、算出に集中した並列又はベクトル処理システムを形成する。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１３１２は、グラフィックス処理サブシステムを形成し、グラフィックス処理サブシステムは、Ｉ／Ｏハブ１３０７を介して結合された１つ又は複数のディスプレイ・デバイス１３１０Ａのうちの１つにピクセルを出力することができる。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１３１２はまた、ディスプレイ・コントローラと、１つ又は複数のディスプレイ・デバイス１３１０Ｂへの直接接続を可能にするためのディスプレイ・インターフェース（図示せず）とを含むことができる。

【0077】

少なくとも１つの実施例では、システム・ストレージ・ユニット１３１４は、Ｉ／Ｏハブ１３０７に接続して、コンピューティング・システム１３００のためのストレージ機構を提供することができる。少なくとも１つの実施例では、Ｉ／Ｏハブ１３０７と、プラットフォームに組み込まれ得るネットワーク・アダプタ１３１８及び／又はワイヤレス・ネットワーク・アダプタ１３１９などの他の構成要素、並びに１つ又は複数のアドイン・デバイス１３２０を介して追加され得る様々な他のデバイスとの間の接続を可能にするためのインターフェース機構を提供するために、Ｉ／Ｏスイッチ１３１６が使用され得る。少なくとも１つの実施例では、ネットワーク・アダプタ１３１８は、イーサネット（登録商標）・アダプタ又は別のワイヤード・ネットワーク・アダプタであり得る。少なくとも１つの実施例では、ワイヤレス・ネットワーク・アダプタ１３１９は、Ｗｉ－Ｆｉ、Ｂｌｕｅｔｏｏｔｈ、ＮＦＣ、又は１つ又は複数のワイヤレス無線を含む他のネットワーク・デバイスのうちの１つ又は複数を含むことができる。

【0078】

少なくとも１つの実施例では、コンピューティング・システム１３００は、ＵＳＢ又は他のポート接続、光学ストレージ・ドライブ、ビデオ・キャプチャ・デバイスなどを含む、Ｉ／Ｏハブ１３０７にも接続され得る、明示的に示されていない他の構成要素を含むことができる。少なくとも１つの実施例では、図１３中の様々な構成要素を相互接続する通信経路が、ＰＣＩベースのプロトコル（たとえば、ＰＣＩｅ）などの任意の好適なプロトコル、或いはＮＶＬｉｎｋ高速相互接続などの他のバス又はポイントツーポイント通信インターフェース及び／又は（１つ又は複数の）プロトコル、或いは相互接続プロトコルを使用して、実装され得る。

【0079】

少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１３１２は、たとえばビデオ出力回路要素を含むグラフィックス及びビデオ処理のために最適化された回路要素を組み込み、グラフィックス処理ユニット（「ＧＰＵ」：ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）を構成する。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１３１２は、汎用処理のために最適化された回路要素を組み込む。少なくとも実施例では、コンピューティング・システム１３００の構成要素は、単一の集積回路上の１つ又は複数の他のシステム要素と統合され得る。たとえば、少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１３１２、メモリ・ハブ１３０５、（１つ又は複数の）プロセッサ１３０２、及びＩ／Ｏハブ１３０７は、ＳｏＣ集積回路に組み込まれ得る。少なくとも１つの実施例では、コンピューティング・システム１３００の構成要素は、システム・イン・パッケージ（「ＳＩＰ」：ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）構成を形成するために、単一のパッケージに組み込まれ得る。少なくとも１つの実施例では、コンピューティング・システム１３００の構成要素の少なくとも一部分は、マルチチップ・モジュール（「ＭＣＭ」：ｍｕｌｔｉ－ｃｈｉｐ ｍｏｄｕｌｅ）に組み込まれ得、マルチチップ・モジュールは、他のマルチチップ・モジュールと相互接続されてモジュール式コンピューティング・システムにすることができる。少なくとも１つの実施例では、Ｉ／Ｏサブシステム１３１１及びディスプレイ・デバイス１３１０Ｂは、コンピューティング・システム１３００から省略される。

【0080】

処理システム
以下の図は、限定はしないが、少なくとも１つの実施例を実装するために使用され得る、例示的な処理システムを記載する。

【0081】

図１４は、少なくとも１つの実施例による、加速処理ユニット（「ＡＰＵ」：ａｃｃｅｌｅｒａｔｅｄ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１４００を示す。少なくとも１つの実施例では、ＡＰＵ１４００は、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＡＰＵ１４００は、ＣＵＤＡプログラムなど、アプリケーション・プログラムを実行するように構成され得る。少なくとも１つの実施例では、ＡＰＵ１４００は、限定はしないが、コア複合体１４１０と、グラフィックス複合体１４４０と、ファブリック１４６０と、Ｉ／Ｏインターフェース１４７０と、メモリ・コントローラ１４８０と、ディスプレイ・コントローラ１４９２と、マルチメディア・エンジン１４９４とを含む。少なくとも１つの実施例では、ＡＰＵ１４００は、限定はしないが、任意の数のコア複合体１４１０と、任意の数のグラフィックス複合体１４５０と、任意の数のディスプレイ・コントローラ１４９２と、任意の数のマルチメディア・エンジン１４９４とを、任意の組合せで含み得る。説明目的のために、同様のオブジェクトの複数のインスタンスは、オブジェクトを識別する参照番号と、必要な場合にインスタンスを識別する括弧付きの番号とともに、本明細書で示される。少なくとも１つの実施例では、ＡＰＵ１４００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、ＡＰＵ１４００は、実行されたとき、ＡＰＵ１４００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0082】

少なくとも１つの実施例では、コア複合体１４１０はＣＰＵであり、グラフィックス複合体１４４０はＧＰＵであり、ＡＰＵ１４００は、限定はしないが、単一のチップ上に１４１０及び１４４０を組み込む処理ユニットである。少なくとも１つの実施例では、いくつかのタスクは、コア複合体１４１０に割り当てられ得、他のタスクは、グラフィックス複合体１４４０に割り当てられ得る。少なくとも１つの実施例では、コア複合体１４１０は、オペレーティング・システムなど、ＡＰＵ１４００に関連するメイン制御ソフトウェアを実行するように構成される。少なくとも１つの実施例では、コア複合体１４１０は、ＡＰＵ１４００のマスタ・プロセッサであり、他のプロセッサの動作を制御し、協調させる。少なくとも１つの実施例では、コア複合体１４１０は、グラフィックス複合体１４４０の動作を制御するコマンドを発行する。少なくとも１つの実施例では、コア複合体１４１０は、ＣＵＤＡソース・コードから導出されたホスト実行可能コードを実行するように構成され得、グラフィックス複合体１４４０は、ＣＵＤＡソース・コードから導出されたデバイス実行可能コードを実行するように構成され得る。

【0083】

少なくとも１つの実施例では、コア複合体１４１０は、限定はしないが、コア１４２０（１）～１４２０（４）と、Ｌ３キャッシュ１４３０とを含む。少なくとも１つの実施例では、コア複合体１４１０は、限定はしないが、任意の数のコア１４２０と、任意の数及びタイプのキャッシュとを、任意の組合せで含み得る。少なくとも１つの実施例では、コア１４２０は、特定の命令セット・アーキテクチャ（「ＩＳＡ」：ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ａｒｃｈｉｔｅｃｔｕｒｅ）の命令を実行するように構成される。少なくとも１つの実施例では、各コア１４２０はＣＰＵコアである。

【0084】

少なくとも１つの実施例では、各コア１４２０は、限定はしないが、フェッチ／復号ユニット１４２２と、整数実行エンジン１４２４と、浮動小数点実行エンジン１４２６と、Ｌ２キャッシュ１４２８とを含む。少なくとも１つの実施例では、フェッチ／復号ユニット１４２２は、命令をフェッチし、そのような命令を復号し、マイクロ・オペレーションを生成し、整数実行エンジン１４２４と浮動小数点実行エンジン１４２６とに別個のマイクロ命令をディスパッチする。少なくとも１つの実施例では、フェッチ／復号ユニット１４２２は、同時に、あるマイクロ命令を整数実行エンジン１４２４にディスパッチし、別のマイクロ命令を浮動小数点実行エンジン１４２６にディスパッチすることができる。少なくとも１つの実施例では、整数実行エンジン１４２４は、限定はしないが、整数及びメモリ演算を実行する。少なくとも１つの実施例では、浮動小数点エンジン１４２６は、限定はしないが、浮動小数点及びベクトル演算を実行する。少なくとも１つの実施例では、フェッチ復号ユニット１４２２は、整数実行エンジン１４２４と浮動小数点実行エンジン１４２６の両方を置き換える単一の実行エンジンに、マイクロ命令をディスパッチする。

【0085】

少なくとも１つの実施例では、ｉがコア１４２０の特定のインスタンスを表す整数である、各コア１４２０（ｉ）は、コア１４２０（ｉ）中に含まれるＬ２キャッシュ１４２８（ｉ）にアクセスし得る。少なくとも１つの実施例では、ｊがコア複合体１４１０の特定のインスタンスを表す整数である、コア複合体１４１０（ｊ）中に含まれる各コア１４２０は、コア複合体１４１０（ｊ）中に含まれるＬ３キャッシュ１４３０（ｊ）を介して、コア複合体１４１０（ｊ）中に含まれる他のコア１４２０に接続される。少なくとも１つの実施例では、ｊがコア複合体１４１０の特定のインスタンスを表す整数である、コア複合体１４１０（ｊ）中に含まれるコア１４２０は、コア複合体１４１０（ｊ）中に含まれるＬ３キャッシュ１４３０（ｊ）のすべてにアクセスすることができる。少なくとも１つの実施例では、Ｌ３キャッシュ１４３０は、限定はしないが、任意の数のスライスを含み得る。

【0086】

少なくとも１つの実施例では、グラフィックス複合体１４４０は、高度並列様式でコンピュート動作を実施するように構成され得る。少なくとも１つの実施例では、グラフィックス複合体１４４０は、描画コマンド、ピクセル動作、幾何学的算出、及びディスプレイに画像をレンダリングすることに関連する他の動作など、グラフィックス・パイプライン動作を実行するように構成される。少なくとも１つの実施例では、グラフィックス複合体１４４０は、グラフィックに関係しない動作を実行するように構成される。少なくとも１つの実施例では、グラフィックス複合体１４４０は、グラフィックに関係する動作とグラフィックに関係しない動作の両方を実行するように構成される。

【0087】

少なくとも１つの実施例では、グラフィックス複合体１４４０は、限定はしないが、任意の数のコンピュート・ユニット１４５０と、Ｌ２キャッシュ１４４２とを含む。少なくとも１つの実施例では、コンピュート・ユニット１４５０は、Ｌ２キャッシュ１４４２を共有する。少なくとも１つの実施例では、Ｌ２キャッシュ１４４２は区分けされる。少なくとも１つの実施例では、グラフィックス複合体１４４０は、限定はしないが、任意の数のコンピュート・ユニット１４５０と、（ゼロを含む）任意の数及びタイプのキャッシュとを含む。少なくとも１つの実施例では、グラフィックス複合体１４４０は、限定はしないが、任意の量の専用グラフィックス・ハードウェアを含む。

【0088】

少なくとも１つの実施例では、各コンピュート・ユニット１４５０は、限定はしないが、任意の数のＳＩＭＤユニット１４５２と、共有メモリ１４５４とを含む。少なくとも１つの実施例では、各ＳＩＭＤユニット１４５２は、ＳＩＭＤアーキテクチャを実装し、動作を並列に実施するように構成され得る。少なくとも１つの実施例では、各コンピュート・ユニット１４５０は、任意の数のスレッド・ブロックを実行し得るが、各スレッド・ブロックは、単一のコンピュート・ユニット１４５０上で実行する。少なくとも１つの実施例では、スレッド・ブロックは、限定はしないが、任意の数の実行のスレッドを含む。少なくとも１つの実施例では、ワークグループは、スレッド・ブロックである。少なくとも１つの実施例では、各ＳＩＭＤユニット１４５２は、異なるワープを実行する。少なくとも１つの実施例では、ワープは、スレッドのグループ（たとえば、１６個のスレッド）であり、ここで、ワープ中の各スレッドは、単一のスレッド・ブロックに属し、命令の単一のセットに基づいて、データの異なるセットを処理するように構成される。少なくとも１つの実施例では、ワープ中の１つ又は複数のスレッドを無効にするために、プレディケーションが使用され得る。少なくとも１つの実施例では、レーンはスレッドである。少なくとも１つの実施例では、ワーク・アイテムはスレッドである。少なくとも１つの実施例では、ウェーブフロントはワープである。少なくとも１つの実施例では、スレッド・ブロック中の異なるウェーブフロントは、互いに同期し、共有メモリ１４５４を介して通信し得る。

【0089】

少なくとも１つの実施例では、ファブリック１４６０は、コア複合体１４１０、グラフィックス複合体１４４０、Ｉ／Ｏインターフェース１４７０、メモリ・コントローラ１４８０、ディスプレイ・コントローラ１４９２、及びマルチメディア・エンジン１４９４にわたるデータ及び制御送信を容易にするシステム相互接続である。少なくとも１つの実施例では、ＡＰＵ１４００は、限定はしないが、ファブリック１４６０に加えて又はそれの代わりに、任意の量及びタイプのシステム相互接続を含み得、それは、ＡＰＵ１４００の内部又は外部にあり得る、任意の数及びタイプの直接又は間接的にリンクされた構成要素にわたるデータ及び制御送信を容易にする。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１４７０は、任意の数及びタイプのＩ／Ｏインターフェース（たとえば、ＰＣＩ、ＰＣＩ－Ｅｘｔｅｎｄｅｄ（「ＰＣＩ－Ｘ」）、ＰＣＩｅ、ギガビット・イーサネット（登録商標）（「ＧＢＥ」：ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標））、ＵＳＢなど）を表す。少なくとも１つの実施例では、様々なタイプの周辺デバイスが、Ｉ／Ｏインターフェース１４７０に結合される。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１４７０に結合される周辺デバイスは、限定はしないが、キーボード、マウス、プリンタ、スキャナ、ジョイスティック又は他のタイプのゲーム・コントローラ、メディア記録デバイス、外部ストレージ・デバイス、ネットワーク・インターフェース・カードなどを含み得る。

【0090】

少なくとも１つの実施例では、ディスプレイ・コントローラＡＭＤ９２は、液晶ディスプレイ（「ＬＣＤ」：ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）デバイスなど、１つ又は複数のディスプレイ・デバイス上に画像を表示する。少なくとも１つの実施例では、マルチメディア・エンジン１４９４は、限定はしないが、ビデオ・デコーダ、ビデオ・エンコーダ、画像信号プロセッサなど、マルチメディアに関係する任意の量及びタイプの回路要素を含む。少なくとも１つの実施例では、メモリ・コントローラ１４８０は、ＡＰＵ１４００と統一システム・メモリ１４９０との間のデータ転送を容易にする。少なくとも１つの実施例では、コア複合体１４１０とグラフィックス複合体１４４０とは、統一システム・メモリ１４９０を共有する。

【0091】

少なくとも１つの実施例では、ＡＰＵ１４００は、限定はしないが、１つの構成要素に専用であるか又は複数の構成要素の間で共有され得る、任意の量及びタイプのメモリ・コントローラ１４８０及びメモリ・デバイス（たとえば、共有メモリ１４５４）を含む、メモリ・サブシステムを実装する。少なくとも１つの実施例では、ＡＰＵ１４００は、限定はしないが、１つ又は複数のキャッシュ・メモリ（たとえば、Ｌ２キャッシュ１５２８、Ｌ３キャッシュ１４３０、及びＬ２キャッシュ１４４２）を含む、キャッシュ・サブシステムを実装し、１つ又は複数のキャッシュ・メモリは、各々、任意の数の構成要素（たとえば、コア１４２０、コア複合体１４１０、ＳＩＭＤユニット１４５２、コンピュート・ユニット１４５０、及びグラフィックス複合体１４４０）に対してプライベートであるか、又は任意の数の構成要素間で共有され得る。

【0092】

図１５は、少なくとも１つの実施例による、ＣＰＵ１５００を示す。少なくとも１つの実施例では、ＣＰＵ１５００は、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＣＰＵ１５００は、アプリケーション・プログラムを実行するように構成され得る。少なくとも１つの実施例では、ＣＰＵ１５００は、オペレーティング・システムなど、メイン制御ソフトウェアを実行するように構成される。少なくとも１つの実施例では、ＣＰＵ１５００は、外部ＧＰＵ（図示せず）の動作を制御するコマンドを発行する。少なくとも１つの実施例では、ＣＰＵ１５００は、ＣＵＤＡソース・コードから導出されたホスト実行可能コードを実行するように構成され得、外部ＧＰＵは、そのようなＣＵＤＡソース・コードから導出されたデバイス実行可能コードを実行するように構成され得る。少なくとも１つの実施例では、ＣＰＵ１５００は、限定はしないが、任意の数のコア複合体１５１０と、ファブリック１５６０と、Ｉ／Ｏインターフェース１５７０と、メモリ・コントローラ１５８０とを含む。少なくとも１つの実施例では、ＣＰＵ１５００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、ＣＰＵ１５００は、実行されたとき、ＣＰＵ１５００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0093】

少なくとも１つの実施例では、コア複合体１５１０は、限定はしないが、コア１５２０（１）～１５２０（４）と、Ｌ３キャッシュ１５３０とを含む。少なくとも１つの実施例では、コア複合体１５１０は、限定はしないが、任意の数のコア１５２０と、任意の数及びタイプのキャッシュとを、任意の組合せで含み得る。少なくとも１つの実施例では、コア１５２０は、特定のＩＳＡの命令を実行するように構成される。少なくとも１つの実施例では、各コア１５２０はＣＰＵコアである。

【0094】

少なくとも１つの実施例では、各コア１５２０は、限定はしないが、フェッチ／復号ユニット１５２２と、整数実行エンジン１５２４と、浮動小数点実行エンジン１５２６と、Ｌ２キャッシュ１５２８とを含む。少なくとも１つの実施例では、フェッチ／復号ユニット１５２２は、命令をフェッチし、そのような命令を復号し、マイクロ・オペレーションを生成し、整数実行エンジン１５２４と浮動小数点実行エンジン１５２６とに別個のマイクロ命令をディスパッチする。少なくとも１つの実施例では、フェッチ／復号ユニット１５２２は、同時に、あるマイクロ命令を整数実行エンジン１５２４にディスパッチし、別のマイクロ命令を浮動小数点実行エンジン１５２６にディスパッチすることができる。少なくとも１つの実施例では、整数実行エンジン１５２４は、限定はしないが、整数及びメモリ演算を実行する。少なくとも１つの実施例では、浮動小数点エンジン１５２６は、限定はしないが、浮動小数点及びベクトル演算を実行する。少なくとも１つの実施例では、フェッチ復号ユニット１５２２は、整数実行エンジン１５２４と浮動小数点実行エンジン１５２６の両方を置き換える単一の実行エンジンに、マイクロ命令をディスパッチする。

【0095】

少なくとも１つの実施例では、ｉがコア１５２０の特定のインスタンスを表す整数である、各コア１５２０（ｉ）は、コア１５２０（ｉ）中に含まれるＬ２キャッシュ１５２８（ｉ）にアクセスし得る。少なくとも１つの実施例では、ｊがコア複合体１５１０の特定のインスタンスを表す整数である、コア複合体１５１０（ｊ）中に含まれる各コア１５２０は、コア複合体１５１０（ｊ）中に含まれるＬ３キャッシュ１５３０（ｊ）を介して、コア複合体１５１０（ｊ）中の他のコア１５２０に接続される。少なくとも１つの実施例では、ｊがコア複合体１５１０の特定のインスタンスを表す整数である、コア複合体１５１０（ｊ）中に含まれるコア１５２０は、コア複合体１５１０（ｊ）中に含まれるＬ３キャッシュ１５３０（ｊ）のすべてにアクセスすることができる。少なくとも１つの実施例では、Ｌ３キャッシュ１５３０は、限定はしないが、任意の数のスライスを含み得る。

【0096】

少なくとも１つの実施例では、ファブリック１５６０は、コア複合体１５１０（１）～１５１０（Ｎ）（ここで、Ｎは０よりも大きい整数である）、Ｉ／Ｏインターフェース１５７０、及びメモリ・コントローラ１５８０にわたるデータ及び制御送信を容易にするシステム相互接続である。少なくとも１つの実施例では、ＣＰＵ１５００は、限定はしないが、ファブリック１５６０に加えて又はそれの代わりに、任意の量及びタイプのシステム相互接続を含み得、それは、ＣＰＵ１５００の内部又は外部にあり得る、任意の数及びタイプの直接又は間接的にリンクされた構成要素にわたるデータ及び制御送信を容易にする。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１５７０は、任意の数及びタイプのＩ／Ｏインターフェース（たとえば、ＰＣＩ、ＰＣＩ－Ｘ、ＰＣＩｅ、ＧＢＥ、ＵＳＢなど）を表す。少なくとも１つの実施例では、様々なタイプの周辺デバイスが、Ｉ／Ｏインターフェース１５７０に結合される。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１５７０に結合される周辺デバイスは、限定はしないが、ディスプレイ、キーボード、マウス、プリンタ、スキャナ、ジョイスティック又は他のタイプのゲーム・コントローラ、メディア記録デバイス、外部ストレージ・デバイス、ネットワーク・インターフェース・カードなどを含み得る。

【0097】

少なくとも１つの実施例では、メモリ・コントローラ１５８０は、ＣＰＵ１５００とシステム・メモリ１５９０との間のデータ転送を容易にする。少なくとも１つの実施例では、コア複合体１５１０とグラフィックス複合体１５４０とは、システム・メモリ１５９０を共有する。少なくとも１つの実施例では、ＣＰＵ１５００は、限定はしないが、１つの構成要素に専用であるか又は複数の構成要素の間で共有され得る、任意の量及びタイプのメモリ・コントローラ１５８０及びメモリ・デバイスを含む、メモリ・サブシステムを実装する。少なくとも１つの実施例では、ＣＰＵ１５００は、限定はしないが、１つ又は複数のキャッシュ・メモリ（たとえば、Ｌ２キャッシュ１５２８及びＬ３キャッシュ１５３０）を含む、キャッシュ・サブシステムを実装し、１つ又は複数のキャッシュ・メモリは、各々、任意の数の構成要素（たとえば、コア１５２０及びコア複合体１５１０）に対してプライベートであるか、又は任意の数の構成要素間で共有され得る。

【0098】

図１６は、少なくとも１つの実施例による、例示的なアクセラレータ統合スライス１６９０を示す。本明細書で使用される「スライス」は、アクセラレータ統合回路の処理リソースの指定部分を備える。少なくとも１つの実施例では、アクセラレータ統合回路は、グラフィックス加速モジュール中に含まれる複数のグラフィックス処理エンジンの代わりに、キャッシュ管理、メモリ・アクセス、コンテキスト管理、及び割込み管理サービスを提供する。グラフィックス処理エンジンは、各々、別個のＧＰＵを備え得る。代替的に、グラフィックス処理エンジンは、ＧＰＵ内に、グラフィックス実行ユニット、メディア処理エンジン（たとえば、ビデオ・エンコーダ／デコーダ）、サンプラ、及びｂｌｉｔエンジンなど、異なるタイプのグラフィックス処理エンジンを備え得る。少なくとも１つの実施例では、グラフィックス加速モジュールは、複数のグラフィックス処理エンジンをもつＧＰＵであり得る。少なくとも１つの実施例では、グラフィックス処理エンジンは、共通のパッケージ、ライン・カード、又はチップ上に組み込まれた個々のＧＰＵであり得る。少なくとも１つの実施例では、アクセラレータ統合スライス１６９０は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、アクセラレータ統合スライス１６９０は、実行されたとき、アクセラレータ統合スライス１６９０に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0099】

システム・メモリ１６１４内のアプリケーション実効アドレス空間１６８２は、プロセス要素１６８３を記憶する。一実施例では、プロセス要素１６８３は、プロセッサ１６０７上で実行されるアプリケーション１６８０からのＧＰＵ呼出し１６８１に応答して、記憶される。プロセス要素１６８３は、対応するアプリケーション１６８０のプロセス状態を含んでいる。プロセス要素１６８３に含まれているワーク記述子（「ＷＤ」：ｗｏｒｋ ｄｅｓｃｒｉｐｔｏｒ）１６８４は、アプリケーションによって要求される単一のジョブであり得るか、又はジョブのキューに対するポインタを含んでいることがある。少なくとも１つの実施例では、ＷＤ１６８４は、アプリケーション実効アドレス空間１６８２におけるジョブ要求キューに対するポインタである。

【0100】

グラフィックス加速モジュール１６４６及び／又は個々のグラフィックス処理エンジンは、システム中のプロセスのすべて又はサブセットによって共有され得る。少なくとも１つの実施例では、プロセス状態を設定し、ＷＤ１６８４をグラフィックス加速モジュール１６４６に送出して、仮想化環境中でジョブを開始するためのインフラストラクチャが、含められ得る。

【0101】

少なくとも１つの実施例では、専用プロセス・プログラミング・モデルは、実装固有である。このモデルでは、単一のプロセスが、グラフィックス加速モジュール１６４６又は個々のグラフィックス処理エンジンを所有する。グラフィックス加速モジュール１６４６が単一のプロセスによって所有されるので、ハイパーバイザは、所有パーティションについてアクセラレータ統合回路を初期化し、グラフィックス加速モジュール１６４６が割り当てられたとき、オペレーティング・システムは、所有プロセスについてアクセラレータ統合回路を初期化する。

【0102】

動作時、アクセラレータ統合スライス１６９０中のＷＤフェッチ・ユニット１６９１は、グラフィックス加速モジュール１６４６の１つ又は複数のグラフィックス処理エンジンによって行われるべきであるワークの指示を含む、次のＷＤ１６８４をフェッチする。示されているように、ＷＤ１６８４からのデータは、レジスタ１６４５に記憶され、メモリ管理ユニット（「ＭＭＵ」：ｍｅｍｏｒｙ ｍａｎａｇｅｍｅｎｔ ｕｎｉｔ）１６３９、割込み管理回路１６４７、及び／又はコンテキスト管理回路１６４８によって使用され得る。たとえば、ＭＭＵ１６３９の一実施例は、ＯＳ仮想アドレス空間１６８５内のセグメント／ページ・テーブル１６８６にアクセスするためのセグメント／ページ・ウォーク回路要素を含む。割込み管理回路１６４７は、グラフィックス加速モジュール１６４６から受信された割込みイベント（「ＩＮＴ」：ｉｎｔｅｒｒｕｐｔ）１６９２を処理し得る。グラフィックス動作を実施するとき、グラフィックス処理エンジンによって生成された実効アドレス１６９３は、ＭＭＵ１６３９によって実アドレスにトランスレートされる。

【0103】

一実施例では、レジスタ１６４５の同じセットが、各グラフィックス処理エンジン、及び／又はグラフィックス加速モジュール１６４６について複製され、ハイパーバイザ又はオペレーティング・システムによって初期化され得る。これらの複製されたレジスタの各々は、アクセラレータ統合スライス１６９０中に含められ得る。ハイパーバイザによって初期化され得る例示的なレジスタが、表１に示されている。

【表1】

【0104】

オペレーティング・システムによって初期化され得る例示的なレジスタが、表２に示されている。

【表2】

【0105】

一実施例では、各ＷＤ１６８４は、特定のグラフィックス加速モジュール１６４６及び／又は特定のグラフィックス処理エンジンに固有である。ＷＤ１６８４は、ワークを行うためにグラフィックス処理エンジンによって必要とされるすべての情報を含んでいるか、又は、ＷＤ１６８４は、完了されるべきワークのコマンド・キューをアプリケーションが設定したメモリ・ロケーションに対するポインタであり得る。

【0106】

図１７Ａ～図１７Ｂは、少なくとも１つの実施例による、例示的なグラフィックス・プロセッサを示す。少なくとも１つの実施例では、例示的なグラフィックス・プロセッサのうちのいずれかは、１つ又は複数のＩＰコアを使用して作製され得る。示されているものに加えて、少なくとも１つの実施例では、追加のグラフィックス・プロセッサ／コア、周辺インターフェース・コントローラ、又は汎用プロセッサ・コアを含む他の論理及び回路が含まれ得る。少なくとも１つの実施例では、例示的なグラフィックス・プロセッサは、ＳｏＣ内での使用のためのものである。

【0107】

図１７Ａは、少なくとも１つの実施例による、１つ又は複数のＩＰコアを使用して作製され得るＳｏＣ集積回路の例示的なグラフィックス・プロセッサ１７１０を示す。図１７Ｂは、少なくとも１つの実施例による、１つ又は複数のＩＰコアを使用して作製され得るＳｏＣ集積回路の追加の例示的なグラフィックス・プロセッサ１７４０を示す。少なくとも１つの実施例では、図１７Ａのグラフィックス・プロセッサ１７１０は、低電力グラフィックス・プロセッサ・コアである。少なくとも１つの実施例では、図１７Ｂのグラフィックス・プロセッサ１７４０は、より高性能のグラフィックス・プロセッサ・コアである。少なくとも１つの実施例では、グラフィックス・プロセッサ１７１０、１７４０の各々は、図１２のグラフィックス・プロセッサ１２１０の変形態であり得る。少なくとも１つの実施例では、グラフィックス・プロセッサ１７１０は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、グラフィックス・プロセッサ１７１０は、実行されたとき、グラフィックス・プロセッサ１７１０に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0108】

少なくとも１つの実施例では、グラフィックス・プロセッサ１７１０は、頂点プロセッサ１７０５と、１つ又は複数のフラグメント・プロセッサ１７１５Ａ～１７１５Ｎ（たとえば、１７１５Ａ、１７１５Ｂ、１７１５Ｃ、１７１５Ｄ～１７１５Ｎ－１、及び１７１５Ｎ）とを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ１７１０は、別個の論理を介して異なるシェーダ・プログラムを実行することができ、それにより、頂点プロセッサ１７０５は、頂点シェーダ・プログラムのための動作を実行するように最適化され、１つ又は複数のフラグメント・プロセッサ１７１５Ａ～１７１５Ｎは、フラグメント又はピクセル・シェーダ・プログラムのためのフラグメント（たとえば、ピクセル）シェーディング動作を実行する。少なくとも１つの実施例では、頂点プロセッサ１７０５は、３Ｄグラフィックス・パイプラインの頂点処理段階を実施し、プリミティブ及び頂点データを生成する。少なくとも１つの実施例では、（１つ又は複数の）フラグメント・プロセッサ１７１５Ａ～１７１５Ｎは、頂点プロセッサ１７０５によって生成されたプリミティブ及び頂点データを使用して、ディスプレイ・デバイス上に表示されるフレームバッファを作り出す。少なくとも１つの実施例では、（１つ又は複数の）フラグメント・プロセッサ１７１５Ａ～１７１５Ｎは、ＯｐｅｎＧＬ ＡＰＩにおいて提供されるようなフラグメント・シェーダ・プログラムを実行するように最適化され、ＯｐｅｎＧＬ ＡＰＩは、Ｄｉｒｅｃｔ ３Ｄ ＡＰＩにおいて提供されるようなピクセル・シェーダ・プログラムと同様の動作を実施するために使用され得る。

【0109】

少なくとも１つの実施例では、グラフィックス・プロセッサ１７１０は、追加として、１つ又は複数のＭＭＵ１７２０Ａ～１７２０Ｂと、（１つ又は複数の）キャッシュ１７２５Ａ～１７２５Ｂと、（１つ又は複数の）回路相互接続１７３０Ａ～１７３０Ｂとを含む。少なくとも１つの実施例では、１つ又は複数のＭＭＵ１７２０Ａ～１７２０Ｂは、頂点プロセッサ１７０５及び／又は（１つ又は複数の）フラグメント・プロセッサ１７１５Ａ～１７１５Ｎを含む、グラフィックス・プロセッサ１７１０のための仮想－物理アドレス・マッピングを提供し、それらは、１つ又は複数のキャッシュ１７２５Ａ～１７２５Ｂに記憶された頂点又は画像／テクスチャ・データに加えて、メモリに記憶された頂点又は画像／テクスチャ・データを参照し得る。少なくとも１つの実施例では、１つ又は複数のＭＭＵ１７２０Ａ～１７２０Ｂは、図１２の１つ又は複数のアプリケーション・プロセッサ１２０５、画像プロセッサ１２１５、及び／又はビデオ・プロセッサ１２２０に関連付けられた１つ又は複数のＭＭＵを含む、システム内の他のＭＭＵと同期され得、それにより、各プロセッサ１２０５～１２２０は、共有又は統一仮想メモリ・システムに参加することができる。少なくとも１つの実施例では、１つ又は複数の回路相互接続１７３０Ａ～１７３０Ｂは、グラフィックス・プロセッサ１７１０が、ＳｏＣの内部バスを介して又は直接接続を介してのいずれかで、ＳｏＣ内の他のＩＰコアとインターフェースすることを可能にする。

【0110】

少なくとも１つの実施例では、グラフィックス・プロセッサ１７４０は、図１７Ａのグラフィックス・プロセッサ１７１０の１つ又は複数のＭＭＵ１７２０Ａ～１７２０Ｂと、キャッシュ１７２５Ａ～１７２５Ｂと、回路相互接続１７３０Ａ～１７３０Ｂとを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ１７４０は、１つ又は複数のシェーダ・コア１７５５Ａ～１７５５Ｎ（たとえば、１７５５Ａ、１７５５Ｂ、１７５５Ｃ、１７５５Ｄ、１７５５Ｅ、１７５５Ｆ～１７５５Ｎ－１、及び１７５５Ｎ）を含み、１つ又は複数のシェーダ・コア１７５５Ａ～１７５５Ｎは、単一のコア、又はタイプ、又はコアが、頂点シェーダ、フラグメント・シェーダ、及び／又はコンピュート・シェーダを実装するためのシェーダ・プログラム・コードを含むすべてのタイプのプログラマブル・シェーダ・コードを実行することができる統一シェーダ・コア・アーキテクチャを提供する。少なくとも１つの実施例では、シェーダ・コアの数は変動することができる。少なくとも１つの実施例では、グラフィックス・プロセッサ１７４０は、１つ又は複数のシェーダ・コア１７５５Ａ～１７５５Ｎに実行スレッドをディスパッチするためのスレッド・ディスパッチャとして作用するコア間タスク・マネージャ１７４５と、たとえばシーン内のローカル空間コヒーレンスを利用するため、又は内部キャッシュの使用を最適化するために、シーンについてのレンダリング動作が画像空間において細分化される、タイル・ベースのレンダリングのためのタイリング動作を加速するためのタイリング・ユニット１７５８とを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ１７４０は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、グラフィックス・プロセッサ１７４０は、実行されたとき、グラフィックス・プロセッサ１７４０に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0111】

図１８Ａは、少なくとも１つの実施例による、グラフィックス・コア１８００を示す。少なくとも１つの実施例では、グラフィックス・コア１８００は、図１２のグラフィックス・プロセッサ１２１０内に含まれ得る。少なくとも１つの実施例では、グラフィックス・コア１８００は、図１７Ｂの場合のような統一シェーダ・コア１７５５Ａ～１７５５Ｎであり得る。少なくとも１つの実施例では、グラフィックス・コア１８００は、共有命令キャッシュ１８０２と、テクスチャ・ユニット１８１８と、キャッシュ／共有メモリ１８２０とを含み、それらは、グラフィックス・コア１８００内の実行リソースに共通である。少なくとも１つの実施例では、グラフィックス・コア１８００は、複数のスライス１８０１Ａ～１８０１Ｎ、又は各コアについてのパーティションを含むことができ、グラフィックス・プロセッサは、グラフィックス・コア１８００の複数のインスタンスを含むことができる。スライス１８０１Ａ～１８０１Ｎは、ローカル命令キャッシュ１８０４Ａ～１８０４Ｎと、スレッド・スケジューラ１８０６Ａ～１８０６Ｎと、スレッド・ディスパッチャ１８０８Ａ～１８０８Ｎと、レジスタのセット１８１０Ａ～１８１０Ｎとを含むサポート論理を含むことができる。少なくとも１つの実施例では、スライス１８０１Ａ～１８０１Ｎは、追加機能ユニット（「ＡＦＵ」：ａｄｄｉｔｉｏｎａｌ ｆｕｎｃｔｉｏｎ ｕｎｉｔ）１８１２Ａ～１８１２Ｎ、浮動小数点ユニット（「ＦＰＵ」：ｆｌｏａｔｉｎｇ－ｐｏｉｎｔ ｕｎｉｔ）１８１４Ａ～１８１４Ｎ、整数算術論理ユニット（「ＡＬＵ」：ｉｎｔｅｇｅｒ ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１８１６～１８１６Ｎ、アドレス算出ユニット（「ＡＣＵ」：ａｄｄｒｅｓｓ ｃｏｍｐｕｔａｔｉｏｎａｌ ｕｎｉｔ）１８１３Ａ～１８１３Ｎ、倍精度浮動小数点ユニット（「ＤＰＦＰＵ」：ｄｏｕｂｌｅ－ｐｒｅｃｉｓｉｏｎ ｆｌｏａｔｉｎｇ－ｐｏｉｎｔ ｕｎｉｔ）１８１５Ａ～１８１５Ｎ、及び行列処理ユニット（「ＭＰＵ」：ｍａｔｒｉｘ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１８１７Ａ～１８１７Ｎのセットを含むことができる。少なくとも１つの実施例では、グラフィックス・コア１８００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、グラフィックス・コア１８００は、実行されたとき、グラフィックス・コア１８００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0112】

少なくとも１つの実施例では、ＦＰＵ１８１４Ａ～１８１４Ｎは、単精度（３２ビット）及び半精度（１６ビット）の浮動小数点演算を実施することができ、ＤＰＦＰＵ１８１５Ａ～１８１５Ｎは、倍精度（６４ビット）の浮動小数点演算を実施する。少なくとも１つの実施例では、ＡＬＵ１８１６Ａ～１８１６Ｎは、８ビット、１６ビット、及び３２ビットの精度で可変精度整数演算を実施することができ、混合精度演算のために構成され得る。少なくとも１つの実施例では、ＭＰＵ１８１７Ａ～１８１７Ｎも、半精度浮動小数点演算と８ビット整数演算とを含む、混合精度行列演算のために構成され得る。少なくとも１つの実施例では、ＭＰＵ１８１７～１８１７Ｎは、加速汎用行列－行列乗算（「ＧＥＭＭ」：ｇｅｎｅｒａｌ ｍａｔｒｉｘ ｔｏ ｍａｔｒｉｘ ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）のサポートを可能にすることを含む、ＣＵＤＡプログラムを加速するための様々な行列演算を実施することができる。少なくとも１つの実施例では、ＡＦＵ１８１２Ａ～１８１２Ｎは、三角関数演算（たとえば、サイン、コサインなど）を含む、浮動小数点ユニット又は整数ユニットによってサポートされていない追加の論理演算を実施することができる。

【0113】

図１８Ｂは、少なくとも１つの実施例による、汎用グラフィックス処理ユニット（「ＧＰＧＰＵ」：ｇｅｎｅｒａｌ－ｐｕｒｐｏｓｅ ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１８３０を示す。少なくとも１つの実施例では、ＧＰＧＰＵ１８３０は、高度並列であり、マルチチップ・モジュール上での導入に好適である。少なくとも１つの実施例では、ＧＰＧＰＵ１８３０は、高度並列コンピュート動作がＧＰＵのアレイによって実施されることを可能にするように構成され得る。少なくとも１つの実施例では、ＧＰＧＰＵ１８３０は、ＣＵＤＡプログラムのための実行時間を改善するためにマルチＧＰＵクラスタを作成するために、ＧＰＧＰＵ１８３０の他のインスタンスに直接リンクされ得る。少なくとも１つの実施例では、ＧＰＧＰＵ１８３０は、ホスト・プロセッサとの接続を可能にするためのホスト・インターフェース１８３２を含む。少なくとも１つの実施例では、ホスト・インターフェース１８３２は、ＰＣＩｅインターフェースである。少なくとも１つの実施例では、ホスト・インターフェース１８３２は、ベンダー固有の通信インターフェース又は通信ファブリックであり得る。少なくとも１つの実施例では、ＧＰＧＰＵ１８３０は、ホスト・プロセッサからコマンドを受信し、グローバル・スケジューラ１８３４を使用して、それらのコマンドに関連付けられた実行スレッドを、コンピュート・クラスタ１８３６Ａ～１８３６Ｈのセットに分散させる。少なくとも１つの実施例では、コンピュート・クラスタ１８３６Ａ～１８３６Ｈは、キャッシュ・メモリ１８３８を共有する。少なくとも１つの実施例では、キャッシュ・メモリ１８３８は、コンピュート・クラスタ１８３６Ａ～１８３６Ｈ内のキャッシュ・メモリのためのより高レベルのキャッシュとして働くことができる。少なくとも１つの実施例では、ＧＰＧＰＵ１８３０は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、ＧＰＧＰＵ１８３０は、実行されたとき、ＧＰＧＰＵ１８３０に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0114】

少なくとも１つの実施例では、ＧＰＧＰＵ１８３０は、メモリ・コントローラ１８４２Ａ～１８４２Ｂのセットを介してコンピュート・クラスタ１８３６Ａ～１８３６Ｈと結合されたメモリ１８４４Ａ～１８４４Ｂを含む。少なくとも１つの実施例では、メモリ１８４４Ａ～１８４４Ｂは、ＤＲＡＭ、又は、グラフィックス・ダブル・データ・レート（「ＧＤＤＲ」：ｇｒａｐｈｉｃｓ ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）メモリを含む同期グラフィックス・ランダム・アクセス・メモリ（「ＳＧＲＡＭ」：ｓｙｎｃｈｒｏｎｏｕｓ ｇｒａｐｈｉｃｓ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などのグラフィックス・ランダム・アクセス・メモリを含む、様々なタイプのメモリ・デバイスを含むことができる。

【0115】

少なくとも１つの実施例では、コンピュート・クラスタ１８３６Ａ～１８３６Ｈは、各々、図１８Ａのグラフィックス・コア１８００などのグラフィックス・コアのセットを含み、グラフィックス・コアのセットは、ＣＵＤＡプログラムに関連する算出に適したものを含む、様々な精度で算出動作を実施することができる複数のタイプの整数及び浮動小数点論理ユニットを含むことができる。たとえば、少なくとも１つの実施例では、コンピュート・クラスタ１８３６Ａ～１８３６Ｈの各々における浮動小数点ユニットの少なくともサブセットは、１６ビット又は３２ビットの浮動小数点演算を実施するように構成され得、浮動小数点ユニットの異なるサブセットは、６４ビットの浮動小数点演算を実施するように構成され得る。

【0116】

少なくとも１つの実施例では、ＧＰＧＰＵ１８３０の複数のインスタンスは、コンピュート・クラスタとして動作するように構成され得る。コンピュート・クラスタ１８３６Ａ～１８３６Ｈは、同期及びデータ交換のための任意の技術的に実現可能な通信技法を実装し得る。少なくとも１つの実施例では、ＧＰＧＰＵ１８３０の複数のインスタンスは、ホスト・インターフェース１８３２を介して通信する。少なくとも１つの実施例では、ＧＰＧＰＵ１８３０は、Ｉ／Ｏハブ１８３９を含み、Ｉ／Ｏハブ１８３９は、ＧＰＧＰＵ１８３０を、ＧＰＧＰＵ１８３０の他のインスタンスへの直接接続を可能にするＧＰＵリンク１８４０と結合する。少なくとも１つの実施例では、ＧＰＵリンク１８４０は、ＧＰＧＰＵ１８３０の複数のインスタンス間での通信及び同期を可能にする専用ＧＰＵ－ＧＰＵブリッジに結合される。少なくとも１つの実施例では、ＧＰＵリンク１８４０は、他のＧＰＧＰＵ１８３０又は並列プロセッサにデータを送信及び受信するために高速相互接続と結合される。少なくとも１つの実施例では、ＧＰＧＰＵ１８３０の複数のインスタンスは、別個のデータ処理システムに位置し、ホスト・インターフェース１８３２を介してアクセス可能であるネットワーク・デバイスを介して通信する。少なくとも１つの実施例では、ＧＰＵリンク１８４０は、ホスト・インターフェース１８３２に加えて、又はその代替として、ホスト・プロセッサへの接続を可能にするように構成され得る。少なくとも１つの実施例では、ＧＰＧＰＵ１８３０は、ＣＵＤＡプログラムを実行するように構成され得る。

【0117】

図１９Ａは、少なくとも１つの実施例による、並列プロセッサ１９００を示す。少なくとも１つの実施例では、並列プロセッサ１９００の様々な構成要素は、プログラマブル・プロセッサ、特定用途向け集積回路（「ＡＳＩＣ」：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、又はＦＰＧＡなど、１つ又は複数の集積回路デバイスを使用して実装され得る。

【0118】

少なくとも１つの実施例では、並列プロセッサ１９００は並列処理ユニット１９０２を含む。少なくとも１つの実施例では、並列処理ユニット１９０２は、並列処理ユニット１９０２の他のインスタンスを含む、他のデバイスとの通信を可能にするＩ／Ｏユニット１９０４を含む。少なくとも１つの実施例では、Ｉ／Ｏユニット１９０４は、他のデバイスに直接接続され得る。少なくとも１つの実施例では、Ｉ／Ｏユニット１９０４は、メモリ・ハブ１９０５など、ハブ又はスイッチ・インターフェースの使用を介して他のデバイスと接続する。少なくとも１つの実施例では、メモリ・ハブ１９０５とＩ／Ｏユニット１９０４との間の接続は、通信リンクを形成する。少なくとも１つの実施例では、Ｉ／Ｏユニット１９０４は、ホスト・インターフェース１９０６及びメモリ・クロスバー１９１６と接続し、ホスト・インターフェース１９０６は、処理動作を実施することを対象とするコマンドを受信し、メモリ・クロスバー１９１６は、メモリ動作を実施することを対象とするコマンドを受信する。少なくとも１つの実施例では、並列プロセッサ１９００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、並列プロセッサ１９００は、実行されたとき、並列プロセッサ１９００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0119】

少なくとも１つの実施例では、ホスト・インターフェース１９０６が、Ｉ／Ｏユニット１９０４を介してコマンド・バッファを受信したとき、ホスト・インターフェース１９０６は、それらのコマンドを実施するためのワーク動作をフロント・エンド１９０８に向けることができる。少なくとも１つの実施例では、フロント・エンド１９０８はスケジューラ１９１０と結合し、スケジューラ１９１０は、コマンド又は他のワーク・アイテムを処理アレイ１９１２に分散させるように構成される。少なくとも１つの実施例では、スケジューラ１９１０は、処理アレイ１９１２にタスクが分散される前に、処理アレイ１９１２が適切に構成され、有効な状態にあることを確実にする。少なくとも１つの実施例では、スケジューラ１９１０は、マイクロコントローラ上で実行しているファームウェア論理を介して実装される。少なくとも１つの実施例では、マイクロコントローラ実装スケジューラ１９１０は、複雑なスケジューリング及びワーク分散動作を、粗い粒度及び細かい粒度において実施するように構成可能であり、処理アレイ１９１２上で実行しているスレッドの迅速なプリエンプション及びコンテキスト切替えを可能にする。少なくとも１つの実施例では、ホスト・ソフトウェアは、処理アレイ１９１２上でのスケジューリングのためのワークロードを、複数のグラフィックス処理ドアベルのうちの１つを介して証明することができる。少なくとも１つの実施例では、ワークロードは、次いで、スケジューラ１９１０を含むマイクロコントローラ内のスケジューラ１９１０論理によって、処理アレイ１９１２にわたって自動的に分散され得る。

【0120】

少なくとも１つの実施例では、処理アレイ１９１２は、最高「Ｎ」個のクラスタ（たとえば、クラスタ１９１４Ａ、クラスタ１９１４Ｂ～クラスタ１９１４Ｎ）を含むことができる。少なくとも１つの実施例では、処理アレイ１９１２の各クラスタ１９１４Ａ～１９１４Ｎは、多数の同時スレッドを実行することができる。少なくとも１つの実施例では、スケジューラ１９１０は、様々なスケジューリング及び／又はワーク分散アルゴリズムを使用して処理アレイ１９１２のクラスタ１９１４Ａ～１９１４Ｎにワークを割り振ることができ、それらのアルゴリズムは、プログラム又は算出の各タイプについて生じるワークロードに応じて変動し得る。少なくとも１つの実施例では、スケジューリングは、スケジューラ１９１０によって動的に対処され得るか、又は処理アレイ１９１２による実行のために構成されたプログラム論理のコンパイル中に、コンパイラ論理によって部分的に支援され得る。少なくとも１つの実施例では、処理アレイ１９１２の異なるクラスタ１９１４Ａ～１９１４Ｎは、異なるタイプのプログラムを処理するために、又は異なるタイプの算出を実施するために割り振られ得る。

【0121】

少なくとも１つの実施例では、処理アレイ１９１２は、様々なタイプの並列処理動作を実施するように構成され得る。少なくとも１つの実施例では、処理アレイ１９１２は、汎用並列コンピュート動作を実施するように構成される。たとえば、少なくとも１つの実施例では、処理アレイ１９１２は、ビデオ及び／又はオーディオ・データをフィルタリングすること、物理動作を含むモデリング動作を実施すること、及びデータ変換を実施することを含む処理タスクを実行するための論理を含むことができる。

【0122】

少なくとも１つの実施例では、処理アレイ１９１２は、並列グラフィックス処理動作を実施するように構成される。少なくとも１つの実施例では、処理アレイ１９１２は、限定はしないが、テクスチャ動作を実施するためのテクスチャ・サンプリング論理、並びにテッセレーション論理及び他の頂点処理論理を含む、そのようなグラフィックス処理動作の実行をサポートするための追加の論理を含むことができる。少なくとも１つの実施例では、処理アレイ１９１２は、限定はしないが、頂点シェーダ、テッセレーション・シェーダ、ジオメトリ・シェーダ、及びピクセル・シェーダなど、グラフィックス処理関係シェーダ・プログラムを実行するように構成され得る。少なくとも１つの実施例では、並列処理ユニット１９０２は、処理のためにＩ／Ｏユニット１９０４を介してシステム・メモリからデータを転送することができる。少なくとも１つの実施例では、処理中に、転送されたデータは、処理中にオンチップ・メモリ（たとえば、並列プロセッサ・メモリ１９２２）に記憶され、次いでシステム・メモリに書き戻され得る。

【0123】

少なくとも１つの実施例では、並列処理ユニット１９０２がグラフィックス処理を実施するために使用されるとき、スケジューラ１９１０は、処理アレイ１９１２の複数のクラスタ１９１４Ａ～１９１４Ｎへのグラフィックス処理動作の分散をより良く可能にするために、処理ワークロードをほぼ等しいサイズのタスクに分割するように構成され得る。少なくとも１つの実施例では、処理アレイ１９１２の部分は、異なるタイプの処理を実施するように構成され得る。たとえば、少なくとも１つの実施例では、表示のために、レンダリングされた画像を作り出すために、第１の部分は、頂点シェーディング及びトポロジ生成を実施するように構成され得、第２の部分は、テッセレーション及びジオメトリ・シェーディングを実施するように構成され得、第３の部分は、ピクセル・シェーディング又は他のスクリーン空間動作を実施するように構成され得る。少なくとも１つの実施例では、クラスタ１９１４Ａ～１９１４Ｎのうちの１つ又は複数によって作り出された中間データは、中間データがさらなる処理のためにクラスタ１９１４Ａ～１９１４Ｎ間で送信されることを可能にするために、バッファに記憶され得る。

【0124】

少なくとも１つの実施例では、処理アレイ１９１２は、実行されるべき処理タスクをスケジューラ１９１０を介して受信することができ、スケジューラ１９１０は、処理タスクを定義するコマンドをフロント・エンド１９０８から受信する。少なくとも１つの実施例では、処理タスクは、処理されるべきデータのインデックス、たとえば、表面（パッチ）データ、プリミティブ・データ、頂点データ、及び／又はピクセル・データ、並びに、データがどのように処理されるべきであるか（たとえば、どのプログラムが実行されるべきであるか）を定義する状態パラメータ及びコマンドを含むことができる。少なくとも１つの実施例では、スケジューラ１９１０は、タスクに対応するインデックスをフェッチするように構成され得るか、又はフロント・エンド１９０８からインデックスを受信し得る。少なくとも１つの実施例では、フロント・エンド１９０８は、入って来るコマンド・バッファ（たとえば、バッチ・バッファ、プッシュ・バッファなど）によって指定されるワークロードが始動される前に、処理アレイ１９１２が有効な状態に構成されることを確実にするように構成され得る。

【0125】

少なくとも１つの実施例では、並列処理ユニット１９０２の１つ又は複数のインスタンスの各々は、並列プロセッサ・メモリ１９２２と結合することができる。少なくとも１つの実施例では、並列プロセッサ・メモリ１９２２は、メモリ・クロスバー１９１６を介してアクセスされ得、メモリ・クロスバー１９１６は、処理アレイ１９１２並びにＩ／Ｏユニット１９０４からメモリ要求を受信することができる。少なくとも１つの実施例では、メモリ・クロスバー１９１６は、メモリ・インターフェース１９１８を介して並列プロセッサ・メモリ１９２２にアクセスすることができる。少なくとも１つの実施例では、メモリ・インターフェース１９１８は、複数のパーティション・ユニット（たとえば、パーティション・ユニット１９２０Ａ、パーティション・ユニット１９２０Ｂ～パーティション・ユニット１９２０Ｎ）を含むことができ、複数のパーティション・ユニットは、各々、並列プロセッサ・メモリ１９２２の一部分（たとえば、メモリ・ユニット）に結合することができる。少なくとも１つの実施例では、パーティション・ユニット１９２０Ａ～１９２０Ｎの数は、メモリ・ユニットの数に等しくなるように構成され、それにより、第１のパーティション・ユニット１９２０Ａは、対応する第１のメモリ・ユニット１９２４Ａを有し、第２のパーティション・ユニット１９２０Ｂは、対応するメモリ・ユニット１９２４Ｂを有し、第Ｎのパーティション・ユニット１９２０Ｎは、対応する第Ｎのメモリ・ユニット１９２４Ｎを有する。少なくとも１つの実施例では、パーティション・ユニット１９２０Ａ～１９２０Ｎの数は、メモリ・デバイスの数に等しくないことがある。

【0126】

少なくとも１つの実施例では、メモリ・ユニット１９２４Ａ～１９２４Ｎは、ＧＤＤＲメモリを含むＳＧＲＡＭなど、ＤＲＡＭ又はグラフィックス・ランダム・アクセス・メモリを含む、様々なタイプのメモリ・デバイスを含むことができる。少なくとも１つの実施例では、メモリ・ユニット１９２４Ａ～１９２４Ｎは、限定はしないが高帯域幅メモリ（「ＨＢＭ」：ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）を含む、３Ｄ積層メモリをも含み得る。少なくとも１つの実施例では、並列プロセッサ・メモリ１９２２の利用可能な帯域幅を効率的に使用するために、フレーム・バッファ又はテクスチャ・マップなどのレンダー・ターゲットが、メモリ・ユニット１９２４Ａ～１９２４Ｎにわたって記憶されて、パーティション・ユニット１９２０Ａ～１９２０Ｎが、各レンダー・ターゲットの部分を並列に書き込むことを可能にし得る。少なくとも１つの実施例では、ローカル・キャッシュ・メモリと併せてシステム・メモリを利用する統一メモリ設計に有利なように、並列プロセッサ・メモリ１９２２のローカル・インスタンスが除外され得る。

【0127】

少なくとも１つの実施例では、処理アレイ１９１２のクラスタ１９１４Ａ～１９１４Ｎのうちのいずれか１つは、並列プロセッサ・メモリ１９２２内のメモリ・ユニット１９２４Ａ～１９２４Ｎのいずれかに書き込まれることになるデータを処理することができる。少なくとも１つの実施例では、メモリ・クロスバー１９１６は、各クラスタ１９１４Ａ～１９１４Ｎの出力を、出力に対して追加の処理動作を実施することができる任意のパーティション・ユニット１９２０Ａ～１９２０Ｎに転送するか、又は別のクラスタ１９１４Ａ～１９１４Ｎに転送するように構成され得る。少なくとも１つの実施例では、各クラスタ１９１４Ａ～１９１４Ｎは、様々な外部メモリ・デバイスから読み取るか、又はそれに書き込むために、メモリ・クロスバー１９１６を通してメモリ・インターフェース１９１８と通信することができる。少なくとも１つの実施例では、メモリ・クロスバー１９１６は、Ｉ／Ｏユニット１９０４と通信するためのメモリ・インターフェース１９１８への接続、並びに、並列プロセッサ・メモリ１９２２のローカル・インスタンスへの接続を有し、これは、異なるクラスタ１９１４Ａ～１９１４Ｎ内の処理ユニットが、システム・メモリ、又は並列処理ユニット１９０２にローカルでない他のメモリと通信することを可能にする。少なくとも１つの実施例では、メモリ・クロスバー１９１６は、クラスタ１９１４Ａ～１９１４Ｎとパーティション・ユニット１９２０Ａ～１９２０Ｎとの間でトラフィック・ストリームを分離するために、仮想チャネルを使用することができる。

【0128】

少なくとも１つの実施例では、並列処理ユニット１９０２の複数のインスタンスは、単一のアドイン・カード上で提供され得るか、又は複数のアドイン・カードが相互接続され得る。少なくとも１つの実施例では、並列処理ユニット１９０２の異なるインスタンスは、異なるインスタンスが異なる数の処理コア、異なる量のローカル並列プロセッサ・メモリ、及び／又は他の構成の差を有する場合でも、相互動作するように構成され得る。たとえば、少なくとも１つの実施例では、並列処理ユニット１９０２のいくつかのインスタンスは、他のインスタンスに対してより高い精度の浮動小数点ユニットを含むことができる。少なくとも１つの実施例では、並列処理ユニット１９０２又は並列プロセッサ１９００の１つ又は複数のインスタンスを組み込んだシステムは、限定はしないが、デスクトップ、ラップトップ、又はハンドヘルド・パーソナル・コンピュータ、サーバ、ワークステーション、ゲーム・コンソール、及び／又は組み込みシステムを含む、様々な構成及びフォーム・ファクタにおいて実装され得る。

【0129】

図１９Ｂは、少なくとも１つの実施例による、処理クラスタ１９９４を示す。少なくとも１つの実施例では、処理クラスタ１９９４は、並列処理ユニット内に含まれる。少なくとも１つの実施例では、処理クラスタ１９９４は、図１９の処理クラスタ１９１４Ａ～１９１４Ｎのうちの１つである。少なくとも１つの実施例では、処理クラスタ１９９４は、多くのスレッドを並列で実行するように構成され得、「スレッド」という用語は、入力データの特定のセットに対して実行している特定のプログラムのインスタンスを指す。少なくとも１つの実施例では、複数の独立した命令ユニットを提供することなしに多数のスレッドの並列実行をサポートするために、単一命令複数データ（「ＳＩＭＤ」：ｓｉｎｇｌｅ ｉｎｓｔｒｕｃｔｉｏｎ，ｍｕｌｔｉｐｌｅ ｄａｔａ）命令発行技法が使用される。少なくとも１つの実施例では、各処理クラスタ１９９４内の処理エンジンのセットに命令を発行するように構成された共通の命令ユニットを使用して、全体的に同期された多数のスレッドの並列実行をサポートするために、単一命令複数スレッド（「ＳＩＭＴ」：ｓｉｎｇｌｅ ｉｎｓｔｒｕｃｔｉｏｎ，ｍｕｌｔｉｐｌｅ ｔｈｒｅａｄ）技法が使用される。少なくとも１つの実施例では、処理クラスタ１９９４は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、処理クラスタ１９９４は、実行されたとき、処理クラスタ１９９４に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0130】

少なくとも１つの実施例では、処理クラスタ１９９４の動作は、ＳＩＭＴ並列プロセッサに処理タスクを分散させるパイプライン・マネージャ１９３２を介して制御され得る。少なくとも１つの実施例では、パイプライン・マネージャ１９３２は、図１９のスケジューラ１９１０から命令を受信し、グラフィックス・マルチプロセッサ１９３４及び／又はテクスチャ・ユニット１９３６を介してそれらの命令の実行を管理する。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１９３４は、ＳＩＭＴ並列プロセッサの例示的なインスタンスである。しかしながら、少なくとも１つの実施例では、異なるアーキテクチャの様々なタイプのＳＩＭＴ並列プロセッサが、処理クラスタ１９９４内に含められ得る。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１９３４の１つ又は複数のインスタンスは、処理クラスタ１９９４内に含められ得る。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１９３４はデータを処理することができ、処理されたデータを、他のシェーダ・ユニットを含む複数の可能な宛先のうちの１つに分散させるために、データ・クロスバー１９４０が使用され得る。少なくとも１つの実施例では、パイプライン・マネージャ１９３２は、データ・クロスバー１９４０を介して分散されることになる処理されたデータのための宛先を指定することによって、処理されたデータの分散を容易にすることができる。

【0131】

少なくとも１つの実施例では、処理クラスタ１９９４内の各グラフィックス・マルチプロセッサ１９３４は、関数実行論理（たとえば、算術論理ユニット、ロード／ストア・ユニット（「ＬＳＵ」：ｌｏａｄ／ｓｔｏｒｅ ｕｎｉｔ）など）の同一のセットを含むことができる。少なくとも１つの実施例では、関数実行論理は、前の命令が完了する前に新しい命令が発行され得るパイプライン様式で構成され得る。少なくとも１つの実施例では、関数実行論理は、整数及び浮動小数点算術、比較演算、ブール演算、ビット・シフト、及び様々な代数関数の算出を含む様々な演算をサポートする。少なくとも１つの実施例では、異なる演算を実施するために同じ関数ユニット・ハードウェアが活用され得、関数ユニットの任意の組合せが存在し得る。

【0132】

少なくとも１つの実施例では、処理クラスタ１９９４に送信される命令がスレッドを構成する。少なくとも１つの実施例では、並列処理エンジンのセットにわたって実行しているスレッドのセットが、スレッド・グループである。少なくとも１つの実施例では、スレッド・グループは、異なる入力データに対してプログラムを実行する。少なくとも１つの実施例では、スレッド・グループ内の各スレッドは、グラフィックス・マルチプロセッサ１９３４内の異なる処理エンジンに割り当てられ得る。少なくとも１つの実施例では、スレッド・グループは、グラフィックス・マルチプロセッサ１９３４内の処理エンジンの数よりも少ないスレッドを含み得る。少なくとも１つの実施例では、スレッド・グループが処理エンジンの数よりも少ないスレッドを含むとき、処理エンジンのうちの１つ又は複数は、そのスレッド・グループが処理されているサイクル中にアイドルであり得る。少なくとも１つの実施例では、スレッド・グループはまた、グラフィックス・マルチプロセッサ１９３４内の処理エンジンの数よりも多いスレッドを含み得る。少なくとも１つの実施例では、スレッド・グループがグラフィックス・マルチプロセッサ１９３４内の処理エンジンの数よりも多くのスレッドを含むとき、連続するクロック・サイクルにわたって処理が実施され得る。少なくとも１つの実施例では、複数のスレッド・グループが、グラフィックス・マルチプロセッサ１９３４上で同時に実行され得る。

【0133】

少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１９３４は、ロード動作及びストア動作を実施するための内部キャッシュ・メモリを含む。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１９３４は、内部キャッシュをやめ、処理クラスタ１９９４内のキャッシュ・メモリ（たとえば、Ｌ１キャッシュ１９４８）を使用することができる。少なくとも１つの実施例では、各グラフィックス・マルチプロセッサ１９３４はまた、パーティション・ユニット（たとえば、図１９Ａのパーティション・ユニット１９２０Ａ～１９２０Ｎ）内のレベル２（「Ｌ２」）キャッシュへのアクセスをも有し、それらのＬ２キャッシュは、すべての処理クラスタ１９９４の間で共有され、スレッド間でデータを転送するために使用され得る。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１９３４はまた、オフチップ・グローバル・メモリにアクセスし得、オフチップ・グローバル・メモリは、ローカル並列プロセッサ・メモリ及び／又はシステム・メモリのうちの１つ又は複数を含むことができる。少なくとも１つの実施例では、並列処理ユニット１９０２の外部の任意のメモリが、グローバル・メモリとして使用され得る。少なくとも１つの実施例では、処理クラスタ１９９４は、グラフィックス・マルチプロセッサ１９３４の複数のインスタンスを含み、グラフィックス・マルチプロセッサ１９３４は、共通の命令及びデータを共有することができ、共通の命令及びデータは、Ｌ１キャッシュ１９４８に記憶され得る。

【0134】

少なくとも１つの実施例では、各処理クラスタ１９９４は、仮想アドレスを物理アドレスにマッピングするように構成されたＭＭＵ１９４５を含み得る。少なくとも１つの実施例では、ＭＭＵ１９４５の１つ又は複数のインスタンスは、図１９のメモリ・インターフェース１９１８内に存在し得る。少なくとも１つの実施例では、ＭＭＵ１９４５は、仮想アドレスを、タイル及び随意にキャッシュ・ライン・インデックスの物理アドレスにマッピングするために使用されるページ・テーブル・エントリ（「ＰＴＥ」：ｐａｇｅ ｔａｂｌｅ ｅｎｔｒｙ）のセットを含む。少なくとも１つの実施例では、ＭＭＵ１９４５は、アドレス・トランスレーション・ルックアサイド・バッファ（「ＴＬＢ」：ｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋａｓｉｄｅ ｂｕｆｆｅｒ）又はキャッシュを含み得、これらは、グラフィックス・マルチプロセッサ１９３４又はＬ１キャッシュ１９４８或いは処理クラスタ１９９４内に存在し得る。少なくとも１つの実施例では、物理アドレスが、表面データ・アクセス・ローカリティを分散させて、パーティション・ユニットの間での効率的な要求インターリーブを可能にするために処理される。少なくとも１つの実施例では、キャッシュ・ライン・インデックスが、キャッシュ・ラインについての要求がヒットであるのかミスであるのかを決定するために使用され得る。

【0135】

少なくとも１つの実施例では、処理クラスタ１９９４は、各グラフィックス・マルチプロセッサ１９３４が、テクスチャ・マッピング動作、たとえば、テクスチャ・サンプル位置を決定すること、テクスチャ・データを読み取ること、及びテクスチャ・データをフィルタリングすることを実施するためのテクスチャ・ユニット１９３６に結合されるように、構成され得る。少なくとも１つの実施例では、テクスチャ・データは、内部テクスチャＬ１キャッシュ（図示せず）から又はグラフィックス・マルチプロセッサ１９３４内のＬ１キャッシュから読み取られ、必要に応じて、Ｌ２キャッシュ、ローカル並列プロセッサ・メモリ、又はシステム・メモリからフェッチされる。少なくとも１つの実施例では、各グラフィックス・マルチプロセッサ１９３４は、処理されたタスクをデータ・クロスバー１９４０に出力して、処理されたタスクを、さらなる処理のために別の処理クラスタ１９９４に提供するか、或いは、処理されたタスクを、メモリ・クロスバー１９１６を介してＬ２キャッシュ、ローカル並列プロセッサ・メモリ、又はシステム・メモリに記憶する。少なくとも１つの実施例では、プレ・ラスタ演算ユニット（「プレＲＯＰ」：ｐｒｅ－ｒａｓｔｅｒ ｏｐｅｒａｔｉｏｎ）１９４２は、グラフィックス・マルチプロセッサ１９３４からデータを受信し、データをＲＯＰユニットにダイレクトするように構成され、ＲＯＰユニットは、本明細書で説明されるようなパーティション・ユニット（たとえば、図１９のパーティション・ユニット１９２０Ａ～１９２０Ｎ）とともに位置し得る。少なくとも１つの実施例では、プレＲＯＰ１９４２は、色ブレンディングのための最適化を実施し、ピクセル色データを組織化し、アドレス・トランスレーションを実施することができる。

【0136】

図１９Ｃは、少なくとも１つの実施例による、グラフィックス・マルチプロセッサ１９９６を示す。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１９９６は、図１９Ｂのグラフィックス・マルチプロセッサ１９３４である。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１９９６は、処理クラスタ１９９４のパイプライン・マネージャ１９３２と結合する。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１９９６は、限定はしないが、命令キャッシュ１９５２と、命令ユニット１９５４と、アドレス・マッピング・ユニット１９５６と、レジスタ・ファイル１９５８と、１つ又は複数のＧＰＧＰＵコア１９６２と、１つ又は複数のＬＳＵ１９６６とを含む実行パイプラインを有する。ＧＰＧＰＵコア１９６２及びＬＳＵ１９６６は、メモリ及びキャッシュ相互接続１９６８を介してキャッシュ・メモリ１９７２及び共有メモリ１９７０と結合される。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１９９６は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１９９６は、実行されたとき、グラフィックス・マルチプロセッサ１９９６に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0137】

少なくとも１つの実施例では、命令キャッシュ１９５２は、実行すべき命令のストリームをパイプライン・マネージャ１９３２から受信する。少なくとも１つの実施例では、命令は、命令キャッシュ１９５２においてキャッシュされ、命令ユニット１９５４による実行のためにディスパッチされる。少なくとも１つの実施例では、命令ユニット１９５４は、命令をスレッド・グループ（たとえば、ワープ）としてディスパッチすることができ、スレッド・グループの各スレッドは、ＧＰＧＰＵコア１９６２内の異なる実行ユニットに割り当てられる。少なくとも１つの実施例では、命令は、統一アドレス空間内のアドレスを指定することによって、ローカル、共有、又はグローバルのアドレス空間のいずれかにアクセスすることができる。少なくとも１つの実施例では、アドレス・マッピング・ユニット１９５６は、統一アドレス空間中のアドレスを、ＬＳＵ１９６６によってアクセスされ得る個別メモリ・アドレスにトランスレートするために使用され得る。

【0138】

少なくとも１つの実施例では、レジスタ・ファイル１９５８は、グラフィックス・マルチプロセッサ１９９６の機能ユニットにレジスタのセットを提供する。少なくとも１つの実施例では、レジスタ・ファイル１９５８は、グラフィックス・マルチプロセッサ１９９６の機能ユニット（たとえば、ＧＰＧＰＵコア１９６２、ＬＳＵ１９６６）のデータ経路に接続された、オペランドのための一時的ストレージを提供する。少なくとも１つの実施例では、レジスタ・ファイル１９５８は、各機能ユニットがレジスタ・ファイル１９５８の専用部分を割り振られるように、機能ユニットの各々の間で分割される。少なくとも１つの実施例では、レジスタ・ファイル１９５８は、グラフィックス・マルチプロセッサ１９９６によって実行されている異なるスレッド・グループ間で分割される。

【0139】

少なくとも１つの実施例では、ＧＰＧＰＵコア１９６２は、各々、グラフィックス・マルチプロセッサ１９９６の命令を実行するために使用されるＦＰＵ及び／又は整数ＡＬＵを含むことができる。ＧＰＧＰＵコア１９６２は、同様のアーキテクチャであることも異なるアーキテクチャであることもある。少なくとも１つの実施例では、ＧＰＧＰＵコア１９６２の第１の部分は、単精度ＦＰＵ及び整数ＡＬＵを含み、ＧＰＧＰＵコア１９６２の第２の部分は、倍精度ＦＰＵを含む。少なくとも１つの実施例では、ＦＰＵは、浮動小数点算術のためのＩＥＥＥ７５４－２００８規格を実装することができるか、又は、可変精度の浮動小数点算術を有効にすることができる。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１９９６は、追加として、矩形コピー動作又はピクセル・ブレンディング動作などの特定の機能を実施するための１つ又は複数の固定機能ユニット又は特別機能ユニットを含むことができる。少なくとも１つの実施例では、ＧＰＧＰＵコア１９６２のうちの１つ又は複数は、固定又は特別機能論理をも含むことができる。

【0140】

少なくとも１つの実施例では、ＧＰＧＰＵコア１９６２は、複数のデータ・セットに対して単一の命令を実施することが可能なＳＩＭＤ論理を含む。少なくとも１つの実施例では、ＧＰＧＰＵコア１９６２は、ＳＩＭＤ４、ＳＩＭＤ８、及びＳＩＭＤ１６命令を物理的に実行し、ＳＩＭＤ１、ＳＩＭＤ２、及びＳＩＭＤ３２命令を論理的に実行することができる。少なくとも１つの実施例では、ＧＰＧＰＵコア１９６２のためのＳＩＭＤ命令は、シェーダ・コンパイラによるコンパイル時に生成されるか、或いは、単一プログラム複数データ（「ＳＰＭＤ」：ｓｉｎｇｌｅ ｐｒｏｇｒａｍ ｍｕｌｔｉｐｌｅ ｄａｔａ）又はＳＩＭＴアーキテクチャのために書かれ、コンパイルされたプログラムを実行しているときに自動的に生成され得る。少なくとも１つの実施例では、ＳＩＭＴ実行モデルのために構成されたプログラムの複数のスレッドは、単一のＳＩＭＤ命令を介して実行され得る。たとえば、少なくとも１つの実施例では、同じ又は同様の動作を実施する８つのＳＩＭＴスレッドが、単一のＳＩＭＤ８論理ユニットを介して並列に実行され得る。

【0141】

少なくとも１つの実施例では、メモリ及びキャッシュ相互接続１９６８は、グラフィックス・マルチプロセッサ１９９６の各機能ユニットをレジスタ・ファイル１９５８及び共有メモリ１９７０に接続する相互接続ネットワークである。少なくとも１つの実施例では、メモリ及びキャッシュ相互接続１９６８は、ＬＳＵ１９６６が、共有メモリ１９７０とレジスタ・ファイル１９５８との間でロード動作及びストア動作を実装することを可能にするクロスバー相互接続である。少なくとも１つの実施例では、レジスタ・ファイル１９５８は、ＧＰＧＰＵコア１９６２と同じ周波数において動作することができ、したがって、ＧＰＧＰＵコア１９６２とレジスタ・ファイル１９５８との間のデータ転送は、非常に低いレイテンシである。少なくとも１つの実施例では、共有メモリ１９７０は、グラフィックス・マルチプロセッサ１９９６内の機能ユニット上で実行するスレッド間の通信を可能にするために使用され得る。少なくとも１つの実施例では、キャッシュ・メモリ１９７２は、たとえば、機能ユニットとテクスチャ・ユニット１９３６との間で通信されるテクスチャ・データをキャッシュするために、データ・キャッシュとして使用され得る。少なくとも１つの実施例では、共有メモリ１９７０は、キャッシュされる管理されるプログラムとしても使用され得る。少なくとも１つの実施例では、ＧＰＧＰＵコア１９６２上で実行しているスレッドは、キャッシュ・メモリ１９７２内に記憶される自動的にキャッシュされるデータに加えて、データを共有メモリ内にプログラム的に記憶することができる。

【0142】

少なくとも１つの実施例では、本明細書で説明されるような並列プロセッサ又はＧＰＧＰＵは、グラフィックス動作、機械学習動作、パターン分析動作、及び様々な汎用ＧＰＵ（ＧＰＧＰＵ）機能を加速するために、ホスト／プロセッサ・コアに通信可能に結合される。少なくとも１つの実施例では、ＧＰＵは、バス又は他の相互接続（たとえば、ＰＣＩｅ又はＮＶＬｉｎｋなどの高速相互接続）を介してホスト・プロセッサ／コアに通信可能に結合され得る。少なくとも１つの実施例では、ＧＰＵは、コアとして同じパッケージ又はチップに集積され、パッケージ又はチップの内部にあるプロセッサ・バス／相互接続を介してコアに通信可能に結合され得る。少なくとも１つの実施例では、ＧＰＵが接続される様式にかかわらず、プロセッサ・コアは、ＷＤ中に含まれているコマンド／命令のシーケンスの形態で、ワークをＧＰＵに割り振り得る。少なくとも１つの実施例では、ＧＰＵは、次いで、これらのコマンド／命令を効率的に処理するための専用回路要素／論理を使用する。

【0143】

図２０は、少なくとも１つの実施例による、グラフィックス・プロセッサ２０００を示す。少なくとも１つの実施例では、グラフィックス・プロセッサ２０００は、リング相互接続２００２と、パイプライン・フロント・エンド２００４と、メディア・エンジン２０３７と、グラフィックス・コア２０８０Ａ～２０８０Ｎとを含む。少なくとも１つの実施例では、リング相互接続２００２は、グラフィックス・プロセッサ２０００を、他のグラフィックス・プロセッサ又は１つ又は複数の汎用プロセッサ・コアを含む他の処理ユニットに結合する。少なくとも１つの実施例では、グラフィックス・プロセッサ２０００は、マルチコア処理システム内に組み込まれた多くのプロセッサのうちの１つである。少なくとも１つの実施例では、グラフィックス・プロセッサ２０００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、グラフィックス・プロセッサ２０００は、実行されたとき、グラフィックス・プロセッサ２０００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0144】

少なくとも１つの実施例では、グラフィックス・プロセッサ２０００は、リング相互接続２００２を介してコマンドのバッチを受信する。少なくとも１つの実施例では、入って来るコマンドは、パイプライン・フロント・エンド２００４中のコマンド・ストリーマ２００３によって解釈される。少なくとも１つの実施例では、グラフィックス・プロセッサ２０００は、（１つ又は複数の）グラフィックス・コア２０８０Ａ～２０８０Ｎを介して３Ｄジオメトリ処理及びメディア処理を実施するためのスケーラブル実行論理を含む。少なくとも１つの実施例では、３Ｄジオメトリ処理コマンドについて、コマンド・ストリーマ２００３は、コマンドをジオメトリ・パイプライン２０３６に供給する。少なくとも１つの実施例では、少なくともいくつかのメディア処理コマンドについて、コマンド・ストリーマ２００３は、コマンドをビデオ・フロント・エンド２０３４に供給し、ビデオ・フロント・エンド２０３４はメディア・エンジン２０３７と結合する。少なくとも１つの実施例では、メディア・エンジン２０３７は、ビデオ及び画像後処理のためのビデオ品質エンジン（「ＶＱＥ」：Ｖｉｄｅｏ Ｑｕａｌｉｔｙ Ｅｎｇｉｎｅ）２０３０と、ハードウェア加速メディア・データ・エンコード及びデコードを提供するためのマルチ・フォーマット・エンコード／デコード（「ＭＦＸ」：ｍｕｌｔｉ－ｆｏｒｍａｔ ｅｎｃｏｄｅ／ｄｅｃｏｄｅ）エンジン２０３３とを含む。少なくとも１つの実施例では、ジオメトリ・パイプライン２０３６及びメディア・エンジン２０３７は、各々、少なくとも１つのグラフィックス・コア２０８０Ａによって提供されるスレッド実行リソースのための実行スレッドを生成する。

【0145】

少なくとも１つの実施例では、グラフィックス・プロセッサ２０００は、各々が（コア・サブ・スライスと呼ばれることもある）複数のサブ・コア２０５０Ａ～５５０Ｎ、２０６０Ａ～２０６０Ｎを有する、（コア・スライスと呼ばれることもある）モジュール式グラフィックス・コア２０８０Ａ～２０８０Ｎを特徴とするスケーラブル・スレッド実行リソースを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ２０００は、任意の数のグラフィックス・コア２０８０Ａ～２０８０Ｎを有することができる。少なくとも１つの実施例では、グラフィックス・プロセッサ２０００は、少なくとも第１のサブ・コア２０５０Ａ及び第２のサブ・コア２０６０Ａを有するグラフィックス・コア２０８０Ａを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ２０００は、単一のサブ・コア（たとえば、サブ・コア２０５０Ａ）をもつ低電力プロセッサである。少なくとも１つの実施例では、グラフィックス・プロセッサ２０００は、各々が第１のサブ・コア２０５０Ａ～２０５０Ｎのセットと第２のサブ・コア２０６０Ａ～２０６０Ｎのセットとを含む、複数のグラフィックス・コア２０８０Ａ～２０８０Ｎを含む。少なくとも１つの実施例では、第１のサブ・コア２０５０Ａ～２０５０Ｎ中の各サブ・コアは、少なくとも、実行ユニット（「ＥＵ」：ｅｘｅｃｕｔｉｏｎ ｕｎｉｔ）２０５２Ａ～２０５２Ｎ及びメディア／テクスチャ・サンプラ２０５４Ａ～２０５４Ｎの第１のセットを含む。少なくとも１つの実施例では、第２のサブ・コア２０６０Ａ～２０６０Ｎ中の各サブ・コアは、少なくとも、実行ユニット２０６２Ａ～２０６２Ｎ及びサンプラ２０６４Ａ～２０６４Ｎの第２のセットを含む。少なくとも１つの実施例では、各サブ・コア２０５０Ａ～２０５０Ｎ、２０６０Ａ～２０６０Ｎは、共有リソース２０７０Ａ～２０７０Ｎのセットを共有する。少なくとも１つの実施例では、共有リソース２０７０は、共有キャッシュ・メモリ及びピクセル動作論理を含む。

【0146】

図２１は、少なくとも１つの実施例による、プロセッサ２１００を示す。少なくとも１つの実施例では、プロセッサ２１００は、限定はしないが、命令を実施するための論理回路を含み得る。少なくとも１つの実施例では、プロセッサ２１００は、ｘ８６命令、ＡＲＭ命令、ＡＳＩＣのための特別命令などを含む命令を実施し得る。少なくとも１つの実施例では、プロセッサ２１１０は、カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎからの、ＭＭＸ（商標）技術で可能にされたマイクロプロセッサ中の６４ビット幅ＭＭＸレジスタなど、パック・データを記憶するためのレジスタを含み得る。少なくとも１つの実施例では、整数形式と浮動小数点形式の両方で利用可能なＭＭＸレジスタは、ＳＩＭＤ及びストリーミングＳＩＭＤ拡張（「ＳＳＥ」：ｓｔｒｅａｍｉｎｇ ＳＩＭＤ ｅｘｔｅｎｓｉｏｎ）命令を伴うパック・データ要素で動作し得る。少なくとも１つの実施例では、ＳＳＥ２、ＳＳＥ３、ＳＳＥ４、ＡＶＸ、又はそれ以上（総称して「ＳＳＥｘ」と呼ばれる）技術に関係する１２８ビット幅ＸＭＭレジスタは、そのようなパック・データ・オペランドを保持し得る。少なくとも１つの実施例では、プロセッサ２１１０は、ＣＵＤＡプログラムを加速するための命令を実施し得る。少なくとも１つの実施例では、プロセッサ２１００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、プロセッサ２１００は、実行されたとき、プロセッサ２１００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0147】

少なくとも１つの実施例では、プロセッサ２１００は、実行されるべき命令をフェッチし、プロセッサ・パイプラインにおいて後で使用されるべき命令を準備するためのイン・オーダー・フロント・エンド（「フロント・エンド」）２１０１を含む。少なくとも１つの実施例では、フロント・エンド２１０１は、いくつかのユニットを含み得る。少なくとも１つの実施例では、命令プリフェッチャ２１２６が、メモリから命令をフェッチし、命令を命令デコーダ２１２８にフィードし、命令デコーダ２１２８が命令を復号又は解釈する。たとえば、少なくとも１つの実施例では、命令デコーダ２１２８は、受信された命令を、実行のために「マイクロ命令」又は「マイクロ・オペレーション」と呼ばれる（「マイクロ・オプ」又は「ｕｏｐ」とも呼ばれる）１つ又は複数のオペレーションに復号する。少なくとも１つの実施例では、命令デコーダ２１２８は、命令を、動作を実施するためにマイクロアーキテクチャによって使用され得るオプコード及び対応するデータ並びに制御フィールドに構文解析する。少なくとも１つの実施例では、トレース・キャッシュ２１３０は、復号されたｕｏｐを、実行のためにｕｏｐキュー２１３４においてプログラム順のシーケンス又はトレースにアセンブルし得る。少なくとも１つの実施例では、トレース・キャッシュ２１３０が複雑な命令に遭遇したとき、マイクロコードＲＯＭ２１３２が、動作を完了するために必要なｕｏｐを提供する。

【0148】

少なくとも１つの実施例では、単一のマイクロ・オプにコンバートされ得る命令もあれば、全動作を完了するためにいくつかのマイクロ・オプを必要とする命令もある。少なくとも１つの実施例では、命令を完了するために５つ以上のマイクロ・オプが必要とされる場合、命令デコーダ２１２８は、マイクロコードＲＯＭ２１３２にアクセスして命令を実施し得る。少なくとも１つの実施例では、命令は、命令デコーダ２１２８における処理のために少数のマイクロ・オプに復号され得る。少なくとも１つの実施例では、命令は、動作を達成するためにいくつかのマイクロ・オプが必要とされる場合、マイクロコードＲＯＭ２１３２内に記憶され得る。少なくとも１つの実施例では、トレース・キャッシュ２１３０は、マイクロコードＲＯＭ２１３２からの１つ又は複数の命令を完了するために、エントリ・ポイント・プログラマブル論理アレイ（「ＰＬＡ」：ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ａｒｒａｙ）を参照して、マイクロコード・シーケンスを読み取るための正しいマイクロ命令ポインタを決定する。少なくとも１つの実施例では、マイクロコードＲＯＭ２１３２が命令のためにマイクロ・オプのシーケンシングを終えた後、機械のフロント・エンド２１０１は、トレース・キャッシュ２１３０からマイクロ・オプをフェッチすることを再開し得る。

【0149】

少なくとも１つの実施例では、アウト・オブ・オーダー実行エンジン（「アウト・オブ・オーダー・エンジン」）２１０３は、実行のために命令を準備し得る。少なくとも１つの実施例では、アウト・オブ・オーダー実行論理は、命令がパイプラインを下り、実行のためにスケジューリングされるときの性能を最適化するために、命令のフローを滑らかにし、それを並べ替えるためのいくつかのバッファを有する。アウト・オブ・オーダー実行エンジン２１０３は、限定はしないが、アロケータ／レジスタ・リネーマ２１４０と、メモリｕｏｐキュー２１４２と、整数／浮動小数点ｕｏｐキュー２１４４と、メモリ・スケジューラ２１４６と、高速スケジューラ２１０２と、低速／汎用浮動小数点スケジューラ（「低速／汎用ＦＰ（ｆｌｏａｔｉｎｇ ｐｏｉｎｔ）スケジューラ」）２１０４と、単純浮動小数点スケジューラ（「単純ＦＰスケジューラ」）２１０６とを含む。少なくとも１つの実施例では、高速スケジューラ２１０２、低速／汎用浮動小数点スケジューラ２１０４、及び単純浮動小数点スケジューラ２１０６は、総称して本明細書では「ｕｏｐスケジューラ２１０２、２１０４、２１０６」とも呼ばれる。アロケータ／レジスタ・リネーマ２１４０は、実行するために各ｕｏｐが必要とする機械バッファ及びリソースを割り振る。少なくとも１つの実施例では、アロケータ／レジスタ・リネーマ２１４０は、レジスタ・ファイルへのエントリ時に論理レジスタをリネームする。少なくとも１つの実施例では、アロケータ／レジスタ・リネーマ２１４０はまた、メモリ・スケジューラ２１４６及びｕｏｐスケジューラ２１０２、２１０４、２１０６の前の、２つのｕｏｐキュー、すなわちメモリ動作のためのメモリｕｏｐキュー２１４２及び非メモリ動作のための整数／浮動小数点ｕｏｐキュー２１４４のうちの１つにおいて、各ｕｏｐのためのエントリを割り振る。少なくとも１つの実施例では、ｕｏｐスケジューラ２１０２、２１０４、２１０６は、ｕｏｐがいつ実行する準備ができるかを、それらの従属入力レジスタ・オペランド・ソースが準備されていることと、それらの動作を完了するためにｕｏｐが必要とする実行リソースの利用可能性とに基づいて、決定する。少なくとも１つの実施例では、少なくとも１つの実施例の高速スケジューラ２１０２は、メイン・クロック・サイクルの半分ごとにスケジューリングし得、低速／汎用浮動小数点スケジューラ２１０４及び単純浮動小数点スケジューラ２１０６は、メイン・プロセッサ・クロック・サイクル当たりに１回スケジューリングし得る。少なくとも１つの実施例では、ｕｏｐスケジューラ２１０２、２１０４、２１０６は、実行のためにｕｏｐをスケジューリングするためにディスパッチ・ポートを調停する。

【0150】

少なくとも１つの実施例では、実行ブロック２１１１は、限定はしないが、整数レジスタ・ファイル／バイパス・ネットワーク２１０８と、浮動小数点レジスタ・ファイル／バイパス・ネットワーク（「ＦＰレジスタ・ファイル／バイパス・ネットワーク」）２１１０と、アドレス生成ユニット（「ＡＧＵ」：ａｄｄｒｅｓｓ ｇｅｎｅｒａｔｉｏｎ ｕｎｉｔ）２１１２及び２１１４と、高速ＡＬＵ２１１６及び２１１８と、低速ＡＬＵ２１２０と、浮動小数点ＡＬＵ（「ＦＰ」）２１２２と、浮動小数点移動ユニット（「ＦＰ移動」）２１２４とを含む。少なくとも１つの実施例では、整数レジスタ・ファイル／バイパス・ネットワーク２１０８及び浮動小数点レジスタ・ファイル／バイパス・ネットワーク２１１０は、本明細書では「レジスタ・ファイル２１０８、２１１０」とも呼ばれる。少なくとも１つの実施例では、ＡＧＵ２１１２及び２１１４、高速ＡＬＵ２１１６及び２１１８、低速ＡＬＵ２１２０、浮動小数点ＡＬＵ２１２２、及び浮動小数点移動ユニット２１２４は、本明細書では「実行ユニット２１１２、２１１４、２１１６、２１１８、２１２０、２１２２、及び２１２４」とも呼ばれる。少なくとも１つの実施例では、実行ブロックは、限定はしないが、（ゼロを含む）任意の数及びタイプのレジスタ・ファイル、バイパス・ネットワーク、アドレス生成ユニット、及び実行ユニットを、任意の組合せで含み得る。

【0151】

少なくとも１つの実施例では、レジスタ・ファイル２１０８、２１１０は、ｕｏｐスケジューラ２１０２、２１０４、２１０６と、実行ユニット２１１２、２１１４、２１１６、２１１８、２１２０、２１２２、及び２１２４との間に配置され得る。少なくとも１つの実施例では、整数レジスタ・ファイル／バイパス・ネットワーク２１０８は、整数演算を実施する。少なくとも１つの実施例では、浮動小数点レジスタ・ファイル／バイパス・ネットワーク２１１０は、浮動小数点演算を実施する。少なくとも１つの実施例では、レジスタ・ファイル２１０８、２１１０の各々は、限定はしないが、バイパス・ネットワークを含み得、バイパス・ネットワークは、レジスタ・ファイルにまだ書き込まれていない完了したばかりの結果を、新しい従属ｕｏｐにバイパス又はフォワーディングし得る。少なくとも１つの実施例では、レジスタ・ファイル２１０８、２１１０は、互いにデータを通信し得る。少なくとも１つの実施例では、整数レジスタ・ファイル／バイパス・ネットワーク２１０８は、限定はしないが、２つの別個のレジスタ・ファイル、すなわち低次３２ビットのデータのための１つのレジスタ・ファイル及び高次３２ビットのデータのための第２のレジスタ・ファイルを含み得る。少なくとも１つの実施例では、浮動小数点命令は、通常、６４～１２８ビット幅のオペランドを有するので、浮動小数点レジスタ・ファイル／バイパス・ネットワーク２１１０は、限定はしないが、１２８ビット幅のエントリを含み得る。

【0152】

少なくとも１つの実施例では、実行ユニット２１１２、２１１４、２１１６、２１１８、２１２０、２１２２、２１２４は、命令を実行し得る。少なくとも１つの実施例では、レジスタ・ファイル２１０８、２１１０は、マイクロ命令が実行する必要がある整数及び浮動小数点データ・オペランド値を記憶する。少なくとも１つの実施例では、プロセッサ２１００は、限定はしないが、任意の数及び組合せの実行ユニット２１１２、２１１４、２１１６、２１１８、２１２０、２１２２、２１２４を含み得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ２１２２及び浮動小数点移動ユニット２１２４は、浮動小数点、ＭＭＸ、ＳＩＭＤ、ＡＶＸ及びＳＳＥ、又は他の演算を実行し得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ２１２２は、限定はしないが、除算、平方根、及び剰余マイクロ・オプを実行するための６４ビットずつの浮動小数点デバイダを含み得る。少なくとも１つの実施例では、浮動小数点値を伴う命令は、浮動小数点ハードウェアで対処され得る。少なくとも１つの実施例では、ＡＬＵ演算は、高速ＡＬＵ２１１６、２１１８に渡され得る。少なくとも１つの実施例では、高速ＡＬＵ２１１６、２１１８は、クロック・サイクルの半分の実効レイテンシを伴う高速演算を実行し得る。少なくとも１つの実施例では、低速ＡＬＵ２１２０は、限定はしないが、乗数、シフト、フラグ論理、及びブランチ処理などの長レイテンシ・タイプの演算のための整数実行ハードウェアを含み得るので、ほとんどの複雑な整数演算は低速ＡＬＵ２１２０に進む。少なくとも１つの実施例では、メモリ・ロード／ストア動作は、ＡＧＵ２１１２、２１１４によって実行され得る。少なくとも１つの実施例では、高速ＡＬＵ２１１６、高速ＡＬＵ２１１８、及び低速ＡＬＵ２１２０は、６４ビット・データ・オペランドで整数演算を実施し得る。少なくとも１つの実施例では、高速ＡＬＵ２１１６、高速ＡＬＵ２１１８、及び低速ＡＬＵ２１２０は、１６、３２、１２８、２５６などを含む様々なデータ・ビット・サイズをサポートするために実装され得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ２１２２及び浮動小数点移動ユニット２１２４は、様々なビット幅を有する様々なオペランドをサポートするために実装され得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ２１２２及び浮動小数点移動ユニット２１２４は、ＳＩＭＤ及びマルチメディア命令と併せた１２８ビット幅のパック・データ・オペランドで動作し得る。

【0153】

少なくとも１つの実施例では、ｕｏｐスケジューラ２１０２、２１０４、２１０６は、親ロードが実行し終える前に従属演算をディスパッチする。少なくとも１つの実施例では、ｕｏｐは、プロセッサ２１００において投機的にスケジューリング及び実行され得るので、プロセッサ２１００は、メモリ・ミスに対処するための論理をも含み得る。少なくとも１つの実施例では、データ・キャッシュにおいてデータ・ロードがミスした場合、一時的に不正確なデータをもつスケジューラを通り過ぎたパイプラインにおいて、進行中の従属演算があり得る。少なくとも１つの実施例では、リプレイ機構が、不正確なデータを使用する命令を追跡及び再実行する。少なくとも１つの実施例では、従属演算は、リプレイされる必要があり得、独立した演算は、完了することを可能にされ得る。少なくとも１つの実施例では、プロセッサの少なくとも１つの実施例のスケジューラ及びリプレイ機構はまた、テキスト・ストリング比較演算のための命令シーケンスを捕捉するように設計され得る。

【0154】

少なくとも１つの実施例では、「レジスタ」という用語は、オペランドを識別するための命令の一部として使用され得るオンボード・プロセッサ・ストレージ・ロケーションを指し得る。少なくとも１つの実施例では、レジスタは、（プログラマの視点から見て）プロセッサの外部から使用可能であり得るものであり得る。少なくとも１つの実施例では、レジスタは、特定のタイプの回路に限定されないことがある。むしろ、少なくとも１つの実施例では、レジスタは、データを記憶し、データを提供し、本明細書で説明される機能を実施し得る。少なくとも１つの実施例では、本明細書で説明されるレジスタは、専用物理レジスタ、レジスタ・リネーミングを使用して動的に割り振られる物理レジスタ、専用物理レジスタと動的に割り振られる物理レジスタとの組合せなど、任意の数の異なる技法を使用して、プロセッサ内の回路要素によって実装され得る。少なくとも１つの実施例では、整数レジスタは、３２ビット整数データを記憶する。少なくとも１つの実施例のレジスタ・ファイルは、パック・データのための８つのマルチメディアＳＩＭＤレジスタをも含んでいる。

【0155】

図２２は、少なくとも１つの実施例による、プロセッサ２２００を示す。少なくとも１つの実施例では、プロセッサ２２００は、限定はしないが、１つ又は複数のプロセッサ・コア（「コア」）２２０２Ａ～２２０２Ｎと、統合されたメモリ・コントローラ２２１４と、統合されたグラフィックス・プロセッサ２２０８とを含む。少なくとも１つの実施例では、プロセッサ２２００は、破線ボックスによって表される追加プロセッサ・コア２２０２Ｎまでの追加コアを含むことができる。少なくとも１つの実施例では、プロセッサ・コア２２０２Ａ～２２０２Ｎの各々は、１つ又は複数の内部キャッシュ・ユニット２２０４Ａ～２２０４Ｎを含む。少なくとも１つの実施例では、各プロセッサ・コアはまた、１つ又は複数の共有キャッシュ・ユニット２２０６へのアクセスを有する。少なくとも１つの実施例では、プロセッサ２２００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、プロセッサ２２００は、実行されたとき、プロセッサ２２００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0156】

少なくとも１つの実施例では、内部キャッシュ・ユニット２２０４Ａ～２２０４Ｎと共有キャッシュ・ユニット２２０６とは、プロセッサ２２００内のキャッシュ・メモリ階層を表す。少なくとも１つの実施例では、キャッシュ・メモリ・ユニット２２０４Ａ～２２０４Ｎは、各プロセッサ・コア内の命令及びデータ・キャッシュの少なくとも１つのレベル、及びＬ２、Ｌ３、レベル４（「Ｌ４」）などの共有中間レベル・キャッシュの１つ又は複数のレベル、又はキャッシュの他のレベルを含み得、ここで、外部メモリの前の最高レベルのキャッシュは、ＬＬＣとして分類される。少なくとも１つの実施例では、キャッシュ・コヒーレンシ論理は、様々なキャッシュ・ユニット２２０６及び２２０４Ａ～２２０４Ｎ間でコヒーレンシを維持する。

【0157】

少なくとも１つの実施例では、プロセッサ２２００は、１つ又は複数のバス・コントローラ・ユニット２２１６とシステム・エージェント・コア２２１０とのセットをも含み得る。少なくとも１つの実施例では、１つ又は複数のバス・コントローラ・ユニット２２１６は、１つ又は複数のＰＣＩ又はＰＣＩエクスプレス・バスなどの周辺バスのセットを管理する。少なくとも１つの実施例では、システム・エージェント・コア２２１０は、様々なプロセッサ構成要素のための管理機能性を提供する。少なくとも１つの実施例では、システム・エージェント・コア２２１０は、様々な外部メモリ・デバイス（図示せず）へのアクセスを管理するための１つ又は複数の統合されたメモリ・コントローラ２２１４を含む。

【0158】

少なくとも１つの実施例では、プロセッサ・コア２２０２Ａ～２２０２Ｎのうちの１つ又は複数は、同時マルチスレッディングのサポートを含む。少なくとも１つの実施例では、システム・エージェント・コア２２１０は、マルチスレッド処理中にプロセッサ・コア２２０２Ａ～２２０２Ｎを協調させ、動作させるための構成要素を含む。少なくとも１つの実施例では、システム・エージェント・コア２２１０は、追加として、電力制御ユニット（「ＰＣＵ」：ｐｏｗｅｒ ｃｏｎｔｒｏｌ ｕｎｉｔ）を含み得、ＰＣＵは、プロセッサ・コア２２０２Ａ～２２０２Ｎ及びグラフィックス・プロセッサ２２０８の１つ又は複数の電力状態を調節するための論理及び構成要素を含む。

【0159】

少なくとも１つの実施例では、プロセッサ２２００は、追加として、グラフィックス処理動作を実行するためのグラフィックス・プロセッサ２２０８を含む。少なくとも１つの実施例では、グラフィックス・プロセッサ２２０８は、共有キャッシュ・ユニット２２０６、及び１つ又は複数の統合されたメモリ・コントローラ２２１４を含むシステム・エージェント・コア２２１０と結合する。少なくとも１つの実施例では、システム・エージェント・コア２２１０は、１つ又は複数の結合されたディスプレイへのグラフィックス・プロセッサ出力を駆動するためのディスプレイ・コントローラ２２１１をも含む。少なくとも１つの実施例では、ディスプレイ・コントローラ２２１１はまた、少なくとも１つの相互接続を介してグラフィックス・プロセッサ２２０８と結合された別個のモジュールであり得るか、又はグラフィックス・プロセッサ２２０８内に組み込まれ得る。

【0160】

少なくとも１つの実施例では、プロセッサ２２００の内部構成要素を結合するために、リング・ベースの相互接続ユニット２２１２が使用される。少なくとも１つの実施例では、ポイントツーポイント相互接続、切替え相互接続、又は他の技法などの代替相互接続ユニットが使用され得る。少なくとも１つの実施例では、グラフィックス・プロセッサ２２０８は、Ｉ／Ｏリンク２２１３を介してリング相互接続２２１２と結合する。

【0161】

少なくとも１つの実施例では、Ｉ／Ｏリンク２２１３は、様々なプロセッサ構成要素と、ｅＤＲＡＭモジュールなどの高性能組み込みメモリ・モジュール２２１８との間の通信を容易にするオンパッケージＩ／Ｏ相互接続を含む、複数の種類のＩ／Ｏ相互接続のうちの少なくとも１つを表す。少なくとも１つの実施例では、プロセッサ・コア２２０２Ａ～２２０２Ｎの各々と、グラフィックス・プロセッサ２２０８とは、共有ＬＬＣとして組み込みメモリ・モジュール２２１８を使用する。

【0162】

少なくとも１つの実施例では、プロセッサ・コア２２０２Ａ～２２０２Ｎは、共通の命令セット・アーキテクチャを実行する同種のコアである。少なくとも１つの実施例では、プロセッサ・コア２２０２Ａ～２２０２Ｎは、ＩＳＡという観点から異種であり、ここで、プロセッサ・コア２２０２Ａ～２２０２Ｎのうちの１つ又は複数は、共通の命令セットを実行し、プロセッサ・コア２２０２Ａ～２２－０２Ｎのうちの１つ又は複数の他のコアは、共通の命令セットのサブセット、又は異なる命令セットを実行する。少なくとも１つの実施例では、プロセッサ・コア２２０２Ａ～２２０２Ｎは、マイクロアーキテクチャという観点から異種であり、ここで、電力消費量が比較的高い１つ又は複数のコアは、電力消費量がより低い１つ又は複数のコアと結合する。少なくとも１つの実施例では、プロセッサ２２００は、１つ又は複数のチップ上に、又はＳｏＣ集積回路として実装され得る。

【0163】

図２３は、説明される少なくとも１つの実施例による、グラフィックス・プロセッサ・コア２３００を示す。少なくとも１つの実施例では、グラフィックス・プロセッサ・コア２３００は、グラフィックス・コア・アレイ内に含まれる。少なくとも１つの実施例では、コア・スライスと呼ばれることもあるグラフィックス・プロセッサ・コア２３００は、モジュール式グラフィックス・プロセッサ内の１つ又は複数のグラフィックス・コアであり得る。少なくとも１つの実施例では、グラフィックス・プロセッサ・コア２３００は、１つのグラフィックス・コア・スライスの例示であり、本明細書で説明されるグラフィックス・プロセッサは、ターゲット電力及び性能エンベロープに基づいて、複数のグラフィックス・コア・スライスを含み得る。少なくとも１つの実施例では、各グラフィックス・コア２３００は、汎用及び固定機能論理のモジュール式ブロックを含む、サブ・スライスとも呼ばれる複数のサブ・コア２３０１Ａ～２３０１Ｆと結合された固定機能ブロック２３３０を含むことができる。少なくとも１つの実施例では、グラフィックス・プロセッサ・コア２３００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、グラフィックス・プロセッサ・コア２３００は、実行されたとき、グラフィックス・プロセッサ・コア２３００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0164】

少なくとも１つの実施例では、固定機能ブロック２３３０は、たとえば、より低い性能及び／又はより低い電力のグラフィックス・プロセッサ実装形態において、グラフィックス・プロセッサ２３００中のすべてのサブ・コアによって共有され得るジオメトリ／固定機能パイプライン２３３６を含む。少なくとも１つの実施例では、ジオメトリ／固定機能パイプライン２３３６は、３Ｄ固定機能パイプラインと、ビデオ・フロント・エンド・ユニットと、スレッド・スポーナ（ｓｐａｗｎｅｒ）及びスレッド・ディスパッチャと、統一リターン・バッファを管理する統一リターン・バッファ・マネージャとを含む。

【0165】

少なくとも１つの実施例では、固定機能ブロック２３３０はまた、グラフィックスＳｏＣインターフェース２３３７と、グラフィックス・マイクロコントローラ２３３８と、メディア・パイプライン２３３９とを含む。グラフィックスＳｏＣインターフェース２３３７は、グラフィックス・コア２３００と、ＳｏＣ集積回路内の他のプロセッサ・コアとの間のインターフェースを提供する。少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２３３８は、スレッド・ディスパッチと、スケジューリングと、プリエンプションとを含む、グラフィックス・プロセッサ２３００の様々な機能を管理するように構成可能であるプログラマブル・サブ・プロセッサである。少なくとも１つの実施例では、メディア・パイプライン２３３９は、画像及びビデオ・データを含むマルチメディア・データの復号、符号化、前処理、及び／又は後処理を容易にするための論理を含む。少なくとも１つの実施例では、メディア・パイプライン２３３９は、サブ・コア２３０１～２３０１Ｆ内のコンピュート論理又はサンプリング論理への要求を介して、メディア動作を実装する。

【0166】

少なくとも１つの実施例では、ＳｏＣインターフェース２３３７は、グラフィックス・コア２３００が汎用アプリケーション・プロセッサ・コア（たとえば、ＣＰＵ）及び／又はＳｏＣ内の他の構成要素と通信することを可能にし、ＳｏＣ内の他の構成要素は、共有ＬＬＣメモリ、システムＲＡＭ、及び／或いは組み込みオンチップ又はオンパッケージＤＲＡＭなどのメモリ階層要素を含む。少なくとも１つの実施例では、ＳｏＣインターフェース２３３７はまた、カメラ撮像パイプラインなど、ＳｏＣ内の固定機能デバイスとの通信を可能にすることができ、グラフィックス・コア２３００とＳｏＣ内のＣＰＵとの間で共有され得るグローバル・メモリ・アトミックの使用を可能にし、及び／又はそれを実装する。少なくとも１つの実施例では、ＳｏＣインターフェース２３３７はまた、グラフィックス・コア２３００のための電力管理制御を実装し、グラフィック・コア２３００のクロック・ドメインとＳｏＣ内の他のクロック・ドメインとの間のインターフェースを可能にすることができる。少なくとも１つの実施例では、ＳｏＣインターフェース２３３７は、グラフィックス・プロセッサ内の１つ又は複数のグラフィックス・コアの各々にコマンド及び命令を提供するように構成されたコマンド・ストリーマ及びグローバル・スレッド・ディスパッチャからのコマンド・バッファの受信を可能にする。少なくとも１つの実施例では、コマンド及び命令は、メディア動作が実施されるべきであるときにメディア・パイプライン２３３９にディスパッチされ得るか、又は、グラフィックス処理動作が実施されるべきであるときにジオメトリ及び固定機能パイプライン（たとえば、ジオメトリ及び固定機能パイプライン２３３６、ジオメトリ及び固定機能パイプライン２３１４）にディスパッチされ得る。

【0167】

少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２３３８は、グラフィックス・コア２３００のための様々なスケジューリング及び管理タスクを実施するように構成され得る。少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２３３８は、サブ・コア２３０１Ａ～２３０１Ｆ内の実行ユニット（ＥＵ）アレイ２３０２Ａ～２３０２Ｆ、２３０４Ａ～２３０４Ｆ内の様々なグラフィックス並列エンジンに対して、グラフィックスを実施し、及び／又はワークロード・スケジューリングを算出することができる。少なくとも１つの実施例では、グラフィックス・コア２３００を含むＳｏＣのＣＰＵコア上で実行しているホスト・ソフトウェアは、複数のグラフィック・プロセッサ・ドアベルのうちの１つにワークロードをサブミットすることができ、このドアベルが、適切なグラフィックス・エンジンに対するスケジューリング動作を呼び出す。少なくとも１つの実施例では、スケジューリング動作は、どのワークロードを次に稼働すべきかを決定することと、ワークロードをコマンド・ストリーマにサブミットすることと、エンジン上で稼働している既存のワークロードをプリエンプトすることと、ワークロードの進行を監視することと、ワークロードが完了したときにホスト・ソフトウェアに通知することとを含む。少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２３３８はまた、グラフィックス・コア２３００のための低電力又はアイドル状態を促進して、オペレーティング・システム及び／又はシステム上のグラフィックス・ドライバ・ソフトウェアとは無関係に、低電力状態移行にわたってグラフィックス・コア２３００内のレジスタを保存及び復元するアビリティをグラフィックス・コア２３００に提供することができる。

【0168】

少なくとも１つの実施例では、グラフィックス・コア２３００は、示されているサブ・コア２３０１Ａ～２３０１Ｆよりも多い又はそれよりも少ない、Ｎ個までのモジュール式サブ・コアを有し得る。Ｎ個のサブ・コアの各セットについて、少なくとも１つの実施例では、グラフィックス・コア２３００はまた、共有機能論理２３１０、共有及び／又はキャッシュ・メモリ２３１２、ジオメトリ／固定機能パイプライン２３１４、並びに様々なグラフィックスを加速し、処理動作を算出するための追加の固定機能論理２３１６を含むことができる。少なくとも１つの実施例では、共有機能論理２３１０は、グラフィックス・コア２３００内の各Ｎ個のサブ・コアによって共有され得る論理ユニット（たとえば、サンプラ、数理、及び／又はスレッド間通信論理）を含むことができる。共有及び／又はキャッシュ・メモリ２３１２は、グラフィックス・コア２３００内のＮ個のサブ・コア２３０１Ａ～２３０１ＦのためのＬＬＣであり得、また、複数のサブ・コアによってアクセス可能である共有メモリとして働き得る。少なくとも１つの実施例では、ジオメトリ／固定機能パイプライン２３１４は、固定機能ブロック２３３０内のジオメトリ／固定機能パイプライン２３３６の代わりに含まれ得、同じ又は同様の論理ユニットを含むことができる。

【0169】

少なくとも１つの実施例では、グラフィックス・コア２３００は、グラフィックス・コア２３００による使用のための様々な固定機能加速論理を含むことができる追加の固定機能論理２３１６を含む。少なくとも１つの実施例では、追加の固定機能論理２３１６は、位置限定シェーディング（ｐｏｓｉｔｉｏｎ ｏｎｌｙ ｓｈａｄｉｎｇ）において使用するための追加のジオメトリ・パイプラインを含む。位置限定シェーディングでは、少なくとも２つのジオメトリ・パイプラインが存在するが、ジオメトリ／固定機能パイプライン２３１６、２３３６内の完全ジオメトリ・パイプライン、並びに選別パイプライン（ｃｕｌｌ ｐｉｐｅｌｉｎｅ）においてであり、選別パイプラインは、追加の固定機能論理２３１６内に含まれ得る追加のジオメトリ・パイプラインである。少なくとも１つの実施例では、選別パイプラインは、完全ジオメトリ・パイプラインの縮小版である。少なくとも１つの実施例では、完全パイプライン及び選別パイプラインは、アプリケーションの異なるインスタンスを実行することができ、各インスタンスは別個のコンテキストを有する。少なくとも１つの実施例では、位置限定シェーディングは、切り捨てられた三角形の長い選別ランを隠すことができ、これは、いくつかのインスタンスにおいてシェーディングがより早く完了することを可能にする。たとえば、少なくとも１つの実施例では、選別パイプラインは、ピクセルの、フレーム・バッファへのラスタ化及びレンダリングを実施することなしに、頂点の位置属性をフェッチし、シェーディングするので、追加の固定機能論理２３１６内の選別パイプライン論理は、メイン・アプリケーションと並列で位置シェーダを実行することができ、全体的に完全パイプラインよりも速く臨界結果（ｃｒｉｔｉｃａｌ ｒｅｓｕｌｔ）を生成する。少なくとも１つの実施例では、選別パイプラインは、生成された臨界結果を使用して、すべての三角形について、それらの三角形が選別されているかどうかにかかわらず、可視性情報を算出することができる。少なくとも１つの実施例では、（このインスタンスではリプレイ・パイプラインと呼ばれることがある）完全パイプラインは、可視性情報を消費して、選別された三角形を飛ばして可視三角形のみをシェーディングすることができ、可視三角形は、最終的にラスタ化フェーズに渡される。

【0170】

少なくとも１つの実施例では、追加の固定機能論理２３１６はまた、ＣＵＤＡプログラムを加速するために、固定機能行列乗算論理など、汎用処理加速論理を含むことができる。

【0171】

少なくとも１つの実施例では、各グラフィックス・サブ・コア２３０１Ａ～２３０１Ｆは、実行リソースのセットを含み、実行リソースのセットは、グラフィックス・パイプライン、メディア・パイプライン、又はシェーダ・プログラムによる要求に応答して、グラフィックス動作、メディア動作、及びコンピュート動作を実施するために使用され得る。少なくとも１つの実施例では、グラフィックス・サブ・コア２３０１Ａ～２３０１Ｆは、複数のＥＵアレイ２３０２Ａ～２３０２Ｆ、２３０４Ａ～２３０４Ｆと、スレッド・ディスパッチ及びスレッド間通信（「ＴＤ／ＩＣ」：ｔｈｒｅａｄ ｄｉｓｐａｔｃｈ ａｎｄ ｉｎｔｅｒ－ｔｈｒｅａｄ ｃｏｍｍｕｎｉｃａｔｉｏｎ）論理２３０３Ａ～２３０３Ｆと、３Ｄ（たとえば、テクスチャ）サンプラ２３０５Ａ～２３０５Ｆと、メディア・サンプラ２３０６Ａ～２３０６Ｆと、シェーダ・プロセッサ２３０７Ａ～２３０７Ｆと、共有ローカル・メモリ（「ＳＬＭ」：ｓｈａｒｅｄ ｌｏｃａｌ ｍｅｍｏｒｙ）２３０８Ａ～２３０８Ｆとを含む。ＥＵアレイ２３０２Ａ～２３０２Ｆ、２３０４Ａ～２３０４Ｆは、各々、複数の実行ユニットを含み、複数の実行ユニットは、グラフィックス、メディア、又はコンピュート・シェーダ・プログラムを含むグラフィックス動作、メディア動作、又はコンピュート動作のサービスにおいて浮動小数点及び整数／固定小数点論理演算を実施することが可能なＧＰＧＰＵである。少なくとも１つの実施例では、ＴＤ／ＩＣ論理２３０３Ａ～２３０３Ｆは、サブ・コア内の実行ユニットのためのローカル・スレッド・ディスパッチ及びスレッド制御動作を実施し、サブ・コアの実行ユニット上で実行しているスレッド間の通信を容易にする。少なくとも１つの実施例では、３Ｄサンプラ２３０５Ａ～２３０５Ｆは、テクスチャ又は他の３Ｄグラフィックス関係データをメモリに読み取ることができる。少なくとも１つの実施例では、３Ｄサンプラは、所与のテクスチャに関連する、構成されたサンプル状態及びテクスチャ・フォーマットに基づいて、テクスチャ・データを異なるやり方で読み取ることができる。少なくとも１つの実施例では、メディア・サンプラ２３０６Ａ～２３０６Ｆは、メディア・データに関連するタイプ及びフォーマットに基づいて、同様の読取り動作を実施することができる。少なくとも１つの実施例では、各グラフィックス・サブ・コア２３０１Ａ～２３０１Ｆは、代替的に統一３Ｄ及びメディア・サンプラを含むことができる。少なくとも１つの実施例では、サブ・コア２３０１Ａ～２３０１Ｆの各々内の実行ユニット上で実行しているスレッドは、スレッド・グループ内で実行しているスレッドがオンチップ・メモリの共通のプールを使用して実行することを可能にするために、各サブ・コア内の共有ローカル・メモリ２３０８Ａ～２３０８Ｆを利用することができる。

【0172】

図２４は、少なくとも１つの実施例による、並列処理ユニット（「ＰＰＵ」：ｐａｒａｌｌｅｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）２４００を示す。少なくとも１つの実施例では、ＰＰＵ２４００は、ＰＰＵ２４００によって実行された場合、ＰＰＵ２４００に、本明細書で説明されるプロセス及び技法のいくつか又はすべてを実施させる機械可読コードで構成される。少なくとも１つの実施例では、ＰＰＵ２４００はマルチスレッド・プロセッサであり、マルチスレッド・プロセッサは、１つ又は複数の集積回路デバイス上で実装され、（機械可読命令又は単に命令とも呼ばれる）コンピュータ可読命令を複数のスレッド上で並列に処理するように設計されたレイテンシ隠蔽技法としてマルチスレッディングを利用する。少なくとも１つの実施例では、スレッドは、実行のスレッドを指し、ＰＰＵ２４００によって実行されるように構成された命令のセットのインスタンス化である。少なくとも１つの実施例では、ＰＰＵ２４００は、ＬＣＤデバイスなどのディスプレイ・デバイス上での表示のための２次元（「２Ｄ」）画像データを生成するために３次元（「３Ｄ」）グラフィックス・データを処理するためのグラフィックス・レンダリング・パイプラインを実装するように構成されたＧＰＵである。少なくとも１つの実施例では、ＰＰＵ２４００は、線形代数演算及び機械学習演算などの算出を実施するために利用される。図２４は、単に例示を目的とした例示的な並列プロセッサを示し、少なくとも１つの実施例において実装され得るプロセッサ・アーキテクチャの非限定的な実例として解釈されるべきである。少なくとも１つの実施例では、ＰＰＵ２４００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、ＰＰＵ２４００は、実行されたとき、ＰＰＵ２４００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0173】

少なくとも１つの実施例では、１つ又は複数のＰＰＵ２４００は、高性能コンピューティング（「ＨＰＣ」：Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｉｎｇ）、データ・センタ、及び機械学習アプリケーションを加速するように構成される。少なくとも１つの実施例では、１つ又は複数のＰＰＵ２４００は、ＣＵＤＡプログラムを加速するように構成される。少なくとも１つの実施例では、ＰＰＵ２４００は、限定はしないが、Ｉ／Ｏユニット２４０６と、フロント・エンド・ユニット２４１０と、スケジューラ・ユニット２４１２と、ワーク分散ユニット２４１４と、ハブ２４１６と、クロスバー（「Ｘバー」：ｃｒｏｓｓｂａｒ）２４２０と、１つ又は複数の汎用処理クラスタ（「ＧＰＣ」：ｇｅｎｅｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｃｌｕｓｔｅｒ）２４１８と、１つ又は複数のパーティション・ユニット（「メモリ・パーティション・ユニット」）２４２２とを含む。少なくとも１つの実施例では、ＰＰＵ２４００は、１つ又は複数の高速ＧＰＵ相互接続（「ＧＰＵ相互接続」）２４０８を介してホスト・プロセッサ又は他のＰＰＵ２４００に接続される。少なくとも１つの実施例では、ＰＰＵ２４００は、システム・バス又は相互接続２４０２を介してホスト・プロセッサ又は他の周辺デバイスに接続される。少なくとも１つの実施例では、ＰＰＵ２４００は、１つ又は複数のメモリ・デバイス（「メモリ」）２４０４を備えるローカル・メモリに接続される。少なくとも１つの実施例では、メモリ・デバイス２４０４は、限定はしないが、１つ又は複数のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスを含む。少なくとも１つの実施例では、１つ又は複数のＤＲＡＭデバイスは、複数のＤＲＡＭダイが各デバイス内で積層された高帯域幅メモリ（「ＨＢＭ」：ｈｉｇｈ－ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）サブシステムとして構成され、及び／又は構成可能である。

【0174】

少なくとも１つの実施例では、高速ＧＰＵ相互接続２４０８は、ワイヤ・ベースのマルチ・レーン通信リンクを指し得、ワイヤ・ベースのマルチ・レーン通信リンクは、１つ又は複数のＣＰＵと組み合わせられた１つ又は複数のＰＰＵ２４００をスケーリングし、含めるために、システムによって使用され、ＰＰＵ２４００とＣＰＵとの間のキャッシュ・コヒーレンス、及びＣＰＵマスタリングをサポートする。少なくとも１つの実施例では、データ及び／又はコマンドは、高速ＧＰＵ相互接続２４０８によって、ハブ２４１６を通して、１つ又は複数のコピー・エンジン、ビデオ・エンコーダ、ビデオ・デコーダ、電力管理ユニット、及び図２４に明示的に示されていないこともある他の構成要素など、ＰＰＵ２４００の他のユニットに／から送信される。

【0175】

少なくとも１つの実施例では、Ｉ／Ｏユニット２４０６は、システム・バス２４０２を介して（図２４に示されていない）ホスト・プロセッサから通信（たとえば、コマンド、データ）を送受信するように構成される。少なくとも１つの実施例では、Ｉ／Ｏユニット２４０６は、システム・バス２４０２を介して直接、又は、メモリ・ブリッジなどの１つ又は複数の中間デバイスを通して、ホスト・プロセッサと通信する。少なくとも１つの実施例では、Ｉ／Ｏユニット２４０６は、システム・バス２４０２を介してＰＰＵ２４００のうちの１つ又は複数などの１つ又は複数の他のプロセッサと通信し得る。少なくとも１つの実施例では、Ｉ／Ｏユニット２４０６は、ＰＣＩｅインターフェースを、ＰＣＩｅバスを介した通信のために実装する。少なくとも１つの実施例では、Ｉ／Ｏユニット２４０６は、外部デバイスと通信するためのインターフェースを実装する。

【0176】

少なくとも１つの実施例では、Ｉ／Ｏユニット２４０６は、システム・バス２４０２を介して受信されたパケットを復号する。少なくとも１つの実施例では、少なくともいくつかのパケットは、ＰＰＵ２４００に様々な動作を実施させるように構成されたコマンドを表す。少なくとも１つの実施例では、Ｉ／Ｏユニット２４０６は、復号されたコマンドを、コマンドによって指定されるＰＰＵ２４００の様々な他のユニットに送信する。少なくとも１つの実施例では、コマンドは、フロント・エンド・ユニット２４１０に送信され、及び／或いは、ハブ２４１６、又は（図２４に明示的に示されていない）１つ又は複数のコピー・エンジン、ビデオ・エンコーダ、ビデオ・デコーダ、電力管理ユニットなど、ＰＰＵ２４００の他のユニットに送信される。少なくとも１つの実施例では、Ｉ／Ｏユニット２４０６はＰＰＵ２４００の様々な論理ユニット間で及びそれらの間で通信をルーティングするように構成される。

【0177】

少なくとも１つの実施例では、ホスト・プロセッサによって実行されるプログラムは、処理のためにワークロードをＰＰＵ２４００に提供するバッファにおいて、コマンド・ストリームを符号化する。少なくとも１つの実施例では、ワークロードは、命令と、それらの命令によって処理されるべきデータとを含む。少なくとも１つの実施例では、バッファは、ホスト・プロセッサとＰＰＵ２４００の両方によってアクセス（たとえば、書込み／読取り）可能であるメモリ中の領域であり、ホスト・インターフェース・ユニットは、Ｉ／Ｏユニット２４０６によってシステム・バス２４０２を介して送信されるメモリ要求を介して、システム・バス２４０２に接続されたシステム・メモリ中のバッファにアクセスするように構成され得る。少なくとも１つの実施例では、ホスト・プロセッサは、バッファにコマンド・ストリームを書き込み、次いでコマンド・ストリームの開始に対するポインタをＰＰＵ２４００に送信し、それにより、フロント・エンド・ユニット２４１０は、１つ又は複数のコマンド・ストリームに対するポインタを受信し、１つ又は複数のコマンド・ストリームを管理して、コマンド・ストリームからコマンドを読み取り、コマンドをＰＰＵ２４００の様々なユニットにフォワーディングする。

【0178】

少なくとも１つの実施例では、フロント・エンド・ユニット２４１０は、１つ又は複数のコマンド・ストリームによって定義されるタスクを処理するように様々なＧＰＣ２４１８を構成するスケジューラ・ユニット２４１２に結合される。少なくとも１つの実施例では、スケジューラ・ユニット２４１２は、スケジューラ・ユニット２４１２によって管理される様々なタスクに関係する状態情報を追跡するように構成され、状態情報は、ＧＰＣ２４１８のうちのどれにタスクが割り当てられるか、タスクがアクティブであるのか非アクティブであるのか、タスクに関連する優先レベルなどを示し得る。少なくとも１つの実施例では、スケジューラ・ユニット２４１２は、ＧＰＣ２４１８のうちの１つ又は複数上での複数のタスクの実行を管理する。

【0179】

少なくとも１つの実施例では、スケジューラ・ユニット２４１２は、ＧＰＣ２４１８上での実行のためのタスクをディスパッチするように構成されたワーク分散ユニット２４１４に結合される。少なくとも１つの実施例では、ワーク分散ユニット２４１４は、スケジューラ・ユニット２４１２から受信された、スケジューリングされたタスクの数を追跡し、ワーク分散ユニット２４１４は、ＧＰＣ２４１８の各々について、ペンディング・タスク・プール及びアクティブ・タスク・プールを管理する。少なくとも１つの実施例では、ペンディング・タスク・プールは、特定のＧＰＣ２４１８によって処理されるように割り当てられたタスクを含んでいるいくつかのスロット（たとえば、３２個のスロット）を備え、アクティブ・タスク・プールは、ＧＰＣ２４１８によってアクティブに処理されているタスクのためのいくつかのスロット（たとえば、４つのスロット）を備え得、それにより、ＧＰＣ２４１８のうちの１つがタスクの実行を完了したとき、ＧＰＣ２４１８のためのアクティブ・タスク・プールからそのタスクが排除され、ペンディング・タスク・プールからの他のタスクのうちの１つが選択され、ＧＰＣ２４１８上での実行のためにスケジューリングされる。少なくとも１つの実施例では、データ依存性が解決されるのを待っている間など、アクティブ・タスクがＧＰＣ２４１８上でアイドルである場合、アクティブ・タスクがＧＰＣ２４１８から排除され、ペンディング・タスク・プールに戻され、その間に、ペンディング・タスク・プール中の別のタスクが選択され、ＧＰＣ２４１８上での実行のためにスケジューリングされる。

【0180】

少なくとも１つの実施例では、ワーク分散ユニット２４１４は、Ｘバー２４２０を介して１つ又は複数のＧＰＣ２４１８と通信する。少なくとも１つの実施例では、Ｘバー２４２０は、ＰＰＵ２４００の多くのユニットをＰＰＵ２４００の他のユニットに結合する相互接続ネットワークであり、ワーク分散ユニット２４１４を特定のＧＰＣ２４１８に結合するように構成され得る。少なくとも１つの実施例では、ＰＰＵ２４００の１つ又は複数の他のユニットも、ハブ２４１６を介してＸバー２４２０に接続され得る。

【0181】

少なくとも１つの実施例では、タスクはスケジューラ・ユニット２４１２によって管理され、ワーク分散ユニット２４１４によってＧＰＣ２４１８のうちの１つにディスパッチされる。ＧＰＣ２４１８は、タスクを処理し、結果を生成するように構成される。少なくとも１つの実施例では、結果は、ＧＰＣ２４１８内の他のタスクによって消費されるか、Ｘバー２４２０を介して異なるＧＰＣ２４１８にルーティングされるか、又はメモリ２４０４に記憶され得る。少なくとも１つの実施例では、結果は、パーティション・ユニット２４２２を介してメモリ２４０４に書き込まれ得、パーティション・ユニット２４２２は、メモリ２４０４への／からのデータの読取り及び書込みを行うためのメモリ・インターフェースを実装する。少なくとも１つの実施例では、結果は、高速ＧＰＵ相互接続２４０８を介して別のＰＰＵ２４０４又はＣＰＵに送信され得る。少なくとも１つの実施例では、ＰＰＵ２４００は、限定はしないが、ＰＰＵ２４００に結合された別個の個別メモリ・デバイス２４０４の数に等しいＵ個のパーティション・ユニット２４２２を含む。

【0182】

少なくとも１つの実施例では、ホスト・プロセッサはドライバ・カーネルを実行し、ドライバ・カーネルは、ホスト・プロセッサ上で実行している１つ又は複数のアプリケーションがＰＰＵ２４００上での実行のために動作をスケジューリングすることを可能にするアプリケーション・プログラミング・インターフェース（「ＡＰＩ」：ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｇｒａｍｍｉｎｇ ｉｎｔｅｒｆａｃｅ）を実装する。少なくとも１つの実施例では、複数のコンピュート・アプリケーションが、ＰＰＵ２４００によって同時に実行され、ＰＰＵ２４００は、複数のコンピュート・アプリケーションに対して、隔離、サービス品質（「ＱｏＳ」：ｑｕａｌｉｔｙ ｏｆ ｓｅｒｖｉｃｅ）、及び独立したアドレス空間を提供する。少なくとも１つの実施例では、アプリケーションは、ＰＰＵ２４００による実行のための１つ又は複数のタスクをドライバ・カーネルに生成させる（たとえば、ＡＰＩコールの形態の）命令を生成し、ドライバ・カーネルは、ＰＰＵ２４００によって処理されている１つ又は複数のストリームにタスクを出力する。少なくとも１つの実施例では、各タスクは、ワープと呼ばれることがある関係スレッドの１つ又は複数のグループを備える。少なくとも１つの実施例では、ワープは、並列に実行され得る複数の関係スレッド（たとえば、３２個のスレッド）を備える。少なくとも１つの実施例では、連動スレッドは、タスクを実施するための命令を含み、共有メモリを通してデータを交換する、複数のスレッドを指すことができる。

【0183】

図２５は、少なくとも１つの実施例による、ＧＰＣ２５００を示す。少なくとも１つの実施例では、ＧＰＣ２５００は、図２４のＧＰＣ２４１８である。少なくとも１つの実施例では、各ＧＰＣ２５００は、限定はしないが、タスクを処理するためのいくつかのハードウェア・ユニットを含み、各ＧＰＣ２５００は、限定はしないが、パイプライン・マネージャ２５０２、プレ・ラスタ演算ユニット（「ＰＲＯＰ」：ｐｒｅ－ｒａｓｔｅｒ ｏｐｅｒａｔｉｏｎ）２５０４、ラスタ・エンジン２５０８、ワーク分散クロスバー（「ＷＤＸ」：ｗｏｒｋ ｄｉｓｔｒｉｂｕｔｉｏｎ ｃｒｏｓｓｂａｒ）２５１６、ＭＭＵ２５１８、１つ又は複数のデータ処理クラスタ（「ＤＰＣ」：Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ Ｃｌｕｓｔｅｒ）２５０６、及びパーツの任意の好適な組合せを含む。少なくとも１つの実施例では、ＧＰＣ２５００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、ＧＰＣ２５００は、実行されたとき、ＧＰＣ２５００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0184】

少なくとも１つの実施例では、ＧＰＣ２５００の動作は、パイプライン・マネージャ２５０２によって制御される。少なくとも１つの実施例では、パイプライン・マネージャ２５０２は、ＧＰＣ２５００に割り振られたタスクを処理するための１つ又は複数のＤＰＣ２５０６の構成を管理する。少なくとも１つの実施例では、パイプライン・マネージャ２５０２は、グラフィックス・レンダリング・パイプラインの少なくとも一部分を実装するように、１つ又は複数のＤＰＣ２５０６のうちの少なくとも１つを構成する。少なくとも１つの実施例では、ＤＰＣ２５０６は、プログラマブル・ストリーミング・マルチプロセッサ（「ＳＭ」：ｓｔｒｅａｍｉｎｇ ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ）２５１４上で頂点シェーダ・プログラムを実行するように構成される。少なくとも１つの実施例では、パイプライン・マネージャ２５０２は、ワーク分散ユニットから受信されたパケットを、ＧＰＣ２５００内の適切な論理ユニットにルーティングするように構成され、少なくとも１つの実施例では、いくつかのパケットは、ＰＲＯＰ２５０４中の固定機能ハードウェア・ユニット及び／又はラスタ・エンジン２５０８にルーティングされ得、他のパケットは、プリミティブ・エンジン２５１２又はＳＭ２５１４による処理のためにＤＰＣ２５０６にルーティングされ得る。少なくとも１つの実施例では、パイプライン・マネージャ２５０２は、コンピューティング・パイプラインを実装するように、ＤＰＣ２５０６のうちの少なくとも１つを構成する。少なくとも１つの実施例では、パイプライン・マネージャ２５０２は、ＣＵＤＡプログラムの少なくとも一部分を実行するように、ＤＰＣ２５０６のうちの少なくとも１つを構成する。

【0185】

少なくとも１つの実施例では、ＰＲＯＰユニット２５０４は、ラスタ・エンジン２５０８及びＤＰＣ２５０６によって生成されたデータを、図２４と併せて上記でより詳細に説明されたメモリ・パーティション・ユニット２４２２など、パーティション・ユニット中のラスタ演算（「ＲＯＰ」：Ｒａｓｔｅｒ Ｏｐｅｒａｔｉｏｎ）ユニットにルーティングするように構成される。少なくとも１つの実施例では、ＰＲＯＰユニット２５０４は、色ブレンディングのための最適化を実施すること、ピクセル・データを組織化すること、アドレス・トランスレーションを実施することなどを行うように構成される。少なくとも１つの実施例では、ラスタ・エンジン２５０８は、限定はしないが、様々なラスタ演算を実施するように構成されたいくつかの固定機能ハードウェア・ユニットを含み、少なくとも１つの実施例では、ラスタ・エンジン２５０８は、限定はしないが、セットアップ・エンジン、粗いラスタ・エンジン、選別エンジン、クリッピング・エンジン、細かいラスタ・エンジン、タイル合体エンジン、及びそれらの任意の好適な組合せを含む。少なくとも１つの実施例では、セットアップ・エンジンは、変換された頂点を受信し、頂点によって定義された幾何学的プリミティブに関連する平面方程式を生成し、平面方程式は、プリミティブについてのカバレージ情報（たとえば、タイルのためのｘ、ｙカバレージ・マスク）を生成するために粗いラスタ・エンジンに送信され、粗いラスタ・エンジンの出力は選別エンジンに送信され、ｚテストに落ちたプリミティブに関連するフラグメントが選別され、クリッピング・エンジンに送信され、視錐台の外側にあるフラグメントがクリップされる。少なくとも１つの実施例では、クリッピング及び選別を通過したフラグメントは、セットアップ・エンジンによって生成された平面方程式に基づいてピクセル・フラグメントについての属性を生成するために、細かいラスタ・エンジンに渡される。少なくとも１つの実施例では、ラスタ・エンジン２５０８の出力は、ＤＰＣ２５０６内に実装されたフラグメント・シェーダによってなど、任意の好適なエンティティによって処理されるべきフラグメントを含む。

【0186】

少なくとも１つの実施例では、ＧＰＣ２５００中に含まれる各ＤＰＣ２５０６は、限定はしないが、Ｍパイプ・コントローラ（「ＭＰＣ」：Ｍ－Ｐｉｐｅ Ｃｏｎｔｒｏｌｌｅｒ）２５１０、プリミティブ・エンジン２５１２、１つ又は複数のＳＭ２５１４、及びそれらの任意の好適な組合せを含む。少なくとも１つの実施例では、ＭＰＣ２５１０は、ＤＰＣ２５０６の動作を制御して、パイプライン・マネージャ２５０２から受信されたパケットを、ＤＰＣ２５０６中の適切なユニットにルーティングする。少なくとも１つの実施例では、頂点に関連するパケットは、頂点に関連する頂点属性をメモリからフェッチするように構成されたプリミティブ・エンジン２５１２にルーティングされ、対照的に、シェーダ・プログラムに関連するパケットは、ＳＭ２５１４に送信され得る。

【0187】

少なくとも１つの実施例では、ＳＭ２５１４は、限定はしないが、いくつかのスレッドによって表されたタスクを処理するように構成されたプログラマブル・ストリーミング・プロセッサを含む。少なくとも１つの実施例では、ＳＭ２５１４はマルチスレッド化され、スレッドの特定のグループからの複数のスレッド（たとえば、３２個のスレッド）を同時に実行するように構成され、ＳＩＭＤアーキテクチャを実装し、スレッドのグループ（たとえば、ワープ）中の各スレッドは、命令の同じセットに基づいてデータの異なるセットを処理するように構成される。少なくとも１つの実施例では、スレッドのグループ中のすべてのスレッドが同じ命令を実行する。少なくとも１つの実施例では、ＳＭ２５１４は、ＳＩＭＴアーキテクチャを実装し、スレッドのグループ中の各スレッドは、命令の同じセットに基づいて、データの異なるセットを処理するように構成されるが、スレッドのグループ中の個々のスレッドは、実行中に発散することを可能にされる。少なくとも１つの実施例では、プログラム・カウンタ、コール・スタック、及び実行状態が、各ワープについて維持されて、ワープ内のスレッドが発散するときのワープ間の同時処理及びワープ内の直列実行を可能にする。別の実施例では、プログラム・カウンタ、コール・スタック、及び実行状態が、各個々のスレッドについて維持されて、すべてのスレッド間、ワープ内及びワープ間での等しい同時処理を可能にする。少なくとも１つの実施例では、実行状態が、各個々のスレッドについて維持され、同じ命令を実行しているスレッドが、より良い効率性のために収束され、並列に実行され得る。ＳＭ２５１４の少なくとも１つの実施例は、図２６と併せてさらに詳細に説明される。

【0188】

少なくとも１つの実施例では、ＭＭＵ２５１８は、ＧＰＣ２５００とメモリ・パーティション・ユニット（たとえば、図２４のパーティション・ユニット２４２２）との間のインターフェースを提供し、ＭＭＵ２５１８は、仮想アドレスから物理アドレスへのトランスレーションと、メモリ保護と、メモリ要求の調停とを提供する。少なくとも１つの実施例では、ＭＭＵ２５１８は、仮想アドレスからメモリ中の物理アドレスへのトランスレーションを実施するための１つ又は複数のトランスレーション・ルックアサイド・バッファ（ＴＬＢ）を提供する。

【0189】

図２６は、少なくとも１つの実施例による、ストリーミング・マルチプロセッサ（「ＳＭ」）２６００を示す。少なくとも１つの実施例では、ＳＭ２６００は、図２５のＳＭ２５１４である。少なくとも１つの実施例では、ＳＭ２６００は、限定はしないが、命令キャッシュ２６０２、１つ又は複数のスケジューラ・ユニット２６０４、レジスタ・ファイル２６０８、１つ又は複数の処理コア（「コア」）２６１０、１つ又は複数の特殊機能ユニット（「ＳＦＵ」：ｓｐｅｃｉａｌ ｆｕｎｃｔｉｏｎ ｕｎｉｔ）２６１２、１つ又は複数のＬＳＵ２６１４、相互接続ネットワーク２６１６、共有メモリ／Ｌ１キャッシュ２６１８、及びそれらの任意の好適な組合せを含む。少なくとも１つの実施例では、ワーク分散ユニットは、並列処理ユニット（ＰＰＵ）のＧＰＣ上での実行のためにタスクをディスパッチし、各タスクは、ＧＰＣ内の特定のデータ処理クラスタ（ＤＰＣ）に割り振られ、タスクがシェーダ・プログラムに関連する場合、タスクはＳＭ２６００のうちの１つに割り振られる。少なくとも１つの実施例では、スケジューラ・ユニット２６０４は、ワーク分散ユニットからタスクを受信し、ＳＭ２６００に割り当てられた１つ又は複数のスレッド・ブロックについて命令スケジューリングを管理する。少なくとも１つの実施例では、スケジューラ・ユニット２６０４は、並列スレッドのワープとしての実行のためにスレッド・ブロックをスケジューリングし、各スレッド・ブロックは、少なくとも１つのワープを割り振られる。少なくとも１つの実施例では、各ワープは、スレッドを実行する。少なくとも１つの実施例では、スケジューラ・ユニット２６０４は、複数の異なるスレッド・ブロックを管理して、異なるスレッド・ブロックにワープを割り振り、次いで、複数の異なる連動グループからの命令を、各クロック・サイクル中に様々な機能ユニット（たとえば、処理コア２６１０、ＳＦＵ２６１２、及びＬＳＵ２６１４）にディスパッチする。少なくとも１つの実施例では、ＳＭ２６００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、ハードウェア構成要素を含む。少なくとも１つの実施例では、ＳＭ２６００は、実行されたとき、ＳＭ２６００に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を実行するためのハードウェアを含む。

【0190】

少なくとも１つの実施例では、「連動グループ」は、通信するスレッドのグループを組織化するためのプログラミング・モデルを指し得、プログラミング・モデルは、スレッドが通信している粒度を開発者が表現することを可能にして、より豊富でより効率的な並列分解の表現を可能にする。少なくとも１つの実施例では、連動起動ＡＰＩは、並列アルゴリズムの実行のためにスレッド・ブロックの間の同期をサポートする。少なくとも１つの実施例では、従来のプログラミング・モデルのＡＰＩは、連動スレッドを同期するための単一の簡単な構築物、すなわちスレッド・ブロックのすべてのスレッドにわたるバリア（たとえば、ｓｙｎｃｔｈｒｅａｄｓ（）関数）を提供する。しかしながら、少なくとも１つの実施例では、プログラマは、スレッド・ブロックよりも小さい粒度においてスレッドのグループを定義し、定義されたグループ内で同期して、集合的なグループ全般にわたる機能インターフェースの形態で、より高い性能、設計のフレキシビリティ、及びソフトウェア再利用を可能にし得る。少なくとも１つの実施例では、連動グループは、プログラマが、サブ・ブロック粒度及びマルチ・ブロック粒度において、スレッドのグループを明示的に定義し、連動グループ中のスレッドに対する同期などの集合的な動作を実施することを可能にする。少なくとも１つの実施例では、サブ・ブロック粒度は、単一スレッドと同じくらい小さい。少なくとも１つの実施例では、プログラミング・モデルは、ソフトウェア境界にわたるクリーンな合成をサポートし、それにより、ライブラリ及びユーティリティ関数が、収束に関して仮定する必要なしにそれらのローカル・コンテキスト内で安全に同期することができる。少なくとも１つの実施例では、連動グループ・プリミティブは、限定はしないが、プロデューサ－コンシューマ並列性、日和見並列性（ｏｐｐｏｒｔｕｎｉｓｔｉｃ ｐａｒａｌｌｅｌｉｓｍ）、及びスレッド・ブロックのグリッド全体にわたるグローバルな同期を含む、新しいパターンの連動並列性を可能にする。

【0191】

少なくとも１つの実施例では、ディスパッチ・ユニット２６０６は、機能ユニットのうちの１つ又は複数に命令を送信するように構成され、スケジューラ・ユニット２６０４は、限定はしないが、同じワープからの２つの異なる命令が各クロック・サイクル中にディスパッチされることを可能にする２つのディスパッチ・ユニット２６０６を含む。少なくとも１つの実施例では、各スケジューラ・ユニット２６０４は、単一のディスパッチ・ユニット２６０６又は追加のディスパッチ・ユニット２６０６を含む。

【0192】

少なくとも１つの実施例では、各ＳＭ２６００は、少なくとも１つの実施例では、限定はしないが、ＳＭ２６００の機能ユニットにレジスタのセットを提供するレジスタ・ファイル２６０８を含む。少なくとも１つの実施例では、レジスタ・ファイル２６０８は、各機能ユニットがレジスタ・ファイル２６０８の専用部分を割り振られるように、機能ユニットの各々の間で分割される。少なくとも１つの実施例では、レジスタ・ファイル２６０８は、ＳＭ２６００によって実行されている異なるワープ間で分割され、レジスタ・ファイル２６０８は、機能ユニットのデータ経路に接続されたオペランドのための一時的ストレージを提供する。少なくとも１つの実施例では、各ＳＭ２６００は、限定はしないが、複数のＬ個の処理コア２６１０を含む。少なくとも１つの実施例では、ＳＭ２６００は、限定はしないが、多数の（たとえば、１２８個以上の）個別の処理コア２６１０を含む。少なくとも１つの実施例では、各処理コア２６１０は、限定はしないが、完全にパイプライン化された、単精度の、倍精度の、及び／又は混合精度の処理ユニットを含み、これは、限定はしないが、浮動小数点算術論理ユニット及び整数算術論理ユニットを含む。少なくとも１つの実施例では、浮動小数点算術論理ユニットは、浮動小数点算術のためのＩＥＥＥ７５４－２００８規格を実装する。少なくとも１つの実施例では、処理コア２６１０は、限定はしないが、６４個の単精度（３２ビット）浮動小数点コアと、６４個の整数コアと、３２個の倍精度（６４ビット）浮動小数点コアと、８つのテンソル・コアとを含む。

【0193】

少なくとも１つの実施例では、テンソル・コアは、行列演算を実施するように構成される。少なくとも１つの実施例では、１つ又は複数のテンソル・コアは、処理コア２６１０中に含まれる。少なくとも１つの実施例では、テンソル・コアは、ニューラル・ネットワーク訓練及び推論のための畳み込み演算など、深層学習行列算術を実施するように構成される。少なくとも１つの実施例では、各テンソル・コアは、４×４の行列で動作し、行列の積和演算（ｍａｔｒｉｘ ｍｕｌｔｉｐｌｙ ａｎｄ ａｃｃｕｍｕｌａｔｅ ｏｐｅｒａｔｉｏｎ）Ｄ＝Ａ×Ｂ＋Ｃを実施し、ここで、Ａ、Ｂ、Ｃ、及びＤは４×４の行列である。

【0194】

少なくとも１つの実施例では、行列乗算入力Ａ及びＢは、１６ビットの浮動小数点行列であり、和の行列Ｃ及びＤは、１６ビットの浮動小数点又は３２ビットの浮動小数点行列である。少なくとも１つの実施例では、テンソル・コアは、３２ビットの浮動小数点の和をもつ１６ビットの浮動小数点入力データで動作する。少なくとも１つの実施例では、１６ビットの浮動小数点乗算は、６４個の演算を使用し、結果的に完全精度の積をもたらし、次いで、完全精度の積が、４×４×４の行列乗算についての他の中間積との３２ビット浮動小数点加算を使用して加算される。少なくとも１つの実施例では、これらの小さい要素から築かれる、はるかに大きい２次元又はさらに高次元の行列演算を実施するために、テンソル・コアが使用される。少なくとも１つの実施例では、ＣＵＤＡ－Ｃ＋＋ＡＰＩなどのＡＰＩは、ＣＵＤＡ－Ｃ＋＋プログラムからテンソル・コアを効率的に使用するために、特殊な行列ロード演算、行列積和演算、及び行列ストア演算を公開している。少なくとも１つの実施例では、ＣＵＤＡレベルにおいて、ワープ・レベル・インターフェースは、ワープの３２個のスレッドすべてに及ぶ１６×１６サイズの行列を仮定する。

【0195】

少なくとも１つの実施例では、各ＳＭ２６００は、限定はしないが、特殊関数（たとえば、属性評価、逆数平方根など）を実施するＭ個のＳＦＵ２６１２を含む。少なくとも１つの実施例では、ＳＦＵ２６１２は、限定はしないが、階層ツリー・データ構造をトラバースするように構成されたツリー・トラバーサル・ユニットを含む。少なくとも１つの実施例では、ＳＦＵ２６１２は、限定はしないが、テクスチャ・マップ・フィルタリング動作を実施するように構成されたテクスチャ・ユニットを含む。少なくとも１つの実施例では、テクスチャ・ユニットは、メモリ及びサンプル・テクスチャ・マップからテクスチャ・マップ（たとえば、テクセルの２Ｄアレイ）をロードして、ＳＭ２６００によって実行されるシェーダ・プログラムにおける使用のためのサンプリングされたテクスチャ値を作り出すように構成される。少なくとも１つの実施例では、テクスチャ・マップは、共有メモリ／Ｌ１キャッシュ２６１８に記憶される。少なくとも１つの実施例では、テクスチャ・ユニットは、ミップ・マップ（たとえば、詳細のレベルが異なるテクスチャ・マップ）を使用したフィルタリング動作などのテクスチャ動作を実装する。少なくとも１つの実施例では、各ＳＭ２６００は、限定はしないが、２つのテクスチャ・ユニットを含む。

【0196】

少なくとも１つの実施例では、各ＳＭ２６００は、限定はしないが、共有メモリ／Ｌ１キャッシュ２６１８とレジスタ・ファイル２６０８との間でロード及びストア動作を実装するＮ個のＬＳＵ２６１４を含む。少なくとも１つの実施例では、各ＳＭ２６００は、限定はしないが、相互接続ネットワーク２６１６を含み、相互接続ネットワーク２６１６は、機能ユニットの各々をレジスタ・ファイル２６０８に接続し、ＬＳＵ２６１４をレジスタ・ファイル２６０８及び共有メモリ／Ｌ１キャッシュ２６１８に接続する。少なくとも１つの実施例では、相互接続ネットワーク２６１６はクロスバーであり、クロスバーは、機能ユニットのうちのいずれかをレジスタ・ファイル２６０８中のレジスタのうちのいずれかに接続し、ＬＳＵ２６１４をレジスタ・ファイル２６０８と共有メモリ／Ｌ１キャッシュ２６１８中のメモリ・ロケーションとに接続するように構成され得る。

【0197】

少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２６１８は、ＳＭ２６００とプリミティブ・エンジンとの間及びＳＭ２６００中のスレッド間でのデータ・ストレージ及び通信を可能にするオンチップ・メモリのアレイである。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２６１８は、限定はしないが、１２８ＫＢのストレージ容量を備え、ＳＭ２６００からパーティション・ユニットへの経路中にある。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２６１８は、読取り及び書込みをキャッシュするために使用される。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２６１８、Ｌ２キャッシュ、及びメモリのうちの１つ又は複数は、補助ストアである。

【0198】

少なくとも１つの実施例では、データ・キャッシュと共有メモリ機能性とを単一のメモリ・ブロックに組み合わせることは、両方のタイプのメモリ・アクセスについて改善された性能を提供する。少なくとも１つの実施例では、容量は、共有メモリが容量の半分を使用するように構成され、テクスチャ及びロード／ストア動作が残りの容量を使用することができる場合など、共有メモリを使用しないプログラムによってキャッシュとして使用されるか、又は使用可能である。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２６１８内の統合は、共有メモリ／Ｌ１キャッシュ２６１８が、データをストリーミングするための高スループット管として機能しながら、同時に高帯域幅及び低レイテンシのアクセスを、頻繁に再使用されるデータに提供することを可能にする。少なくとも１つの実施例では、汎用並列算出のために構成されたとき、グラフィックス処理と比較してより簡単な構成が使用され得る。少なくとも１つの実施例では、固定機能ＧＰＵがバイパスされて、はるかに簡単なプログラミング・モデルを作成する。少なくとも１つの実施例では及び汎用並列算出構成では、ワーク分散ユニットは、スレッドのブロックをＤＰＣに直接割り当て、分散させる。少なくとも１つの実施例では、ブロック中のスレッドは、各スレッドが一意の結果を生成することを確実にするように、計算において一意のスレッドＩＤを使用して、同じプログラムを実行し、ＳＭ２６００を使用してプログラムを実行し、計算を実施し、共有メモリ／Ｌ１キャッシュ２６１８を使用してスレッド間で通信し、ＬＳＵ２６１４を使用して、共有メモリ／Ｌ１キャッシュ２６１８及びメモリ・パーティション・ユニットを通してグローバル・メモリを読み取り、書き込む。少なくとも１つの実施例では、汎用並列算出のために構成されたとき、ＳＭ２６００は、ＤＰＣ上で新しいワークを起動するためにスケジューラ・ユニット２６０４が使用することができるコマンドを書き込む。

【0199】

少なくとも１つの実施例では、ＰＰＵは、デスクトップ・コンピュータ、ラップトップ・コンピュータ、タブレット・コンピュータ、サーバ、スーパーコンピュータ、スマート・フォン（たとえば、ワイヤレス・ハンドヘルド・デバイス）、ＰＤＡ、デジタル・カメラ、車両、頭部装着型ディスプレイ、ハンドヘルド電子デバイスなどに含まれるか、又はそれらに結合される。少なくとも１つの実施例では、ＰＰＵは、単一の半導体基板上で具体化される。少なくとも１つの実施例では、ＰＰＵは、追加のＰＰＵ、メモリ、ＲＩＳＣ ＣＰＵ、ＭＭＵ、デジタル－アナログ変換器（「ＤＡＣ」：ｄｉｇｉｔａｌ－ｔｏ－ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）などの１つ又は複数の他のデバイスとともにＳｏＣ中に含まれる。

【0200】

少なくとも１つの実施例では、ＰＰＵは、１つ又は複数のメモリ・デバイスを含むグラフィックス・カード上に含まれ得る。少なくとも１つの実施例では、グラフィックス・カードは、デスクトップ・コンピュータのマザーボード上のＰＣＩｅスロットとインターフェースするように構成され得る。少なくとも１つの実施例では、ＰＰＵは、マザーボードのチップセット中に含まれる統合されたＧＰＵ（「ｉＧＰＵ」：ｉｎｔｅｇｒａｔｅｄ ＧＰＵ）であり得る。

【0201】

汎用コンピューティングのためのソフトウェア構築物
以下の図は、限定はしないが、少なくとも１つの実施例を実装するための例示的なソフトウェア構築物を記載する。

【0202】

図２７は、少なくとも１つの実施例による、プログラミング・プラットフォームのソフトウェア・スタックを示す。少なくとも１つの実施例では、プログラミング・プラットフォームは、算出タスクを加速するために、コンピューティング・システム上のハードウェアを活用するためのプラットフォームである。少なくとも１つの実施例では、プログラミング・プラットフォームは、ライブラリ、コンパイラ指令、及び／又はプログラミング言語への拡張を通して、ソフトウェア開発者にとってアクセス可能であり得る。少なくとも１つの実施例では、プログラミング・プラットフォームは、限定はしないが、ＣＵＤＡ、Ｒａｄｅｏｎオープン・コンピュート・プラットフォーム（「ＲＯＣｍ」：Ｒａｄｅｏｎ Ｏｐｅｎ Ｃｏｍｐｕｔｅ Ｐｌａｔｆｏｒｍ）、ＯｐｅｎＣＬ（ＯｐｅｎＣＬ（商標）はクロノス・グループ（Ｋｈｒｏｎｏｓ ｇｒｏｕｐ）によって開発される）、ＳＹＣＬ、又はＩｎｔｅｌ Ｏｎｅ ＡＰＩであり得る。少なくとも１つの実施例では、ソフトウェア・スタック２７００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、命令を含む。少なくとも１つの実施例では、ソフトウェア・スタック２７００は、実行されたとき、１つ又は複数のプロセッサ及び／又は集積回路に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を含む。

【0203】

少なくとも１つの実施例では、プログラミング・プラットフォームのソフトウェア・スタック２７００は、アプリケーション２７０１のための実行環境を提供する。少なくとも１つの実施例では、アプリケーション２７０１は、ソフトウェア・スタック２７００上で起動されることが可能な任意のコンピュータ・ソフトウェアを含み得る。少なくとも１つの実施例では、アプリケーション２７０１は、限定はしないが、人工知能（「ＡＩ」：ａｒｔｉｆｉｃｉａｌ ｉｎｔｅｌｌｉｇｅｎｃｅ）／機械学習（「ＭＬ」：ｍａｃｈｉｎｅ ｌｅａｒｎｉｎｇ）アプリケーション、高性能コンピューティング（「ＨＰＣ」）アプリケーション、仮想デスクトップ・インフラストラクチャ（「ＶＤＩ」：ｖｉｒｔｕａｌ ｄｅｓｋｔｏｐ ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）、又はデータ・センタ・ワークロードを含み得る。

【0204】

少なくとも１つの実施例では、アプリケーション２７０１及びソフトウェア・スタック２７００は、ハードウェア２７０７上で稼働し得る。少なくとも１つの実施例では、ハードウェア２７０７は、１つ又は複数のＧＰＵ、ＣＰＵ、ＦＰＧＡ、ＡＩエンジン、及び／又はプログラミング・プラットフォームをサポートする他のタイプのコンピュート・デバイスを含み得る。ＣＵＤＡの場合など、少なくとも１つの実施例では、ソフトウェア・スタック２７００は、ベンダー固有であり、（１つ又は複数の）特定のベンダーからのデバイスのみと互換性があり得る。ＯｐｅｎＣＬの場合など、少なくとも１つの実施例では、ソフトウェア・スタック２７００は、異なるベンダーからのデバイスで使用され得る。少なくとも１つの実施例では、ハードウェア２７０７は、アプリケーション・プログラミング・インターフェース（「ＡＰＩ」）コールを介して算出タスクを実施するためにアクセスされ得るもう１つのデバイスに接続されたホストを含む。少なくとも１つの実施例では、限定はしないが、ＣＰＵ（ただし、コンピュート・デバイスをも含み得る）及びそのメモリを含み得る、ハードウェア２７０７内のホストとは対照的に、ハードウェア２７０７内のデバイスは、限定はしないが、ＧＰＵ、ＦＰＧＡ、ＡＩエンジン、又は他のコンピュート・デバイス（ただし、ＣＰＵをも含み得る）及びそのメモリを含み得る。

【0205】

少なくとも１つの実施例では、プログラミング・プラットフォームのソフトウェア・スタック２７００は、限定はしないが、いくつかのライブラリ２７０３と、ランタイム２７０５と、デバイス・カーネル・ドライバ２７０６とを含む。少なくとも１つの実施例では、ライブラリ２７０３の各々は、コンピュータ・プログラムによって使用され、ソフトウェア開発中に活用され得る、データ及びプログラミング・コードを含み得る。少なくとも１つの実施例では、ライブラリ２７０３は、限定はしないが、事前に書かれたコード及びサブルーチン、クラス、値、タイプ仕様、構成データ、ドキュメンテーション、ヘルプ・データ、並びに／又はメッセージ・テンプレートを含み得る。少なくとも１つの実施例では、ライブラリ２７０３は、１つ又は複数のタイプのデバイス上での実行のために最適化される機能を含む。少なくとも１つの実施例では、ライブラリ２７０３は、限定はしないが、デバイス上で数学、深層学習、及び／又は他のタイプの動作を実施するための機能を含み得る。少なくとも１つの実施例では、ライブラリ２７０３は、ライブラリ２７０３において実装される機能を公開する、１つ又は複数のＡＰＩを含み得る、対応するＡＰＩ２７０２に関連する。

【0206】

少なくとも１つの実施例では、アプリケーション２７０１は、図３２～図３４と併せて以下でより詳細に説明されるように、実行可能コードにコンパイルされるソース・コードとして書かれる。少なくとも１つの実施例では、アプリケーション２７０１の実行可能コードは、少なくとも部分的に、ソフトウェア・スタック２７００によって提供される実行環境上で稼働し得る。少なくとも１つの実施例では、アプリケーション２７０１の実行中に、ホストとは対照的な、デバイス上で稼働する必要があるコードに達し得る。少なくとも１つの実施例では、そのような場合、デバイス上で必須のコードをロード及び起動するために、ランタイム２７０５がコールされ得る。少なくとも１つの実施例では、ランタイム２７０５は、アプリケーションＳ０１の実行をサポートすることが可能である、任意の技術的に実現可能なランタイム・システムを含み得る。

【0207】

少なくとも１つの実施例では、ランタイム２７０５は、（１つ又は複数の）ＡＰＩ２７０４として示されている、対応するＡＰＩに関連する、１つ又は複数のランタイム・ライブラリとして実装される。少なくとも１つの実施例では、そのようなランタイム・ライブラリのうちの１つ又は複数は、限定はしないが、とりわけ、メモリ管理、実行制御、デバイス管理、エラー対処、及び／又は同期のための機能を含み得る。少なくとも１つの実施例では、メモリ管理機能は、限定はしないが、デバイス・メモリを割り振り、割振り解除し、コピーし、並びにホスト・メモリとデバイス・メモリとの間でデータを転送するための機能を含み得る。少なくとも１つの実施例では、実行制御機能は、限定はしないが、デバイス上で機能（機能がホストからコール可能なグローバル機能であるとき、「カーネル」と呼ばれることがある）を起動し、デバイス上で実行されるべき所与の機能のためのランタイム・ライブラリによって維持されるバッファ中に属性値をセットするための機能を含み得る。

【0208】

少なくとも１つの実施例では、ランタイム・ライブラリ及び対応する（１つ又は複数の）ＡＰＩ２７０４は、任意の技術的に実現可能な様式で実装され得る。少なくとも１つの実施例では、ある（又は任意の数の）ＡＰＩは、デバイスのきめ細かい制御のための機能の低レベルのセットを公開し得るが、別の（又は任意の数の）ＡＰＩは、そのような機能のより高いレベルのセットを公開し得る。少なくとも１つの実施例では、高レベル・ランタイムＡＰＩは、低レベルＡＰＩの上に築かれ得る。少なくとも１つの実施例では、ランタイムＡＰＩのうちの１つ又は複数は、言語依存しないランタイムＡＰＩの上に階層化された言語固有ＡＰＩであり得る。

【0209】

少なくとも１つの実施例では、デバイス・カーネル・ドライバ２７０６は、基礎をなすデバイスとの通信を容易にするように構成される。少なくとも１つの実施例では、デバイス・カーネル・ドライバ２７０６は、（１つ又は複数の）ＡＰＩ２７０４などのＡＰＩ及び／又は他のソフトウェアが依拠する、低レベル機能性を提供し得る。少なくとも１つの実施例では、デバイス・カーネル・ドライバ２７０６は、ランタイムにおいて中間表現（「ＩＲ」：ｉｎｔｅｒｍｅｄｉａｔｅ ｒｅｐｒｅｓｅｎｔａｔｉｏｎ）コードをバイナリ・コードにコンパイルするように構成され得る。少なくとも１つの実施例では、ＣＵＤＡの場合、デバイス・カーネル・ドライバ２７０６は、ハードウェア固有でない並列スレッド実行（「ＰＴＸ」：Ｐａｒａｌｌｅｌ Ｔｈｒｅａｄ Ｅｘｅｃｕｔｉｏｎ）ＩＲコードを、（コンパイルされたバイナリ・コードのキャッシングを伴って）ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにコンパイルし得、これは、コードを「ファイナライズする」（ｆｉｎａｌｉｚｉｎｇ）と呼ばれることもある。少なくとも１つの実施例では、そうすることは、ファイナライズされたコードがターゲット・デバイス上で稼働することを許し得、これは、ソース・コードが最初にＰＴＸコードにコンパイルされたとき、存在していないことがある。代替的に、少なくとも１つの実施例では、デバイス・ソース・コードは、デバイス・カーネル・ドライバ２７０６がランタイムにおいてＩＲコードをコンパイルすることを必要とすることなしに、オフラインでバイナリ・コードにコンパイルされ得る。

【0210】

図２８は、少なくとも１つの実施例による、図２７のソフトウェア・スタック２７００のＣＵＤＡ実装形態を示す。少なくとも１つの実施例では、アプリケーション２８０１が起動され得るＣＵＤＡソフトウェア・スタック２８００は、ＣＵＤＡライブラリ２８０３と、ＣＵＤＡランタイム２８０５と、ＣＵＤＡドライバ２８０７と、デバイス・カーネル・ドライバ２８０８とを含む。少なくとも１つの実施例では、ＣＵＤＡソフトウェア・スタック２８００は、ハードウェア２８０９上で実行し、ハードウェア２８０９はＧＰＵを含み得、ＧＰＵは、ＣＵＤＡをサポートし、カリフォルニア州サンタクララのＮＶＩＤＩＡ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＣＵＤＡソフトウェア・スタック２８００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、命令を含む。少なくとも１つの実施例では、ＣＵＤＡソフトウェア・スタック２８００は、実行されたとき、本明細書で説明される１つ又は複数のプロセッサ及び／又は集積回路に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を含む。

【0211】

少なくとも１つの実施例では、アプリケーション２８０１、ＣＵＤＡランタイム２８０５、及びデバイス・カーネル・ドライバ２８０８は、それぞれ、図２７と併せて上記で説明された、アプリケーション２７０１、ランタイム２７０５、及びデバイス・カーネル・ドライバ２７０６と同様の機能性を実施し得る。少なくとも１つの実施例では、ＣＵＤＡドライバ２８０７は、ＣＵＤＡドライバＡＰＩ２８０６を実装するライブラリ（ｌｉｂｃｕｄａ．ｓｏ）を含む。少なくとも１つの実施例では、ＣＵＤＡランタイム・ライブラリ（ｃｕｄａｒｔ）によって実装されるＣＵＤＡランタイムＡＰＩ２８０４と同様に、ＣＵＤＡドライバＡＰＩ２８０６は、限定はしないが、とりわけ、メモリ管理、実行制御、デバイス管理、エラー対処、同期、及び／又はグラフィックス相互運用性のための機能を公開し得る。少なくとも１つの実施例では、ＣＵＤＡドライバＡＰＩ２８０６は、ＣＵＤＡランタイムＡＰＩ２８０４が、暗黙的な初期化、（プロセスに類似する）コンテキスト管理、及び（動的にロードされたライブラリに類似する）モジュール管理を提供することによって、デバイス・コード管理を簡略化するという点で、ＣＵＤＡランタイムＡＰＩ２８０４とは異なる。少なくとも１つの実施例では、高レベルＣＵＤＡランタイムＡＰＩ２８０４とは対照的に、ＣＵＤＡドライバＡＰＩ２８０６は、特にコンテキスト及びモジュール・ローディングに関して、デバイスのよりきめ細かい制御を提供する低レベルＡＰＩである。少なくとも１つの実施例では、ＣＵＤＡドライバＡＰＩ２８０６は、ＣＵＤＡランタイムＡＰＩ２８０４によって公開されないコンテキスト管理のための機能を公開し得る。少なくとも１つの実施例では、ＣＵＤＡドライバＡＰＩ２８０６はまた、言語依存せず、たとえば、ＣＵＤＡランタイムＡＰＩ２８０４に加えて、ＯｐｅｎＣＬをサポートする。さらに、少なくとも１つの実施例では、ＣＵＤＡランタイム２８０５を含む開発ライブラリは、ユーザモードＣＵＤＡドライバ２８０７と（「ディスプレイ」ドライバと呼ばれることもある）カーネルモード・デバイス・ドライバ２８０８とを含むドライバ構成要素とは別個のものと見なされ得る。

【0212】

少なくとも１つの実施例では、ＣＵＤＡライブラリ２８０３は、限定はしないが、数学ライブラリ、深層学習ライブラリ、並列アルゴリズム・ライブラリ、及び／又は信号／画像／ビデオ処理ライブラリを含み得、それらをアプリケーション２８０１などの並列コンピューティング・アプリケーションが利用し得る。少なくとも１つの実施例では、ＣＵＤＡライブラリ２８０３は、とりわけ、線形代数演算を実施するための基本線形代数サブプログラム（「ＢＬＡＳ」：Ｂａｓｉｃ Ｌｉｎｅａｒ Ａｌｇｅｂｒａ Ｓｕｂｐｒｏｇｒａｍｓ）の実装であるｃｕＢＬＡＳライブラリ、高速フーリエ変換（「ＦＦＴ」：ｆａｓｔ Ｆｏｕｒｉｅｒ ｔｒａｎｓｆｏｒｍ）を算出するためのｃｕＦＦＴライブラリ、及び乱数を生成するためのｃｕＲＡＮＤライブラリなど、数学ライブラリを含み得る。少なくとも１つの実施例では、ＣＵＤＡライブラリ２８０３は、とりわけ、深層ニューラル・ネットワークのためのプリミティブのｃｕＤＮＮライブラリ及び高性能深層学習推論のためのＴｅｎｓｏｒＲＴプラットフォームなど、深層学習ライブラリを含み得る。

【0213】

図２９は、少なくとも１つの実施例による、図２７のソフトウェア・スタック２７００のＲＯＣｍ実装形態を示す。少なくとも１つの実施例では、アプリケーション２９０１が起動され得るＲＯＣｍソフトウェア・スタック２９００は、言語ランタイム２９０３と、システム・ランタイム２９０５と、サンク（ｔｈｕｎｋ）２９０７と、ＲＯＣｍカーネル・ドライバ２９０８とを含む。少なくとも１つの実施例では、ＲＯＣｍソフトウェア・スタック２９００は、ハードウェア２９０９上で実行し、ハードウェア２９０９はＧＰＵを含み得、ＧＰＵは、ＲＯＣｍをサポートし、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＲＯＣｍソフトウェア・スタック２９００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、命令を含む。少なくとも１つの実施例では、ＲＯＣｍソフトウェア・スタック２９００は、実行されたとき、本明細書で説明されるものなどの１つ又は複数のプロセッサ及び／又は集積回路、並びにあらゆる他のプロセッサ及び／又は集積回路に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を含む。

【0214】

少なくとも１つの実施例では、アプリケーション２９０１は、図２７と併せて上記で説明されたアプリケーション２７０１と同様の機能性を実施し得る。少なくとも１つの実施例では、さらに、言語ランタイム２９０３及びシステム・ランタイム２９０５は、図２７と併せて上記で説明されたランタイム２７０５と同様の機能性を実施し得る。少なくとも１つの実施例では、言語ランタイム２９０３とシステム・ランタイム２９０５とは、システム・ランタイム２９０５が、ＲＯＣｒシステム・ランタイムＡＰＩ２９０４を実装し、異種システム・アーキテクチャ（「ＨＳＡ」：Ｈｅｔｅｒｏｇｅｎｅｏｕｓ Ｓｙｓｔｅｍ Ａｒｃｈｉｔｅｃｔｕｒｅ）ランタイムＡＰＩを利用する、言語依存しないランタイムであるという点で、異なる。少なくとも１つの実施例では、ＨＳＡランタイムＡＰＩは、とりわけ、メモリ管理、カーネルの設計されたディスパッチを介した実行制御、エラー対処、システム及びエージェント情報、並びにランタイム初期化及び停止（ｓｈｕｔｄｏｗｎ）のための機能を含む、ＡＭＤ ＧＰＵにアクセスし、それと対話するためのインターフェースを公開する、シン（ｔｈｉｎ）・ユーザモードＡＰＩである。少なくとも１つの実施例では、システム・ランタイム２９０５とは対照的に、言語ランタイム２９０３は、ＲＯＣｒシステム・ランタイムＡＰＩ２９０４の上に階層化された言語固有ランタイムＡＰＩ２９０２の実装である。少なくとも１つの実施例では、言語ランタイムＡＰＩは、限定はしないが、とりわけ、ポータビリティのための異種コンピュート・インターフェース（「ＨＩＰ」：Ｈｅｔｅｒｏｇｅｎｅｏｕｓ ｃｏｍｐｕｔｅ Ｉｎｔｅｒｆａｃｅ ｆｏｒ Ｐｏｒｔａｂｉｌｉｔｙ）言語ランタイムＡＰＩ、異種コンピュート・コンパイラ（「ＨＣＣ」：Ｈｅｔｅｒｏｇｅｎｅｏｕｓ Ｃｏｍｐｕｔｅ Ｃｏｍｐｉｌｅｒ）言語ランタイムＡＰＩ、又はＯｐｅｎＣＬ ＡＰＩを含み得る。特にＨＩＰ言語は、機能的に同様のバージョンのＣＵＤＡ機構をもつＣ＋＋プログラミング言語の拡張であり、少なくとも１つの実施例では、ＨＩＰ言語ランタイムＡＰＩは、とりわけ、メモリ管理、実行制御、デバイス管理、エラー対処、及び同期のための機能など、図２８と併せて上記で説明されたＣＵＤＡランタイムＡＰＩ２８０４の機能と同様である機能を含む。

【0215】

少なくとも１つの実施例では、サンク（ＲＯＣｔ）２９０７は、基礎をなすＲＯＣｍドライバ２９０８と対話するために使用され得るインターフェース２９０６である。少なくとも１つの実施例では、ＲＯＣｍドライバ２９０８は、ＡＭＤＧＰＵドライバとＨＳＡカーネル・ドライバ（ａｍｄｋｆｄ）との組合せである、ＲＯＣｋドライバである。少なくとも１つの実施例では、ＡＭＤＧＰＵドライバは、図２７と併せて上記で説明されたデバイス・カーネル・ドライバ２７０６と同様の機能性を実施する、ＡＭＤによって開発されたＧＰＵのためのデバイス・カーネル・ドライバである。少なくとも１つの実施例では、ＨＳＡカーネル・ドライバは、異なるタイプのプロセッサがハードウェア特徴を介してより効果的にシステム・リソースを共有することを許すドライバである。

【0216】

少なくとも１つの実施例では、様々なライブラリ（図示せず）が、言語ランタイム２９０３より上にＲＯＣｍソフトウェア・スタック２９００中に含まれ、図２８と併せて上記で説明されたＣＵＤＡライブラリ２８０３に対する機能性の類似性を提供し得る。少なくとも１つの実施例では、様々なライブラリは、限定はしないが、とりわけ、ＣＵＤＡ ｃｕＢＬＡＳの機能と同様の機能を実装するｈｉｐＢＬＡＳライブラリ、ＣＵＤＡ ｃｕＦＦＴと同様であるＦＦＴを算出するためのｒｏｃＦＦＴライブラリなど、数学、深層学習、及び／又は他のライブラリを含み得る。

【0217】

図３０は、少なくとも１つの実施例による、図２７のソフトウェア・スタック２７００のＯｐｅｎＣＬ実装形態を示す。少なくとも１つの実施例では、アプリケーション３００１が起動され得るＯｐｅｎＣＬソフトウェア・スタック３０００は、ＯｐｅｎＣＬフレームワーク３０１０と、ＯｐｅｎＣＬランタイム３００６と、ドライバ３００７とを含む。少なくとも１つの実施例では、ＯｐｅｎＣＬソフトウェア・スタック３０００は、ベンダー固有でないハードウェア２８０９上で実行する。少なくとも１つの実施例では、ＯｐｅｎＣＬは、異なるベンダーによって開発されたデバイスによってサポートされるので、そのようなベンダーからのハードウェアと相互動作するために、特定のＯｐｅｎＣＬドライバが必要とされ得る。

【0218】

少なくとも１つの実施例では、アプリケーション３００１、ＯｐｅｎＣＬランタイム３００６、デバイス・カーネル・ドライバ３００７、及びハードウェア３００８は、それぞれ、図２７と併せて上記で説明された、アプリケーション２７０１、ランタイム２７０５、デバイス・カーネル・ドライバ２７０６、及びハードウェア２７０７と同様の機能性を実施し得る。少なくとも１つの実施例では、アプリケーション３００１は、デバイス上で実行されるべきであるコードをもつＯｐｅｎＣＬカーネル３００２をさらに含む。少なくとも１つの実施例では、ＯｐｅｎＣＬソフトウェア・スタック３０００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、命令を含む。少なくとも１つの実施例では、ＯｐｅｎＣＬソフトウェア・スタック３０００は、実行されたとき、本明細書で説明されるものなどの１つ又は複数のプロセッサ及び／又は集積回路、並びにあらゆる他のプロセッサ及び／又は集積回路に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を含む。

【0219】

少なくとも１つの実施例では、ＯｐｅｎＣＬは、ホストに接続されたデバイスをホストが制御することを可能にする「プラットフォーム」を定義する。少なくとも１つの実施例では、ＯｐｅｎＣＬフレームワークは、プラットフォームＡＰＩ３００３及びランタイムＡＰＩ３００５として示されている、プラットフォーム層ＡＰＩ及びランタイムＡＰＩを提供する。少なくとも１つの実施例では、ランタイムＡＰＩ３００５は、デバイス上でのカーネルの実行を管理するためにコンテキストを使用する。少なくとも１つの実施例では、各識別されたデバイスは、それぞれのコンテキストに関連し得、ランタイムＡＰＩ３００５は、それぞれのコンテキストを使用して、そのデバイスのために、とりわけ、コマンド・キュー、プログラム・オブジェクト、及びカーネル・オブジェクトを管理し、メモリ・オブジェクトを共有し得る。少なくとも１つの実施例では、プラットフォームＡＰＩ３００３は、とりわけ、デバイスを選択及び初期化し、コマンド・キューを介してデバイスにワークをサブミットし、デバイスとの間でのデータ転送を可能にするために、デバイス・コンテキストが使用されることを許す機能を公開する。少なくとも１つの実施例では、さらに、ＯｐｅｎＣＬフレームワークは、とりわけ、数学関数とリレーショナル関数と画像処理関数とを含む、様々な組み込み関数（図示せず）を提供する。

【0220】

少なくとも１つの実施例では、コンパイラ３００４も、ＯｐｅｎＣＬフレームワーク３０１０中に含まれる。少なくとも１つの実施例では、ソース・コードは、アプリケーションを実行するより前にオフラインでコンパイルされるか、又はアプリケーションの実行中にオンラインでコンパイルされ得る。ＣＵＤＡ及びＲＯＣｍとは対照的に、少なくとも１つの実施例におけるＯｐｅｎＣＬアプリケーションは、コンパイラ３００４によってオンラインでコンパイルされ得、コンパイラ３３０４は、標準ポータブル中間表現（「ＳＰＩＲ－Ｖ」：Ｓｔａｎｄａｒｄ Ｐｏｒｔａｂｌｅ Ｉｎｔｅｒｍｅｄｉａｔｅ Ｒｅｐｒｅｓｅｎｔａｔｉｏｎ）コードなど、ソース・コード及び／又はＩＲコードをバイナリ・コードにコンパイルするために使用され得る、任意の数のコンパイラを表すために含まれる。代替的に、少なくとも１つの実施例では、ＯｐｅｎＣＬアプリケーションは、そのようなアプリケーションの実行より前に、オフラインでコンパイルされ得る。

【0221】

図３１は、少なくとも１つの実施例による、プログラミング・プラットフォームによってサポートされるソフトウェアを示す。少なくとも１つの実施例では、プログラミング・プラットフォーム３１０４は、アプリケーション３１００が依拠し得る、様々なプログラミング・モデル３１０３、ミドルウェア及び／又はライブラリ３１０２、並びにフレームワーク３１０１をサポートするように構成される。少なくとも１つの実施例では、アプリケーション３１００は、たとえば、ＭＸＮｅｔ、ＰｙＴｏｒｃｈ、又はＴｅｎｓｏｒＦｌｏｗなど、深層学習フレームワークを使用して実装される、ＡＩ／ＭＬアプリケーションであり得、これは、基礎をなすハードウェア上で加速コンピューティングを提供するために、ｃｕＤＮＮ、ＮＶＩＤＩＡ集合通信ライブラリ（「ＮＣＣＬ」：ＮＶＩＤＩＡ Ｃｏｌｌｅｃｔｉｖｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｌｉｂｒａｒｙ）、及び／又はＮＶＩＤＡディベロッパ・データ・ローディング・ライブラリ（「ＤＡＬＩ（登録商標）」：ＮＶＩＤＡ Ｄｅｖｅｌｏｐｅｒ Ｄａｔａ Ｌｏａｄｉｎｇ Ｌｉｂｒａｒｙ）ＣＵＤＡライブラリなど、ライブラリに依拠し得る。少なくとも１つの実施例では、プログラミング・プラットフォーム３１０４は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、命令を含む。少なくとも１つの実施例では、プログラミング・プラットフォーム３１０４は、実行されたとき、本明細書で説明されるものなどの１つ又は複数のプロセッサ及び／又は集積回路、並びにあらゆる他のプロセッサ及び／又は集積回路に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を含む。

【0222】

少なくとも１つの実施例では、プログラミング・プラットフォーム３１０４は、それぞれ、図２８、図２９、及び図３０と併せて上記で説明された、ＣＵＤＡ、ＲＯＣｍ、又はＯｐｅｎＣＬプラットフォームのうちの１つであり得る。少なくとも１つの実施例では、プログラミング・プラットフォーム３１０４は、アルゴリズム及びデータ構造の表現を許す基礎をなすコンピューティング・システムの抽象化である、複数のプログラミング・モデル３１０３をサポートする。少なくとも１つの実施例では、プログラミング・モデル３１０３は、性能を改善するために、基礎をなすハードウェアの特徴を公開し得る。少なくとも１つの実施例では、プログラミング・モデル３１０３は、限定はしないが、ＣＵＤＡ、ＨＩＰ、ＯｐｅｎＣＬ、Ｃ＋＋加速超並列処理（「Ｃ＋＋ＡＭＰ」：Ｃ＋＋ Ａｃｃｅｌｅｒａｔｅｄ Ｍａｓｓｉｖｅ Ｐａｒａｌｌｅｌｉｓｍ）、オープン・マルチプロセシング（「ＯｐｅｎＭＰ」：Ｏｐｅｎ Ｍｕｌｔｉ－Ｐｒｏｃｅｓｓｉｎｇ）、オープン・アクセラレータ（「ＯｐｅｎＡＣＣ」：Ｏｐｅｎ Ａｃｃｅｌｅｒａｔｏｒｓ）、及び／又はＶｕｌｃａｎコンピュート（Ｖｕｌｃａｎ Ｃｏｍｐｕｔｅ）を含み得る。

【0223】

少なくとも１つの実施例では、ライブラリ及び／又はミドルウェア３１０２は、プログラミング・モデル３１０４の抽象化の実装を提供する。少なくとも１つの実施例では、そのようなライブラリは、コンピュータ・プログラムによって使用され、ソフトウェア開発中に活用され得る、データ及びプログラミング・コードを含む。少なくとも１つの実施例では、そのようなミドルウェアは、プログラミング・プラットフォーム３１０４から利用可能なソフトウェア以外にアプリケーションにサービスを提供するソフトウェアを含む。少なくとも１つの実施例では、ライブラリ及び／又はミドルウェア３１０２は、限定はしないが、ｃｕＢＬＡＳ、ｃｕＦＦＴ、ｃｕＲＡＮＤ、及び他のＣＵＤＡライブラリ、又は、ｒｏｃＢＬＡＳ、ｒｏｃＦＦＴ、ｒｏｃＲＡＮＤ、及び他のＲＯＣｍライブラリを含み得る。さらに、少なくとも１つの実施例では、ライブラリ及び／又はミドルウェア３１０２は、ＧＰＵのための通信ルーチンを提供するＮＣＣＬ及びＲＯＣｍ通信集合ライブラリ（「ＲＣＣＬ」：ＲＯＣｍ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｃｏｌｌｅｃｔｉｖｅｓ Ｌｉｂｒａｒｙ）のライブラリ、深層学習加速のためのＭＩＯｐｅｎライブラリ、並びに／又は、線形代数、行列及びベクトル演算、幾何学的変換、数値ソルバー、及び関係するアルゴリズムのための固有（Ｅｉｇｅｎ）ライブラリを含み得る。

【0224】

少なくとも１つの実施例では、アプリケーション・フレームワーク３１０１は、ライブラリ及び／又はミドルウェア３１０２に依存する。少なくとも１つの実施例では、アプリケーション・フレームワーク３１０１の各々は、アプリケーション・ソフトウェアの標準構造を実装するために使用されるソフトウェア・フレームワークである。少なくとも１つの実施例では、上記で説明されたＡＩ／ＭＬ実例に戻ると、ＡＩ／ＭＬアプリケーションは、Ｃａｆｆｅ、Ｃａｆｆｅ２、ＴｅｎｓｏｒＦｌｏｗ、Ｋｅｒａｓ、ＰｙＴｏｒｃｈ、又はＭｘＮｅｔ深層学習フレームワークなど、フレームワークを使用して実装され得る。

【0225】

図３２は、少なくとも１つの実施例による、図２７～図３０のプログラミング・プラットフォームのうちの１つの上で実行するためのコードをコンパイルすることを示す。少なくとも１つの実施例では、コンパイラ３２０１は、ホスト・コード並びにデバイス・コードの両方を含むソース・コード３２００を受信する。少なくとも１つの実施例では、コンパイラ３２０１は、ソース・コード３２００を、ホスト上での実行のためのホスト実行可能コード３２０２及びデバイス上での実行のためのデバイス実行可能コード３２０３にコンバートするように構成される。少なくとも１つの実施例では、ソース・コード３２００は、アプリケーションの実行より前にオフラインでコンパイルされるか、又はアプリケーションの実行中にオンラインでコンパイルされるかのいずれかであり得る。

【0226】

少なくとも１つの実施例では、ソース・コード３２００は、Ｃ＋＋、Ｃ、Ｆｏｒｔｒａｎなど、コンパイラ３２０１によってサポートされる任意のプログラミング言語のコードを含み得る。少なくとも１つの実施例では、ソース・コード３２００は、ホスト・コードとデバイス・コードとの混合物を有する単一ソース・ファイル中に含まれ得、その中にデバイス・コードのロケーションが示されている。少なくとも１つの実施例では、単一ソース・ファイルは、ＣＵＤＡコードを含む．ｃｕファイル、又はＨＩＰコードを含む．ｈｉｐ．ｃｐｐファイルであり得る。代替的に、少なくとも１つの実施例では、ソース・コード３２００は、その中でホスト・コードとデバイス・コードとが分離される単一ソース・ファイルではなく、複数のソース・コード・ファイルを含み得る。

【0227】

少なくとも１つの実施例では、コンパイラ３２０１は、ソース・コード３２００を、ホスト上での実行のためのホスト実行可能コード３２０２及びデバイス上での実行のためのデバイス実行可能コード３２０３にコンパイルするように構成される。少なくとも１つの実施例では、コンパイラ３２０１は、ソース・コード３２００を抽象システム・ツリー（ＡＳＴ：ａｂｓｔｒａｃｔ ｓｙｓｔｅｍ ｔｒｅｅ）に構文解析することと、最適化を実施することと、実行可能コードを生成することとを含む、動作を実施する。ソース・コード３２００が単一ソース・ファイルを含む、少なくとも１つの実施例では、コンパイラ３２０１は、図３３に関して以下でより詳細に説明されるように、そのような単一ソース・ファイル中でデバイス・コードをホスト・コードから分離し、デバイス・コード及びホスト・コードを、それぞれ、デバイス実行可能コード３２０３及びホスト実行可能コード３２０２にコンパイルし、デバイス実行可能コード３２０３とホスト実行可能コード３２０２とを単一のファイルにおいて互いにリンクし得る。

【0228】

少なくとも１つの実施例では、ホスト実行可能コード３２０２及びデバイス実行可能コード３２０３は、バイナリ・コード及び／又はＩＲコードなど、任意の好適なフォーマットのものであり得る。少なくとも１つの実施例では、ＣＵＤＡの場合、ホスト実行可能コード３２０２は、ネイティブ・オブジェクト・コードを含み得、デバイス実行可能コード３２０３は、ＰＴＸ中間表現のコードを含み得る。少なくとも１つの実施例では、ＲＯＣｍの場合、ホスト実行可能コード３２０２とデバイス実行可能コード３２０３の両方は、ターゲット・バイナリ・コードを含み得る。

【0229】

図３３は、少なくとも１つの実施例による、図２７～図３０のプログラミング・プラットフォームのうちの１つの上で実行するためのコードをコンパイルすることのより詳細な図である。少なくとも１つの実施例では、コンパイラ３３０１は、ソース・コード３３００を受信し、ソース・コード３３００をコンパイルし、実行可能ファイル３３１０を出力するように構成される。少なくとも１つの実施例では、ソース・コード３３００は、ホスト・コードとデバイス・コードの両方を含む、．ｃｕファイル、．ｈｉｐ．ｃｐｐファイル、又は別のフォーマットのファイルなど、単一ソース・ファイルである。少なくとも１つの実施例では、コンパイラ３３０１は、限定はしないが、．ｃｕファイル中のＣＵＤＡコードをコンパイルするためのＮＶＩＤＩＡ ＣＵＤＡコンパイラ（「ＮＶＣＣ」：ＮＶＩＤＩＡ ＣＵＤＡ ｃｏｍｐｉｌｅｒ）、又は．ｈｉｐ．ｃｐｐファイル中のＨＩＰコードをコンパイルするためのＨＣＣコンパイラであり得る。

【0230】

少なくとも１つの実施例では、コンパイラ３３０１は、コンパイラ・フロント・エンド３３０２と、ホスト・コンパイラ３３０５と、デバイス・コンパイラ３３０６と、リンカ３３０９とを含む。少なくとも１つの実施例では、コンパイラ・フロント・エンド３３０２は、ソース・コード３３００中でデバイス・コード３３０４をホスト・コード３３０３から分離するように構成される。少なくとも１つの実施例では、デバイス・コード３３０４は、デバイス・コンパイラ３３０６によってデバイス実行可能コード３３０８にコンパイルされ、デバイス実行可能コード３３０８は、説明されたように、バイナリ・コード又はＩＲコードを含み得る。少なくとも１つの実施例では、別個に、ホスト・コード３３０３は、ホスト・コンパイラ３３０５によってホスト実行可能コード３３０７にコンパイルされる。少なくとも１つの実施例では、ＮＶＣＣの場合、ホスト・コンパイラ３３０５は、限定はしないが、ネイティブ・オブジェクト・コードを出力する汎用Ｃ／Ｃ＋＋コンパイラであり得るが、デバイス・コンパイラ３３０６は、限定はしないが、ＬＬＶＭコンパイラ・インフラストラクチャをフォークし、ＰＴＸコード又はバイナリ・コードを出力する、低レベル仮想機械（「ＬＬＶＭ」：Ｌｏｗ Ｌｅｖｅｌ Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ）ベースのコンパイラであり得る。少なくとも１つの実施例では、ＨＣＣの場合、ホスト・コンパイラ３３０５とデバイス・コンパイラ３３０６の両方は、限定はしないが、ターゲット・バイナリ・コードを出力するＬＬＶＭベースのコンパイラであり得る。

【0231】

少なくとも１つの実施例では、ソース・コード３３００をホスト実行可能コード３３０７及びデバイス実行可能コード３３０８にコンパイルした後に、リンカ３３０９は、ホスト実行可能コード３３０７とデバイス実行可能コード３３０８とを実行可能ファイル３３１０において互いにリンクする。少なくとも１つの実施例では、ホストのためのネイティブ・オブジェクト・コードと、デバイスのためのＰＴＸ又はバイナリ・コードとは、オブジェクト・コードを記憶するために使用されるコンテナ・フォーマットである、実行可能及びリンク可能フォーマット（「ＥＬＦ」：Ｅｘｅｃｕｔａｂｌｅ ａｎｄ Ｌｉｎｋａｂｌｅ Ｆｏｒｍａｔ）ファイルにおいて互いにリンクされ得る。

【0232】

図３４は、少なくとも１つの実施例による、ソース・コードをコンパイルするより前にソース・コードをトランスレートすることを示す。少なくとも１つの実施例では、ソース・コード３４００は、トランスレーション・ツール３４０１を通して渡され、トランスレーション・ツール３４０１は、ソース・コード３４００を、トランスレートされたソース・コード３４０２にトランスレートする。少なくとも１つの実施例では、コンパイラ３４０３は、図３２と併せて上記で説明されたように、ホスト実行可能コード３２０２及びデバイス実行可能３２０３へのコンパイラ３２０１によるソース・コード３２００のコンパイルと同様であるプロセスにおいて、トランスレートされたソース・コード３４０２をホスト実行可能コード３４０４及びデバイス実行可能コード３４０５にコンパイルするために使用される。

【0233】

少なくとも１つの実施例では、トランスレーション・ツール３４０１によって実施されるトランスレーションは、稼働することが最初に意図された環境とは異なる環境における実行のためにソース３４００を移植するために使用される。少なくとも１つの実施例では、トランスレーション・ツール３４０１は、限定はしないが、ＣＵＤＡプラットフォームを対象とするＣＵＤＡコードを、ＲＯＣｍプラットフォーム上でコンパイル及び実行され得るＨＩＰコードに「ｈｉｐｉｆｙ」するために使用される、ＨＩＰトランスレータを含み得る。少なくとも１つの実施例では、ソース・コード３４００のトランスレーションは、図３５Ａ～図３６と併せて以下でより詳細に説明されるように、ソース・コード３４００を構文解析することと、あるプログラミング・モデル（たとえば、ＣＵＤＡ）によって提供される（１つ又は複数の）ＡＰＩへのコールを、別のプログラミング・モデル（たとえば、ＨＩＰ）によって提供される（１つ又は複数の）ＡＰＩへの対応するコールにコンバートすることとを含み得る。少なくとも１つの実施例では、ＣＵＤＡコードをｈｉｐｉｆｙすることの実例に戻ると、ＣＵＤＡランタイムＡＰＩ、ＣＵＤＡドライバＡＰＩ、及び／又はＣＵＤＡライブラリへのコールは、対応するＨＩＰ ＡＰＩコールにコンバートされ得る。少なくとも１つの実施例では、トランスレーション・ツール３４０１によって実施される自動トランスレーションは、時々、不完全であり、ソース・コード３４００を完全に移植するために追加の手動の労力を必要とし得る。

【0234】

汎用コンピューティングのためのＧＰＵを構成すること
以下の図は、限定はしないが、少なくとも１つの実施例による、コンピュート・ソース・コードをコンパイル及び実行するための例示的なアーキテクチャを記載する。

【0235】

図３５Ａは、少なくとも１つの実施例による、異なるタイプの処理ユニットを使用してＣＵＤＡソース・コード３５１０をコンパイル及び実行するように構成されたシステム３５Ａ００を示す。少なくとも１つの実施例では、システム３５Ａ００は、限定はしないが、ＣＵＤＡソース・コード３５１０と、ＣＵＤＡコンパイラ３５５０と、ホスト実行可能コード３５７０（１）と、ホスト実行可能コード３５７０（２）と、ＣＵＤＡデバイス実行可能コード３５８４と、ＣＰＵ３５９０と、ＣＵＤＡ対応ＧＰＵ３５９４と、ＧＰＵ３５９２と、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０と、ＨＩＰソース・コード３５３０と、ＨＩＰコンパイラ・ドライバ３５４０と、ＨＣＣ３５６０と、ＨＣＣデバイス実行可能コード３５８２とを含む。少なくとも１つの実施例では、システム３５Ａ００は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、命令を含む。少なくとも１つの実施例では、システム３５Ａ００は、実行されたとき、本明細書で説明されるものなどの１つ又は複数のプロセッサ及び／又は集積回路、並びにあらゆる他のプロセッサ及び／又は集積回路に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を含む。

【0236】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３５１０は、ＣＵＤＡプログラミング言語の人間が読み取れるコードの集合である。少なくとも１つの実施例では、ＣＵＤＡコードは、ＣＵＤＡプログラミング言語の人間が読み取れるコードである。少なくとも１つの実施例では、ＣＵＤＡプログラミング言語は、限定はしないが、デバイス・コードを定義し、デバイス・コードとホスト・コードとを区別するための機構を含む、Ｃ＋＋プログラミング言語の拡張である。少なくとも１つの実施例では、デバイス・コードは、コンパイルの後にデバイス上で並列に実行可能であるソース・コードである。少なくとも１つの実施例では、デバイスは、ＣＵＤＡ対応ＧＰＵ３５９０、ＧＰＵ３５１９２、又は別のＧＰＧＰＵなど、並列命令処理のために最適化されるプロセッサであり得る。少なくとも１つの実施例では、ホスト・コードは、コンパイルの後にホスト上で実行可能であるソース・コードである。少なくとも１つの実施例では、ホストは、ＣＰＵ３５９０など、連続命令処理のために最適化されるプロセッサである。

【0237】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３５１０は、限定はしないが、（ゼロを含む）任意の数のグローバル機能３５１２と、（ゼロを含む）任意の数のデバイス機能３５１４と、（ゼロを含む）任意の数のホスト機能３５１６と、（ゼロを含む）任意の数のホスト／デバイス機能３５１８とを含む。少なくとも１つの実施例では、グローバル機能３５１２と、デバイス機能３５１４と、ホスト機能３５１６と、ホスト／デバイス機能３５１８とは、ＣＵＤＡソース・コード３５１０中で混合され得る。少なくとも１つの実施例では、グローバル機能３５１２の各々は、デバイス上で実行可能であり、ホストからコール可能である。少なくとも１つの実施例では、グローバル機能３５１２のうちの１つ又は複数は、したがって、デバイスへのエントリ・ポイントとして働き得る。少なくとも１つの実施例では、グローバル機能３５１２の各々はカーネルである。少なくとも１つの実施例では、及び動的並列処理として知られる技法では、グローバル機能３５１２のうちの１つ又は複数は、カーネルを定義し、カーネルは、デバイス上で実行可能であり、そのようなデバイスからコール可能である。少なくとも１つの実施例では、カーネルは、実行中にデバイス上のＮ（ここで、Ｎは任意の正の整数である）個の異なるスレッドによって並列にＮ回実行される。

【0238】

少なくとも１つの実施例では、デバイス機能３５１４の各々は、デバイス上で実行され、そのようなデバイスからのみコール可能である。少なくとも１つの実施例では、ホスト機能３５１６の各々は、ホスト上で実行され、そのようなホストからのみコール可能である。少なくとも１つの実施例では、ホスト／デバイス機能３５１６の各々は、ホスト上で実行可能であり、そのようなホストからのみコール可能であるホスト・バージョンの機能と、デバイス上で実行可能であり、そのようなデバイスからのみコール可能であるデバイス・バージョンの機能の両方を定義する。

【0239】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３５１０は、限定はしないが、ＣＵＤＡランタイムＡＰＩ３５０２を介して定義される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＣＵＤＡランタイムＡＰＩ３５０２は、限定はしないが、デバイス・メモリを割り振り、割振り解除し、ホスト・メモリとデバイス・メモリとの間でデータを転送し、複数のデバイスをもつシステムを管理するなどのためにホスト上で実行する、任意の数の機能を含み得る。少なくとも１つの実施例では、ＣＵＤＡソース・コード３５１０は、任意の数の他のＣＵＤＡ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＣＵＤＡ ＡＰＩは、ＣＵＤＡコードによる使用のために設計される任意のＡＰＩであり得る。少なくとも１つの実施例では、ＣＵＤＡ ＡＰＩは、限定はしないが、ＣＵＤＡランタイムＡＰＩ３５０２、ＣＵＤＡドライバＡＰＩ、任意の数のＣＵＤＡライブラリのためのＡＰＩなどを含む。少なくとも１つの実施例では、及びＣＵＤＡランタイムＡＰＩ３５０２に対して、ＣＵＤＡドライバＡＰＩは、より低いレベルのＡＰＩであるが、デバイスのよりきめ細かい制御を提供する。少なくとも１つの実施例では、ＣＵＤＡライブラリの実例は、限定はしないが、ｃｕＢＬＡＳ、ｃｕＦＦＴ、ｃｕＲＡＮＤ、ｃｕＤＮＮなどを含む。

【0240】

少なくとも１つの実施例では、ＣＵＤＡコンパイラ３５５０は、ホスト実行可能コード３５７０（１）及びＣＵＤＡデバイス実行可能コード３５８４を生成するために、入力ＣＵＤＡコード（たとえば、ＣＵＤＡソース・コード３５１０）をコンパイルする。少なくとも１つの実施例では、ＣＵＤＡコンパイラ３５５０はＮＶＣＣである。少なくとも１つの実施例では、ホスト実行可能コード３５７０（１）は、ＣＰＵ３５９０上で実行可能である、入力ソース・コード中に含まれるホスト・コードのコンパイルされたバージョンである。少なくとも１つの実施例では、ＣＰＵ３５９０は、連続命令処理のために最適化される任意のプロセッサであり得る。

【0241】

少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３５８４は、ＣＵＤＡ対応ＧＰＵ３５９４上で実行可能である、入力ソース・コード中に含まれるデバイス・コードのコンパイルされたバージョンである。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３５８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３５８４は、限定はしないが、ＰＴＸコードなどのＩＲコードを含み、これは、デバイス・ドライバによって、特定のターゲット・デバイス（たとえば、ＣＵＤＡ対応ＧＰＵ３５９４）のためのバイナリ・コードに、ランタイムにおいてさらにコンパイルされる。少なくとも１つの実施例では、ＣＵＤＡ対応ＧＰＵ３５９４は、並列命令処理のために最適化され、ＣＵＤＡをサポートする、任意のプロセッサであり得る。少なくとも１つの実施例では、ＣＵＤＡ対応ＧＰＵ３５９４は、カリフォルニア州サンタクララのＮＶＩＤＩＡ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。

【0242】

少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０は、ＣＵＤＡソース・コード３５１０を機能的に同様のＨＩＰソース・コード３５３０にトランスレートするように構成される。少なくとも１つの実施例では、ＨＩＰソース・コード３５３０は、ＨＩＰプログラミング言語の人間が読み取れるコードの集合である。少なくとも１つの実施例では、ＨＩＰコードは、ＨＩＰプログラミング言語の人間が読み取れるコードである。少なくとも１つの実施例では、ＨＩＰプログラミング言語は、限定はしないが、デバイス・コードを定義し、デバイス・コードとホスト・コードとを区別するための、機能的に同様のバージョンのＣＵＤＡ機構を含む、Ｃ＋＋プログラミング言語の拡張である。少なくとも１つの実施例では、ＨＩＰプログラミング言語は、ＣＵＤＡプログラミング言語の機能性のサブセットを含み得る。少なくとも１つの実施例では、たとえば、ＨＩＰプログラミング言語は、限定はしないが、グローバル機能３５１２を定義するための（１つ又は複数の）機構を含むが、そのようなＨＩＰプログラミング言語は、動的並列処理のサポートがないことがあり、したがって、ＨＩＰコードにおいて定義されたグローバル機能３５１２は、ホストからのみコール可能であり得る。

【0243】

少なくとも１つの実施例では、ＨＩＰソース・コード３５３０は、限定はしないが、（ゼロを含む）任意の数のグローバル機能３５１２と、（ゼロを含む）任意の数のデバイス機能３５１４と、（ゼロを含む）任意の数のホスト機能３５１６と、（ゼロを含む）任意の数のホスト／デバイス機能３５１８とを含む。少なくとも１つの実施例では、ＨＩＰソース・コード３５３０は、ＨＩＰランタイムＡＰＩ３５３２において指定される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＨＩＰランタイムＡＰＩ３５３２は、限定はしないが、ＣＵＤＡランタイムＡＰＩ３５０２中に含まれる機能のサブセットの機能的に同様のバージョンを含む。少なくとも１つの実施例では、ＨＩＰソース・コード３５３０は、任意の数の他のＨＩＰ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＨＩＰ ＡＰＩは、ＨＩＰコード及び／又はＲＯＣｍによる使用のために設計される任意のＡＰＩであり得る。少なくとも１つの実施例では、ＨＩＰ ＡＰＩは、限定はしないが、ＨＩＰランタイムＡＰＩ３５３２、ＨＩＰドライバＡＰＩ、任意の数のＨＩＰライブラリのためのＡＰＩ、任意の数のＲＯＣｍライブラリのためのＡＰＩなどを含む。

【0244】

少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０は、ＣＵＤＡコード中の各カーネル・コールを、ＣＵＤＡシンタックスからＨＩＰシンタックスにコンバートし、ＣＵＤＡコード中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。少なくとも１つの実施例では、ＣＵＤＡコールは、ＣＵＤＡ ＡＰＩにおいて指定された機能へのコールであり、ＨＩＰコールは、ＨＩＰ ＡＰＩにおいて指定された機能へのコールである。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０は、ＣＵＤＡランタイムＡＰＩ３５０２において指定された機能への任意の数のコールを、ＨＩＰランタイムＡＰＩ３５３２において指定された機能への任意の数のコールにコンバートする。

【0245】

少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０は、テキスト・ベースのトランスレーション・プロセスを実行するｈｉｐｉｆｙ－ｐｅｒｌとして知られるツールである。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０は、ｈｉｐｉｆｙ－ｃｌａｎｇとして知られるツールであり、これは、ｈｉｐｉｆｙ－ｐｅｒｌに対して、ｃｌａｎｇ（コンパイラ・フロント・エンド）を使用してＣＵＤＡコードを構文解析することと、次いで、得られたシンボルをトランスレートすることとを伴う、より複雑でよりロバストなトランスレーション・プロセスを実行する。少なくとも１つの実施例では、ＣＵＤＡコードをＨＩＰコードに適切にコンバートすることは、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０によって実施される修正に加えて、修正（たとえば、手動の編集）を必要とし得る。

【0246】

少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３５４０は、ターゲット・デバイス３５４６を決定し、次いで、ターゲット・デバイス３５４６と互換性があるコンパイラを、ＨＩＰソース・コード３５３０をコンパイルするように構成する、フロント・エンドである。少なくとも１つの実施例では、ターゲット・デバイス３５４６は、並列命令処理のために最適化されるプロセッサである。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３５４０は、任意の技術的に実現可能な様式でターゲット・デバイス３５４６を決定し得る。

【0247】

少なくとも１つの実施例では、ターゲット・デバイス３５４６が、ＣＵＤＡ（たとえば、ＣＵＤＡ対応ＧＰＵ３５９４）と互換性がある場合、ＨＩＰコンパイラ・ドライバ３５４０は、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３５４２を生成する。少なくとも１つの実施例では、及び図３５Ｂと併せてより詳細に説明されるように、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３５４２は、限定はしないが、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ及びＣＵＤＡランタイム・ライブラリを使用してＨＩＰソース・コード３５３０をコンパイルするようにＣＵＤＡコンパイラ３５５０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＮＶＣＣコンパイル・コマンド３５４２に応答して、ＣＵＤＡコンパイラ３５５０は、ホスト実行可能コード３５７０（１）及びＣＵＤＡデバイス実行可能コード３５８４を生成する。

【0248】

少なくとも１つの実施例では、ターゲット・デバイス３５４６が、ＣＵＤＡと互換性がない場合、ＨＩＰコンパイラ・ドライバ３５４０は、ＨＩＰ／ＨＣＣコンパイル・コマンド３５４４を生成する。少なくとも１つの実施例では、及び図３５Ｃと併せてより詳細に説明されるように、ＨＩＰ／ＨＣＣコンパイル・コマンド３５４４は、限定はしないが、ＨＣＣヘッダ及びＨＩＰ／ＨＣＣランタイム・ライブラリを使用してＨＩＰソース・コード３５３０をコンパイルするようにＨＣＣ３５６０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＨＣＣコンパイル・コマンド３５４４に応答して、ＨＣＣ３５６０は、ホスト実行可能コード３５７０（２）及びＨＣＣデバイス実行可能コード３５８２を生成する。少なくとも１つの実施例では、ＨＣＣデバイス実行可能コード３５８２は、ＧＰＵ３５９２上で実行可能である、ＨＩＰソース・コード３５３０中に含まれるデバイス・コードのコンパイルされたバージョンである。少なくとも１つの実施例では、ＧＰＵ３５９２は、並列命令処理のために最適化され、ＣＵＤＡと互換性がなく、ＨＣＣと互換性がある、任意のプロセッサであり得る。少なくとも１つの実施例では、ＧＰＵ３５９２は、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＧＰＵ３５９２は、ＣＵＤＡ非対応ＧＰＵ３５９２である。

【0249】

単に説明目的のために、ＣＰＵ３５９０及び異なるデバイス上での実行のためにＣＵＤＡソース・コード３５１０をコンパイルするために少なくとも１つの実施例において実装され得る３つの異なるフローが、図３５Ａに図示されている。少なくとも１つの実施例では、直接的ＣＵＤＡフローが、ＣＵＤＡソース・コード３５１０をＨＩＰソース・コード３５３０にトランスレートすることなしに、ＣＰＵ３５９０及びＣＵＤＡ対応ＧＰＵ３５９４上での実行のためにＣＵＤＡソース・コード３５１０をコンパイルする。少なくとも１つの実施例では、間接的ＣＵＤＡフローが、ＣＵＤＡソース・コード３５１０をＨＩＰソース・コード３５３０にトランスレートし、次いで、ＣＰＵ３５９０及びＣＵＤＡ対応ＧＰＵ３５９４上での実行のためにＨＩＰソース・コード３５３０をコンパイルする。少なくとも１つの実施例では、ＣＵＤＡ／ＨＣＣフローが、ＣＵＤＡソース・コード３５１０をＨＩＰソース・コード３５３０にトランスレートし、次いで、ＣＰＵ３５９０及びＧＰＵ３５９２上での実行のためにＨＩＰソース・コード３５３０をコンパイルする。

【0250】

少なくとも１つの実施例において実装され得る直接的ＣＵＤＡフローは、破線及びＡ１～Ａ３とアノテーション付けされた一連のバブルを介して図示されている。少なくとも１つの実施例では、及びＡ１とアノテーション付けされたバブルで図示されているように、ＣＵＤＡコンパイラ３５５０は、ＣＵＤＡソース・コード３５１０と、ＣＵＤＡソース・コード３５１０をコンパイルするようにＣＵＤＡコンパイラ３５５０を構成するＣＵＤＡコンパイル・コマンド３５４８とを受信する。少なくとも１つの実施例では、直接的ＣＵＤＡフローにおいて使用されるＣＵＤＡソース・コード３５１０は、Ｃ＋＋以外のプログラミング言語（たとえば、Ｃ、Ｆｏｒｔｒａｎ、Ｐｙｔｈｏｎ、Ｊａｖａ（登録商標）など）に基づくＣＵＤＡプログラミング言語で書かれる。少なくとも１つの実施例では、及びＣＵＤＡコンパイル・コマンド３５４８に応答して、ＣＵＤＡコンパイラ３５５０は、ホスト実行可能コード３５７０（１）及びＣＵＤＡデバイス実行可能コード３５８４を生成する（Ａ２とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及びＡ３とアノテーション付けされたバブルで図示されているように、ホスト実行可能コード３５７０（１）及びＣＵＤＡデバイス実行可能コード３５８４は、それぞれ、ＣＰＵ３５９０及びＣＵＤＡ対応ＧＰＵ３５９４上で実行され得る。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３５８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３５８４は、限定はしないが、ＰＴＸコードを含み、ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにさらにコンパイルされる。

【0251】

少なくとも１つの実施例において実装され得る間接的ＣＵＤＡフローは、点線及びＢ１～Ｂ６とアノテーション付けされた一連のバブルを介して図示されている。少なくとも１つの実施例では、及びＢ１とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０は、ＣＵＤＡソース・コード３５１０を受信する。少なくとも１つの実施例では、及びＢ２とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０は、ＣＵＤＡソース・コード３５１０をＨＩＰソース・コード３５３０にトランスレートする。少なくとも１つの実施例では、及びＢ３とアノテーション付けされたバブルで図示されているように、ＨＩＰコンパイラ・ドライバ３５４０は、ＨＩＰソース・コード３５３０を受信し、ターゲット・デバイス３５４６がＣＵＤＡ対応であると決定する。

【0252】

少なくとも１つの実施例では、及びＢ４とアノテーション付けされたバブルで図示されているように、ＨＩＰコンパイラ・ドライバ３５４０は、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３５４２を生成し、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３５４２とＨＩＰソース・コード３５３０の両方をＣＵＤＡコンパイラ３５５０に送信する。少なくとも１つの実施例では、及び図３５Ｂと併せてより詳細に説明されるように、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３５４２は、限定はしないが、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ及びＣＵＤＡランタイム・ライブラリを使用してＨＩＰソース・コード３５３０をコンパイルするようにＣＵＤＡコンパイラ３５５０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＮＶＣＣコンパイル・コマンド３５４２に応答して、ＣＵＤＡコンパイラ３５５０は、ホスト実行可能コード３５７０（１）及びＣＵＤＡデバイス実行可能コード３５８４を生成する（Ｂ５とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及びＢ６とアノテーション付けされたバブルで図示されているように、ホスト実行可能コード３５７０（１）及びＣＵＤＡデバイス実行可能コード３５８４は、それぞれ、ＣＰＵ３５９０及びＣＵＤＡ対応ＧＰＵ３５９４上で実行され得る。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３５８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３５８４は、限定はしないが、ＰＴＸコードを含み、ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにさらにコンパイルされる。

【0253】

少なくとも１つの実施例において実装され得るＣＵＤＡ／ＨＣＣフローは、実線及びＣ１～Ｃ６とアノテーション付けされた一連のバブルを介して図示されている。少なくとも１つの実施例では、及びＣ１とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０は、ＣＵＤＡソース・コード３５１０を受信する。少なくとも１つの実施例では、及びＣ２とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０は、ＣＵＤＡソース・コード３５１０をＨＩＰソース・コード３５３０にトランスレートする。少なくとも１つの実施例では、及びＣ３とアノテーション付けされたバブルで図示されているように、ＨＩＰコンパイラ・ドライバ３５４０は、ＨＩＰソース・コード３５３０を受信し、ターゲット・デバイス３５４６がＣＵＤＡ対応でないと決定する。

【0254】

少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３５４０は、ＨＩＰ／ＨＣＣコンパイル・コマンド３５４４を生成し、ＨＩＰ／ＨＣＣコンパイル・コマンド３５４４とＨＩＰソース・コード３５３０の両方をＨＣＣ３５６０に送信する（Ｃ４とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及び図３５Ｃと併せてより詳細に説明されるように、ＨＩＰ／ＨＣＣコンパイル・コマンド３５４４は、限定はしないが、ＨＣＣヘッダ及びＨＩＰ／ＨＣＣランタイム・ライブラリを使用してＨＩＰソース・コード３５３０をコンパイルするようにＨＣＣ３５６０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＨＣＣコンパイル・コマンド３５４４に応答して、ＨＣＣ３５６０は、ホスト実行可能コード３５７０（２）及びＨＣＣデバイス実行可能コード３５８２を生成する（Ｃ５とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及びＣ６とアノテーション付けされたバブルで図示されているように、ホスト実行可能コード３５７０（２）及びＨＣＣデバイス実行可能コード３５８２は、それぞれ、ＣＰＵ３５９０及びＧＰＵ３５９２上で実行され得る。

【0255】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３５１０がＨＩＰソース・コード３５３０にトランスレートされた後に、ＨＩＰコンパイラ・ドライバ３５４０は、その後、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０を再実行することなしに、ＣＵＤＡ対応ＧＰＵ３５９４又はＧＰＵ３５９２のいずれかのための実行可能コードを生成するために使用され得る。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０は、ＣＵＤＡソース・コード３５１０をＨＩＰソース・コード３５３０にトランスレートし、ＨＩＰソース・コード３５３０は、次いで、メモリに記憶される。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３５４０は、次いで、ＨＩＰソース・コード３５３０に基づいてホスト実行可能コード３５７０（２）及びＨＣＣデバイス実行可能コード３５８２を生成するようにＨＣＣ３５６０を構成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３５４０は、その後、記憶されたＨＩＰソース・コード３５３０に基づいてホスト実行可能コード３５７０（１）及びＣＵＤＡデバイス実行可能コード３５８４を生成するようにＣＵＤＡコンパイラ３５５０を構成する。

【0256】

図３５Ｂは、少なくとも１つの実施例による、ＣＰＵ３５９０及びＣＵＤＡ対応ＧＰＵ３５９４を使用して、図３５ＡのＣＵＤＡソース・コード３５１０をコンパイル及び実行するように構成されたシステム３５０４を示す。少なくとも１つの実施例では、システム３５０４は、限定はしないが、ＣＵＤＡソース・コード３５１０と、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０と、ＨＩＰソース・コード３５３０と、ＨＩＰコンパイラ・ドライバ３５４０と、ＣＵＤＡコンパイラ３５５０と、ホスト実行可能コード３５７０（１）と、ＣＵＤＡデバイス実行可能コード３５８４と、ＣＰＵ３５９０と、ＣＵＤＡ対応ＧＰＵ３５９４とを含む。少なくとも１つの実施例では、システム３５０４は、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、命令を含む。少なくとも１つの実施例では、システム３５０４は、実行されたとき、本明細書で説明されるものなどの１つ又は複数のプロセッサ及び／又は集積回路、並びにあらゆる他のプロセッサ及び／又は集積回路に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を含む。

【0257】

少なくとも１つの実施例では、及び図３５Ａと併せて本明細書で前に説明されたように、ＣＵＤＡソース・コード３５１０は、限定はしないが、（ゼロを含む）任意の数のグローバル機能３５１２と、（ゼロを含む）任意の数のデバイス機能３５１４と、（ゼロを含む）任意の数のホスト機能３５１６と、（ゼロを含む）任意の数のホスト／デバイス機能３５１８とを含む。少なくとも１つの実施例では、ＣＵＤＡソース・コード３５１０は、限定はしないが、任意の数のＣＵＤＡ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含む。

【0258】

少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０は、ＣＵＤＡソース・コード３５１０をＨＩＰソース・コード３５３０にトランスレートする。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０は、ＣＵＤＡソース・コード３５１０中の各カーネル・コールを、ＣＵＤＡシンタックスからＨＩＰシンタックスにコンバートし、ＣＵＤＡソース・コード３５１０中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。

【0259】

少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３５４０は、ターゲット・デバイス３５４６がＣＵＤＡ対応であると決定し、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３５４２を生成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３５４０は、次いで、ＨＩＰソース・コード３５３０をコンパイルするようにＨＩＰ／ＮＶＣＣコンパイル・コマンド３５４２を介してＣＵＤＡコンパイラ３５５０を構成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３５４０は、ＣＵＤＡコンパイラ３５５０を構成することの一部として、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ３５５２へのアクセスを提供する。少なくとも１つの実施例では、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ３５５２は、任意の数のＨＩＰ ＡＰＩにおいて指定された任意の数の機構（たとえば、機能）を、任意の数のＣＵＤＡ ＡＰＩにおいて指定された任意の数の機構にトランスレートする。少なくとも１つの実施例では、ＣＵＤＡコンパイラ３５５０は、ホスト実行可能コード３５７０（１）及びＣＵＤＡデバイス実行可能コード３５８４を生成するために、ＣＵＤＡランタイムＡＰＩ３５０２に対応するＣＵＤＡランタイム・ライブラリ３５５４と併せて、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ３５５２を使用する。少なくとも１つの実施例では、ホスト実行可能コード３５７０（１）及びＣＵＤＡデバイス実行可能コード３５８４は、次いで、それぞれ、ＣＰＵ３５９０及びＣＵＤＡ対応ＧＰＵ３５９４上で実行され得る。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３５８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３５８４は、限定はしないが、ＰＴＸコードを含み、ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにさらにコンパイルされる。

【0260】

図３５Ｃは、少なくとも１つの実施例による、ＣＰＵ３５９０及びＣＵＤＡ非対応ＧＰＵ３５９２を使用して、図３５ＡのＣＵＤＡソース・コード３５１０をコンパイル及び実行するように構成されたシステム３５０６を示す。少なくとも１つの実施例では、システム３５０６は、限定はしないが、ＣＵＤＡソース・コード３５１０と、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０と、ＨＩＰソース・コード３５３０と、ＨＩＰコンパイラ・ドライバ３５４０と、ＨＣＣ３５６０と、ホスト実行可能コード３５７０（２）と、ＨＣＣデバイス実行可能コード３５８２と、ＣＰＵ３５９０と、ＧＰＵ３５９２とを含む。

【0261】

少なくとも１つの実施例では、及び図３５Ａと併せて本明細書で前に説明されたように、ＣＵＤＡソース・コード３５１０は、限定はしないが、（ゼロを含む）任意の数のグローバル機能３５１２と、（ゼロを含む）任意の数のデバイス機能３５１４と、（ゼロを含む）任意の数のホスト機能３５１６と、（ゼロを含む）任意の数のホスト／デバイス機能３５１８とを含む。少なくとも１つの実施例では、ＣＵＤＡソース・コード３５１０は、限定はしないが、任意の数のＣＵＤＡ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含む。

【0262】

少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０は、ＣＵＤＡソース・コード３５１０をＨＩＰソース・コード３５３０にトランスレートする。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０は、ＣＵＤＡソース・コード３５１０中の各カーネル・コールを、ＣＵＤＡシンタックスからＨＩＰシンタックスにコンバートし、ソース・コード３５１０中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。

【0263】

少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３５４０は、その後、ターゲット・デバイス３５４６がＣＵＤＡ対応でないと決定し、ＨＩＰ／ＨＣＣコンパイル・コマンド３５４４を生成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３５４０は、次いで、ＨＩＰソース・コード３５３０をコンパイルするためにＨＩＰ／ＨＣＣコンパイル・コマンド３５４４を実行するようにＨＣＣ３５６０を構成する。少なくとも１つの実施例では、ＨＩＰ／ＨＣＣコンパイル・コマンド３５４４は、限定はしないが、ホスト実行可能コード３５７０（２）及びＨＣＣデバイス実行可能コード３５８２を生成するためにＨＩＰ／ＨＣＣランタイム・ライブラリ３５５８及びＨＣＣヘッダ３５５６を使用するようにＨＣＣ３５６０を構成する。少なくとも１つの実施例では、ＨＩＰ／ＨＣＣランタイム・ライブラリ３５５８は、ＨＩＰランタイムＡＰＩ３５３２に対応する。少なくとも１つの実施例では、ＨＣＣヘッダ３５５６は、限定はしないが、ＨＩＰ及びＨＣＣのための任意の数及びタイプの相互運用性機構を含む。少なくとも１つの実施例では、ホスト実行可能コード３５７０（２）及びＨＣＣデバイス実行可能コード３５８２は、それぞれ、ＣＰＵ３５９０及びＧＰＵ３５９２上で実行され得る。

【0264】

図３６は、少なくとも１つの実施例による、図３５ＣのＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０によってトランスレートされた例示的なカーネルを示す。少なくとも１つの実施例では、ＣＵＤＡソース・コード３５１０は、所与のカーネルが解くように設計される全体的な問題を、スレッド・ブロックを使用して独立して解かれ得る比較的粗いサブ問題に区分けする。少なくとも１つの実施例では、各スレッド・ブロックは、限定はしないが、任意の数のスレッドを含む。少なくとも１つの実施例では、各サブ問題は、スレッド・ブロック内のスレッドによって並列に連動して解かれ得る比較的細かい部片に区分けされる。少なくとも１つの実施例では、スレッド・ブロック内のスレッドは、共有メモリを通してデータを共有することによって、及びメモリ・アクセスを協調させるために実行を同期させることによって連動することができる。

【0265】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３５１０は、所与のカーネルに関連するスレッド・ブロックを、スレッド・ブロックの１次元グリッド、２次元グリッド、又は３次元グリッドに組織化する。少なくとも１つの実施例では、各スレッド・ブロックは、限定はしないが、任意の数のスレッドを含み、グリッドは、限定はしないが、任意の数のスレッド・ブロックを含む。

【0266】

少なくとも１つの実施例では、カーネルは、「＿＿ｇｌｏｂａｌ＿＿」宣言指定子（ｄｅｃｌａｒａｔｉｏｎ ｓｐｅｃｉｆｉｅｒ）を使用して定義されるデバイス・コード中の関数である。少なくとも１つの実施例では、所与のカーネル・コール及び関連するストリームについてカーネルを実行するグリッドの次元は、ＣＵＤＡカーネル起動シンタックス３６１０を使用して指定される。少なくとも１つの実施例では、ＣＵＤＡカーネル起動シンタックス３６１０は、「ＫｅｒｎｅｌＮａｍｅ＜＜＜ＧｒｉｄＳｉｚｅ，ＢｌｏｃｋＳｉｚｅ，ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ，Ｓｔｒｅａｍ＞＞＞（ＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓ）；」として指定される。少なくとも１つの実施例では、実行構成シンタックスは、カーネル名（「ＫｅｒｎｅｌＮａｍｅ」）とカーネル引数の括弧に入れられたリスト（「ＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓ」）との間に挿入される「＜＜＜．．．＞＞＞」構築物である。少なくとも１つの実施例では、ＣＵＤＡカーネル起動シンタックス３６１０は、限定はしないが、実行構成シンタックスの代わりにＣＵＤＡ起動機能シンタックスを含む。

【0267】

少なくとも１つの実施例では、「ＧｒｉｄＳｉｚｅ」は、タイプｄｉｍ３のものであり、グリッドの次元及びサイズを指定する。少なくとも１つの実施例では、タイプｄｉｍ３は、限定はしないが、符号なし整数ｘ、ｙ、及びｚを含む、ＣＵＤＡ定義構造である。少なくとも１つの実施例では、ｚが指定されない場合、ｚは１にデフォルト設定される。少なくとも１つの実施例では、ｙが指定されない場合、ｙは１にデフォルト設定される。少なくとも１つの実施例では、グリッド中のスレッド・ブロックの数は、ＧｒｉｄＳｉｚｅ．ｘとＧｒｉｄＳｉｚｅ．ｙとＧｒｉｄＳｉｚｅ．ｚとの積に等しい。少なくとも１つの実施例では、「ＢｌｏｃｋＳｉｚｅ」は、タイプｄｉｍ３のものであり、各スレッド・ブロックの次元及びサイズを指定する。少なくとも１つの実施例では、スレッド・ブロックごとのスレッドの数は、ＢｌｏｃｋＳｉｚｅ．ｘとＢｌｏｃｋＳｉｚｅ．ｙとＢｌｏｃｋＳｉｚｅ．ｚとの積に等しい。少なくとも１つの実施例では、カーネルを実行する各スレッドは、組み込み変数（たとえば、「ｔｈｒｅａｄＩｄｘ」）を通してカーネル内でアクセス可能である一意のスレッドＩＤを与えられる。

【0268】

少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３６１０に関して、「ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ」は、静的に割り振られたメモリに加えて、所与のカーネル・コールについてスレッド・ブロックごとに動的に割り振られる共有メモリ中のバイトの数を指定する随意の引数である。少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３６１０に関して、ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅは０にデフォルト設定される。少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３６１０に関して、「Ｓｔｒｅａｍ」は、関連するストリームを指定する随意の引数であり、デフォルト・ストリームを指定するために０にデフォルト設定される。少なくとも１つの実施例では、ストリームは、イン・オーダーで実行する（場合によっては、異なるホスト・スレッドによって発行された）コマンドのシーケンスである。少なくとも１つの実施例では、異なるストリームは、互いに対してアウト・オブ・オーダーで、又は同時に、コマンドを実行し得る。

【0269】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３５１０は、限定はしないが、例示的なカーネル「ＭａｔＡｄｄ」のためのカーネル定義とメイン関数とを含む。少なくとも１つの実施例では、メイン関数は、ホスト上で実行し、限定はしないが、カーネルＭａｔＡｄｄにデバイス上で実行させるカーネル・コールを含む、ホスト・コードである。少なくとも１つの実施例では、及び示されているように、カーネルＭａｔＡｄｄは、Ｎが正の整数である、サイズＮ×Ｎの２つの行列ＡとＢとを加算し、結果を行列Ｃに記憶する。少なくとも１つの実施例では、メイン関数は、ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ変数を１６×１６として定義し、ｎｕｍＢｌｏｃｋｓ変数をＮ／１６×Ｎ／１６として定義する。少なくとも１つの実施例では、メイン関数は、次いで、カーネル・コール「ＭａｔＡｄｄ＜＜＜ｎｕｍＢｌｏｃｋｓ，ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ＞＞＞（Ａ，Ｂ，Ｃ）；」を指定する。少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３６１０通りに、カーネルＭａｔＡｄｄは、寸法Ｎ／１６×Ｎ／１６を有する、スレッド・ブロックのグリッドを使用して実行され、ここで、各スレッド・ブロックは、１６×１６の寸法を有する。少なくとも１つの実施例では、各スレッド・ブロックは、２５６個のスレッドを含み、グリッドは、行列要素ごとに１つのスレッドを有するのに十分なブロックで作成され、そのようなグリッド中の各スレッドは、１つのペアワイズ加算を実施するためにカーネルＭａｔＡｄｄを実行する。

【0270】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３５１０をＨＩＰソース・コード３５３０にトランスレートする間、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３５２０は、ＣＵＤＡソース・コード３５１０中の各カーネル・コールを、ＣＵＤＡカーネル起動シンタックス３６１０からＨＩＰカーネル起動シンタックス３６２０にトランスレートし、ソース・コード３５１０中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。少なくとも１つの実施例では、ＨＩＰカーネル起動シンタックス３６２０は、「ｈｉｐＬａｕｎｃｈＫｅｒｎｅｌＧＧＬ（ＫｅｒｎｅｌＮａｍｅ，ＧｒｉｄＳｉｚｅ，ＢｌｏｃｋＳｉｚｅ，ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ，Ｓｔｒｅａｍ，ＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓ）；」として指定される。少なくとも１つの実施例では、ＫｅｒｎｅｌＮａｍｅ、ＧｒｉｄＳｉｚｅ、ＢｌｏｃｋＳｉｚｅ、ＳｈａｒｅＭｅｍｏｒｙＳｉｚｅ、Ｓｔｒｅａｍ、及びＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓの各々は、ＨＩＰカーネル起動シンタックス３６２０において、（本明細書で前に説明された）ＣＵＤＡカーネル起動シンタックス３６１０の場合と同じ意味を有する。少なくとも１つの実施例では、引数ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ及びＳｔｒｅａｍは、ＨＩＰカーネル起動シンタックス３６２０では必要とされ、ＣＵＤＡカーネル起動シンタックス３６１０では随意である。

【0271】

少なくとも１つの実施例では、図３６に図示されたＨＩＰソース・コード３５３０の一部分は、カーネルＭａｔＡｄｄにデバイス上で実行させるカーネル・コールを除いて、図３６に図示されたＣＵＤＡソース・コード３５１０の一部分と同一である。少なくとも１つの実施例では、カーネルＭａｔＡｄｄは、カーネルＭａｔＡｄｄがＣＵＤＡソース・コード３５１０において定義される、同じ「＿＿ｇｌｏｂａｌ＿＿」宣言指定子を用いて、ＨＩＰソース・コード３５３０において定義される。少なくとも１つの実施例では、ＨＩＰソース・コード３５３０中のカーネル・コールは、「ｈｉｐＬａｕｎｃｈＫｅｒｎｅｌＧＧＬ（ＭａｔＡｄｄ，ｎｕｍＢｌｏｃｋｓ，ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ，０，０，Ａ，Ｂ，Ｃ）；」であるが、ＣＵＤＡソース・コード３５１０中の対応するカーネル・コールは、「ＭａｔＡｄｄ＜＜＜ｎｕｍＢｌｏｃｋｓ，ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ＞＞＞（Ａ，Ｂ，Ｃ）；」である。

【0272】

図３７は、少なくとも１つの実施例による、図３５ＣのＣＵＤＡ非対応ＧＰＵ３５９２をより詳細に示す。少なくとも１つの実施例では、ＧＰＵ３５９２は、サンタクララのＡＭＤ ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＧＰＵ３５９２は、高度並列様式でコンピュート動作を実施するように構成され得る。少なくとも１つの実施例では、ＧＰＵ３５９２は、描画コマンド、ピクセル動作、幾何学的算出、及びディスプレイに画像をレンダリングすることに関連する他の動作など、グラフィックス・パイプライン動作を実行するように構成される。少なくとも１つの実施例では、ＧＰＵ３５９２は、グラフィックに関係しない動作を実行するように構成される。少なくとも１つの実施例では、ＧＰＵ３５９２は、グラフィックに関係する動作とグラフィックに関係しない動作の両方を実行するように構成される。少なくとも１つの実施例では、ＧＰＵ３５９２は、ＨＩＰソース・コード３５３０中に含まれるデバイス・コードを実行するように構成され得る。

【0273】

少なくとも１つの実施例では、ＧＰＵ３５９２は、限定はしないが、任意の数のプログラマブル処理ユニット３７２０と、コマンド・プロセッサ３７１０と、Ｌ２キャッシュ３７２２と、メモリ・コントローラ３７７０と、ＤＭＡエンジン３７８０（１）と、システム・メモリ・コントローラ３７８２と、ＤＭＡエンジン３７８０（２）と、ＧＰＵコントローラ３７８４とを含む。少なくとも１つの実施例では、各プログラマブル処理ユニット３７２０は、限定はしないが、ワークロード・マネージャ３７３０と、任意の数のコンピュート・ユニット３７４０とを含む。少なくとも１つの実施例では、コマンド・プロセッサ３７１０は、１つ又は複数のコマンド・キュー（図示せず）からコマンドを読み取り、ワークロード・マネージャ３７３０にコマンドを分散させる。少なくとも１つの実施例では、各プログラマブル処理ユニット３７２０について、関連するワークロード・マネージャ３７３０は、プログラマブル処理ユニット３７２０中に含まれるコンピュート・ユニット３７４０にワークを分散させる。少なくとも１つの実施例では、各コンピュート・ユニット３７４０は、任意の数のスレッド・ブロックを実行し得るが、各スレッド・ブロックは、単一のコンピュート・ユニット３７４０上で実行する。少なくとも１つの実施例では、ワークグループは、スレッド・ブロックである。

【0274】

少なくとも１つの実施例では、各コンピュート・ユニット３７４０は、限定はしないが、任意の数のＳＩＭＤユニット３７５０と、共有メモリ３７６０とを含む。少なくとも１つの実施例では、各ＳＩＭＤユニット３７５０は、ＳＩＭＤアーキテクチャを実装し、動作を並列に実施するように構成され得る。少なくとも１つの実施例では、各ＳＩＭＤユニット３７５０は、限定はしないが、ベクトルＡＬＵ３７５２とベクトル・レジスタ・ファイル３７５４とを含む。少なくとも１つの実施例では、各ＳＩＭＤユニット３７５０は、異なるワープを実行する。少なくとも１つの実施例では、ワープは、スレッドのグループ（たとえば、１６個のスレッド）であり、ここで、ワープ中の各スレッドは、単一のスレッド・ブロックに属し、命令の単一のセットに基づいて、データの異なるセットを処理するように構成される。少なくとも１つの実施例では、ワープ中の１つ又は複数のスレッドを無効にするために、プレディケーションが使用され得る。少なくとも１つの実施例では、レーンはスレッドである。少なくとも１つの実施例では、ワーク・アイテムはスレッドである。少なくとも１つの実施例では、ウェーブフロントはワープである。少なくとも１つの実施例では、スレッド・ブロック中の異なるウェーブフロントは、互いに同期し、共有メモリ３７６０を介して通信し得る。

【0275】

少なくとも１つの実施例では、プログラマブル処理ユニット３７２０は、「シェーダ・エンジン」と呼ばれる。少なくとも１つの実施例では、各プログラマブル処理ユニット３７２０は、限定はしないが、コンピュート・ユニット３７４０に加えて、任意の量の専用グラフィックス・ハードウェアを含む。少なくとも１つの実施例では、各プログラマブル処理ユニット３７２０は、限定はしないが、（ゼロを含む）任意の数のジオメトリ・プロセッサと、（ゼロを含む）任意の数のラスターライザと、（ゼロを含む）任意の数のレンダー・バック・エンドと、ワークロード・マネージャ３７３０と、任意の数のコンピュート・ユニット３７４０とを含む。

【0276】

少なくとも１つの実施例では、コンピュート・ユニット３７４０は、Ｌ２キャッシュ３７２２を共有する。少なくとも１つの実施例では、Ｌ２キャッシュ３７２２は区分けされる。少なくとも１つの実施例では、ＧＰＵメモリ３７９０は、ＧＰＵ３５９２中のすべてのコンピュート・ユニット３７４０によってアクセス可能である。少なくとも１つの実施例では、メモリ・コントローラ３７７０及びシステム・メモリ・コントローラ３７８２は、ＧＰＵ３５９２とホストとの間のデータ転送を容易にし、ＤＭＡエンジン３７８０（１）は、ＧＰＵ３５９２とそのようなホストとの間の非同期メモリ転送を可能にする。少なくとも１つの実施例では、メモリ・コントローラ３７７０及びＧＰＵコントローラ３７８４は、ＧＰＵ３５９２と他のＧＰＵ３５９２との間のデータ転送を容易にし、ＤＭＡエンジン３７８０（２）は、ＧＰＵ３５９２と他のＧＰＵ３５９２との間の非同期メモリ転送を可能にする。

【0277】

少なくとも１つの実施例では、ＧＰＵ３５９２は、限定はしないが、ＧＰＵ３５９２の内部又は外部にあり得る、任意の数及びタイプの直接又は間接的にリンクされた構成要素にわたるデータ及び制御送信を容易にする、任意の量及びタイプのシステム相互接続を含む。少なくとも１つの実施例では、ＧＰＵ３５９２は、限定はしないが、任意の数及びタイプの周辺デバイスに結合される、任意の数及びタイプのＩ／Ｏインターフェース（たとえば、ＰＣＩｅ）を含む。少なくとも１つの実施例では、ＧＰＵ３５９２は、限定はしないが、（ゼロを含む）任意の数のディスプレイ・エンジンと、（ゼロを含む）任意の数のマルチメディア・エンジンとを含み得る。少なくとも１つの実施例では、ＧＰＵ３５９２は、限定はしないが、１つの構成要素に専用であるか又は複数の構成要素の間で共有され得る、任意の量及びタイプのメモリ・コントローラ（たとえば、メモリ・コントローラ３７７０及びシステム・メモリ・コントローラ３７８２）及びメモリ・デバイス（たとえば、共有メモリ３７６０）を含む、メモリ・サブシステムを実装する。少なくとも１つの実施例では、ＧＰＵ３５９２は、限定はしないが、１つ又は複数のキャッシュ・メモリ（たとえば、Ｌ２キャッシュ３７２２）を含む、キャッシュ・サブシステムを実装し、１つ又は複数のキャッシュ・メモリは、各々、任意の数の構成要素（たとえば、ＳＩＭＤユニット３７５０、コンピュート・ユニット３７４０、及びプログラマブル処理ユニット３７２０）に対してプライベートであるか、又は任意の数の構成要素間で共有され得る。

【0278】

図３８は、少なくとも１つの実施例による、例示的なＣＵＤＡグリッド３８２０のスレッドが図３７の異なるコンピュート・ユニット３７４０にどのようにマッピングされるかを示す。少なくとも１つの実施例では、及び単に説明目的のために、グリッド３８２０は、ＢＸ×ＢＹ×１のＧｒｉｄＳｉｚｅと、ＴＸ×ＴＹ×１のＢｌｏｃｋＳｉｚｅとを有する。少なくとも１つの実施例では、グリッド３８２０は、したがって、限定はしないが、（ＢＸ＊ＢＹ）個のスレッド・ブロック３８３０を含み、各スレッド・ブロック３８３０は、限定はしないが、（ＴＸ＊ＴＹ）個のスレッド３８４０を含む。スレッド３８４０は、曲がりくねった矢印（ｓｑｕｉｇｇｌｙ ａｒｒｏｗ）として図３８に図示されている。

【0279】

少なくとも１つの実施例では、グリッド３８２０は、限定はしないが、コンピュート・ユニット３７４０（１）～３７４０（Ｃ）を含むプログラマブル処理ユニット３７２０（１）にマッピングされる。少なくとも１つの実施例では、及び示されているように、（ＢＪ＊ＢＹ）個のスレッド・ブロック３８３０が、コンピュート・ユニット３７４０（１）にマッピングされ、残りのスレッド・ブロック３８３０が、コンピュート・ユニット３７４０（２）にマッピングされる。少なくとも１つの実施例では、各スレッド・ブロック３８３０は、限定はしないが、任意の数のワープを含み得、各ワープは、図３７の異なるＳＩＭＤユニット３７５０にマッピングされる。

【0280】

少なくとも１つの実施例では、所与のスレッド・ブロック３８３０中のワープは、互いに同期し、関連するコンピュート・ユニット３７４０中に含まれる共有メモリ３７６０を通して通信し得る。たとえば、及び少なくとも１つの実施例では、スレッド・ブロック３８３０（ＢＪ，１）中のワープは、互いに同期し、共有メモリ３７６０（１）を通して通信することができる。たとえば、及び少なくとも１つの実施例では、スレッド・ブロック３８３０（ＢＪ＋１，１）中のワープは、互いに同期し、共有メモリ３７６０（２）を通して通信することができる。

【0281】

図３９は、少なくとも１つの実施例による、既存のＣＵＤＡコードをＤａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋コードにどのようにマイグレートするかを示す。Ｄａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋（ＤＰＣ＋＋）は、単一アーキテクチャ・プロプライエタリ言語に対するオープンな規格ベースの代替を指し得、これは、開発者が、ハードウェア・ターゲット（ＣＰＵ並びにＧＰＵ及びＦＰＧＡなどのアクセラレータ）にわたってコードを再使用し、また、特定のアクセラレータのためのカスタム調整を実施することを可能にする。ＤＰＣ＋＋は、開発者が精通していることがあるＩＳＯ Ｃ＋＋に従う、同様の及び／又は同一のＣ及びＣ＋＋構築物を使用する。ＤＰＣ＋＋は、データ並列処理及び異種プログラミングをサポートするためにクロノス・グループからの標準ＳＹＣＬを組み込む。ＳＹＣＬは、ＯｐｅｎＣＬの基礎をなす概念、ポータビリティ及び効率に基づく、クロスプラットフォーム抽象化層を指し、これは、異種プロセッサのためのコードが、標準Ｃ＋＋を使用して「単一ソース」スタイルで書かれることを可能にする。ＳＹＣＬは、Ｃ＋＋テンプレート関数が、ホスト・コードとデバイス・コードの両方を含んでおり、ＯｐｅｎＣＬ加速を使用する複雑なアルゴリズムを構築し、次いで、それらを、異なるタイプのデータに関するそれらのソース・コード全体にわたって再使用することができる、単一ソース開発を可能にし得る。

【0282】

少なくとも１つの実施例では、ＤＰＣ＋＋コンパイラは、多様なハードウェア・ターゲットにわたって導入され得るＤＰＣ＋＋ソース・コードをコンパイルするために使用される。少なくとも１つの実施例では、ＤＰＣ＋＋コンパイラは、多様なハードウェア・ターゲットにわたって導入され得るＤＰＣ＋＋アプリケーションを生成するために使用され、ＤＰＣ＋＋互換性ツールは、ＣＵＤＡアプリケーションをＤＰＣ＋＋のマルチプラットフォーム・プログラムにマイグレートするために使用され得る。少なくとも１つの実施例では、ＤＰＣ＋＋ベース・ツール・キットは、多様なハードウェア・ターゲットにわたってアプリケーションを導入するためのＤＰＣ＋＋コンパイラと、ＣＰＵ、ＧＰＵ、及びＦＰＧＡにわたって生産性及び性能を増加させるためのＤＰＣ＋＋ライブラリと、ＣＵＤＡアプリケーションをマルチプラットフォーム・アプリケーションにマイグレートするためのＤＰＣ＋＋互換性ツールと、それらの任意の好適な組合せとを含む。

【0283】

少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング・モデルは、Ｄａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋と呼ばれるプログラミング言語を用いて並列処理を表現するための現代のＣ＋＋特徴を使用することによって、単に、ＣＰＵ及びアクセラレータをプログラムすることに関係する１つ又は複数の態様に対して利用される。ＤＰＣ＋＋プログラミング言語は、ホスト（たとえば、ＣＰＵ）及びアクセラレータ（たとえば、ＧＰＵ又はＦＰＧＡ）のためのコード再使用に対して利用され、単一のソース言語を使用し、実行及びメモリ依存性が明確に通信され得る。ＤＰＣ＋＋コード内でのマッピングは、アプリケーションを移行させて、ワークロードを最も良く加速するハードウェア又はハードウェア・デバイスのセット上で稼働するために、使用され得る。利用可能なアクセラレータを有しないプラットフォーム上でも、デバイス・コードの開発及びデバッギングを簡略化するために、ホストが利用可能であり得る。

【0284】

少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋３９０４を生成するために、ＤＰＣ＋＋互換性ツール３９０２への入力として、ＣＵＤＡソース・コード３９００が提供される。少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋３９０４は、ＤＰＣ＋＋互換性ツール３９０２によって生成されたインライン・コメントを含み、これは、コーディングと所望の性能への調整とを完了３９０６するために、ＤＰＣ＋＋コードをどのように及び／又はどこで修正すべきかに関して開発者をガイドし、それにより、ＤＰＣ＋＋ソース・コード３９０８を生成する。

【0285】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３９００は、ＣＵＤＡプログラミング言語の人間が読み取れるソース・コードの集合であるか、又はその集合を含む。少なくとも１つの実施例では、ＣＵＤＡソース・コード３９００は、ＣＵＤＡプログラミング言語の人間が読み取れるソース・コードである。少なくとも１つの実施例では、ＣＵＤＡプログラミング言語は、限定はしないが、デバイス・コードを定義し、デバイス・コードとホスト・コードとを区別するための機構を含む、Ｃ＋＋プログラミング言語の拡張である。少なくとも１つの実施例では、デバイス・コードは、コンパイルの後に、デバイス（たとえば、ＧＰＵ又はＦＰＧＡ）上で実行可能であり、デバイスの１つ又は複数のプロセッサ・コア上で実行され得る、又はより並列化可能なワークフローを含み得る、ソース・コードである。少なくとも１つの実施例では、デバイスは、ＣＵＤＡ対応ＧＰＵ、ＧＰＵ、又は別のＧＰＧＰＵなど、並列命令処理のために最適化されるプロセッサであり得る。少なくとも１つの実施例では、ホスト・コードは、コンパイルの後にホスト上で実行可能であるソース・コードである。少なくとも１つの実施例では、ホスト・コード及びデバイス・コードの一部又は全部は、ＣＰＵ及びＧＰＵ／ＦＰＧＡにわたって並列に実行され得る。少なくとも１つの実施例では、ホストは、ＣＰＵなど、連続命令処理のために最適化されるプロセッサである。図３９に関して説明されるＣＵＤＡソース・コード３９００は、本明細書の他の場所で説明されるＣＵＤＡソース・コードに従い得る。

【0286】

少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９０２は、ＤＰＣ＋＋ソース・コード３９０８へのＣＵＤＡソース・コード３９００のマイグレーションを容易にするために使用される、実行可能ツール、プログラム、アプリケーション、又は任意の他の好適なタイプのツールを指す。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９０２は、既存のＣＵＤＡソースをＤＰＣ＋＋に移植するために使用されるＤＰＣ＋＋ツール・キットの一部として利用可能なコマンド・ライン・ベースのコード・マイグレーション・ツールである。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９０２は、ＣＵＤＡアプリケーションの一部又は全部のソース・コードをＣＵＤＡからＤＰＣ＋＋にコンバートし、人間が読み取れるＤＰＣ＋＋３９０４と呼ばれる、少なくとも部分的にＤＰＣ＋＋で書かれる得られたファイルを生成する。少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋＋３９０４は、ユーザ介入がどこで必要であり得るかを示すためにＤＰＣ＋＋互換性ツール３９０２によって生成されるコメントを含む。少なくとも１つの実施例では、ユーザ介入は、ＣＵＤＡソース・コード３９００が、類似するＤＰＣ＋＋ＡＰＩを有しないＣＵＤＡ ＡＰＩをコールするとき、必要であり、ユーザ介入が必要とされる他の実例は、後でより詳細に説明される。

【0287】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３９００（たとえば、アプリケーション又はそれの部分）をマイグレートするためのワークフローは、１つ又は複数のコンパイル・データベース・ファイルを作成することと、ＤＰＣ＋＋互換性ツール３９０２を使用してＣＵＤＡをＤＰＣ＋＋にマイグレートすることと、マイグレーションを完了し、正当性を確認し、それにより、ＤＰＣ＋＋ソース・コード３９０８を生成することと、ＤＰＣ＋＋アプリケーションを生成するためにＤＰＣ＋＋コンパイラを用いてＤＰＣ＋＋ソース・コード３９０８をコンパイルすることとを含む。少なくとも１つの実施例では、互換性ツールは、Ｍａｋｅｆｉｌｅが実行するときに使用されるコマンドをインターセプトし、それらをコンパイル・データベース・ファイルに記憶する、ユーティリティを提供する。少なくとも１つの実施例では、ファイルは、ＪＳＯＮフォーマットで記憶される。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｔコマンドは、ＭａｋｅｆｉｌｅコマンドをＤＰＣ互換性コマンドにコンバートする。

【0288】

少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄは、ビルド・プロセスをインターセプトして、コンパイル・オプション、マクロ定義（ｍａｃｒｏ ｄｅｆｓ）、及びインクルード・パス（ｉｎｃｌｕｄｅ ｐａｔｈｓ）をキャプチャし、このデータをコンパイル・データベース・ファイルに書き込む、ユーティリティ・スクリプトである。少なくとも１つの実施例では、コンパイル・データベース・ファイルは、ＪＳＯＮファイルである。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９０２は、コンパイル・データベースを構文解析し、入力ソースをマイグレートするときにオプションを適用する。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄの使用は、随意であるが、Ｍａｋｅ又はＣＭａｋｅベースの環境について大いに推奨される。少なくとも１つの実施例では、マイグレーション・データベースは、コマンドとディレクトリとファイルとを含み、コマンドは、必要なコンパイル・フラグを含み得、ディレクトリは、ヘッダ・ファイルへのパスを含み得、ファイルは、ＣＵＤＡファイルへのパスを含み得る。

【0289】

少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９０２は、可能な場合はいつでもＤＰＣ＋＋を生成することによって、ＣＵＤＡで書かれたＣＵＤＡコード（たとえば、アプリケーション）をＤＰＣ＋＋にマイグレートする。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９０２は、ツール・キットの一部として利用可能である。少なくとも１つの実施例では、ＤＰＣ＋＋ツール・キットは、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄツールを含む。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｔツールは、ＣＵＤＡファイルをマイグレートするためにコンパイル・コマンドをキャプチャするコンパイル・データベースを作成する。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｔツールによって生成されたコンパイル・データベースは、ＣＵＤＡコードをＤＰＣ＋＋にマイグレートするためにＤＰＣ＋＋互換性ツール３９０２によって使用される。少なくとも１つの実施例では、非ＣＵＤＡ Ｃ＋＋コード及びファイルは、そのままマイグレートされる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９０２は、人間が読み取れるＤＰＣ＋＋３９０４を生成し、これは、ＤＰＣ＋＋互換性ツール３９０２によって生成されたとき、ＤＰＣ＋＋コンパイラによってコンパイルされないことがあり、正しくマイグレートされなかったコードの部分を確認するための追加のプラミング（ｐｌｕｍｂｉｎｇ）を必要とする、ＤＰＣ＋＋コードであり得、開発者によってなど、手動の介入を伴い得る。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９０２は、自動的にマイグレートされないことがある追加のコードを開発者が手動でマイグレートするのを助けるために、コード中に埋め込まれたヒント又はツールを提供する。少なくとも１つの実施例では、マイグレーションは、ソース・ファイル、プロジェクト、又はアプリケーションのための１回のアクティビティである。

【0290】

少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９００２は、ＣＵＤＡコードのすべての部分をＤＰＣ＋＋に正常にマイグレートすることが可能であり、単に、生成されたＤＰＣ＋＋ソース・コードの性能を手動で確認及び調整するための随意のステップがあり得る。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９０２は、ＤＰＣ＋＋互換性ツール３９０２によって生成されたＤＰＣ＋＋コードを修正するための人間の介入を必要とするか又は利用することなしに、ＤＰＣ＋＋コンパイラによってコンパイルされるＤＰＣ＋＋ソース・コード３９０８を直接生成する。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツールは、コンパイル可能なＤＰＣ＋＋コードを生成し、これは、性能、読みやすさ、維持可能性、他の様々な考慮事項、又はそれらの任意の組合せについて、開発者によって随意に調整され得る。

【0291】

少なくとも１つの実施例では、１つ又は複数のＣＵＤＡソース・ファイルは、少なくとも部分的にＤＰＣ＋＋互換性ツール３９０２を使用してＤＰＣ＋＋ソース・ファイルにマイグレートされる。少なくとも１つの実施例では、ＣＵＤＡソース・コードは、ＣＵＤＡヘッダ・ファイルを含み得る１つ又は複数のヘッダ・ファイルを含む。少なくとも１つの実施例では、ＣＵＤＡソース・ファイルは、＜ｃｕｄａ．ｈ＞ヘッダ・ファイルと、テキストをプリントするために使用され得る＜ｓｔｄｉｏ．ｈ＞ヘッダ・ファイルとを含む。少なくとも１つの実施例では、ベクトル加算カーネルＣＵＤＡソース・ファイルの一部分は、以下のように書かれるか、又は以下に関係し得る。

【数1-1】

【数1-2】

【0292】

少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、ＤＰＣ＋＋互換性ツール３９０２は、ＣＵＤＡソース・コードを構文解析し、ヘッダ・ファイルを、適切なＤＰＣ＋＋ヘッダ・ファイル及びＳＹＣＬヘッダ・ファイルと置き換える。少なくとも１つの実施例では、ＤＰＣ＋＋ヘッダ・ファイルは、ヘルパー宣言（ｈｅｌｐｅｒ ｄｅｃｌａｒａｔｉｏｎ）を含む。ＣＵＤＡでは、スレッドＩＤの概念があり、対応して、ＤＰＣ＋＋又はＳＹＣＬでは、各要素について、ローカル識別子がある。

【0293】

少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、初期化される２つのベクトルＡ及びＢがあり、ベクトル加算結果が、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）の一部として、ベクトルＣに入れられる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９０２は、ＣＵＤＡコードをＤＰＣ＋＋コードにマイグレートすることの一部として、ワーク要素をインデックス付けするために使用されるＣＵＤＡスレッドＩＤを、ローカルＩＤを介したワーク要素のためのＳＹＣＬ標準アドレッシングにコンバートする。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９０２によって生成されたＤＰＣ＋＋コードは、たとえば、ｎｄ＿ｉｔｅｍの次元を低減し、それにより、メモリ及び／又はプロセッサ利用率を増加させることによって、最適化され得る。

【0294】

少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、メモリ割振りがマイグレートされる。少なくとも１つの実施例では、ｃｕｄａＭａｌｌｏｃ（）は、プラットフォーム、デバイス、コンテキスト、及びキューなど、ＳＹＣＬ概念に依拠して、デバイス及びコンテキストが渡される、統一共有メモリＳＹＣＬコールｍａｌｌｏｃ＿ｄｅｖｉｃｅ（）にマイグレートされる。少なくとも１つの実施例では、ＳＹＣＬプラットフォームは、複数のデバイス（たとえば、ホスト及びＧＰＵデバイス）を有することができ、デバイスは、ジョブがサブミットされ得る複数のキューを有し得、各デバイスは、コンテキストを有し得、コンテキストは、複数のデバイスを有し、共有メモリ・オブジェクトを管理し得る。

【0295】

少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、ｍａｉｎ（）関数は、２つのベクトルＡとＢとを互いに加算し、結果をベクトルＣに記憶するための、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）を呼び出すか又はコールする。少なくとも１つの実施例では、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）を呼び出すためのＣＵＤＡコードは、実行のためにカーネルをコマンド・キューにサブミットするためのＤＰＣ＋＋コードによって置き換えられる。少なくとも１つの実施例では、コマンド・グループ・ハンドラｃｇｈは、キューにサブミットされる、データ、同期、及び算出を渡し、ｐａｒａｌｌｅｌ＿ｆｏｒは、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）がコールされるワーク・グループ中の、グローバル要素の数及びワーク・アイテムの数についてコールされる。

【0296】

少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、デバイス・メモリをコピーし、次いで、ベクトルＡ、Ｂ、及びＣのためのメモリを解放するためのＣＵＤＡコールが、対応するＤＰＣ＋＋コールにマイグレートされる。少なくとも１つの実施例では、Ｃ＋＋コード（たとえば、浮動小数点変数のベクトルをプリントするための標準ＩＳＯ Ｃ＋＋コード）は、ＤＰＣ＋＋互換性ツール３９０２によって修正されることなしに、そのままマイグレートされる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９０２は、加速デバイス上でカーネルを実行するために、メモリ・セットアップ及び／又はホスト・コールのためのＣＵＤＡ ＡＰＩを修正する。少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、（たとえば、コンパイルされ得る）対応する人間が読み取れるＤＰＣ＋３９０４は、以下のように書かれるか、又は以下に関係する。

【数2-1】

【数2-2】

【数2-3】

【0297】

少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋３９０４は、ＤＰＣ＋＋互換性ツール３９０２によって生成された出力を指し、ある様式又は別の様式で最適化され得る。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９０２によって生成された人間が読み取れるＤＰＣ＋３９０４は、それをより維持可能にすること、性能、又は他の考慮事項のために、マイグレーションの後に開発者によって手動で編集され得る。少なくとも１つの実施例では、開示されるＤＰＣ＋＋などのＤＰＣ＋＋互換性ツール３９００２によって生成されたＤＰＣ＋＋コードは、各ｍａｌｌｏｃ＿ｄｅｖｉｃｅ（）コールのためのｇｅｔ＿ｃｕｒｒｅｎｔ＿ｄｅｖｉｃｅ（）及び／又はｇｅｔ＿ｄｅｆａｕｌｔ＿ｃｏｎｔｅｘｔ（）への繰返しコールを削除することによって最適化され得る。少なくとも１つの実施例では、上記で生成されるＤＰＣ＋＋コードは、３次元のｎｄ＿ｒａｎｇｅを使用し、これは、単一次元のみを使用し、それにより、メモリ使用量を低減するために、再ファクタ化され得る。少なくとも１つの実施例では、開発者は、ＤＰＣ＋＋互換性ツール３９０２によって生成されたＤＰＣ＋＋コードを手動で編集し、統一共有メモリの使用をアクセッサと置き換えることができる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９０２は、それがＣＵＤＡコードをＤＰＣ＋＋コードにどのようにマイグレートするかを変更するためのオプションを有する。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３９０２は、それが、ＣＵＤＡコードを、多数の場合について機能するＤＰＣ＋＋コードにマイグレートするための一般的なテンプレートを使用しているので、冗長である。

【0298】

少なくとも１つの実施例では、ＣＵＤＡからＤＰＣ＋＋へのマイグレーション・ワークフローは、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄスクリプトを使用してマイグレーションの準備をするためのステップと、ＤＰＣ＋＋互換性ツール３９０２を使用してＤＰＣ＋＋へのＣＵＤＡプロジェクトのマイグレーションを実施するためのステップと、完了及び正当性のために、マイグレートされたソース・ファイルを手動で検討及び編集するためのステップと、ＤＰＣ＋＋アプリケーションを生成するために最終ＤＰＣ＋＋コードをコンパイルするためのステップと含む。少なくとも１つの実施例では、ＤＰＣ＋＋ソース・コードの手動の検討は、限定はしないが、マイグレートされたＡＰＩがエラー・コードを返さないこと（ＣＵＤＡコードは、エラー・コードを返すことができ、エラー・コードは、次いで、アプリケーションよって消費され得るが、ＳＹＣＬは、エラーを報告するために例外を使用し、したがって、エラーを表面化させるためのエラー・コードを使用しない）、ＣＵＤＡコンピュート能力依存論理がＤＰＣ＋＋によってサポートされないこと、ステートメントが削除されないことがあることを含む、１つ又は複数のシナリオにおいて必要とされ得る。少なくとも１つの実施例では、ＤＰＣ＋＋コードが手動の介入を必要とするシナリオは、限定はしないが、エラー・コード論理が（＊，０）コードと置き換えられるか又はコメント・アウトされる、等価なＤＰＣ＋＋ＡＰＩが利用可能でない、ＣＵＤＡコンピュート能力依存論理、ハードウェア依存ＡＰＩ（ｃｌｏｃｋ（））、欠落した特徴、サポートされていないＡＰＩ、実行時間測定論理、組み込みベクトル・タイプ競合に対処すること、ｃｕＢＬＡＳ ＡＰＩのマイグレーションなどを含み得る。

【0299】

少なくとも１つの実施例では、本明細書で説明される１つ又は複数の技法は、ｏｎｅＡＰＩプログラミング・モデルを利用する。少なくとも１つの実施例では、ｏｎｅＡＰＩプログラミング・モデルとは、様々な計算アクセラレータ・アーキテクチャと対話するためのプログラミング・モデルを称する。少なくとも１つの実施例では、ｏｎｅＡＰＩとは、様々な計算アクセラレータ・アーキテクチャと対話するように設計されたアプリケーション・プログラミング・インターフェース（ＡＰＩ）を称する。少なくとも１つの実施例では、ｏｎｅＡＰＩプログラミング・モデルは、ＤＰＣ＋＋プログラミング言語を利用する。少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング言語とは、ｄａｔａ ｐａｒａｌｌｅｌプログラミング生産性のための高次言語を称する。少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング言語は、少なくとも部分的に、Ｃ及び／又はＣ＋＋プログラミング言語に基づいている。少なくとも１つの実施例では、ｏｎｅＡＰＩプログラミング・モデルは、カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎにより開発されたモデルなどの、プログラミング・モデルである。

【0300】

少なくとも１つの実施例では、ｏｎｅＡＰＩ及び／又はｏｎｅＡＰＩプログラミング・モデルは、様々なアクセラレータ、ＧＰＵ、プロセッサ、及び／又はその変形形態のアーキテクチャと対話するために利用される。少なくとも１つの実施例では、ｏｎｅＡＰＩは、様々な機能性を実装するライブラリのセットを含む。少なくとも１つの実施例では、ｏｎｅＡＰＩは、少なくともｏｎｅＡＰＩ ＤＰＣ＋＋ライブラリ、ｏｎｅＡＰＩマス・カーネル・ライブラリ、ｏｎｅＡＰＩデータ・アナリティクス・ライブラリ、ｏｎｅＡＰＩディープ・ニューラル・ネットワーク・ライブラリ、ｏｎｅＡＰＩ集合通信ライブラリ、ｏｎｅＡＰＩスレッディング・ビルディング・ブロック・ライブラリ、ｏｎｅＡＰＩビデオ・処理ライブラリ、及び／又はその変形形態を含む。少なくとも１つの実施例では、ｏｎｅＡＰＩ及び／又はｏｎｅＡＰＩプログラミング・モデルは、図１～図７と併せて上記で説明された様々な構成要素を実装するための、及び／又は様々な動作を実行させるための、命令を含む。少なくとも１つの実施例では、ｏｎｅＡＰＩ及び／又はｏｎｅＡＰＩプログラミング・モデルは、実行されたとき、本明細書で説明されるものなどの１つ又は複数のプロセッサ及び／又は集積回路、並びにあらゆる他のプロセッサ及び／又は集積回路に、図１～図７と併せて上記で説明された様々な動作を実行させるための、１つ又は複数の命令を含む。

【0301】

少なくとも１つの実施例では、ｏｎｅＤＰＬとも称されるｏｎｅＡＰＩ ＤＰＣ＋＋ライブラリは、ＤＰＣ＋＋カーネル・プログラミングを加速させるためのアルゴリズム及び関数を実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＤＰＬは、１つ又は複数の標準テンプレート・ライブラリ（ＳＴＬ）関数を実装する。少なくとも１つの実施例では、ｏｎｅＤＰＬは、１つ又は複数の並列ＳＴＬ関数を実装する。少なくとも１つの実施例では、ｏｎｅＤＰＬは、並列アルゴリズム、イテレータ、関数オブジェクト・クラス、範囲ベースＡＰＩ、及び／又はその変形形態など、ライブラリ・クラスと関数のセットを提供する。少なくとも１つの実施例では、ｏｎｅＤＰＬは、Ｃ＋＋標準ライブラリの１つ又は複数のクラス及び／又は関数を実装する。少なくとも１つの実施例では、ｏｎｅＤＰＬは、１つ又は複数の乱数生成器関数を実装する。

【0302】

少なくとも１つの実施例では、ｏｎｅＭＫＬとも称されるｏｎｅＡＰＩマス・カーネル・ライブラリは、様々な数学的関数及び／又は演算向けに、様々な最適化及び並列化されたルーチンを実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＭＫＬは、１つ又は複数の基本線形代数サブプログラム（ＢＬＡＳ）及び／又は線形代数パッケージ（ＬＡＰＡＣＫ）密線形代数ルーチンを実装する。少なくとも１つの実施例では、ｏｎｅＭＫＬは、１つ又は複数の疎ＢＬＡＳ線形代数ルーチンを実装する。少なくとも１つの実施例では、ｏｎｅＭＫＬは、１つ又は複数の乱数生成器（ＲＮＧ）を実装する。少なくとも１つの実施例では、ｏｎｅＭＫＬは、ベクトルに対する数学的演算用に、１つ又は複数のベクトル数学（ＶＭ）ルーチンを実装する。少なくとも１つの実施例では、ｏｎｅＭＫＬは、１つ又は複数の高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）関数を実装する。

【0303】

少なくとも１つの実施例では、ｏｎｅＤＡＬとも称されるｏｎｅＡＰＩデータ・アナリティクス・ライブラリは、様々なデータ分析アプリケーション及び分散型の計算を実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＤＡＬは、プリプロセッシング、変換、分析、モデリング、検証、及びデータ分析についての意思決定のための、様々なアルゴリズムを、バッチ、オンライン、及び計算の分散処理モードで、実装する。少なくとも１つの実施例では、ｏｎｅＤＡＬは、様々なＣ＋＋及び／又はＪａｖａ（登録商標） ＡＰＩ、並びに１つ又は複数のデータ・ソースへの様々なコネクタを実装する。少なくとも１つの実施例では、ｏｎｅＤＡＬは、従来のＣ＋＋インターフェースに対してＤＰＣ＋＋ ＡＰＩ拡張を実装し、様々なアルゴリズムのためにＧＰＵ使用を可能にする。

【0304】

少なくとも１つの実施例では、ｏｎｅＤＮＮとも称されるｏｎｅＡＰＩディープ・ニューラル・ネットワーク・ライブラリは、様々な深層学習関数を実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＤＮＮは、様々なニューラル・ネットワーク、機械学習、及び深層学習関数、アルゴリズム、及び／又はその変形形態を実装する。

【0305】

少なくとも１つの実施例では、ｏｎｅＣＣＬとも称されるｏｎｅＡＰＩ集合通信ライブラリは、深層学習及び機械学習ワークロードのための、様々なアプリケーションを実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＣＣＬは、メッセージ・パッシング・インターフェース（ＭＰＩ：ｍｅｓｓａｇｅ ｐａｓｓｉｎｇ ｉｎｔｅｒｆａｃｅ）及びｌｉｂｆａｂｒｉｃなどの低レベルの通信ミドルウェアでビルドされる。少なくとも１つの実施例では、ｏｎｅＣＣＬは、優先度付け、パーシステントな演算、アウト・オブ・オーダー実行、及び／又はその変形形態など、深層学習特有の最適化のセットを可能にする。少なくとも１つの実施例では、ｏｎｅＣＣＬは、様々なＣＰＵ及びＧＰＵ関数を実装する。

【0306】

少なくとも１つの実施例では、ｏｎｅＴＢＢとも称されるｏｎｅＡＰＩスレッディング・ビルディング・ブロック・ライブラリは、様々なアプリケーション向けの様々な並列化プロセスを実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＴＢＢは、タスクベースの、共有された並列プログラミングのためにホスト上で利用される。少なくとも１つの実施例では、ｏｎｅＴＢＢは、汎用並列アルゴリズムを実装する。少なくとも１つの実施例では、ｏｎｅＴＢＢは、コンカレント・コンテナを実装する。少なくとも１つの実施例では、ｏｎｅＴＢＢは、スケーラブルなメモリ・アロケータを実装する。少なくとも１つの実施例では、ｏｎｅＴＢＢは、ｗｏｒｋ－ｓｔｅａｌｉｎｇタスク・スケジューラを実装する。少なくとも１つの実施例では、ｏｎｅＴＢＢは、低レベルの同期プリミティブを実装する。少なくとも１つの実施例では、ｏｎｅＴＢＢはコンパイラ独立的であり、ＧＰＵ、ＰＰＵ、ＣＰＵ、及び／又はその変形形態など、様々なプロセッサ上で使用可能である。

【0307】

少なくとも１つの実施例では、ｏｎｅＶＰＬとも称されるｏｎｅＡＰＩビデオ処理ライブラリは、１つ又は複数のアプリケーションにおいてビデオ処理を加速させるために利用されるライブラリである。少なくとも１つの実施例では、ｏｎｅＶＰＬは、様々なビデオ・デコーディング、エンコーディング、及び処理関数を実装する。少なくとも１つの実施例では、ｏｎｅＶＰＬは、ＣＰＵ、ＧＰＵ、及び他のアクセラレータ上のメディア・パイプラインのための様々な関数を実装する。少なくとも１つの実施例では、ｏｎｅＶＰＬは、デバイスのディスカバリ、並びにメディア中心及びビデオ・アナリティクスのワークロードにおける選択を実装する。少なくとも１つの実施例では、ｏｎｅＶＰＬは、ゼロコピーのバッファ共有のためのＡＰＩプリミティブを実装する。

【0308】

少なくとも１つの実施例では、ｏｎｅＡＰＩプログラミング・モデルは、ＤＰＣ＋＋プログラミング言語を利用する。少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング言語は、限定はしないが、デバイス・コードを定義し、デバイス・コードとホスト・コードとを区別するための、機能的に同様のバージョンのＣＵＤＡ機構を含む、プログラミング言語である。少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング言語は、ＣＵＤＡプログラミング言語の機能性のサブセットを含み得る。少なくとも１つの実施例では、１つ又は複数のＣＵＤＡプログラミング・モデル動作は、ＤＰＣ＋＋プログラミング言語を使用するｏｎｅＡＰＩプログラミング・モデルを用いて行われる。

【0309】

本明細書で説明される例示的な実施例は、ＣＵＤＡプログラミング・モデルに関連し得るが、本明細書で説明される技法は、ＨＩＰ、ｏｎｅＡＰＩ（たとえば、本明細書で開示される方法を実行又は実装するための、ｏｎｅＡＰＩベースのプログラミングを使用して）、及び／又はその変形形態などの、あらゆる好適なプログラミング・モデルで利用することが可能であることに留意されたい。

【0310】

少なくとも１つの実施例では、上で開示されるシステム及び／又はプロセッサの１つ又は複数の構成要素は、１つ又は複数のＣＰＵ、ＡＳＩＣ、ＧＰＵ、ＦＰＧＡ、又は他のハードウェア、回路、又は集積回路構成要素と通信することが可能であり、そのような構成要素としては、たとえば、画像をアップスケールするためのアップスケーラ若しくはアップサンプラ、画像をブレンド、混合若しくは足し合わせるための画像ブレンダ若しくは画像ブレンダ構成要素、画像をサンプリングするためのサンプラ（たとえば、ＤＳＰの一部として）、画像を（たとえば、低解像度の画像から高解像度の画像へ）アップスケールするためのアップスケーラを実行するように構成されるニューラル・ネットワーク回路、又は画像、フレーム、若しくはビデオを修正若しくは生成してその解像度、サイズ、若しくはピクセルを調節するための他のハードウェアが挙げられる。上で開示されるシステム及び／又はプロセッサの１つ又は複数の構成要素は、本開示で説明される構成要素を使用して、画像を生成又は修正する方法、動作、又は命令を実行することが可能である。

【0311】

本開示の少なくとも１つの実施例は、以下の条項を考慮して説明され得る。
１． アプリケーション・プログラミング・インターフェース（ＡＰＩ）を実行して、ＡＰＩが参照するデータの１つ又は複数のアドレスを示すための、１つ又は複数の回路を備える、プロセッサ。
２． ＡＰＩが、入力として、メモリ・アドレスを受信し、１つ又は複数のアドレスがメモリ・アドレスを含む結果として、１つ又は複数のアドレスの識別子を提供することによって１つ又は複数のアドレスを示す、条項１に記載のプロセッサ。
３． ＡＰＩが、ＡＰＩが参照するデータの１つ又は複数のアドレスが、パラメータとしてＡＰＩに示されるアドレスを含まない場合、ヌル・データ値を示す、条項１又は２に記載のプロセッサ。
４． プロセッサが、ＡＰＩを実行するためのドライバをさらに実行する、条項１から３までのいずれかに記載のプロセッサ。
５． ＡＰＩが、１つ又は複数のメモリのブロック内の１つ又は複数のアドレスを含む１つ又は複数のデータ値を示す１つ又は複数のＡＰＩコールに応答して、ＡＰＩが参照するデータの１つ又は複数のアドレスを示す、条項１から４までのいずれかに記載のプロセッサ。
６． １つ又は複数のアドレスが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって使用可能なメモリのブロックを示す、条項１から５までのいずれかに記載のプロセッサ。
７． ＡＰＩが参照するデータの１つ又は複数のアドレスが、１つ又は複数のｓｔｒｅａｍ ｏｒｄｅｒｅｄ ｍｅｍｏｒｙ ａｌｌｏｃａｔｏｒを使用して割り振られる１つ又は複数のメモリのブロックを含む１つ又は複数のメモリ・プールを含む、条項１から６までのいずれかに記載のプロセッサ。
８． アプリケーション・プログラミング・インターフェース（ＡＰＩ）を実行して、ＡＰＩが参照するデータの１つ又は複数のアドレスを示すための、１つ又は複数のプロセッサを備える、システム。
９． ＡＰＩが、１つ又は複数のメモリ・ロケーションを示す１つ又は複数のパラメータを受信し、ＡＰＩが、ＡＰＩが参照するデータの１つ又は複数のアドレスを、少なくとも部分的に、１つ又は複数のメモリ・ロケーションを含む１つ又は複数のアドレスに基づいて示す、条項８に記載のシステム。
１０． ＡＰＩが、ＡＰＩが参照するデータの１つ又は複数のアドレスが、パラメータとしてＡＰＩに示される１つ又は複数のメモリ・ロケーションを含まない場合、ヌル・データ値を示す、条項８又は９に記載のシステム。
１１． １つ又は複数のプロセッサが、１つ又は複数のドライバをさらに実行し、１つ又は複数のドライバが、１つ又は複数のＡＰＩコールに応答してＡＰＩを実行させる、条項８から１０までのいずれかに記載のシステム。
１２． ＡＰＩが、１つ又は複数のメモリのブロック内の１つ又は複数のアドレスを含む１つ又は複数のデータ値を示す１つ又は複数のＡＰＩコールに応答して、ＡＰＩが参照するデータの１つ又は複数のアドレスを示す、条項８から１１までのいずれかに記載のシステム。
１３． ＡＰＩが参照するデータの１つ又は複数のアドレスが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって使用可能な１つ又は複数のメモリのブロックを示す、条項８から１２までのいずれかに記載のシステム。
１４． ＡＰＩが参照するデータの１つ又は複数のアドレスが、１つ又は複数のｓｔｒｅａｍ ｏｒｄｅｒｅｄ ｍｅｍｏｒｙ ａｌｌｏｃａｔｏｒを使用して割振り可能な１つ又は複数のメモリのブロックを示す、条項８から１３までのいずれかに記載のシステム。
１５． １つ又は複数のアプリケーション・プログラミング・インターフェース（ＡＰＩ）を記憶した機械可読媒体であって、１つ又は複数のＡＰＩが、少なくとも部分的に、１つ又は複数のプロセッサによって実行された場合、１つ又は複数のプロセッサに、少なくとも、
１つ又は複数のＡＰＩが参照するデータの１つ又は複数のアドレスを示すこと
を行わせる、機械可読媒体。
１６． １つ又は複数のＡＰＩが、１つ又は複数のＡＰＩコールの結果として、１つ又は複数のメモリ・ロケーションを示す１つ又は複数のデータ値を受信し、１つ又は複数のプロセッサが、ＡＰＩが参照するデータの１つ又は複数のアドレスを、少なくとも部分的に、１つ又は複数のメモリ・ロケーションを含む１つ又は複数のアドレスに基づいて示す、条項１５に記載の機械可読媒体。
１７． １つ又は複数のプロセッサが、１つ又は複数のＡＰＩが参照するデータの１つ又は複数のアドレスが、１つ又は複数のパラメータとして１つ又は複数のＡＰＩに示される１つ又は複数の他のアドレスを含まない場合、ヌル・データ値を示す、条項１５又は１６に記載の機械可読媒体。
１８． １つ又は複数のプロセッサによって実行された場合、１つ又は複数のプロセッサに、１つ又は複数のドライバを実行させる命令をさらに含み、１つ又は複数のドライバが、１つ又は複数のＡＰＩへの１つ又は複数のＡＰＩコールに応答して、１つ又は複数のプロセッサに１つ又は複数のアドレスを示させる、条項１５から１７までのいずれかに記載の機械可読媒体。
１９． １つ又は複数のＡＰＩが、１つ又は複数のＡＰＩへの１つ又は複数のＡＰＩコールに応答して、１つ又は複数のＡＰＩが参照するデータの１つ又は複数のアドレスを示し、１つ又は複数のＡＰＩコールが１つ又は複数のメモリのブロック内の１つ又は複数のアドレスを示すためのデータを含む、条項１５から１８までのいずれかに記載の機械可読媒体。
２０． １つ又は複数のＡＰＩが参照するデータの１つ又は複数のアドレスが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって使用可能な１つ又は複数のメモリの領域を示す、条項１５から１９までのいずれかに記載の機械可読媒体。
２１． １つ又は複数のＡＰＩが参照するデータの１つ又は複数のアドレスが、１つ又は複数の非同期アロケータを使用して割振り可能な１つ又は複数のメモリの領域を示す、条項１５から２０までのいずれかに記載の機械可読媒体。
２２． アプリケーション・プログラミング・インターフェース（ＡＰＩ）によって、ＡＰＩが参照するデータの１つ又は複数のアドレスを示すことを含む、方法。
２３． ＡＰＩへの１つ又は複数のＡＰＩコールに応答して１つ又は複数のアドレスを示すことをさらに含み、ＡＰＩコールが、１つ又は複数のメモリ・ロケーションを示すための１つ又は複数のデータ値を含む、条項２２に記載の方法。
２４． １つ又は複数のアドレスが１つ又は複数のＡＰＩコールのパラメータとしてＡＰＩに示される１つ又は複数のメモリ・ロケーションを含むことに応答して、１つ又は複数のアドレスを示すことをさらに含む、条項２２又は２３に記載の方法。
２５． ＡＰＩが参照するデータの１つ又は複数のアドレスが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって使用可能な１つ又は複数のメモリのブロックを示す、条項２２から２４までのいずれかに記載の方法。
２６． ＡＰＩによって、１つ又は複数のＡＰＩコールの結果として、１つ又は複数のメモリ・ロケーションを示す１つ又は複数のデータ値を受信することと、ＡＰＩが参照するデータの１つ又は複数のアドレスを、少なくとも部分的に、１つ又は複数のメモリ・ロケーションを含む１つ又は複数のアドレスに基づいて示すこととをさらに含む、条項２２から２５までのいずれかに記載の方法。
２７． ＡＰＩが参照するデータの１つ又は複数のアドレスが、１つ又は複数のパラメータとしてＡＰＩに示される１つ又は複数の他のアドレスを含まない場合、ヌル・データ値を示すことをさらに含む、条項２２から２６までのいずれかに記載の方法。
２８． ＡＰＩが参照するデータの１つ又は複数のアドレスが、１つ又は複数のｓｔｒｅａｍ ｏｒｄｅｒｅｄ ｍｅｍｏｒｙ ａｌｌｏｃａｔｏｒを使用して割振り可能な１つ又は複数のメモリのプールを示す、条項２２から２７までのいずれかに記載の方法。
２９． 第１のアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実行して、１つ又は複数のソフトウェア・モジュールの実行中に、１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを示すための１つ又は複数の回路を備える、プロセッサ。
３０． １つ又は複数のストレージ・ロケーションが、１つ又は複数のコンピューティング・デバイスによって使用される１つ又は複数のメモリ・アドレスのプールを示す、条項２９に記載のプロセッサ。
３１． 第１のＡＰＩが、１つ又は複数のソフトウェア・モジュールの実行中に、第２のＡＰＩを使用して１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを示す、条項２９又は３０に記載のプロセッサ。
３２． 第１のＡＰＩが、１つ又は複数のストレージ・ロケーションを使用するための１つ又は複数のコンピューティング・デバイスを示す１つ又は複数のデータ値を受信する、条項２９から３１までのいずれかに記載のプロセッサ。
３３． 第１のＡＰＩが、１つ又は複数のソフトウェア・モジュールによって１つ又は複数のＡＰＩコールが実行される結果として、１つ又は複数のソフトウェア・モジュールの実行中に、１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを示し、１つ又は複数のＡＰＩコールが１つ又は複数のストレージ・ロケーションを特定する情報を含む、条項２９から３２までのいずれかに記載のプロセッサ。
３４． １つ又は複数の回路が、第１のＡＰＩを含む１つ又は複数のドライバを実行し、第１のＡＰＩが、１つ又は複数のソフトウェア・モジュールによる１つ又は複数のＡＰＩコールに応答して１つ又は複数の回路によって実行される、条項２９から３３までのいずれかに記載のプロセッサ。
３５． 第１のアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実行して、１つ又は複数のソフトウェア・モジュールの実行中に、１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを示すための１つ又は複数のプロセッサを備える、システム。
３６． １つ又は複数のストレージ・ロケーションが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって使用可能な１つ又は複数のメモリ・アドレスのプールを示す、条項３５に記載のシステム。
３７． 第１のＡＰＩが、１つ又は複数のソフトウェア・モジュールの実行中に、第２のＡＰＩを使用して１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを示し、第２のＡＰＩが、１つ又は複数のストレージ・ロケーションを共有させる、条項３５又は３６に記載のシステム。
３８． １つ又は複数のプロセッサが、１つ又は複数のＡＰＩコールに応答して第１のＡＰＩを実行し、１つ又は複数のＡＰＩコールが１つ又は複数のストレージ・ロケーションを示すための１つ又は複数のパラメータを含む、条項３５から３７までのいずれかに記載のシステム。
３９． 第１のＡＰＩが、１つ又は複数のソフトウェア・モジュールの実行中に、１つ又は複数のストレージ・ロケーションを示す１つ又は複数のデータ値を使用して、１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを示し、１つ又は複数のストレージ・ロケーションを使用するための１つ又は複数のコンピューティング・デバイスが、１つ又は複数のＡＰＩコールへの１つ又は複数のパラメータとして第１のＡＰＩに対して示される、条項３５から３８までのいずれかに記載のシステム。
４０． 第１のＡＰＩが、１つ又は複数のマスク・データ値を使用して、１つ又は複数のソフトウェア・モジュールの実行中に、１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを示す、条項３５から３９までのいずれかに記載のシステム。
４１． １つ又は複数のアプリケーション・プログラミング・インターフェース（ＡＰＩ）を記憶した機械可読媒体であって、１つ又は複数のＡＰＩが、少なくとも部分的に、１つ又は複数のプロセッサによって実施された場合、１つ又は複数のプロセッサに、少なくとも、
１つ又は複数のソフトウェア・モジュールの実行中に、１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを示すこと
を行わせる、機械可読媒体。
４２． １つ又は複数のプロセッサが、他のＡＰＩを使用して、１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを示し、他のＡＰＩが、１つ又は複数のストレージ・ロケーションを共有するための１つ又は複数の命令を含む、条項４１に記載の機械可読媒体。
４３． １つ又は複数のストレージ・ロケーションが、１つ又は複数のＡＰＩへの１つ又は複数のＡＰＩコールに応答して、１つ又は複数のソフトウェア・モジュールの実行中に共有可能な１つ又は複数のメモリ・アドレスのプールを示す、条項４１又は４２に記載の機械可読媒体。
４４． １つ又は複数のＡＰＩが、１つ又は複数のＡＰＩへの１つ又は複数のＡＰＩコールへの１つ又は複数のパラメータとして１つ又は複数のストレージ・ロケーションを使用するための１つ又は複数のコンピューティング・デバイスを示す１つ又は複数のデータ値を受信する、条項４１から４３までのいずれかに記載の機械可読媒体。
４５． １つ又は複数のプロセッサが、１つ又は複数のストレージ・ロケーションについての１つ又は複数のハンドルを含む１つ又は複数のデータ値を示すことによって、１つ又は複数のソフトウェア・モジュールの実行中に、１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを示す、条項４１から４４までのいずれかに記載の機械可読媒体。
４６． １つ又は複数のプロセッサが、１つ又は複数のマスクを含む１つ又は複数のデータ値を示すことによって、１つ又は複数のソフトウェア・モジュールの実行中に、１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを示す、条項４１から４５までのいずれかに記載の機械可読媒体。
４７． １つ又は複数のプロセッサによって実行された場合、１つ又は複数のプロセッサに、１つ又は複数のドライバを実行させる１つ又は複数の命令をさらに含み、１つ又は複数のドライバが、１つ又は複数のＡＰＩコールの結果として１つ又は複数のＡＰＩを呼び出すための１つ又は複数のインターフェースを含む、条項４１から４６までのいずれかに記載の機械可読媒体。
４８． 第１のアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実行して、１つ又は複数のソフトウェア・モジュールの実行中に、１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを示すことを含む、方法。
４９． １つ又は複数のドライバを実行するための命令の１つ又は複数のセットをさらに含み、１つ又は複数のドライバが、第１のＡＰＩに、１つ又は複数のソフトウェア・モジュールの実行中に、１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを示させる、条項４８に記載の方法。
５０． 第１のＡＰＩが、１つ又は複数のストレージ・ロケーションについての１つ又は複数のハンドルを含む１つ又は複数のデータ値を示すことによって、１つ又は複数のソフトウェア・モジュールの実行中に、１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを示す、条項４８又は４９に記載の方法。
５１． 第１のＡＰＩが、１つ又は複数のストレージ・ロケーションについての１つ又は複数のマスクを含む１つ又は複数のデータ値を示すことによって、１つ又は複数のソフトウェア・モジュールの実行中に、１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを示す、条項４８から５０までのいずれかに記載の方法。
５２． 第１のＡＰＩによって、１つ又は複数のストレージ・ロケーションを使用するための１つ又は複数のコンピューティング・デバイスを示す１つ又は複数のデータ値を受信することをさらに含む、条項４８から５１までのいずれかに記載の方法。
５３． 第１のＡＰＩによって、１つ又は複数ソフトウェア・モジュールによって使用可能な１つ又は複数の第２のＡＰＩを使用して、１つ又は複数のソフトウェア・モジュールの実行中に、１つ又は複数のストレージ・ロケーションを共有することが可能かどうかを判定することをさらに含む、条項４８から５２までのいずれかに記載の方法。
５４． １つ又は複数のストレージ・ロケーションが、１つ又は複数のコンピューティング・デバイスによって使用される１つ又は複数のメモリのプールを示すための情報を含む、条項４８から５３までのいずれかに記載の方法。
５５． アプリケーション・プログラミング・インターフェース（ＡＰＩ）を実行して、ＡＰＩが参照する１つ又は複数のストレージ・ロケーションについての情報を示すための、１つ又は複数の回路を備える、プロセッサ。
５６． ＡＰＩが参照する１つ又は複数のストレージ・ロケーションが、１つ又は複数のｓｔｒｅａｍ ｏｒｄｅｒｅｄ ｍｅｍｏｒｙ ａｌｌｏｃａｔｏｒを使用して割り振られる１つ又は複数のメモリのブロックを含む１つ又は複数のメモリ・プールを含む、条項５５に記載のプロセッサ。
５７． 情報が、１つ又は複数のストレージ・ロケーションについての１つ又は複数の現在の使用状況メトリクスを示すための１つ又は複数のデータ値を含む、条項５５又は５６に記載のプロセッサ。
５８． 情報が、１つ又は複数のストレージ・ロケーションについての１つ又は複数の履歴的な使用状況メトリクスを示すための１つ又は複数のデータ値を含む、条項５５から５７までのいずれかに記載のプロセッサ。
５９． １つ又は複数のストレージ・ロケーションが、１つ又は複数のパラメータ・データ値によってＡＰＩに対して示され、１つ又は複数のパラメータ・データ値が、１つ又は複数のストレージ・ロケーションを含む少なくとも１つのメモリのブロックを示す、条項５５から５８までのいずれかに記載のプロセッサ。
６０． 情報が、１つ又は複数のストレージ・ロケーションの複数の属性のうちの１つを示し、複数の属性のうちの１つが、ＡＰＩによって、少なくとも部分的にＡＰＩに示される１つ又は複数のパラメータに基づいて選択される、条項５５から５９までのいずれかに記載のプロセッサ。
６１． アプリケーション・プログラミング・インターフェース（ＡＰＩ）を実行して、ＡＰＩが参照する１つ又は複数のストレージ・ロケーションについての情報を示すための、１つ又は複数のプロセッサを備える、システム。
６２． ＡＰＩが、１つ又は複数のＡＰＩコールの結果として１つ又は複数のデータ値を受信し、１つ又は複数のデータ値が１つ又は複数のストレージ・ロケーションについての情報のタイプを示す、条項６１に記載のシステム。
６３． ＡＰＩが、１つ又は複数のＡＰＩコールの結果として１つ又は複数のデータ値を受信し、１つ又は複数のデータ値が１つ又は複数のストレージ・ロケーションを示す、条項６１又は６２に記載のシステム。
６４． １つ又は複数のストレージ・ロケーションが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって使用可能な１つ又は複数のメモリのプールを含む、条項６１から６３までのいずれかに記載のシステム。
６５． 情報が、少なくとも部分的に１つ又は複数のストレージ・ロケーションに基づいて計算された、１つ又は複数の現在の使用状況メトリクスを表現する１つ又は複数のデータ値を含む、条項６１から６４までのいずれかに記載のシステム。
６６． 情報が、少なくとも部分的に１つ又は複数のストレージ・ロケーションに基づいて計算された、１つ又は複数の過去の使用状況メトリクスを表現する１つ又は複数のデータ値を含む、条項６１から６５までのいずれかに記載のシステム。
６７． １つ又は複数のストレージ・ロケーションが、１つ又は複数のｓｔｒｅａｍ ｏｒｄｅｒｅｄ ｍｅｍｏｒｙ ａｌｌｏｃａｔｏｒを使用して割り振られる１つ又は複数のメモリのブロックを含む、条項６１から６６までのいずれかに記載のシステム。
６８． １つ又は複数のアプリケーション・プログラミング・インターフェース（ＡＰＩ）を記憶した機械可読媒体であって、１つ又は複数のＡＰＩが、少なくとも部分的に、１つ又は複数のプロセッサによって実施された場合、１つ又は複数のプロセッサに、少なくとも、
１つ又は複数のＡＰＩが参照する１つ又は複数のストレージ・ロケーションについての情報を示すこと
を行わせる、機械可読媒体。
６９． １つ又は複数のＡＰＩが、１つ又は複数のＡＰＩコールの結果として１つ又は複数のストレージ・ロケーションを示す１つ又は複数のデータ値を受信する、条項６８に記載の機械可読媒体。
７０． １つ又は複数のＡＰＩが、１つ又は複数のストレージ・ロケーションについて示される情報のタイプを示す１つ又は複数のデータ値を受信する、条項６８又は６９に記載の機械可読媒体。
７１． １つ又は複数のＡＰＩが、１つ又は複数のＡＰＩ応答を実行して情報を示す、条項６８から７０までのいずれかに記載の機械可読媒体。
７２． １つ又は複数のストレージ・ロケーションが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって使用可能な１つ又は複数のメモリのブロックを含む、条項６８から７１までのいずれかに記載の機械可読媒体。
７３． 情報が、１つ又は複数のＡＰＩによって、少なくとも部分的に１つ又は複数のストレージ・ロケーションに基づいて計算された、１つ又は複数の現在の使用状況メトリクスを表現する１つ又は複数のデータ値を含む、条項６８から７２までのいずれかに記載の機械可読媒体。
７４． 情報が、１つ又は複数のＡＰＩによって、少なくとも部分的に１つ又は複数のストレージ・ロケーションに基づいて計算された、１つ又は複数の履歴的な使用状況メトリクスを表現する１つ又は複数のデータ値を含む、条項６８から７３までのいずれかに記載の機械可読媒体。
７５． １つ又は複数のストレージ・ロケーションが、１つ又は複数のｓｔｒｅａｍ ｏｒｄｅｒｅｄ ｍｅｍｏｒｙ ａｌｌｏｃａｔｏｒを使用して割り振られる１つ又は複数のメモリのセグメントを含む、条項６８から７４までのいずれかに記載の機械可読媒体。
７６． アプリケーション・プログラミング・インターフェース（ＡＰＩ）によって、ＡＰＩが参照する１つ又は複数のストレージ・ロケーションについての情報を示すことを含む、方法。
７７． １つ又は複数のＡＰＩコールの結果としてＡＰＩによって１つ又は複数のパラメータを受信することをさらに含み、１つ又は複数のパラメータが、どのタイプの情報がＡＰＩによって示されるかを特定するためのデータを含む、条項７６に記載の方法。
７８． ＡＰＩによって、１つ又は複数のＡＰＩコールの結果として１つ又は複数のパラメータを受信することをさらに含み、１つ又は複数のパラメータが１つ又は複数のストレージ・ロケーションを特定するためのデータを含む、条項７６又は７７に記載の方法。
７９． 情報が、１つ又は複数のストレージ・ロケーションの１つ又は複数の現在の使用状況メトリクスを表現する１つ又は複数のデータ値を含む、条項７６から７８までのいずれかに記載の方法。
８０． 情報が、１つ又は複数のストレージ・ロケーションの１つ又は複数の過去の使用状況メトリクスを表現する１つ又は複数のデータ値を含む、条項７６から７９までのいずれかに記載の方法。
８１． ＡＰＩによって、１つ又は複数のＡＰＩコールに応答して１つ又は複数のストレージ・ロケーションの１つ又は複数の使用状況メトリクスを計算することと、少なくとも部分的に１つ又は複数の使用状況メトリクスに基づいて情報を示すこととをさらに含む、条項７６から８０までのいずれかに記載の方法。
８２． ＡＰＩが参照する１つ又は複数のストレージ・ロケーションが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって使用可能な１つ又は複数のメモリのプールを含む、条項７６から８１までのいずれかに記載の方法。
８３． ＡＰＩが参照する１つ又は複数のストレージ・ロケーションが、ｓｔｒｅａｍ ｏｒｄｅｒｅｄ ｍｅｍｏｒｙ ａｌｌｏｃａｔｏｒを使用して割振り可能な１つ又は複数のメモリのブロックを含む、条項７６から８２までのいずれかに記載の方法。

【0312】

他の変形形態は、本開示の趣旨内にある。したがって、開示される技法は、様々な修正及び代替構築が可能であるが、それらのいくつかの例示的な実施例が図面に示され、上記で詳細に説明された。しかしながら、特定の１つ又は複数の開示された形態に本開示を限定する意図はなく、その反対に、添付の特許請求の範囲において定義されるように、開示の趣旨及び範囲に入るすべての修正形態、代替構築、及び等価物を網羅することを意図していることが理解されるべきである。

【0313】

開示される実施例を説明する文脈において（特に、以下の特許請求の範囲の文脈において）「ａ」及び「ａｎ」及び「ｔｈｅ」という用語、並びに同様の指示語を使用することは、本明細書に別段の記載のない限り、又は文脈によって明らかに否定されない限り、単数と複数の両方を網羅すると解釈されるべきであり、用語の定義であると解釈されるべきではない。「含む、備える（ｃｏｍｐｒｉｓｉｎｇ）」、「有する（ｈａｖｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「含んでいる（ｃｏｎｔａｉｎｉｎｇ）」という用語は、別段の記載のない限り、オープンエンドの用語（「限定はしないが、～を含む（ｉｎｃｌｕｄｉｎｇ， ｂｕｔ ｎｏｔ ｌｉｍｉｔｅｄ ｔｏ，）」を意味する）と解釈されるべきである。「接続される」という用語は、修飾されず、物理的接続を指しているとき、何か介在するものがある場合でも、部分的に又は完全に中に含まれているか、取り付けられるか、又は互いに接合されるものとして解釈されるべきである。本明細書で値の範囲を詳述することは、本明細書に別段の記載のない限り、及び各別個の値が、本明細書に個々に詳述されているかのように明細書に組み込まれていない限り、範囲内に入る各別個の値を個々に参照する簡潔な方法として働くことを単に意図しているにすぎない。「セット」（たとえば、「項目のセット」）又は「サブセット」という用語の使用は、文脈によって別段の記載がないか又は否定されない限り、１つ又は複数の部材を備える空ではない集合として解釈されるべきである。さらに、文脈によって別段の記載がないか又は否定されない限り、対応するセットの「サブセット」という用語は、対応するセットの厳密なサブセットを必ずしも指すとは限らず、サブセットと、対応するセットとは、等しくなり得る。

【0314】

「Ａ、Ｂ、及びＣのうちの少なくとも１つ」又は「Ａ、Ｂ及びＣのうちの少なくとも１つ」という形態の言い回しなどの結合語は、別段の具体的な記載がないか又はさもなければ文脈によって明確に否定されない限り、別様に、項目、用語などが、Ａ又はＢ又はＣのいずれか、或いはＡとＢとＣとのセットの任意の空でないサブセットであり得ることを提示するために一般に使用される文脈で、理解される。たとえば、３つの部材を有するセットの説明的な実例では、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」並びに「Ａ、Ｂ及びＣのうちの少なくとも１つ」という結合句は、次のセットのうちのいずれかを指す：｛Ａ｝、｛Ｂ｝、｛Ｃ｝、｛Ａ、Ｂ｝、｛Ａ、Ｃ｝、｛Ｂ、Ｃ｝、｛Ａ、Ｂ、Ｃ｝。したがって、そのような結合語は、いくつかの実施例が、Ａのうちの少なくとも１つ、Ｂのうちの少なくとも１つ、及びＣのうちの少なくとも１つの各々が存在することを必要とすることを全体的に暗示するものではない。さらに、別段の記載がないか又は文脈によって否定されない限り、「複数（ｐｌｕｒａｌｉｔｙ）」という用語は、複数である状態を示す（たとえば、「複数の項目（ａ ｐｌｕｒａｌｉｔｙ ｏｆ ｉｔｅｍｓ）」は複数の項目（ｍｕｌｔｉｐｌｅ ｉｔｅｍｓ）を示す）。複数である項目の数は、少なくとも２つであるが、明示的に、又は文脈によってのいずれかでそのように示されているとき、それよりも多いことがある。さらに、別段の記載がないか又はさもなければ文脈から明らかでない限り、「～に基づいて」という言い回しは、「少なくとも部分的に～に基づいて」を意味し、「～のみに基づいて」を意味しない。

【0315】

本明細書で説明されるプロセスの動作は、本明細書に別段の記載がないか又はさもなければ文脈によって明確に否定されない限り、任意の好適な順序で実施され得る。少なくとも１つの実施例では、本明細書で説明されるプロセス（又はその変形及び／又は組合せ）などのプロセスは、実行可能命令で構成された１つ又は複数のコンピュータ・システムの制御下で実施され、１つ又は複数のプロセッサ上で、ハードウェアによって、又はそれらの組合せによって集合的に実行するコード（たとえば、実行可能命令、１つ又は複数のコンピュータ・プログラム、又は１つ又は複数のアプリケーション）として実装される。少なくとも１つの実施例では、コードは、たとえば、１つ又は複数のプロセッサによって実行可能な複数の命令を備えるコンピュータ・プログラムの形態で、コンピュータ可読記憶媒体に記憶される。少なくとも１つの実施例では、コンピュータ可読記憶媒体は、一時的信号（たとえば、伝搬する一時的な電気又は電磁送信）を除外するが、一時的信号のトランシーバ内の非一時的データ・ストレージ回路要素（たとえば、バッファ、キャッシュ、及びキュー）を含む非一時的コンピュータ可読記憶媒体である。少なくとも１つの実施例では、コード（たとえば、実行可能コード又はソース・コード）は、１つ又は複数の非一時的コンピュータ可読記憶媒体のセットに記憶され、この記憶媒体は、コンピュータ・システムの１つ又は複数のプロセッサによって実行されたときに（たとえば、実行された結果として）、コンピュータ・システムに本明細書で説明される動作を実施させる実行可能命令を記憶している（又は、実行可能命令を記憶するための他のメモリを有する）。非一時的コンピュータ可読記憶媒体のセットは、少なくとも１つの実施例では、複数の非一時的コンピュータ可読記憶媒体を備え、複数の非一時的コンピュータ可読記憶媒体の個々の非一時的記憶媒体のうちの１つ又は複数は、コードのすべてがないが、複数の非一時的コンピュータ可読記憶媒体は、集合的にコードのすべてを記憶している。少なくとも１つの実施例では、実行可能命令は、異なる命令が異なるプロセッサによって実行されるように実行され、たとえば、非一時的コンピュータ可読記憶媒体は命令を記憶し、メイン中央処理ユニット（「ＣＰＵ」）は命令のいくつかを実行し、グラフィックス処理ユニット（「ＧＰＵ」）は他の命令を実行する。少なくとも１つの実施例では、コンピュータ・システムの異なる構成要素は、別個のプロセッサを有し、異なるプロセッサが命令の異なるサブセットを実行する。

【0316】

したがって、少なくとも１つの実施例では、コンピュータ・システムは、本明細書で説明されるプロセスの動作を単独で又は集合的に実施する１つ又は複数のサービスを実装するように構成され、そのようなコンピュータ・システムは、動作の実施を可能にする適用可能なハードウェア及び／又はソフトウェアで構成される。さらに、本開示の少なくとも１つの実施例を実装するコンピュータ・システムは、単一のデバイスであり、別の実施例では、分散型コンピュータ・システムが本明細書で説明される動作を実施するように、及び単一のデバイスがすべての動作を実施しないように、異なるやり方で動作する複数のデバイスを備える分散型コンピュータ・システムである。

【0317】

本明細書で提供されるあらゆる実例、又は例示的な言葉（たとえば、「など、などの（ｓｕｃｈ ａｓ）」）の使用は、本開示の実施例をより明らかにすることのみを意図しており、別段の主張のない限り、本開示の範囲に制限を加えるものではない。本明細書のいかなる言葉も、特許請求されていない任意の要素を、本開示の実践に不可欠なものとして示すと解釈されるべきではない。

【0318】

本明細書で引用される出版物、特許出願、及び特許を含むすべての参考文献は、各参考文献が参照により組み込まれることが個別に明確に示され、その全体が本明細書に記載されたかのように、それと同程度まで参照により本明細書に組み込まれる。

【0319】

明細書及び特許請求の範囲において、「結合される」及び「接続される」という用語が、その派生語とともに使用され得る。これらの用語は、互いに同義語として意図されていないことがあることが理解されるべきである。むしろ、特定の実例では、「接続される」又は「結合される」は、２つ又はそれ以上の要素が物理的又は電気的に互いに直接又は間接的に接触していることを示すために使用され得る。「結合される」はまた、２つ又はそれ以上の要素が直接互いに接触していないが、それでもなお互いに連動又は対話することを意味し得る。

【0320】

別段の具体的な記載がない限り、明細書全体を通して、「処理する（ｐｒｏｃｅｓｓｉｎｇ）」、「算出する（ｃｏｍｐｕｔｉｎｇ）」、「計算する（ｃａｌｃｕｌａｔｉｎｇ）」、又は「決定する（ｄｅｔｅｒｍｉｎｉｎｇ）」などの用語は、コンピューティング・システムのレジスタ及び／又はメモリ内の、電子的などの物理的な量として表されるデータを、コンピューティング・システムのメモリ、レジスタ又は他のそのような情報ストレージ、送信、若しくはディスプレイ・デバイス内の物理的な量として同様に表される他のデータになるように操作及び／又は変換する、コンピュータ又はコンピューティング・システム、或いは同様の電子コンピューティング・デバイスのアクション及び／又はプロセスを指すことが理解され得る。

【0321】

同様に、「プロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理し、その電子データを、レジスタ及び／又はメモリに記憶され得る他の電子データに変換する任意のデバイス、又はデバイスの一部分を指し得る。非限定的な実例として、「プロセッサ」は、ＣＰＵ又はＧＰＵであり得る。「コンピューティング・プラットフォーム」は、１つ又は複数のプロセッサを備え得る。本明細書で使用される「ソフトウェア」プロセスは、たとえば、タスク、スレッド、及び知的エージェントなど、経時的にワークを実施するソフトウェア及び／又はハードウェア・エンティティを含み得る。また、各プロセスは、命令を直列で又は並列で、連続的に又は断続的に行うための複数のプロセスを指し得る。「システム」及び「方法」という用語は、１つ又は複数の方法をシステムが具体化し得、方法がシステムと考えられ得る場合に限り、本明細書において交換可能に使用される。

【0322】

少なくとも１つの実施例では、算術論理ユニットは、結果を作り出すために１つ又は複数の入力をとる組合せ論理回路要素のセットである。少なくとも１つの実施例では、算術論理ユニットは、加算、減算、又は乗算などの数学演算を実装するためにプロセッサによって使用される。少なくとも１つの実施例では、算術論理ユニットは、論理ＡＮＤ／ＯＲ又はＸＯＲなどの論理演算を実装するために使用される。少なくとも１つの実施例では、算術論理ユニットは、ステートレスであり、論理ゲートを形成するように構成された半導体トランジスタなど、物理的切替え構成要素から作られる。少なくとも１つの実施例では、算術論理ユニットは、関連するクロックをもつステートフル論理回路として、内部で動作し得る。少なくとも１つの実施例では、算術論理ユニットは、関連するレジスタ・セット中で維持されない内部状態をもつ非同期論理回路として構築され得る。少なくとも１つの実施例では、算術論理ユニットは、プロセッサの１つ又は複数のレジスタに記憶されたオペランドを組み合わせ、別のレジスタ又はメモリ・ロケーションにプロセッサによって記憶され得る出力を作り出すために、プロセッサによって使用される。

【0323】

少なくとも１つの実施例では、プロセッサによって取り出された命令を処理した結果として、プロセッサは、１つ又は複数の入力又はオペランドを算術論理ユニットに提示し、算術論理ユニットに、算術論理ユニットの入力に提供された命令コードに少なくとも部分的に基づく結果を作り出させる。少なくとも１つの実施例では、プロセッサによってＡＬＵに提供された命令コードは、プロセッサによって実行された命令に少なくとも部分的に基づく。少なくとも１つの実施例では、ＡＬＵにおける組合せ論理は、入力を処理し、プロセッサ内のバス上に置かれる出力を作り出す。少なくとも１つの実施例では、プロセッサは、プロセッサをクロック制御することにより、ＡＬＵによって作り出された結果が所望のロケーションに送出されるように、宛先レジスタ、メモリ・ロケーション、出力デバイス、又は出力バス上の出力ストレージ・ロケーションを選択する。

【0324】

本明細書では、アナログ・データ又はデジタル・データを取得すること、獲得すること、受信すること、或いはそれらをサブシステム、コンピュータ・システム、又はコンピュータ実装機械に入力することに言及し得る。アナログ・データ又はデジタル・データを取得する、獲得する、受信する、又は入力するプロセスは、関数コール、又はアプリケーション・プログラミング・インターフェースへのコールのパラメータとしてデータを受信することによってなど、様々なやり方で実現され得る。いくつかの実装形態では、アナログ・データ又はデジタル・データを取得する、獲得する、受信する、又は入力するプロセスは、直列又は並列インターフェースを介してデータを転送することによって実現され得る。別の実装形態では、アナログ・データ又はデジタル・データを取得する、獲得する、受信する、又は入力するプロセスは、提供するエンティティから獲得するエンティティにコンピュータ・ネットワークを介してデータを転送することによって実現され得る。アナログ・データ又はデジタル・データを提供すること、出力すること、送信すること、送出すること、又は提示することにも言及し得る。様々な実例では、アナログ・データ又はデジタル・データを提供する、出力する、送信する、送出する、又は提示するプロセスは、関数コールの入力又は出力パラメータ、アプリケーション・プログラミング・インターフェース又はプロセス間通信機構のパラメータとしてデータを転送することによって実現され得る。

【0325】

上記の説明は、説明された技法の例示的な実装形態について述べているが、他のアーキテクチャが、説明された機能性を実装するために使用され得、本開示の範囲内にあることが意図される。さらに、説明を目的として、責任の具体的な分散が定義されるが、様々な機能及び責任は、状況に応じて異なるやり方で分散及び分割され得る。

【0326】

さらに、主題は、構造的特徴及び／又は方法論的行為に特有の言語で説明されたが、添付の特許請求の範囲で特許請求される主題は、説明された特有の特徴又は行為に必ずしも限定されるとは限らないことが理解されるべきである。むしろ、特有の特徴及び行為は、特許請求の範囲を実装する例示的な形態として開示される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17A】

【図17B】

【図18A】

【図18B】

【図19A】

【図19B】

【図19C】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35A】

【図35B】

【図35C】

【図36】

【図37】

【図38】

【図39】

【国際調査報告】