特表 2024-513617 コードを同時に起動すること

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-27

(54)【発明の名称】コードを同時に起動すること

(51)【国際特許分類】

   G06F 9/46 20060101AFI20240319BHJP

【ＦＩ】

G06F9/46 410

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2022526219

(86)(22)【出願日】2022-04-14

(85)【翻訳文提出日】2023-10-04

(86)【国際出願番号】 US2022024880

(87)【国際公開番号】W WO2022221573

(87)【国際公開日】2022-10-20

(31)【優先権主張番号】63/175,211

(32)【優先日】2021-04-15

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＢＬＵＥＴＯＯＴＨ

２．ＴＥＮＳＯＲＦＬＯＷ

３．ＰＹＴＨＯＮ

４．ＪＡＶＡ

(71)【出願人】

【識別番号】501450960

【氏名又は名称】エヌビディア コーポレーション

(74)【代理人】

【識別番号】110000855

【氏名又は名称】弁理士法人浅村特許事務所

(72)【発明者】

【氏名】フート、アンドリュー ロバート

(72)【発明者】

【氏名】ジョドロウスキー、セバスチャン ピョートル

(57)【要約】

１つ又は複数のソフトウェア・モジュールがプロセッサによって実施されることを同時に引き起こすための装置、システム、及び技法。少なくとも１つの実施例では、１つ又は複数のプロセッサは、２つ又はそれ以上のグラフィックス・カーネルが同時に実施されることを引き起こすために、１つ又は複数のソフトウェア・ドライバを実施する。少なくとも１つの実施例では、２つ又はそれ以上のグラフィックス・カーネルが同時に実施されることを引き起こすことは、１つ又は複数のグラフィックス処理コア上で起動されるように２つ又はそれ以上のグラフィックス・カーネルを準備するための動作を実施することを含む。少なくとも１つの実施例では、１つ又は複数のソフトウェア・ドライバは、同時に実施されるように２つ又はそれ以上のグラフィックス・カーネルを準備するためのアプリケーション・プログラミング・インターフェース（ＡＰＩ）からの命令を受信するためのものである。

【特許請求の範囲】

【請求項1】

１つ又は複数の回路を備えるプロセッサであって、前記１つ又は複数の回路によって、２つ以上のソフトウェア・モジュールをプロセッサが同時に実施する、プロセッサ。

【請求項2】

前記１つ又は複数の回路が、１つ又は複数のソフトウェア・ドライバを実施し、前記１つ又は複数のソフトウェア・ドライバによって、前記２つ以上のソフトウェア・モジュールを前記プロセッサが同時に実施する、請求項１に記載のプロセッサ。

【請求項3】

前記１つ又は複数の回路によって、前記２つ以上のソフトウェア・モジュールのうちの第２のソフトウェア・モジュールを起動するための１つ又は複数の動作と同時に、前記２つ以上のソフトウェア・モジュールのうちの第１のソフトウェア・モジュールを起動するための１つ又は複数の動作が同時に実施される、請求項１に記載のプロセッサ。

【請求項4】

前記２つ以上のソフトウェア・モジュールが、単一のグラフィックス処理ユニットによって実施される２つ以上のグラフィックス・カーネルを含む、請求項１に記載のプロセッサ。

【請求項5】

前記２つ以上のソフトウェア・モジュールが、複数のグラフィックス処理ユニットによって実施される２つ以上のグラフィックス・カーネルを含む、請求項１に記載のプロセッサ。

【請求項6】

アプリケーション・プログラミング・インターフェース（ＡＰＩ）によって、１つ又は複数のソフトウェア・ドライバが、同時に起動されるように前記２つ以上のソフトウェア・モジュールを準備するための動作を同時に実施する、請求項１に記載のプロセッサ。

【請求項7】

前記２つ以上のソフトウェア・モジュールをプロセッサが同時に実施することが、１つ又は複数のグラフィックス処理コアによって実施されるように前記２つ以上のソフトウェア・モジュールを準備するための動作を同時に実施することを含む、請求項１に記載のプロセッサ。

【請求項8】

前記２つ以上のソフトウェア・モジュールを同時に実施することが、前記２つ以上のソフトウェア・モジュールが、１つ又は複数のグラフィックス処理ユニットによって実施されるように設定されることを検証するための動作を同時に実施することを含む、請求項１に記載のプロセッサ。

【請求項9】

前記１つ又は複数の回路が、１つ又は複数のソフトウェア・ドライバを実施し、前記１つ又は複数のソフトウェア・ドライバが、起動されるように２つ以上のグラフィックス・カーネルを準備するために並列に実施され、且つ順次実施される１つ又は複数の動作を同期させるためのデータ追跡構造を含む、請求項１に記載のプロセッサ。

【請求項10】

前記１つ又は複数の回路が、１つ又は複数のソフトウェア・ドライバを実施し、前記１つ又は複数のソフトウェア・ドライバが、１つ又は複数のグラフィックス処理コアによって実施される１つ又は複数の中央処理コアからのワーク・サブミッションを符号化するための動作を実施する、請求項１に記載のプロセッサ。

【請求項11】

命令を記憶するためのメモリを備えるシステムであって、前記命令が、１つ又は複数のプロセッサによって実施される場合には、前記システムによって、プロセッサが２つ以上のソフトウェア・モジュールを同時に実施するようにさせる、システム。

【請求項12】

前記システムが、１つ又は複数のソフトウェア・ドライバを実施し、前記１つ又は複数のソフトウェア・ドライバによって、前記２つ以上のソフトウェア・モジュールを前記プロセッサが同時に実施する、請求項１１に記載のシステム。

【請求項13】

前記システムが、１つ又は複数のソフトウェア・ドライバを実施し、前記１つ又は複数のソフトウェア・ドライバによって、２つ以上のグラフィックス・カーネルが、少なくとも第１のグラフィックス・カーネル及び第２のグラフィックス・カーネルが実施されることによって同時に実施される、請求項１１に記載のシステム。

【請求項14】

前記２つ以上のソフトウェア・モジュールが、単一のグラフィックス処理ユニットによって実施される２つ以上のグラフィックス・カーネルを含む、請求項１１に記載のシステム。

【請求項15】

前記２つ以上のソフトウェア・モジュールが、複数のグラフィックス処理ユニットによって実施される２つ以上のグラフィックス・カーネルを含む、請求項１１に記載のシステム。

【請求項16】

前記２つ以上のソフトウェア・モジュールを同時に実施することが、前記２つ以上のソフトウェア・モジュールが、１つ又は複数のグラフィックス処理ユニットによって実施されるように設定されることを検証するための動作を同時に実施することを含む、請求項１１に記載のシステム。

【請求項17】

前記システムが、１つ又は複数のソフトウェア・ドライバを実施し、前記１つ又は複数のソフトウェア・ドライバが、起動されるように２つ以上のグラフィックス・カーネルを準備するために並列に実施され、且つ順次実施される１つ又は複数の動作を同期させるためのデータ追跡構造を含む、請求項１１に記載のシステム。

【請求項18】

前記システムが、１つ又は複数のソフトウェア・ドライバを実施し、前記１つ又は複数のソフトウェア・ドライバが、１つ又は複数のグラフィックス処理コアによって実施される１つ又は複数の中央処理コアからのワーク・サブミッションを符号化するための動作を実施する、請求項１１に記載のシステム。

【請求項19】

前記システムが、１つ又は複数のソフトウェア・ドライバを実施し、前記１つ又は複数のソフトウェア・ドライバが、起動するように１つ又は複数のグラフィックス・カーネルを準備するために並列に実施され、且つ順次実施される動作の進行を追跡するためのデータ追跡構造を含む、請求項１１に記載のシステム。

【請求項20】

前記２つ以上のソフトウェア・モジュールが同時に実施されることが、１つ又は複数のグラフィックス処理コアによって実施される異なる中央処理コアからのワーク・サブミッションを符号化するための動作を実施することを含む、請求項１１に記載のシステム。

【請求項21】

１つ又は複数の命令を記憶した機械可読媒体であって、前記１つ又は複数の命令が、１つ又は複数のプロセッサによって実施される場合には、１つ又は複数のプロセッサによって、少なくとも、プロセッサが２つ以上のソフトウェア・モジュールを同時に実施するようにさせる、機械可読媒体。

【請求項22】

１つ又は複数の回路が、１つ又は複数のソフトウェア・ドライバを実施し、前記１つ又は複数のソフトウェア・ドライバによって、前記２つ以上のソフトウェア・モジュールを前記プロセッサが同時に実施する、請求項２１に記載の機械可読媒体。

【請求項23】

前記１つ又は複数の回路によって、前記２つ以上のソフトウェア・モジュールのうちの第２のソフトウェア・モジュールを起動するための１つ又は複数の動作と同時に、前記２つ以上のソフトウェア・モジュールのうちの第１のソフトウェア・モジュールを起動するための１つ又は複数の動作が同時に実施される、請求項２１に記載の機械可読媒体。

【請求項24】

前記２つ以上のソフトウェア・モジュールが、単一のグラフィックス処理ユニットによって実施される２つ以上のグラフィックス・カーネルを含む、請求項２１に記載の機械可読媒体。

【請求項25】

前記２つ以上のソフトウェア・モジュールが、複数のグラフィックス処理ユニットによって実施される２つ以上のグラフィックス・カーネルを含む、請求項２１に記載の機械可読媒体。

【請求項26】

アプリケーション・プログラミング・インターフェース（ＡＰＩ）によって、１つ又は複数のソフトウェア・ドライバが、同時に起動されるように前記２つ以上のソフトウェア・モジュールを準備するための動作を同時に実施する、請求項２１に記載の機械可読媒体。

【請求項27】

プロセッサに２つ以上のソフトウェア・モジュールを同時に実施させるステップ
を含む、方法。

【請求項28】

前記２つ以上のソフトウェア・モジュールを同時に実施させるステップが、さらに、
１つ又は複数のグラフィックス処理コア上で起動されるように２つ以上のグラフィックス・カーネルを準備するための動作を実施するステップ
を含む、請求項２７に記載の方法。

【請求項29】

前記方法が、
１つ又は複数のグラフィックス処理コア上で２つ以上のグラフィックス・カーネルを起動するために、並列に稼働する１つ又は複数の動作及び順次稼働する１つ又は複数の動作を取得するステップ
をさらに含む、請求項２７に記載の方法。

【請求項30】

前記方法が、
１つ又は複数の中央処理コアから、１つ又は複数のグラフィックス処理コア上で起動されるように２つ以上のグラフィックス・カーネルを準備するための要求を受信するステップ
をさらに含む、請求項２７に記載の方法。

【請求項31】

前記方法が、
１つ又は複数のソフトウェア・ドライバにおいて、同時に実施されるように２つ以上のグラフィックス・カーネルを準備するためのアプリケーション・プログラミング・インターフェース（ＡＰＩ）からの命令を受信するステップ
をさらに含む、請求項２７に記載の方法。

【請求項32】

前記方法が、
起動されるように１つ又は複数のグラフィックス・カーネルを準備するステータスを、前記１つ又は複数のグラフィックス・カーネルを準備するために並列に稼働する動作及び順次稼働する動作の進行を追跡する１つ又は複数のソフトウェア・ドライバのデータ追跡構造に少なくとも部分的に基づいて、取得するステップ
をさらに含む、請求項２７に記載の方法。

【請求項33】

前記方法が、
１つ又は複数のソフトウェア・ドライバで、１つ又は複数のグラフィックス処理コアによって実施される１つ又は複数の中央処理コアからのワーク・サブミッションを符号化するための１つ又は複数の動作を実施するステップ
をさらに含む、請求項２７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、その内容全体が参照により本明細書に組み込まれる、２０２１年４月１５日に出願された、「ＡＳＹＮＣＨＲＯＮＯＵＳ ＷＯＲＫ ＳＵＢＭＩＳＳＩＯＮ ＴＲＡＣＫＩＮＧ ＷＩＴＨ ＦＩＮＥ－ＧＲＡＩＮＥＤ ＳＥＲＩＡＬＩＺＡＴＩＯＮ」と題する、米国仮出願第６３／１７５，２１１号（代理人整理番号第０１１２９１２－２７７ＰＲ０）の利益を主張する。

【0002】

少なくとも１つの実施例は、２つ又はそれ以上のソフトウェア・モジュールがプロセッサによって実施されることを同時に引き起こすために１つ又は複数のソフトウェア・ドライバを実施するために使用される、処理リソースに関する。たとえば、２つ又はそれ以上のグラフィックス・カーネルが同時に実施されることを引き起こすためのソフトウェア・ドライバが、１つ又は複数のグラフィックス処理コア上で起動されるように２つ又はそれ以上のグラフィックス・カーネルを準備するための動作を同時に実施することを含む。

【背景技術】

【0003】

コンピューティングの分野における様々な改善は、概して、アプリケーションがより高速に、より効率的に実施されることを可能にしたが、非効率性が、依然として性能に悪影響を及ぼすことがある。一実例として、様々な算出タスクを並列化するアビリティは、一般に直列に実施される動作など、様々なシステム制限によって影響を及ぼされ、ある動作が、別の動作が始まる前に実施される間、遅延を引き起こし得る。

【図面の簡単な説明】

【0004】

【図1】少なくとも１つの実施例による、１つ又は複数のソフトウェア・モジュールがプロセッサによって実施されることを同時に引き起こすためのコンピューティング環境を示すブロック図である。

【図2】少なくとも１つの実施例による、コンピュータ・システムによって処理されるアプリケーションＣＵＤＡ要求を示すブロック図である。

【図3】少なくとも１つの実施例による、ＣＵＤＡストリームを示すストリーム・フロー図である。

【図4】少なくとも１つの実施例による、１つ又は複数のグラフィックス処理コア上で起動するようにカーネルを準備するためのソフトウェア・ドライバのプロセスを示すプロセス・フロー図である。

【図5】少なくとも１つの実施例による、例示的なデータ・センタを示す図である。

【図6】少なくとも１つの実施例による、処理システムを示す図である。

【図7】少なくとも１つの実施例による、コンピュータ・システムを示す図である。

【図8】少なくとも１つの実施例による、システムを示す図である。

【図9】少なくとも１つの実施例による、例示的な集積回路を示す図である。

【図10】少なくとも１つの実施例による、コンピューティング・システムを示す図である。

【図11】少なくとも１つの実施例による、ＡＰＵを示す図である。

【図12】少なくとも１つの実施例による、ＣＰＵを示す図である。

【図13】少なくとも１つの実施例による、例示的なアクセラレータ統合スライス（ａｃｃｅｌｅｒａｔｏｒ ｉｎｔｅｇｒａｔｉｏｎ ｓｌｉｃｅ）を示す図である。

【図14A】少なくとも１つの実施例による、例示的なグラフィックス・プロセッサを示す図である。

【図14B】少なくとも１つの実施例による、例示的なグラフィックス・プロセッサを示す図である。

【図15A】少なくとも１つの実施例による、グラフィックス・コアを示す図である。

【図15B】少なくとも１つの実施例による、ＧＰＧＰＵを示す図である。

【図16A】少なくとも１つの実施例による、並列プロセッサを示す図である。

【図16B】少なくとも１つの実施例による、処理クラスタを示す図である。

【図16C】少なくとも１つの実施例による、グラフィックス・マルチプロセッサを示す図である。

【図17】少なくとも１つの実施例による、グラフィックス・プロセッサを示す図である。

【図18】少なくとも１つの実施例による、プロセッサを示す図である。

【図19】少なくとも１つの実施例による、プロセッサを示す図である。

【図20】少なくとも１つの実施例による、グラフィックス・プロセッサ・コアを示す図である。

【図21】少なくとも１つの実施例による、ＰＰＵを示す図である。

【図22】少なくとも１つの実施例による、ＧＰＣを示す図である。

【図23】少なくとも１つの実施例による、ストリーミング・マルチプロセッサを示す図である。

【図24】少なくとも１つの実施例による、プログラミング・プラットフォームのソフトウェア・スタックを示す図である。

【図25】少なくとも１つの実施例による、図２４のソフトウェア・スタックのＣＵＤＡ実装形態を示す図である。

【図26】少なくとも１つの実施例による、図２４のソフトウェア・スタックのＲＯＣｍ実装形態を示す図である。

【図27】少なくとも１つの実施例による、図２４のソフトウェア・スタックのＯｐｅｎＣＬ実装形態を示す図である。

【図28】少なくとも１つの実施例による、プログラミング・プラットフォームによってサポートされるソフトウェアを示す図である。

【図29】少なくとも１つの実施例による、図２４～図２７のプログラミング・プラットフォーム上で実行するためのコードをコンパイルすることを示す図である。

【図30】少なくとも１つの実施例による、図２４～図２７のプログラミング・プラットフォーム上で実行するためのコードをコンパイルすることをより詳細に示す図である。

【図31】少なくとも１つの実施例による、ソース・コードをコンパイルするより前にソース・コードをトランスレートすることを示す図である。

【図32A】少なくとも１つの実施例による、異なるタイプの処理ユニットを使用してＣＵＤＡソース・コードをコンパイル及び実行するように構成されたシステムを示す図である。

【図32B】少なくとも１つの実施例による、ＣＰＵ及びＣＵＤＡ対応ＧＰＵを使用して、図３２ＡのＣＵＤＡソース・コードをコンパイル及び実行するように構成されたシステムを示す図である。

【図32C】少なくとも１つの実施例による、ＣＰＵ及びＣＵＤＡ非対応（ｎｏｎ－ＣＵＤＡ－ｅｎａｂｌｅｄ）ＧＰＵを使用して、図３２ＡのＣＵＤＡソース・コードをコンパイル及び実行するように構成されたシステムを示す図である。

【図33】少なくとも１つの実施例による、図３２ＣのＣＵＤＡからＨＩＰへのトランスレーション・ツール（ＣＵＤＡ－ｔｏ－ＨＩＰ ｔｒａｎｓｌａｔｉｏｎ ｔｏｏｌ）によってトランスレートされた例示的なカーネルを示す図である。

【図34】少なくとも１つの実施例による、図３２ＣのＣＵＤＡ非対応ＧＰＵをより詳細に示す図である。

【図35】少なくとも１つの実施例による、例示的なＣＵＤＡグリッドのスレッドが図３４の異なるコンピュート・ユニットにどのようにマッピングされるかを示す図である。

【図36】少なくとも１つの実施例による、既存のＣＵＤＡコードをＤａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋コードにどのようにマイグレートするかを示す図である。

【発明を実施するための形態】

【0005】

以下の説明では、少なくとも１つの実施例のより完全な理解を提供するために、多数の具体的な詳細が記載される。ただし、発明概念はこれらの具体的な詳細のうちの１つ又は複数なしに実施され得ることが当業者には明らかであろう。

【0006】

少なくとも１つの実施例では、ＧＰＵのためのソフトウェア・ドライバが、ワークロードが１つ又は複数のＧＰＵ上で実施されることを引き起こすための複数の要求を受信することができる。少なくとも１つの実施例では、複数のＣＰＵ又は複数のＣＰＵコアが、ＧＰＵ上でカーネルを起動するための複数の要求をサブミットする。少なくとも１つの実施例では、ＣＰＵコアはまた、１つ又は複数のソフトウェア・ドライバを実施する。たとえば、マルチコアＣＰＵが、単一のＧＰＵ上でいくつかのカーネルを起動（たとえば、準備）するためのアプリケーション・プログラミング・インターフェース（ＡＰＩ：ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｇｒａｍｍｉｎｇ ｉｎｔｅｒｆａｃｅ）をコールするか又は呼び出す。少なくとも１つの実施例では、ドライバが、これらの要求を受信し、カーネルを実施するためのデータをＣＰＵメモリからＧＰＵメモリにコピーすることなど、前記カーネルを起動するための動作を実施する。少なくとも１つの実施例では、これらの動作は、カーネルが起動されるように命令される順序で連続的に実施され、この連続手法は、カーネルを起動することが、すべてのＣＰＵリソースを要するとは限らないが、あるカーネルを起動するための動作が、別のカーネルを起動するための動作が完了するまでブロックされるので、ボトルネックである。

【0007】

少なくとも１つの実施例では、起動されるようにグラフィックス・カーネルを準備することは、１つ又は複数のＧＰＵがランタイムにおいて前記カーネルを実行する（たとえば、データを提供する、カーネルが正しく設定されたことを検証する）ことができるように、実施される必要がある動作を実施することを含む。少なくとも１つの実施例では、グラフィックス・カーネルは、グラフィックス・プロセッサによって実施されるべきカーネルであり、コンピュータ・グラフィックスを伴う動作を必ずしも伴うとは限らないが、人工知能動作（たとえば、深層学習、ニューラル・ネットワーク）、第５世代（５Ｇ：Ｆｉｆｔｈ Ｇｅｎｅｒａｔｉｏｎ）新無線ネットワーク動作、及び他のアプリケーションのためのカーネルであり得る。

【0008】

少なくとも１つの実施例では、ボトルネックを減少し改善し、レイテンシを低減し、スループットを増加させるために、１つ又は複数の回路、プロセッサ、又はシステムは、２つ又はそれ以上のカーネルを並列に（たとえば、同時に）起動するための動作を実施するためのものである。少なくとも１つの実施例では、２つ又はそれ以上のカーネルがＧＰＵ上で起動されるべきであるとき、ＧＰＵのためのソフトウェア・ドライバが、カーネルを起動するための動作の実施を監視し、並列に実施され得る動作を識別する。少なくとも１つの実施例では、第１のカーネルを起動するための動作が、第２のカーネルを起動するための動作と並列に稼働され得るとき、ドライバが、並列に実施されるようにそれらの動作を実施する。少なくとも１つの実施例では、第２のカーネルを起動するための動作が、第１のカーネルを起動するための動作と並列に実施されることができないとき、ドライバは、動作が、前記動作を実施するために必要である順序で実施されるように、前記第２のカーネルを起動するための動作の実施がブロックされるか、中断されるか、又は、同期されることを引き起こす。起動するようにカーネルを準備するときに同時に実施され得る動作のいくつかの実例は、カーネルのためのブロック次元及びグリッド次元を決定することと、カーネルによって使用されることになる引数を記憶することと、カーネルが正しく設定されることを検証することと、ランタイムにおいてカーネルを実施するために前記カーネルをコードで符号化することとを含む。少なくとも１つの実施例では、プロセッサは、そのような動作が、並列に（たとえば、同時に）実施されるべき２つ又はそれ以上のコンピュータ・プログラムを起動することを引き起こすための１つ又は複数の回路を備える。少なくとも１つの実施例では、１つ又は複数の回路が、１つ又は複数のソフトウェア・モジュールがプロセッサによって実施されることを同時に引き起こす。少なくとも１つの実施例では、ソフトウェア・モジュールは、１つ又は複数のルーチンを含んでいるプログラムの構成要素又は一部を含む。少なくとも１つの実施例では、ソフトウェア・モジュールは、（たとえば、起動するように仮想マシンを設定又は準備するための）仮想マシン動作又は仮想システム動作など、アプリケーションのためのルーチンを実施するための動作を含む。少なくとも１つの実施例では、ソフトウェア・モジュールは、ニューラル・ネットワーク、高速フーリエ変換、又はソフトウェア・グラフィックス・モジュールのための動作を含む。

【0009】

少なくとも１つの実施例では、ＧＰＵ又は複数のＧＰＵのためのソフトウェア・ドライバが、並列に実施され得る動作の進行を監視するための追跡構造を有し、前記追跡構造は、異なる動作の進行を監視するためのセマフォ及び値のしきい値を含む。少なくとも１つの実施例では、前記追跡構造は、順次更新され、それが更新されている間、他のスレッドをブロックするスレッドとして機能することができる。少なくとも１つの実施例では、隔離されたオブジェクト中で追跡することを含んでいることによって、複数のＣＰＵスレッドによって呼び出されたＡＰＩが、干渉（たとえば、処理されるべき及び追跡オブジェクトを更新すべきコードの小さいセクションのためにのみブロックする又は待つこと）なしに進むことができる。

【0010】

少なくとも１つの実施例では、グラフィックス・カーネルは、１つ又は複数のＧＰＵ上で実施されることになるカーネル（たとえば、関数）を含む。少なくとも１つの実施例では、カーネルを起動するための別の動作と並列に実施又は実行され得る動作は、それが、独立して実施されるべき別のカーネル起動動作に依存しないので、「独立した」動作と呼ばれ、別のカーネル起動動作に依存する動作は、順次又はイン・オーダーで実施される（たとえば、あるカーネル動作が、別のものをブロックしている）必要があるので、「従属動作」と呼ばれる。

【0011】

図１は、少なくとも１つの実施例による、１つ又は複数のソフトウェア・モジュール（たとえば、グラフィックス・カーネル）がＧＰＵ上で起動されることを同時に引き起こす又は準備するためのコンピューティング環境１００を示すブロック図である。少なくとも１つの実施例では、図１は、１つ又は複数の中央処理（ＣＰＵ：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ）コア１０３及び１０４をもつＣＰＵ１０２と、アプリケーション１０５と、アプリケーション・プログラミング・インターフェース１１０と、ドライバ１１５と、グラフィック処理ユニット１２０と、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ：ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）コア１２５、１３０、１３５と、１つ又は複数のグラフィックス・カーネル１４０及び１４５とを含む。少なくとも１つの実施例では、図１はまた、第１の起動動作１５０と第２の起動動作１５５とを含み、それらは、本明細書及び図２～図４で開示されるように、時間１６０において重複し（たとえば、並列に又は同時に実施され）得る。

【0012】

少なくとも１つの実施例では、アプリケーション１０５を稼働する複数のＣＰＵコア１０３及び１０４は、ワークロードを加速するためのＧＰＵ１２０上の動作（たとえば、ＧＰＵ上で処理又は算出されるべき動作）を起動するために、ＡＰＩ１１０に要求をサブミットする。少なくとも１つの実施例では、アプリケーション１０５は、動作を実施するためにＡＰＩ１１０をコールするソフトウェア・プログラム又はソース・コードである。少なくとも１つの実施例では、アプリケーション１０５は、１つ又は複数のソフトウェア・モジュールを含む。少なくとも１つの実施例では、ＡＰＩ１１０は、ＮＶＩＤＩＡからのＣＵＤＡ ＡＰＩ（たとえば、図２参照）であり得る。たとえば、グラフィックス処理プログラム又はＣＰＵ１０２上で稼働する数学ライブラリ・アプリケーションは、いくつかの演算（たとえば、畳み込み、高速フーリエ変換、疎行列を含む行列乗算などの一般的な行列数学演算）の処理を加速するためにＧＰＵ１２０を使用して演算を実施するために、ＡＰＩ１１０にいくつかの要求をサブミットし、ＡＰＩ１１０は、そのような演算を実施するようにグラフィックス・カーネルを準備するために、ドライバ１１５と通信する。少なくとも１つの実施例では、ドライバ１１５はＣＵＤＡドライバ（たとえば、図２参照）であり得る。少なくとも１つの実施例では、ドライバ１１５はソフトウェア・ドライバである。少なくとも１つの実施例では、ドライバ１１５は、１つ又は複数の回路にハードコーディング又はハードワイヤードされ得る。少なくとも１つの実施例では、コンピューティング環境１００は、いくつかのＣＵＤＡドライバなど、２つ以上のドライバ１１５を含む。少なくとも１つの実施例では、ドライバ１１５は、ＧＰＵ１２０を制御し、動作を実施するようにＧＰＵ１２０を準備する、ライブラリ、ＡＰＩのライブラリ、又は単一のＡＰＩである。少なくとも１つの実施例では、ドライバ１１２は、グラフィックス・カーネル１４０及び１５０を起動するときにどの動作が並列に実施され得るか、及びどの動作が順次実施される必要があるかを決定することができる。起動するようにカーネルを準備するときに同時に実施され得る動作のいくつかの実例は、カーネルのためのブロック次元及びグリッド次元を決定することと、カーネルによって使用されることになる引数を記憶することと、カーネルが正しく設定されることを検証することと、ランタイムにおいてカーネルを実施するために前記カーネルをコードで符号化することとを含む。少なくとも１つの実施例では、プロセッサは、そのような動作が、並列に（たとえば、同時に）実施されるべき２つ又はそれ以上のコンピュータ・プログラムを起動することを引き起こすための１つ又は複数の回路を備える。

【0013】

少なくとも１つの実施例では、ＧＰＵ１２０は、並列処理ユニットであり得るか又はいくつかの並列処理ユニットを含むことができる。少なくとも１つの実施例では、ＧＰＵ１２０は、システム、たとえば、相互接続（たとえば、周辺構成要素相互接続エクスプレス（ＰＣＩ－ｅ：Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ））を含むホスト・プロセッサ（たとえば、ＣＰＵ）及びデバイス・プロセッサ（たとえば、ＧＰＵ１２０）をもつＳｏＣの一部である。

【0014】

少なくとも１つの実施例では、ＣＰＵコア１０３及びＣＰＵコア１０４は、「ＣＰＵスレッド」と呼ばれる、ワークロード要求をＡＰＩ１１０にサブミットするスレッドを実施することができ、ドライバ１１５は、これらの異なるＣＰＵスレッドからの要求を受信し、ストリーム中でこれらの異なるＣＰＵスレッドからのワークロード要求の進行を監視することができる（たとえば、図２参照）。

【0015】

図２は、少なくとも１つの実施例による、コンピュータ・システム２００内で処理されるアプリケーションＣＵＤＡ要求を示すブロック図である。少なくとも１つの実施例では、図１中のコンピューティング環境１００は、図２で開示されるコンピュータ・システム２００を含む。たとえば、図１からのアプリケーション１０５は、図２に示されているようにワークロード要求をＣＵＤＡソフトウェア・スタックにサブミットすることができる。

【0016】

少なくとも１つの実施例では、図２は、（たとえば、図１で開示される）ソフトウェア・アプリケーション１０５と、ＣＵＤＡ ＡＰＩ２０８及びＣＵＤＡドライバ２１０を含むＣＵＤＡソフトウェア・スタック２０６とを含む（たとえば、図１で開示されるように、ＡＰＩ１１０がＣＵＤＡ ＡＰＩドライバに対応する）。少なくとも１つの実施例では、ＣＵＤＡが説明の目的のために使用されるが、本明細書で説明される技法は、ＨＩＰ及びＯｎｅＡＰＩなど、他の並列コンピューティング・プラットフォーム及びＡＰＩモデルに適用可能である。

【0017】

少なくとも１つの実施例では、コンピュータ・システム２００を使用して結果のセットを効率的に達成するために、ソフトウェア・アプリケーション１０５は、アプリケーションＣＵＤＡ要求２０４をＣＵＤＡソフトウェア・スタック１０６に提供する。少なくとも１つの実施例では、ＣＵＤＡソフトウェア・スタック１０６は、ＣＵＤＡ ＡＰＩ１０８とＣＵＤＡドライバ１１０とを含む。少なくとも１つの実施例では、ＣＵＤＡ ＡＰＩ１０８は、ＧＰＵ１２０の機能性をアプリケーション開発者に公開する、コールとライブラリとを含む。少なくとも１つの実施例では、ＣＵＤＡドライバ１１０は、ＣＵＤＡ ＡＰＩ１０８によって受信されたアプリケーションＣＵＤＡ要求２０４を、ＧＰＵ１２０内の構成要素に対して実行する下位レベル・コマンドにトランスレートするように構成される。少なくとも１つの実施例では、ＣＵＤＡドライバ２１０は、ＧＰＵ１２０を制御し、動作を実施するようにＧＰＵ１２０を準備する、ライブラリ、ＡＰＩのライブラリ、又は単一のＡＰＩである。少なくとも１つの実施例では、ＣＵＤＡドライバ２１０は、グラフィックス・カーネルを起動するときにどの動作が並列に実施され得るか、及びどの動作が順次実施される必要があるかを決定する。起動するようにカーネルを準備するときに同時に実施され得る動作のいくつかの実例は、カーネルのためのブロック次元及びグリッド次元を決定することと、カーネルによって使用されることになる引数を記憶することと、カーネルが正しく設定されることを検証することと、ランタイムにおいてカーネルを実施するために前記カーネルをコードで符号化することとを含む。少なくとも１つの実施例では、プロセッサは、そのような動作が、並列に（たとえば、同時に）実施されるべき２つ又はそれ以上のコンピュータ・プログラムを起動することを引き起こすための１つ又は複数の回路を備える。

【0018】

少なくとも１つの実施例では、ＣＵＤＡドライバ２１０は、１つ又は複数のＣＵＤＡストリーム２１２を監視し、前記１つ又は複数のＣＵＤＡストリームは、実施されるべき動作を、ＧＰＵ１２０内での実行のためにＧＰＵ１２０にサブミットする。少なくとも１つの実施例では、各ＣＵＤＡストリーム２１２は、メモリ動作など、０を含む任意の数の他のワーク構成要素とインターリーブされる、０を含む任意の数のカーネル（たとえば、関数）を含む。少なくとも１つの実施例では、各カーネルは、定義された出入りを有し、一般に、入力リストの各要素に対して算出を実施する。少なくとも１つの実施例では、各ＣＵＤＡストリーム２１２内で、カーネルは、前記ＧＰＵ１２０上で発行順序で実行する。少なくとも１つの実施例では、異なるＣＵＤＡストリーム２１２中に含まれるカーネルは、同時に稼働することができ、インターリーブされ得る。少なくとも１つの実施例では、ＣＵＤＡストリームが使用され得るが、動作のＩｎｔｅｌキュー及び／或いはＡＭＤキュー又はＡＭＤストリームが、本明細書で開示されるシステムで起動するために実施又は準備され得る。

【0019】

図３は、少なくとも１つの実施例による、コンピューティング環境３００におけるストリーム（たとえば、ＣＵＤＡストリーム）を示すストリーム・フロー図である。少なくとも１つの実施例では、ストリーム・フロー図は、図１のコンピューティング環境１００において実施されるワーク又は図２のコンピュータ・システム２００によって実施されるワークのストリーム、たとえば、図１からのドライバ１１５又は図２からのＣＵＤＡドライバ２１０によって実施されるべきワークのストリームを表す。少なくとも１つの実施例では、図３は、追跡構造３０５と、ＣＰＵスレッド３１０と、別のＣＰＵスレッド３１５と、シグナリング矢印３２０及び３２５と、（たとえば、ワークロードを処理することを測定するための、マイクロ秒、ミリ秒又は別の時間単位の）基準時間３３０とを含む。少なくとも１つの実施例では、追跡構造３０５は、図１からのドライバ１１５又は図２からのＣＵＤＡドライバ２１０などのドライバによって管理されるストリームである。少なくとも１つの実施例では、追跡構造３０５は、ＡＰＩからのドライバによって受信されたワーク・サブミッションを含むストリームであり、前記ストリームは、並列に処理され、それが、別のストリームが開始することができることをシグナリングするまで、他のストリームが進行することを防ぐという点で、ブロッキング・ストリームとして機能する。少なくとも１つの実施例では、追跡構造３０５は、セマフォと各セマフォのための値とを含み、前記ストリームのドライバ処理が、ある値に達することができるように、セマフォの特定の値に達したかどうかを決定することができる。少なくとも１つの実施例では、追跡構造３０５は、前記ストリーム中の動作が、他の動作が実施され得るように、順次（たとえば、ある順序で）処理される必要があるので、ペンディング・ワーク・マーカーと呼ばれることがある。たとえば、図示のように、追跡構造３０５の右側のストリームでは、ストリームは待つ動作を含むことができ、それは、１つ又は複数のソフトウェア・ドライバが、他のストリームが実施されることを引き起こす前に、追跡構造を更新するための（「直列化」とも呼ばれる）直列動作を実施するのを待っている。少なくとも１つの実施例では、各ＣＰＵスレッドは、図３に示されているようにドライバ中のストリームに対応する。

【0020】

少なくとも１つの実施例では、ＣＰＵスレッド３１０及びＣＰＵスレッド３１５は、ＧＰＵ上で動作を実施するためのアプリケーション１０５（図１）からの要求に関係することができ、ドライバが、ストリーム中のそのような要求を監視及び制御し、動作を実施するようにグラフィックス・カーネルを準備するために前記ストリームを使用し、前記動作は、実施されるべき他の動作からの結果に依存せず、たとえば、これらは独立した動作であり、同時に又は並列に実施され得る。たとえば、ＣＰＵスレッド３１０は、グラフィックス・カーネルが正しく設定されたこと又はホスト・メモリからデバイス・メモリへのデータ・メモリ転送が完了したことを検証するためのものである動作を含むことができ、検証動作又はメモリ転送動作は、別の動作（たとえば、ＣＰＵスレッド３１５中の動作）の結果に依存しないので、それは独立して実施され得る。

【0021】

図４は、少なくとも１つの実施例による、１つ又は複数のグラフィックス処理コア上で起動するようにソフトウェア・モジュール又はカーネルを準備するためのソフトウェア・ドライバのプロセスを示すプロセス・フロー図である。少なくとも１つの実施例では、１つ又は複数の回路を備えるプロセッサ、又は１つ又は複数のプロセッサを備えるシステムが、１つ又は複数のグラフィックス処理コア上で起動するようにカーネルを準備するためのプロセス４００を実施する。たとえば、複数のＣＰＵコアを備えるシステムがプロセス４００を実施し、ホスト・プロセッサ（たとえば、ＣＰＵ）が、プロセス４００の一部又は全部のステップを実施するための命令を提供する。少なくとも１つの実施例では、図１～図３で開示されるシステムは、プロセス４００の動作一部又は全部を実施することができる。

【0022】

少なくとも１つの実施例では、プロセス４００（或いは本明細書で説明される任意の他のプロセス、或いはそれらの変形形態及び／又は組合せ）の一部又は全部は、コンピュータ実行可能命令で構成された１つ又は複数のコンピュータ・システムの制御下で実施され、１つ又は複数のプロセッサ上で、ハードウェアによって、ソフトウェアによって、又はそれらの組合せによって集合的に実行するコード（たとえば、コンピュータ実行可能命令、１つ又は複数のコンピュータ・プログラム、又は１つ又は複数のアプリケーション）として実装される。少なくとも１つの実施例では、コードは、１つ又は複数のプロセッサによって実行可能な複数のコンピュータ可読命令を備えるコンピュータ・プログラムの形態で、コンピュータ可読記憶媒体に記憶される。少なくとも１つの実施例では、コンピュータ可読記憶媒体は非一時的コンピュータ可読媒体である。少なくとも１つの実施例では、プロセス４００を実施するために使用可能な少なくともいくつかのコンピュータ可読命令は、一時的信号（たとえば、伝搬する一時的な電気又は電磁送信）のみを使用して記憶されない。少なくとも１つの実施例では、非一時的コンピュータ可読媒体は、必ずしも、一時的信号のトランシーバ内に非一時的データ・ストレージ回路要素（たとえば、バッファ、キャッシュ、及びキュー）を含むとは限らない。少なくとも１つの実施例では、プロセス４００は、本開示の他の場所で説明されるものなど、コンピュータ・システム上で少なくとも部分的に実施される。少なくとも１つの実施例では、論理（たとえば、ハードウェア、ソフトウェア、又はハードウェアとソフトウェアとの組合せ）が、プロセス４００を実施する。少なくとも１つの実施例では、プロセス４００は、要求動作４０５において始まり、生成動作４１０に進むことができる。

【0023】

要求動作４０５において、アプリケーションを稼働する１つ又は複数のＣＰＵ又は１つ又は複数のＣＰＵコアが、ソフトウェア・モジュールのための動作などの動作をＧＰＵ上で実施するために、要求をＡＰＩ又はソフトウェア・スタックにサブミットする。たとえば、グラフィックス処理プログラム又は気象プログラムは、算出動作（たとえば、畳み込み、高速フーリエ変換、疎行列を含む行列乗算などの一般的な行列数学演算）が、ＧＰＵ又は１つ又は複数のＧＰＵ上で加速されることを要求する。少なくとも１つの実施例では、アプリケーションは、動作を実施するためのＡＰＩをコールするソフトウェア・プログラム又はソース・コードであり、前記ＡＰＩは、ＧＰＵのためのドライバによって対処されるように前記要求を準備する。少なくとも１つの実施例では、ＡＰＩは、ＮＶＩＤＩＡからのＣＵＤＡ ＡＰＩ（たとえば、図２参照）であり得る。少なくとも１つの実施例では、ＡＰＩは、前記受信された要求に基づいてそのような動作を実施するようにグラフィックス・カーネルを準備するために、ドライバと通信する。

【0024】

生成動作４１０において、少なくとも１つの実施例では、ドライバは、グラフィックス・カーネルのための起動動作を追跡するための追跡構造を生成する。少なくとも１つの実施例では、追跡構造は、要求動作４０５からの要求に対応するカーネルを起動するためのすべてのペンディング動作を追跡する、ドライバ中のデータ構造である。少なくとも１つの実施例では、追跡構造は、達し得る又は超え得るセマフォ及び値を含む。少なくとも１つの実施例では、ドライバは、動作の順序が、エラーを作成しないために適切な順序で実施されるように、順次、前記追跡構造を更新することができる。少なくとも１つの実施例では、追跡構造は、カーネルを起動するための動作を実施している異なるストリーム又はスレッドの進行を追跡することを含む。

【0025】

準備実施動作４１５において、少なくとも１つの実施例では、（１つ又は複数のプロセッサによって実施される）ソフトウェア・ドライバが、動作を実施することによって１つ又は複数のＧＰＵ上で起動されるように１つ又は複数のグラフィックス・カーネルを準備する。少なくとも１つの実施例では、ドライバは、グラフィックス・カーネルを起動するときにどの動作が並列に実施され得るか、及びどの動作が順次実施される必要があるかを決定することができる。起動するようにカーネルを準備するときに同時に実施され得る動作のいくつかの実例は、カーネルのためのブロック次元及びグリッド次元を決定することと、カーネルによって使用されることになる引数を記憶することと、カーネルが正しく設定されることを検証することと、ランタイムにおいてカーネルを実施するために前記カーネルをコードで符号化することとを含む。少なくとも１つの実施例では、プロセッサは、そのような動作が、並列に（たとえば、同時に）実施されるべき２つ又はそれ以上のコンピュータ・プログラムを起動することを引き起こすための１つ又は複数の回路を備える。少なくとも１つの実施例では、第１のカーネルを起動するための動作が、第２のカーネルを起動するための動作と並列に稼働され得るとき、ドライバが、並列に実施されるようにそれらの動作を実施する。少なくとも１つの実施例では、第２のカーネルを起動するための動作が、第１のカーネルを起動するための動作と並列に実施されることができないとき、ドライバは、動作が、前記動作を実施するために必要である順序で実施されるように、前記第２のカーネルを起動するための動作の実施がブロックされるか、中断されるか、又は、同期されることを引き起こす。起動するようにカーネルを準備するときに同時に実施され得る動作のいくつかの実例は、カーネルのためのブロック次元及びグリッド次元を決定することと、カーネルによって使用されることになる引数を記憶することと、カーネルが正しく設定されることを検証することと、ランタイムにおいてカーネルを実施するために前記カーネルをコードで符号化することとを含む。少なくとも１つの実施例では、プロセッサは、そのような動作が、並列に（たとえば、同時に）実施されるべき２つ又はそれ以上のコンピュータ・プログラムを起動することを引き起こすための１つ又は複数の回路を備える。

【0026】

終了決定動作４２０において、少なくとも１つの実施例では、アプリケーション要求を実施する１つ又は複数のＣＰＵ又はＣＰＵコアが、１つ又は複数のグラフィックス・カーネルを起動するためのすべての動作が実施されたかどうかを決定する。他の動作が依然として実施される必要がある場合、又は、ドライバが、より多くのグラフィックス・カーネルを設定することに対応する新しい要求を受信する場合、１つ又は複数の回路は、準備動作４２０において準備動作を実施することを繰り返す。アプリケーションからの要求に基づいて、１つ又は複数のグラフィックス・カーネルを設定、起動、又は開始するためのすべての動作が完了した場合、１つ又は複数の回路は、プロセッサ４００を終了することができる。

【0027】

終了決定動作４２０の後に、少なくとも１つの実施例では、１つ又は複数の回路は、たとえば、並列処理において動作を実施することを要求する１つ又は複数の別のアプリケーション（たとえば、ＧＰＵ）のために、プロセス４００又はプロセス４００の一部を繰り返すことができる。少なくとも１つの実施例では、終了決定動作４２０の後に、ＧＰＵは、プロセス４００を実施した１つ又は複数の回路によって設定されたカーネルを実施又は実行することができる。

【0028】

データ・センタ
図５は、少なくとも１つの実施例による、例示的なデータ・センタ５００を示す。少なくとも１つの実施例では、データ・センタ５００は、限定はしないが、データ・センタ・インフラストラクチャ層５１０と、フレームワーク層５２０と、ソフトウェア層５３０と、アプリケーション層５４０とを含む。少なくとも１つの実施例では、データ・センタ５００は、図１～図３で開示されるシステムを含み、図４で開示されるプロセス４００の全部の一部を実施する。

【0029】

少なくとも１つの実施例では、図５に示されているように、データ・センタ・インフラストラクチャ層５１０は、リソース・オーケストレータ５１２と、グループ化されたコンピューティング・リソース５１４と、ノード・コンピューティング・リソース（「ノードＣ．Ｒ．」：ｎｏｄｅ ｃｏｍｐｕｔｉｎｇ ｒｅｓｏｕｒｃｅ）５１６（１）～５１６（Ｎ）とを含み得、ここで、「Ｎ」は、任意のすべての正の整数を表す。少なくとも１つの実施例では、ノードＣ．Ｒ．５１６（１）～５１６（Ｎ）は、限定はしないが、任意の数の中央処理ユニット（「ＣＰＵ」：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）又は（アクセラレータ、フィールド・プログラマブル・ゲート・アレイ（「ＦＰＧＡ」：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）、ネットワーク・デバイス中のデータ処理ユニット（「ＤＰＵ」：ｄａｔａ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、グラフィックス・プロセッサなどを含む）他のプロセッサ、メモリ・デバイス（たとえば、動的読取り専用メモリ）、ストレージ・デバイス（たとえば、ソリッド・ステート又はディスク・ドライブ）、ネットワーク入力／出力（「ＮＷ Ｉ／Ｏ」：ｎｅｔｗｏｒｋ ｉｎｐｕｔ／ｏｕｔｐｕｔ）デバイス、ネットワーク・スイッチ、仮想機械（「ＶＭ」：ｖｉｒｔｕａｌ ｍａｃｈｉｎｅ）、電力モジュール、及び冷却モジュールなどを含み得る。少なくとも１つの実施例では、ノードＣ．Ｒ．５１６（１）～５１６（Ｎ）の中からの１つ又は複数のノードＣ．Ｒ．は、上述のコンピューティング・リソースのうちの１つ又は複数を有するサーバであり得る。

【0030】

少なくとも１つの実施例では、グループ化されたコンピューティング・リソース５１４は、１つ又は複数のラック（図示せず）内に格納されたノードＣ．Ｒ．の別個のグループ化、又は様々な地理的ロケーション（同じく図示せず）においてデータ・センタ中に格納された多くのラックを含み得る。グループ化されたコンピューティング・リソース５１４内のノードＣ．Ｒ．の別個のグループ化は、１つ又は複数のワークロードをサポートするように構成されるか又は割り振られ得る、グループ化されたコンピュート・リソース、ネットワーク・リソース、メモリ・リソース、又はストレージ・リソースを含み得る。少なくとも１つの実施例では、ＣＰＵ又はプロセッサを含むいくつかのノードＣ．Ｒ．は、１つ又は複数のワークロードをサポートするためのコンピュート・リソースを提供するために１つ又は複数のラック内でグループ化され得る。少なくとも１つの実施例では、１つ又は複数のラックはまた、任意の数の電力モジュール、冷却モジュール、及びネットワーク・スイッチを、任意の組合せで含み得る。

【0031】

少なくとも１つの実施例では、リソース・オーケストレータ５１２は、１つ又は複数のノードＣ．Ｒ．５１６（１）～５１６（Ｎ）及び／又はグループ化されたコンピューティング・リソース５１４を構成するか、又はさもなければ、制御し得る。少なくとも１つの実施例では、リソース・オーケストレータ５１２は、データ・センタ５００のためのソフトウェア設計インフラストラクチャ（「ＳＤＩ」：ｓｏｆｔｗａｒｅ ｄｅｓｉｇｎ ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）管理エンティティを含み得る。少なくとも１つの実施例では、リソース・オーケストレータ５１２は、ハードウェア、ソフトウェア又はそれらの何らかの組合せを含み得る。

【0032】

少なくとも１つの実施例では、図５に示されているように、フレームワーク層５２０は、限定はしないが、ジョブ・スケジューラ５３２と、構成マネージャ５３４と、リソース・マネージャ５３６と、分散型ファイル・システム５３８とを含む。少なくとも１つの実施例では、フレームワーク層５２０は、ソフトウェア層５３０のソフトウェア５５２、及び／又はアプリケーション層５４０の１つ又は複数のアプリケーション５４２をサポートするためのフレームワークを含み得る。少なくとも１つの実施例では、ソフトウェア５５２又は（１つ又は複数の）アプリケーション５４２は、それぞれ、アマゾン・ウェブ・サービス、Ｇｏｏｇｌｅ Ｃｌｏｕｄ、及びＭｉｃｒｏｓｏｆｔ Ａｚｕｒｅによって提供されるものなど、ウェブ・ベースのサービス・ソフトウェア又はアプリケーションを含み得る。少なくとも１つの実施例では、フレームワーク層５２０は、限定はしないが、大規模データ処理（たとえば、「ビック・データ」）のために分散型ファイル・システム５３８を利用し得るＡｐａｃｈｅ Ｓｐａｒｋ（商標）（以下「Ｓｐａｒｋ」）など、無料でオープンソースのソフトウェア・ウェブ・アプリケーション・フレームワークのタイプであり得る。少なくとも１つの実施例では、ジョブ・スケジューラ５３２は、データ・センタ５００の様々な層によってサポートされるワークロードのスケジューリングを容易にするために、Ｓｐａｒｋドライバを含み得る。少なくとも１つの実施例では、構成マネージャ５３４は、ソフトウェア層５３０、並びに大規模データ処理をサポートするためのＳｐａｒｋ及び分散型ファイル・システム５３８を含むフレームワーク層５２０など、異なる層を構成することが可能であり得る。少なくとも１つの実施例では、リソース・マネージャ５３６は、分散型ファイル・システム５３８及びジョブ・スケジューラ５３２をサポートするようにマッピングされたか又は割り振られた、クラスタ化された又はグループ化されたコンピューティング・リソースを管理することが可能であり得る。少なくとも１つの実施例では、クラスタ化された又はグループ化されたコンピューティング・リソースは、データ・センタ・インフラストラクチャ層５１０において、グループ化されたコンピューティング・リソース５１４を含み得る。少なくとも１つの実施例では、リソース・マネージャ５３６は、リソース・オーケストレータ５１２と協調して、これらのマッピングされた又は割り振られたコンピューティング・リソースを管理し得る。

【0033】

少なくとも１つの実施例では、ソフトウェア層５３０中に含まれるソフトウェア５５２は、ノードＣ．Ｒ．５１６（１）～５１６（Ｎ）、グループ化されたコンピューティング・リソース５１４、及び／又はフレームワーク層５２０の分散型ファイル・システム５３８の少なくとも部分によって使用されるソフトウェアを含み得る。１つ又は複数のタイプのソフトウェアは、限定はしないが、インターネット・ウェブ・ページ検索ソフトウェアと、電子メール・ウイルス・スキャン・ソフトウェアと、データベース・ソフトウェアと、ストリーミング・ビデオ・コンテンツ・ソフトウェアとを含み得る。

【0034】

少なくとも１つの実施例では、アプリケーション層５４０中に含まれる（１つ又は複数の）アプリケーション５４２は、ノードＣ．Ｒ．５１６（１）～５１６（Ｎ）、グループ化されたコンピューティング・リソース５１４、及び／又はフレームワーク層５２０の分散型ファイル・システム５３８の少なくとも部分によって使用される１つ又は複数のタイプのアプリケーションを含み得る。少なくとも１つ又は複数のタイプのアプリケーションでは、限定はしないが、ＣＵＤＡアプリケーションを含み得る。

【0035】

少なくとも１つの実施例では、構成マネージャ５３４、リソース・マネージャ５３６、及びリソース・オーケストレータ５１２のいずれかが、任意の技術的に実現可能な様式で獲得された任意の量及びタイプのデータに基づいて、任意の数及びタイプの自己修正アクションを実装し得る。少なくとも１つの実施例では、自己修正アクションは、データ・センタ５００のデータ・センタ・オペレータを、不良の恐れのある構成を判定し、十分に利用されていない及び／又は性能の低いデータ・センタの部分を場合によっては回避することから解放し得る。

【0036】

コンピュータ・ベースのシステム
以下の図は、限定はしないが、少なくとも１つの実施例を実装するために使用され得る、例示的なコンピュータ・ベースのシステムを記載する。

【0037】

図６は、少なくとも１つの実施例による、処理システム６００を示す。少なくとも１つの実施例では、処理システム６００は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施することができる。少なくとも１つの実施例では、処理システム６００は、１つ又は複数のプロセッサ６０２と１つ又は複数のグラフィックス・プロセッサ６０８とを含み、単一プロセッサ・デスクトップ・システム、マルチプロセッサ・ワークステーション・システム、或いは多数のプロセッサ６０２又はプロセッサ・コア６０７を有するサーバ・システムであり得る。少なくとも１つの実施例では、処理システム６００は、モバイル・デバイス、ハンドヘルド・デバイス、又は組み込みデバイスにおいて使用するためのシステム・オン・チップ（「ＳｏＣ」：ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）集積回路内に組み込まれた処理プラットフォームである。

【0038】

少なくとも１つの実施例では、処理システム６００は、サーバ・ベースのゲーミング・プラットフォーム、ゲーム・コンソール、メディア・コンソール、モバイル・ゲーミング・コンソール、ハンドヘルド・ゲーム・コンソール、又はオンライン・ゲーム・コンソールを含むことができるか、或いはそれらの内部に組み込まれ得る。少なくとも１つの実施例では、処理システム６００は、モバイル・フォン、スマート・フォン、タブレット・コンピューティング・デバイス又はモバイル・インターネット・デバイスである。少なくとも１つの実施例では、処理システム６００はまた、スマート・ウォッチ・ウェアラブル・デバイス、スマート・アイウェア・デバイス、拡張現実デバイス、又は仮想現実デバイスなどのウェアラブル・デバイスを含むことができるか、それらと結合することができるか、又はそれらの内部に組み込まれ得る。少なくとも１つの実施例では、処理システム６００は、１つ又は複数のプロセッサ６０２と、１つ又は複数のグラフィックス・プロセッサ６０８によって生成されるグラフィカル・インターフェースとを有するテレビ又はセット・トップ・ボックス・デバイスである。

【0039】

少なくとも１つの実施例では、１つ又は複数のプロセッサ６０２は、各々、実行されたときにシステム及びユーザ・ソフトウェアのための動作を実施する命令を処理するための１つ又は複数のプロセッサ・コア６０７を含む。少なくとも１つの実施例では、１つ又は複数のプロセッサ・コア６０７の各々は、特定の命令セット６０９を処理するように構成される。少なくとも１つの実施例では、命令セット６０９は、複合命令セット・コンピューティング（「ＣＩＳＣ」：Ｃｏｍｐｌｅｘ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｉｎｇ）、縮小命令セット・コンピューティング（「ＲＩＳＣ」：Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｉｎｇ）、又は超長命令語（「ＶＬＩＷ」：Ｖｅｒｙ Ｌｏｎｇ Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏｒｄ）を介したコンピューティングを容易にし得る。少なくとも１つの実施例では、プロセッサ・コア６０７は、各々、異なる命令セット６０９を処理し得、命令セット６０９は、他の命令セットのエミュレーションを容易にするための命令を含み得る。少なくとも１つの実施例では、プロセッサ・コア６０７はまた、デジタル信号プロセッサ（「ＤＳＰ」：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）などの他の処理デバイスを含み得る。

【0040】

少なくとも１つの実施例では、プロセッサ６０２はキャッシュ・メモリ（「キャッシュ」）６０４を含む。少なくとも１つの実施例では、プロセッサ６０２は、単一の内部キャッシュ又は複数のレベルの内部キャッシュを有することができる。少なくとも１つの実施例では、キャッシュ・メモリは、プロセッサ６０２の様々な構成要素の間で共有される。少なくとも１つの実施例では、プロセッサ６０２はまた、外部キャッシュ（たとえば、レベル３（「Ｌ３」）キャッシュ又はラスト・レベル・キャッシュ（「ＬＬＣ」：Ｌａｓｔ Ｌｅｖｅｌ Ｃａｃｈｅ））（図示せず）を使用し、外部キャッシュは、知られているキャッシュ・コヒーレンシ技法を使用してプロセッサ・コア６０７の間で共有され得る。少なくとも１つの実施例では、追加として、レジスタ・ファイル６０６がプロセッサ６０２中に含まれ、レジスタ・ファイル６０６は、異なるタイプのデータを記憶するための異なるタイプのレジスタ（たとえば、整数レジスタ、浮動小数点レジスタ、ステータス・レジスタ、及び命令ポインタ・レジスタ）を含み得る。少なくとも１つの実施例では、レジスタ・ファイル６０６は、汎用レジスタ又は他のレジスタを含み得る。

【0041】

少なくとも１つの実施例では、１つ又は複数のプロセッサ６０２は、アドレス、データ、又は制御信号などの通信信号を、プロセッサ６０２と処理システム６００中の他の構成要素との間で送信するために、１つ又は複数のインターフェース・バス６１０と結合される。少なくとも１つの実施例では、１つの実施例におけるインターフェース・バス６１０は、ダイレクト・メディア・インターフェース（「ＤＭＩ」：Ｄｉｒｅｃｔ Ｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）バスのバージョンなどのプロセッサ・バスであり得る。少なくとも１つの実施例では、インターフェース・バス６１０は、ＤＭＩバスに限定されず、１つ又は複数の周辺構成要素相互接続バス（たとえば、「ＰＣＩ」：Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ、ＰＣＩ Ｅｘｐｒｅｓｓ（「ＰＣＩｅ」））、メモリ・バス、又は他のタイプのインターフェース・バスを含み得る。少なくとも１つの実施例では、（１つ又は複数の）プロセッサ６０２は、統合されたメモリ・コントローラ６１６と、プラットフォーム・コントローラ・ハブ６３０とを含む。少なくとも１つの実施例では、メモリ・コントローラ６１６は、メモリ・デバイスと処理システム６００の他の構成要素との間の通信を容易にし、プラットフォーム・コントローラ・ハブ（「ＰＣＨ」：ｐｌａｔｆｏｒｍ ｃｏｎｔｒｏｌｌｅｒ ｈｕｂ）６３０は、ローカル入力／出力（「Ｉ／Ｏ」：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）バスを介してＩ／Ｏデバイスへの接続を提供する。

【0042】

少なくとも１つの実施例では、メモリ・デバイス６２０は、ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」：ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）デバイス、スタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」：ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）デバイス、フラッシュ・メモリ・デバイス、相変化メモリ・デバイス、又はプロセッサ・メモリとして働くのに好適な性能を有する何らかの他のメモリ・デバイスであり得る。少なくとも１つの実施例では、メモリ・デバイス６２０は、１つ又は複数のプロセッサ６０２がアプリケーション又はプロセスを実行するときの使用のためのデータ６２２及び命令６２１を記憶するために、処理システム６００のためのシステム・メモリとして動作することができる。少なくとも１つの実施例では、メモリ・コントローラ６１６はまた、随意の外部グラフィックス・プロセッサ６１２と結合し、外部グラフィックス・プロセッサ６１２は、グラフィックス動作及びメディア動作を実施するために、プロセッサ６０２中の１つ又は複数のグラフィックス・プロセッサ６０８と通信し得る。少なくとも１つの実施例では、ディスプレイ・デバイス６１１は、（１つ又は複数の）プロセッサ６０２に接続することができる。少なくとも１つの実施例では、ディスプレイ・デバイス６１１は、モバイル電子デバイス又はラップトップ・デバイスの場合のような内部ディスプレイ・デバイス、或いは、ディスプレイ・インターフェース（たとえば、ＤｉｓｐｌａｙＰｏｒｔなど）を介して取り付けられた外部ディスプレイ・デバイスのうちの１つ又は複数を含むことができる。少なくとも１つの実施例では、ディスプレイ・デバイス６１１は、仮想現実（「ＶＲ」：ｖｉｒｔｕａｌ ｒｅａｌｉｔｙ）アプリケーション又は拡張現実（「ＡＲ」：ａｕｇｍｅｎｔｅｄ ｒｅａｌｉｔｙ）アプリケーションにおいて使用するための立体ディスプレイ・デバイスなどの頭部装着型ディスプレイ（「ＨＭＤ」：ｈｅａｄ ｍｏｕｎｔｅｄ ｄｉｓｐｌａｙ）を含むことができる。

【0043】

少なくとも１つの実施例では、プラットフォーム・コントローラ・ハブ６３０は、周辺機器が高速Ｉ／Ｏバスを介してメモリ・デバイス６２０及びプロセッサ６０２に接続することを可能にする。少なくとも１つの実施例では、Ｉ／Ｏ周辺機器は、限定はしないが、オーディオ・コントローラ６４６と、ネットワーク・コントローラ６３４と、ファームウェア・インターフェース６２８と、ワイヤレス・トランシーバ６２６と、タッチ・センサ６２５と、データ・ストレージ・デバイス６２４（たとえば、ハード・ディスク・ドライブ、フラッシュ・メモリなど）とを含む。少なくとも１つの実施例では、データ・ストレージ・デバイス６２４は、ストレージ・インターフェース（たとえば、ＳＡＴＡ）を介して、或いはＰＣＩ又はＰＣＩｅなどの周辺バスを介して、接続することができる。少なくとも１つの実施例では、タッチ・センサ６２５は、タッチ・スクリーン・センサ、圧力センサ、又は指紋センサを含むことができる。少なくとも１つの実施例では、ワイヤレス・トランシーバ６２６は、Ｗｉ－Ｆｉトランシーバ、Ｂｌｕｅｔｏｏｔｈトランシーバ、或いは３Ｇ、４Ｇ、又はロング・ターム・エボリューション（「ＬＴＥ」：Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）トランシーバなどのモバイル・ネットワーク・トランシーバであり得る。少なくとも１つの実施例では、ファームウェア・インターフェース６２８は、システム・ファームウェアとの通信を可能にし、たとえば、ユニファイド・エクステンシブル・ファームウェア・インターフェース（「ＵＥＦＩ」：ｕｎｉｆｉｅｄ ｅｘｔｅｎｓｉｂｌｅ ｆｉｒｍｗａｒｅ ｉｎｔｅｒｆａｃｅ）であり得る。少なくとも１つの実施例では、ネットワーク・コントローラ６３４は、ワイヤード・ネットワークへのネットワーク接続を可能にすることができる。少なくとも１つの実施例では、高性能ネットワーク・コントローラ（図示せず）は、インターフェース・バス６１０と結合する。少なくとも１つの実施例では、オーディオ・コントローラ６４６は、マルチチャネル高精細度オーディオ・コントローラである。少なくとも１つの実施例では、処理システム６００は、レガシー（たとえば、パーソナル・システム２（「ＰＳ／２」：Ｐｅｒｓｏｎａｌ Ｓｙｓｔｅｍ ２））デバイスを処理システム６００に結合するための随意のレガシーＩ／Ｏコントローラ６４０を含む。少なくとも１つの実施例では、プラットフォーム・コントローラ・ハブ６３０は、キーボードとマウス６４３との組合せ、カメラ６４４、又は他のＵＳＢ入力デバイスなど、１つ又は複数のユニバーサル・シリアル・バス（「ＵＳＢ」：Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）コントローラ６４２接続入力デバイスにも接続することができる。

【0044】

少なくとも１つの実施例では、メモリ・コントローラ６１６及びプラットフォーム・コントローラ・ハブ６３０のインスタンスが、外部グラフィックス・プロセッサ６１２などの慎重な外部グラフィックス・プロセッサに組み込まれ得る。少なくとも１つの実施例では、プラットフォーム・コントローラ・ハブ６３０及び／又はメモリ・コントローラ６１６は、１つ又は複数のプロセッサ６０２の外部にあり得る。たとえば、少なくとも１つの実施例では、処理システム６００は、外部のメモリ・コントローラ６１６とプラットフォーム・コントローラ・ハブ６３０とを含むことができ、それらは、（１つ又は複数の）プロセッサ６０２と通信しているシステム・チップセット内のメモリ・コントローラ・ハブ及び周辺コントローラ・ハブとして構成され得る。

【0045】

図７は、少なくとも１つの実施例による、コンピュータ・システム７００を示す。少なくとも１つの実施例では、コンピュータ・システム７００は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施することができる。たとえば、コンピュータ・システム７００は、図１からのＣＰＵ１０２であり得る。少なくとも１つの実施例では、コンピュータ・システム７００は、相互接続されたデバイス及び構成要素をもつシステム、ＳＯＣ、又は何らかの組合せであり得る。少なくとも１つの実施例では、コンピュータ・システム７００は、命令を実行するための実行ユニットを含み得るプロセッサ７０２とともに形成される。少なくとも１つの実施例では、コンピュータ・システム７００は、限定はしないが、データを処理するためのアルゴリズムを実施するための論理を含む実行ユニットを採用するための、プロセッサ７０２などの構成要素を含み得る。少なくとも１つの実施例では、コンピュータ・システム７００は、カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎから入手可能なＰＥＮＴＩＵＭ（登録商標）プロセッサ・ファミリー、Ｘｅｏｎ（商標）、Ｉｔａｎｉｕｍ（登録商標）、ＸＳｃａｌｅ（商標）及び／又はＳｔｒｏｎｇＡＲＭ（商標）、Ｉｎｔｅｌ（登録商標）Ｃｏｒｅ（商標）、又はＩｎｔｅｌ（登録商標）Ｎｅｒｖａｎａ（商標）マイクロプロセッサなどのプロセッサを含み得るが、（他のマイクロプロセッサ、エンジニアリング・ワークステーション、セット・トップ・ボックスなどを有するＰＣを含む）他のシステムも使用され得る。少なくとも１つの実施例では、コンピュータ・システム７００は、ワシントン州レドモンドのＭｉｃｒｏｓｏｆｔ Ｃｏｒｐｏｒａｔｉｏｎから入手可能なＷＩＮＤＯＷＳ（登録商標）オペレーティング・システムのあるバージョンを実行し得るが、他のオペレーティング・システム（たとえば、ＵＮＩＸ（登録商標）及びＬｉｎｕｘ（登録商標））、組み込みソフトウェア、及び／又はグラフィカル・ユーザ・インターフェースも使用され得る。

【0046】

少なくとも１つの実施例では、コンピュータ・システム７００は、ハンドヘルド・デバイス及び組み込みアプリケーションなど、他のデバイスにおいて使用され得る。ハンドヘルド・デバイスのいくつかの実例は、セルラー・フォン、インターネット・プロトコル・デバイス、デジタル・カメラ、パーソナル・デジタル・アシスタント（「ＰＤＡ」：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、及びハンドヘルドＰＣを含む。少なくとも１つの実施例では、組み込みアプリケーションは、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、ＳｏＣ、ネットワーク・コンピュータ（「ＮｅｔＰＣ」：ｎｅｔｗｏｒｋ ｃｏｍｐｕｔｅｒ）、セット・トップ・ボックス、ネットワーク・ハブ、ワイド・エリア・ネットワーク（「ＷＡＮ」：ｗｉｄｅ ａｒｅａ ｎｅｔｗｏｒｋ）スイッチ、又は１つ又は複数の命令を実施し得る任意の他のシステムを含み得る。

【0047】

少なくとも１つの実施例では、コンピュータ・システム７００は、限定はしないが、プロセッサ７０２を含み得、プロセッサ７０２は、限定はしないが、コンピュート・ユニファイド・デバイス・アーキテクチャ（「ＣＵＤＡ」：Ｃｏｍｐｕｔｅ Ｕｎｉｆｉｅｄ Ｄｅｖｉｃｅ Ａｒｃｈｉｔｅｃｔｕｒｅ）（ＣＵＤＡ（登録商標）は、カリフォルニア州サンタクララのＮＶＩＤＩＡ Ｃｏｒｐｏｒａｔｉｏｎによって開発される）プログラムを実行するように構成され得る、１つ又は複数の実行ユニット７０８を含み得る。少なくとも１つの実施例では、ＣＵＤＡプログラムは、ＣＵＤＡプログラミング言語で書かれたソフトウェア・アプリケーションの少なくとも一部分である。少なくとも１つの実施例では、コンピュータ・システム７００は、シングル・プロセッサ・デスクトップ又はサーバ・システムである。少なくとも１つの実施例では、コンピュータ・システム７００は、マルチプロセッサ・システムであり得る。少なくとも１つの実施例では、プロセッサ７０２は、限定はしないが、ＣＩＳＣマイクロプロセッサ、ＲＩＳＣマイクロプロセッサ、ＶＬＩＷマイクロプロセッサ、命令セットの組合せを実装するプロセッサ、又は、たとえばデジタル信号プロセッサなど、任意の他のプロセッサ・デバイスを含み得る。少なくとも１つの実施例では、プロセッサ７０２は、プロセッサ・バス７１０に結合され得、プロセッサ・バス７１０は、プロセッサ７０２とコンピュータ・システム７００中の他の構成要素との間でデータ信号を送信し得る。

【0048】

少なくとも１つの実施例では、プロセッサ７０２は、限定はしないが、レベル１（「Ｌ１」）の内部キャッシュ・メモリ（「キャッシュ」）７０４を含み得る。少なくとも１つの実施例では、プロセッサ７０２は、単一の内部キャッシュ又は複数のレベルの内部キャッシュを有し得る。少なくとも１つの実施例では、キャッシュ・メモリは、プロセッサ７０２の外部に存在し得る。少なくとも１つの実施例では、プロセッサ７０２は、内部キャッシュと外部キャッシュの両方の組合せをも含み得る。少なくとも１つの実施例では、レジスタ・ファイル７０６は、限定はしないが、整数レジスタ、浮動小数点レジスタ、ステータス・レジスタ、及び命令ポインタ・レジスタを含む様々なレジスタに、異なるタイプのデータを記憶し得る。

【0049】

少なくとも１つの実施例では、限定はしないが、整数演算及び浮動小数点演算を実施するための論理を含む実行ユニット７０８も、プロセッサ７０２中に存在する。プロセッサ７０２は、いくつかのマクロ命令のためのマイクロコードを記憶するマイクロコード（「ｕコード」）読取り専用メモリ（「ＲＯＭ」：ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）をも含み得る。少なくとも１つの実施例では、実行ユニット７０８は、パック命令セット７０９に対処するための論理を含み得る。少なくとも１つの実施例では、パック命令セット７０９を、命令を実行するための関連する回路要素とともに汎用プロセッサ７０２の命令セットに含めることによって、多くのマルチメディア・アプリケーションによって使用される演算が、汎用プロセッサ７０２中のパック・データを使用して実施され得る。少なくとも１つの実施例では、多くのマルチメディア・アプリケーションが、パック・データの演算を実施するためにプロセッサのデータ・バスの全幅を使用することによって加速され、より効率的に実行され得、これは、一度に１つのデータ要素ずつ１つ又は複数の演算を実施するために、プロセッサのデータ・バスにわたってより小さい単位のデータを転送する必要をなくし得る。

【0050】

少なくとも１つの実施例では、実行ユニット７０８はまた、マイクロコントローラ、組み込みプロセッサ、グラフィックス・デバイス、ＤＳＰ、及び他のタイプの論理回路において使用され得る。少なくとも１つの実施例では、コンピュータ・システム７００は、限定はしないが、メモリ７２０を含み得る。少なくとも１つの実施例では、メモリ７２０は、ＤＲＡＭデバイス、ＳＲＡＭデバイス、フラッシュ・メモリ・デバイス、又は他のメモリ・デバイスとして実装され得る。メモリ７２０は、プロセッサ７０２によって実行され得るデータ信号によって表される（１つ又は複数の）命令７１９及び／又はデータ７２１を記憶し得る。

【0051】

少なくとも１つの実施例では、システム論理チップが、プロセッサ・バス７１０及びメモリ７２０に結合され得る。少なくとも１つの実施例では、システム論理チップは、限定はしないが、メモリ・コントローラ・ハブ（「ＭＣＨ」：ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ ｈｕｂ）７１６を含み得、プロセッサ７０２は、プロセッサ・バス７１０を介してＭＣＨ７１６と通信し得る。少なくとも１つの実施例では、ＭＣＨ７１６は、命令及びデータ・ストレージのための、並びにグラフィックス・コマンド、データ及びテクスチャのストレージのための、高帯域幅メモリ経路７１８をメモリ７２０に提供し得る。少なくとも１つの実施例では、ＭＣＨ７１６は、プロセッサ７０２と、メモリ７２０と、コンピュータ・システム７００中の他の構成要素との間でデータ信号をダイレクトし、プロセッサ・バス７１０と、メモリ７２０と、システムＩ／Ｏ７２２との間でデータ信号をブリッジし得る。少なくとも１つの実施例では、システム論理チップは、グラフィックス・コントローラに結合するためのグラフィックス・ポートを提供し得る。少なくとも１つの実施例では、ＭＣＨ７１６は、高帯域幅メモリ経路７１８を通してメモリ７２０に結合され得、グラフィックス／ビデオ・カード７１２は、アクセラレーテッド・グラフィックス・ポート（「ＡＧＰ」：Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ）相互接続７１４を介してＭＣＨ７１６に結合され得る。

【0052】

少なくとも１つの実施例では、コンピュータ・システム７００は、ＭＣＨ７１６をＩ／Ｏコントローラ・ハブ（「ＩＣＨ」：Ｉ／Ｏ ｃｏｎｔｒｏｌｌｅｒ ｈｕｂ）７３０に結合するためのプロプライエタリ・ハブ・インターフェース・バスである、システムＩ／Ｏ７２２を使用し得る。少なくとも１つの実施例では、ＩＣＨ７３０は、ローカルＩ／Ｏバスを介していくつかのＩ／Ｏデバイスに直接接続を提供し得る。少なくとも１つの実施例では、ローカルＩ／Ｏバスは、限定はしないが、周辺機器をメモリ７２０、チップセット、及びプロセッサ７０２に接続するための高速Ｉ／Ｏバスを含み得る。実例は、限定はしないが、オーディオ・コントローラ７２９と、ファームウェア・ハブ（「フラッシュＢＩＯＳ」）７２８と、ワイヤレス・トランシーバ７２６と、データ・ストレージ７２４と、ユーザ入力インターフェース７２５及びキーボード・インターフェースを含んでいるレガシーＩ／Ｏコントローラ７２３と、ＵＳＢなどのシリアル拡張ポート７２７と、ネットワーク・コントローラ７３４とを含み得る。データ・ストレージ７２４は、ハード・ディスク・ドライブ、フロッピー・ディスク・ドライブ、ＣＤ－ＲＯＭデバイス、フラッシュ・メモリ・デバイス、又は他の大容量ストレージ・デバイスを備え得る。

【0053】

少なくとも１つの実施例では、図７は、相互接続されたハードウェア・デバイス又は「チップ」を含むシステムを示す。少なくとも１つの実施例では、図７は、例示的なＳｏＣを示し得る。少なくとも１つの実施例では、図７に示されているデバイスは、プロプライエタリ相互接続、標準相互接続（たとえば、ＰＣＩｅ）、又はそれらの何らかの組合せで相互接続され得る。少なくとも１つの実施例では、システム７００の１つ又は複数の構成要素は、コンピュート・エクスプレス・リンク（「ＣＸＬ」：ｃｏｍｐｕｔｅ ｅｘｐｒｅｓｓ ｌｉｎｋ）相互接続を使用して相互接続される。

【0054】

図８は、少なくとも１つの実施例による、システム８００を示す。少なくとも１つの実施例では、システム８００は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施することができる。たとえば、システム８００は、図１からのＣＰＵ１０２であり得る。少なくとも１つの実施例では、システム８００は、プロセッサ８１０を利用する電子デバイスである。少なくとも１つの実施例では、システム８００は、たとえば、限定はしないが、ノートブック、タワー・サーバ、ラック・サーバ、ブレード・サーバ、１つ又は複数の構内サービス・プロバイダ又はクラウド・サービス・プロバイダに通信可能に結合されたエッジ・デバイス、ラップトップ、デスクトップ、タブレット、モバイル・デバイス、電話、組み込みコンピュータ、或いは任意の他の好適な電子デバイスであり得る。

【0055】

少なくとも１つの実施例では、システム８００は、限定はしないが、任意の好適な数又は種類の構成要素、周辺機器、モジュール、又はデバイスに通信可能に結合されたプロセッサ８１０を含み得る。少なくとも１つの実施例では、プロセッサ８１０は、Ｉ^２Ｃバス、システム管理バス（「ＳＭＢｕｓ」：Ｓｙｓｔｅｍ Ｍａｎａｇｅｍｅｎｔ Ｂｕｓ）、ロー・ピン・カウント（「ＬＰＣ」：Ｌｏｗ Ｐｉｎ Ｃｏｕｎｔ）バス、シリアル周辺インターフェース（「ＳＰＩ」：Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、高精細度オーディオ（「ＨＤＡ」：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ａｕｄｉｏ）バス、シリアル・アドバンス・テクノロジー・アタッチメント（「ＳＡＴＡ」：Ｓｅｒｉａｌ Ａｄｖａｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）バス、ＵＳＢ（バージョン１、２、３）、又はユニバーサル非同期受信機／送信機（「ＵＡＲＴ」：Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）バスなど、バス又はインターフェースを使用して結合される。少なくとも１つの実施例では、図８は、相互接続されたハードウェア・デバイス又は「チップ」を含むシステムを示す。少なくとも１つの実施例では、図８は、例示的なＳｏＣを示し得る。少なくとも１つの実施例では、図８に示されているデバイスは、プロプライエタリ相互接続、標準相互接続（たとえば、ＰＣＩｅ）又はそれらの何らかの組合せで相互接続され得る。少なくとも１つの実施例では、図８の１つ又は複数の構成要素は、ＣＸＬ相互接続を使用して相互接続される。

【0056】

少なくとも１つの実施例では、図８は、ディスプレイ８２４、タッチ・スクリーン８２５、タッチ・パッド８３０、ニア・フィールド通信ユニット（「ＮＦＣ」：Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）８４５、センサ・ハブ８４０、熱センサ８４６、エクスプレス・チップセット（「ＥＣ」：Ｅｘｐｒｅｓｓ Ｃｈｉｐｓｅｔ）８３５、トラステッド・プラットフォーム・モジュール（「ＴＰＭ」：Ｔｒｕｓｔｅｄ Ｐｌａｔｆｏｒｍ Ｍｏｄｕｌｅ）８３８、ＢＩＯＳ／ファームウェア／フラッシュ・メモリ（「ＢＩＯＳ、ＦＷフラッシュ」：ＢＩＯＳ／ｆｉｒｍｗａｒｅ／ｆｌａｓｈ ｍｅｍｏｒｙ）８２２、ＤＳＰ８６０、ソリッド・ステート・ディスク（「ＳＳＤ」：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）又はハード・ディスク・ドライブ（「ＨＤＤ」：Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）８２０、ワイヤレス・ローカル・エリア・ネットワーク・ユニット（「ＷＬＡＮ」：ｗｉｒｅｌｅｓｓ ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）８５０、Ｂｌｕｅｔｏｏｔｈユニット８５２、ワイヤレス・ワイド・エリア・ネットワーク・ユニット（「ＷＷＡＮ」：Ｗｉｒｅｌｅｓｓ Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）８５６、全地球測位システム（「ＧＰＳ」：Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）８５５、ＵＳＢ３．０カメラなどのカメラ（「ＵＳＢ３．０カメラ」）８５４、或いは、たとえばＬＰＤＤＲ３規格において実装された低電力ダブル・データ・レート（「ＬＰＤＤＲ」：Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリ・ユニット（「ＬＰＤＤＲ３」）８１５を含み得る。これらの構成要素は、各々、任意の好適な様式で実装され得る。

【0057】

少なくとも１つの実施例では、上記で説明された構成要素を通して、他の構成要素がプロセッサ８１０に通信可能に結合され得る。少なくとも１つの実施例では、加速度計８４１と、周囲光センサ（「ＡＬＳ」：Ａｍｂｉｅｎｔ Ｌｉｇｈｔ Ｓｅｎｓｏｒ）８４２と、コンパス８４３と、ジャイロスコープ８４４とが、センサ・ハブ８４０に通信可能に結合され得る。少なくとも１つの実施例では、熱センサ８３９と、ファン８３７と、キーボード８３６と、タッチ・パッド８３０とが、ＥＣ８３５に通信可能に結合され得る。少なくとも１つの実施例では、スピーカー８６３と、ヘッドフォン８６４と、マイクロフォン（「ｍｉｃ」）８６５とが、オーディオ・ユニット（「オーディオ・コーデック及びクラスｄアンプ」）８６２に通信可能に結合され得、オーディオ・ユニット８６２は、ＤＳＰ８６０に通信可能に結合され得る。少なくとも１つの実施例では、オーディオ・ユニット８６２は、たとえば、限定はしないが、オーディオ・コーダ／デコーダ（「コーデック」）及びクラスＤ増幅器を含み得る。少なくとも１つの実施例では、ＳＩＭカード（「ＳＩＭ」）８５７は、ＷＷＡＮユニット８５６に通信可能に結合され得る。少なくとも１つの実施例では、ＷＬＡＮユニット８５０及びＢｌｕｅｔｏｏｔｈユニット８５２などの構成要素、並びにＷＷＡＮユニット８５６は、次世代フォーム・ファクタ（「ＮＧＦＦ」：Ｎｅｘｔ Ｇｅｎｅｒａｔｉｏｎ Ｆｏｒｍ Ｆａｃｔｏｒ）において実装され得る。

【0058】

図９は、少なくとも１つの実施例による、例示的な集積回路９００を示す。少なくとも１つの実施例では、集積回路９００は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施することができる。たとえば、集積回路９００は、図１からのＣＰＵ１０２中に含まれ得る。少なくとも１つの実施例では、例示的な集積回路９００は、１つ又は複数のＩＰコアを使用して作製され得るＳｏＣである。少なくとも１つの実施例では、集積回路９００は、１つ又は複数のアプリケーション・プロセッサ９０５（たとえば、ＣＰＵ、ＤＰＵ）、少なくとも１つのグラフィックス・プロセッサ９１０を含み、追加として、画像プロセッサ９１５及び／又はビデオ・プロセッサ９２０を含み得、それらのいずれも、モジュール式ＩＰコアであり得る。少なくとも１つの実施例では、集積回路９００は、ＵＳＢコントローラ９２５、ＵＡＲＴコントローラ９３０、ＳＰＩ／ＳＤＩＯコントローラ９３５、及びＩ^２Ｓ／Ｉ^２Ｃコントローラ９４０を含む周辺機器又はバス論理を含む。少なくとも１つの実施例では、集積回路９００は、高精細度マルチメディア・インターフェース（「ＨＤＭＩ（登録商標）」：ｈｉｇｈ－ｄｅｆｉｎｉｔｉｏｎ ｍｕｌｔｉｍｅｄｉａ ｉｎｔｅｒｆａｃｅ）コントローラ９５０及びモバイル・インダストリ・プロセッサ・インターフェース（「ＭＩＰＩ」：ｍｏｂｉｌｅ ｉｎｄｕｓｔｒｙ ｐｒｏｃｅｓｓｏｒ ｉｎｔｅｒｆａｃｅ）ディスプレイ・インターフェース９５５のうちの１つ又は複数に結合されたディスプレイ・デバイス９４５を含むことができる。少なくとも１つの実施例では、フラッシュ・メモリとフラッシュ・メモリ・コントローラとを含むフラッシュ・メモリ・サブシステム９６０によって、ストレージが提供され得る。少なくとも１つの実施例では、ＳＤＲＡＭ又はＳＲＡＭメモリ・デバイスへのアクセスのために、メモリ・コントローラ９６５を介してメモリ・インターフェースが提供され得る。少なくとも１つの実施例では、いくつかの集積回路は、追加として、組み込みセキュリティ・エンジン９７０を含む。

【0059】

図１０は、少なくとも１つの実施例による、コンピューティング・システム１０００を示す。少なくとも１つの実施例では、コンピューティング・システム１０００は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施することができる。たとえば、コンピュータ・システム１０００は、図１からのＣＰＵ１０２中に含まれ得る。少なくとも１つの実施例では、コンピューティング・システム１０００は、メモリ・ハブ１００５を含み得る相互接続経路を介して通信する１つ又は複数のプロセッサ１００２とシステム・メモリ１００４とを有する処理サブシステム１００１を含む。少なくとも１つの実施例では、メモリ・ハブ１００５は、チップセット構成要素内の別個の構成要素であり得るか、又は１つ又は複数のプロセッサ１００２内に組み込まれ得る。少なくとも１つの実施例では、メモリ・ハブ１００５は、通信リンク１００６を介してＩ／Ｏサブシステム１０１１と結合する。少なくとも１つの実施例では、Ｉ／Ｏサブシステム１０１１は、コンピューティング・システム１０００が１つ又は複数の入力デバイス１００８からの入力を受信することを可能にすることができるＩ／Ｏハブ１００７を含む。少なくとも１つの実施例では、Ｉ／Ｏハブ１００７は、１つ又は複数のプロセッサ１００２中に含まれ得るディスプレイ・コントローラが、１つ又は複数のディスプレイ・デバイス１０１０Ａに出力を提供することを可能にすることができる。少なくとも１つの実施例では、Ｉ／Ｏハブ１００７と結合された１つ又は複数のディスプレイ・デバイス１０１０Ａは、ローカルの、内部の、又は組み込まれたディスプレイ・デバイスを含むことができる。

【0060】

少なくとも１つの実施例では、処理サブシステム１００１は、バス又は他の通信リンク１０１３を介してメモリ・ハブ１００５に結合された１つ又は複数の並列プロセッサ１０１２を含む。少なくとも１つの実施例では、通信リンク１０１３は、限定はしないがＰＣＩｅなど、任意の数の規格ベースの通信リンク技術又はプロトコルのうちの１つであり得るか、或いはベンダー固有の通信インターフェース又は通信ファブリックであり得る。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１０１２は、メニー・インテグレーテッド・コア・プロセッサなど、多数の処理コア及び／又は処理クラスタを含むことができる、算出に集中した並列又はベクトル処理システムを形成する。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１０１２は、グラフィックス処理サブシステムを形成し、グラフィックス処理サブシステムは、Ｉ／Ｏハブ１００７を介して結合された１つ又は複数のディスプレイ・デバイス１０１０Ａのうちの１つにピクセルを出力することができる。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１０１２はまた、ディスプレイ・コントローラと、１つ又は複数のディスプレイ・デバイス１０１０Ｂへの直接接続を可能にするためのディスプレイ・インターフェース（図示せず）とを含むことができる。

【0061】

少なくとも１つの実施例では、システム・ストレージ・ユニット１０１４は、Ｉ／Ｏハブ１００７に接続して、コンピューティング・システム１０００のためのストレージ機構を提供することができる。少なくとも１つの実施例では、Ｉ／Ｏハブ１００７と、プラットフォームに組み込まれ得るネットワーク・アダプタ１０１８及び／又はワイヤレス・ネットワーク・アダプタ１０１９などの他の構成要素、並びに１つ又は複数のアドイン・デバイス１０２０を介して追加され得る様々な他のデバイスとの間の接続を可能にするためのインターフェース機構を提供するために、Ｉ／Ｏスイッチ１０１６が使用され得る。少なくとも１つの実施例では、ネットワーク・アダプタ１０１８は、イーサネット・アダプタ又は別のワイヤード・ネットワーク・アダプタであり得る。少なくとも１つの実施例では、ワイヤレス・ネットワーク・アダプタ１０１９は、Ｗｉ－Ｆｉ、Ｂｌｕｅｔｏｏｔｈ、ＮＦＣ、又は１つ又は複数のワイヤレス無線を含む他のネットワーク・デバイスのうちの１つ又は複数を含むことができる。

【0062】

少なくとも１つの実施例では、コンピューティング・システム１０００は、ＵＳＢ又は他のポート接続、光学ストレージ・ドライブ、ビデオ・キャプチャ・デバイスなどを含む、Ｉ／Ｏハブ１００７にも接続され得る、明示的に示されていない他の構成要素を含むことができる。少なくとも１つの実施例では、図１０中の様々な構成要素を相互接続する通信経路が、ＰＣＩベースのプロトコル（たとえば、ＰＣＩｅ）などの任意の好適なプロトコル、或いはＮＶＬｉｎｋ高速相互接続などの他のバス又はポイントツーポイント通信インターフェース及び／又は（１つ又は複数の）プロトコル、或いは相互接続プロトコルを使用して、実装され得る。

【0063】

少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１０１２は、たとえばビデオ出力回路要素を含むグラフィックス及びビデオ処理のために最適化された回路要素を組み込み、グラフィックス処理ユニット（「ＧＰＵ」）を構成する。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１０１２は、汎用処理のために最適化された回路要素を組み込む。少なくとも実施例では、コンピューティング・システム１０００の構成要素は、単一の集積回路上の１つ又は複数の他のシステム要素と統合され得る。たとえば、少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１０１２、メモリ・ハブ１００５、（１つ又は複数の）プロセッサ１００２、及びＩ／Ｏハブ１００７は、ＳｏＣ集積回路に組み込まれ得る。少なくとも１つの実施例では、コンピューティング・システム１０００の構成要素は、システム・イン・パッケージ（「ＳＩＰ」：ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）構成を形成するために、単一のパッケージに組み込まれ得る。少なくとも１つの実施例では、コンピューティング・システム１０００の構成要素の少なくとも一部分は、マルチチップ・モジュール（「ＭＣＭ」：ｍｕｌｔｉ－ｃｈｉｐ ｍｏｄｕｌｅ）に組み込まれ得、マルチチップ・モジュールは、他のマルチチップ・モジュールと相互接続されてモジュール式コンピューティング・システムにすることができる。少なくとも１つの実施例では、Ｉ／Ｏサブシステム１０１１及びディスプレイ・デバイス１０１０Ｂは、コンピューティング・システム１０００から省略される。

【0064】

処理システム
以下の図は、限定はしないが、少なくとも１つの実施例を実装するために使用され得る、例示的な処理システムを記載する。

【0065】

図１１は、少なくとも１つの実施例による、加速処理ユニット（「ＡＰＵ」：ａｃｃｅｌｅｒａｔｅｄ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１１００を示す。少なくとも１つの実施例では、ＡＰＵ１１００は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施するためにこれらのシステムと通信することができる。たとえば、ＡＰＵ１１００は、図１からのＧＰＵ１２０中に含まれ得る。少なくとも１つの実施例では、ＡＰＵ１１００は、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＡＰＵ１１００は、ＣＵＤＡプログラムなど、アプリケーション・プログラムを実行するように構成され得る。少なくとも１つの実施例では、ＡＰＵ１１００は、限定はしないが、コア複合体１１１０と、グラフィックス複合体１１４０と、ファブリック１１６０と、Ｉ／Ｏインターフェース１１７０と、メモリ・コントローラ１１８０と、ディスプレイ・コントローラ１１９２と、マルチメディア・エンジン１１９４とを含む。少なくとも１つの実施例では、ＡＰＵ１１００は、限定はしないが、任意の数のコア複合体１１１０と、任意の数のグラフィックス複合体１１５０と、任意の数のディスプレイ・コントローラ１１９２と、任意の数のマルチメディア・エンジン１１９４とを、任意の組合せで含み得る。説明目的のために、同様のオブジェクトの複数のインスタンスは、オブジェクトを識別する参照番号と、必要な場合にインスタンスを識別する括弧付きの番号とともに、本明細書で示される。

【0066】

少なくとも１つの実施例では、コア複合体１１１０はＣＰＵであり、グラフィックス複合体１１４０はＧＰＵであり、ＡＰＵ１１００は、限定はしないが、単一のチップ上に１１１０及び１１４０を組み込む処理ユニットである。少なくとも１つの実施例では、いくつかのタスクは、コア複合体１１１０に割り当てられ得、他のタスクは、グラフィックス複合体１１４０に割り当てられ得る。少なくとも１つの実施例では、コア複合体１１１０は、オペレーティング・システムなど、ＡＰＵ１１００に関連するメイン制御ソフトウェアを実行するように構成される。少なくとも１つの実施例では、コア複合体１１１０は、ＡＰＵ１１００のマスタ・プロセッサであり、他のプロセッサの動作を制御し、協調させる。少なくとも１つの実施例では、コア複合体１１１０は、グラフィックス複合体１１４０の動作を制御するコマンドを発行する。少なくとも１つの実施例では、コア複合体１１１０は、ＣＵＤＡソース・コードから導出されたホスト実行可能コードを実行するように構成され得、グラフィックス複合体１１４０は、ＣＵＤＡソース・コードから導出されたデバイス実行可能コードを実行するように構成され得る。

【0067】

少なくとも１つの実施例では、コア複合体１１１０は、限定はしないが、コア１１２０（１）～１１２０（４）と、Ｌ３キャッシュ１１３０とを含む。少なくとも１つの実施例では、コア複合体１１１０は、限定はしないが、任意の数のコア１１２０と、任意の数及びタイプのキャッシュとを、任意の組合せで含み得る。少なくとも１つの実施例では、コア１１２０は、特定の命令セット・アーキテクチャ（「ＩＳＡ」：ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ａｒｃｈｉｔｅｃｔｕｒｅ）の命令を実行するように構成される。少なくとも１つの実施例では、各コア１１２０はＣＰＵコアである。

【0068】

少なくとも１つの実施例では、各コア１１２０は、限定はしないが、フェッチ／復号ユニット１１２２と、整数実行エンジン１１２４と、浮動小数点実行エンジン１１２６と、Ｌ２キャッシュ１１２８とを含む。少なくとも１つの実施例では、フェッチ／復号ユニット１１２２は、命令をフェッチし、そのような命令を復号し、マイクロ・オペレーションを生成し、整数実行エンジン１１２４と浮動小数点実行エンジン１１２６とに別個のマイクロ命令をディスパッチする。少なくとも１つの実施例では、フェッチ／復号ユニット１１２２は、同時に、あるマイクロ命令を整数実行エンジン１１２４にディスパッチし、別のマイクロ命令を浮動小数点実行エンジン１１２６にディスパッチすることができる。少なくとも１つの実施例では、整数実行エンジン１１２４は、限定はしないが、整数及びメモリ演算を実行する。少なくとも１つの実施例では、浮動小数点エンジン１１２６は、限定はしないが、浮動小数点及びベクトル演算を実行する。少なくとも１つの実施例では、フェッチ復号ユニット１１２２は、整数実行エンジン１１２４と浮動小数点実行エンジン１１２６の両方を置き換える単一の実行エンジンに、マイクロ命令をディスパッチする。

【0069】

少なくとも１つの実施例では、ｉがコア１１２０の特定のインスタンスを表す整数である、各コア１１２０（ｉ）は、コア１１２０（ｉ）中に含まれるＬ２キャッシュ１１２８（ｉ）にアクセスし得る。少なくとも１つの実施例では、ｊがコア複合体１１１０の特定のインスタンスを表す整数である、コア複合体１１１０（ｊ）中に含まれる各コア１１２０は、コア複合体１１１０（ｊ）中に含まれるＬ３キャッシュ１１３０（ｊ）を介して、コア複合体１１１０（ｊ）中に含まれる他のコア１１２０に接続される。少なくとも１つの実施例では、ｊがコア複合体１１１０の特定のインスタンスを表す整数である、コア複合体１１１０（ｊ）中に含まれるコア１１２０は、コア複合体１１１０（ｊ）中に含まれるＬ３キャッシュ１１３０（ｊ）のすべてにアクセスすることができる。少なくとも１つの実施例では、Ｌ３キャッシュ１１３０は、限定はしないが、任意の数のスライスを含み得る。

【0070】

少なくとも１つの実施例では、グラフィックス複合体１１４０は、高度並列様式でコンピュート動作を実施するように構成され得る。少なくとも１つの実施例では、グラフィックス複合体１１４０は、描画コマンド、ピクセル動作、幾何学的算出、及びディスプレイに画像をレンダリングすることに関連する他の動作など、グラフィックス・パイプライン動作を実行するように構成される。少なくとも１つの実施例では、グラフィックス複合体１１４０は、グラフィックに関係しない動作を実行するように構成される。少なくとも１つの実施例では、グラフィックス複合体１１４０は、グラフィックに関係する動作とグラフィックに関係しない動作の両方を実行するように構成される。

【0071】

少なくとも１つの実施例では、グラフィックス複合体１１４０は、限定はしないが、任意の数のコンピュート・ユニット１１５０と、Ｌ２キャッシュ１１４２とを含む。少なくとも１つの実施例では、コンピュート・ユニット１１５０は、Ｌ２キャッシュ１１４２を共有する。少なくとも１つの実施例では、Ｌ２キャッシュ１１４２は区分けされる。少なくとも１つの実施例では、グラフィックス複合体１１４０は、限定はしないが、任意の数のコンピュート・ユニット１１５０と、（０を含む）任意の数及びタイプのキャッシュとを含む。少なくとも１つの実施例では、グラフィックス複合体１１４０は、限定はしないが、任意の量の専用グラフィックス・ハードウェアを含む。

【0072】

少なくとも１つの実施例では、各コンピュート・ユニット１１５０は、限定はしないが、任意の数のＳＩＭＤユニット１１５２と、共有メモリ１１５４とを含む。少なくとも１つの実施例では、各ＳＩＭＤユニット１１５２は、ＳＩＭＤアーキテクチャを実装し、動作を並列に実施するように構成される。少なくとも１つの実施例では、各コンピュート・ユニット１１５０は、任意の数のスレッド・ブロックを実行し得るが、各スレッド・ブロックは、単一のコンピュート・ユニット１１５０上で実行する。少なくとも１つの実施例では、スレッド・ブロックは、限定はしないが、任意の数の実行のスレッドを含む。少なくとも１つの実施例では、ワークグループは、スレッド・ブロックである。少なくとも１つの実施例では、各ＳＩＭＤユニット１１５２は、異なるワープを実行する。少なくとも１つの実施例では、ワープは、スレッドのグループ（たとえば、１６個のスレッド）であり、ここで、ワープ中の各スレッドは、単一のスレッド・ブロックに属し、命令の単一のセットに基づいて、データの異なるセットを処理するように構成される。少なくとも１つの実施例では、ワープ中の１つ又は複数のスレッドを無効にするために、プレディケーションが使用され得る。少なくとも１つの実施例では、レーンはスレッドである。少なくとも１つの実施例では、ワーク・アイテムはスレッドである。少なくとも１つの実施例では、ウェーブフロントはワープである。少なくとも１つの実施例では、スレッド・ブロック中の異なるウェーブフロントは、互いに同期し、共有メモリ１１５４を介して通信し得る。

【0073】

少なくとも１つの実施例では、ファブリック１１６０は、コア複合体１１１０、グラフィックス複合体１１４０、Ｉ／Ｏインターフェース１１７０、メモリ・コントローラ１１８０、ディスプレイ・コントローラ１１９２、及びマルチメディア・エンジン１１９４にわたるデータ及び制御送信を容易にするシステム相互接続である。少なくとも１つの実施例では、ＡＰＵ１１００は、限定はしないが、ファブリック１１６０に加えて又はそれの代わりに、任意の量及びタイプのシステム相互接続を含み得、それは、ＡＰＵ１１００の内部又は外部にあり得る、任意の数及びタイプの直接又は間接的にリンクされた構成要素にわたるデータ及び制御送信を容易にする。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１１７０は、任意の数及びタイプのＩ／Ｏインターフェース（たとえば、ＰＣＩ、ＰＣＩ－Ｅｘｔｅｎｄｅｄ（「ＰＣＩ－Ｘ」）、ＰＣＩｅ、ギガビット・イーサネット（「ＧＢＥ」：ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ）、ＵＳＢなど）を表す。少なくとも１つの実施例では、様々なタイプの周辺デバイスがＩ／Ｏインターフェース１１７０に結合される。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１１７０に結合される周辺デバイスは、限定はしないが、キーボード、マウス、プリンタ、スキャナ、ジョイスティック又は他のタイプのゲーム・コントローラ、メディア記録デバイス、外部ストレージ・デバイス、ネットワーク・インターフェース・カードなどを含み得る。

【0074】

少なくとも１つの実施例では、ディスプレイ・コントローラＡＭＤ９２は、液晶ディスプレイ（「ＬＣＤ」：ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）デバイスなど、１つ又は複数のディスプレイ・デバイス上に画像を表示する。少なくとも１つの実施例では、マルチメディア・エンジン１１９４は、限定はしないが、ビデオ・デコーダ、ビデオ・エンコーダ、画像信号プロセッサなど、マルチメディアに関係する任意の量及びタイプの回路要素を含む。少なくとも１つの実施例では、メモリ・コントローラ１１８０は、ＡＰＵ１１００と統一システム・メモリ１１９０との間のデータ転送を容易にする。少なくとも１つの実施例では、コア複合体１１１０とグラフィックス複合体１１４０とは、統一システム・メモリ１１９０を共有する。

【0075】

少なくとも１つの実施例では、ＡＰＵ１１００は、限定はしないが、１つの構成要素に専用であるか又は複数の構成要素の間で共有され得る、任意の量及びタイプのメモリ・コントローラ１１８０及びメモリ・デバイス（たとえば、共有メモリ１１５４）を含む、メモリ・サブシステムを実装する。少なくとも１つの実施例では、ＡＰＵ１１００は、限定はしないが、１つ又は複数のキャッシュ・メモリ（たとえば、Ｌ２キャッシュ１２２８、Ｌ３キャッシュ１１３０、及びＬ２キャッシュ１１４２）を含む、キャッシュ・サブシステムを実装し、１つ又は複数のキャッシュ・メモリは、各々、任意の数の構成要素（たとえば、コア１１２０、コア複合体１１１０、ＳＩＭＤユニット１１５２、コンピュート・ユニット１１５０、及びグラフィックス複合体１１４０）に対してプライベートであるか、又は任意の数の構成要素間で共有され得る。

【0076】

図１２は、少なくとも１つの実施例による、ＣＰＵ１２００を示す。少なくとも１つの実施例では、ＣＰＵ１２００は、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＣＰＵ１２００は、アプリケーション・プログラムを実行するように構成され得る。少なくとも１つの実施例では、ＣＰＵ１２００は、オペレーティング・システムなど、メイン制御ソフトウェアを実行するように構成される。少なくとも１つの実施例では、ＣＰＵ１２００は、外部ＧＰＵ（図示せず）の動作を制御するコマンドを発行する。少なくとも１つの実施例では、ＣＰＵ１２００は、ＣＵＤＡソース・コードから導出されたホスト実行可能コードを実行するように構成され得、外部ＧＰＵは、そのようなＣＵＤＡソース・コードから導出されたデバイス実行可能コードを実行するように構成され得る。少なくとも１つの実施例では、ＣＰＵ１２００は、限定はしないが、任意の数のコア複合体１２１０と、ファブリック１２６０と、Ｉ／Ｏインターフェース１２７０と、メモリ・コントローラ１２８０とを含む。

【0077】

少なくとも１つの実施例では、コア複合体１２１０は、限定はしないが、コア１２２０（１）～１２２０（４）と、Ｌ３キャッシュ１２３０とを含む。少なくとも１つの実施例では、コア複合体１２１０は、限定はしないが、任意の数のコア１２２０と、任意の数及びタイプのキャッシュとを、任意の組合せで含み得る。少なくとも１つの実施例では、コア１２２０は、特定のＩＳＡの命令を実行するように構成される。少なくとも１つの実施例では、各コア１２２０はＣＰＵコアである。

【0078】

少なくとも１つの実施例では、各コア１２２０は、限定はしないが、フェッチ／復号ユニット１２２２と、整数実行エンジン１２２４と、浮動小数点実行エンジン１２２６と、Ｌ２キャッシュ１２２８とを含む。少なくとも１つの実施例では、フェッチ／復号ユニット１２２２は、命令をフェッチし、そのような命令を復号し、マイクロ・オペレーションを生成し、整数実行エンジン１２２４と浮動小数点実行エンジン１２２６とに別個のマイクロ命令をディスパッチする。少なくとも１つの実施例では、フェッチ／復号ユニット１２２２は、同時に、あるマイクロ命令を整数実行エンジン１２２４にディスパッチし、別のマイクロ命令を浮動小数点実行エンジン１２２６にディスパッチすることができる。少なくとも１つの実施例では、整数実行エンジン１２２４は、限定はしないが、整数及びメモリ演算を実行する。少なくとも１つの実施例では、浮動小数点エンジン１２２６は、限定はしないが、浮動小数点及びベクトル演算を実行する。少なくとも１つの実施例では、フェッチ復号ユニット１２２２は、整数実行エンジン１２２４と浮動小数点実行エンジン１２２６の両方を置き換える単一の実行エンジンに、マイクロ命令をディスパッチする。

【0079】

少なくとも１つの実施例では、ｉがコア１２２０の特定のインスタンスを表す整数である、各コア１２２０（ｉ）は、コア１２２０（ｉ）中に含まれるＬ２キャッシュ１２２８（ｉ）にアクセスし得る。少なくとも１つの実施例では、ｊがコア複合体１２１０の特定のインスタンスを表す整数である、コア複合体１２１０（ｊ）中に含まれる各コア１２２０は、コア複合体１２１０（ｊ）中に含まれるＬ３キャッシュ１２３０（ｊ）を介して、コア複合体１２１０（ｊ）中の他のコア１２２０に接続される。少なくとも１つの実施例では、ｊがコア複合体１２１０の特定のインスタンスを表す整数である、コア複合体１２１０（ｊ）中に含まれるコア１２２０は、コア複合体１２１０（ｊ）中に含まれるＬ３キャッシュ１２３０（ｊ）のすべてにアクセスすることができる。少なくとも１つの実施例では、Ｌ３キャッシュ１２３０は、限定はしないが、任意の数のスライスを含み得る。

【0080】

少なくとも１つの実施例では、ファブリック１２６０は、コア複合体１２１０（１）～１２１０（Ｎ）（ここで、Ｎは０よりも大きい整数である）、Ｉ／Ｏインターフェース１２７０、及びメモリ・コントローラ１２８０にわたるデータ及び制御送信を容易にするシステム相互接続である。少なくとも１つの実施例では、ＣＰＵ１２００は、限定はしないが、ファブリック１２６０に加えて又はそれの代わりに、任意の量及びタイプのシステム相互接続を含み得、それは、ＣＰＵ１２００の内部又は外部にあり得る、任意の数及びタイプの直接又は間接的にリンクされた構成要素にわたるデータ及び制御送信を容易にする。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１２７０は、任意の数及びタイプのＩ／Ｏインターフェース（たとえば、ＰＣＩ、ＰＣＩ－Ｘ、ＰＣＩｅ、ＧＢＥ、ＵＳＢなど）を表す。少なくとも１つの実施例では、様々なタイプの周辺デバイスがＩ／Ｏインターフェース１２７０に結合される。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１２７０に結合される周辺デバイスは、限定はしないが、ディスプレイ、キーボード、マウス、プリンタ、スキャナ、ジョイスティック又は他のタイプのゲーム・コントローラ、メディア記録デバイス、外部ストレージ・デバイス、ネットワーク・インターフェース・カードなどを含み得る。

【0081】

少なくとも１つの実施例では、メモリ・コントローラ１２８０は、ＣＰＵ１２００とシステム・メモリ１２９０との間のデータ転送を容易にする。少なくとも１つの実施例では、コア複合体１２１０とグラフィックス複合体１２４０とは、システム・メモリ１２９０を共有する。少なくとも１つの実施例では、ＣＰＵ１２００は、限定はしないが、１つの構成要素に専用であるか又は複数の構成要素の間で共有され得る、任意の量及びタイプのメモリ・コントローラ１２８０及びメモリ・デバイスを含む、メモリ・サブシステムを実装する。少なくとも１つの実施例では、ＣＰＵ１２００は、限定はしないが、１つ又は複数のキャッシュ・メモリ（たとえば、Ｌ２キャッシュ１２２８及びＬ３キャッシュ１２３０）を含む、キャッシュ・サブシステムを実装し、１つ又は複数のキャッシュ・メモリは、各々、任意の数の構成要素（たとえば、コア１２２０及びコア複合体１２１０）に対してプライベートであるか、又は任意の数の構成要素間で共有され得る。

【0082】

図１３は、少なくとも１つの実施例による、例示的なアクセラレータ統合スライス１３９０を示す。本明細書で使用される「スライス」は、アクセラレータ統合回路の処理リソースの指定部分を備える。少なくとも１つの実施例では、アクセラレータ統合回路は、グラフィックス加速モジュール中に含まれる複数のグラフィックス処理エンジンの代わりに、キャッシュ管理、メモリ・アクセス、コンテキスト管理、及び割込み管理サービスを提供する。グラフィックス処理エンジンは、各々、別個のＧＰＵを備え得る。代替的に、グラフィックス処理エンジンは、ＧＰＵ内に、グラフィックス実行ユニット、メディア処理エンジン（たとえば、ビデオ・エンコーダ／デコーダ）、サンプラ、及びｂｌｉｔエンジンなど、異なるタイプのグラフィックス処理エンジンを備え得る。少なくとも１つの実施例では、グラフィックス加速モジュールは、複数のグラフィックス処理エンジンをもつＧＰＵであり得る。少なくとも１つの実施例では、グラフィックス処理エンジンは、共通のパッケージ、ライン・カード、又はチップ上に組み込まれた個々のＧＰＵであり得る。

【0083】

システム・メモリ１３１４内のアプリケーション実効アドレス空間１３８２は、プロセス要素１３８３を記憶する。一実施例では、プロセス要素１３８３は、プロセッサ１３０７上で実行されるアプリケーション１３８０からのＧＰＵ呼出し１３８１に応答して、記憶される。プロセス要素１３８３は、対応するアプリケーション１３８０のプロセス状態を含んでいる。プロセス要素１３８３に含まれているワーク記述子（「ＷＤ」：ｗｏｒｋ ｄｅｓｃｒｉｐｔｏｒ）１３８４は、アプリケーションによって要求される単一のジョブであり得るか、又はジョブのキューに対するポインタを含んでいることがある。少なくとも１つの実施例では、ＷＤ１３８４は、アプリケーション実効アドレス空間１３８２におけるジョブ要求キューに対するポインタである。

【0084】

グラフィックス加速モジュール１３４６及び／又は個々のグラフィックス処理エンジンは、システム中のプロセスのすべて又はサブセットによって共有され得る。少なくとも１つの実施例では、プロセス状態を設定し、ＷＤ１３８４をグラフィックス加速モジュール１３４６に送出して、仮想化環境中でジョブを開始するためのインフラストラクチャが、含められ得る。

【0085】

少なくとも１つの実施例では、専用プロセス・プログラミング・モデルは、実装固有である。このモデルでは、単一のプロセスが、グラフィックス加速モジュール１３４６又は個々のグラフィックス処理エンジンを所有する。グラフィックス加速モジュール１３４６が単一のプロセスによって所有されるので、ハイパーバイザは、所有パーティションについてアクセラレータ統合回路を初期化し、グラフィックス加速モジュール１３４６が割り当てられたとき、オペレーティング・システムは、所有プロセスについてアクセラレータ統合回路を初期化する。

【0086】

動作時、アクセラレータ統合スライス１３９０中のＷＤフェッチ・ユニット１３９１は、グラフィックス加速モジュール１３４６の１つ又は複数のグラフィックス処理エンジンによって行われるべきであるワークの指示を含む、次のＷＤ１３８４をフェッチする。示されているように、ＷＤ１３８４からのデータは、レジスタ１３４５に記憶され、メモリ管理ユニット（「ＭＭＵ」：ｍｅｍｏｒｙ ｍａｎａｇｅｍｅｎｔ ｕｎｉｔ）１３３９、割込み管理回路１３４７、及び／又はコンテキスト管理回路１３４８によって使用され得る。たとえば、ＭＭＵ１３３９の一実施例は、ＯＳ仮想アドレス空間１３８５内のセグメント／ページ・テーブル１３８６にアクセスするためのセグメント／ページ・ウォーク回路要素を含む。割込み管理回路１３４７は、グラフィックス加速モジュール１３４６から受信された割込みイベント（「ＩＮＴ」：ｉｎｔｅｒｒｕｐｔ）１３９２を処理し得る。グラフィックス動作を実施するとき、グラフィックス処理エンジンによって生成された実効アドレス１３９３は、ＭＭＵ１３３９によって実アドレスにトランスレートされる。

【0087】

一実施例では、レジスタ１３４５の同じセットが、各グラフィックス処理エンジン、及び／又はグラフィックス加速モジュール１３４６について複製され、ハイパーバイザ又はオペレーティング・システムによって初期化され得る。これらの複製されたレジスタの各々は、アクセラレータ統合スライス１３９０中に含められ得る。ハイパーバイザによって初期化され得る例示的なレジスタが、表１に示されている。

【表1】

【0088】

オペレーティング・システムによって初期化され得る例示的なレジスタが、表２に示されている。

【表2】

【0089】

一実施例では、各ＷＤ１３８４は、特定のグラフィックス加速モジュール１３４６及び／又は特定のグラフィックス処理エンジンに固有である。ＷＤ１３８４は、ワークを行うためにグラフィックス処理エンジンによって必要とされるすべての情報を含んでいるか、又は、ＷＤ１３８４は、完了されるべきワークのコマンド・キューをアプリケーションが設定したメモリ・ロケーションに対するポインタであり得る。

【0090】

図１４Ａ～図１４Ｂは、少なくとも１つの実施例による、例示的なグラフィックス・プロセッサを示す。少なくとも１つの実施例では、例示的なグラフィックス・プロセッサのうちのいずれかは、１つ又は複数のＩＰコアを使用して作製され得る。示されているものに加えて、少なくとも１つの実施例では、追加のグラフィックス・プロセッサ／コア、周辺インターフェース・コントローラ、又は汎用プロセッサ・コアを含む他の論理及び回路が含まれ得る。少なくとも１つの実施例では、例示的なグラフィックス・プロセッサは、ＳｏＣ内での使用のためのものである。

【0091】

図１４Ａは、少なくとも１つの実施例による、１つ又は複数のＩＰコアを使用して作製され得るＳｏＣ集積回路の例示的なグラフィックス・プロセッサ１４１０を示す。少なくとも１つの実施例では、グラフィックス・プロセッサ１４１０は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施するためにこれらのシステムと通信することができる。たとえば、グラフィックス・プロセッサ１４１０は、図１からのＧＰＵ１２０中に含まれ得る。図１４Ｂは、少なくとも１つの実施例による、１つ又は複数のＩＰコアを使用して作製され得るＳｏＣ集積回路の追加の例示的なグラフィックス・プロセッサ１４４０を示す。少なくとも１つの実施例では、図１４Ａのグラフィックス・プロセッサ１４１０は、低電力グラフィックス・プロセッサ・コアである。少なくとも１つの実施例では、図１４Ｂのグラフィックス・プロセッサ１４４０は、より高性能のグラフィックス・プロセッサ・コアである。少なくとも１つの実施例では、グラフィックス・プロセッサ１４１０、１４４０の各々は、図９のグラフィックス・プロセッサ９１０の変形態であり得る。

【0092】

少なくとも１つの実施例では、グラフィックス・プロセッサ１４１０は、頂点プロセッサ１４０５と、１つ又は複数のフラグメント・プロセッサ１４１５Ａ～１４１５Ｎ（たとえば、１４１５Ａ、１４１５Ｂ、１４１５Ｃ、１４１５Ｄ～１４１５Ｎ－１、及び１４１５Ｎ）とを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ１４１０は、別個の論理を介して異なるシェーダ・プログラムを実行することができ、それにより、頂点プロセッサ１４０５は、頂点シェーダ・プログラムのための動作を実行するように最適化され、１つ又は複数のフラグメント・プロセッサ１４１５Ａ～１４１５Ｎは、フラグメント又はピクセル・シェーダ・プログラムのためのフラグメント（たとえば、ピクセル）シェーディング動作を実行する。少なくとも１つの実施例では、頂点プロセッサ１４０５は、３Ｄグラフィックス・パイプラインの頂点処理段階を実施し、プリミティブ及び頂点データを生成する。少なくとも１つの実施例では、（１つ又は複数の）フラグメント・プロセッサ１４１５Ａ～１４１５Ｎは、頂点プロセッサ１４０５によって生成されたプリミティブ及び頂点データを使用して、ディスプレイ・デバイス上に表示されるフレームバッファを作り出す。少なくとも１つの実施例では、（１つ又は複数の）フラグメント・プロセッサ１４１５Ａ～１４１５Ｎは、ＯｐｅｎＧＬ ＡＰＩにおいて提供されるようなフラグメント・シェーダ・プログラムを実行するように最適化され、ＯｐｅｎＧＬ ＡＰＩは、Ｄｉｒｅｃｔ ３Ｄ ＡＰＩにおいて提供されるようなピクセル・シェーダ・プログラムと同様の動作を実施するために使用され得る。

【0093】

少なくとも１つの実施例では、グラフィックス・プロセッサ１４１０は、追加として、１つ又は複数のＭＭＵ１４２０Ａ～１４２０Ｂと、（１つ又は複数の）キャッシュ１４２５Ａ～１４２５Ｂと、（１つ又は複数の）回路相互接続１４３０Ａ～１４３０Ｂとを含む。少なくとも１つの実施例では、１つ又は複数のＭＭＵ１４２０Ａ～１４２０Ｂは、頂点プロセッサ１４０５及び／又は（１つ又は複数の）フラグメント・プロセッサ１４１５Ａ～１４１５Ｎを含む、グラフィックス・プロセッサ１４１０のための仮想－物理アドレス・マッピングを提供し、それらは、１つ又は複数のキャッシュ１４２５Ａ～１４２５Ｂに記憶された頂点又は画像／テクスチャ・データに加えて、メモリに記憶された頂点又は画像／テクスチャ・データを参照し得る。少なくとも１つの実施例では、１つ又は複数のＭＭＵ１４２０Ａ～１４２０Ｂは、図９の１つ又は複数のアプリケーション・プロセッサ９０５、画像プロセッサ９１５、及び／又はビデオ・プロセッサ９２０に関連する１つ又は複数のＭＭＵを含む、システム内の他のＭＭＵと同期され得、それにより、各プロセッサ９０５～９２０は、共有又は統一仮想メモリ・システムに参加することができる。少なくとも１つの実施例では、１つ又は複数の回路相互接続１４３０Ａ～１４３０Ｂは、グラフィックス・プロセッサ１４１０が、ＳｏＣの内部バスを介して又は直接接続を介してのいずれかで、ＳｏＣ内の他のＩＰコアとインターフェースすることを可能にする。

【0094】

少なくとも１つの実施例では、グラフィックス・プロセッサ１４４０は、図１４Ａのグラフィックス・プロセッサ１４１０の１つ又は複数のＭＭＵ１４２０Ａ～１４２０Ｂと、キャッシュ１４２５Ａ～１４２５Ｂと、回路相互接続１４３０Ａ～１４３０Ｂとを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ１４４０は、１つ又は複数のシェーダ・コア１４５５Ａ～１４５５Ｎ（たとえば、１４５５Ａ、１４５５Ｂ、１４５５Ｃ、１４５５Ｄ、１４５５Ｅ、１４５５Ｆ～１４５５Ｎ－１、及び１４５５Ｎ）を含み、１つ又は複数のシェーダ・コア１４５５Ａ～１４５５Ｎは、単一のコア、又はタイプ、又はコアが、頂点シェーダ、フラグメント・シェーダ、及び／又はコンピュート・シェーダを実装するためのシェーダ・プログラム・コードを含むすべてのタイプのプログラマブル・シェーダ・コードを実行することができる統一シェーダ・コア・アーキテクチャを提供する。少なくとも１つの実施例では、シェーダ・コアの数は変動することができる。少なくとも１つの実施例では、グラフィックス・プロセッサ１４４０は、１つ又は複数のシェーダ・コア１４５５Ａ～１４５５Ｎに実行スレッドをディスパッチするためのスレッド・ディスパッチャとして作用するコア間タスク・マネージャ１４４５と、たとえばシーン内のローカル空間コヒーレンスを利用するため、又は内部キャッシュの使用を最適化するために、シーンについてのレンダリング動作が画像空間において下位区分される、タイル・ベースのレンダリングのためのタイリング動作を加速するためのタイリング・ユニット１４５８とを含む。

【0095】

図１５Ａは、少なくとも１つの実施例による、グラフィックス・コア１５００を示す。少なくとも１つの実施例では、グラフィックス・コア１５００は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施するためにこれらのシステムと通信することができる。たとえば、グラフィックス・コア１５００は、図１からのＧＰＵコア１２５、１３０、及び１３５であり得る。少なくとも１つの実施例では、グラフィックス・コア１５００は、図９のグラフィックス・プロセッサ９１０内に含まれ得る。少なくとも１つの実施例では、グラフィックス・コア１５００は、図１４Ｂの場合のような統一シェーダ・コア１４５５Ａ～１４５５Ｎであり得る。少なくとも１つの実施例では、グラフィックス・コア１５００は、共有命令キャッシュ１５０２と、テクスチャ・ユニット１５１８と、キャッシュ／共有メモリ１５２０とを含み、それらは、グラフィックス・コア１５００内の実行リソースに共通である。少なくとも１つの実施例では、グラフィックス・コア１５００は、複数のスライス１５０１Ａ～１５０１Ｎ、又は各コアについてのパーティションを含むことができ、グラフィックス・プロセッサは、グラフィックス・コア１５００の複数のインスタンスを含むことができる。スライス１５０１Ａ～１５０１Ｎは、ローカル命令キャッシュ１５０４Ａ～１５０４Ｎと、スレッド・スケジューラ１５０６Ａ～１５０６Ｎと、スレッド・ディスパッチャ１５０８Ａ～１５０８Ｎと、レジスタのセット１５１０Ａ～１５１０Ｎとを含むサポート論理を含むことができる。少なくとも１つの実施例では、スライス１５０１Ａ～１５０１Ｎは、追加機能ユニット（「ＡＦＵ」：ａｄｄｉｔｉｏｎａｌ ｆｕｎｃｔｉｏｎ ｕｎｉｔ）１５１２Ａ～１５１２Ｎ、浮動小数点ユニット（「ＦＰＵ」：ｆｌｏａｔｉｎｇ－ｐｏｉｎｔ ｕｎｉｔ）１５１４Ａ～１５１４Ｎ、整数算術論理ユニット（「ＡＬＵ」：ｉｎｔｅｇｅｒ ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１５１６～１５１６Ｎ、アドレス算出ユニット（「ＡＣＵ」：ａｄｄｒｅｓｓ ｃｏｍｐｕｔａｔｉｏｎａｌ ｕｎｉｔ）１５１３Ａ～１５１３Ｎ、倍精度浮動小数点ユニット（「ＤＰＦＰＵ」：ｄｏｕｂｌｅ－ｐｒｅｃｉｓｉｏｎ ｆｌｏａｔｉｎｇ－ｐｏｉｎｔ ｕｎｉｔ）１５１５Ａ～１５１５Ｎ、及び行列処理ユニット（「ＭＰＵ」：ｍａｔｒｉｘ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１５１７Ａ～１５１７Ｎのセットを含むことができる。

【0096】

少なくとも１つの実施例では、ＦＰＵ１５１４Ａ～１５１４Ｎは、単精度（３２ビット）及び半精度（１６ビット）の浮動小数点演算を実施することができ、ＤＰＦＰＵ１５１５Ａ～１５１５Ｎは、倍精度（６４ビット）の浮動小数点演算を実施する。少なくとも１つの実施例では、ＡＬＵ１５１６Ａ～１５１６Ｎは、８ビット、１６ビット、及び３２ビットの精度で可変精度整数演算を実施することができ、混合精度演算のために構成され得る。少なくとも１つの実施例では、ＭＰＵ１５１７Ａ～１５１７Ｎも、半精度浮動小数点演算と８ビット整数演算とを含む、混合精度行列演算のために構成され得る。少なくとも１つの実施例では、ＭＰＵ１５１７～１５１７Ｎは、加速汎用行列－行列乗算（「ＧＥＭＭ」：ｇｅｎｅｒａｌ ｍａｔｒｉｘ ｔｏ ｍａｔｒｉｘ ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）のサポートを可能にすることを含む、ＣＵＤＡプログラムを加速するための様々な行列演算を実施することができる。少なくとも１つの実施例では、ＡＦＵ１５１２Ａ～１５１２Ｎは、三角関数演算（たとえば、サイン、コサインなど）を含む、浮動小数点ユニット又は整数ユニットによってサポートされていない追加の論理演算を実施することができる。

【0097】

図１５Ｂは、少なくとも１つの実施例による、汎用グラフィックス処理ユニット（「ＧＰＧＰＵ」：ｇｅｎｅｒａｌ－ｐｕｒｐｏｓｅ ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１５３０を示す。少なくとも１つの実施例では、ＧＰＧＰＵ１５３０は、高度並列であり、マルチチップ・モジュール上での導入に好適である。少なくとも１つの実施例では、ＧＰＧＰＵ１５３０は、高度並列コンピュート動作がＧＰＵのアレイによって実施されることを可能にするように構成され得る。少なくとも１つの実施例では、ＧＰＧＰＵ１５３０は、ＣＵＤＡプログラムのための実行時間を改善するためにマルチＧＰＵクラスタを作成するために、ＧＰＧＰＵ１５３０の他のインスタンスに直接リンクされ得る。少なくとも１つの実施例では、ＧＰＧＰＵ１５３０は、ホスト・プロセッサとの接続を可能にするためのホスト・インターフェース１５３２を含む。少なくとも１つの実施例では、ホスト・インターフェース１５３２は、ＰＣＩｅインターフェースである。少なくとも１つの実施例では、ホスト・インターフェース１５３２は、ベンダー固有の通信インターフェース又は通信ファブリックであり得る。少なくとも１つの実施例では、ＧＰＧＰＵ１５３０は、ホスト・プロセッサからコマンドを受信し、グローバル・スケジューラ１５３４を使用して、それらのコマンドに関連する実行スレッドを、コンピュート・クラスタ１５３６Ａ～１５３６Ｈのセットに分散させる。少なくとも１つの実施例では、コンピュート・クラスタ１５３６Ａ～１５３６Ｈは、キャッシュ・メモリ１５３８を共有する。少なくとも１つの実施例では、キャッシュ・メモリ１５３８は、コンピュート・クラスタ１５３６Ａ～１５３６Ｈ内のキャッシュ・メモリのためのより高レベルのキャッシュとして働くことができる。

【0098】

少なくとも１つの実施例では、ＧＰＧＰＵ１５３０は、メモリ・コントローラ１５４２Ａ～１５４２Ｂのセットを介してコンピュート・クラスタ１５３６Ａ～１５３６Ｈと結合されたメモリ１５４４Ａ～１５４４Ｂを含む。少なくとも１つの実施例では、メモリ１５４４Ａ～１５４４Ｂは、ＤＲＡＭ、又は、グラフィックス・ダブル・データ・レート（「ＧＤＤＲ」：ｇｒａｐｈｉｃｓ ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）メモリを含む同期グラフィックス・ランダム・アクセス・メモリ（「ＳＧＲＡＭ」：ｓｙｎｃｈｒｏｎｏｕｓ ｇｒａｐｈｉｃｓ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などのグラフィックス・ランダム・アクセス・メモリを含む、様々なタイプのメモリ・デバイスを含むことができる。

【0099】

少なくとも１つの実施例では、コンピュート・クラスタ１５３６Ａ～１５３６Ｈは、各々、図１５Ａのグラフィックス・コア１５００などのグラフィックス・コアのセットを含み、グラフィックス・コアのセットは、ＣＵＤＡプログラムに関連する算出に適したものを含む、様々な精度で算出動作を実施することができる複数のタイプの整数及び浮動小数点論理ユニットを含むことができる。たとえば、少なくとも１つの実施例では、コンピュート・クラスタ１５３６Ａ～１５３６Ｈの各々における浮動小数点ユニットの少なくともサブセットは、１６ビット又は３２ビットの浮動小数点演算を実施するように構成され得、浮動小数点ユニットの異なるサブセットは、６４ビットの浮動小数点演算を実施するように構成され得る。

【0100】

少なくとも１つの実施例では、ＧＰＧＰＵ１５３０の複数のインスタンスは、コンピュート・クラスタとして動作するように構成され得る。コンピュート・クラスタ１５３６Ａ～１５３６Ｈは、同期及びデータ交換のための任意の技術的に実現可能な通信技法を実装し得る。少なくとも１つの実施例では、ＧＰＧＰＵ１５３０の複数のインスタンスは、ホスト・インターフェース１５３２を介して通信する。少なくとも１つの実施例では、ＧＰＧＰＵ１５３０は、Ｉ／Ｏハブ１５３９を含み、Ｉ／Ｏハブ１５３９は、ＧＰＧＰＵ１５３０を、ＧＰＧＰＵ１５３０の他のインスタンスへの直接接続を可能にするＧＰＵリンク１５４０と結合する。少なくとも１つの実施例では、ＧＰＵリンク１５４０は、ＧＰＧＰＵ１５３０の複数のインスタンス間での通信及び同期を可能にする専用ＧＰＵ－ＧＰＵブリッジに結合される。少なくとも１つの実施例では、ＧＰＵリンク１５４０は、他のＧＰＧＰＵ１５３０又は並列プロセッサにデータを送信及び受信するために高速相互接続と結合する。少なくとも１つの実施例では、ＧＰＧＰＵ１５３０の複数のインスタンスは、別個のデータ処理システムに位置し、ホスト・インターフェース１５３２を介してアクセス可能であるネットワーク・デバイスを介して通信する。少なくとも１つの実施例では、ＧＰＵリンク１５４０は、ホスト・インターフェース１５３２に加えて、又はその代替として、ホスト・プロセッサへの接続を可能にするように構成され得る。少なくとも１つの実施例では、ＧＰＧＰＵ１５３０は、ＣＵＤＡプログラムを実行するように構成され得る。

【0101】

図１６Ａは、少なくとも１つの実施例による、並列プロセッサ１６００を示す。少なくとも１つの実施例では、並列プロセッサ１６００は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施するためにこれらのシステムと通信することができる。たとえば、並列プロセッサ１６００は、図１からのＧＰＵ１２０であり得る。少なくとも１つの実施例では、並列プロセッサ１６００の様々な構成要素は、プログラマブル・プロセッサ、特定用途向け集積回路（「ＡＳＩＣ」：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、又はＦＰＧＡなど、１つ又は複数の集積回路デバイスを使用して実装され得る。

【0102】

少なくとも１つの実施例では、並列プロセッサ１６００は並列処理ユニット１６０２を含む。少なくとも１つの実施例では、並列処理ユニット１６０２は、並列処理ユニット１６０２の他のインスタンスを含む、他のデバイスとの通信を可能にするＩ／Ｏユニット１６０４を含む。少なくとも１つの実施例では、Ｉ／Ｏユニット１６０４は、他のデバイスに直接接続され得る。少なくとも１つの実施例では、Ｉ／Ｏユニット１６０４は、メモリ・ハブ１６０５など、ハブ又はスイッチ・インターフェースの使用を介して他のデバイスと接続する。少なくとも１つの実施例では、メモリ・ハブ１６０５とＩ／Ｏユニット１６０４との間の接続は、通信リンクを形成する。少なくとも１つの実施例では、Ｉ／Ｏユニット１６０４は、ホスト・インターフェース１６０６及びメモリ・クロスバー１６１６と接続し、ホスト・インターフェース１６０６は、処理動作を実施することを対象とするコマンドを受信し、メモリ・クロスバー１６１６は、メモリ動作を実施することを対象とするコマンドを受信する。

【0103】

少なくとも１つの実施例では、ホスト・インターフェース１６０６が、Ｉ／Ｏユニット１６０４を介してコマンド・バッファを受信したとき、ホスト・インターフェース１６０６は、それらのコマンドを実施するためのワーク動作をフロント・エンド１６０８に向けることができる。少なくとも１つの実施例では、フロント・エンド１６０８はスケジューラ１６１０と結合し、スケジューラ１６１０は、コマンド又は他のワーク・アイテムを処理アレイ１６１２に分散させるように構成される。少なくとも１つの実施例では、スケジューラ１６１０は、処理アレイ１６１２にタスクが分散される前に、処理アレイ１６１２が適切に構成され、有効な状態にあることを確実にする。少なくとも１つの実施例では、スケジューラ１６１０は、マイクロコントローラ上で実行しているファームウェア論理を介して実装される。少なくとも１つの実施例では、マイクロコントローラ実装スケジューラ１６１０は、複雑なスケジューリング及びワーク分散動作を、粗い粒度及び細かい粒度において実施するように構成可能であり、処理アレイ１６１２上で実行しているスレッドの迅速なプリエンプション及びコンテキスト切替えを可能にする。少なくとも１つの実施例では、ホスト・ソフトウェアは、処理アレイ１６１２上でのスケジューリングのためのワークロードを、複数のグラフィックス処理ドアベルのうちの１つを介して証明することができる。少なくとも１つの実施例では、ワークロードは、次いで、スケジューラ１６１０を含むマイクロコントローラ内のスケジューラ１６１０論理によって、処理アレイ１６１２にわたって自動的に分散され得る。

【0104】

少なくとも１つの実施例では、処理アレイ１６１２は、最高「Ｎ」個のクラスタ（たとえば、クラスタ１６１４Ａ、クラスタ１６１４Ｂ～クラスタ１６１４Ｎ）を含むことができる。少なくとも１つの実施例では、処理アレイ１６１２の各クラスタ１６１４Ａ～１６１４Ｎは、多数の同時スレッドを実行することができる。少なくとも１つの実施例では、スケジューラ１６１０は、様々なスケジューリング及び／又はワーク分散アルゴリズムを使用して処理アレイ１６１２のクラスタ１６１４Ａ～１６１４Ｎにワークを割り振ることができ、それらのアルゴリズムは、プログラム又は算出の各タイプについて生じるワークロードに応じて変動し得る。少なくとも１つの実施例では、スケジューリングは、スケジューラ１６１０によって動的に対処され得るか、又は処理アレイ１６１２による実行のために構成されたプログラム論理のコンパイル中に、コンパイラ論理によって部分的に支援され得る。少なくとも１つの実施例では、処理アレイ１６１２の異なるクラスタ１６１４Ａ～１６１４Ｎは、異なるタイプのプログラムを処理するために、又は異なるタイプの算出を実施するために割り振られ得る。

【0105】

少なくとも１つの実施例では、処理アレイ１６１２は、様々なタイプの並列処理動作を実施するように構成され得る。少なくとも１つの実施例では、処理アレイ１６１２は、汎用並列コンピュート動作を実施するように構成される。たとえば、少なくとも１つの実施例では、処理アレイ１６１２は、ビデオ及び／又はオーディオ・データをフィルタリングすること、物理動作を含むモデリング動作を実施すること、及びデータ変換を実施することを含む処理タスクを実行するための論理を含むことができる。

【0106】

少なくとも１つの実施例では、処理アレイ１６１２は、並列グラフィックス処理動作を実施するように構成される。少なくとも１つの実施例では、処理アレイ１６１２は、限定はしないが、テクスチャ動作を実施するためのテクスチャ・サンプリング論理、並びにテッセレーション論理及び他の頂点処理論理を含む、そのようなグラフィックス処理動作の実行をサポートするための追加の論理を含むことができる。少なくとも１つの実施例では、処理アレイ１６１２は、限定はしないが、頂点シェーダ、テッセレーション・シェーダ、ジオメトリ・シェーダ、及びピクセル・シェーダなど、グラフィックス処理関係シェーダ・プログラムを実行するように構成され得る。少なくとも１つの実施例では、並列処理ユニット１６０２は、処理のためにＩ／Ｏユニット１６０４を介してシステム・メモリからデータを転送することができる。少なくとも１つの実施例では、処理中に、転送されたデータは、処理中にオンチップ・メモリ（たとえば、並列プロセッサ・メモリ１６２２）に記憶され、次いでシステム・メモリに書き戻され得る。

【0107】

少なくとも１つの実施例では、並列処理ユニット１６０２がグラフィックス処理を実施するために使用されるとき、スケジューラ１６１０は、処理アレイ１６１２の複数のクラスタ１６１４Ａ～１６１４Ｎへのグラフィックス処理動作の分散をより良く可能にするために、処理ワークロードをほぼ等しいサイズのタスクに分割するように構成され得る。少なくとも１つの実施例では、処理アレイ１６１２の部分は、異なるタイプの処理を実施するように構成され得る。たとえば、少なくとも１つの実施例では、表示のために、レンダリングされた画像を作り出すために、第１の部分は、頂点シェーディング及びトポロジ生成を実施するように構成され得、第２の部分は、テッセレーション及びジオメトリ・シェーディングを実施するように構成され得、第３の部分は、ピクセル・シェーディング又は他のスクリーン空間動作を実施するように構成され得る。少なくとも１つの実施例では、クラスタ１６１４Ａ～１６１４Ｎのうちの１つ又は複数によって作り出された中間データは、中間データがさらなる処理のためにクラスタ１６１４Ａ～１６１４Ｎ間で送信されることを可能にするために、バッファに記憶され得る。

【0108】

少なくとも１つの実施例では、処理アレイ１６１２は、実行されるべき処理タスクをスケジューラ１６１０を介して受信することができ、スケジューラ１６１０は、処理タスクを定義するコマンドをフロント・エンド１６０８から受信する。少なくとも１つの実施例では、処理タスクは、処理されるべきデータのインデックス、たとえば、表面（パッチ）データ、プリミティブ・データ、頂点データ、及び／又はピクセル・データ、並びに、データがどのように処理されるべきであるか（たとえば、どのプログラムが実行されるべきであるか）を定義する状態パラメータ及びコマンドを含むことができる。少なくとも１つの実施例では、スケジューラ１６１０は、タスクに対応するインデックスをフェッチするように構成され得るか、又はフロント・エンド１６０８からインデックスを受信し得る。少なくとも１つの実施例では、フロント・エンド１６０８は、入って来るコマンド・バッファ（たとえば、バッチ・バッファ、プッシュ・バッファなど）によって指定されるワークロードが始動される前に、処理アレイ１６１２が有効な状態に構成されることを確実にするように構成され得る。

【0109】

少なくとも１つの実施例では、並列処理ユニット１６０２の１つ又は複数のインスタンスの各々は、並列プロセッサ・メモリ１６２２と結合することができる。少なくとも１つの実施例では、並列プロセッサ・メモリ１６２２は、メモリ・クロスバー１６１６を介してアクセスされ得、メモリ・クロスバー１６１６は、処理アレイ１６１２並びにＩ／Ｏユニット１６０４からメモリ要求を受信することができる。少なくとも１つの実施例では、メモリ・クロスバー１６１６は、メモリ・インターフェース１６１８を介して並列プロセッサ・メモリ１６２２にアクセスすることができる。少なくとも１つの実施例では、メモリ・インターフェース１６１８は、複数のパーティション・ユニット（たとえば、パーティション・ユニット１６２０Ａ、パーティション・ユニット１６２０Ｂ～パーティション・ユニット１６２０Ｎ）を含むことができ、複数のパーティション・ユニットは、各々、並列プロセッサ・メモリ１６２２の一部分（たとえば、メモリ・ユニット）に結合することができる。少なくとも１つの実施例では、パーティション・ユニット１６２０Ａ～１６２０Ｎの数は、メモリ・ユニットの数に等しくなるように構成され、それにより、第１のパーティション・ユニット１６２０Ａは、対応する第１のメモリ・ユニット１６２４Ａを有し、第２のパーティション・ユニット１６２０Ｂは、対応するメモリ・ユニット１６２４Ｂを有し、第Ｎのパーティション・ユニット１６２０Ｎは、対応する第Ｎのメモリ・ユニット１６２４Ｎを有する。少なくとも１つの実施例では、パーティション・ユニット１６２０Ａ～１６２０Ｎの数は、メモリ・デバイスの数に等しくないことがある。

【0110】

少なくとも１つの実施例では、メモリ・ユニット１６２４Ａ～１６２４Ｎは、ＧＤＤＲメモリを含むＳＧＲＡＭなど、ＤＲＡＭ又はグラフィックス・ランダム・アクセス・メモリを含む、様々なタイプのメモリ・デバイスを含むことができる。少なくとも１つの実施例では、メモリ・ユニット１６２４Ａ～１６２４Ｎは、限定はしないが高帯域幅メモリ（「ＨＢＭ」：ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）を含む、３Ｄ積層メモリをも含み得る。少なくとも１つの実施例では、並列プロセッサ・メモリ１６２２の利用可能な帯域幅を効率的に使用するために、フレーム・バッファ又はテクスチャ・マップなどのレンダー・ターゲットが、メモリ・ユニット１６２４Ａ～１６２４Ｎにわたって記憶されて、パーティション・ユニット１６２０Ａ～１６２０Ｎが、各レンダー・ターゲットの部分を並列に書き込むことを可能にし得る。少なくとも１つの実施例では、ローカル・キャッシュ・メモリと併せてシステム・メモリを利用する統一メモリ設計に有利なように、並列プロセッサ・メモリ１６２２のローカル・インスタンスが除外され得る。

【0111】

少なくとも１つの実施例では、処理アレイ１６１２のクラスタ１６１４Ａ～１６１４Ｎのうちのいずれか１つは、並列プロセッサ・メモリ１６２２内のメモリ・ユニット１６２４Ａ～１６２４Ｎのいずれかに書き込まれることになるデータを処理することができる。少なくとも１つの実施例では、メモリ・クロスバー１６１６は、各クラスタ１６１４Ａ～１６１４Ｎの出力を、出力に対して追加の処理動作を実施することができる任意のパーティション・ユニット１６２０Ａ～１６２０Ｎに転送するか、又は別のクラスタ１６１４Ａ～１６１４Ｎに転送するように構成され得る。少なくとも１つの実施例では、各クラスタ１６１４Ａ～１６１４Ｎは、様々な外部メモリ・デバイスから読み取るか、又はそれに書き込むために、メモリ・クロスバー１６１６を通してメモリ・インターフェース１６１８と通信することができる。少なくとも１つの実施例では、メモリ・クロスバー１６１６は、Ｉ／Ｏユニット１６０４と通信するためのメモリ・インターフェース１６１８への接続、並びに、並列プロセッサ・メモリ１６２２のローカル・インスタンスへの接続を有し、これは、異なるクラスタ１６１４Ａ～１６１４Ｎ内の処理ユニットが、システム・メモリ、又は並列処理ユニット１６０２にローカルでない他のメモリと通信することを可能にする。少なくとも１つの実施例では、メモリ・クロスバー１６１６は、クラスタ１６１４Ａ～１６１４Ｎとパーティション・ユニット１６２０Ａ～１６２０Ｎとの間でトラフィック・ストリームを分離するために、仮想チャネルを使用することができる。

【0112】

少なくとも１つの実施例では、並列処理ユニット１６０２の複数のインスタンスは、単一のアドイン・カード上で提供され得るか、又は複数のアドイン・カードが相互接続され得る。少なくとも１つの実施例では、並列処理ユニット１６０２の異なるインスタンスは、異なるインスタンスが異なる数の処理コア、異なる量のローカル並列プロセッサ・メモリ、及び／又は他の構成の差を有する場合でも、相互動作するように構成され得る。たとえば、少なくとも１つの実施例では、並列処理ユニット１６０２のいくつかのインスタンスは、他のインスタンスに対してより高い精度の浮動小数点ユニットを含むことができる。少なくとも１つの実施例では、並列処理ユニット１６０２又は並列プロセッサ１６００の１つ又は複数のインスタンスを組み込んだシステムは、限定はしないが、デスクトップ、ラップトップ、又はハンドヘルド・パーソナル・コンピュータ、サーバ、ワークステーション、ゲーム・コンソール、及び／又は組み込みシステムを含む、様々な構成及びフォーム・ファクタにおいて実装され得る。

【0113】

図１６Ｂは、少なくとも１つの実施例による、処理クラスタ１６９４を示す。少なくとも１つの実施例では、処理クラスタ１６９４は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施するためにこれらのシステムと通信することができる。少なくとも１つの実施例では、処理クラスタ１６９４は、並列処理ユニット内に含まれる。少なくとも１つの実施例では、処理クラスタ１６９４は、図１６の処理クラスタ１６１４Ａ～１６１４Ｎのうちの１つである。少なくとも１つの実施例では、処理クラスタ１６９４は、多くのスレッドを並列で実行するように構成され得、「スレッド」という用語は、入力データの特定のセットに対して実行している特定のプログラムのインスタンスを指す。少なくとも１つの実施例では、複数の独立した命令ユニットを提供することなしに多数のスレッドの並列実行をサポートするために、単一命令複数データ（「ＳＩＭＤ」：ｓｉｎｇｌｅ ｉｎｓｔｒｕｃｔｉｏｎ，ｍｕｌｔｉｐｌｅ ｄａｔａ）命令発行技法が使用される。少なくとも１つの実施例では、各処理クラスタ１６９４内の処理エンジンのセットに命令を発行するように構成された共通の命令ユニットを使用して、全体的に同期された多数のスレッドの並列実行をサポートするために、単一命令複数スレッド（「ＳＩＭＴ」：ｓｉｎｇｌｅ ｉｎｓｔｒｕｃｔｉｏｎ，ｍｕｌｔｉｐｌｅ ｔｈｒｅａｄ）技法が使用される。

【0114】

少なくとも１つの実施例では、処理クラスタ１６９４の動作は、ＳＩＭＴ並列プロセッサに処理タスクを分散させるパイプライン・マネージャ１６３２を介して制御され得る。少なくとも１つの実施例では、パイプライン・マネージャ１６３２は、図１６のスケジューラ１６１０から命令を受信し、グラフィックス・マルチプロセッサ１６３４及び／又はテクスチャ・ユニット１６３６を介してそれらの命令の実行を管理する。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１６３４は、ＳＩＭＴ並列プロセッサの例示的なインスタンスである。しかしながら、少なくとも１つの実施例では、異なるアーキテクチャの様々なタイプのＳＩＭＴ並列プロセッサが、処理クラスタ１６９４内に含められ得る。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１６３４の１つ又は複数のインスタンスは、処理クラスタ１６９４内に含められ得る。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１６３４はデータを処理することができ、処理されたデータを、他のシェーダ・ユニットを含む複数の可能な宛先のうちの１つに分散させるために、データ・クロスバー１６４０が使用され得る。少なくとも１つの実施例では、パイプライン・マネージャ１６３２は、データ・クロスバー１６４０を介して分散されることになる処理されたデータのための宛先を指定することによって、処理されたデータの分散を容易にすることができる。

【0115】

少なくとも１つの実施例では、処理クラスタ１６９４内の各グラフィックス・マルチプロセッサ１６３４は、関数実行論理（たとえば、算術論理ユニット、ロード／ストア・ユニット（「ＬＳＵ」：ｌｏａｄ／ｓｔｏｒｅ ｕｎｉｔ）など）の同一のセットを含むことができる。少なくとも１つの実施例では、関数実行論理は、前の命令が完了する前に新しい命令が発行され得るパイプライン様式で構成され得る。少なくとも１つの実施例では、関数実行論理は、整数及び浮動小数点算術、比較演算、ブール演算、ビット・シフト、及び様々な代数関数の算出を含む様々な演算をサポートする。少なくとも１つの実施例では、異なる演算を実施するために同じ機能ユニット・ハードウェアが活用され得、機能ユニットの任意の組合せが存在し得る。

【0116】

少なくとも１つの実施例では、処理クラスタ１６９４に送信される命令がスレッドを構成する。少なくとも１つの実施例では、並列処理エンジンのセットにわたって実行しているスレッドのセットが、スレッド・グループである。少なくとも１つの実施例では、スレッド・グループは、異なる入力データに対してプログラムを実行する。少なくとも１つの実施例では、スレッド・グループ内の各スレッドは、グラフィックス・マルチプロセッサ１６３４内の異なる処理エンジンに割り当てられ得る。少なくとも１つの実施例では、スレッド・グループは、グラフィックス・マルチプロセッサ１６３４内の処理エンジンの数よりも少ないスレッドを含み得る。少なくとも１つの実施例では、スレッド・グループが処理エンジンの数よりも少ないスレッドを含むとき、処理エンジンのうちの１つ又は複数は、そのスレッド・グループが処理されているサイクル中にアイドルであり得る。少なくとも１つの実施例では、スレッド・グループはまた、グラフィックス・マルチプロセッサ１６３４内の処理エンジンの数よりも多いスレッドを含み得る。少なくとも１つの実施例では、スレッド・グループがグラフィックス・マルチプロセッサ１６３４内の処理エンジンの数よりも多くのスレッドを含むとき、連続するクロック・サイクルにわたって処理が実施され得る。少なくとも１つの実施例では、複数のスレッド・グループが、グラフィックス・マルチプロセッサ１６３４上で同時に実行され得る。

【0117】

少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１６３４は、ロード動作及びストア動作を実施するための内部キャッシュ・メモリを含む。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１６３４は、内部キャッシュをやめ、処理クラスタ１６９４内のキャッシュ・メモリ（たとえば、Ｌ１キャッシュ１６４８）を使用することができる。少なくとも１つの実施例では、各グラフィックス・マルチプロセッサ１６３４は、パーティション・ユニット（たとえば、図１６Ａのパーティション・ユニット１６２０Ａ～１６２０Ｎ）内のレベル２（「Ｌ２」）キャッシュへのアクセスをも有し、それらのＬ２キャッシュは、すべての処理クラスタ１６９４の間で共有され、スレッド間でデータを転送するために使用され得る。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１６３４はまた、オフチップ・グローバル・メモリにアクセスし得、オフチップ・グローバル・メモリは、ローカル並列プロセッサ・メモリ及び／又はシステム・メモリのうちの１つ又は複数を含むことができる。少なくとも１つの実施例では、並列処理ユニット１６０２の外部の任意のメモリが、グローバル・メモリとして使用され得る。少なくとも１つの実施例では、処理クラスタ１６９４は、グラフィックス・マルチプロセッサ１６３４の複数のインスタンスを含み、グラフィックス・マルチプロセッサ１６３４は、共通の命令及びデータを共有することができ、共通の命令及びデータは、Ｌ１キャッシュ１６４８に記憶され得る。

【0118】

少なくとも１つの実施例では、各処理クラスタ１６９４は、仮想アドレスを物理アドレスにマッピングするように構成されたＭＭＵ１６４５を含み得る。少なくとも１つの実施例では、ＭＭＵ１６４５の１つ又は複数のインスタンスは、図１６のメモリ・インターフェース１６１８内に存在し得る。少なくとも１つの実施例では、ＭＭＵ１６４５は、仮想アドレスを、タイル及び随意にキャッシュ・ライン・インデックスの物理アドレスにマッピングするために使用されるページ・テーブル・エントリ（「ＰＴＥ」：ｐａｇｅ ｔａｂｌｅ ｅｎｔｒｙ）のセットを含む。少なくとも１つの実施例では、ＭＭＵ１６４５は、アドレス・トランスレーション・ルックアサイド・バッファ（「ＴＬＢ」：ｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋａｓｉｄｅ ｂｕｆｆｅｒ）又はキャッシュを含み得、これらは、グラフィックス・マルチプロセッサ１６３４又はＬ１キャッシュ１６４８或いは処理クラスタ１６９４内に存在し得る。少なくとも１つの実施例では、物理アドレスが、表面データ・アクセス・ローカリティを分散させて、パーティション・ユニットの間での効率的な要求インターリーブを可能にするために処理される。少なくとも１つの実施例では、キャッシュ・ライン・インデックスが、キャッシュ・ラインについての要求がヒットであるのかミスであるのかを決定するために使用され得る。

【0119】

少なくとも１つの実施例では、処理クラスタ１６９４は、各グラフィックス・マルチプロセッサ１６３４が、テクスチャ・マッピング動作、たとえば、テクスチャ・サンプル位置を決定すること、テクスチャ・データを読み取ること、及びテクスチャ・データをフィルタリングすることを実施するためのテクスチャ・ユニット１６３６に結合されるように、構成され得る。少なくとも１つの実施例では、テクスチャ・データは、内部テクスチャＬ１キャッシュ（図示せず）から又はグラフィックス・マルチプロセッサ１６３４内のＬ１キャッシュから読み取られ、必要に応じて、Ｌ２キャッシュ、ローカル並列プロセッサ・メモリ、又はシステム・メモリからフェッチされる。少なくとも１つの実施例では、各グラフィックス・マルチプロセッサ１６３４は、処理されたタスクをデータ・クロスバー１６４０に出力して、処理されたタスクを、さらなる処理のために別の処理クラスタ１６９４に提供するか、或いは、処理されたタスクを、メモリ・クロスバー１６１６を介してＬ２キャッシュ、ローカル並列プロセッサ・メモリ、又はシステム・メモリに記憶する。少なくとも１つの実施例では、プレ・ラスタ演算ユニット（「プレＲＯＰ」：ｐｒｅ－ｒａｓｔｅｒ ｏｐｅｒａｔｉｏｎ）１６４２は、グラフィックス・マルチプロセッサ１６３４からデータを受信し、データをＲＯＰユニットにダイレクトするように構成され、ＲＯＰユニットは、本明細書で説明されるようなパーティション・ユニット（たとえば、図１６のパーティション・ユニット１６２０Ａ～１６２０Ｎ）とともに位置し得る。少なくとも１つの実施例では、プレＲＯＰ１６４２は、色ブレンディングのための最適化を実施し、ピクセル色データを組織化し、アドレス・トランスレーションを実施することができる。

【0120】

図１６Ｃは、少なくとも１つの実施例による、グラフィックス・マルチプロセッサ１６９６を示す。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１６９６は、図１６Ｂのグラフィックス・マルチプロセッサ１６３４である。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１６９６は、処理クラスタ１６９４のパイプライン・マネージャ１６３２と結合する。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１６９６は、限定はしないが、命令キャッシュ１６５２と、命令ユニット１６５４と、アドレス・マッピング・ユニット１６５６と、レジスタ・ファイル１６５８と、１つ又は複数のＧＰＧＰＵコア１６６２と、１つ又は複数のＬＳＵ１６６６とを含む実行パイプラインを有する。ＧＰＧＰＵコア１６６２及びＬＳＵ１６６６は、メモリ及びキャッシュ相互接続１６６８を介してキャッシュ・メモリ１６７２及び共有メモリ１６７０と結合される。

【0121】

少なくとも１つの実施例では、命令キャッシュ１６５２は、実行すべき命令のストリームをパイプライン・マネージャ１６３２から受信する。少なくとも１つの実施例では、命令は、命令キャッシュ１６５２においてキャッシュされ、命令ユニット１６５４による実行のためにディスパッチされる。少なくとも１つの実施例では、命令ユニット１６５４は、命令をスレッド・グループ（たとえば、ワープ）としてディスパッチすることができ、スレッド・グループの各スレッドは、ＧＰＧＰＵコア１６６２内の異なる実行ユニットに割り当てられる。少なくとも１つの実施例では、命令は、統一アドレス空間内のアドレスを指定することによって、ローカル、共有、又はグローバルのアドレス空間のいずれかにアクセスすることができる。少なくとも１つの実施例では、アドレス・マッピング・ユニット１６５６は、統一アドレス空間中のアドレスを、ＬＳＵ１６６６によってアクセスされ得る個別メモリ・アドレスにトランスレートするために使用され得る。

【0122】

少なくとも１つの実施例では、レジスタ・ファイル１６５８は、グラフィックス・マルチプロセッサ１６９６の機能ユニットにレジスタのセットを提供する。少なくとも１つの実施例では、レジスタ・ファイル１６５８は、グラフィックス・マルチプロセッサ１６９６の機能ユニット（たとえば、ＧＰＧＰＵコア１６６２、ＬＳＵ１６６６）のデータ経路に接続された、オペランドのための一時的ストレージを提供する。少なくとも１つの実施例では、レジスタ・ファイル１６５８は、各機能ユニットがレジスタ・ファイル１６５８の専用部分を割り振られるように、機能ユニットの各々の間で分割される。少なくとも１つの実施例では、レジスタ・ファイル１６５８は、グラフィックス・マルチプロセッサ１６９６によって実行されている異なるスレッド・グループ間で分割される。

【0123】

少なくとも１つの実施例では、ＧＰＧＰＵコア１６６２は、各々、グラフィックス・マルチプロセッサ１６９６の命令を実行するために使用されるＦＰＵ及び／又は整数ＡＬＵを含むことができる。ＧＰＧＰＵコア１６６２は、同様のアーキテクチャであることも異なるアーキテクチャであることもある。少なくとも１つの実施例では、ＧＰＧＰＵコア１６６２の第１の部分は、単精度ＦＰＵ及び整数ＡＬＵを含み、ＧＰＧＰＵコア１６６２の第２の部分は、倍精度ＦＰＵを含む。少なくとも１つの実施例では、ＦＰＵは、浮動小数点算術のためのＩＥＥＥ７５４－２００８規格を実装することができるか、又は、可変精度の浮動小数点算術を有効にすることができる。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１６９６は、追加として、矩形コピー動作又はピクセル・ブレンディング動作などの特定の機能を実施するための１つ又は複数の固定機能ユニット又は特別機能ユニットを含むことができる。少なくとも１つの実施例では、ＧＰＧＰＵコア１６６２のうちの１つ又は複数は、固定又は特別機能論理をも含むことができる。

【0124】

少なくとも１つの実施例では、ＧＰＧＰＵコア１６６２は、データの複数のセットに対して単一の命令を実施することが可能なＳＩＭＤ論理を含む。少なくとも１つの実施例では、ＧＰＧＰＵコア１６６２は、ＳＩＭＤ４、ＳＩＭＤ８、及びＳＩＭＤ１６命令を物理的に実行し、ＳＩＭＤ１、ＳＩＭＤ２、及びＳＩＭＤ３２命令を論理的に実行することができる。少なくとも１つの実施例では、ＧＰＧＰＵコア１６６２のためのＳＩＭＤ命令は、シェーダ・コンパイラによるコンパイル時に生成されるか、或いは、単一プログラム複数データ（「ＳＰＭＤ」：ｓｉｎｇｌｅ ｐｒｏｇｒａｍ ｍｕｌｔｉｐｌｅ ｄａｔａ）又はＳＩＭＴアーキテクチャのために書かれ、コンパイルされたプログラムを実行しているときに自動的に生成され得る。少なくとも１つの実施例では、ＳＩＭＴ実行モデルのために構成されたプログラムの複数のスレッドは、単一のＳＩＭＤ命令を介して実行され得る。たとえば、少なくとも１つの実施例では、同じ又は同様の動作を実施する８つのＳＩＭＴスレッドが、単一のＳＩＭＤ８論理ユニットを介して並列に実行され得る。

【0125】

少なくとも１つの実施例では、メモリ及びキャッシュ相互接続１６６８は、グラフィックス・マルチプロセッサ１６９６の各機能ユニットをレジスタ・ファイル１６５８及び共有メモリ１６７０に接続する相互接続ネットワークである。少なくとも１つの実施例では、メモリ及びキャッシュ相互接続１６６８は、ＬＳＵ１６６６が、共有メモリ１６７０とレジスタ・ファイル１６５８との間でロード動作及びストア動作を実装することを可能にするクロスバー相互接続である。少なくとも１つの実施例では、レジスタ・ファイル１６５８は、ＧＰＧＰＵコア１６６２と同じ周波数において動作することができ、したがって、ＧＰＧＰＵコア１６６２とレジスタ・ファイル１６５８との間のデータ転送は、非常に低いレイテンシである。少なくとも１つの実施例では、共有メモリ１６７０は、グラフィックス・マルチプロセッサ１６９６内の機能ユニット上で実行するスレッド間の通信を可能にするために使用され得る。少なくとも１つの実施例では、キャッシュ・メモリ１６７２は、たとえば、機能ユニットとテクスチャ・ユニット１６３６との間で通信されるテクスチャ・データをキャッシュするために、データ・キャッシュとして使用され得る。少なくとも１つの実施例では、共有メモリ１６７０は、キャッシュされる管理されるプログラムとしても使用され得る。少なくとも１つの実施例では、ＧＰＧＰＵコア１６６２上で実行しているスレッドは、キャッシュ・メモリ１６７２内に記憶される自動的にキャッシュされるデータに加えて、データを共有メモリ内にプログラム的に記憶することができる。

【0126】

少なくとも１つの実施例では、本明細書で説明されるような並列プロセッサ又はＧＰＧＰＵは、グラフィックス動作、機械学習動作、パターン分析動作、及び様々な汎用ＧＰＵ（ＧＰＧＰＵ）機能を加速するために、ホスト／プロセッサ・コアに通信可能に結合される。少なくとも１つの実施例では、ＧＰＵは、バス又は他の相互接続（たとえば、ＰＣＩｅ又はＮＶＬｉｎｋなどの高速相互接続）を介してホスト・プロセッサ／コアに通信可能に結合され得る。少なくとも１つの実施例では、ＧＰＵは、コアとして同じパッケージ又はチップに集積され、パッケージ又はチップの内部にあるプロセッサ・バス／相互接続を介してコアに通信可能に結合され得る。少なくとも１つの実施例では、ＧＰＵが接続される様式にかかわらず、プロセッサ・コアは、ＷＤ中に含まれているコマンド／命令のシーケンスの形態で、ワークをＧＰＵに割り振り得る。少なくとも１つの実施例では、ＧＰＵは、次いで、これらのコマンド／命令を効率的に処理するための専用回路要素／論理を使用する。

【0127】

図１７は、少なくとも１つの実施例による、グラフィックス・プロセッサ１７００を示す。少なくとも１つの実施例では、グラフィックス・プロセッサ１７００は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施するためにこれらのシステムと通信することができる。たとえば、グラフィックス・プロセッサ１７００は、図１からのＧＰＵ１２０であり得る。少なくとも１つの実施例では、グラフィックス・プロセッサ１７００は、リング相互接続１７０２と、パイプライン・フロント・エンド１７０４と、メディア・エンジン１７３７と、グラフィックス・コア１７８０Ａ～１７８０Ｎとを含む。少なくとも１つの実施例では、リング相互接続１７０２は、グラフィックス・プロセッサ１７００を、他のグラフィックス・プロセッサ又は１つ又は複数の汎用プロセッサ・コアを含む他の処理ユニットに結合する。少なくとも１つの実施例では、グラフィックス・プロセッサ１７００は、マルチコア処理システム内に組み込まれた多くのプロセッサのうちの１つである。

【0128】

少なくとも１つの実施例では、グラフィックス・プロセッサ１７００は、リング相互接続１７０２を介してコマンドのバッチを受信する。少なくとも１つの実施例では、入って来るコマンドは、パイプライン・フロント・エンド１７０４中のコマンド・ストリーマ１７０３によって解釈される。少なくとも１つの実施例では、グラフィックス・プロセッサ１７００は、（１つ又は複数の）グラフィックス・コア１７８０Ａ～１７８０Ｎを介して３Ｄジオメトリ処理及びメディア処理を実施するためのスケーラブル実行論理を含む。少なくとも１つの実施例では、３Ｄジオメトリ処理コマンドについて、コマンド・ストリーマ１７０３は、コマンドをジオメトリ・パイプライン１７３６に供給する。少なくとも１つの実施例では、少なくともいくつかのメディア処理コマンドについて、コマンド・ストリーマ１７０３は、コマンドをビデオ・フロント・エンド１７３４に供給し、ビデオ・フロント・エンド１７３４はメディア・エンジン１７３７と結合する。少なくとも１つの実施例では、メディア・エンジン１７３７は、ビデオ及び画像後処理のためのビデオ品質エンジン（「ＶＱＥ」：Ｖｉｄｅｏ Ｑｕａｌｉｔｙ Ｅｎｇｉｎｅ）１７３０と、ハードウェア加速メディア・データ・エンコード及びデコードを提供するためのマルチ・フォーマット・エンコード／デコード（「ＭＦＸ」：ｍｕｌｔｉ－ｆｏｒｍａｔ ｅｎｃｏｄｅ／ｄｅｃｏｄｅ）エンジン１７３３とを含む。少なくとも１つの実施例では、ジオメトリ・パイプライン１７３６及びメディア・エンジン１７３７は、各々、少なくとも１つのグラフィックス・コア１７８０Ａによって提供されるスレッド実行リソースのための実行スレッドを生成する。

【0129】

少なくとも１つの実施例では、グラフィックス・プロセッサ１７００は、各々が（コア・サブ・スライスと呼ばれることもある）複数のサブ・コア１７５０Ａ～５５０Ｎ、１７６０Ａ～１７６０Ｎを有する、（コア・スライスと呼ばれることもある）モジュール式グラフィックス・コア１７８０Ａ～１７８０Ｎを特徴とするスケーラブル・スレッド実行リソースを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ１７００は、任意の数のグラフィックス・コア１７８０Ａ～１７８０Ｎを有することができる。少なくとも１つの実施例では、グラフィックス・プロセッサ１７００は、少なくとも第１のサブ・コア１７５０Ａ及び第２のサブ・コア１７６０Ａを有するグラフィックス・コア１７８０Ａを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ１７００は、単一のサブ・コア（たとえば、サブ・コア１７５０Ａ）をもつ低電力プロセッサである。少なくとも１つの実施例では、グラフィックス・プロセッサ１７００は、各々が第１のサブ・コア１７５０Ａ～１７５０Ｎのセットと第２のサブ・コア１７６０Ａ～１７６０Ｎのセットとを含む、複数のグラフィックス・コア１７８０Ａ～１７８０Ｎを含む。少なくとも１つの実施例では、第１のサブ・コア１７５０Ａ～１７５０Ｎ中の各サブ・コアは、少なくとも、実行ユニット（「ＥＵ」：ｅｘｅｃｕｔｉｏｎ ｕｎｉｔ）１７５２Ａ～１７５２Ｎ及びメディア／テクスチャ・サンプラ１７５４Ａ～１７５４Ｎの第１のセットを含む。少なくとも１つの実施例では、第２のサブ・コア１７６０Ａ～１７６０Ｎ中の各サブ・コアは、少なくとも、実行ユニット１７６２Ａ～１７６２Ｎ及びサンプラ１７６４Ａ～１７６４Ｎの第２のセットを含む。少なくとも１つの実施例では、各サブ・コア１７５０Ａ～１７５０Ｎ、１７６０Ａ～１７６０Ｎは、共有リソース１７７０Ａ～１７７０Ｎのセットを共有する。少なくとも１つの実施例では、共有リソース１７７０は、共有キャッシュ・メモリ及びピクセル動作論理を含む。

【0130】

図１８は、少なくとも１つの実施例による、プロセッサ１８００を示す。少なくとも１つの実施例では、プロセッサ１８００は、限定はしないが、命令を実施するための論理回路を含み得る。少なくとも１つの実施例では、プロセッサ１８００は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施するためにこれらのシステムと通信することができる。たとえば、プロセッサ１８００は、図１からのＣＰＵ１０２であり得る。少なくとも１つの実施例では、プロセッサ１８００は、ｘ８６命令、ＡＭＲ命令、ＡＳＩＣのための特別命令などを含む命令を実施し得る。少なくとも１つの実施例では、プロセッサ１８１０は、カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎからの、ＭＭＸ（商標）技術で可能にされたマイクロプロセッサ中の６４ビット幅ＭＭＸレジスタなど、パック・データを記憶するためのレジスタを含み得る。少なくとも１つの実施例では、整数形式と浮動小数点形式の両方で利用可能なＭＭＸレジスタは、ＳＩＭＤ及びストリーミングＳＩＭＤ拡張（「ＳＳＥ」：ｓｔｒｅａｍｉｎｇ ＳＩＭＤ ｅｘｔｅｎｓｉｏｎ）命令を伴うパック・データ要素で動作し得る。少なくとも１つの実施例では、ＳＳＥ２、ＳＳＥ３、ＳＳＥ４、ＡＶＸ、又はそれ以上（総称して「ＳＳＥｘ」と呼ばれる）技術に関係する１２８ビット幅ＸＭＭレジスタは、そのようなパック・データ・オペランドを保持し得る。少なくとも１つの実施例では、プロセッサ１８１０は、ＣＵＤＡプログラムを加速するための命令を実施し得る。

【0131】

少なくとも１つの実施例では、プロセッサ１８００は、実行されるべき命令をフェッチし、プロセッサ・パイプラインにおいて後で使用されるべき命令を準備するためのイン・オーダー・フロント・エンド（「フロント・エンド」）１８０１を含む。少なくとも１つの実施例では、フロント・エンド１８０１は、いくつかのユニットを含み得る。少なくとも１つの実施例では、命令プリフェッチャ１８２６が、メモリから命令をフェッチし、命令を命令デコーダ１８２８にフィードし、命令デコーダ１８２８が命令を復号又は解釈する。たとえば、少なくとも１つの実施例では、命令デコーダ１８２８は、受信された命令を、実行のために「マイクロ命令」又は「マイクロ・オペレーション」と呼ばれる（「マイクロ・オプ」又は「ｕｏｐ」とも呼ばれる）１つ又は複数のオペレーションに復号する。少なくとも１つの実施例では、命令デコーダ１８２８は、命令を、動作を実施するためにマイクロアーキテクチャによって使用され得るオプコード及び対応するデータ並びに制御フィールドに構文解析する。少なくとも１つの実施例では、トレース・キャッシュ１８３０は、復号されたｕｏｐを、実行のためにｕｏｐキュー１８３４においてプログラム順のシーケンス又はトレースにアセンブルし得る。少なくとも１つの実施例では、トレース・キャッシュ１８３０が複雑な命令に遭遇したとき、マイクロコードＲＯＭ１８３２が、動作を完了するために必要なｕｏｐを提供する。

【0132】

少なくとも１つの実施例では、単一のマイクロ・オプにコンバートされ得る命令もあれば、全動作を完了するためにいくつかのマイクロ・オプを必要とする命令もある。少なくとも１つの実施例では、命令を完了するために５つ以上のマイクロ・オプが必要とされる場合、命令デコーダ１８２８は、マイクロコードＲＯＭ１８３２にアクセスして命令を実施し得る。少なくとも１つの実施例では、命令は、命令デコーダ１８２８における処理のために少数のマイクロ・オプに復号され得る。少なくとも１つの実施例では、命令は、動作を達成するためにいくつかのマイクロ・オプが必要とされる場合、マイクロコードＲＯＭ１８３２内に記憶され得る。少なくとも１つの実施例では、トレース・キャッシュ１８３０は、マイクロコードＲＯＭ１８３２からの１つ又は複数の命令を完了するために、エントリ・ポイント・プログラマブル論理アレイ（「ＰＬＡ」：ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ａｒｒａｙ）を参照して、マイクロコード・シーケンスを読み取るための正しいマイクロ命令ポインタを決定する。少なくとも１つの実施例では、マイクロコードＲＯＭ１８３２が命令のためにマイクロ・オプのシーケンシングを終えた後、機械のフロント・エンド１８０１は、トレース・キャッシュ１８３０からマイクロ・オプをフェッチすることを再開し得る。

【0133】

少なくとも１つの実施例では、アウト・オブ・オーダー実行エンジン（「アウト・オブ・オーダー・エンジン」）１８０３は、実行のために命令を準備し得る。少なくとも１つの実施例では、アウト・オブ・オーダー実行論理は、命令がパイプラインを下り、実行のためにスケジューリングされるときの性能を最適化するために、命令のフローを滑らかにし、それを並べ替えるためのいくつかのバッファを有する。アウト・オブ・オーダー実行エンジン１８０３は、限定はしないが、アロケータ／レジスタ・リネーマ１８４０と、メモリｕｏｐキュー１８４２と、整数／浮動小数点ｕｏｐキュー１８４４と、メモリ・スケジューラ１８４６と、高速スケジューラ１８０２と、低速／汎用浮動小数点スケジューラ（「低速／汎用ＦＰ（ｆｌｏａｔｉｎｇ ｐｏｉｎｔ）スケジューラ」）１８０４と、単純浮動小数点スケジューラ（「単純ＦＰスケジューラ」）１８０６とを含む。少なくとも１つの実施例では、高速スケジューラ１８０２、低速／汎用浮動小数点スケジューラ１８０４、及び単純浮動小数点スケジューラ１８０６は、総称して本明細書では「ｕｏｐスケジューラ１８０２、１８０４、１８０６」とも呼ばれる。アロケータ／レジスタ・リネーマ１８４０は、実行するために各ｕｏｐが必要とする機械バッファ及びリソースを割り振る。少なくとも１つの実施例では、アロケータ／レジスタ・リネーマ１８４０は、レジスタ・ファイルへのエントリ時に論理レジスタをリネームする。少なくとも１つの実施例では、アロケータ／レジスタ・リネーマ１８４０はまた、メモリ・スケジューラ１８４６及びｕｏｐスケジューラ１８０２、１８０４、１８０６の前の、２つのｕｏｐキュー、すなわちメモリ動作のためのメモリｕｏｐキュー１８４２及び非メモリ動作のための整数／浮動小数点ｕｏｐキュー１８４４のうちの１つにおいて、各ｕｏｐのためのエントリを割り振る。少なくとも１つの実施例では、ｕｏｐスケジューラ１８０２、１８０４、１８０６は、ｕｏｐがいつ実行する準備ができるかを、それらの従属入力レジスタ・オペランド・ソースが準備されていることと、それらの動作を完了するためにｕｏｐが必要とする実行リソースの利用可能性とに基づいて、決定する。少なくとも１つの実施例では、少なくとも１つの実施例の高速スケジューラ１８０２は、メイン・クロック・サイクルの半分ごとにスケジューリングし得、低速／汎用浮動小数点スケジューラ１８０４及び単純浮動小数点スケジューラ１８０６は、メイン・プロセッサ・クロック・サイクル当たりに１回スケジューリングし得る。少なくとも１つの実施例では、ｕｏｐスケジューラ１８０２、１８０４、１８０６は、実行のためにｕｏｐをスケジューリングするためにディスパッチ・ポートを調停する。

【0134】

少なくとも１つの実施例では、実行ブロック１８１１は、限定はしないが、整数レジスタ・ファイル／バイパス・ネットワーク１８０８と、浮動小数点レジスタ・ファイル／バイパス・ネットワーク（「ＦＰレジスタ・ファイル／バイパス・ネットワーク」）１８１０と、アドレス生成ユニット（「ＡＧＵ」：ａｄｄｒｅｓｓ ｇｅｎｅｒａｔｉｏｎ ｕｎｉｔ）１８１２及び１８１４と、高速ＡＬＵ１８１６及び１８１８と、低速ＡＬＵ１８２０と、浮動小数点ＡＬＵ（「ＦＰ」）１８２２と、浮動小数点移動ユニット（「ＦＰ移動」）１８２４とを含む。少なくとも１つの実施例では、整数レジスタ・ファイル／バイパス・ネットワーク１８０８及び浮動小数点レジスタ・ファイル／バイパス・ネットワーク１８１０は、本明細書では「レジスタ・ファイル１８０８、１８１０」とも呼ばれる。少なくとも１つの実施例では、ＡＧＵ１８１２及び１８１４、高速ＡＬＵ１８１６及び１８１８、低速ＡＬＵ１８２０、浮動小数点ＡＬＵ１８２２、及び浮動小数点移動ユニット１８２４は、本明細書では「実行ユニット１８１２、１８１４、１８１６、１８１８、１８２０、１８２２、及び１８２４」とも呼ばれる。少なくとも１つの実施例では、実行ブロックは、限定はしないが、（０を含む）任意の数及びタイプのレジスタ・ファイル、バイパス・ネットワーク、アドレス生成ユニット、及び実行ユニットを、任意の組合せで含み得る。

【0135】

少なくとも１つの実施例では、レジスタ・ファイル１８０８、１８１０は、ｕｏｐスケジューラ１８０２、１８０４、１８０６と、実行ユニット１８１２、１８１４、１８１６、１８１８、１８２０、１８２２、及び１８２４との間に配置され得る。少なくとも１つの実施例では、整数レジスタ・ファイル／バイパス・ネットワーク１８０８は、整数演算を実施する。少なくとも１つの実施例では、浮動小数点レジスタ・ファイル／バイパス・ネットワーク１８１０は、浮動小数点演算を実施する。少なくとも１つの実施例では、レジスタ・ファイル１８０８、１８１０の各々は、限定はしないが、バイパス・ネットワークを含み得、バイパス・ネットワークは、レジスタ・ファイルにまだ書き込まれていない完了したばかりの結果を、新しい従属ｕｏｐにバイパス又はフォワーディングし得る。少なくとも１つの実施例では、レジスタ・ファイル１８０８、１８１０は、互いにデータを通信し得る。少なくとも１つの実施例では、整数レジスタ・ファイル／バイパス・ネットワーク１８０８は、限定はしないが、２つの別個のレジスタ・ファイル、すなわち低次３２ビットのデータのための１つのレジスタ・ファイル及び高次３２ビットのデータのための第２のレジスタ・ファイルを含み得る。少なくとも１つの実施例では、浮動小数点命令は、通常、６４～１２８ビット幅のオペランドを有するので、浮動小数点レジスタ・ファイル／バイパス・ネットワーク１８１０は、限定はしないが、１２８ビット幅のエントリを含み得る。

【0136】

少なくとも１つの実施例では、実行ユニット１８１２、１８１４、１８１６、１８１８、１８２０、１８２２、１８２４は、命令を実行し得る。少なくとも１つの実施例では、レジスタ・ファイル１８０８、１８１０は、マイクロ命令が実行する必要がある整数及び浮動小数点データ・オペランド値を記憶する。少なくとも１つの実施例では、プロセッサ１８００は、限定はしないが、任意の数及び組合せの実行ユニット１８１２、１８１４、１８１６、１８１８、１８２０、１８２２、１８２４を含み得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ１８２２及び浮動小数点移動ユニット１８２４は、浮動小数点、ＭＭＸ、ＳＩＭＤ、ＡＶＸ及びＳＳＥ、又は他の演算を実行し得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ１８２２は、限定はしないが、除算、平方根、及び剰余マイクロ・オプを実行するための６４ビットずつの浮動小数点デバイダを含み得る。少なくとも１つの実施例では、浮動小数点値を伴う命令は、浮動小数点ハードウェアで対処され得る。少なくとも１つの実施例では、ＡＬＵ演算は、高速ＡＬＵ１８１６、１８１８に渡され得る。少なくとも１つの実施例では、高速ＡＬＵ１８１６、１８１８は、クロック・サイクルの半分の実効レイテンシを伴う高速演算を実行し得る。少なくとも１つの実施例では、低速ＡＬＵ１８２０は、限定はしないが、乗数、シフト、フラグ論理、及びブランチ処理などの長レイテンシ・タイプの演算のための整数実行ハードウェアを含み得るので、ほとんどの複雑な整数演算は低速ＡＬＵ１８２０に進む。少なくとも１つの実施例では、メモリ・ロード／ストア動作は、ＡＧＵ１８１２、１８１４によって実行され得る。少なくとも１つの実施例では、高速ＡＬＵ１８１６、高速ＡＬＵ１８１８、及び低速ＡＬＵ１８２０は、６４ビット・データ・オペランドで整数演算を実施し得る。少なくとも１つの実施例では、高速ＡＬＵ１８１６、高速ＡＬＵ１８１８、及び低速ＡＬＵ１８２０は、１６、３２、１２８、２５６などを含む様々なデータ・ビット・サイズをサポートするために実装され得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ１８２２及び浮動小数点移動ユニット１８２４は、様々なビット幅を有する様々なオペランドをサポートするために実装され得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ１８２２及び浮動小数点移動ユニット１８２４は、ＳＩＭＤ及びマルチメディア命令と併せた１２８ビット幅のパック・データ・オペランドで動作し得る。

【0137】

少なくとも１つの実施例では、ｕｏｐスケジューラ１８０２、１８０４、１８０６は、親ロードが実行し終える前に従属動作をディスパッチする。少なくとも１つの実施例では、ｕｏｐは、プロセッサ１８００において投機的にスケジューリング及び実行され得るので、プロセッサ１８００は、メモリ・ミスに対処するための論理をも含み得る。少なくとも１つの実施例では、データ・キャッシュにおいてデータ・ロードがミスした場合、一時的に不正確なデータをもつスケジューラを通り過ぎたパイプラインにおいて、進行中の従属動作があり得る。少なくとも１つの実施例では、リプレイ機構が、不正確なデータを使用する命令を追跡及び再実行する。少なくとも１つの実施例では、従属動作は、リプレイされる必要があり得、独立した動作は、完了することを可能にされ得る。少なくとも１つの実施例では、プロセッサの少なくとも１つの実施例のスケジューラ及びリプレイ機構はまた、テキスト・ストリング比較演算のための命令シーケンスを捕捉するように設計され得る。

【0138】

少なくとも１つの実施例では、「レジスタ」という用語は、オペランドを識別するための命令の一部として使用され得るオンボード・プロセッサ・ストレージ・ロケーションを指し得る。少なくとも１つの実施例では、レジスタは、（プログラマの視点から見て）プロセッサの外部から使用可能であり得るものであり得る。少なくとも１つの実施例では、レジスタは、特定のタイプの回路に限定されないことがある。むしろ、少なくとも１つの実施例では、レジスタは、データを記憶し、データを提供し、本明細書で説明される機能を実施し得る。少なくとも１つの実施例では、本明細書で説明されるレジスタは、専用物理レジスタ、レジスタ・リネーミングを使用して動的に割り振られる物理レジスタ、専用物理レジスタと動的に割り振られる物理レジスタとの組合せなど、任意の数の異なる技法を使用して、プロセッサ内の回路要素によって実装され得る。少なくとも１つの実施例では、整数レジスタは、３２ビット整数データを記憶する。少なくとも１つの実施例のレジスタ・ファイルは、パック・データのための８つのマルチメディアＳＩＭＤレジスタをも含んでいる。

【0139】

図１９は、少なくとも１つの実施例による、プロセッサ１９００を示す。少なくとも１つの実施例では、プロセッサ１９００は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施するためにこれらのシステムと通信することができる。たとえば、プロセッサ１９００は、図１からのＣＰＵ１０２であり得る。少なくとも１つの実施例では、プロセッサ１９００は、限定はしないが、１つ又は複数のプロセッサ・コア（「コア」）１９０２Ａ～１９０２Ｎと、統合されたメモリ・コントローラ１９１４と、統合されたグラフィックス・プロセッサ１９０８とを含む。少なくとも１つの実施例では、プロセッサ１９００は、破線ボックスによって表される追加プロセッサ・コア１９０２Ｎまでの追加コアを含むことができる。少なくとも１つの実施例では、プロセッサ・コア１９０２Ａ～１９０２Ｎの各々は、１つ又は複数の内部キャッシュ・ユニット１９０４Ａ～１９０４Ｎを含む。少なくとも１つの実施例では、各プロセッサ・コアはまた、１つ又は複数の共有キャッシュ・ユニット１９０６へのアクセスを有する。

【0140】

少なくとも１つの実施例では、内部キャッシュ・ユニット１９０４Ａ～１９０４Ｎと共有キャッシュ・ユニット１９０６とは、プロセッサ１９００内のキャッシュ・メモリ階層を表す。少なくとも１つの実施例では、キャッシュ・メモリ・ユニット１９０４Ａ～１９０４Ｎは、各プロセッサ・コア内の命令及びデータ・キャッシュの少なくとも１つのレベル、及びＬ２、Ｌ３、レベル４（「Ｌ４」）などの共有中間レベル・キャッシュの１つ又は複数のレベル、又はキャッシュの他のレベルを含み得、ここで、外部メモリの前の最高レベルのキャッシュは、ＬＬＣとして分類される。少なくとも１つの実施例では、キャッシュ・コヒーレンシ論理は、様々なキャッシュ・ユニット１９０６及び１９０４Ａ～１９０４Ｎ間でコヒーレンシを維持する。

【0141】

少なくとも１つの実施例では、プロセッサ１９００は、１つ又は複数のバス・コントローラ・ユニット１９１６とシステム・エージェント・コア１９１０とのセットをも含み得る。少なくとも１つの実施例では、１つ又は複数のバス・コントローラ・ユニット１９１６は、１つ又は複数のＰＣＩ又はＰＣＩエクスプレス・バスなどの周辺バスのセットを管理する。少なくとも１つの実施例では、システム・エージェント・コア１９１０は、様々なプロセッサ構成要素のための管理機能性を提供する。少なくとも１つの実施例では、システム・エージェント・コア１９１０は、様々な外部メモリ・デバイス（図示せず）へのアクセスを管理するための１つ又は複数の統合されたメモリ・コントローラ１９１４を含む。

【0142】

少なくとも１つの実施例では、プロセッサ・コア１９０２Ａ～１９０２Ｎのうちの１つ又は複数は、同時マルチスレッディングのサポートを含む。少なくとも１つの実施例では、システム・エージェント・コア１９１０は、マルチスレッド処理中にプロセッサ・コア１９０２Ａ～１９０２Ｎを協調させ、動作させるための構成要素を含む。少なくとも１つの実施例では、システム・エージェント・コア１９１０は、追加として、電力制御ユニット（「ＰＣＵ」：ｐｏｗｅｒ ｃｏｎｔｒｏｌ ｕｎｉｔ）を含み得、ＰＣＵは、プロセッサ・コア１９０２Ａ～１９０２Ｎ及びグラフィックス・プロセッサ１９０８の１つ又は複数の電力状態を調節するための論理及び構成要素を含む。

【0143】

少なくとも１つの実施例では、プロセッサ１９００は、追加として、グラフィックス処理動作を実行するためのグラフィックス・プロセッサ１９０８を含む。少なくとも１つの実施例では、グラフィックス・プロセッサ１９０８は、共有キャッシュ・ユニット１９０６、及び１つ又は複数の統合されたメモリ・コントローラ１９１４を含むシステム・エージェント・コア１９１０と結合する。少なくとも１つの実施例では、システム・エージェント・コア１９１０は、１つ又は複数の結合されたディスプレイへのグラフィックス・プロセッサ出力を駆動するためのディスプレイ・コントローラ１９１１をも含む。少なくとも１つの実施例では、ディスプレイ・コントローラ１９１１はまた、少なくとも１つの相互接続を介してグラフィックス・プロセッサ１９０８と結合された別個のモジュールであり得るか、又はグラフィックス・プロセッサ１９０８内に組み込まれ得る。

【0144】

少なくとも１つの実施例では、プロセッサ１９００の内部構成要素を結合するために、リング・ベースの相互接続ユニット１９１２が使用される。少なくとも１つの実施例では、ポイントツーポイント相互接続、切替え相互接続、又は他の技法などの代替相互接続ユニットが使用され得る。少なくとも１つの実施例では、グラフィックス・プロセッサ１９０８は、Ｉ／Ｏリンク１９１３を介してリング相互接続１９１２と結合する。

【0145】

少なくとも１つの実施例では、Ｉ／Ｏリンク１９１３は、様々なプロセッサ構成要素と、ｅＤＲＡＭモジュールなどの高性能組み込みメモリ・モジュール１９１８との間の通信を容易にするオン・パッケージＩ／Ｏ相互接続を含む、複数の種類のＩ／Ｏ相互接続のうちの少なくとも１つを表す。少なくとも１つの実施例では、プロセッサ・コア１９０２Ａ～１９０２Ｎの各々と、グラフィックス・プロセッサ１９０８とは、共有ＬＬＣとして組み込みメモリ・モジュール１９１８を使用する。

【0146】

少なくとも１つの実施例では、プロセッサ・コア１９０２Ａ～１９０２Ｎは、共通の命令セット・アーキテクチャを実行する同種のコアである。少なくとも１つの実施例では、プロセッサ・コア１９０２Ａ～１９０２Ｎは、ＩＳＡという観点から異種であり、ここで、プロセッサ・コア１９０２Ａ～１９０２Ｎのうちの１つ又は複数は、共通の命令セットを実行し、プロセッサ・コア１９０２Ａ～１９－０２Ｎのうちの１つ又は複数の他のコアは、共通の命令セットのサブセット、又は異なる命令セットを実行する。少なくとも１つの実施例では、プロセッサ・コア１９０２Ａ～１９０２Ｎは、マイクロアーキテクチャという観点から異種であり、ここで、電力消費量が比較的高い１つ又は複数のコアは、電力消費量がより低い１つ又は複数のコアと結合する。少なくとも１つの実施例では、プロセッサ１９００は、１つ又は複数のチップ上に、又はＳｏＣ集積回路として実装され得る。

【0147】

図２０は、説明される少なくとも１つの実施例による、グラフィックス・プロセッサ・コア２０００を示す。少なくとも１つの実施例では、グラフィックス・プロセッサ・コア２０００は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施するためにこれらのシステムと通信することができる。たとえば、グラフィックス・プロセッサ・コア２０００は、図１からのＧＰＵコア１２５、１３０、及び１３５であり得る。少なくとも１つの実施例では、グラフィックス・プロセッサ・コア２０００は、グラフィックス・コア・アレイ内に含まれる。少なくとも１つの実施例では、コア・スライスと呼ばれることもあるグラフィックス・プロセッサ・コア２０００は、モジュール式グラフィックス・プロセッサ内の１つ又は複数のグラフィックス・コアであり得る。少なくとも１つの実施例では、グラフィックス・プロセッサ・コア２０００は、１つのグラフィックス・コア・スライスの例示であり、本明細書で説明されるグラフィックス・プロセッサは、ターゲット電力及び性能エンベロープに基づいて、複数のグラフィックス・コア・スライスを含み得る。少なくとも１つの実施例では、各グラフィックス・コア２０００は、汎用及び固定機能論理のモジュール式ブロックを含む、サブ・スライスとも呼ばれる複数のサブ・コア２００１Ａ～２００１Ｆと結合された固定機能ブロック２０３０を含むことができる。

【0148】

少なくとも１つの実施例では、固定機能ブロック２０３０は、たとえば、より低い性能及び／又はより低い電力のグラフィックス・プロセッサ実装形態において、グラフィックス・プロセッサ２０００中のすべてのサブ・コアによって共有され得るジオメトリ／固定機能パイプライン２０３６を含む。少なくとも１つの実施例では、ジオメトリ／固定機能パイプライン２０３６は、３Ｄ固定機能パイプラインと、ビデオ・フロント・エンド・ユニットと、スレッド・スポーナ（ｓｐａｗｎｅｒ）及びスレッド・ディスパッチャと、統一リターン・バッファを管理する統一リターン・バッファ・マネージャとを含む。

【0149】

少なくとも１つの実施例では、固定機能ブロック２０３０はまた、グラフィックスＳｏＣインターフェース２０３７と、グラフィックス・マイクロコントローラ２０３８と、メディア・パイプライン２０３９とを含む。グラフィックスＳｏＣインターフェース２０３７は、グラフィックス・コア２０００と、ＳｏＣ集積回路内の他のプロセッサ・コアとの間のインターフェースを提供する。少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２０３８は、スレッド・ディスパッチと、スケジューリングと、プリエンプションとを含む、グラフィックス・プロセッサ２０００の様々な機能を管理するように構成可能であるプログラマブル・サブ・プロセッサである。少なくとも１つの実施例では、メディア・パイプライン２０３９は、画像及びビデオ・データを含むマルチメディア・データの復号、符号化、前処理、及び／又は後処理を容易にするための論理を含む。少なくとも１つの実施例では、メディア・パイプライン２０３９は、サブ・コア２００１～２００１Ｆ内のコンピュート論理又はサンプリング論理への要求を介して、メディア動作を実装する。

【0150】

少なくとも１つの実施例では、ＳｏＣインターフェース２０３７は、グラフィックス・コア２０００が汎用アプリケーション・プロセッサ・コア（たとえば、ＣＰＵ）及び／又はＳｏＣ内の他の構成要素と通信することを可能にし、ＳｏＣ内の他の構成要素は、共有ＬＬＣメモリ、システムＲＡＭ、及び／或いは組み込みオンチップ又はオンパッケージＤＲＡＭなどのメモリ階層要素を含む。少なくとも１つの実施例では、ＳｏＣインターフェース２０３７はまた、カメラ撮像パイプラインなど、ＳｏＣ内の固定機能デバイスとの通信を可能にすることができ、グラフィックス・コア２０００とＳｏＣ内のＣＰＵとの間で共有され得るグローバル・メモリ・アトミックの使用を可能にし、及び／又はそれを実装する。少なくとも１つの実施例では、ＳｏＣインターフェース２０３７はまた、グラフィックス・コア２０００のための電力管理制御を実装し、グラフィック・コア２０００のクロック・ドメインとＳｏＣ内の他のクロック・ドメインとの間のインターフェースを可能にすることができる。少なくとも１つの実施例では、ＳｏＣインターフェース２０３７は、グラフィックス・プロセッサ内の１つ又は複数のグラフィックス・コアの各々にコマンド及び命令を提供するように構成されたコマンド・ストリーマ及びグローバル・スレッド・ディスパッチャからのコマンド・バッファの受信を可能にする。少なくとも１つの実施例では、コマンド及び命令は、メディア動作が実施されるべきであるときにメディア・パイプライン２０３９にディスパッチされ得るか、又は、グラフィックス処理動作が実施されるべきであるときにジオメトリ及び固定機能パイプライン（たとえば、ジオメトリ及び固定機能パイプライン２０３６、ジオメトリ及び固定機能パイプライン２０１４）にディスパッチされ得る。

【0151】

少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２０３８は、グラフィックス・コア２０００のための様々なスケジューリング及び管理タスクを実施するように構成され得る。少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２０３８は、サブ・コア２００１Ａ～２００１Ｆ内の実行ユニット（ＥＵ）アレイ２００２Ａ～２００２Ｆ、２００４Ａ～２００４Ｆ内の様々なグラフィックス並列エンジンに対して、グラフィックスを実施し、及び／又はワークロード・スケジューリングを算出することができる。少なくとも１つの実施例では、グラフィックス・コア２０００を含むＳｏＣのＣＰＵコア上で実行しているホスト・ソフトウェアは、複数のグラフィック・プロセッサ・ドアベルのうちの１つにワークロードをサブミットすることができ、このドアベルが、適切なグラフィックス・エンジンに対するスケジューリング動作を呼び出す。少なくとも１つの実施例では、スケジューリング動作は、どのワークロードを次に稼働すべきかを決定することと、ワークロードをコマンド・ストリーマにサブミットすることと、エンジン上で稼働している既存のワークロードをプリエンプトすることと、ワークロードの進行を監視することと、ワークロードが完了したときにホスト・ソフトウェアに通知することとを含む。少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２０３８はまた、グラフィックス・コア２０００のための低電力又はアイドル状態を促進して、オペレーティング・システム及び／又はシステム上のグラフィックス・ドライバ・ソフトウェアとは無関係に、低電力状態移行にわたってグラフィックス・コア２０００内のレジスタを保存及び復元するアビリティをグラフィックス・コア２０００に提供することができる。

【0152】

少なくとも１つの実施例では、グラフィックス・コア２０００は、示されているサブ・コア２００１Ａ～２００１Ｆよりも多い又はそれよりも少ない、Ｎ個までのモジュール式サブ・コアを有し得る。Ｎ個のサブ・コアの各セットについて、少なくとも１つの実施例では、グラフィックス・コア２０００はまた、共有機能論理２０１０、共有及び／又はキャッシュ・メモリ２０１２、ジオメトリ／固定機能パイプライン２０１４、並びに様々なグラフィックスを加速し、処理動作を算出するための追加の固定機能論理２０１６を含むことができる。少なくとも１つの実施例では、共有機能論理２０１０は、グラフィックス・コア２０００内の各Ｎ個のサブ・コアによって共有され得る論理ユニット（たとえば、サンプラ、数理、及び／又はスレッド間通信論理）を含むことができる。共有及び／又はキャッシュ・メモリ２０１２は、グラフィックス・コア２０００内のＮ個のサブ・コア２００１Ａ～２００１ＦのためのＬＬＣであり得、また、複数のサブ・コアによってアクセス可能である共有メモリとして働き得る。少なくとも１つの実施例では、ジオメトリ／固定機能パイプライン２０１４は、固定機能ブロック２０３０内のジオメトリ／固定機能パイプライン２０３６の代わりに含まれ得、同じ又は同様の論理ユニットを含むことができる。

【0153】

少なくとも１つの実施例では、グラフィックス・コア２０００は、グラフィックス・コア２０００による使用のための様々な固定機能加速論理を含むことができる追加の固定機能論理２０１６を含む。少なくとも１つの実施例では、追加の固定機能論理２０１６は、位置限定シェーディング（ｐｏｓｉｔｉｏｎ ｏｎｌｙ ｓｈａｄｉｎｇ）において使用するための追加のジオメトリ・パイプラインを含む。位置限定シェーディングでは、少なくとも２つのジオメトリ・パイプラインが存在するが、ジオメトリ／固定機能パイプライン２０１６、２０３６内の完全ジオメトリ・パイプライン、並びに選別パイプライン（ｃｕｌｌ ｐｉｐｅｌｉｎｅ）においてであり、選別パイプラインは、追加の固定機能論理２０１６内に含まれ得る追加のジオメトリ・パイプラインである。少なくとも１つの実施例では、選別パイプラインは、完全ジオメトリ・パイプラインの縮小版である。少なくとも１つの実施例では、完全パイプライン及び選別パイプラインは、アプリケーションの異なるインスタンスを実行することができ、各インスタンスは別個のコンテキストを有する。少なくとも１つの実施例では、位置限定シェーディングは、切り捨てられた三角形の長い選別ランを隠すことができ、これは、いくつかのインスタンスにおいてシェーディングがより早く完了することを可能にする。たとえば、少なくとも１つの実施例では、選別パイプラインは、ピクセルの、フレーム・バッファへのラスタ化及びレンダリングを実施することなしに、頂点の位置属性をフェッチし、シェーディングするので、追加の固定機能論理２０１６内の選別パイプライン論理は、メイン・アプリケーションと並列で位置シェーダを実行することができ、全体的に完全パイプラインよりも速く臨界結果（ｃｒｉｔｉｃａｌ ｒｅｓｕｌｔ）を生成する。少なくとも１つの実施例では、選別パイプラインは、生成された臨界結果を使用して、すべての三角形について、それらの三角形が選別されているかどうかにかかわらず、可視性情報を算出することができる。少なくとも１つの実施例では、（このインスタンスではリプレイ・パイプラインと呼ばれることがある）完全パイプラインは、可視性情報を消費して、選別された三角形を飛ばして可視三角形のみをシェーディングすることができ、可視三角形は、最終的にラスタ化フェーズに渡される。

【0154】

少なくとも１つの実施例では、追加の固定機能論理２０１６はまた、ＣＵＤＡプログラムを加速するために、固定機能行列乗算論理など、汎用処理加速論理を含むことができる。

【0155】

少なくとも１つの実施例では、各グラフィックス・サブ・コア２００１Ａ～２００１Ｆは、実行リソースのセットを含み、実行リソースのセットは、グラフィックス・パイプライン、メディア・パイプライン、又はシェーダ・プログラムによる要求に応答して、グラフィックス動作、メディア動作、及びコンピュート動作を実施するために使用され得る。少なくとも１つの実施例では、グラフィックス・サブ・コア２００１Ａ～２００１Ｆは、複数のＥＵアレイ２００２Ａ～２００２Ｆ、２００４Ａ～２００４Ｆと、スレッド・ディスパッチ及びスレッド間通信（「ＴＤ／ＩＣ」：ｔｈｒｅａｄ ｄｉｓｐａｔｃｈ ａｎｄ ｉｎｔｅｒ－ｔｈｒｅａｄ ｃｏｍｍｕｎｉｃａｔｉｏｎ）論理２００３Ａ～２００３Ｆと、３Ｄ（たとえば、テクスチャ）サンプラ２００５Ａ～２００５Ｆと、メディア・サンプラ２００６Ａ～２００６Ｆと、シェーダ・プロセッサ２００７Ａ～２００７Ｆと、共有ローカル・メモリ（「ＳＬＭ」：ｓｈａｒｅｄ ｌｏｃａｌ ｍｅｍｏｒｙ）２００８Ａ～２００８Ｆとを含む。ＥＵアレイ２００２Ａ～２００２Ｆ、２００４Ａ～２００４Ｆは、各々、複数の実行ユニットを含み、複数の実行ユニットは、グラフィックス、メディア、又はコンピュート・シェーダ・プログラムを含むグラフィックス動作、メディア動作、又はコンピュート動作のサービスにおいて浮動小数点及び整数／固定小数点論理演算を実施することが可能なＧＰＧＰＵである。少なくとも１つの実施例では、ＴＤ／ＩＣ論理２００３Ａ～２００３Ｆは、サブ・コア内の実行ユニットのためのローカル・スレッド・ディスパッチ及びスレッド制御動作を実施し、サブ・コアの実行ユニット上で実行しているスレッド間の通信を容易にする。少なくとも１つの実施例では、３Ｄサンプラ２００５Ａ～２００５Ｆは、テクスチャ又は他の３Ｄグラフィックス関係データをメモリに読み取ることができる。少なくとも１つの実施例では、３Ｄサンプラは、所与のテクスチャに関連する、構成されたサンプル状態及びテクスチャ・フォーマットに基づいて、テクスチャ・データを異なるやり方で読み取ることができる。少なくとも１つの実施例では、メディア・サンプラ２００６Ａ～２００６Ｆは、メディア・データに関連するタイプ及びフォーマットに基づいて、同様の読取り動作を実施することができる。少なくとも１つの実施例では、各グラフィックス・サブ・コア２００１Ａ～２００１Ｆは、代替的に統一３Ｄ及びメディア・サンプラを含むことができる。少なくとも１つの実施例では、サブ・コア２００１Ａ～２００１Ｆの各々内の実行ユニット上で実行しているスレッドは、スレッド・グループ内で実行しているスレッドがオンチップ・メモリの共通のプールを使用して実行することを可能にするために、各サブ・コア内の共有ローカル・メモリ２００８Ａ～２００８Ｆを利用することができる。

【0156】

図２１は、少なくとも１つの実施例による、並列処理ユニット（「ＰＰＵ」：ｐａｒａｌｌｅｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）２１００を示す。少なくとも１つの実施例では、ＰＰＵ２１００は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施するためにこれらのシステムと通信することができる。たとえば、ＰＰＵ２１００は、図１からのＧＰＵ１２０であり得る。少なくとも１つの実施例では、ＰＰＵ２１００は、ＰＰＵ２１００によって実行された場合、ＰＰＵ２１００に、本明細書で説明されるプロセス及び技法のいくつか又はすべてを実施させる機械可読コードで構成される。少なくとも１つの実施例では、ＰＰＵ２１００はマルチスレッド・プロセッサであり、マルチスレッド・プロセッサは、１つ又は複数の集積回路デバイス上で実装され、（機械可読命令又は単に命令とも呼ばれる）コンピュータ可読命令を複数のスレッド上で並列に処理するように設計されたレイテンシ隠蔽技法としてマルチスレッディングを利用する。少なくとも１つの実施例では、スレッドは、実行のスレッドを指し、ＰＰＵ２１００によって実行されるように構成された命令のセットのインスタンス化である。少なくとも１つの実施例では、ＰＰＵ２１００は、ＬＣＤデバイスなどのディスプレイ・デバイス上での表示のための２次元（「２Ｄ」）画像データを生成するために３次元（「３Ｄ」）グラフィックス・データを処理するためのグラフィックス・レンダリング・パイプラインを実装するように構成されたＧＰＵである。少なくとも１つの実施例では、ＰＰＵ２１００は、線形代数演算及び機械学習演算などの算出を実施するために利用される。図２１は、単に例示を目的とした例示的な並列プロセッサを示し、少なくとも１つの実施例において実装され得るプロセッサ・アーキテクチャの非限定的な実例として解釈されるべきである。

【0157】

少なくとも１つの実施例では、１つ又は複数のＰＰＵ２１００は、高性能コンピューティング（「ＨＰＣ」：Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｉｎｇ）、データ・センタ、及び機械学習アプリケーションを加速するように構成される。少なくとも１つの実施例では、１つ又は複数のＰＰＵ２１００は、ＣＵＤＡプログラムを加速するように構成される。少なくとも１つの実施例では、ＰＰＵ２１００は、限定はしないが、Ｉ／Ｏユニット２１０６と、フロント・エンド・ユニット２１１０と、スケジューラ・ユニット２１１２と、ワーク分散ユニット２１１４と、ハブ２１１６と、クロスバー（「Ｘバー」：ｃｒｏｓｓｂａｒ）２１２０と、１つ又は複数の汎用処理クラスタ（「ＧＰＣ」：ｇｅｎｅｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｃｌｕｓｔｅｒ）２１１８と、１つ又は複数のパーティション・ユニット（「メモリ・パーティション・ユニット」）２１２２とを含む。少なくとも１つの実施例では、ＰＰＵ２１００は、１つ又は複数の高速ＧＰＵ相互接続（「ＧＰＵ相互接続」）２１０８を介してホスト・プロセッサ又は他のＰＰＵ２１００に接続される。少なくとも１つの実施例では、ＰＰＵ２１００は、システム・バス又は相互接続２１０２を介してホスト・プロセッサ又は他の周辺デバイスに接続される。少なくとも１つの実施例では、ＰＰＵ２１００は、１つ又は複数のメモリ・デバイス（「メモリ」）２１０４を備えるローカル・メモリに接続される。少なくとも１つの実施例では、メモリ・デバイス２１０４は、限定はしないが、１つ又は複数のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスを含む。少なくとも１つの実施例では、１つ又は複数のＤＲＡＭデバイスは、複数のＤＲＡＭダイが各デバイス内で積層された高帯域幅メモリ（「ＨＢＭ」：ｈｉｇｈ－ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）サブシステムとして構成され、及び／又は構成可能である。

【0158】

少なくとも１つの実施例では、高速ＧＰＵ相互接続２１０８は、ワイヤ・ベースのマルチ・レーン通信リンクを指し得、ワイヤ・ベースのマルチ・レーン通信リンクは、１つ又は複数のＣＰＵと組み合わせられた１つ又は複数のＰＰＵ２１００をスケーリングし、含めるために、システムによって使用され、ＰＰＵ２１００とＣＰＵとの間のキャッシュ・コヒーレンス、及びＣＰＵマスタリングをサポートする。少なくとも１つの実施例では、データ及び／又はコマンドは、高速ＧＰＵ相互接続２１０８によって、ハブ２１１６を通して、１つ又は複数のコピー・エンジン、ビデオ・エンコーダ、ビデオ・デコーダ、電力管理ユニット、及び図２１に明示的に示されていないこともある他の構成要素など、ＰＰＵ２１００の他のユニットに／から送信される。

【0159】

少なくとも１つの実施例では、Ｉ／Ｏユニット２１０６は、システム・バス２１０２を介して（図２１に示されていない）ホスト・プロセッサから通信（たとえば、コマンド、データ）を送受信するように構成される。少なくとも１つの実施例では、Ｉ／Ｏユニット２１０６は、システム・バス２１０２を介して直接、又は、メモリ・ブリッジなどの１つ又は複数の中間デバイスを通して、ホスト・プロセッサと通信する。少なくとも１つの実施例では、Ｉ／Ｏユニット２１０６は、システム・バス２１０２を介してＰＰＵ２１００のうちの１つ又は複数などの１つ又は複数の他のプロセッサと通信し得る。少なくとも１つの実施例では、Ｉ／Ｏユニット２１０６は、ＰＣＩｅインターフェースを、ＰＣＩｅバスを介した通信のために実装する。少なくとも１つの実施例では、Ｉ／Ｏユニット２１０６は、外部デバイスと通信するためのインターフェースを実装する。

【0160】

少なくとも１つの実施例では、Ｉ／Ｏユニット２１０６は、システム・バス２１０２を介して受信されたパケットを復号する。少なくとも１つの実施例では、少なくともいくつかのパケットは、ＰＰＵ２１００に様々な動作を実施させるように構成されたコマンドを表す。少なくとも１つの実施例では、Ｉ／Ｏユニット２１０６は、復号されたコマンドを、コマンドによって指定されるＰＰＵ２１００の様々な他のユニットに送信する。少なくとも１つの実施例では、コマンドは、フロント・エンド・ユニット２１１０に送信され、及び／或いは、ハブ２１１６、又は（図２１に明示的に示されていない）１つ又は複数のコピー・エンジン、ビデオ・エンコーダ、ビデオ・デコーダ、電力管理ユニットなど、ＰＰＵ２１００の他のユニットに送信される。少なくとも１つの実施例では、Ｉ／Ｏユニット２１０６はＰＰＵ２１００の様々な論理ユニット間で及びそれらの間で通信をルーティングするように構成される。

【0161】

少なくとも１つの実施例では、ホスト・プロセッサによって実行されるプログラムは、処理のためにワークロードをＰＰＵ２１００に提供するバッファにおいて、コマンド・ストリームを符号化する。少なくとも１つの実施例では、ワークロードは、命令と、それらの命令によって処理されるべきデータとを含む。少なくとも１つの実施例では、バッファは、ホスト・プロセッサとＰＰＵ２１００の両方によってアクセス（たとえば、読取り／書込み）可能であるメモリ中の領域であり、ホスト・インターフェース・ユニットは、Ｉ／Ｏユニット２１０６によってシステム・バス２１０２を介して送信されるメモリ要求を介して、システム・バス２１０２に接続されたシステム・メモリ中のバッファにアクセスするように構成され得る。少なくとも１つの実施例では、ホスト・プロセッサは、バッファにコマンド・ストリームを書き込み、次いでコマンド・ストリームの開始に対するポインタをＰＰＵ２１００に送信し、それにより、フロント・エンド・ユニット２１１０は、１つ又は複数のコマンド・ストリームに対するポインタを受信し、１つ又は複数のコマンド・ストリームを管理して、コマンド・ストリームからコマンドを読み取り、コマンドをＰＰＵ２１００の様々なユニットにフォワーディングする。

【0162】

少なくとも１つの実施例では、フロント・エンド・ユニット２１１０は、１つ又は複数のコマンド・ストリームによって定義されるタスクを処理するように様々なＧＰＣ２１１８を構成するスケジューラ・ユニット２１１２に結合される。少なくとも１つの実施例では、スケジューラ・ユニット２１１２は、スケジューラ・ユニット２１１２によって管理される様々なタスクに関係する状態情報を追跡するように構成され、状態情報は、ＧＰＣ２１１８のうちのどれにタスクが割り当てられるか、タスクがアクティブであるのか非アクティブであるのか、タスクに関連する優先レベルなどを示し得る。少なくとも１つの実施例では、スケジューラ・ユニット２１１２は、ＧＰＣ２１１８のうちの１つ又は複数上での複数のタスクの実行を管理する。

【0163】

少なくとも１つの実施例では、スケジューラ・ユニット２１１２は、ＧＰＣ２１１８上での実行のためのタスクをディスパッチするように構成されたワーク分散ユニット２１１４に結合される。少なくとも１つの実施例では、ワーク分散ユニット２１１４は、スケジューラ・ユニット２１１２から受信された、スケジューリングされたタスクの数を追跡し、ワーク分散ユニット２１１４は、ＧＰＣ２１１８の各々について、ペンディング・タスク・プール及びアクティブ・タスク・プールを管理する。少なくとも１つの実施例では、ペンディング・タスク・プールは、特定のＧＰＣ２１１８によって処理されるように割り当てられたタスクを含んでいるいくつかのスロット（たとえば、３２個のスロット）を備え、アクティブ・タスク・プールは、ＧＰＣ２１１８によってアクティブに処理されているタスクのためのいくつかのスロット（たとえば、４つのスロット）を備え得、それにより、ＧＰＣ２１１８のうちの１つがタスクの実行を完了したとき、ＧＰＣ２１１８のためのアクティブ・タスク・プールからそのタスクが排除され、ペンディング・タスク・プールからの他のタスクのうちの１つが選択され、ＧＰＣ２１１８上での実行のためにスケジューリングされる。少なくとも１つの実施例では、データ依存性が解決されるのを待っている間など、アクティブ・タスクがＧＰＣ２１１８上でアイドルである場合、アクティブ・タスクがＧＰＣ２１１８から排除され、ペンディング・タスク・プールに戻され、その間に、ペンディング・タスク・プール中の別のタスクが選択され、ＧＰＣ２１１８上での実行のためにスケジューリングされる。

【0164】

少なくとも１つの実施例では、ワーク分散ユニット２１１４は、Ｘバー２１２０を介して１つ又は複数のＧＰＣ２１１８と通信する。少なくとも１つの実施例では、Ｘバー２１２０は、ＰＰＵ２１００の多くのユニットをＰＰＵ２１００の他のユニットに結合する相互接続ネットワークであり、ワーク分散ユニット２１１４を特定のＧＰＣ２１１８に結合するように構成され得る。少なくとも１つの実施例では、ＰＰＵ２１００の１つ又は複数の他のユニットも、ハブ２１１６を介してＸバー２１２０に接続され得る。

【0165】

少なくとも１つの実施例では、タスクはスケジューラ・ユニット２１１２によって管理され、ワーク分散ユニット２１１４によってＧＰＣ２１１８のうちの１つにディスパッチされる。ＧＰＣ２１１８は、タスクを処理し、結果を生成するように構成される。少なくとも１つの実施例では、結果は、ＧＰＣ２１１８内の他のタスクによって消費されるか、Ｘバー２１２０を介して異なるＧＰＣ２１１８にルーティングされるか、又はメモリ２１０４に記憶され得る。少なくとも１つの実施例では、結果は、パーティション・ユニット２１２２を介してメモリ２１０４に書き込まれ得、パーティション・ユニット２１２２は、メモリ２１０４への／からのデータの読取り及び書込みを行うためのメモリ・インターフェースを実装する。少なくとも１つの実施例では、結果は、高速ＧＰＵ相互接続２１０８を介して別のＰＰＵ２１０４又はＣＰＵに送信され得る。少なくとも１つの実施例では、ＰＰＵ２１００は、限定はしないが、ＰＰＵ２１００に結合された別個の個別メモリ・デバイス２１０４の数に等しいＵ個のパーティション・ユニット２１２２を含む。

【0166】

少なくとも１つの実施例では、ホスト・プロセッサはドライバ・カーネルを実行し、ドライバ・カーネルは、ホスト・プロセッサ上で実行している１つ又は複数のアプリケーションがＰＰＵ２１００上での実行のために動作をスケジューリングすることを可能にするアプリケーション・プログラミング・インターフェース（「ＡＰＩ」）を実装する。少なくとも１つの実施例では、複数のコンピュート・アプリケーションが、ＰＰＵ２１００によって同時に実行され、ＰＰＵ２１００は、複数のコンピュート・アプリケーションに対して、隔離、サービス品質（「ＱｏＳ」：ｑｕａｌｉｔｙ ｏｆ ｓｅｒｖｉｃｅ）、及び独立したアドレス空間を提供する。少なくとも１つの実施例では、アプリケーションは、ＰＰＵ２１００による実行のための１つ又は複数のタスクをドライバ・カーネルに生成させる（たとえば、ＡＰＩコールの形態の）命令を生成し、ドライバ・カーネルは、ＰＰＵ２１００によって処理されている１つ又は複数のストリームにタスクを出力する。少なくとも１つの実施例では、各タスクは、ワープと呼ばれることがある関係スレッドの１つ又は複数のグループを備える。少なくとも１つの実施例では、ワープは、並列に実行され得る複数の関係スレッド（たとえば、３２個のスレッド）を備える。少なくとも１つの実施例では、連動スレッドは、タスクを実施するための命令を含み、共有メモリを通してデータを交換する、複数のスレッドを指すことができる。

【0167】

図２２は、少なくとも１つの実施例による、ＧＰＣ２２００を示す。少なくとも１つの実施例では、ＧＰＣ２２００は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施するためにこれらのシステムと通信することができる。少なくとも１つの実施例では、ＧＰＣ２２００は、図２１のＧＰＣ２１１８である。少なくとも１つの実施例では、各ＧＰＣ２２００は、限定はしないが、タスクを処理するためのいくつかのハードウェア・ユニットを含み、各ＧＰＣ２２００は、限定はしないが、パイプライン・マネージャ２２０２、プレ・ラスタ演算ユニット（「ＰＲＯＰ」）２２０４、ラスタ・エンジン２２０８、ワーク分散クロスバー（「ＷＤＸ」：ｗｏｒｋ ｄｉｓｔｒｉｂｕｔｉｏｎ ｃｒｏｓｓｂａｒ）２２１６、ＭＭＵ２２１８、１つ又は複数のデータ処理クラスタ（「ＤＰＣ」：Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ Ｃｌｕｓｔｅｒ）２２０６、及びパーツの任意の好適な組合せを含む。

【0168】

少なくとも１つの実施例では、ＧＰＣ２２００の動作は、パイプライン・マネージャ２２０２によって制御される。少なくとも１つの実施例では、パイプライン・マネージャ２２０２は、ＧＰＣ２２００に割り振られたタスクを処理するための１つ又は複数のＤＰＣ２２０６の構成を管理する。少なくとも１つの実施例では、パイプライン・マネージャ２２０２は、グラフィックス・レンダリング・パイプラインの少なくとも一部分を実装するように、１つ又は複数のＤＰＣ２２０６のうちの少なくとも１つを構成する。少なくとも１つの実施例では、ＤＰＣ２２０６は、プログラマブル・ストリーミング・マルチプロセッサ（「ＳＭ」：ｓｔｒｅａｍｉｎｇ ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ）２２１４上で頂点シェーダ・プログラムを実行するように構成される。少なくとも１つの実施例では、パイプライン・マネージャ２２０２は、ワーク分散ユニットから受信されたパケットを、ＧＰＣ２２００内の適切な論理ユニットにルーティングするように構成され、少なくとも１つの実施例では、いくつかのパケットは、ＰＲＯＰ２２０４中の固定機能ハードウェア・ユニット及び／又はラスタ・エンジン２２０８にルーティングされ得、他のパケットは、プリミティブ・エンジン２２１２又はＳＭ２２１４による処理のためにＤＰＣ２２０６にルーティングされ得る。少なくとも１つの実施例では、パイプライン・マネージャ２２０２は、コンピューティング・パイプラインを実装するように、ＤＰＣ２２０６のうちの少なくとも１つを構成する。少なくとも１つの実施例では、パイプライン・マネージャ２２０２は、ＣＵＤＡプログラムの少なくとも一部分を実行するように、ＤＰＣ２２０６のうちの少なくとも１つを構成する。

【0169】

少なくとも１つの実施例では、ＰＲＯＰユニット２２０４は、ラスタ・エンジン２２０８及びＤＰＣ２２０６によって生成されたデータを、図２１と併せて上記でより詳細に説明されたメモリ・パーティション・ユニット２１２２など、パーティション・ユニット中のラスタ演算（「ＲＯＰ」：Ｒａｓｔｅｒ Ｏｐｅｒａｔｉｏｎ）ユニットにルーティングするように構成される。少なくとも１つの実施例では、ＰＲＯＰユニット２２０４は、色ブレンディングのための最適化を実施すること、ピクセル・データを組織化すること、アドレス・トランスレーションを実施することなどを行うように構成される。少なくとも１つの実施例では、ラスタ・エンジン２２０８は、限定はしないが、様々なラスタ演算を実施するように構成されたいくつかの固定機能ハードウェア・ユニットを含み、少なくとも１つの実施例では、ラスタ・エンジン２２０８は、限定はしないが、セットアップ・エンジン、粗いラスタ・エンジン、選別エンジン、クリッピング・エンジン、細かいラスタ・エンジン、タイル合体エンジン、及びそれらの任意の好適な組合せを含む。少なくとも１つの実施例では、セットアップ・エンジンは、変換された頂点を受信し、頂点によって定義された幾何学的プリミティブに関連する平面方程式を生成し、平面方程式は、プリミティブについてのカバレージ情報（たとえば、タイルのためのｘ、ｙカバレージ・マスク）を生成するために粗いラスタ・エンジンに送信され、粗いラスタ・エンジンの出力は選別エンジンに送信され、ｚテストに落ちたプリミティブに関連するフラグメントが選別され、クリッピング・エンジンに送信され、視錐台の外側にあるフラグメントがクリップされる。少なくとも１つの実施例では、クリッピング及び選別を通過したフラグメントは、セットアップ・エンジンによって生成された平面方程式に基づいてピクセル・フラグメントについての属性を生成するために、細かいラスタ・エンジンに渡される。少なくとも１つの実施例では、ラスタ・エンジン２２０８の出力は、ＤＰＣ２２０６内に実装されたフラグメント・シェーダによってなど、任意の好適なエンティティによって処理されるべきフラグメントを含む。

【0170】

少なくとも１つの実施例では、ＧＰＣ２２００中に含まれる各ＤＰＣ２２０６は、限定はしないが、Ｍパイプ・コントローラ（「ＭＰＣ」：Ｍ－Ｐｉｐｅ Ｃｏｎｔｒｏｌｌｅｒ）２２１０、プリミティブ・エンジン２２１２、１つ又は複数のＳＭ２２１４、及びそれらの任意の好適な組合せを含む。少なくとも１つの実施例では、ＭＰＣ２２１０は、ＤＰＣ２２０６の動作を制御して、パイプライン・マネージャ２２０２から受信されたパケットを、ＤＰＣ２２０６中の適切なユニットにルーティングする。少なくとも１つの実施例では、頂点に関連するパケットは、頂点に関連する頂点属性をメモリからフェッチするように構成されたプリミティブ・エンジン２２１２にルーティングされ、対照的に、シェーダ・プログラムに関連するパケットは、ＳＭ２２１４に送信され得る。

【0171】

少なくとも１つの実施例では、ＳＭ２２１４は、限定はしないが、いくつかのスレッドによって表されたタスクを処理するように構成されたプログラマブル・ストリーミング・プロセッサを含む。少なくとも１つの実施例では、ＳＭ２２１４はマルチスレッド化され、スレッドの特定のグループからの複数のスレッド（たとえば、３２個のスレッド）を同時に実行するように構成され、ＳＩＭＤアーキテクチャを実装し、スレッドのグループ（たとえば、ワープ）中の各スレッドは、命令の同じセットに基づいてデータの異なるセットを処理するように構成される。少なくとも１つの実施例では、スレッドのグループ中のすべてのスレッドが同じ命令を実行する。少なくとも１つの実施例では、ＳＭ２２１４は、ＳＩＭＴアーキテクチャを実装し、スレッドのグループ中の各スレッドは、命令の同じセットに基づいて、データの異なるセットを処理するように構成されるが、スレッドのグループ中の個々のスレッドは、実行中に発散することを可能にされる。少なくとも１つの実施例では、プログラム・カウンタ、コール・スタック、及び実行状態が、各ワープについて維持されて、ワープ内のスレッドが発散するときのワープ間の同時処理及びワープ内の直列実行を可能にする。別の実施例では、プログラム・カウンタ、コール・スタック、及び実行状態が、各個々のスレッドについて維持されて、すべてのスレッド間、ワープ内及びワープ間での等しい同時処理を可能にする。少なくとも１つの実施例では、実行状態が、各個々のスレッドについて維持され、同じ命令を実行しているスレッドが、より良い効率性のために収束され、並列に実行され得る。ＳＭ２２１４の少なくとも１つの実施例は、図２３と併せてさらに詳細に説明される。

【0172】

少なくとも１つの実施例では、ＭＭＵ２２１８は、ＧＰＣ２２００とメモリ・パーティション・ユニット（たとえば、図２１のパーティション・ユニット２１２２）との間のインターフェースを提供し、ＭＭＵ２２１８は、仮想アドレスから物理アドレスへのトランスレーションと、メモリ保護と、メモリ要求の調停とを提供する。少なくとも１つの実施例では、ＭＭＵ２２１８は、仮想アドレスからメモリ中の物理アドレスへのトランスレーションを実施するための１つ又は複数のトランスレーション・ルックアサイド・バッファ（ＴＬＢ）を提供する。

【0173】

図２３は、少なくとも１つの実施例による、ストリーミング・マルチプロセッサ（「ＳＭ」）２３００を示す。少なくとも１つの実施例では、ＳＭ２３００は、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施するためにこれらのシステムと通信することができる。たとえば、ＳＭ２３００は、図１からのＧＰＵ１２０の一部であり得る。少なくとも１つの実施例では、ＳＭ２３００は、図２２のＳＭ２２１４である。少なくとも１つの実施例では、ＳＭ２３００は、限定はしないが、命令キャッシュ２３０２、１つ又は複数のスケジューラ・ユニット２３０４、レジスタ・ファイル２３０８、１つ又は複数の処理コア（「コア」）２３１０、１つ又は複数の特殊機能ユニット（「ＳＦＵ」：ｓｐｅｃｉａｌ ｆｕｎｃｔｉｏｎ ｕｎｉｔ）２３１２、１つ又は複数のＬＳＵ２３１４、相互接続ネットワーク２３１６、共有メモリ／Ｌ１キャッシュ２３１８、及びそれらの任意の好適な組合せを含む。少なくとも１つの実施例では、ワーク分散ユニットは、並列処理ユニット（ＰＰＵ）のＧＰＣ上での実行のためにタスクをディスパッチし、各タスクは、ＧＰＣ内の特定のデータ処理クラスタ（ＤＰＣ）に割り振られ、タスクがシェーダ・プログラムに関連する場合、タスクはＳＭ２３００のうちの１つに割り振られる。少なくとも１つの実施例では、スケジューラ・ユニット２３０４は、ワーク分散ユニットからタスクを受信し、ＳＭ２３００に割り当てられた１つ又は複数のスレッド・ブロックについて命令スケジューリングを管理する。少なくとも１つの実施例では、スケジューラ・ユニット２３０４は、並列スレッドのワープとしての実行のためにスレッド・ブロックをスケジューリングし、各スレッド・ブロックは、少なくとも１つのワープを割り振られる。少なくとも１つの実施例では、各ワープは、スレッドを実行する。少なくとも１つの実施例では、スケジューラ・ユニット２３０４は、複数の異なるスレッド・ブロックを管理して、異なるスレッド・ブロックにワープを割り振り、次いで、複数の異なる連動グループからの命令を、各クロック・サイクル中に様々な機能ユニット（たとえば、処理コア２３１０、ＳＦＵ２３１２、及びＬＳＵ２３１４）にディスパッチする。

【0174】

少なくとも１つの実施例では、「連動グループ」は、通信するスレッドのグループを組織化するためのプログラミング・モデルを指し得、プログラミング・モデルは、スレッドが通信している粒度を開発者が表現することを可能にして、より豊富でより効率的な並列分解の表現を可能にする。少なくとも１つの実施例では、連動起動ＡＰＩは、並列アルゴリズムの実行のためにスレッド・ブロックの間の同期をサポートする。少なくとも１つの実施例では、従来のプログラミング・モデルのＡＰＩは、連動スレッドを同期するための単一の簡単な構築物、すなわちスレッド・ブロックのすべてのスレッドにわたるバリア（たとえば、ｓｙｎｃｔｈｒｅａｄｓ（）関数）を提供する。しかしながら、少なくとも１つの実施例では、プログラマは、スレッド・ブロックよりも小さい粒度においてスレッドのグループを定義し、定義されたグループ内で同期して、集合的なグループ全般にわたる機能インターフェースの形態で、より高い性能、設計のフレキシビリティ、及びソフトウェア再使用を可能にし得る。少なくとも１つの実施例では、連動グループは、プログラマが、サブ・ブロック粒度及びマルチ・ブロック粒度において、スレッドのグループを明示的に定義し、連動グループ中のスレッドに対する同期などの集合的な動作を実施することを可能にする。少なくとも１つの実施例では、サブ・ブロック粒度は、単一スレッドと同じくらい小さい。少なくとも１つの実施例では、プログラミング・モデルは、ソフトウェア境界にわたるクリーンな合成をサポートし、それにより、ライブラリ及びユーティリティ関数が、収束に関して仮定する必要なしにそれらのローカル・コンテキスト内で安全に同期することができる。少なくとも１つの実施例では、連動グループ・プリミティブは、限定はしないが、プロデューサ－コンシューマ並列性、日和見並列性（ｏｐｐｏｒｔｕｎｉｓｔｉｃ ｐａｒａｌｌｅｌｉｓｍ）、及びスレッド・ブロックのグリッド全体にわたるグローバルな同期を含む、新しいパターンの連動並列性を可能にする。

【0175】

少なくとも１つの実施例では、ディスパッチ・ユニット２３０６は、機能ユニットのうちの１つ又は複数に命令を送信するように構成され、スケジューラ・ユニット２３０４は、限定はしないが、同じワープからの２つの異なる命令が各クロック・サイクル中にディスパッチされることを可能にする２つのディスパッチ・ユニット２３０６を含む。少なくとも１つの実施例では、各スケジューラ・ユニット２３０４は、単一のディスパッチ・ユニット２３０６又は追加のディスパッチ・ユニット２３０６を含む。

【0176】

少なくとも１つの実施例では、各ＳＭ２３００は、少なくとも１つの実施例では、限定はしないが、ＳＭ２３００の機能ユニットにレジスタのセットを提供するレジスタ・ファイル２３０８を含む。少なくとも１つの実施例では、レジスタ・ファイル２３０８は、各機能ユニットがレジスタ・ファイル２３０８の専用部分を割り振られるように、機能ユニットの各々の間で分割される。少なくとも１つの実施例では、レジスタ・ファイル２３０８は、ＳＭ２３００によって実行されている異なるワープ間で分割され、レジスタ・ファイル２３０８は、機能ユニットのデータ経路に接続されたオペランドのための一時的ストレージを提供する。少なくとも１つの実施例では、各ＳＭ２３００は、限定はしないが、複数のＬ個の処理コア２３１０を含む。少なくとも１つの実施例では、ＳＭ２３００は、限定はしないが、多数の（たとえば、１２８個以上の）個別の処理コア２３１０を含む。少なくとも１つの実施例では、各処理コア２３１０は、限定はしないが、完全にパイプライン化された、単精度の、倍精度の、及び／又は混合精度の処理ユニットを含み、これは、限定はしないが、浮動小数点算術論理ユニット及び整数算術論理ユニットを含む。少なくとも１つの実施例では、浮動小数点算術論理ユニットは、浮動小数点算術のためのＩＥＥＥ７５４－２００８規格を実装する。少なくとも１つの実施例では、処理コア２３１０は、限定はしないが、６４個の単精度（３２ビット）浮動小数点コアと、６４個の整数コアと、３２個の倍精度（６４ビット）浮動小数点コアと、８つのテンソル・コアとを含む。

【0177】

少なくとも１つの実施例では、テンソル・コアは、行列演算を実施するように構成される。少なくとも１つの実施例では、１つ又は複数のテンソル・コアは、処理コア２３１０中に含まれる。少なくとも１つの実施例では、テンソル・コアは、ニューラル・ネットワーク訓練及び推論のための畳み込み演算など、深層学習行列算術を実施するように構成される。少なくとも１つの実施例では、各テンソル・コアは、４×４の行列で動作し、行列の積和演算（ｍａｔｒｉｘ ｍｕｌｔｉｐｌｙ ａｎｄ ａｃｃｕｍｕｌａｔｅ ｏｐｅｒａｔｉｏｎ）Ｄ＝Ａ×Ｂ＋Ｃを実施し、ここで、Ａ、Ｂ、Ｃ、及びＤは４×４の行列である。

【0178】

少なくとも１つの実施例では、行列乗算入力Ａ及びＢは、１６ビットの浮動小数点行列であり、和の行列Ｃ及びＤは、１６ビットの浮動小数点又は３２ビットの浮動小数点行列である。少なくとも１つの実施例では、テンソル・コアは、３２ビットの浮動小数点の和をもつ１６ビットの浮動小数点入力データで動作する。少なくとも１つの実施例では、１６ビットの浮動小数点乗算は、６４個の演算を使用し、結果的に完全精度の積をもたらし、次いで、完全精度の積が、４×４×４の行列乗算についての他の中間積との３２ビット浮動小数点加算を使用して加算される。少なくとも１つの実施例では、これらの小さい要素から築かれる、はるかに大きい２次元又はさらに高次元の行列演算を実施するために、テンソル・コアが使用される。少なくとも１つの実施例では、ＣＵＤＡ－Ｃ＋＋ＡＰＩなどのＡＰＩは、ＣＵＤＡ－Ｃ＋＋プログラムからテンソル・コアを効率的に使用するために、特殊な行列ロード演算、行列積和演算、及び行列ストア演算を公開している。少なくとも１つの実施例では、ＣＵＤＡレベルにおいて、ワープ・レベル・インターフェースは、ワープの３２個のスレッドすべてに及ぶ１６×１６サイズの行列を仮定する。

【0179】

少なくとも１つの実施例では、各ＳＭ２３００は、限定はしないが、特殊関数（たとえば、属性評価、逆数平方根など）を実施するＭ個のＳＦＵ２３１２を含む。少なくとも１つの実施例では、ＳＦＵ２３１２は、限定はしないが、階層ツリー・データ構造をトラバースするように構成されたツリー・トラバーサル・ユニットを含む。少なくとも１つの実施例では、ＳＦＵ２３１２は、限定はしないが、テクスチャ・マップ・フィルタリング動作を実施するように構成されたテクスチャ・ユニットを含む。少なくとも１つの実施例では、テクスチャ・ユニットは、メモリ及びサンプル・テクスチャ・マップからテクスチャ・マップ（たとえば、テクセルの２Ｄアレイ）をロードして、ＳＭ２３００によって実行されるシェーダ・プログラムにおける使用のためのサンプリングされたテクスチャ値を作り出すように構成される。少なくとも１つの実施例では、テクスチャ・マップは、共有メモリ／Ｌ１キャッシュ２３１８に記憶される。少なくとも１つの実施例では、テクスチャ・ユニットは、ミップ・マップ（たとえば、詳細のレベルが異なるテクスチャ・マップ）を使用したフィルタリング動作などのテクスチャ動作を実装する。少なくとも１つの実施例では、各ＳＭ２３００は、限定はしないが、２つのテクスチャ・ユニットを含む。

【0180】

少なくとも１つの実施例では、各ＳＭ２３００は、限定はしないが、共有メモリ／Ｌ１キャッシュ２３１８とレジスタ・ファイル２３０８との間でロード及びストア動作を実装するＮ個のＬＳＵ２３１４を含む。少なくとも１つの実施例では、各ＳＭ２３００は、限定はしないが、相互接続ネットワーク２３１６を含み、相互接続ネットワーク２３１６は、機能ユニットの各々をレジスタ・ファイル２３０８に接続し、ＬＳＵ２３１４をレジスタ・ファイル２３０８及び共有メモリ／Ｌ１キャッシュ２３１８に接続する。少なくとも１つの実施例では、相互接続ネットワーク２３１６はクロスバーであり、クロスバーは、機能ユニットのうちのいずれかをレジスタ・ファイル２３０８中のレジスタのうちのいずれかに接続し、ＬＳＵ２３１４をレジスタ・ファイル２３０８と共有メモリ／Ｌ１キャッシュ２３１８中のメモリ・ロケーションとに接続するように構成され得る。

【0181】

少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２３１８は、ＳＭ２３００とプリミティブ・エンジンとの間及びＳＭ２３００中のスレッド間でのデータ・ストレージ及び通信を可能にするオンチップ・メモリのアレイである。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２３１８は、限定はしないが、１２８ＫＢのストレージ容量を備え、ＳＭ２３００からパーティション・ユニットへの経路中にある。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２３１８は、読取り及び書込みをキャッシュするために使用される。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２３１８、Ｌ２キャッシュ、及びメモリのうちの１つ又は複数は、補助ストアである。

【0182】

少なくとも１つの実施例では、データ・キャッシュと共有メモリ機能性とを単一のメモリ・ブロックに組み合わせることは、両方のタイプのメモリ・アクセスについて改善された性能を提供する。少なくとも１つの実施例では、容量は、共有メモリが容量の半分を使用するように構成され、テクスチャ及びロード／ストア動作が残りの容量を使用することができる場合など、共有メモリを使用しないプログラムによってキャッシュとして使用されるか、又は使用可能である。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２３１８内の統合は、共有メモリ／Ｌ１キャッシュ２３１８が、データをストリーミングするための高スループット管として機能しながら、同時に高帯域幅及び低レイテンシのアクセスを、頻繁に再使用されるデータに提供することを可能にする。少なくとも１つの実施例では、汎用並列算出のために構成されたとき、グラフィックス処理と比較してより簡単な構成が使用され得る。少なくとも１つの実施例では、固定機能ＧＰＵがバイパスされて、はるかに簡単なプログラミング・モデルを作成する。少なくとも１つの実施例では及び汎用並列算出構成では、ワーク分散ユニットは、スレッドのブロックをＤＰＣに直接割り当て、分散させる。少なくとも１つの実施例では、ブロック中のスレッドは、各スレッドが一意の結果を生成することを確実にするように、計算において一意のスレッドＩＤを使用して、同じプログラムを実行し、ＳＭ２３００を使用してプログラムを実行し、計算を実施し、共有メモリ／Ｌ１キャッシュ２３１８を使用してスレッド間で通信し、ＬＳＵ２３１４を使用して、共有メモリ／Ｌ１キャッシュ２３１８及びメモリ・パーティション・ユニットを通してグローバル・メモリを読み取り、書き込む。少なくとも１つの実施例では、汎用並列算出のために構成されたとき、ＳＭ２３００は、ＤＰＣ上で新しいワークを起動するためにスケジューラ・ユニット２３０４が使用することができるコマンドを書き込む。

【0183】

少なくとも１つの実施例では、ＰＰＵは、デスクトップ・コンピュータ、ラップトップ・コンピュータ、タブレット・コンピュータ、サーバ、スーパーコンピュータ、スマート・フォン（たとえば、ワイヤレス・ハンドヘルド・デバイス）、ＰＤＡ、デジタル・カメラ、車両、頭部装着型ディスプレイ、ハンドヘルド電子デバイスなどに含まれるか、又はそれらに結合される。少なくとも１つの実施例では、ＰＰＵは、単一の半導体基板上で具体化される。少なくとも１つの実施例では、ＰＰＵは、追加のＰＰＵ、メモリ、ＲＩＳＣ ＣＰＵ、ＭＭＵ、デジタル－アナログ変換器（「ＤＡＣ」：ｄｉｇｉｔａｌ－ｔｏ－ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）などの１つ又は複数の他のデバイスとともにＳｏＣ中に含まれる。

【0184】

少なくとも１つの実施例では、ＰＰＵは、１つ又は複数のメモリ・デバイスを含むグラフィックス・カード上に含まれ得る。少なくとも１つの実施例では、グラフィックス・カードは、デスクトップ・コンピュータのマザーボード上のＰＣＩｅスロットとインターフェースするように構成され得る。少なくとも１つの実施例では、ＰＰＵは、マザーボードのチップセット中に含まれる統合されたＧＰＵ（「ｉＧＰＵ」：ｉｎｔｅｇｒａｔｅｄ ＧＰＵ）であり得る。

【0185】

汎用コンピューティングのためのソフトウェア構築物
以下の図は、限定はしないが、少なくとも１つの実施例を実装するための例示的なソフトウェア構築物を記載する。

【0186】

図２４は、少なくとも１つの実施例による、プログラミング・プラットフォームのソフトウェア・スタックを示す。少なくとも１つの実施例では、プログラミング・プラットフォームのソフトウェア・スタックは、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施するためにこれらのシステムと通信することができる。たとえば、プログラミング・プラットフォームのソフトウェア・スタックは、図２からのＣＵＤＡソフトウェア・スタック２０６であり得る。少なくとも１つの実施例では、プログラミング・プラットフォームは、算出タスクを加速するために、コンピューティング・システム上のハードウェアを活用するためのプラットフォームである。少なくとも１つの実施例では、プログラミング・プラットフォームは、ライブラリ、コンパイラ指令、及び／又はプログラミング言語への拡張を通して、ソフトウェア開発者にとってアクセス可能であり得る。少なくとも１つの実施例では、プログラミング・プラットフォームは、限定はしないが、ＣＵＤＡ、Ｒａｄｅｏｎオープン・コンピュート・プラットフォーム（「ＲＯＣｍ」：Ｒａｄｅｏｎ Ｏｐｅｎ Ｃｏｍｐｕｔｅ Ｐｌａｔｆｏｒｍ）、ＯｐｅｎＣＬ（ＯｐｅｎＣＬ（商標）はクロノス・グループ（Ｋｈｒｏｎｏｓ ｇｒｏｕｐ）によって開発される）、ＳＹＣＬ、又はＩｎｔｅｌ Ｏｎｅ ＡＰＩであり得る。

【0187】

少なくとも１つの実施例では、プログラミング・プラットフォームのソフトウェア・スタック２４００は、アプリケーション２４０１のための実行環境を提供する。少なくとも１つの実施例では、アプリケーション２４０１は、ソフトウェア・スタック２４００上で起動されることが可能な任意のコンピュータ・ソフトウェアを含み得る。少なくとも１つの実施例では、アプリケーション２４０１は、限定はしないが、人工知能（「ＡＩ」：ａｒｔｉｆｉｃｉａｌ ｉｎｔｅｌｌｉｇｅｎｃｅ）／機械学習（「ＭＬ」：ｍａｃｈｉｎｅ ｌｅａｒｎｉｎｇ）アプリケーション、高性能コンピューティング（「ＨＰＣ」）アプリケーション、仮想デスクトップ・インフラストラクチャ（「ＶＤＩ」：ｖｉｒｔｕａｌ ｄｅｓｋｔｏｐ ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）、又はデータ・センタ・ワークロードを含み得る。

【0188】

少なくとも１つの実施例では、アプリケーション２４０１及びソフトウェア・スタック２４００は、ハードウェア２４０７上で稼働する。少なくとも１つの実施例では、ハードウェア２４０７は、１つ又は複数のＧＰＵ、ＣＰＵ、ＦＰＧＡ、ＡＩエンジン、及び／又はプログラミング・プラットフォームをサポートする他のタイプのコンピュート・デバイスを含み得る。ＣＵＤＡの場合など、少なくとも１つの実施例では、ソフトウェア・スタック２４００は、ベンダー固有であり、（１つ又は複数の）特定のベンダーからのデバイスのみと互換性があり得る。ＯｐｅｎＣＬの場合など、少なくとも１つの実施例では、ソフトウェア・スタック２４００は、異なるベンダーからのデバイスで使用され得る。少なくとも１つの実施例では、ハードウェア２４０７は、アプリケーション・プログラミング・インターフェース（「ＡＰＩ」）コールを介して算出タスクを実施するためにアクセスされ得るもう１つのデバイスに接続されたホストを含む。少なくとも１つの実施例では、限定はしないが、ＣＰＵ（ただし、コンピュート・デバイスをも含み得る）及びそのメモリを含み得る、ハードウェア２４０７内のホストとは対照的に、ハードウェア２４０７内のデバイスは、限定はしないが、ＧＰＵ、ＦＰＧＡ、ＡＩエンジン、又は他のコンピュート・デバイス（ただし、ＣＰＵをも含み得る）及びそのメモリを含み得る。

【0189】

少なくとも１つの実施例では、プログラミング・プラットフォームのソフトウェア・スタック２４００は、限定はしないが、いくつかのライブラリ２４０３と、ランタイム２４０５と、デバイス・カーネル・ドライバ２４０６とを含む。少なくとも１つの実施例では、ライブラリ２４０３の各々は、コンピュータ・プログラムによって使用され、ソフトウェア開発中に活用され得る、データ及びプログラミング・コードを含み得る。少なくとも１つの実施例では、ライブラリ２４０３は、限定はしないが、事前に書かれたコード及びサブルーチン、クラス、値、タイプ仕様、構成データ、ドキュメンテーション、ヘルプ・データ、並びに／又はメッセージ・テンプレートを含み得る。少なくとも１つの実施例では、ライブラリ２４０３は、１つ又は複数のタイプのデバイス上での実行のために最適化される機能を含む。少なくとも１つの実施例では、ライブラリ２４０３は、限定はしないが、デバイス上で数学、深層学習、及び／又は他のタイプの動作を実施するための機能を含み得る。少なくとも１つの実施例では、ライブラリ２４０３は、ライブラリ２４０３において実装される機能を公開する、１つ又は複数のＡＰＩを含み得る、対応するＡＰＩ２４０２に関連する。

【0190】

少なくとも１つの実施例では、アプリケーション２４０１は、図２９～図３１と併せて以下でより詳細に説明されるように、実行可能コードにコンパイルされるソース・コードとして書かれる。少なくとも１つの実施例では、アプリケーション２４０１の実行可能コードは、少なくとも部分的に、ソフトウェア・スタック２４００によって提供される実行環境上で稼働し得る。少なくとも１つの実施例では、アプリケーション２４０１の実行中に、ホストとは対照的な、デバイス上で稼働する必要があるコードに達し得る。少なくとも１つの実施例では、そのような場合、デバイス上で必須のコードをロード及び起動するために、ランタイム２４０５がコールされ得る。少なくとも１つの実施例では、ランタイム２４０５は、アプリケーションＳ０１の実行をサポートすることが可能である、任意の技術的に実現可能なランタイム・システムを含み得る。

【0191】

少なくとも１つの実施例では、ランタイム２４０５は、（１つ又は複数の）ＡＰＩ２４０４として示されている、対応するＡＰＩに関連する、１つ又は複数のランタイム・ライブラリとして実装される。少なくとも１つの実施例では、そのようなランタイム・ライブラリのうちの１つ又は複数は、限定はしないが、とりわけ、メモリ管理、実行制御、デバイス管理、エラー対処、及び／又は同期のための機能を含み得る。少なくとも１つの実施例では、メモリ管理機能は、限定はしないが、デバイス・メモリを割り振り、割振り解除し、コピーし、並びにホスト・メモリとデバイス・メモリとの間でデータを転送するための機能を含み得る。少なくとも１つの実施例では、実行制御機能は、限定はしないが、デバイス上で機能（機能がホストからコール可能なグローバル機能であるとき、「カーネル」と呼ばれることがある）を起動し、デバイス上で実行されるべき所与の機能のためのランタイム・ライブラリによって維持されるバッファ中に属性値をセットするための機能を含み得る。

【0192】

少なくとも１つの実施例では、ランタイム・ライブラリ及び対応する（１つ又は複数の）ＡＰＩ２４０４は、任意の技術的に実現可能な様式で実装され得る。少なくとも１つの実施例では、ある（又は任意の数の）ＡＰＩは、デバイスのきめ細かい制御のための機能の低レベルのセットを公開し得るが、別の（又は任意の数の）ＡＰＩは、そのような機能のより高いレベルのセットを公開し得る。少なくとも１つの実施例では、高レベル・ランタイムＡＰＩは、低レベルＡＰＩの上に築かれ得る。少なくとも１つの実施例では、ランタイムＡＰＩのうちの１つ又は複数は、言語依存しないランタイムＡＰＩの上に階層化された言語固有ＡＰＩであり得る。

【0193】

少なくとも１つの実施例では、デバイス・カーネル・ドライバ２４０６は、基礎をなすデバイスとの通信を容易にするように構成される。少なくとも１つの実施例では、デバイス・カーネル・ドライバ２４０６は、（１つ又は複数の）ＡＰＩ２４０４などのＡＰＩ及び／又は他のソフトウェアが依拠する、低レベル機能性を提供し得る。少なくとも１つの実施例では、デバイス・カーネル・ドライバ２４０６は、ランタイムにおいて中間表現（「ＩＲ」：ｉｎｔｅｒｍｅｄｉａｔｅ ｒｅｐｒｅｓｅｎｔａｔｉｏｎ）コードをバイナリ・コードにコンパイルするように構成され得る。少なくとも１つの実施例では、ＣＵＤＡの場合、デバイス・カーネル・ドライバ２４０６は、ハードウェア固有でない並列スレッド実行（「ＰＴＸ」：Ｐａｒａｌｌｅｌ Ｔｈｒｅａｄ Ｅｘｅｃｕｔｉｏｎ）ＩＲコードを、（コンパイルされたバイナリ・コードのキャッシングを伴って）ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにコンパイルし得、これは、コードを「ファイナライズする」（ｆｉｎａｌｉｚｉｎｇ）と呼ばれることもある。少なくとも１つの実施例では、そうすることは、ファイナライズされたコードがターゲット・デバイス上で稼働することを許し得、これは、ソース・コードが最初にＰＴＸコードにコンパイルされたとき、存在していないことがある。代替的に、少なくとも１つの実施例では、デバイス・ソース・コードは、デバイス・カーネル・ドライバ２４０６がランタイムにおいてＩＲコードをコンパイルすることを必要とすることなしに、オフラインでバイナリ・コードにコンパイルされ得る。

【0194】

図２５は、少なくとも１つの実施例による、図２４のソフトウェア・スタック２４００のＣＵＤＡ実装形態を示す。少なくとも１つの実施例では、アプリケーション２５０１が起動され得るＣＵＤＡソフトウェア・スタック２５００は、ＣＵＤＡライブラリ２５０３と、ＣＵＤＡランタイム２５０５と、ＣＵＤＡドライバ２５０７と、デバイス・カーネル・ドライバ２５０８とを含む。少なくとも１つの実施例では、ＣＵＤＡソフトウェア・スタック２５００は、ハードウェア２５０９上で実行し、ハードウェア２５０９はＧＰＵを含み得、ＧＰＵは、ＣＵＤＡをサポートし、カリフォルニア州サンタクララのＮＶＩＤＩＡ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。

【0195】

少なくとも１つの実施例では、アプリケーション２５０１、ＣＵＤＡランタイム２５０５、及びデバイス・カーネル・ドライバ２５０８は、それぞれ、図２４と併せて上記で説明された、アプリケーション２４０１、ランタイム２４０５、及びデバイス・カーネル・ドライバ２４０６と同様の機能性を実施し得る。少なくとも１つの実施例では、ＣＵＤＡドライバ２５０７は、ＣＵＤＡドライバＡＰＩ２５０６を実装するライブラリ（ｌｉｂｃｕｄａ．ｓｏ）を含む。少なくとも１つの実施例では、ＣＵＤＡランタイム・ライブラリ（ｃｕｄａｒｔ）によって実装されるＣＵＤＡランタイムＡＰＩ２５０４と同様に、ＣＵＤＡドライバＡＰＩ２５０６は、限定はしないが、とりわけ、メモリ管理、実行制御、デバイス管理、エラー対処、同期、及び／又はグラフィックス相互運用性のための機能を公開し得る。少なくとも１つの実施例では、ＣＵＤＡドライバＡＰＩ２５０６は、ＣＵＤＡランタイムＡＰＩ２５０４が、暗黙的な初期化、（プロセスに類似する）コンテキスト管理、及び（動的にロードされたライブラリに類似する）モジュール管理を提供することによって、デバイス・コード管理を簡略化するという点で、ＣＵＤＡランタイムＡＰＩ２５０４とは異なる。少なくとも１つの実施例では、高レベルＣＵＤＡランタイムＡＰＩ２５０４とは対照的に、ＣＵＤＡドライバＡＰＩ２５０６は、特にコンテキスト及びモジュール・ローディングに関して、デバイスのよりきめ細かい制御を提供する低レベルＡＰＩである。少なくとも１つの実施例では、ＣＵＤＡドライバＡＰＩ２５０６は、ＣＵＤＡランタイムＡＰＩ２５０４によって公開されないコンテキスト管理のための機能を公開し得る。少なくとも１つの実施例では、ＣＵＤＡドライバＡＰＩ２５０６はまた、言語依存せず、たとえば、ＣＵＤＡランタイムＡＰＩ２５０４に加えて、ＯｐｅｎＣＬをサポートする。さらに、少なくとも１つの実施例では、ＣＵＤＡランタイム２５０５を含む開発ライブラリは、ユーザモードＣＵＤＡドライバ２５０７と（「ディスプレイ」ドライバと呼ばれることもある）カーネルモード・デバイス・ドライバ２５０８とを含むドライバ構成要素とは別個のものと見なされ得る。

【0196】

少なくとも１つの実施例では、ＣＵＤＡライブラリ２５０３は、限定はしないが、数学ライブラリ、深層学習ライブラリ、並列アルゴリズム・ライブラリ、及び／又は信号／画像／ビデオ処理ライブラリを含み得、それらをアプリケーション２５０１などの並列コンピューティング・アプリケーションが利用し得る。少なくとも１つの実施例では、ＣＵＤＡライブラリ２５０３は、とりわけ、線形代数演算を実施するための基本線形代数サブプログラム（「ＢＬＡＳ」：Ｂａｓｉｃ Ｌｉｎｅａｒ Ａｌｇｅｂｒａ Ｓｕｂｐｒｏｇｒａｍｓ）の実装であるｃｕＢＬＡＳライブラリ、高速フーリエ変換（「ＦＦＴ」：ｆａｓｔ Ｆｏｕｒｉｅｒ ｔｒａｎｓｆｏｒｍ）を算出するためのｃｕＦＦＴライブラリ、及び乱数を生成するためのｃｕＲＡＮＤライブラリなど、数学ライブラリを含み得る。少なくとも１つの実施例では、ＣＵＤＡライブラリ２５０３は、とりわけ、深層ニューラル・ネットワークのためのプリミティブのｃｕＤＮＮライブラリ及び高性能深層学習推論のためのＴｅｎｓｏｒＲＴプラットフォームなど、深層学習ライブラリを含み得る。

【0197】

図２６は、少なくとも１つの実施例による、図２４のソフトウェア・スタック２４００のＲＯＣｍ実装形態を示す。少なくとも１つの実施例では、アプリケーション２６０１が起動され得るＲＯＣｍソフトウェア・スタック２６００は、言語ランタイム２６０３と、システム・ランタイム２６０５と、サンク（ｔｈｕｎｋ）２６０７と、ＲＯＣｍカーネル・ドライバ２６０８とを含む。少なくとも１つの実施例では、ＲＯＣｍソフトウェア・スタック２６００は、ハードウェア２６０９上で実行し、ハードウェア２６０９はＧＰＵを含み得、ＧＰＵは、ＲＯＣｍをサポートし、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。

【0198】

少なくとも１つの実施例では、アプリケーション２６０１は、図２４と併せて上記で説明されたアプリケーション２４０１と同様の機能性を実施し得る。少なくとも１つの実施例では、さらに、言語ランタイム２６０３及びシステム・ランタイム２６０５は、図２４と併せて上記で説明されたランタイム２４０５と同様の機能性を実施し得る。少なくとも１つの実施例では、言語ランタイム２６０３とシステム・ランタイム２６０５とは、システム・ランタイム２６０５が、ＲＯＣｒシステム・ランタイムＡＰＩ２６０４を実装し、異種システム・アーキテクチャ（「ＨＳＡ」：Ｈｅｔｅｒｏｇｅｎｅｏｕｓ Ｓｙｓｔｅｍ Ａｒｃｈｉｔｅｃｔｕｒｅ）ランタイムＡＰＩを利用する、言語依存しないランタイムであるという点で、異なる。少なくとも１つの実施例では、ＨＳＡランタイムＡＰＩは、とりわけ、メモリ管理、カーネルの設計されたディスパッチを介した実行制御、エラー対処、システム及びエージェント情報、並びにランタイム初期化及び停止（ｓｈｕｔｄｏｗｎ）のための機能を含む、ＡＭＤ ＧＰＵにアクセスし、それと対話するためのインターフェースを公開する、シン（ｔｈｉｎ）・ユーザモードＡＰＩである。少なくとも１つの実施例では、システム・ランタイム２６０５とは対照的に、言語ランタイム２６０３は、ＲＯＣｒシステム・ランタイムＡＰＩ２６０４の上に階層化された言語固有ランタイムＡＰＩ２６０２の実装である。少なくとも１つの実施例では、言語ランタイムＡＰＩは、限定はしないが、とりわけ、ポータビリティのための異種コンピュート・インターフェース（「ＨＩＰ」：Ｈｅｔｅｒｏｇｅｎｅｏｕｓ ｃｏｍｐｕｔｅ Ｉｎｔｅｒｆａｃｅ ｆｏｒ Ｐｏｒｔａｂｉｌｉｔｙ）言語ランタイムＡＰＩ、異種コンピュート・コンパイラ（「ＨＣＣ」：Ｈｅｔｅｒｏｇｅｎｅｏｕｓ Ｃｏｍｐｕｔｅ Ｃｏｍｐｉｌｅｒ）言語ランタイムＡＰＩ、又はＯｐｅｎＣＬ ＡＰＩを含み得る。特にＨＩＰ言語は、機能的に同様のバージョンのＣＵＤＡ機構をもつＣ＋＋プログラミング言語の拡張であり、少なくとも１つの実施例では、ＨＩＰ言語ランタイムＡＰＩは、とりわけ、メモリ管理、実行制御、デバイス管理、エラー対処、及び同期のための機能など、図２５と併せて上記で説明されたＣＵＤＡランタイムＡＰＩ２５０４の機能と同様である機能を含む。

【0199】

少なくとも１つの実施例では、サンク（ＲＯＣｔ）２６０７は、基礎をなすＲＯＣｍドライバ２６０８と対話するために使用され得るインターフェース２６０６である。少なくとも１つの実施例では、ＲＯＣｍドライバ２６０８は、ＡＭＤＧＰＵドライバとＨＳＡカーネル・ドライバ（ａｍｄｋｆｄ）との組合せである、ＲＯＣｋドライバである。少なくとも１つの実施例では、ＡＭＤＧＰＵドライバは、図２４と併せて上記で説明されたデバイス・カーネル・ドライバ２４０６と同様の機能性を実施する、ＡＭＤによって開発されたＧＰＵのためのデバイス・カーネル・ドライバである。少なくとも１つの実施例では、ＨＳＡカーネル・ドライバは、異なるタイプのプロセッサがハードウェア特徴を介してより効果的にシステム・リソースを共有することを許すドライバである。

【0200】

少なくとも１つの実施例では、様々なライブラリ（図示せず）が、言語ランタイム２６０３より上にＲＯＣｍソフトウェア・スタック２６００中に含まれ、図２５と併せて上記で説明されたＣＵＤＡライブラリ２５０３に対する機能性の類似性を提供し得る。少なくとも１つの実施例では、様々なライブラリは、限定はしないが、とりわけ、ＣＵＤＡ ｃｕＢＬＡＳの機能と同様の機能を実装するｈｉｐＢＬＡＳライブラリ、ＣＵＤＡ ｃｕＦＦＴと同様であるＦＦＴを算出するためのｒｏｃＦＦＴライブラリなど、数学、深層学習、及び／又は他のライブラリを含み得る。

【0201】

図２７は、少なくとも１つの実施例による、図２４のソフトウェア・スタック２４００のＯｐｅｎＣＬ実装形態を示す。少なくとも１つの実施例では、アプリケーション２７０１が起動され得るＯｐｅｎＣＬソフトウェア・スタック２７００は、ＯｐｅｎＣＬフレームワーク２７１０と、ＯｐｅｎＣＬランタイム２７０６と、ドライバ２７０７とを含む。少なくとも１つの実施例では、ＯｐｅｎＣＬソフトウェア・スタック２７００は、ベンダー固有でないハードウェア２５０９上で実行する。少なくとも１つの実施例では、ＯｐｅｎＣＬは、異なるベンダーによって開発されたデバイスによってサポートされるので、そのようなベンダーからのハードウェアと相互動作するために、特定のＯｐｅｎＣＬドライバが必要とされ得る。

【0202】

少なくとも１つの実施例では、アプリケーション２７０１、ＯｐｅｎＣＬランタイム２７０６、デバイス・カーネル・ドライバ２７０７、及びハードウェア２７０８は、それぞれ、図２４と併せて上記で説明された、アプリケーション２４０１、ランタイム２４０５、デバイス・カーネル・ドライバ２４０６、及びハードウェア２４０７と同様の機能性を実施し得る。少なくとも１つの実施例では、アプリケーション２７０１は、デバイス上で実行されるべきであるコードをもつＯｐｅｎＣＬカーネル２７０２をさらに含む。

【0203】

少なくとも１つの実施例では、ＯｐｅｎＣＬは、ホストに接続されたデバイスをホストが制御することを可能にする「プラットフォーム」を定義する。少なくとも１つの実施例では、ＯｐｅｎＣＬフレームワークは、プラットフォームＡＰＩ２７０３及びランタイムＡＰＩ２７０５として示されている、プラットフォーム層ＡＰＩ及びランタイムＡＰＩを提供する。少なくとも１つの実施例では、ランタイムＡＰＩ２７０５は、デバイス上でのカーネルの実行を管理するためにコンテキストを使用する。少なくとも１つの実施例では、各識別されたデバイスは、それぞれのコンテキストに関連し得、ランタイムＡＰＩ２７０５は、それぞれのコンテキストを使用して、そのデバイスのために、とりわけ、コマンド・キュー、プログラム・オブジェクト、及びカーネル・オブジェクトを管理し、メモリ・オブジェクトを共有し得る。少なくとも１つの実施例では、プラットフォームＡＰＩ２７０３は、とりわけ、デバイスを選択及び初期化し、コマンド・キューを介してデバイスにワークをサブミットし、デバイスとの間でのデータ転送を可能にするために、デバイス・コンテキストが使用されることを許す機能を公開する。少なくとも１つの実施例では、さらに、ＯｐｅｎＣＬフレームワークは、とりわけ、数学関数とリレーショナル関数と画像処理関数とを含む、様々な組み込み関数（図示せず）を提供する。

【0204】

少なくとも１つの実施例では、コンパイラ２７０４も、ＯｐｅｎＣＬフレームワーク２７１０中に含まれる。少なくとも１つの実施例では、ソース・コードは、アプリケーションを実行するより前にオフラインでコンパイルされるか、又はアプリケーションの実行中にオンラインでコンパイルされ得る。ＣＵＤＡ及びＲＯＣｍとは対照的に、少なくとも１つの実施例におけるＯｐｅｎＣＬアプリケーションは、コンパイラ２７０４によってオンラインでコンパイルされ得、コンパイラ２７０４は、標準ポータブル中間表現（「ＳＰＩＲ－Ｖ」：Ｓｔａｎｄａｒｄ Ｐｏｒｔａｂｌｅ Ｉｎｔｅｒｍｅｄｉａｔｅ Ｒｅｐｒｅｓｅｎｔａｔｉｏｎ）コードなど、ソース・コード及び／又はＩＲコードをバイナリ・コードにコンパイルするために使用され得る、任意の数のコンパイラを表すために含まれる。代替的に、少なくとも１つの実施例では、ＯｐｅｎＣＬアプリケーションは、そのようなアプリケーションの実行より前に、オフラインでコンパイルされ得る。

【0205】

図２８は、少なくとも１つの実施例による、プログラミング・プラットフォームによってサポートされるソフトウェアを示す。少なくとも１つの実施例では、プログラミング・プラットフォーム２８０４は、アプリケーション２８００が依拠し得る、様々なプログラミング・モデル２８０３、ミドルウェア及び／又はライブラリ２８０２、並びにフレームワーク２８０１をサポートするように構成される。少なくとも１つの実施例では、アプリケーション２８００は、たとえば、ＭＸＮｅｔ、ＰｙＴｏｒｃｈ、又はＴｅｎｓｏｒＦｌｏｗなど、深層学習フレームワークを使用して実装される、ＡＩ／ＭＬアプリケーションであり得、これは、基礎をなすハードウェア上で加速コンピューティングを提供するために、ｃｕＤＮＮ、ＮＶＩＤＩＡ集合通信ライブラリ（「ＮＣＣＬ」：ＮＶＩＤＩＡ Ｃｏｌｌｅｃｔｉｖｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｌｉｂｒａｒｙ）、及び／又はＮＶＩＤＡディベロッパー・データ・ローディング・ライブラリ（「ＤＡＬＩ（登録商標）」：ＮＶＩＤＡ Ｄｅｖｅｌｏｐｅｒ Ｄａｔａ Ｌｏａｄｉｎｇ Ｌｉｂｒａｒｙ）ＣＵＤＡライブラリなど、ライブラリに依拠し得る。

【0206】

少なくとも１つの実施例では、プログラミング・プラットフォーム２８０４は、それぞれ、図２５、図２６、及び図２７と併せて上記で説明された、ＣＵＤＡ、ＲＯＣｍ、又はＯｐｅｎＣＬプラットフォームのうちの１つであり得る。少なくとも１つの実施例では、プログラミング・プラットフォーム２８０４は、アルゴリズム及びデータ構造の表現を許す基礎をなすコンピューティング・システムの抽象化である、複数のプログラミング・モデル２８０３をサポートする。少なくとも１つの実施例では、プログラミング・モデル２８０３は、性能を改善するために、基礎をなすハードウェアの特徴を公開し得る。少なくとも１つの実施例では、プログラミング・モデル２８０３は、限定はしないが、ＣＵＤＡ、ＨＩＰ、ＯｐｅｎＣＬ、Ｃ＋＋加速超並列処理（「Ｃ＋＋ＡＭＰ」：Ｃ＋＋ Ａｃｃｅｌｅｒａｔｅｄ Ｍａｓｓｉｖｅ Ｐａｒａｌｌｅｌｉｓｍ）、オープン・マルチプロセシング（「ＯｐｅｎＭＰ」：Ｏｐｅｎ Ｍｕｌｔｉ－Ｐｒｏｃｅｓｓｉｎｇ）、オープン・アクセラレータ（「ＯｐｅｎＡＣＣ」：Ｏｐｅｎ Ａｃｃｅｌｅｒａｔｏｒｓ）、及び／又はＶｕｌｃａｎコンピュート（Ｖｕｌｃａｎ Ｃｏｍｐｕｔｅ）を含み得る。

【0207】

少なくとも１つの実施例では、ライブラリ及び／又はミドルウェア２８０２は、プログラミング・モデル２８０４の抽象化の実装を提供する。少なくとも１つの実施例では、そのようなライブラリは、コンピュータ・プログラムによって使用され、ソフトウェア開発中に活用され得る、データ及びプログラミング・コードを含む。少なくとも１つの実施例では、そのようなミドルウェアは、プログラミング・プラットフォーム２８０４から利用可能なソフトウェア以外にアプリケーションにサービスを提供するソフトウェアを含む。少なくとも１つの実施例では、ライブラリ及び／又はミドルウェア２８０２は、限定はしないが、ｃｕＢＬＡＳ、ｃｕＦＦＴ、ｃｕＲＡＮＤ、及び他のＣＵＤＡライブラリ、又は、ｒｏｃＢＬＡＳ、ｒｏｃＦＦＴ、ｒｏｃＲＡＮＤ、及び他のＲＯＣｍライブラリを含み得る。さらに、少なくとも１つの実施例では、ライブラリ及び／又はミドルウェア２８０２は、ＧＰＵのための通信ルーチンを提供するＮＣＣＬ及びＲＯＣｍ通信集合ライブラリ（「ＲＣＣＬ」：ＲＯＣｍ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｃｏｌｌｅｃｔｉｖｅｓ Ｌｉｂｒａｒｙ）のライブラリ、深層学習加速のためのＭＩＯｐｅｎライブラリ、並びに／又は、線形代数、行列及びベクトル演算、幾何学的変換、数値ソルバー、及び関係するアルゴリズムのための固有（Ｅｉｇｅｎ）ライブラリを含み得る。

【0208】

少なくとも１つの実施例では、アプリケーション・フレームワーク２８０１は、ライブラリ及び／又はミドルウェア２８０２に依存する。少なくとも１つの実施例では、アプリケーション・フレームワーク２８０１の各々は、アプリケーション・ソフトウェアの標準構造を実装するために使用されるソフトウェア・フレームワークである。少なくとも１つの実施例では、上記で説明されたＡＩ／ＭＬ実例に戻ると、ＡＩ／ＭＬアプリケーションは、Ｃａｆｆｅ、Ｃａｆｆｅ２、ＴｅｎｓｏｒＦｌｏｗ、Ｋｅｒａｓ、ＰｙＴｏｒｃｈ、又はＭｘＮｅｔ深層学習フレームワークなど、フレームワークを使用して実装され得る。

【0209】

図２９は、少なくとも１つの実施例による、図２４～図２７のプログラミング・プラットフォームのうちの１つの上で実行するためのコードをコンパイルすることを示す。少なくとも１つの実施例では、コンパイラ２９０１は、ホスト・コード並びにデバイス・コードの両方を含むソース・コード２９００を受信する。少なくとも１つの実施例では、コンパイラ２９０１は、ソース・コード２９００を、ホスト上での実行のためのホスト実行可能コード２９０２及びデバイス上での実行のためのデバイス実行可能コード２９０３にコンバートするように構成される。少なくとも１つの実施例では、ソース・コード２９００は、アプリケーションの実行より前にオフラインでコンパイルされるか、又はアプリケーションの実行中にオンラインでコンパイルされるかのいずれかであり得る。

【0210】

少なくとも１つの実施例では、ソース・コード２９００は、Ｃ＋＋、Ｃ、Ｆｏｒｔｒａｎなど、コンパイラ２９０１によってサポートされる任意のプログラミング言語のコードを含み得る。少なくとも１つの実施例では、ソース・コード２９００は、ホスト・コードとデバイス・コードとの混合物を有する単一ソース・ファイル中に含まれ得、その中にデバイス・コードのロケーションが示されている。少なくとも１つの実施例では、単一ソース・ファイルは、ＣＵＤＡコードを含む．ｃｕファイル、又はＨＩＰコードを含む．ｈｉｐ．ｃｐｐファイルであり得る。代替的に、少なくとも１つの実施例では、ソース・コード２９００は、その中でホスト・コードとデバイス・コードとが分離される単一ソース・ファイルではなく、複数のソース・コード・ファイルを含み得る。

【0211】

少なくとも１つの実施例では、コンパイラ２９０１は、ソース・コード２９００を、ホスト上での実行のためのホスト実行可能コード２９０２及びデバイス上での実行のためのデバイス実行可能コード２９０３にコンパイルするように構成される。少なくとも１つの実施例では、コンパイラ２９０１は、ソース・コード２９００を抽象システム・ツリー（ＡＳＴ：ａｂｓｔｒａｃｔ ｓｙｓｔｅｍ ｔｒｅｅ）に構文解析することと、最適化を実施することと、実行可能コードを生成することとを含む、動作を実施する。ソース・コード２９００が単一ソース・ファイルを含む、少なくとも１つの実施例では、コンパイラ２９０１は、図３０に関して以下でより詳細に説明されるように、そのような単一ソース・ファイル中でデバイス・コードをホスト・コードから分離し、デバイス・コード及びホスト・コードを、それぞれ、デバイス実行可能コード２９０３及びホスト実行可能コード２９０２にコンパイルし、デバイス実行可能コード２９０３とホスト実行可能コード２９０２とを単一のファイルにおいて互いにリンクし得る。

【0212】

少なくとも１つの実施例では、ホスト実行可能コード２９０２及びデバイス実行可能コード２９０３は、バイナリ・コード及び／又はＩＲコードなど、任意の好適なフォーマットのものであり得る。少なくとも１つの実施例では、ＣＵＤＡの場合、ホスト実行可能コード２９０２は、ネイティブ・オブジェクト・コードを含み得、デバイス実行可能コード２９０３は、ＰＴＸ中間表現のコードを含み得る。少なくとも１つの実施例では、ＲＯＣｍの場合、ホスト実行可能コード２９０２とデバイス実行可能コード２９０３の両方は、ターゲット・バイナリ・コードを含み得る。

【0213】

図３０は、少なくとも１つの実施例による、図２４～図２７のプログラミング・プラットフォームのうちの１つの上で実行するためのコードをコンパイルすることのより詳細な図である。少なくとも１つの実施例では、コンパイラ３００１は、ソース・コード３０００を受信し、ソース・コード３０００をコンパイルし、実行可能ファイル３０１０を出力するように構成される。少なくとも１つの実施例では、ソース・コード３０００は、ホスト・コードとデバイス・コードの両方を含む、．ｃｕファイル、．ｈｉｐ．ｃｐｐファイル、又は別のフォーマットのファイルなど、単一ソース・ファイルである。少なくとも１つの実施例では、コンパイラ３００１は、限定はしないが、．ｃｕファイル中のＣＵＤＡコードをコンパイルするためのＮＶＩＤＩＡ ＣＵＤＡコンパイラ（「ＮＶＣＣ」：ＮＶＩＤＩＡ ＣＵＤＡ ｃｏｍｐｉｌｅｒ）、又は．ｈｉｐ．ｃｐｐファイル中のＨＩＰコードをコンパイルするためのＨＣＣコンパイラであり得る。

【0214】

少なくとも１つの実施例では、コンパイラ３００１は、コンパイラ・フロント・エンド３００２と、ホスト・コンパイラ３００５と、デバイス・コンパイラ３００６と、リンカ３００９とを含む。少なくとも１つの実施例では、コンパイラ・フロント・エンド３００２は、ソース・コード３０００中でデバイス・コード３００４をホスト・コード３００３から分離するように構成される。少なくとも１つの実施例では、デバイス・コード３００４は、デバイス・コンパイラ３００６によってデバイス実行可能コード３００８にコンパイルされ、デバイス実行可能コード３００８は、説明されたように、バイナリ・コード又はＩＲコードを含み得る。少なくとも１つの実施例では、別個に、ホスト・コード３００３は、ホスト・コンパイラ３００５によってホスト実行可能コード３００７にコンパイルされる。少なくとも１つの実施例では、ＮＶＣＣの場合、ホスト・コンパイラ３００５は、限定はしないが、ネイティブ・オブジェクト・コードを出力する汎用Ｃ／Ｃ＋＋コンパイラであり得るが、デバイス・コンパイラ３００６は、限定はしないが、ＬＬＶＭコンパイラ・インフラストラクチャをフォークし、ＰＴＸコード又はバイナリ・コードを出力する、低レベル仮想機械（「ＬＬＶＭ」：Ｌｏｗ Ｌｅｖｅｌ Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ）ベースのコンパイラであり得る。少なくとも１つの実施例では、ＨＣＣの場合、ホスト・コンパイラ３００５とデバイス・コンパイラ３００６の両方は、限定はしないが、ターゲット・バイナリ・コードを出力するＬＬＶＭベースのコンパイラであり得る。

【0215】

少なくとも１つの実施例では、ソース・コード３０００をホスト実行可能コード３００７及びデバイス実行可能コード３００８にコンパイルした後に、リンカ３００９は、ホスト実行可能コード３００７とデバイス実行可能コード３００８とを実行可能ファイル３０１０において互いにリンクする。少なくとも１つの実施例では、ホストのためのネイティブ・オブジェクト・コードと、デバイスのためのＰＴＸ又はバイナリ・コードとは、オブジェクト・コードを記憶するために使用されるコンテナ・フォーマットである、実行可能及びリンク可能フォーマット（「ＥＬＦ」：Ｅｘｅｃｕｔａｂｌｅ ａｎｄ Ｌｉｎｋａｂｌｅ Ｆｏｒｍａｔ）ファイルにおいて互いにリンクされ得る。

【0216】

図３１は、少なくとも１つの実施例による、ソース・コードをコンパイルするより前にソース・コードをトランスレートすることを示す。少なくとも１つの実施例では、ソース・コード３１００は、トランスレーション・ツール３１０１を通して渡され、トランスレーション・ツール３１０１は、ソース・コード３１００を、トランスレートされたソース・コード３１０２にトランスレートする。少なくとも１つの実施例では、コンパイラ３１０３は、図２９と併せて上記で説明されたように、ホスト実行可能コード２９０２及びデバイス実行可能２９０３へのコンパイラ２９０１によるソース・コード２９００のコンパイルと同様であるプロセスにおいて、トランスレートされたソース・コード３１０２をホスト実行可能コード３１０４及びデバイス実行可能コード３１０５にコンパイルするために使用される。

【0217】

少なくとも１つの実施例では、トランスレーション・ツール３１０１によって実施されるトランスレーションは、稼働することが最初に意図された環境とは異なる環境における実行のためにソース３１００を移植するために使用される。少なくとも１つの実施例では、トランスレーション・ツール３１０１は、限定はしないが、ＣＵＤＡプラットフォームを対象とするＣＵＤＡコードを、ＲＯＣｍプラットフォーム上でコンパイル及び実行され得るＨＩＰコードに「ｈｉｐｉｆｙ」するために使用される、ＨＩＰトランスレータを含み得る。少なくとも１つの実施例では、ソース・コード３１００のトランスレーションは、図３２Ａ～図３３と併せて以下でより詳細に説明されるように、ソース・コード３１００を構文解析することと、あるプログラミング・モデル（たとえば、ＣＵＤＡ）によって提供される（１つ又は複数の）ＡＰＩへのコールを、別のプログラミング・モデル（たとえば、ＨＩＰ）によって提供される（１つ又は複数の）ＡＰＩへの対応するコールにコンバートすることとを含み得る。少なくとも１つの実施例では、ＣＵＤＡコードをｈｉｐｉｆｙすることの実例に戻ると、ＣＵＤＡランタイムＡＰＩ、ＣＵＤＡドライバＡＰＩ、及び／又はＣＵＤＡライブラリへのコールは、対応するＨＩＰ ＡＰＩコールにコンバートされ得る。少なくとも１つの実施例では、トランスレーション・ツール３１０１によって実施される自動トランスレーションは、時々、不完全であり、ソース・コード３１００を完全に移植するために追加の手動の労力を必要とし得る。

【0218】

汎用コンピューティングのためのＧＰＵを構成すること
以下の図は、限定はしないが、少なくとも１つの実施例による、コンピュート・ソース・コードをコンパイル及び実行するための例示的なアーキテクチャを記載する。

【0219】

図３２Ａは、少なくとも１つの実施例による、異なるタイプの処理ユニットを使用してＣＵＤＡソース・コード３２１０をコンパイル及び実行するように構成されたシステム３２Ａ００を示す。少なくとも１つの実施例では、システム３２Ａ００は、限定はしないが、ＣＵＤＡソース・コード３２１０と、ＣＵＤＡコンパイラ３２５０と、ホスト実行可能コード３２７０（１）と、ホスト実行可能コード３２７０（２）と、ＣＵＤＡデバイス実行可能コード３２８４と、ＣＰＵ３２９０と、ＣＵＤＡ対応ＧＰＵ３２９４と、ＧＰＵ３２９２と、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０と、ＨＩＰソース・コード３２３０と、ＨＩＰコンパイラ・ドライバ３２４０と、ＨＣＣ３２６０と、ＨＣＣデバイス実行可能コード３２８２とを含む。

【0220】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３２１０は、ＣＵＤＡプログラミング言語の人間が読み取れるコードの集合である。少なくとも１つの実施例では、ＣＵＤＡコードは、ＣＵＤＡプログラミング言語の人間が読み取れるコードである。少なくとも１つの実施例では、ＣＵＤＡプログラミング言語は、限定はしないが、デバイス・コードを定義し、デバイス・コードとホスト・コードとを区別するための機構を含む、Ｃ＋＋プログラミング言語の拡張である。少なくとも１つの実施例では、デバイス・コードは、コンパイルの後にデバイス上で並列に実行可能であるソース・コードである。少なくとも１つの実施例では、デバイスは、ＣＵＤＡ対応ＧＰＵ３２９０、ＧＰＵ３２１９２、又は別のＧＰＧＰＵなど、並列命令処理のために最適化されるプロセッサであり得る。少なくとも１つの実施例では、ホスト・コードは、コンパイルの後にホスト上で実行可能であるソース・コードである。少なくとも１つの実施例では、ホストは、ＣＰＵ３２９０など、連続命令処理のために最適化されるプロセッサである。

【0221】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３２１０は、限定はしないが、（０を含む）任意の数のグローバル機能３２１２と、（０を含む）任意の数のデバイス機能３２１４と、（０を含む）任意の数のホスト機能３２１６と、（０を含む）任意の数のホスト／デバイス機能３２１８とを含む。少なくとも１つの実施例では、グローバル機能３２１２と、デバイス機能３２１４と、ホスト機能３２１６と、ホスト／デバイス機能３２１８とは、ＣＵＤＡソース・コード３２１０中で混合され得る。少なくとも１つの実施例では、グローバル機能３２１２の各々は、デバイス上で実行可能であり、ホストからコール可能である。少なくとも１つの実施例では、グローバル機能３２１２のうちの１つ又は複数は、したがって、デバイスへのエントリ・ポイントとして働き得る。少なくとも１つの実施例では、グローバル機能３２１２の各々はカーネルである。少なくとも１つの実施例では、及び動的並列処理として知られる技法では、グローバル機能３２１２のうちの１つ又は複数は、カーネルを定義し、カーネルは、デバイス上で実行可能であり、そのようなデバイスからコール可能である。少なくとも１つの実施例では、カーネルは、実行中にデバイス上のＮ（ここで、Ｎは任意の正の整数である）個の異なるスレッドによって並列にＮ回実行される。

【0222】

少なくとも１つの実施例では、デバイス機能３２１４の各々は、デバイス上で実行され、そのようなデバイスからのみコール可能である。少なくとも１つの実施例では、ホスト機能３２１６の各々は、ホスト上で実行され、そのようなホストからのみコール可能である。少なくとも１つの実施例では、ホスト／デバイス機能３２１６の各々は、ホスト上で実行可能であり、そのようなホストからのみコール可能であるホスト・バージョンの機能と、デバイス上で実行可能であり、そのようなデバイスからのみコール可能であるデバイス・バージョンの機能の両方を定義する。

【0223】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３２１０は、限定はしないが、ＣＵＤＡランタイムＡＰＩ３２０２を介して定義される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＣＵＤＡランタイムＡＰＩ３２０２は、限定はしないが、デバイス・メモリを割り振り、割振り解除し、ホスト・メモリとデバイス・メモリとの間でデータを転送し、複数のデバイスをもつシステムを管理するなどのためにホスト上で実行する、任意の数の機能を含み得る。少なくとも１つの実施例では、ＣＵＤＡソース・コード３２１０は、任意の数の他のＣＵＤＡ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＣＵＤＡ ＡＰＩは、ＣＵＤＡコードによる使用のために設計される任意のＡＰＩであり得る。少なくとも１つの実施例では、ＣＵＤＡ ＡＰＩは、限定はしないが、ＣＵＤＡランタイムＡＰＩ３２０２、ＣＵＤＡドライバＡＰＩ、任意の数のＣＵＤＡライブラリのためのＡＰＩなどを含む。少なくとも１つの実施例では、及びＣＵＤＡランタイムＡＰＩ３２０２に対して、ＣＵＤＡドライバＡＰＩは、より低いレベルのＡＰＩであるが、デバイスのよりきめ細かい制御を提供する。少なくとも１つの実施例では、ＣＵＤＡライブラリの実例は、限定はしないが、ｃｕＢＬＡＳ、ｃｕＦＦＴ、ｃｕＲＡＮＤ、ｃｕＤＮＮなどを含む。

【0224】

少なくとも１つの実施例では、ＣＵＤＡコンパイラ３２５０は、ホスト実行可能コード３２７０（１）及びＣＵＤＡデバイス実行可能コード３２８４を生成するために、入力ＣＵＤＡコード（たとえば、ＣＵＤＡソース・コード３２１０）をコンパイルする。少なくとも１つの実施例では、ＣＵＤＡコンパイラ３２５０はＮＶＣＣである。少なくとも１つの実施例では、ホスト実行可能コード３２７０（１）は、ＣＰＵ３２９０上で実行可能である、入力ソース・コード中に含まれるホスト・コードのコンパイルされたバージョンである。少なくとも１つの実施例では、ＣＰＵ３２９０は、連続命令処理のために最適化される任意のプロセッサであり得る。

【0225】

少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３２８４は、ＣＵＤＡ対応ＧＰＵ３２９４上で実行可能である、入力ソース・コード中に含まれるデバイス・コードのコンパイルされたバージョンである。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３２８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３２８４は、限定はしないが、ＰＴＸコードなどのＩＲコードを含み、これは、デバイス・ドライバによって、特定のターゲット・デバイス（たとえば、ＣＵＤＡ対応ＧＰＵ３２９４）のためのバイナリ・コードに、ランタイムにおいてさらにコンパイルされる。少なくとも１つの実施例では、ＣＵＤＡ対応ＧＰＵ３２９４は、並列命令処理のために最適化され、ＣＵＤＡをサポートする、任意のプロセッサであり得る。少なくとも１つの実施例では、ＣＵＤＡ対応ＧＰＵ３２９４は、カリフォルニア州サンタクララのＮＶＩＤＩＡ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。

【0226】

少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０は、ＣＵＤＡソース・コード３２１０を機能的に同様のＨＩＰソース・コード３２３０にトランスレートするように構成される。少なくとも１つの実施例では、ＨＩＰソース・コード３２３０は、ＨＩＰプログラミング言語の人間が読み取れるコードの集合である。少なくとも１つの実施例では、ＨＩＰコードは、ＨＩＰプログラミング言語の人間が読み取れるコードである。少なくとも１つの実施例では、ＨＩＰプログラミング言語は、限定はしないが、デバイス・コードを定義し、デバイス・コードとホスト・コードとを区別するための、機能的に同様のバージョンのＣＵＤＡ機構を含む、Ｃ＋＋プログラミング言語の拡張である。少なくとも１つの実施例では、ＨＩＰプログラミング言語は、ＣＵＤＡプログラミング言語の機能性のサブセットを含み得る。少なくとも１つの実施例では、たとえば、ＨＩＰプログラミング言語は、限定はしないが、グローバル機能３２１２を定義するための（１つ又は複数の）機構を含むが、そのようなＨＩＰプログラミング言語は、動的並列処理のサポートがないことがあり、したがって、ＨＩＰコードにおいて定義されたグローバル機能３２１２は、ホストからのみコール可能であり得る。

【0227】

少なくとも１つの実施例では、ＨＩＰソース・コード３２３０は、限定はしないが、（０を含む）任意の数のグローバル機能３２１２と、（０を含む）任意の数のデバイス機能３２１４と、（０を含む）任意の数のホスト機能３２１６と、（０を含む）任意の数のホスト／デバイス機能３２１８とを含む。少なくとも１つの実施例では、ＨＩＰソース・コード３２３０は、ＨＩＰランタイムＡＰＩ３２３２において指定される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＨＩＰランタイムＡＰＩ３２３２は、限定はしないが、ＣＵＤＡランタイムＡＰＩ３２０２中に含まれる機能のサブセットの機能的に同様のバージョンを含む。少なくとも１つの実施例では、ＨＩＰソース・コード３２３０は、任意の数の他のＨＩＰ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＨＩＰ ＡＰＩは、ＨＩＰコード及び／又はＲＯＣｍによる使用のために設計される任意のＡＰＩであり得る。少なくとも１つの実施例では、ＨＩＰ ＡＰＩは、限定はしないが、ＨＩＰランタイムＡＰＩ３２３２、ＨＩＰドライバＡＰＩ、任意の数のＨＩＰライブラリのためのＡＰＩ、任意の数のＲＯＣｍライブラリのためのＡＰＩなどを含む。

【0228】

少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０は、ＣＵＤＡコード中の各カーネル・コールを、ＣＵＤＡシンタックスからＨＩＰシンタックスにコンバートし、ＣＵＤＡコード中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。少なくとも１つの実施例では、ＣＵＤＡコールは、ＣＵＤＡ ＡＰＩにおいて指定された機能へのコールであり、ＨＩＰコールは、ＨＩＰ ＡＰＩにおいて指定された機能へのコールである。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０は、ＣＵＤＡランタイムＡＰＩ３２０２において指定された機能への任意の数のコールを、ＨＩＰランタイムＡＰＩ３２３２において指定された機能への任意の数のコールにコンバートする。

【0229】

少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０は、テキスト・ベースのトランスレーション・プロセスを実行するｈｉｐｉｆｙ－ｐｅｒｌとして知られるツールである。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０は、ｈｉｐｉｆｙ－ｃｌａｎｇとして知られるツールであり、これは、ｈｉｐｉｆｙ－ｐｅｒｌに対して、ｃｌａｎｇ（コンパイラ・フロント・エンド）を使用してＣＵＤＡコードを構文解析することと、次いで、得られたシンボルをトランスレートすることとを伴う、より複雑でよりロバストなトランスレーション・プロセスを実行する。少なくとも１つの実施例では、ＣＵＤＡコードをＨＩＰコードに適切にコンバートすることは、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０によって実施される修正に加えて、修正（たとえば、手動の編集）を必要とし得る。

【0230】

少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３２４０は、ターゲット・デバイス３２４６を決定し、次いで、ターゲット・デバイス３２４６と互換性があるコンパイラを、ＨＩＰソース・コード３２３０をコンパイルするように構成する、フロント・エンドである。少なくとも１つの実施例では、ターゲット・デバイス３２４６は、並列命令処理のために最適化されるプロセッサである。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３２４０は、任意の技術的に実現可能な様式でターゲット・デバイス３２４６を決定し得る。

【0231】

少なくとも１つの実施例では、ターゲット・デバイス３２４６が、ＣＵＤＡ（たとえば、ＣＵＤＡ対応ＧＰＵ３２９４）と互換性がある場合、ＨＩＰコンパイラ・ドライバ３２４０は、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３２４２を生成する。少なくとも１つの実施例では、及び図３２Ｂと併せてより詳細に説明されるように、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３２４２は、限定はしないが、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ及びＣＵＤＡランタイム・ライブラリを使用してＨＩＰソース・コード３２３０をコンパイルするようにＣＵＤＡコンパイラ３２５０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＮＶＣＣコンパイル・コマンド３２４２に応答して、ＣＵＤＡコンパイラ３２５０は、ホスト実行可能コード３２７０（１）及びＣＵＤＡデバイス実行可能コード３２８４を生成する。

【0232】

少なくとも１つの実施例では、ターゲット・デバイス３２４６が、ＣＵＤＡと互換性がない場合、ＨＩＰコンパイラ・ドライバ３２４０は、ＨＩＰ／ＨＣＣコンパイル・コマンド３２４４を生成する。少なくとも１つの実施例では、及び図３２Ｃと併せてより詳細に説明されるように、ＨＩＰ／ＨＣＣコンパイル・コマンド３２４４は、限定はしないが、ＨＣＣヘッダ及びＨＩＰ／ＨＣＣランタイム・ライブラリを使用してＨＩＰソース・コード３２３０をコンパイルするようにＨＣＣ３２６０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＨＣＣコンパイル・コマンド３２４４に応答して、ＨＣＣ３２６０は、ホスト実行可能コード３２７０（２）及びＨＣＣデバイス実行可能コード３２８２を生成する。少なくとも１つの実施例では、ＨＣＣデバイス実行可能コード３２８２は、ＧＰＵ３２９２上で実行可能である、ＨＩＰソース・コード３２３０中に含まれるデバイス・コードのコンパイルされたバージョンである。少なくとも１つの実施例では、ＧＰＵ３２９２は、並列命令処理のために最適化され、ＣＵＤＡと互換性がなく、ＨＣＣと互換性がある、任意のプロセッサであり得る。少なくとも１つの実施例では、ＧＰＵ３２９２は、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＧＰＵ３２９２は、ＣＵＤＡ非対応ＧＰＵ３２９２である。

【0233】

単に説明目的のために、ＣＰＵ３２９０及び異なるデバイス上での実行のためにＣＵＤＡソース・コード３２１０をコンパイルするために少なくとも１つの実施例において実装され得る３つの異なるフローが、図３２Ａに図示されている。少なくとも１つの実施例では、直接的ＣＵＤＡフローが、ＣＵＤＡソース・コード３２１０をＨＩＰソース・コード３２３０にトランスレートすることなしに、ＣＰＵ３２９０及びＣＵＤＡ対応ＧＰＵ３２９４上での実行のためにＣＵＤＡソース・コード３２１０をコンパイルする。少なくとも１つの実施例では、間接的ＣＵＤＡフローが、ＣＵＤＡソース・コード３２１０をＨＩＰソース・コード３２３０にトランスレートし、次いで、ＣＰＵ３２９０及びＣＵＤＡ対応ＧＰＵ３２９４上での実行のためにＨＩＰソース・コード３２３０をコンパイルする。少なくとも１つの実施例では、ＣＵＤＡ／ＨＣＣフローが、ＣＵＤＡソース・コード３２１０をＨＩＰソース・コード３２３０にトランスレートし、次いで、ＣＰＵ３２９０及びＧＰＵ３２９２上での実行のためにＨＩＰソース・コード３２３０をコンパイルする。

【0234】

少なくとも１つの実施例において実装され得る直接的ＣＵＤＡフローは、破線及びＡ１～Ａ３とアノテーション付けされた一連のバブルを介して図示されている。少なくとも１つの実施例では、及びＡ１とアノテーション付けされたバブルで図示されているように、ＣＵＤＡコンパイラ３２５０は、ＣＵＤＡソース・コード３２１０と、ＣＵＤＡソース・コード３２１０をコンパイルするようにＣＵＤＡコンパイラ３２５０を構成するＣＵＤＡコンパイル・コマンド３２４８とを受信する。少なくとも１つの実施例では、直接的ＣＵＤＡフローにおいて使用されるＣＵＤＡソース・コード３２１０は、Ｃ＋＋以外のプログラミング言語（たとえば、Ｃ、Ｆｏｒｔｒａｎ、Ｐｙｔｈｏｎ、Ｊａｖａなど）に基づくＣＵＤＡプログラミング言語で書かれる。少なくとも１つの実施例では、及びＣＵＤＡコンパイル・コマンド３２４８に応答して、ＣＵＤＡコンパイラ３２５０は、ホスト実行可能コード３２７０（１）及びＣＵＤＡデバイス実行可能コード３２８４を生成する（Ａ２とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及びＡ３とアノテーション付けされたバブルで図示されているように、ホスト実行可能コード３２７０（１）及びＣＵＤＡデバイス実行可能コード３２８４は、それぞれ、ＣＰＵ３２９０及びＣＵＤＡ対応ＧＰＵ３２９４上で実行され得る。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３２８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３２８４は、限定はしないが、ＰＴＸコードを含み、ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにさらにコンパイルされる。

【0235】

少なくとも１つの実施例において実装され得る間接的ＣＵＤＡフローは、点線及びＢ１～Ｂ６とアノテーション付けされた一連のバブルを介して図示されている。少なくとも１つの実施例では、及びＢ１とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０は、ＣＵＤＡソース・コード３２１０を受信する。少なくとも１つの実施例では、及びＢ２とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０は、ＣＵＤＡソース・コード３２１０をＨＩＰソース・コード３２３０にトランスレートする。少なくとも１つの実施例では、及びＢ３とアノテーション付けされたバブルで図示されているように、ＨＩＰコンパイラ・ドライバ３２４０は、ＨＩＰソース・コード３２３０を受信し、ターゲット・デバイス３２４６がＣＵＤＡ対応であると決定する。

【0236】

少なくとも１つの実施例では、及びＢ４とアノテーション付けされたバブルで図示されているように、ＨＩＰコンパイラ・ドライバ３２４０は、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３２４２を生成し、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３２４２とＨＩＰソース・コード３２３０の両方をＣＵＤＡコンパイラ３２５０に送信する。少なくとも１つの実施例では、及び図３２Ｂと併せてより詳細に説明されるように、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３２４２は、限定はしないが、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ及びＣＵＤＡランタイム・ライブラリを使用してＨＩＰソース・コード３２３０をコンパイルするようにＣＵＤＡコンパイラ３２５０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＮＶＣＣコンパイル・コマンド３２４２に応答して、ＣＵＤＡコンパイラ３２５０は、ホスト実行可能コード３２７０（１）及びＣＵＤＡデバイス実行可能コード３２８４を生成する（Ｂ５とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及びＢ６とアノテーション付けされたバブルで図示されているように、ホスト実行可能コード３２７０（１）及びＣＵＤＡデバイス実行可能コード３２８４は、それぞれ、ＣＰＵ３２９０及びＣＵＤＡ対応ＧＰＵ３２９４上で実行され得る。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３２８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３２８４は、限定はしないが、ＰＴＸコードを含み、ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにさらにコンパイルされる。

【0237】

少なくとも１つの実施例において実装され得るＣＵＤＡ／ＨＣＣフローは、実線及びＣ１～Ｃ６とアノテーション付けされた一連のバブルを介して図示されている。少なくとも１つの実施例では、及びＣ１とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０は、ＣＵＤＡソース・コード３２１０を受信する。少なくとも１つの実施例では、及びＣ２とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０は、ＣＵＤＡソース・コード３２１０をＨＩＰソース・コード３２３０にトランスレートする。少なくとも１つの実施例では、及びＣ３とアノテーション付けされたバブルで図示されているように、ＨＩＰコンパイラ・ドライバ３２４０は、ＨＩＰソース・コード３２３０を受信し、ターゲット・デバイス３２４６がＣＵＤＡ対応でないと決定する。

【0238】

少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３２４０は、ＨＩＰ／ＨＣＣコンパイル・コマンド３２４４を生成し、ＨＩＰ／ＨＣＣコンパイル・コマンド３２４４とＨＩＰソース・コード３２３０の両方をＨＣＣ３２６０に送信する（Ｃ４とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及び図３２Ｃと併せてより詳細に説明されるように、ＨＩＰ／ＨＣＣコンパイル・コマンド３２４４は、限定はしないが、ＨＣＣヘッダ及びＨＩＰ／ＨＣＣランタイム・ライブラリを使用してＨＩＰソース・コード３２３０をコンパイルするようにＨＣＣ３２６０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＨＣＣコンパイル・コマンド３２４４に応答して、ＨＣＣ３２６０は、ホスト実行可能コード３２７０（２）及びＨＣＣデバイス実行可能コード３２８２を生成する（Ｃ５とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及びＣ６とアノテーション付けされたバブルで図示されているように、ホスト実行可能コード３２７０（２）及びＨＣＣデバイス実行可能コード３２８２は、それぞれ、ＣＰＵ３２９０及びＧＰＵ３２９２上で実行され得る。

【0239】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３２１０がＨＩＰソース・コード３２３０にトランスレートされた後に、ＨＩＰコンパイラ・ドライバ３２４０は、その後、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０を再実行することなしに、ＣＵＤＡ対応ＧＰＵ３２９４又はＧＰＵ３２９２のいずれかのための実行可能コードを生成するために使用され得る。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０は、ＣＵＤＡソース・コード３２１０をＨＩＰソース・コード３２３０にトランスレートし、ＨＩＰソース・コード３２３０は、次いで、メモリに記憶される。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３２４０は、次いで、ＨＩＰソース・コード３２３０に基づいてホスト実行可能コード３２７０（２）及びＨＣＣデバイス実行可能コード３２８２を生成するようにＨＣＣ３２６０を構成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３２４０は、その後、記憶されたＨＩＰソース・コード３２３０に基づいてホスト実行可能コード３２７０（１）及びＣＵＤＡデバイス実行可能コード３２８４を生成するようにＣＵＤＡコンパイラ３２５０を構成する。

【0240】

図３２Ｂは、少なくとも１つの実施例による、ＣＰＵ３２９０及びＣＵＤＡ対応ＧＰＵ３２９４を使用して、図３２ＡのＣＵＤＡソース・コード３２１０をコンパイル及び実行するように構成されたシステム３２０４を示す。少なくとも１つの実施例では、システム３２０４は、限定はしないが、ＣＵＤＡソース・コード３２１０と、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０と、ＨＩＰソース・コード３２３０と、ＨＩＰコンパイラ・ドライバ３２４０と、ＣＵＤＡコンパイラ３２５０と、ホスト実行可能コード３２７０（１）と、ＣＵＤＡデバイス実行可能コード３２８４と、ＣＰＵ３２９０と、ＣＵＤＡ対応ＧＰＵ３２９４とを含む。

【0241】

少なくとも１つの実施例では、及び図３２Ａと併せて本明細書で前に説明されたように、ＣＵＤＡソース・コード３２１０は、限定はしないが、（０を含む）任意の数のグローバル機能３２１２と、（０を含む）任意の数のデバイス機能３２１４と、（０を含む）任意の数のホスト機能３２１６と、（０を含む）任意の数のホスト／デバイス機能３２１８とを含む。少なくとも１つの実施例では、ＣＵＤＡソース・コード３２１０は、限定はしないが、任意の数のＣＵＤＡ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含む。

【0242】

少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０は、ＣＵＤＡソース・コード３２１０をＨＩＰソース・コード３２３０にトランスレートする。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０は、ＣＵＤＡソース・コード３２１０中の各カーネル・コールを、ＣＵＤＡシンタックスからＨＩＰシンタックスにコンバートし、ＣＵＤＡソース・コード３２１０中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。

【0243】

少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３２４０は、ターゲット・デバイス３２４６がＣＵＤＡ対応であると決定し、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３２４２を生成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３２４０は、次いで、ＨＩＰソース・コード３２３０をコンパイルするようにＨＩＰ／ＮＶＣＣコンパイル・コマンド３２４２を介してＣＵＤＡコンパイラ３２５０を構成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３２４０は、ＣＵＤＡコンパイラ３２５０を構成することの一部として、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ３２５２へのアクセスを提供する。少なくとも１つの実施例では、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ３２５２は、任意の数のＨＩＰ ＡＰＩにおいて指定された任意の数の機構（たとえば、機能）を、任意の数のＣＵＤＡ ＡＰＩにおいて指定された任意の数の機構にトランスレートする。少なくとも１つの実施例では、ＣＵＤＡコンパイラ３２５０は、ホスト実行可能コード３２７０（１）及びＣＵＤＡデバイス実行可能コード３２８４を生成するために、ＣＵＤＡランタイムＡＰＩ３２０２に対応するＣＵＤＡランタイム・ライブラリ３２５４と併せて、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ３２５２を使用する。少なくとも１つの実施例では、ホスト実行可能コード３２７０（１）及びＣＵＤＡデバイス実行可能コード３２８４は、次いで、それぞれ、ＣＰＵ３２９０及びＣＵＤＡ対応ＧＰＵ３２９４上で実行され得る。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３２８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３２８４は、限定はしないが、ＰＴＸコードを含み、ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにさらにコンパイルされる。

【0244】

図３２Ｃは、少なくとも１つの実施例による、ＣＰＵ３２９０及びＣＵＤＡ非対応ＧＰＵ３２９２を使用して、図３２ＡのＣＵＤＡソース・コード３２１０をコンパイル及び実行するように構成されたシステム３２０６を示す。少なくとも１つの実施例では、システム３２０６は、限定はしないが、ＣＵＤＡソース・コード３２１０と、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０と、ＨＩＰソース・コード３２３０と、ＨＩＰコンパイラ・ドライバ３２４０と、ＨＣＣ３２６０と、ホスト実行可能コード３２７０（２）と、ＨＣＣデバイス実行可能コード３２８２と、ＣＰＵ３２９０と、ＧＰＵ３２９２とを含む。

【0245】

少なくとも１つの実施例では、及び図３２Ａと併せて本明細書で前に説明されたように、ＣＵＤＡソース・コード３２１０は、限定はしないが、（０を含む）任意の数のグローバル機能３２１２と、（０を含む）任意の数のデバイス機能３２１４と、（０を含む）任意の数のホスト機能３２１６と、（０を含む）任意の数のホスト／デバイス機能３２１８とを含む。少なくとも１つの実施例では、ＣＵＤＡソース・コード３２１０は、限定はしないが、任意の数のＣＵＤＡ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含む。

【0246】

少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０は、ＣＵＤＡソース・コード３２１０をＨＩＰソース・コード３２３０にトランスレートする。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０は、ＣＵＤＡソース・コード３２１０中の各カーネル・コールを、ＣＵＤＡシンタックスからＨＩＰシンタックスにコンバートし、ソース・コード３２１０中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。

【0247】

少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３２４０は、その後、ターゲット・デバイス３２４６がＣＵＤＡ対応でないと決定し、ＨＩＰ／ＨＣＣコンパイル・コマンド３２４４を生成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３２４０は、次いで、ＨＩＰソース・コード３２３０をコンパイルするためにＨＩＰ／ＨＣＣコンパイル・コマンド３２４４を実行するようにＨＣＣ３２６０を構成する。少なくとも１つの実施例では、ＨＩＰ／ＨＣＣコンパイル・コマンド３２４４は、限定はしないが、ホスト実行可能コード３２７０（２）及びＨＣＣデバイス実行可能コード３２８２を生成するためにＨＩＰ／ＨＣＣランタイム・ライブラリ３２５８及びＨＣＣヘッダ３２５６を使用するようにＨＣＣ３２６０を構成する。少なくとも１つの実施例では、ＨＩＰ／ＨＣＣランタイム・ライブラリ３２５８は、ＨＩＰランタイムＡＰＩ３２３２に対応する。少なくとも１つの実施例では、ＨＣＣヘッダ３２５６は、限定はしないが、ＨＩＰ及びＨＣＣのための任意の数及びタイプの相互運用性機構を含む。少なくとも１つの実施例では、ホスト実行可能コード３２７０（２）及びＨＣＣデバイス実行可能コード３２８２は、それぞれ、ＣＰＵ３２９０及びＧＰＵ３２９２上で実行され得る。

【0248】

図３３は、少なくとも１つの実施例による、図３２ＣのＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０によってトランスレートされた例示的なカーネルを示す。少なくとも１つの実施例では、ＣＵＤＡソース・コード３２１０は、所与のカーネルが解くように設計される全体的な問題を、スレッド・ブロックを使用して独立して解かれ得る比較的粗いサブ問題に区分けする。少なくとも１つの実施例では、各スレッド・ブロックは、限定はしないが、任意の数のスレッドを含む。少なくとも１つの実施例では、各サブ問題は、スレッド・ブロック内のスレッドによって並列に連動して解かれ得る比較的細かい部片に区分けされる。少なくとも１つの実施例では、スレッド・ブロック内のスレッドは、共有メモリを通してデータを共有することによって、及びメモリ・アクセスを協調させるために実行を同期させることによって連動することができる。

【0249】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３２１０は、所与のカーネルに関連するスレッド・ブロックを、スレッド・ブロックの１次元グリッド、２次元グリッド、又は３次元グリッドに組織化する。少なくとも１つの実施例では、各スレッド・ブロックは、限定はしないが、任意の数のスレッドを含み、グリッドは、限定はしないが、任意の数のスレッド・ブロックを含む。

【0250】

少なくとも１つの実施例では、カーネルは、「＿＿ｇｌｏｂａｌ＿＿」宣言指定子（ｄｅｃｌａｒａｔｉｏｎ ｓｐｅｃｉｆｉｅｒ）を使用して定義されるデバイス・コード中の関数である。少なくとも１つの実施例では、所与のカーネル・コール及び関連するストリームについてカーネルを実行するグリッドの次元は、ＣＵＤＡカーネル起動シンタックス３３１０を使用して指定される。少なくとも１つの実施例では、ＣＵＤＡカーネル起動シンタックス３３１０は、「ＫｅｒｎｅｌＮａｍｅ＜＜＜ＧｒｉｄＳｉｚｅ，ＢｌｏｃｋＳｉｚｅ，ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ，Ｓｔｒｅａｍ＞＞＞（ＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓ）；」として指定される。少なくとも１つの実施例では、実行構成シンタックスは、カーネル名（「ＫｅｒｎｅｌＮａｍｅ」）とカーネル引数の括弧に入れられたリスト（「ＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓ」）との間に挿入される「＜＜＜．．．＞＞＞」構築物である。少なくとも１つの実施例では、ＣＵＤＡカーネル起動シンタックス３３１０は、限定はしないが、実行構成シンタックスの代わりにＣＵＤＡ起動機能シンタックスを含む。

【0251】

少なくとも１つの実施例では、「ＧｒｉｄＳｉｚｅ」は、タイプｄｉｍ３のものであり、グリッドの次元及びサイズを指定する。少なくとも１つの実施例では、タイプｄｉｍ３は、限定はしないが、符号なし整数ｘ、ｙ、及びｚを含む、ＣＵＤＡ定義構造である。少なくとも１つの実施例では、ｚが指定されない場合、ｚは１にデフォルト設定される。少なくとも１つの実施例では、ｙが指定されない場合、ｙは１にデフォルト設定される。少なくとも１つの実施例では、グリッド中のスレッド・ブロックの数は、ＧｒｉｄＳｉｚｅ．ｘとＧｒｉｄＳｉｚｅ．ｙとＧｒｉｄＳｉｚｅ．ｚとの積に等しい。少なくとも１つの実施例では、「ＢｌｏｃｋＳｉｚｅ」は、タイプｄｉｍ３のものであり、各スレッド・ブロックの次元及びサイズを指定する。少なくとも１つの実施例では、スレッド・ブロックごとのスレッドの数は、ＢｌｏｃｋＳｉｚｅ．ｘとＢｌｏｃｋＳｉｚｅ．ｙとＢｌｏｃｋＳｉｚｅ．ｚとの積に等しい。少なくとも１つの実施例では、カーネルを実行する各スレッドは、組み込み変数（たとえば、「ｔｈｒｅａｄＩｄｘ」）を通してカーネル内でアクセス可能である一意のスレッドＩＤを与えられる。

【0252】

少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３３１０に関して、「ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ」は、静的に割り振られたメモリに加えて、所与のカーネル・コールについてスレッド・ブロックごとに動的に割り振られる共有メモリ中のバイトの数を指定する随意の引数である。少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３３１０に関して、ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅは０にデフォルト設定される。少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３３１０に関して、「Ｓｔｒｅａｍ」は、関連するストリームを指定する随意の引数であり、デフォルト・ストリームを指定するために０にデフォルト設定される。少なくとも１つの実施例では、ストリームは、イン・オーダーで実行する（場合によっては、異なるホスト・スレッドによって発行された）コマンドのシーケンスである。少なくとも１つの実施例では、異なるストリームは、互いに対してアウト・オブ・オーダーで、又は同時に、コマンドを実行し得る。

【0253】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３２１０は、限定はしないが、例示的なカーネル「ＭａｔＡｄｄ」のためのカーネル定義とメイン関数とを含む。少なくとも１つの実施例では、メイン関数は、ホスト上で実行し、限定はしないが、カーネルＭａｔＡｄｄにデバイス上で実行させるカーネル・コールを含む、ホスト・コードである。少なくとも１つの実施例では、及び示されているように、カーネルＭａｔＡｄｄは、Ｎが正の整数である、サイズＮ×Ｎの２つの行列ＡとＢとを加算し、結果を行列Ｃに記憶する。少なくとも１つの実施例では、メイン関数は、ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ変数を１６×１６として定義し、ｎｕｍＢｌｏｃｋｓ変数をＮ／１６×Ｎ／１６として定義する。少なくとも１つの実施例では、メイン関数は、次いで、カーネル・コール「ＭａｔＡｄｄ＜＜＜ｎｕｍＢｌｏｃｋｓ，ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ＞＞＞（Ａ，Ｂ，Ｃ）；」を指定する。少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３３１０通りに、カーネルＭａｔＡｄｄは、寸法Ｎ／１６×Ｎ／１６を有する、スレッド・ブロックのグリッドを使用して実行され、ここで、各スレッド・ブロックは、１６×１６の寸法を有する。少なくとも１つの実施例では、各スレッド・ブロックは、２５６個のスレッドを含み、グリッドは、行列要素ごとに１つのスレッドを有するのに十分なブロックで作成され、そのようなグリッド中の各スレッドは、１つのペアワイズ加算を実施するためにカーネルＭａｔＡｄｄを実行する。

【0254】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３２１０をＨＩＰソース・コード３２３０にトランスレートする間、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３２２０は、ＣＵＤＡソース・コード３２１０中の各カーネル・コールを、ＣＵＤＡカーネル起動シンタックス３３１０からＨＩＰカーネル起動シンタックス３３２０にトランスレートし、ソース・コード３２１０中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。少なくとも１つの実施例では、ＨＩＰカーネル起動シンタックス３３２０は、「ｈｉｐＬａｕｎｃｈＫｅｒｎｅｌＧＧＬ（ＫｅｒｎｅｌＮａｍｅ，ＧｒｉｄＳｉｚｅ，ＢｌｏｃｋＳｉｚｅ，ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ，Ｓｔｒｅａｍ，ＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓ）；」として指定される。少なくとも１つの実施例では、ＫｅｒｎｅｌＮａｍｅ、ＧｒｉｄＳｉｚｅ、ＢｌｏｃｋＳｉｚｅ、ＳｈａｒｅＭｅｍｏｒｙＳｉｚｅ、Ｓｔｒｅａｍ、及びＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓの各々は、ＨＩＰカーネル起動シンタックス３３２０において、（本明細書で前に説明された）ＣＵＤＡカーネル起動シンタックス３３１０の場合と同じ意味を有する。少なくとも１つの実施例では、引数ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ及びＳｔｒｅａｍは、ＨＩＰカーネル起動シンタックス３３２０では必要とされ、ＣＵＤＡカーネル起動シンタックス３３１０では随意である。

【0255】

少なくとも１つの実施例では、図３３に図示されたＨＩＰソース・コード３２３０の一部分は、カーネルＭａｔＡｄｄにデバイス上で実行させるカーネル・コールを除いて、図３３に図示されたＣＵＤＡソース・コード３２１０の一部分と同一である。少なくとも１つの実施例では、カーネルＭａｔＡｄｄは、カーネルＭａｔＡｄｄがＣＵＤＡソース・コード３２１０において定義される、同じ「＿＿ｇｌｏｂａｌ＿＿」宣言指定子を用いて、ＨＩＰソース・コード３２３０において定義される。少なくとも１つの実施例では、ＨＩＰソース・コード３２３０中のカーネル・コールは、「ｈｉｐＬａｕｎｃｈＫｅｒｎｅｌＧＧＬ（ＭａｔＡｄｄ，ｎｕｍＢｌｏｃｋｓ，ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ，０，０，Ａ，Ｂ，Ｃ）；」であるが、ＣＵＤＡソース・コード３２１０中の対応するカーネル・コールは、「ＭａｔＡｄｄ＜＜＜ｎｕｍＢｌｏｃｋｓ，ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ＞＞＞（Ａ，Ｂ，Ｃ）；」である。

【0256】

図３４は、少なくとも１つの実施例による、図３２ＣのＣＵＤＡ非対応ＧＰＵ３２９２をより詳細に示す。少なくとも１つの実施例では、ＧＰＵ３２９２は、サンタクララのＡＭＤ ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＧＰＵ３２９２は、高度並列様式でコンピュート動作を実施するように構成され得る。少なくとも１つの実施例では、ＧＰＵ３２９２は、描画コマンド、ピクセル動作、幾何学的算出、及びディスプレイに画像をレンダリングすることに関連する他の動作など、グラフィックス・パイプライン動作を実行するように構成される。少なくとも１つの実施例では、ＧＰＵ３２９２は、グラフィックに関係しない動作を実行するように構成される。少なくとも１つの実施例では、ＧＰＵ３２９２は、グラフィックに関係する動作とグラフィックに関係しない動作の両方を実行するように構成される。少なくとも１つの実施例では、ＧＰＵ３２９２は、ＨＩＰソース・コード３２３０中に含まれるデバイス・コードを実行するように構成され得る。

【0257】

少なくとも１つの実施例では、ＧＰＵ３２９２は、限定はしないが、任意の数のプログラマブル処理ユニット３４２０と、コマンド・プロセッサ３４１０と、Ｌ２キャッシュ３４２２と、メモリ・コントローラ３４７０と、ＤＭＡエンジン３４８０（１）と、システム・メモリ・コントローラ３４８２と、ＤＭＡエンジン３４８０（２）と、ＧＰＵコントローラ３４８４とを含む。少なくとも１つの実施例では、各プログラマブル処理ユニット３４２０は、限定はしないが、ワークロード・マネージャ３４３０と、任意の数のコンピュート・ユニット３４４０とを含む。少なくとも１つの実施例では、コマンド・プロセッサ３４１０は、１つ又は複数のコマンド・キュー（図示せず）からコマンドを読み取り、ワークロード・マネージャ３４３０にコマンドを分散させる。少なくとも１つの実施例では、各プログラマブル処理ユニット３４２０について、関連するワークロード・マネージャ３４３０は、プログラマブル処理ユニット３４２０中に含まれるコンピュート・ユニット３４４０にワークを分散させる。少なくとも１つの実施例では、各コンピュート・ユニット３４４０は、任意の数のスレッド・ブロックを実行し得るが、各スレッド・ブロックは、単一のコンピュート・ユニット３４４０上で実行する。少なくとも１つの実施例では、ワークグループは、スレッド・ブロックである。

【0258】

少なくとも１つの実施例では、各コンピュート・ユニット３４４０は、限定はしないが、任意の数のＳＩＭＤユニット３４５０と、共有メモリ３４６０とを含む。少なくとも１つの実施例では、各ＳＩＭＤユニット３４５０は、ＳＩＭＤアーキテクチャを実装し、動作を並列に実施するように構成される。少なくとも１つの実施例では、各ＳＩＭＤユニット３４５０は、限定はしないが、ベクトルＡＬＵ３４５２とベクトル・レジスタ・ファイル３４５４とを含む。少なくとも１つの実施例では、各ＳＩＭＤユニット３４５０は、異なるワープを実行する。少なくとも１つの実施例では、ワープは、スレッドのグループ（たとえば、１６個のスレッド）であり、ここで、ワープ中の各スレッドは、単一のスレッド・ブロックに属し、命令の単一のセットに基づいて、データの異なるセットを処理するように構成される。少なくとも１つの実施例では、ワープ中の１つ又は複数のスレッドを無効にするために、プレディケーションが使用され得る。少なくとも１つの実施例では、レーンはスレッドである。少なくとも１つの実施例では、ワーク・アイテムはスレッドである。少なくとも１つの実施例では、ウェーブフロントはワープである。少なくとも１つの実施例では、スレッド・ブロック中の異なるウェーブフロントは、互いに同期し、共有メモリ３４６０を介して通信し得る。

【0259】

少なくとも１つの実施例では、プログラマブル処理ユニット３４２０は、「シェーダ・エンジン」と呼ばれる。少なくとも１つの実施例では、各プログラマブル処理ユニット３４２０は、限定はしないが、コンピュート・ユニット３４４０に加えて、任意の量の専用グラフィックス・ハードウェアを含む。少なくとも１つの実施例では、各プログラマブル処理ユニット３４２０は、限定はしないが、（０を含む）任意の数のジオメトリ・プロセッサと、（０を含む）任意の数のラスターライザと、（０を含む）任意の数のレンダー・バック・エンドと、ワークロード・マネージャ３４３０と、任意の数のコンピュート・ユニット３４４０とを含む。

【0260】

少なくとも１つの実施例では、コンピュート・ユニット３４４０は、Ｌ２キャッシュ３４２２を共有する。少なくとも１つの実施例では、Ｌ２キャッシュ３４２２は区分けされる。少なくとも１つの実施例では、ＧＰＵメモリ３４９０は、ＧＰＵ３２９２中のすべてのコンピュート・ユニット３４４０によってアクセス可能である。少なくとも１つの実施例では、メモリ・コントローラ３４７０及びシステム・メモリ・コントローラ３４８２は、ＧＰＵ３２９２とホストとの間のデータ転送を容易にし、ＤＭＡエンジン３４８０（１）は、ＧＰＵ３２９２とそのようなホストとの間の非同期メモリ転送を可能にする。少なくとも１つの実施例では、メモリ・コントローラ３４７０及びＧＰＵコントローラ３４８４は、ＧＰＵ３２９２と他のＧＰＵ３２９２との間のデータ転送を容易にし、ＤＭＡエンジン３４８０（２）は、ＧＰＵ３２９２と他のＧＰＵ３２９２との間の非同期メモリ転送を可能にする。

【0261】

少なくとも１つの実施例では、ＧＰＵ３２９２は、限定はしないが、ＧＰＵ３２９２の内部又は外部にあり得る、任意の数及びタイプの直接又は間接的にリンクされた構成要素にわたるデータ及び制御送信を容易にする、任意の量及びタイプのシステム相互接続を含む。少なくとも１つの実施例では、ＧＰＵ３２９２は、限定はしないが、任意の数及びタイプの周辺デバイスに結合される、任意の数及びタイプのＩ／Ｏインターフェース（たとえば、ＰＣＩｅ）を含む。少なくとも１つの実施例では、ＧＰＵ３２９２は、限定はしないが、（０を含む）任意の数のディスプレイ・エンジンと、（０を含む）任意の数のマルチメディア・エンジンとを含み得る。少なくとも１つの実施例では、ＧＰＵ３２９２は、限定はしないが、１つの構成要素に専用であるか又は複数の構成要素の間で共有され得る、任意の量及びタイプのメモリ・コントローラ（たとえば、メモリ・コントローラ３４７０及びシステム・メモリ・コントローラ３４８２）及びメモリ・デバイス（たとえば、共有メモリ３４６０）を含む、メモリ・サブシステムを実装する。少なくとも１つの実施例では、ＧＰＵ３２９２は、限定はしないが、１つ又は複数のキャッシュ・メモリ（たとえば、Ｌ２キャッシュ３４２２）を含む、キャッシュ・サブシステムを実装し、１つ又は複数のキャッシュ・メモリは、各々、任意の数の構成要素（たとえば、ＳＩＭＤユニット３４５０、コンピュート・ユニット３４４０、及びプログラマブル処理ユニット３４２０）に対してプライベートであるか、又は任意の数の構成要素間で共有され得る。

【0262】

図３５は、少なくとも１つの実施例による、例示的なＣＵＤＡグリッド３５２０のスレッドが図３４の異なるコンピュート・ユニット３４４０にどのようにマッピングされるかを示す。少なくとも１つの実施例では、及び単に説明目的のために、グリッド３５２０は、ＢＸ×ＢＹ×１のＧｒｉｄＳｉｚｅと、ＴＸ×ＴＹ×１のＢｌｏｃｋＳｉｚｅとを有する。少なくとも１つの実施例では、グリッド３５２０は、したがって、限定はしないが、（ＢＸ＊ＢＹ）個のスレッド・ブロック３５３０を含み、各スレッド・ブロック３５３０は、限定はしないが、（ＴＸ＊ＴＹ）個のスレッド３５４０を含む。スレッド３５４０は、曲がりくねった矢印（ｓｑｕｉｇｇｌｙ ａｒｒｏｗ）として図３５に図示されている。

【0263】

少なくとも１つの実施例では、グリッド３５２０は、限定はしないが、コンピュート・ユニット３４４０（１）～３４４０（Ｃ）を含むプログラマブル処理ユニット３４２０（１）にマッピングされる。少なくとも１つの実施例では、及び示されているように、（ＢＪ＊ＢＹ）個のスレッド・ブロック３５３０が、コンピュート・ユニット３４４０（１）にマッピングされ、残りのスレッド・ブロック３５３０が、コンピュート・ユニット３４４０（２）にマッピングされる。少なくとも１つの実施例では、各スレッド・ブロック３５３０は、限定はしないが、任意の数のワープを含み得、各ワープは、図３４の異なるＳＩＭＤユニット３４５０にマッピングされる。

【0264】

少なくとも１つの実施例では、所与のスレッド・ブロック３５３０中のワープは、互いに同期し、関連するコンピュート・ユニット３４４０中に含まれる共有メモリ３４６０を通して通信し得る。たとえば、及び少なくとも１つの実施例では、スレッド・ブロック３５３０（ＢＪ，１）中のワープは、互いに同期し、共有メモリ３４６０（１）を通して通信することができる。たとえば、及び少なくとも１つの実施例では、スレッド・ブロック３５３０（ＢＪ＋１，１）中のワープは、互いに同期し、共有メモリ３４６０（２）を通して通信することができる。

【0265】

図３６は、少なくとも１つの実施例による、既存のＣＵＤＡコードをＤａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋コードにどのようにマイグレートするかを示す。少なくとも１つの実施例では、既存のＣＵＤＡコードをＤａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋コードにマイグレートすることは、図１～図３で開示されるシステム中に含まれ、図４で開示されるプロセス４００の全部の一部を実施するためにこれらのシステムと通信することができる。Ｄａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋（ＤＰＣ＋＋）は、単一アーキテクチャ・プロプライエタリ言語に対するオープンな規格ベースの代替を指し得、これは、開発者が、ハードウェア・ターゲット（ＣＰＵ並びにＧＰＵ及びＦＰＧＡなどのアクセラレータ）にわたってコードを再使用し、また、特定のアクセラレータのためのカスタム調整を実施することを可能にする。ＤＰＣ＋＋は、開発者が精通していることがあるＩＳＯ Ｃ＋＋に従う、同様の及び／又は同一のＣ及びＣ＋＋構築物を使用する。ＤＰＣ＋＋は、データ並列処理及び異種プログラミングをサポートするためにクロノス・グループからの標準ＳＹＣＬを組み込む。ＳＹＣＬは、ＯｐｅｎＣＬの基礎をなす概念、ポータビリティ及び効率に基づく、クロスプラットフォーム抽象化層を指し、これは、異種プロセッサのためのコードが、標準Ｃ＋＋を使用して「単一ソース」スタイルで書かれることを可能にする。ＳＹＣＬは、Ｃ＋＋テンプレート関数が、ホスト・コードとデバイス・コードの両方を含んでおり、ＯｐｅｎＣＬ加速を使用する複雑なアルゴリズムを構築し、次いで、それらを、異なるタイプのデータに関するそれらのソース・コード全体にわたって再使用することができる、単一ソース開発を可能にし得る。

【0266】

少なくとも１つの実施例では、ＤＰＣ＋＋コンパイラは、多様なハードウェア・ターゲットにわたって導入され得るＤＰＣ＋＋ソース・コードをコンパイルするために使用される。少なくとも１つの実施例では、ＤＰＣ＋＋コンパイラは、多様なハードウェア・ターゲットにわたって導入され得るＤＰＣ＋＋アプリケーションを生成するために使用され、ＤＰＣ＋＋互換性ツールは、ＣＵＤＡアプリケーションをＤＰＣ＋＋のマルチプラットフォーム・プログラムにマイグレートするために使用され得る。少なくとも１つの実施例では、ＤＰＣ＋＋ベース・ツール・キットは、多様なハードウェア・ターゲットにわたってアプリケーションを導入するためのＤＰＣ＋＋コンパイラと、ＣＰＵ、ＧＰＵ、及びＦＰＧＡにわたって生産性及び性能を増加させるためのＤＰＣ＋＋ライブラリと、ＣＵＤＡアプリケーションをマルチプラットフォーム・アプリケーションにマイグレートするためのＤＰＣ＋＋互換性ツールと、それらの任意の好適な組合せとを含む。

【0267】

少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング・モデルは、Ｄａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋と呼ばれるプログラミング言語を用いて並列処理を表現するための現代のＣ＋＋特徴を使用することによって、単に、ＣＰＵ及びアクセラレータをプログラムすることに関係する１つ又は複数の態様に対して利用される。ＤＰＣ＋＋プログラミング言語は、ホスト（たとえば、ＣＰＵ）及びアクセラレータ（たとえば、ＧＰＵ又はＦＰＧＡ）のためのコード再使用に対して利用され、単一のソース言語を使用し、実行及びメモリ依存性が明確に通信され得る。ＤＰＣ＋＋コード内でのマッピングは、アプリケーションを移行させて、ワークロードを最も良く加速するハードウェア又はハードウェア・デバイスのセット上で稼働するために、使用され得る。利用可能なアクセラレータを有しないプラットフォーム上でも、デバイス・コードの開発及びデバッギングを簡略化するために、ホストが利用可能であり得る。

【0268】

少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋＋３６０４を生成するために、ＤＰＣ＋＋互換性ツール３６０２への入力として、ＣＵＤＡソース・コード３６００が提供される。少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋＋３６０４は、ＤＰＣ＋＋互換性ツール３６０２によって生成されたインライン・コメントを含み、これは、コーディングと所望の性能への調整とを完了３６０６するために、ＤＰＣ＋＋コードをどのように及び／又はどこで修正すべきかに関して開発者をガイドし、それにより、ＤＰＣ＋＋ソース・コード３６０８を生成する。

【0269】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３６００は、ＣＵＤＡプログラミング言語の人間が読み取れるソース・コードの集合であるか、又はその集合を含む。少なくとも１つの実施例では、ＣＵＤＡソース・コード３６００は、ＣＵＤＡプログラミング言語の人間が読み取れるソース・コードである。少なくとも１つの実施例では、ＣＵＤＡプログラミング言語は、限定はしないが、デバイス・コードを定義し、デバイス・コードとホスト・コードとを区別するための機構を含む、Ｃ＋＋プログラミング言語の拡張である。少なくとも１つの実施例では、デバイス・コードは、コンパイルの後に、デバイス（たとえば、ＧＰＵ又はＦＰＧＡ）上で実行可能であり、デバイスの１つ又は複数のプロセッサ・コア上で実行され得る、又はより並列化可能なワークフローを含み得る、ソース・コードである。少なくとも１つの実施例では、デバイスは、ＣＵＤＡ対応ＧＰＵ、ＧＰＵ、又は別のＧＰＧＰＵなど、並列命令処理のために最適化されるプロセッサであり得る。少なくとも１つの実施例では、ホスト・コードは、コンパイルの後にホスト上で実行可能であるソース・コードである。少なくとも１つの実施例では、ホスト・コード及びデバイス・コードの一部又は全部は、ＣＰＵ及びＧＰＵ／ＦＰＧＡにわたって並列に実行され得る。少なくとも１つの実施例では、ホストは、ＣＰＵなど、連続命令処理のために最適化されるプロセッサである。図３６に関して説明されるＣＵＤＡソース・コード３６００は、本明細書の他の場所で説明されるＣＵＤＡソース・コードに従い得る。

【0270】

少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６０２は、ＤＰＣ＋＋ソース・コード３６０８へのＣＵＤＡソース・コード３６００のマイグレーションを容易にするために使用される、実行可能ツール、プログラム、アプリケーション、又は任意の他の好適なタイプのツールを指す。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６０２は、既存のＣＵＤＡソースをＤＰＣ＋＋に移植するために使用されるＤＰＣ＋＋ツール・キットの一部として利用可能なコマンド・ライン・ベースのコード・マイグレーション・ツールである。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６０２は、ＣＵＤＡアプリケーションの一部又は全部のソース・コードをＣＵＤＡからＤＰＣ＋＋にコンバートし、人間が読み取れるＤＰＣ＋＋３６０４と呼ばれる、少なくとも部分的にＤＰＣ＋＋で書かれる得られたファイルを生成する。少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋＋３６０４は、ユーザ介入がどこで必要であり得るかを示すためにＤＰＣ＋＋互換性ツール３６０２によって生成されるコメントを含む。少なくとも１つの実施例では、ユーザ介入は、ＣＵＤＡソース・コード３６００が、類似するＤＰＣ＋＋ＡＰＩを有しないＣＵＤＡ ＡＰＩをコールするとき、必要であり、ユーザ介入が必要とされる他の実例は、後でより詳細に説明される。

【0271】

少なくとも１つの実施例では、ＣＵＤＡソース・コード３６００（たとえば、アプリケーション又はそれの部分）をマイグレートするためのワークフローは、１つ又は複数のコンパイル・データベース・ファイルを作成することと、ＤＰＣ＋＋互換性ツール３６０２を使用してＣＵＤＡをＤＰＣ＋＋にマイグレートすることと、マイグレーションを完了し、正当性を確認し、それにより、ＤＰＣ＋＋ソース・コード３６０８を生成することと、ＤＰＣ＋＋アプリケーションを生成するためにＤＰＣ＋＋コンパイラを用いてＤＰＣ＋＋ソース・コード３６０８をコンパイルすることとを含む。少なくとも１つの実施例では、互換性ツールは、Ｍａｋｅｆｉｌｅが実行するときに使用されるコマンドをインターセプトし、それらをコンパイル・データベース・ファイルに記憶する、ユーティリティを提供する。少なくとも１つの実施例では、ファイルは、ＪＳＯＮフォーマットで記憶される。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｔコマンドは、ＭａｋｅｆｉｌｅコマンドをＤＰＣ互換性コマンドにコンバートする。

【0272】

少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄは、ビルド・プロセスをインターセプトして、コンパイル・オプション、マクロ定義（ｍａｃｒｏ ｄｅｆｓ）、及びインクルード・パス（ｉｎｃｌｕｄｅ ｐａｔｈｓ）をキャプチャし、このデータをコンパイル・データベース・ファイルに書き込む、ユーティリティ・スクリプトである。少なくとも１つの実施例では、コンパイル・データベース・ファイルは、ＪＳＯＮファイルである。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６０２は、コンパイル・データベースを構文解析し、入力ソースをマイグレートするときにオプションを適用する。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄの使用は、随意であるが、Ｍａｋｅ又はＣＭａｋｅベースの環境について大いに推奨される。少なくとも１つの実施例では、マイグレーション・データベースは、コマンドとディレクトリとファイルとを含み、コマンドは、必要なコンパイル・フラグを含み得、ディレクトリは、ヘッダ・ファイルへのパスを含み得、ファイルは、ＣＵＤＡファイルへのパスを含み得る。

【0273】

少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６０２は、可能な場合はいつでもＤＰＣ＋＋を生成することによって、ＣＵＤＡで書かれたＣＵＤＡコード（たとえば、アプリケーション）をＤＰＣ＋＋にマイグレートする。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６０２は、ツール・キットの一部として利用可能である。少なくとも１つの実施例では、ＤＰＣ＋＋ツール・キットは、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄツールを含む。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｔツールは、ＣＵＤＡファイルをマイグレートするためにコンパイル・コマンドをキャプチャするコンパイル・データベースを作成する。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｔツールによって生成されたコンパイル・データベースは、ＣＵＤＡコードをＤＰＣ＋＋にマイグレートするためにＤＰＣ＋＋互換性ツール３６０２によって使用される。少なくとも１つの実施例では、非ＣＵＤＡ Ｃ＋＋コード及びファイルは、そのままマイグレートされる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６０２は、人間が読み取れるＤＰＣ＋＋３６０４を生成し、これは、ＤＰＣ＋＋互換性ツール３６０２によって生成されたとき、ＤＰＣ＋＋コンパイラによってコンパイルされないことがあり、正しくマイグレートされなかったコードの部分を確認するための追加のプラミング（ｐｌｕｍｂｉｎｇ）を必要とする、ＤＰＣ＋＋コードであり得、開発者によってなど、手動の介入を伴い得る。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６０２は、自動的にマイグレートされないことがある追加のコードを開発者が手動でマイグレートするのを助けるために、コード中に埋め込まれたヒント又はツールを提供する。少なくとも１つの実施例では、マイグレーションは、ソース・ファイル、プロジェクト、又はアプリケーションのための１回のアクティビティである。

【0274】

少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６００２は、ＣＵＤＡコードのすべての部分をＤＰＣ＋＋に正常にマイグレートすることが可能であり、単に、生成されたＤＰＣ＋＋ソース・コードの性能を手動で確認及び調整するための随意のステップがあり得る。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６０２は、ＤＰＣ＋＋互換性ツール３６０２によって生成されたＤＰＣ＋＋コードを修正するための人間の介入を必要とするか又は利用することなしに、ＤＰＣ＋＋コンパイラによってコンパイルされるＤＰＣ＋＋ソース・コード３６０８を直接生成する。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツールは、コンパイル可能なＤＰＣ＋＋コードを生成し、これは、性能、読みやすさ、維持可能性、他の様々な考慮事項、又はそれらの任意の組合せについて、開発者によって随意に調整され得る。

【0275】

少なくとも１つの実施例では、１つ又は複数のＣＵＤＡソース・ファイルは、少なくとも部分的にＤＰＣ＋＋互換性ツール３６０２を使用してＤＰＣ＋＋ソース・ファイルにマイグレートされる。少なくとも１つの実施例では、ＣＵＤＡソース・コードは、ＣＵＤＡヘッダ・ファイルを含み得る１つ又は複数のヘッダ・ファイルを含む。少なくとも１つの実施例では、ＣＵＤＡソース・ファイルは、＜ｃｕｄａ．ｈ＞ヘッダ・ファイルと、テキストをプリントするために使用され得る＜ｓｔｄｉｏ．ｈ＞ヘッダ・ファイルとを含む。少なくとも１つの実施例では、ベクトル加算カーネルＣＵＤＡソース・ファイルの一部分は、以下のように書かれるか、又は以下に関係し得る。

【数1-1】

【数1-2】

【0276】

少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、ＤＰＣ＋＋互換性ツール３６０２は、ＣＵＤＡソース・コードを構文解析し、ヘッダ・ファイルを、適切なＤＰＣ＋＋ヘッダ・ファイル及びＳＹＣＬヘッダ・ファイルと置き換える。少なくとも１つの実施例では、ＤＰＣ＋＋ヘッダ・ファイルは、ヘルパー宣言（ｈｅｌｐｅｒ ｄｅｃｌａｒａｔｉｏｎ）を含む。ＣＵＤＡでは、スレッドＩＤの概念があり、対応して、ＤＰＣ＋＋又はＳＹＣＬでは、各要素について、ローカル識別子がある。

【0277】

少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、初期化される２つのベクトルＡ及びＢがあり、ベクトル加算結果が、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）の一部として、ベクトルＣに入れられる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６０２は、ＣＵＤＡコードをＤＰＣ＋＋コードにマイグレートすることの一部として、ワーク要素をインデックス付けするために使用されるＣＵＤＡスレッドＩＤを、ローカルＩＤを介したワーク要素のためのＳＹＣＬ標準アドレッシングにコンバートする。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６０２によって生成されたＤＰＣ＋＋コードは、たとえば、ｎｄ＿ｉｔｅｍの次元を低減し、それにより、メモリ及び／又はプロセッサ利用率を増加させることによって、最適化され得る。

【0278】

少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、メモリ割振りがマイグレートされる。少なくとも１つの実施例では、ｃｕｄａＭａｌｌｏｃ（）は、プラットフォーム、デバイス、コンテキスト、及びキューなど、ＳＹＣＬ概念に依拠して、デバイス及びコンテキストが渡される、統一共有メモリＳＹＣＬコールｍａｌｌｏｃ＿ｄｅｖｉｃｅ（）にマイグレートされる。少なくとも１つの実施例では、ＳＹＣＬプラットフォームは、複数のデバイス（たとえば、ホスト及びＧＰＵデバイス）を有することができ、デバイスは、ジョブがサブミットされ得る複数のキューを有し得、各デバイスは、コンテキストを有し得、コンテキストは、複数のデバイスを有し、共有メモリ・オブジェクトを管理し得る。

【0279】

少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、ｍａｉｎ（）関数は、２つのベクトルＡとＢとを互いに加算し、結果をベクトルＣに記憶するための、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）を呼び出すか又はコールする。少なくとも１つの実施例では、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）を呼び出すためのＣＵＤＡコードは、実行のためにカーネルをコマンド・キューにサブミットするためのＤＰＣ＋＋コードによって置き換えられる。少なくとも１つの実施例では、コマンド・グループ・ハンドラｃｇｈは、キューにサブミットされる、データ、同期、及び算出を渡し、ｐａｒａｌｌｅｌ＿ｆｏｒは、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）がコールされるワーク・グループ中の、グローバル要素の数及びワーク・アイテムの数についてコールされる。

【0280】

少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、デバイス・メモリをコピーし、次いで、ベクトルＡ、Ｂ、及びＣのためのメモリを解放するためのＣＵＤＡコールが、対応するＤＰＣ＋＋コールにマイグレートされる。少なくとも１つの実施例では、Ｃ＋＋コード（たとえば、浮動小数点変数のベクトルをプリントするための標準ＩＳＯ Ｃ＋＋コード）は、ＤＰＣ＋＋互換性ツール３６０２によって修正されることなしに、そのままマイグレートされる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６０２は、加速デバイス上でカーネルを実行するために、メモリ・セットアップ及び／又はホスト・コールのためのＣＵＤＡ ＡＰＩを修正する。少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、（たとえば、コンパイルされ得る）対応する人間が読み取れるＤＰＣ＋＋３６０４は、以下のように書かれるか、又は以下に関係する。

【数2-1】

【数2-2】

【数2-3】

【0281】

少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋＋３６０４は、ＤＰＣ＋＋互換性ツール３６０２によって生成された出力を指し、ある様式又は別の様式で最適化され得る。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６０２によって生成された人間が読み取れるＤＰＣ＋＋３６０４は、それをより維持可能にすること、性能、又は他の考慮事項のために、マイグレーションの後に開発者によって手動で編集され得る。少なくとも１つの実施例では、開示されるＤＰＣ＋＋などのＤＰＣ＋＋互換性ツール３６００２によって生成されたＤＰＣ＋＋コードは、各ｍａｌｌｏｃ＿ｄｅｖｉｃｅ（）コールのためのｇｅｔ＿ｃｕｒｒｅｎｔ＿ｄｅｖｉｃｅ（）及び／又はｇｅｔ＿ｄｅｆａｕｌｔ＿ｃｏｎｔｅｘｔ（）への繰返しコールを削除することによって最適化され得る。少なくとも１つの実施例では、上記で生成されるＤＰＣ＋＋コードは、３次元のｎｄ＿ｒａｎｇｅを使用し、これは、単一次元のみを使用し、それにより、メモリ使用量を低減するために、再ファクタ化され得る。少なくとも１つの実施例では、開発者は、ＤＰＣ＋＋互換性ツール３６０２によって生成されたＤＰＣ＋＋コードを手動で編集し、統一共有メモリの使用をアクセッサと置き換えることができる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６０２は、それがＣＵＤＡコードをＤＰＣ＋＋コードにどのようにマイグレートするかを変更するためのオプションを有する。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３６０２は、それが、ＣＵＤＡコードを、多数の場合について機能するＤＰＣ＋＋コードにマイグレートするための一般的なテンプレートを使用しているので、冗長である。

【0282】

少なくとも１つの実施例では、ＣＵＤＡからＤＰＣ＋＋へのマイグレーション・ワークフローは、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄスクリプトを使用してマイグレーションの準備をするためのステップと、ＤＰＣ＋＋互換性ツール３６０２を使用してＤＰＣ＋＋へのＣＵＤＡプロジェクトのマイグレーションを実施するためのステップと、完了及び正当性のために、マイグレートされたソース・ファイルを手動で検討及び編集するためのステップと、ＤＰＣ＋＋アプリケーションを生成するために最終ＤＰＣ＋＋コードをコンパイルするためのステップとを含む。少なくとも１つの実施例では、ＤＰＣ＋＋ソース・コードの手動の検討は、限定はしないが、マイグレートされたＡＰＩがエラー・コードを返さないこと（ＣＵＤＡコードは、エラー・コードを返すことができ、エラー・コードは、次いで、アプリケーションよって消費され得るが、ＳＹＣＬは、エラーを報告するために例外を使用し、したがって、エラーを表面化させるためのエラー・コードを使用しない）、ＣＵＤＡコンピュート能力依存論理がＤＰＣ＋＋によってサポートされないこと、ステートメントが削除されないことがあることを含む、１つ又は複数のシナリオにおいて必要とされ得る。少なくとも１つの実施例では、ＤＰＣ＋＋コードが手動の介入を必要とするシナリオは、限定はしないが、エラー・コード論理が（＊，０）コードと置き換えられるか又はコメント・アウトされる、等価なＤＰＣ＋＋ＡＰＩが利用可能でない、ＣＵＤＡコンピュート能力依存論理、ハードウェア依存ＡＰＩ（ｃｌｏｃｋ（））、欠落した特徴、サポートされていないＡＰＩ、実行時間測定論理、組み込みベクトル・タイプ競合に対処すること、ｃｕＢＬＡＳ ＡＰＩのマイグレーションなどを含み得る。

【0283】

少なくとも１つの実施例では、本明細書で説明される１つ又は複数の技法は、ｏｎｅＡＰＩプログラミング・モデルを利用する。少なくとも１つの実施例では、ｏｎｅＡＰＩプログラミング・モデルは、様々なコンピュート・アクセラレータ・アーキテクチャと対話するためのプログラミング・モデルを指す。少なくとも１つの実施例では、ｏｎｅＡＰＩは、様々なコンピュート・アクセラレータ・アーキテクチャと対話するように設計されたアプリケーション・プログラミング・インターフェース（ＡＰＩ）を指す。少なくとも１つの実施例では、ｏｎｅＡＰＩプログラミング・モデルは、ＤＰＣ＋＋プログラミング言語を利用する。少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング言語は、データ並列プログラミング生産性のための高水準言語を指す。少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング言語は、Ｃ及び／又はＣ＋＋プログラミング言語に少なくとも部分的に基づく。少なくとも１つの実施例では、ｏｎｅＡＰＩプログラミング・モデルは、カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎによって開発されたものなどのプログラミング・モデルである。

【0284】

少なくとも１つの実施例では、ｏｎｅＡＰＩ及び／又はｏｎｅＡＰＩプログラミング・モデルは、様々なアクセラレータ・アーキテクチャ、ＧＰＵアーキテクチャ、プロセッサ・アーキテクチャ、及び／又はそれらの変形形態のアーキテクチャと対話するために利用される。少なくとも１つの実施例では、ｏｎｅＡＰＩは、様々な機能性を実装するライブラリのセットを含む。少なくとも１つの実施例では、ｏｎｅＡＰＩは、少なくとも、ｏｎｅＡＰＩ ＤＰＣ＋＋ライブラリ、ｏｎｅＡＰＩマス・カーネル・ライブラリ、ｏｎｅＡＰＩデータ分析ライブラリ、ｏｎｅＡＰＩ深層ニューラル・ネットワーク・ライブラリ、ｏｎｅＡＰＩ集合通信ライブラリ、ｏｎｅＡＰＩスレッディング・ビルディング・ブロック・ライブラリ、ｏｎｅＡＰＩビデオ処理ライブラリ、及び／又はそれらの変形形態を含む。

【0285】

少なくとも１つの実施例では、ｏｎｅＤＰＬとも呼ばれるｏｎｅＡＰＩ ＤＰＣ＋＋ライブラリは、ＤＰＣ＋＋カーネル・プログラミングを加速するためのアルゴリズム及び機能を実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＤＰＬは、１つ又は複数の標準テンプレート・ライブラリ（ＳＴＬ：ｓｔａｎｄａｒｄ ｔｅｍｐｌａｔｅ ｌｉｂｒａｒｙ）機能を実装する。少なくとも１つの実施例では、ｏｎｅＤＰＬは、１つ又は複数の並列ＳＴＬ機能を実装する。少なくとも１つの実施例では、ｏｎｅＤＰＬは、並列アルゴリズム、イテレーター、関数オブジェクト・クラス、範囲ベースのＡＰＩ、及び／又はそれらの変形形態など、ライブラリ・クラス及び関数のセットを提供する。少なくとも１つの実施例では、ｏｎｅＤＰＬは、Ｃ＋＋標準ライブラリの１つ又は複数のクラス及び／又は関数を実装する。少なくとも１つの実施例では、ｏｎｅＤＰＬは、１つ又は複数の乱数生成器関数を実装する。

【0286】

少なくとも１つの実施例では、ｏｎｅＭＫＬとも呼ばれるｏｎｅＡＰＩマス・カーネル・ライブラリは、様々な数学関数及び／又は演算のための様々な最適化及び並列化されたルーチンを実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＭＫＬは、１つ又は複数の基本線形代数サブプログラム（ＢＬＡＳ）及び／又は線形代数パッケージ（ＬＡＰＡＣＫ：ｌｉｎｅａｒ ａｌｇｅｂｒａ ｐａｃｋａｇｅ）高密度線形代数ルーチンを実装する。少なくとも１つの実施例では、ｏｎｅＭＫＬは、１つ又は複数のスパースＢＬＡＳ線形代数ルーチンを実装する。少なくとも１つの実施例では、ｏｎｅＭＫＬは、１つ又は複数の乱数生成器（ＲＮＧ：ｒａｎｄｏｍ ｎｕｍｂｅｒ ｇｅｎｅｒａｔｏｒ）を実装する。少なくとも１つの実施例では、ｏｎｅＭＫＬは、ベクトルに関する数学演算のための１つ又は複数のベクトル数学（ＶＭ：ｖｅｃｔｏｒ ｍａｔｈｅｍａｔｉｃｓ）ルーチンを実装する。少なくとも１つの実施例では、ｏｎｅＭＫＬは、１つ又は複数の高速フーリエ変換（ＦＦＴ）関数を実装する。

【0287】

少なくとも１つの実施例では、ｏｎｅＤＡＬとも呼ばれるｏｎｅＡＰＩデータ分析ライブラリは、様々なデータ分析アプリケーション及び分散算出を実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＤＡＬは、バッチ、オンライン、及び算出の分散処理モードにおける、データ分析のための前処理、変換、分析、モデリング、確認、及び意思決定のための、様々なアルゴリズムを実装する。少なくとも１つの実施例では、ｏｎｅＤＡＬは、様々なＣ＋＋及び／又はＪａｖａ ＡＰＩと、１つ又は複数のデータ・ソースへの様々なコネクタとを実装する。少なくとも１つの実施例では、ｏｎｅＤＡＬは、旧来のＣ＋＋インターフェースに対するＤＰＣ＋＋ＡＰＩ拡張を実装し、様々なアルゴリズムのためのＧＰＵ使用を可能にする。

【0288】

少なくとも１つの実施例では、ｏｎｅＤＮＮとも呼ばれるｏｎｅＡＰＩ深層ニューラル・ネットワーク・ライブラリは、様々な深層学習機能を実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＤＮＮは、様々なニューラル・ネットワーク、機械学習、及び深層学習機能、アルゴリズム、並びに／又はそれらの変形形態を実装する。

【0289】

少なくとも１つの実施例では、ｏｎｅＣＣＬとも呼ばれるｏｎｅＡＰＩ集合通信ライブラリは、深層学習及び機械学習ワークロードのための様々なアプリケーションを実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＣＣＬは、メッセージ・パッシング・インターフェース（ＭＰＩ：ｍｅｓｓａｇｅ ｐａｓｓｉｎｇ ｉｎｔｅｒｆａｃｅ）及びｌｉｂｆａｂｒｉｃなど、下位レベル通信ミドルウェア上に築かれる。少なくとも１つの実施例では、ｏｎｅＣＣＬは、優先順位、永続的な動作、アウト・オブ・オーダー実行、及び／又はそれらの変形形態など、深層学習固有の最適化のセットを可能にする。少なくとも１つの実施例では、ｏｎｅＣＣＬは、様々なＣＰＵ及びＧＰＵ機能を実装する。

【0290】

少なくとも１つの実施例では、ｏｎｅＴＢＢとも呼ばれるｏｎｅＡＰＩスレッディング・ビルディング・ブロック・ライブラリは、様々なアプリケーションのための様々な並列化されたプロセスを実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＴＢＢは、ホスト上でのタスク・ベース共有並列プログラミングのために利用される。少なくとも１つの実施例では、ｏｎｅＴＢＢは、一般並列アルゴリズムを実装する。少なくとも１つの実施例では、ｏｎｅＴＢＢは、同時コンテナを実装する。少なくとも１つの実施例では、ｏｎｅＴＢＢは、スケーラブル・メモリ・アロケータを実装する。少なくとも１つの実施例では、ｏｎｅＴＢＢは、ワークスティーリング（ｗｏｒｋ－ｓｔｅａｌｉｎｇ）・タスク・スケジューラを実装する。少なくとも１つの実施例では、ｏｎｅＴＢＢは、低レベル同期プリミティブを実装する。少なくとも１つの実施例では、ｏｎｅＴＢＢは、コンパイラ依存せず、ＧＰＵ、ＰＰＵ、ＣＰＵ、及び／又はそれらの変形形態など、様々なプロセッサ上で使用可能である。

【0291】

少なくとも１つの実施例では、ｏｎｅＶＰＬとも呼ばれるｏｎｅＡＰＩビデオ処理ライブラリは、１つ又は複数のアプリケーションにおけるビデオ処理を加速するために利用されるライブラリである。少なくとも１つの実施例では、ｏｎｅＶＰＬは、様々なビデオ復号、符号化、及び処理機能を実装する。少なくとも１つの実施例では、ｏｎｅＶＰＬは、ＣＰＵ、ＧＰＵ、及び他のアクセラレータ上のメディア・パイプラインのための様々な機能を実装する。少なくとも１つの実施例では、ｏｎｅＶＰＬは、メディア中心及びビデオ分析ワークロードにおけるデバイス発見及び選択を実装する。少なくとも１つの実施例では、ｏｎｅＶＰＬは、ゼロコピー・バッファ共有のためのＡＰＩプリミティブを実装する。

【0292】

少なくとも１つの実施例では、ｏｎｅＡＰＩプログラミング・モデルは、ＤＰＣ＋＋プログラミング言語を利用する。少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング言語は、限定はしないが、デバイス・コードを定義し、デバイス・コードとホスト・コードとを区別するための、機能的に同様のバージョンのＣＵＤＡ機構を含むプログラミング言語である。少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング言語は、ＣＵＤＡプログラミング言語の機能性のサブセットを含み得る。少なくとも１つの実施例では、１つ又は複数のＣＵＤＡプログラミング・モデル動作は、ＤＰＣ＋＋プログラミング言語を使用するｏｎｅＡＰＩプログラミング・モデルを使用して実施される。

【0293】

本明細書で説明される例示的な実施例はＣＵＤＡプログラミング・モデルに関し得るが、本明細書で説明される技法は、任意の好適なプログラミング・モデル、そのようなＨＩＰ、ｏｎｅＡＰＩ（たとえば、本明細書で開示される方法を実施又は実装するためにｏｎｅＡＰＩベース・プログラミングを使用する）、及び／又はそれらの変形形態とともに利用され得ることに留意されたい。

【0294】

少なくとも１つの実施例では、上記で開示されたシステム及び／又はプロセッサの１つ又は複数の構成要素は、たとえば、画像をアップスケールするためのアップスケーラ又はアップサンプラ、画像を一緒にブレンド、ミックス、又は加算するための画像ブレンダ又は画像ブレンダ構成要素、（たとえば、ＤＳＰの一部として）画像をサンプリングするためのサンプラ、（たとえば、低解像度画像から高解像度画像に）画像をアップスケールするためのアップスケーラを実施するように構成されたニューラル・ネットワーク回路、或いは、画像、フレーム、又はビデオを、それの解像度、サイズ、又はピクセルを調整するために、修正又は生成するための他のハードウェアを含む、１つ又は複数のＣＰＵ、ＡＳＩＣ、ＧＰＵ、ＦＰＧＡ、或いは他のハードウェア、回路要素、又は集積回路構成要素と通信することができ、上記で開示されたシステム及び／又はプロセッサの１つ又は複数の構成要素は、画像を生成又は修正する方法、動作、又は命令を実施するために、本開示で説明される構成要素を使用することができる。

【0295】

本開示の少なくとも１つの実施例は、以下の条項を考慮して説明され得る。

【0296】

条項１． ２つ又はそれ以上のソフトウェア・モジュールがプロセッサによって実施されることを同時に引き起こすための１つ又は複数の回路を備える、プロセッサ。

【0297】

条項２． １つ又は複数の回路が、１つ又は複数のソフトウェア・ドライバを実施するためのものであり、１つ又は複数のソフトウェア・ドライバは、２つ又はそれ以上のソフトウェア・モジュールがプロセッサによって実施されることを同時に引き起こすためのものである、条項１に記載のプロセッサ。

【0298】

条項３． １つ又は複数の回路は、２つ又はそれ以上のソフトウェア・モジュールのうちの第１のものを起動するための１つ又は複数の動作が、２つ又はそれ以上のソフトウェア・モジュールのうちの第２のものを起動するための１つ又は複数の動作と同時に実施されることを同時に引き起こすためのものである、条項１又は２に記載のプロセッサ。

【0299】

条項４． ２つ又はそれ以上のソフトウェア・モジュールが、単一のグラフィックス処理ユニットによって実施されるべきである２つ又はそれ以上のグラフィックス・カーネルを含む、条項１から３までのいずれか一項に記載のプロセッサ。

【0300】

条項５． ２つ又はそれ以上のソフトウェア・モジュールが、複数のグラフィックス処理ユニットによって実施されるべきである２つ又はそれ以上のグラフィックス・カーネルを含む、条項１から４までのいずれか一項に記載のプロセッサ。

【0301】

条項６． アプリケーション・プログラミング・インターフェース（ＡＰＩ）は、１つ又は複数のソフトウェア・ドライバが、同時に起動されるように２つ又はそれ以上のソフトウェア・モジュールを準備するための動作を同時に実施することを引き起こすためのものである、条項１から５までのいずれか一項に記載のプロセッサ。

【0302】

条項７． ２つ又はそれ以上のソフトウェア・モジュールがプロセッサによって実施されることを同時に引き起こすことが、１つ又は複数のグラフィックス処理コアによって実施されるように２つ又はそれ以上のソフトウェア・モジュールを準備するための動作を同時に実施することを含む、条項１から６までのいずれか一項に記載のプロセッサ。

【0303】

条項８． ２つ又はそれ以上のソフトウェア・モジュールが実施されることを同時に引き起こすことは、２つ又はそれ以上のソフトウェア・モジュールが、１つ又は複数のグラフィックス処理ユニットによって実施されるように設定されることを検証するための動作を同時に実施することを含む、条項１から７までのいずれか一項に記載のプロセッサ。

【0304】

条項９． １つ又は複数の回路が、１つ又は複数のソフトウェア・ドライバを実施するためのものであり、１つ又は複数のソフトウェア・ドライバが、起動されるように２つ又はそれ以上のグラフィックス・カーネルを準備するために並列に実施されるべきである及び順次実施されるべきである１つ又は複数の動作を同期させるためのデータ追跡構造を含むためのものである、条項１から８までのいずれか一項に記載のプロセッサ。

【0305】

条項１０． １つ又は複数の回路が、１つ又は複数のソフトウェア・ドライバを実施するためのものであり、１つ又は複数のソフトウェア・ドライバが、１つ又は複数のグラフィックス処理コアによって実施されるべき１つ又は複数の中央処理コアからのワーク・サブミッションを符号化するための動作を実施するためのものである、条項１から９までのいずれか一項に記載のプロセッサ。

【0306】

条項１１． 命令を記憶するためのメモリを備える、システムであって、命令は、１つ又は複数のプロセッサによって実施された場合、システムに、
２つ又はそれ以上のソフトウェア・モジュールがプロセッサによって実施されることを同時に引き起こすこと
を行わせる、システム。

【0307】

条項１２． システムが、１つ又は複数のソフトウェア・ドライバを実施するためのものであり、１つ又は複数のソフトウェア・ドライバは、２つ又はそれ以上のソフトウェア・モジュールがプロセッサによって実施されることを同時に引き起こすためのものである、条項１１に記載のシステム。

【0308】

条項１３． システムが、１つ又は複数のソフトウェア・ドライバを実施するためのものであり、１つ又は複数のソフトウェア・ドライバは、２つ又はそれ以上のグラフィックス・カーネルが、少なくとも第１のグラフィックス・カーネル及び第２のグラフィックス・カーネルが実施されることを引き起こすことによって同時に実施されることを引き起こすためのものである、条項１１又は１２に記載のシステム。

【0309】

条項１４． ２つ又はそれ以上のソフトウェア・モジュールが、単一のグラフィックス処理ユニットによって実施されるべきである２つ又はそれ以上のグラフィックス・カーネルを含む、条項１１から１３までのいずれか一項に記載のシステム。

【0310】

条項１５． ２つ又はそれ以上のソフトウェア・モジュールが、複数のグラフィックス処理ユニットによって実施されるべきである２つ又はそれ以上のグラフィックス・カーネルを含む、条項１１から１４までのいずれか一項に記載のシステム。

【0311】

条項１６． ２つ又はそれ以上のソフトウェア・モジュールが実施されることを同時に引き起こすことは、２つ又はそれ以上のソフトウェア・モジュールが、１つ又は複数のグラフィックス処理ユニットによって実施されるように設定されることを検証するための動作を同時に実施することを含む、条項１１から１５までのいずれか一項に記載のシステム。

【0312】

条項１７． システムが、１つ又は複数のソフトウェア・ドライバを実施するためのものであり、１つ又は複数のソフトウェア・ドライバが、起動されるように２つ又はそれ以上のグラフィックス・カーネルを準備するために並列に実施されるべきである及び順次実施されるべきである１つ又は複数の動作を同期させるためのデータ追跡構造を含むためのものである、条項１１から１６までのいずれか一項に記載のシステム。

【0313】

条項１８． システムが、１つ又は複数のソフトウェア・ドライバを実施するためのものであり、１つ又は複数のソフトウェア・ドライバが、１つ又は複数のグラフィックス処理コアによって実施されるべき１つ又は複数の中央処理コアからのワーク・サブミッションを符号化するための動作を実施するためのものである、条項１１から１７までのいずれか一項に記載のシステム。

【0314】

条項１９． システムが、１つ又は複数のソフトウェア・ドライバを実施するためのものであり、１つ又は複数のソフトウェア・ドライバが、起動するように１つ又は複数のグラフィックス・カーネルを準備するために並列に実施されるべきである及び順次実施されるべきである動作の進行を追跡するためのデータ追跡構造を含む、条項１１から１８までのいずれか一項に記載のシステム。

【0315】

条項２０． ２つ又はそれ以上のソフトウェア・モジュールが実施されることを同時に引き起こすことが、１つ又は複数のグラフィックス処理コアによって実施されるべき異なる中央処理コアからのワーク・サブミッションを符号化するための動作を実施することを含む、条項１１から１９までのいずれか一項に記載のシステム。

【0316】

条項２１． １つ又は複数の命令を記憶した機械可読媒体であって、１つ又は複数の命令は、１つ又は複数のプロセッサによって実施された場合、１つ又は複数のプロセッサに、少なくとも、
２つ又はそれ以上のソフトウェア・モジュールがプロセッサによって実施されることを同時に引き起こすこと
を行わせる、機械可読媒体。

【0317】

条項２２． １つ又は複数の回路が、１つ又は複数のソフトウェア・ドライバを実施するためのものであり、１つ又は複数のソフトウェア・ドライバは、２つ又はそれ以上のソフトウェア・モジュールがプロセッサによって実施されることを同時に引き起こすためのものである、条項２１に記載の機械可読媒体。

【0318】

条項２３． １つ又は複数の回路は、２つ又はそれ以上のソフトウェア・モジュールのうちの第１のものを起動するための１つ又は複数の動作が、２つ又はそれ以上のソフトウェア・モジュールのうちの第２のものを起動するための１つ又は複数の動作と同時に実施されることを同時に引き起こすためのものである、条項２１又は２２に記載の機械可読媒体。

【0319】

条項２４． ２つ又はそれ以上のソフトウェア・モジュールが、単一のグラフィックス処理ユニットによって実施されるべきである２つ又はそれ以上のグラフィックス・カーネルを含む、条項２１から２３までのいずれか一項に記載の機械可読媒体。

【0320】

条項２５． ２つ又はそれ以上のソフトウェア・モジュールが、複数のグラフィックス処理ユニットによって実施されるべきである２つ又はそれ以上のグラフィックス・カーネルを含む、条項２１から２４までのいずれか一項に記載の機械可読媒体。

【0321】

条項２６． アプリケーション・プログラミング・インターフェース（ＡＰＩ）は、１つ又は複数のソフトウェア・ドライバが、同時に起動されるように２つ又はそれ以上のソフトウェア・モジュールを準備するための動作を同時に実施することを引き起こすためのものである、条項２１から２５までのいずれか一項に記載の機械可読媒体。

【0322】

条項２７．
２つ又はそれ以上のソフトウェア・モジュールがプロセッサによって実施されることを同時に引き起こすステップ
を含む、方法。

【0323】

条項２８． ２つ又はそれ以上のソフトウェア・モジュールが実施されることを同時に引き起こすステップが、さらに、
１つ又は複数のグラフィックス処理コア上で起動されるように２つ又はそれ以上のグラフィックス・カーネルを準備するための動作を実施するステップ
を含む、条項２７に記載の方法。

【0324】

条項２９． 方法が、
１つ又は複数のグラフィックス処理コア上で２つ又はそれ以上のグラフィックス・カーネルを起動するための、並列に稼働すべき１つ又は複数の動作及び順次稼働すべき１つ又は複数の動作を取得するステップ
をさらに含む、条項２７又は２８に記載の方法。

【0325】

条項３０． 方法が、
１つ又は複数の中央処理コアから、１つ又は複数のグラフィックス処理コア上で起動されるように２つ又はそれ以上のグラフィックス・カーネルを準備するための要求を受信するステップ
をさらに含む、条項２７から２９までのいずれか一項に記載の方法。

【0326】

条項３１． 方法が、１つ又は複数のソフトウェア・ドライバにおいて、同時に実施されるように２つ又はそれ以上のグラフィックス・カーネルを準備するためのアプリケーション・プログラミング・インターフェース（ＡＰＩ）からの命令を受信するステップをさらに含む、条項２７から３０までのいずれか一項に記載の方法。

【0327】

条項３２． 方法が、起動されるように１つ又は複数のグラフィックス・カーネルを準備することのステータスを、１つ又は複数のグラフィックス・カーネルを準備するために並列に稼働する動作及び順次稼働する動作の進行を追跡する１つ又は複数のソフトウェア・ドライバのデータ追跡構造に少なくとも部分的に基づいて、取得するステップをさらに含む、条項２７から３１までのいずれか一項に記載の方法。

【0328】

条項３３． 方法が、
１つ又は複数のソフトウェア・ドライバを実施するステップと、
１つ又は複数のソフトウェア・ドライバで、１つ又は複数のグラフィックス処理コアによって実施されるべき１つ又は複数の中央処理コアからのワーク・サブミッションを符号化するための１つ又は複数の動作を実施するステップと
をさらに含む、条項２７から３２までのいずれか一項に記載の方法。

【0329】

他の変形形態は、本開示の範囲内にある。したがって、開示される技法は、様々な修正及び代替構築が可能であるが、それらのいくつかの例示的な実施例が図面に示され、上記で詳細に説明された。しかしながら、特定の１つ又は複数の開示された形態に本開示を限定する意図はなく、その反対に、添付の特許請求の範囲において定義されるように、開示の趣旨及び範囲に入るすべての修正形態、代替構築、及び等価物を網羅することを意図していることが理解されるべきである。

【0330】

開示される実施例を説明する文脈において（特に、以下の特許請求の範囲の文脈において）「ａ」及び「ａｎ」及び「ｔｈｅ」という用語、並びに同様の指示語を使用することは、本明細書に別段の記載のない限り、又は文脈によって明らかに否定されない限り、単数と複数の両方を網羅すると解釈されるべきであり、用語の定義であると解釈されるべきではない。「含む、備える（ｃｏｍｐｒｉｓｉｎｇ）」、「有する（ｈａｖｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、及び「含んでいる（ｃｏｎｔａｉｎｉｎｇ）」という用語は、別段の記載のない限り、オープンエンドの用語（「限定はしないが、～を含む（ｉｎｃｌｕｄｉｎｇ， ｂｕｔ ｎｏｔ ｌｉｍｉｔｅｄ ｔｏ，）」を意味する）と解釈されるべきである。「接続される」という用語は、修飾されず、物理的接続を指しているとき、何か介在するものがある場合でも、部分的に又は完全に中に含まれているか、取り付けられるか、又は互いに接合されるものとして解釈されるべきである。本明細書で値の範囲を詳述することは、本明細書に別段の記載のない限り、及び各別個の値が、本明細書に個々に詳述されているかのように明細書に組み込まれていない限り、範囲内に入る各別個の値を個々に参照する簡潔な方法として働くことを単に意図しているにすぎない。「セット」（たとえば、「項目のセット」）又は「サブセット」という用語の使用は、文脈によって別段の記載がないか又は否定されない限り、１つ又は複数の部材を備える空ではない集合として解釈されるべきである。さらに、文脈によって別段の記載がないか又は否定されない限り、対応するセットの「サブセット」という用語は、対応するセットの厳密なサブセットを必ずしも指すとは限らず、サブセットと、対応するセットとは、等しくなり得る。

【0331】

「Ａ、Ｂ、及びＣのうちの少なくとも１つ」又は「Ａ、Ｂ及びＣのうちの少なくとも１つ」という形態の言い回しなどの結合語は、別段の具体的な記載がないか又はさもなければ文脈によって明確に否定されない限り、別様に、項目、用語などが、Ａ又はＢ又はＣのいずれか、或いはＡとＢとＣとのセットの任意の空でないサブセットであり得ることを提示するために一般に使用される文脈で、理解される。たとえば、３つの部材を有するセットの説明的な実例では、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」並びに「Ａ、Ｂ及びＣのうちの少なくとも１つ」という結合句は、次のセットのうちのいずれかを指す：｛Ａ｝、｛Ｂ｝、｛Ｃ｝、｛Ａ、Ｂ｝、｛Ａ、Ｃ｝、｛Ｂ、Ｃ｝、｛Ａ、Ｂ、Ｃ｝。したがって、そのような結合語は、いくつかの実施例が、Ａのうちの少なくとも１つ、Ｂのうちの少なくとも１つ、及びＣのうちの少なくとも１つの各々が存在することを必要とすることを全体的に暗示するものではない。さらに、別段の記載がないか又は文脈によって否定されない限り、「複数（ｐｌｕｒａｌｉｔｙ）」という用語は、複数である状態を示す（たとえば、「複数の項目（ａ ｐｌｕｒａｌｉｔｙ ｏｆ ｉｔｅｍｓ）」は複数の項目（ｍｕｌｔｉｐｌｅ ｉｔｅｍｓ）を示す）。複数である項目の数は、少なくとも２つであるが、明示的に、又は文脈によってのいずれかでそのように示されているとき、それよりも多いことがある。さらに、別段の記載がないか又はさもなければ文脈から明らかでない限り、「～に基づいて」という言い回しは、「少なくとも部分的に～に基づいて」を意味し、「～のみに基づいて」を意味しない。

【0332】

本明細書で説明されるプロセスの動作は、本明細書に別段の記載がないか又はさもなければ文脈によって明確に否定されない限り、任意の好適な順序で実施され得る。少なくとも１つの実施例では、本明細書で説明されるプロセス（又はその変形形態及び／又は組合せ）などのプロセスは、実行可能命令で構成された１つ又は複数のコンピュータ・システムの制御下で実施され、１つ又は複数のプロセッサ上で、ハードウェアによって、又はそれらの組合せによって集合的に実行するコード（たとえば、実行可能命令、１つ又は複数のコンピュータ・プログラム、又は１つ又は複数のアプリケーション）として実装される。少なくとも１つの実施例では、コードは、たとえば、１つ又は複数のプロセッサによって実行可能な複数の命令を備えるコンピュータ・プログラムの形態で、コンピュータ可読記憶媒体に記憶される。少なくとも１つの実施例では、コンピュータ可読記憶媒体は、一時的信号（たとえば、伝搬する一時的な電気又は電磁送信）を除外するが、一時的信号のトランシーバ内の非一時的データ・ストレージ回路要素（たとえば、バッファ、キャッシュ、及びキュー）を含む非一時的コンピュータ可読記憶媒体である。少なくとも１つの実施例では、コード（たとえば、実行可能コード又はソース・コード）は、１つ又は複数の非一時的コンピュータ可読記憶媒体のセットに記憶され、この記憶媒体は、コンピュータ・システムの１つ又は複数のプロセッサによって実行されたときに（たとえば、実行された結果として）、コンピュータ・システムに本明細書で説明される動作を実施させる実行可能命令を記憶している（又は、実行可能命令を記憶するための他のメモリを有する）。非一時的コンピュータ可読記憶媒体のセットは、少なくとも１つの実施例では、複数の非一時的コンピュータ可読記憶媒体を備え、複数の非一時的コンピュータ可読記憶媒体の個々の非一時的記憶媒体のうちの１つ又は複数は、コードのすべてがないが、複数の非一時的コンピュータ可読記憶媒体は、集合的にコードのすべてを記憶している。少なくとも１つの実施例では、実行可能命令は、異なる命令が異なるプロセッサによって実行されるように実行され、たとえば、非一時的コンピュータ可読記憶媒体は命令を記憶し、メイン中央処理ユニット（「ＣＰＵ」）は命令のいくつかを実行し、グラフィックス処理ユニット（「ＧＰＵ」）は他の命令を実行する。少なくとも１つの実施例では、コンピュータ・システムの異なる構成要素は、別個のプロセッサを有し、異なるプロセッサが命令の異なるサブセットを実行する。

【0333】

したがって、少なくとも１つの実施例では、コンピュータ・システムは、本明細書で説明されるプロセスの動作を単独で又は集合的に実施する１つ又は複数のサービスを実装するように構成され、そのようなコンピュータ・システムは、動作の実施を可能にする適用可能なハードウェア及び／又はソフトウェアで構成される。さらに、本開示の少なくとも１つの実施例を実装するコンピュータ・システムは、単一のデバイスであり、別の実施例では、分散型コンピュータ・システムが本明細書で説明される動作を実施するように、及び単一のデバイスがすべての動作を実施しないように、異なるやり方で動作する複数のデバイスを備える分散型コンピュータ・システムである。

【0334】

本明細書で提供されるあらゆる実例、又は例示的な言葉（たとえば、「など、などの（ｓｕｃｈ ａｓ）」）の使用は、本開示の実施例をより明らかにすることのみを意図しており、別段の主張のない限り、本開示の範囲に制限を加えるものではない。本明細書のいかなる言葉も、特許請求されていない任意の要素を、本開示の実践に不可欠なものとして示すと解釈されるべきではない。

【0335】

本明細書で引用される出版物、特許出願、及び特許を含むすべての参考文献は、各参考文献が参照により組み込まれることが個別に明確に示され、その全体が本明細書に記載されたかのように、それと同程度まで参照により本明細書に組み込まれる。

【0336】

明細書及び特許請求の範囲において、「結合される」及び「接続される」という用語が、その派生語とともに使用され得る。これらの用語は、互いに同義語として意図されていないことがあることが理解されるべきである。むしろ、特定の実例では、「接続される」又は「結合される」は、２つ又はそれ以上の要素が物理的又は電気的に互いに直接又は間接的に接触していることを示すために使用され得る。「結合される」はまた、２つ又はそれ以上の要素が直接互いに接触していないが、それでもなお互いに連動又は対話することを意味し得る。

【0337】

別段の具体的な記載がない限り、明細書全体を通して、「処理する（ｐｒｏｃｅｓｓｉｎｇ）」、「算出する（ｃｏｍｐｕｔｉｎｇ）」、「計算する（ｃａｌｃｕｌａｔｉｎｇ）」、又は「決定する（ｄｅｔｅｒｍｉｎｉｎｇ）」などの用語は、コンピューティング・システムのレジスタ及び／又はメモリ内の、電子的などの物理的な量として表されるデータを、コンピューティング・システムのメモリ、レジスタ又は他のそのような情報ストレージ、送信、若しくはディスプレイ・デバイス内の物理的な量として同様に表される他のデータになるように操作及び／又は変換する、コンピュータ又はコンピューティング・システム、或いは同様の電子コンピューティング・デバイスのアクション及び／又はプロセスを指すことが諒解され得る。

【0338】

同様に、「プロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理し、その電子データを、レジスタ及び／又はメモリに記憶され得る他の電子データに変換する任意のデバイス、又はデバイスの一部分を指し得る。非限定的な実例として、「プロセッサ」は、ＣＰＵ又はＧＰＵであり得る。「コンピューティング・プラットフォーム」は、１つ又は複数のプロセッサを備え得る。本明細書で使用される「ソフトウェア」プロセスは、たとえば、タスク、スレッド、及び知的エージェントなど、経時的にワークを実施するソフトウェア及び／又はハードウェア・エンティティを含み得る。また、各プロセスは、命令を直列で又は並列で、連続的に又は断続的に行うための複数のプロセスを指し得る。「システム」及び「方法」という用語は、１つ又は複数の方法をシステムが具体化し得、方法がシステムと考えられ得る場合に限り、本明細書において交換可能に使用される。

【0339】

少なくとも１つの実施例では、算術論理ユニットは、結果を作り出すために１つ又は複数の入力をとる組合せ論理回路要素のセットである。少なくとも１つの実施例では、算術論理ユニットは、加算、減算、又は乗算などの数学演算を実装するためにプロセッサによって使用される。少なくとも１つの実施例では、算術論理ユニットは、論理ＡＮＤ／ＯＲ又はＸＯＲなどの論理演算を実装するために使用される。少なくとも１つの実施例では、算術論理ユニットは、ステートレスであり、論理ゲートを形成するように構成された半導体トランジスタなど、物理的切替え構成要素から作られる。少なくとも１つの実施例では、算術論理ユニットは、関連するクロックをもつステートフル論理回路として、内部で動作し得る。少なくとも１つの実施例では、算術論理ユニットは、関連するレジスタ・セット中で維持されない内部状態をもつ非同期論理回路として構築され得る。少なくとも１つの実施例では、算術論理ユニットは、プロセッサの１つ又は複数のレジスタに記憶されたオペランドを組み合わせ、別のレジスタ又はメモリ・ロケーションにプロセッサによって記憶され得る出力を作り出すために、プロセッサによって使用される。

【0340】

少なくとも１つの実施例では、プロセッサによって取り出された命令を処理した結果として、プロセッサは、１つ又は複数の入力又はオペランドを算術論理ユニットに提示し、算術論理ユニットに、算術論理ユニットの入力に提供された命令コードに少なくとも部分的に基づく結果を作り出させる。少なくとも１つの実施例では、プロセッサによってＡＬＵに提供された命令コードは、プロセッサによって実行された命令に少なくとも部分的に基づく。少なくとも１つの実施例では、ＡＬＵにおける組合せ論理は、入力を処理し、プロセッサ内のバス上に置かれる出力を作り出す。少なくとも１つの実施例では、プロセッサは、プロセッサをクロック制御することにより、ＡＬＵによって作り出された結果が所望のロケーションに送出されるように、宛先レジスタ、メモリ・ロケーション、出力デバイス、又は出力バス上の出力ストレージ・ロケーションを選択する。

【0341】

本明細書では、アナログ・データ又はデジタル・データを取得すること、獲得すること、受信すること、或いはそれらをサブシステム、コンピュータ・システム、又はコンピュータ実装機械に入力することに言及し得る。アナログ・データ及びデジタル・データを取得する、獲得する、受信する、又は入力するプロセスは、関数コール、又はアプリケーション・プログラミング・インターフェースへのコールのパラメータとしてデータを受信することによってなど、様々なやり方で実現され得る。いくつかの実装形態では、アナログ・データ又はデジタル・データを取得する、獲得する、受信する、又は入力するプロセスは、直列又は並列インターフェースを介してデータを転送することによって実現され得る。別の実装形態では、アナログ・データ又はデジタル・データを取得する、獲得する、受信する、又は入力するプロセスは、提供するエンティティから獲得するエンティティにコンピュータ・ネットワークを介してデータを転送することによって実現され得る。アナログ・データ又はデジタル・データを提供すること、出力すること、送信すること、送出すること、又は提示することにも言及し得る。様々な実例では、アナログ・データ又はデジタル・データを提供する、出力する、送信する、送出する、又は提示するプロセスは、関数コールの入力又は出力パラメータ、アプリケーション・プログラミング・インターフェース又はプロセス間通信機構のパラメータとしてデータを転送することによって実現され得る。

【0342】

上記の説明は、説明された技法の例示的な実装形態について述べているが、他のアーキテクチャが、説明された機能性を実装するために使用され得、本開示の範囲内にあることが意図される。さらに、説明を目的として、責任の具体的な分散が上記で定義されたが、様々な機能及び責任は、状況に応じて異なるやり方で分散及び分割され得る。

【0343】

さらに、主題は、構造的特徴及び／又は方法論的行為に特有の言語で説明されたが、添付の特許請求の範囲で特許請求される主題は、説明された特有の特徴又は行為に必ずしも限定されるとは限らないことが理解されるべきである。むしろ、特有の特徴及び行為は、特許請求の範囲を実装する例示的な形態として開示される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14A】

【図14B】

【図15A】

【図15B】

【図16A】

【図16B】

【図16C】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32A】

【図32B】

【図32C】

【図33】

【図34】

【図35】

【図36】

【国際調査報告】