特表 2024-514030 非線形ＡＤＣのための較正スキーム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-03-28

(54)【発明の名称】非線形ＡＤＣのための較正スキーム

(51)【国際特許分類】

   H03M 1/10 20060101AFI20240321BHJP

【ＦＩ】

H03M1/10 A

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023542528

(86)(22)【出願日】2022-01-12

(85)【翻訳文提出日】2023-09-11

(86)【国際出願番号】 US2022012066

(87)【国際公開番号】W WO2022155161

(87)【国際公開日】2022-07-21

(31)【優先権主張番号】202141001383

(32)【優先日】2021-01-12

(33)【優先権主張国・地域又は機関】IN

(31)【優先権主張番号】17/568,972

(32)【優先日】2022-01-05

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】ヒマンシュ ヴァルシュニー

(72)【発明者】

【氏名】ヴィスワナサン ナガラヤン

(72)【発明者】

【氏名】チャールス バブ

(72)【発明者】

【氏名】ナラシムハン ラジャゴパル

(72)【発明者】

【氏名】エーシャン ミグラニ

(72)【発明者】

【氏名】ヴィスヴェスヴァラヤ エイ ペンタコタ

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA11

5J022AB01

5J022BA04

5J022CD02

5J022CE04

(57)【要約】

説明される例では、アナログ信号（１１０）を受信するように動作可能な入力と、アナログ信号のデジタル表現を出力するように動作可能な出力（１３０）とを有するアナログ－デジタル・コンバータ（ＡＤＣ）（１００）が、電圧遅延（ＶＤ）ブロック（１０６）を含む。ＶＤブロック（１０６）は、ＡＤＣ（１００）の入力に結合され、較正信号に応答して遅延信号を生成する。バックエンドＡＤＣ（１２４）はＶＤブロック（１０６）に結合されており、遅延信号を受信する。バックエンドＡＤＣ（１２４）は、第１の段を含む複数の段を有する。較正エンジン（１０２）は、複数の段及びＶＤブロック（１０６）に結合される。較正エンジン（１０２）は、第１の段の誤差数を測定し、誤差数が最小である第１の段の遅延値を記憶する。

【特許請求の範囲】

【請求項1】

アナログ信号を受信するように動作可能な入力と、前記アナログ信号のデジタル表現を出力するように動作可能な出力とを有するアナログ－デジタル・コンバータ（ＡＤＣ）であって、前記ＡＤＣが、
前記ＡＤＣの前記入力に結合され、較正信号に応答して遅延信号を生成するように構成されている電圧遅延（ＶＤ）ブロックと、
前記ＶＤブロックに結合され、前記遅延信号を受信するように構成されているバックエンドＡＤＣであって、第１の段を含む複数の段を有する、前記バックエンドＡＤＣと、
前記複数の段及び前記ＶＤブロックに結合される較正エンジンと、
を含み、
前記較正エンジンが、
前記遅延信号に応答して前記第１の段の誤差数を測定し、
前記誤差数が最小である前記第１の段の遅延値を記憶する、
ように構成されている、
ＡＤＣ。

【請求項2】

請求項１に記載のＡＤＣであって、前記複数の段の各段が、
前記較正エンジンに結合される遅延ブロックと、
前記遅延ブロックに結合されるＡＮＤゲートと、
前記遅延ブロック及び前記較正エンジンに結合される遅延コンパレータと、
を含む、ＡＤＣ。

【請求項3】

請求項１に記載のＡＤＣであって、前記較正エンジンがアキュムレータを更に含み、前記較正エンジンが複数の入力コードを生成する、ＡＤＣ。

【請求項4】

請求項３に記載のＡＤＣであって、前記較正エンジンに結合されるＤＡＣ（デジタル－アナログ・コンバータ）を更に含み、前記ＤＡＣが、前記複数の入力コードのうちの或る入力コードに応答して前記較正信号を生成するように構成されている、ＡＤＣ。

【請求項5】

請求項４に記載のＡＤＣであって、遅延較正モード、メモリ較正モード、及びミッションモードで動作するように構成されており、前記遅延較正モードが複数のサイクルを含み、前記複数のサイクルのうちの或るサイクルにおいて、
前記較正エンジンが、前記第１の段における第１の遅延ブロックの遅延値を改変し、
前記較正エンジンが前記複数の入力コードを生成し、
前記ＶＤブロックが、前記複数の入力コードに応答して複数の遅延信号を生成し、
前記第１の段が、前記複数の遅延信号に応答してデジタルコードを生成し、
前記アキュムレータが、前記第１の段の前記誤差数を測定し、前記誤差数が、前記デジタルコード内の１と０の数における絶対差である、ＡＤＣ。

【請求項6】

請求項５に記載のＡＤＣであって、前記第１の段の前記誤差数が最小である前記遅延値が、前記第１の段の前記遅延値として前記較正エンジンに記憶される、ＡＤＣ。

【請求項7】

請求項６に記載のＡＤＣであって、前記バックエンドＡＤＣに第２の段を更に含み、前記第２の段が、前記第１の段に結合されており、前記第１の段の出力を受信するように構成され、前記遅延較正モードにおいて、
前記較正エンジンが、前記第２の段における第２の遅延ブロックの遅延値を改変し、
前記較正エンジンが、前記複数の入力コードを生成し、
前記ＶＤブロックが、前記複数の入力コードに応答して、複数の遅延信号を生成し、
前記第２の段が、前記複数の遅延信号に応答してデジタルコードを生成し、
前記アキュムレータが、前記第２の段の前記誤差数を測定し、前記誤差数が前記デジタルコード内の１と０の数における絶対差である、ＡＤＣ。

【請求項8】

請求項７に記載のＡＤＣであって、前記第２の段の前記誤差数が最小である前記遅延値が、前記第２の段の前記遅延値として前記較正エンジンに記憶される、ＡＤＣ。

【請求項9】

請求項８に記載のＡＤＣであって、前記バックエンドＡＤＣに結合される記憶回路を更に含む、ＡＤＣ。

【請求項10】

請求項９に記載のＡＤＣであって、前記メモリ較正モードにおいて、
前記較正エンジンが、複数の入力コードを生成するように構成されており、
前記ＤＡＣが、前記複数の入力コードのうちの或る入力コードに応答して、較正信号を生成するように構成されており、
前記ＶＤブロックが、前記較正信号に応答して遅延信号を生成するように構成されており、
前記バックエンドＡＤＣが、前記遅延信号に応答して出力コードを生成するように構成されており、
前記記憶回路が、前記入力コードを、前記出力コードに対応するアドレスに記憶するように構成されている、ＡＤＣ。

【請求項11】

請求項１に記載のＡＤＣであって、前記ＤＡＣに結合されるマルチプレクサを更に含み、前記マルチプレクサが、入力電圧及び前記較正信号を受信するように構成されている、ＡＤＣ。

【請求項12】

請求項１に記載のＡＤＣであって、前記ＶＤブロックが、
１つ又は複数のプリアンプであって、各プリアンプが、前記入力電圧と前記第１の較正信号とのうちの一方を閾値電圧と比較するように構成されている、前記１つ又は複数のプリアンプと、
前記複数のプリアンプに結合され、前記プリアンプのうちの１つの或る出力に基づいて前記遅延信号を生成するように構成されている、遅延マルチプレクサと、
を更に含む、ＡＤＣ。

【請求項13】

請求項５に記載のＡＤＣであって、前記ミッションモードにおいて、
前記ＶＤブロックが、前記入力電圧に応答して遅延信号を生成するように構成されており、
前記バックエンドＡＤＣが、前記遅延信号に応答してローコードを生成するように構成されており、前記ローコードに対応するアドレスに記憶されている前記入力コードが最終出力として生成される、ＡＤＣ。

【請求項14】

アナログ－デジタル・コンバータ（ＡＤＣ）を動作させる方法であって、
較正信号に応答して遅延信号を生成することと、
前記遅延信号を、複数の段のうちの第１の段を有するバックエンドＡＤＣに提供すること、
前記第１の段の誤差数を較正エンジンによって測定することであって、前記誤差数が、前記第１の段によって生成される１及び０の数における絶対差である、前記誤差数を測定することと、
前記誤差数が最小である前記第１の段の遅延値を前記較正エンジンに記憶することと、
を含む、方法。

【請求項15】

請求項１４に記載の方法であって、
前記較正エンジンによって複数の入力コードを生成することと、
前記複数の入力コードのうちの或る入力コードに応答して、前記較正信号を生成することと、
を更に含む、方法。

【請求項16】

請求項１４に記載の方法であって、前記誤差数を測定することが、複数のサイクルを実施することを更に含み、前記複数のサイクルにおける或るサイクルにおいて、
前記第１の段における第１の遅延ブロックの遅延値を改変し、
前記較正エンジンによって、前記複数の入力コードを生成し、
前記複数の入力コードに応答して、前記第１の段によってデジタルコードを生成し、
前記デジタルコード内の１と０の数における絶対差を測定する、方法。

【請求項17】

請求項１６に記載の方法であって、前記第１の段の前記誤差数が最小である前記遅延値を、前記第１の段の前記遅延値として記憶することを更に含む、方法。

【請求項18】

請求項１７に記載の方法であって、前記第１の段の出力を、前記バックエンドＡＤＣにおける第２の段に提供することを更に含む、方法。

【請求項19】

請求項１８に記載の方法であって、
前記第２の段における第２の遅延ブロックの遅延値を改変することと、
前記較正エンジンによって、前記複数の入力コードを生成することと、
前記複数の入力コードに応答して、前記第２の段によってデジタルコードを生成することと、
前記デジタルコード内の１と０の数における絶対差を測定することと、
前記第２の段の前記誤差数が最小である前記遅延値を、前記第２の段の前記遅延値として記憶することと、
を更に含む、方法。

【請求項20】

デバイスであって、
プロセッサと、
前記プロセッサに結合されるメモリと、
前記プロセッサ及び前記メモリに結合されるアナログ－デジタル・コンバータ（ＡＤＣ）と
を含み、
前記ＡＤＣが、
アナログ信号を受信するように動作可能な入力と、アナログ信号のデジタル表現を出力するように動作可能な出力とを有し、前記ＡＤＣが、
前記ＡＤＣの前記入力に結合され、較正信号に応答して遅延信号を生成するように構成されている、電圧遅延（ＶＤ）ブロックと、
前記ＶＤブロックに結合され、前記遅延信号を受信するように構成され、第１の段を含む複数の段を有する、バックエンドＡＤＣと、
前記複数の段及び前記ＶＤブロックに結合される較正エンジンと、
を含み、
前記較正エンジンが、
前記遅延信号に応答して前記第１の段の誤差数を測定し、
前記誤差数が最小である前記第１の段の遅延値を記憶する、
ように構成されている、
デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本記載は、概してアナログ－デジタル・コンバータ（ＡＤＣ）に関し、より詳細にはＡＤＣにおいてルックアップテーブルを用いることに関する。

【背景技術】

【0002】

多くの電子デバイスでは、アナログの入力信号が、アナログ－デジタル・コンバータ（ＡＤＣ）を用いて、デジタルの出力信号に変換される。無線周波数（ＲＦ）サンプリングレシーバにおいて信号をデジタル化するために用いられるＡＤＣは、高速で動作する必要があり得る。このような速度は、ギガサンプル／秒（ＧＳＰＳ）単位であり得る。しかしながら、高速ＡＤＣの非線形性を補正する必要がある。

【発明の概要】

【0003】

記載される例では、アナログ信号を受信するように動作可能な入力と、アナログ信号のデジタル表現を出力するように動作可能な出力とを有するアナログ－デジタル・コンバータ（ＡＤＣ）が、電圧遅延（ＶＤ）ブロックを含む。ＶＤブロックは、ＡＤＣの入力に結合され、較正信号に応答して遅延信号を生成する。バックエンドＡＤＣが、ＶＤブロックに結合されており、遅延信号を受信する。バックエンドＡＤＣは、第１の段を含む複数の段を有する。較正エンジンが、複数の段及びＶＤブロックに結合される。較正エンジンは、第１の段の誤差数（count）を測定し、誤差数が最小である第１の段の遅延値を
記憶する。

【0004】

本記載はまた、アナログ－デジタル・コンバータ（ＡＤＣ）を動作させる方法に関する。この方法は、較正信号に応答して遅延信号を生成することと、遅延信号をバックエンドＡＤＣに提供することであって、バックエンドＡＤＣが複数の段のうちの第１の段を有する、遅延信号をバックエンドＡＤＣに提供することと、較正エンジンによって第１の段の誤差数を測定することであって、誤差数が、第１の段によって生成された１及び０の数における絶対差である、誤差数を測定することと、誤差数が最小である第１の段の遅延値を較正エンジンに記憶することと、を含む。

【0005】

本記載はまた、プロセッサと、プロセッサに結合されたメモリと、アナログ－デジタル・コンバータ（ＡＤＣ）とを含むデバイスに関する。ＡＤＣは、プロセッサ及びメモリに結合される。アナログ－デジタル・コンバータ（ＡＤＣ）は、アナログ信号を受信するように動作可能な入力と、アナログ信号のデジタル表現を出力するように動作可能な出力とを有し、電圧遅延（ＶＤ）ブロックを含む。ＶＤブロックは、ＡＤＣの入力に結合されており、較正信号に応答して遅延信号を生成する。バックエンドＡＤＣが、ＶＤブロックに結合されており、遅延信号を受信する。バックエンドＡＤＣは、第１の段を含む複数の段を有する。較正エンジンが、複数の段及びＶＤブロックに結合される。較正エンジンは、第１の段の誤差数を測定し、誤差数が最小である第１の段の遅延値を記憶する。

【図面の簡単な説明】

【0006】

【図1】或る例に従った、回路のブロック図である。

【0007】

【図2】或る例に従った、図１に図示する回路の一部のブロック図である。

【0008】

【図3】或る例に従った、図１に図示する回路の一部のブロック図である。

【0009】

【図4】或る例に従った、回路の動作方法のフローチャートである。

【0010】

【図5】或る例に従った、回路の動作方法のフローチャートである。

【0011】

【図6】或る例に従った、バックエンドＡＤＣの或る段における、ＡＮＤゲード及び遅延コンパレータによってそれぞれ生成された、ＡＮＤゲート遅延及びコンパレータ遅延を図示するグラフである。

【0012】

【図7】或る例に従った、バックエンドＡＤＣの或る段の入力信号遅延の関数として、その段の出力信号遅延を図示するグラフである。

【0013】

【図8A】或る例に従った、バックエンドＡＤＣの入力信号遅延の関数として、異なる段の出力信号遅延を図示するグラフである。

【図8B】或る例に従った、バックエンドＡＤＣの入力信号遅延の関数として、異なる段の出力信号遅延を図示するグラフである。

【0014】

【図9】例のいくつかの態様を実装することができる、例示のデバイス９００のブロック図である。

【0015】

同一の参照数字又は他の参照指示子が、（構造的及び／又は機能的に）同一又は類似の特徴を指するために用いられる。

【発明を実施するための形態】

【0016】

図１は、或る例に従った、回路１００のブロック図である。回路１００は、較正エンジン１０２と、デジタル－アナログ・コンバータ（ＤＡＣ）１０４と、マルチプレクサＭ１１２と、電圧遅延（ＶＤ）ブロック１０６と、バックエンドアナログ－デジタル・コンバータ（ＡＤＣ）１２４と、記憶回路１０８とを含む。ＤＡＣ１０４は、較正エンジン１０２とマルチプレクサＭ１１２との間に結合される。マルチプレクサＭ１１２はまた、較正エンジン１０２にも結合される。或るバージョンにおいて、マルチプレクサＭ１１２は較正エンジン１０２によって制御される。マルチプレクサＭ１１２は、入力電圧Ｖｉｎ１１０を受け取る。ＶＤブロック１０６は、マルチプレクサＭ１１２及び較正エンジン１０２に結合される。バックエンドＡＤＣ１２４は、ＶＤブロック１０６及び較正エンジン１０２に結合される。記憶回路１０８は、バックエンドＡＤＣ１２４及び較正エンジン１０２に結合される。記憶回路１０８は、デジタルメモリ回路、レジスタ、フリップフロップ、ＲＡＭ、ＲＯＭ、一時的メモリ、従来の記憶回路の一部、及び／又はデジタルプロセッサシステムの一部より構成され得る。

【0017】

ＶＤブロック１０６は、プリアンプアレイ１１６と、遅延マルチプレクサＤＭ１２０とを含む。プリアンプアレイ１１６は、マルチプレクサＭ１１２に結合されており、１つ又は複数のプリアンプを含む。遅延マルチプレクサＤＭ１２０は、プリアンプアレイ１１６に結合される。バックエンドＡＤＣ１２４は、遅延マルチプレクサＤＭ１２０に結合される。バックエンドＡＤＣ１２４は、図３に図示する第１の段及び第２の段など、複数の段を含み得る。各段は、遅延ブロックと、ＡＮＤゲートと、遅延コンパレータとを含む。較正エンジン１０２は、バックエンドＡＤＣ１２４における複数の段に結合される。較正エンジン１０２は、一例において、アキュムレータを含む。アキュムレータは、バックエンドＡＤＣ１２４における複数の段に結合される。較正エンジン１０２は、一例において、処理ユニット、デジタル信号プロセッサ（ＤＳＰ）、プロセッサ、及び／若しくはプログラマブル論理デバイスであるか、又はその一部である。較正エンジン１０２は、メモリ、論理、及び／又はソフトウェアを含み得る。

【0018】

いくつかの例では、ＶＤブロック１０６の各構成要素は、個別に較正エンジン１０２と、及び回路１００の他の構成要素と、通信することができる。回路１００の各ブロック又は構成要素はまた、図１における他のブロックに結合され得る。これらの接続は本明細書において説明しない。回路１００は、説明の簡潔さのために、本明細書に説明されていない１つ又は複数の従来の構成要素を含み得る。

【0019】

一例において、回路１００は、ＶＤブロックが電圧遅延機能を実施し、バックエンドＡＤＣ１２４が遅延デジタル機能を実施する、アナログ－デジタル・コンバータである。回路１００は、遅延較正モード、メモリ較正モード、及びミッションモードで動作する。ミッションモードは、通常動作モードとも呼ばれる。遅延較正モードとメモリ較正モードが、これよりこの順序で説明される。

【0020】

較正エンジン１０２は、いくつかの例において、既知のアナログ信号の範囲に対応する、複数の入力コードを生成する。一例において、複数の入力コードは、最小入力コードから最大入力コードに及ぶ。一例において、複数の入力コードは、周波数とステップサイズの両方の観点において均一に分配される。或るバージョンにおいて、ステップサイズは、２つの連続する入力コード間の差である。ＤＡＣ１０４は、複数の入力コードの各々に応答して、較正信号を生成する。例えば、ＤＡＣ１０４は、複数の入力コードのうちの第１の入力コードに応答して、第１の較正信号（例えば、第１のアナログ較正信号）を生成する。第１の較正信号は、ＶＤブロック１０６によって受信される。

【0021】

マルチプレクサＭ１１２は、遅延較正モードとメモリ較正モードの両方において、第１の較正信号をプリアンプアレイ１１６に提供する。一例において、マルチプレクサＭ１１２は、較正エンジン１０２によって制御される。ＶＤブロック１０６における各プリアンプは、異なる閾値電圧を有する。図２に図示するように、プリアンプアレイ１１６における各プリアンプは、（入力信号Ｖｉｎ１１０、又はＤＡＣ１０４からの較正信号を受信するための）マルチプレクサＭ１１２の出力に接続される第１の入力と、閾値電圧に結合される第２の入力とを含む。プリアンプアレイ１１６における各プリアンプは、遅延較正モード及びメモリ較正モードの両方において、第１の較正信号を閾値電圧（例えば、プリアンプアレイ１１６における各プリアンプに関連付けられた閾値電圧）と比較する。遅延マルチプレクサＤＭ１２０は、プリアンプのうちの１つの出力に基づいて、遅延信号を生成する。

【0022】

バックエンドＡＤＣ１２４における第１の段は、遅延マルチプレクサＤＭ１２０からの遅延信号に応答して、デジタルビットを生成する。よって、較正エンジン１０２は、複数の入力コードを生成し、ＤＡＣ１０４は、複数の入力コードに応答して、複数の較正信号を生成し、ＶＤブロック１０６は、複数の較正信号に応答して、複数の遅延信号を生成し、バックエンドＡＤＣ１２４における第１の段は、複数の遅延信号に応答して、複数のデジタルビットを生成する。第１の段によって生成されたこれらの複数のデジタルビットは、較正エンジン１０２によって生成された複数の入力コードに応答して第１の段によって生成されたデジタルコードを表す。

【0023】

一例において、遅延較正モードは、複数のサイクルを含む。一サイクルにおいて、較正エンジン１０２は、第１の段における第１の遅延ブロックの遅延値を改変する。較正エンジン１０２は、複数の入力コードを生成する。バックエンドＡＤＣ１２４における第１の段は、複数の入力コードに応答して、デジタルコードを生成する。較正エンジン１２におけるアキュムレータは、第１の段の誤差数を測定する。誤差数は、デジタルコード内の１と０の数における絶対差である。誤差数に基づいて、較正エンジン１０２は、後続のサイクルにおいて第１の遅延ブロックの遅延値を改変する。較正エンジン１０２は、複数のこのようなサイクルにおける第１の段によって生成された誤差数を測定する。較正エンジン１０２は、第１の段の誤差数が最小である第１の段の遅延値を記憶する。この遅延値は、第１の段における第１の遅延ブロックの遅延値（又は較正された遅延値）である。一例において、回路１００は、誤差数が最小である遅延値を見出すために、二分探索又は他の既知の技術を用いる。バックエンドＡＤＣ１２４の或る段の出力における非線形は、その段の非線形伝達関数に起因する。遅延較正モードは、段を較正して、複数の入力コードによって定義される範囲にわたって、その段の最適利得を定義する。

【0024】

較正エンジン１０２は、その後、第２の段における第２の遅延ブロックの遅延値を較正する。これもまた、複数のサイクルを含む。一サイクルにおいて、較正エンジン１０２は、第２の段における第２の遅延ブロックの遅延値を改変する。較正エンジン１０２は、複数の入力コードを生成する。第２の段は、複数の入力コードに応答して、デジタルコードを生成する。較正エンジン１０２におけるアキュムレータは、第２の段の誤差数を測定する。誤差数は、デジタルコード内の１と０の数における絶対差である。誤差数に基づいて、較正エンジン１０２は、後続のサイクルにおいて、第２の遅延ブロックの遅延値を改変する。較正エンジン１０２は、複数のこのようなサイクルにおける第２の段によって生成された誤差数を測定する。較正エンジン１０２は、第２の段の誤差数が最小である第２の段の遅延値を記憶する。この遅延値は、第２の段における第２の遅延ブロックの遅延値（又は較正された遅延値）である。

【0025】

同様にして、較正エンジン１０２は、複数のサイクルにわたって、バックエンドＡＤＣ１２４における複数の段の各段の誤差数を測定し、また、バックエンドＡＤＣ１２４の各段の遅延値を記憶する。バックエンドＡＤＣ１２４における複数の段の各段についての遅延値（又は較正された遅延値）は、その後、回路１００の他の動作モード中に用いられる。一例において、遅延値は、バックエンドＡＤＣ１２４において導入された任意の非線形性を補正するために用いられる。遅延較正モードは、図３に図示する回路３００と関連して詳細に説明される。

【0026】

メモリ較正モードでは、較正エンジン１０２は複数の入力コードを生成する。いくつかの例において、複数の入力コードは、既知のアナログ信号の範囲に対応する。ＤＡＣ１０４は、複数の入力コードのうちの或る入力コードに応答して、較正信号を生成する。ＶＤブロック１０６は、較正信号に応答して、遅延信号を生成する。バックエンドＡＤＣ１２４は、遅延信号に応答して、出力コードを生成する。記憶回路１０８は、入力コードを、対応する出力コードに関連付けられたアドレスに記憶する。例えば、記憶回路１０８は、第１の入力コードを、第１の出力コードに対応するアドレスに記憶し、記憶回路１０８は、第２の入力コードを、第２の出力コードに対応するアドレスに記憶する。一例において、記憶回路１０８は、全ての入力コードについて、或る入力コードを、関連付けられた出力コードに対応するアドレスに記憶するために、ルックアップテーブルを維持する。例えば、或るバージョンでは、出力コード１００が入力コード０１０に対応して生成されたとき、入力コード０１０はルックアップテーブルにおいてアドレス１００に記憶される。よって、記憶回路１０８内のルックアップテーブルには、メモリ較正モードにおいて、出力コードのそれぞれのアドレスにおいて、入力コードが入力される。

【0027】

ミッションモードにおいて、マルチプレクサＭ１１２は、入力電圧Ｖｉｎ１１０をＶＤブロック１０６に提供する。一例において、マルチプレクサＭ１１２は、較正エンジン１０２によって制御される。ＶＤブロック１０６は、入力電圧Ｖｉｎ１１０に応答して遅延信号を生成する。バックエンドＡＤＣ１２４は、遅延信号に応答して、ロー（raw）コードを生成する。ローコードに対応するアドレスに記憶された或る入力コードが、回路１００による最終出力１３０として生成される。入力電圧Ｖｉｎ１１０の各値について、ローコードが出力コードのアドレスにマッチングされて、アドレスにおいて記憶されている入力コードが最終出力１３０として提供される。よって、ミッションモードは、或るバージョンにおいて、回路１００の通常動作を表し、この通常動作において、アナログ信号（無線周波数アナログ信号など）はＶｉｎ１１０として受信され、ＶＤブロック１０６、バックエンドＡＤＣ１２２４、及び記憶回路１０８を介して、デジタル（２値）表現に変換される。よって、最終出力１３０は、アナログ信号Ｖｉｎ１１０のデジタル表現である。

【0028】

マルチプレクサＭ１１２、ＶＤブロック１０６、バックエンドＡＤＣ１２４、及び記憶回路１０８は、回路１００内の１つのチャネルを形成する。回路１００は、２つ又はそれ以上のチャネルを有して実装することができる。一例において、各チャネルは、他のチャネルと並列に実装され得る。第２のチャネルが、第２のマルチプレクサ、第２のＶＤブロック、第２のバックエンドＡＤＣ、及び第２の記憶回路を含み得る。第２のチャネルにおける第２のバックエンドＡＤＣは、バックエンドＡＤＣ１２４と類似し得るが、両方が製造上のばらつきにより異なる伝達関数を有し得るため、別々に較正される。複数のチャネルによって、１つのチャネルを較正モード（遅延較正モード又はメモリ較正モード）に入れて、他のチャネルをミッションモードで動作させる融通性を許容する。複数のチャネルはまた、１つ又は複数のチャネルが遅延較正モードにあり、１つ又は複数のチャネルがメモリ較正モードにあり、他のチャネルがミッションモードにあるようにする融通性も許容する。よって、１つ又は複数のチャネルが較正されているとき、残りのチャネルはアナログ－デジタル変換のためにミッションモードで用いられる。一例において、全てのチャネルがＤＡＣ１０４を用いて較正され、全てのチャネルが較正エンジン１０２によって制御される。いくつかの例において、各チャネルにおけるバックエンドＡＤＣが個別に較正されるため、チャネル間でマッチングを行う必要がない。これはまた、背景予測と較正アルゴリズムの必要性を低減する。

【0029】

プリアンプアレイ１１６、遅延マルチプレクサＤＭ１２０、及びバックエンドＡＤＣ１２４の組み合わせは、一例において、非線形ＡＤＣ又は遅延ベースＡＤＣとして作用する。この組み合わせは高度に非線形であるが、回路１００は高度に線形であり、緩和した面積及び電力要件で高速で動作する。回路１００は、テクノロジーノードにうまく拡張できる。回路１００は、ＤＡＣ１０４に対して高度な線形要件を促進する。このことは、アナログ回路を線形及び正確性を有して低速度で動作させるために設計及び実装することが比較的より難しくないため、有利である。本記載に従って、バックエンドＡＤＣ１２４は、線形性を妥協することで高速で実行されるように設計され得る。しかしながら、バックエンドＡＤＣ１２４が記憶回路１０８内のルックアップテーブルと組み合わさって動作すると、回路１００は線形のアナログ－デジタル・コンバータ（ＡＤＣ）のように振る舞う。同様に、記憶回路１０８は、デジタル回路に実装されてもよく、高速用に構成され得る。

【0030】

外部のアナログ信号を速いデジタル処理コアと相互作用させることは、一般にＡＤＣを必要とする。データの伝送においてより高速であると、ＡＤＣは、非常に高速に、また良好な信号雑音比を有して、動作することが求められ得る。いくつかの例の利益なければ、このような制約は、サポートする集積回路に対しての大きな電力損失及び大きな面積要件を生じさせる可能性がある。これらの問題は、性能を制限し得るアナログ非理想性のために、高速のサンプリングレート（例えば、ギガサンプル／秒単位でのサンプリングレート）において特に際立ち得る。回路１００の例は、１つ又は複数の非線形ＡＤＣを用いて広いアーキテクチャを開くことができるが高度に線形のＡＤＣの優位な性能を提供するために較正され得るルックアップテーブルアプローチを有する、バックエンドＡＤＣ１２４を提供する。

【0031】

遅延較正モードにおいて、バックエンドＡＤＣ１２４における各遅延ブロックの或る遅延値が、較正され、固定される。これにより、回路１００が、較正エンジン１０２によって生成された複数の入力コード（これは既知のアナログ信号の範囲に対応する）にわたって、最小利得を有することを確実にする。回路１００の利得は、バックエンドＡＤＣ１２４の各段の遅延値に影響を受け、遅延較正モードは、各段の遅延値が、回路１００が線形高速ＡＤＣとして動作するために最適に較正されることを確実にする。遅延較正モードは、回路１００に、バックエンドＡＤＣ１２４における各段の遅延が、複数の入力コードによって定義される範囲にわたって最適利得を得られるように較正されると同時に、線形ＡＤＣとして作用することを可能にする。

【0032】

したがって、回路１００は、入力電圧Ｖｉｎ１１０のデジタル変換のために、何ら複雑なアルゴリズムもハードウェアも必要としない。このことで、回路１００の面積及び電力要件が低減する。よって、回路１００を、ＧＳＰＳの速度で動作するＲＦサンプリングレシーバにおいて用いることが可能になる。回路１００は、テクノロジーノードにうまく拡張し、今後のテクノロジーノードにおける高ＧＳＰＳ伝達速度をサポートすることができる。

【0033】

図２は、或る例に従った、図１に図示する回路１００の一部のブロック図である。プリアンプアレイ１１６は、１～ｎの複数のプリアンプを含み、ｎは整数である、例えば、プリアンプ２１６ａ、プリアンプ２１６ｂ～プリアンプ２１６ｎである。一例において、１つ又は複数のプリアンプが、閾値一体型プリアンプ（固定閾値を有するプリアンプ）である。遅延マルチプレクサＤＭ１２０は、プリアンプアレイ１１６における複数のプリアンプに結合される。バックエンドＡＤＣ１２４は、遅延マルチプレクサＤＭ１２０の出力に結合される。較正エンジン１０２は、プリアンプアレイ１１６内の各プリアンプに、入力線２４０、遅延マルチプレクサＤＭ１２０、及びバックエンドＡＤＣ１２４を介して結合される。一例において、較正エンジン１０２は、入力線２４０を通じてプリアンプをリセットする。

【0034】

動作において、プリアンプアレイ１１６は、ミッションモードにおいて、入力電圧Ｖｉｎ１１０をマルチプレクサＭ１１２から受け取る。米国特許第１０，６７３，４５６号（その全体が参照によって本明細書に組み込まれる）のアンプ５４～６０と同様に、各プリアンプは異なる閾値電圧を受け取る。例えば、プリアンプ２１６ａは閾値電圧Ｖｔ１を受け取り、プリアンプ２１６ｂは閾値電圧Ｖｔ２を受け取り、プリアンプ２１６ｎは閾値電圧Ｖｔｎを受け取る。一例において、Ｖｔ１＜Ｖｔ２＜Ｖｔｎである。閾値電圧Ｖｔ１、Ｖｔ２～Ｖｔｎは、一例において、分圧器２３０を用いて生成される。或るバージョンにおいて、プリアンプ２１６ｎは電圧源に、直接又は抵抗器を介して、結合される。各プリアンプは、第１及び第２の出力信号（差動出力信号）を、入力電圧Ｖｉｎ１１０と閾値電圧との間の差に基づいて生成する。例えば、プリアンプ２１６ａは、差動信号（第１の出力信号ＯＵＴ＿Ｍ１、第２の出力信号ＯＵＴ＿Ｐ１）を生成する。同様に、プリアンプ２１６ｎは、差動信号（第１の出力信号ＯＵＴ＿Ｍｎ及び第２の出力信号ＯＵＴ＿Ｐｎ）を生成する。

【特許文献1】米国特許第１０，６７３，４５６号

【0035】

米国特許第１０，６７３，４５２号（その全体が参照によって本明細書に組み込まれる）におけるマルチプレクサ２１１の動作と同様に、遅延マルチプレクサＤＭ１２０は、第１及び第２の出力信号（差動出力信号）を、複数のプリアンプの各プリアンプから受信する。遅延マルチプレクサＤＭ１２０は、複数のプリアンプのうちの１つの或る出力に基づいて、遅延信号２０２を生成する。遅延信号２０２は、第１の遅延信号ＯＵＴ＿Ｍ及び第２の遅延信号ＯＵＴ＿Ｐを含み、閾値電圧が入力電圧Ｖｉｎ１１０に最も近いプリアンプの出力信号に対応する。例えば、入力電圧Ｖｉｎ１１０の大きさがプリアンプ２１６ａの閾値電圧Ｖｔ１に最も近い場合、第１の遅延信号ＯＵＴ＿Ｍ及び第２の遅延信号ＯＵＴ＿Ｐは、プリアンプ２１６ａの第１の出力信号ＯＵＴ＿Ｍ１及び第２の出力信号ＯＵＴ＿Ｐ１に対応する。その一方で、入力電圧Ｖｉｎ１１０の大きさがプリアンプ２１６ｂの閾値電圧Ｖｔ２に最も近い場合、第１の遅延信号ＯＵＴ＿Ｍ及び第２の遅延信号ＯＵＴ＿Ｐは、プリアンプ２１６ｂの第１の出力信号ＯＵＴ＿Ｍ２及び第２の出力信号ＯＵＴ＿Ｐ２に対応する。一例において、較正エンジン１０２は、遅延マルチプレクサＤＭ１２０を制御して、閾値電圧が入力電圧Ｖｉｎ１１０に最も近いプリアンプの出力信号を選択する。別の例において、較正モード（遅延較正モードとメモリ較正モードの両方）では、較正エンジン１０２が遅延マルチプレクサＤＭ１２０を制御し、ミッションモードでは、高速論理が、遅延マルチプレクサＤＭ１２０を制御する。いくつかの例において、高速論理は、プロセッサ、メモリ、デジタル論理、及び／又は状態機械を含む。

【特許文献2】米国特許第１０，６７３，４５２号

【0036】

いくつかの例において、ＶＤブロック１０６（プリアンプアレイ１１６と遅延マルチプレクサＤＭ１２０との組み合わせ）は、遅延信号２０２（ＯＵＴ＿Ｐ及びＯＵＴ＿Ｍ）のタイミングが入力電圧Ｖｉｎ１１０を表すように、入力電圧Ｖｉｎ１１０を遅延信号２０２（ＯＵＴ＿Ｐ及びＯＵＴ＿Ｍ）に変換する。遅延信号２０２（ＯＵＴ＿Ｐ及びＯＵＴ＿Ｍ）を入力電圧Ｖｉｎ１１０に基づいて生成するために用いられ得るＶＤブロック１０６は、例えば、米国特許第１０，６７３，４５６号（米国特許出願番号１６／４１０，６９８に基づく）に説明されるように構成及び動作され得る。ＶＤブロック１０６は、例えば、米国特許番号第１０，６７３，４５６号において説明される変換及び折り返し回路を含み得、これは、電圧信号を遅延信号に変換するための複数のプリアンプを含み、また、第１の遅延信号ＯＵＴ＿Ｍ及び第２の遅延信号ＯＵＴ＿Ｐのうちの、より早くに到達するものと、より後に到達するものと、を選択するための複数の論理ゲートを含む折り返しブロックを含む。

【0037】

ＶＤブロック１０６内に組み込まれ得、入力電圧Ｖｉｎ１１０に基づいて遅延信号２０２（ＯＵＴ＿Ｐ及びＯＵＴ＿Ｍ）を生成するために用いられる電圧遅延デバイスの例は、２０２０年１２月２３日出願の米国特許出願番号１７／１３１，９８１に図示されている。米国特許出願番号１７／１３１，９８１に従って構成された電圧遅延デバイスは、例えば、相補電圧が好適な閾値電圧に到達したアクティブフェーズ中に第１及び第２の出力信号を生成して、出力信号間の遅延が入力電圧Ｖｉｎ１１０を表すように、入力電圧Ｖｉｎ１１０を表す相補電圧を搬送する第１及び第２の線に接続される第１及び第２のコンパレータを有し得る。しかしながら、本記載は、本明細書に詳細に説明されるデバイス及びプロセスに限定されない。他の好適なデバイスが、ＶＤブロック１０６内で好適な電圧遅延機能を実施し得る。上述のように、米国特許第１０，６７３，４５６号及び米国特許出願第１７／１３１，９８１号は、参照によって本明細書に組み込まれる。

【特許文献3】米国特許出願番号１７／１３１，９８１

【0038】

プリアンプアレイ１１６内のプリアンプ（プリアンプ２１６ａ、プリアンプ２１６ｂ～プリアンプ２１６ｎ）は、様々な要因の結果として、変動する利得（例えば、本明細書に用いる「利得」は、電圧利得、電流利得、又は遅延を意味し得、以下により詳細に説明するように、アンプ／コンパレータは、入力信号に基づいて異なる遅延を有する）を有し、それは設計、プロセス、入力電圧Ｖｉｎ１１０、及び／又は温度を含み得る。一例において、プリアンプ２１６ａ、プリアンプ２１６ｂ～プリアンプ２１６ｎの利得及び範囲は調整され得、好ましくはプリアンプアレイ１１６にわたってマッチングされている。プリアンプアレイ１１６及びバックエンドＡＤＣ１２４は、回路１００が、高速で高性能なアナログ－デジタル・コンバータ（ＡＤＣ）として動作することを可能にする。

【0039】

図３は、或る例に従った、図１に図示する回路１００の一部のブロック図である。バックエンドＡＤＣ１２４は、第１の段３１０ａ、第２の段３１０ｂ～第ｎの段３１として図示される複数の段を含み、ｎは１以上の整数であり、図２で用いられるｎの値と必ずしも等しいわけではない。各段は、遅延ブロックと、ＡＮＤゲートと、遅延コンパレータとを含む。例えば、第１の段３１０ａは、遅延ブロック３０４ａと、ＡＮＤゲート３０６ａと、遅延コンパレータ３０８ａとを含む。同様に、第２の段３１０ｂは、遅延ブロック３０４ｂと、ＡＮＤゲート３０６ｂと、遅延コンパレータ３０８ｂとを含む。図示するＡＮＤゲートは単なる例示に過ぎないが、本記載に従って採用され得る論理ゲートである。所望であれば、こういった例は、ＡＮＤゲートを有して若しくは有さずに、及び／又はＡＮＤゲート以外のゲートを有して若しくは有さずに、実装され得る。更に、図示の構成において、ＡＮＤゲート３０６ａ、３０６ｂ～３０６ｎは本質的に互いに同一であってもよく、遅延コンパレータ３０８ａ、３０８ｂ～３０８ｎは本質的に同一であってもよい。

【0040】

較正エンジン１０２は、バックエンドＡＤＣ１２４において複数の段に結合される。較正エンジン１０２は、第１のマルチプレクサＭＵＸ１ ３１４と、アキュムレータ３１６とを含む。アキュムレータ３１６は、第２のマルチプレクサＭＵＸ２ ３２２と、加算器３２４と、レジスタ３２６とを含む。バックエンドＡＤＣ１２４の各段における遅延ブロックは、較正エンジン１０２に結合される。例えば、遅延ブロック３０４ａ、遅延ブロック３０４ｂ～遅延ブロック３０４ｎは、較正エンジン１０２に結合される。バックエンドＡＤＣ１２４の各段における遅延コンパレータは、較正エンジン１０２における第１のマルチプレクサＭＵＸ１ ３１４に結合される。例えば、遅延コンパレータ３０８ａ、遅延コンパレータ３０８ｂ～遅延コンパレータ３０８ｎは、較正エンジン１０２における第１のマルチプレクサＭＵＸ１ ３１４に結合される。

【0041】

アキュムレータ３１６は、第１のマルチプレクサＭＵＸ１ ３１４に結合される。第２のマルチプレクサＭＵＸ２ ３２２は、第１のマルチプレクサＭＵＸ１ ３１４に結合される。加算器３２４は、第２のマルチプレクサＭＵＸ２ ３２２及びレジスタ３２６に結合される。較正エンジン１０２は、簡潔さのために本明細書に図示していない複数の他の部品を含むことができる。較正エンジン１０２は、説明の簡潔さのために本明細書に説明されていない１つ又は複数の従来の構成要素を含み得る。バックエンドＡＤＣ１２４の複数の構成要素は、較正エンジン１０２に結合され得、較正エンジン１０２と通信し得る。しかしながら、これらの接続は、簡潔さのために図３に図示していない。

【0042】

動作において、信号ＡＮ及びＢＮ（それぞれ、第１の段３１０ａ、第３の段３１０ｂ～第ｎの段３１０ｎについて、Ｎ＝１，２，．．．ｎ）が、それぞれのＡＮＤゲート３０６ａ、３０６ｂ～３０６ｎによって受信される。ＡＮＤゲート３０６ａ、３０６ｂ～３０６（ｎ－１）は、対応する信号ＡＮ’を生成する。例えば、ＡＮＤゲート３０６ａは信号Ａ１及びＢ１を受信し、Ａ１’を生成する。ＡＮＤゲートのそれぞれ１つについて、信号ＡＮ’の立ち上がりエッジのタイミングが、後に到達する信号ＡＮ及びＢＮの立ち上がりエッジのタイミングを追跡する。

【0043】

回路１００は、遅延較正モード、メモリ較正モード、及びミッションモードで動作する。遅延較正モード及びメモリ較正モードが、これよりこの順序で説明される。較正エンジン１０２は、複数の入力コードを生成する。いくつかの例において、複数の入力コードは、既知のアナログ信号の範囲に対応する。一例において、複数の入力コードは、最小入力コードから最大入力コードに及ぶ。一例において、複数の入力コードは、周波数とステップサイズの両方の観点から、均一に分配される。或るバージョンにおいて、ステップサイズは、２つの連続する入力コード間での差である。ＤＡＣ１０４は、複数の入力コードの各々に応答して、較正信号を生成する。例えば、ＤＡＣ１０４は、複数の入力コードのうちの第１の入力コードに応答して、第１の較正信号（例えば、第１のアナログ較正信号）を生成する。第１の較正信号は、ＶＤブロック１０６によって受信される。

【0044】

マルチプレクサＭ１１２は、遅延較正モードとメモリ較正モードの両方において、第１の較正信号をプリアンプアレイ１１６に提供する。一例において、マルチプレクサＭ１１２は、較正エンジン１０２によって制御される。ＶＤブロック１０６内の各プリアンプは、異なる閾値電圧を有する。図２に関連して説明したように、遅延マルチプレクサＤＭ１２０は、複数のプリアンプのうちの１つの或る出力に基づいて、遅延信号３０２を出力する。遅延信号３０２は、差動信号（第１の遅延信号ＯＵＴ＿Ｍ及び第２の遅延信号ＯＵＴ＿Ｐ）を含み、その閾値電圧が較正信号に最も近いプリアンプの出力信号に対応する。一例において、較正モード（遅延較正モードとメモリ較正モードの両方）において、較正エンジン１０２が遅延マルチプレクサＤＭ１２０を動作可能にし、ミッションモードにおいて、高速論理が遅延マルチプレクサＤＭ１２０を動作可能にする。いくつかの例において、高速論理は、プロセッサ、メモリ、デジタル論理、及び／又は状態機械を含む。

【0045】

バックエンドＡＤＣ１２４は、遅延信号３０２（ＯＵＴ＿Ｐ及びＯＵＴ＿Ｍ）をＶＤブロック１０６から受信する。第１の遅延信号ＯＵＴ＿Ｍ及び第２の遅延信号ＯＵＴ＿Ｐのタイミングは、入力電圧Ｖｉｎ１１０を表す遅延を有する。バックエンドＡＤＣ１２４における第１の段３１０ａは、遅延マルチプレクサＤＭ１２０からの遅延信号３０２に応答して、デジタルビットを生成する。よって、較正エンジン１０２は、複数の入力コードを生成し、ＶＤブロック１０６は、複数の入力コードに応答して、複数の遅延信号を生成し、バックエンドＡＤＣ１２４における第１の段３１０ａは、複数の遅延信号に応答して、複数のデジタルビットを生成する。第１の段３１０ａによって生成されたこれらの複数のデジタルビットは、較正エンジン１０２によって生成された複数の入力コードに応答して第１の段によって生成されたデジタルコードを表す。よって、デジタルコードは複数のデジタルビットを含み、デジタルビットは入力コードに対応する。

【0046】

遅延較正モードは、複数のサイクルにわたって実装され得る。例えば、第１の段３１０ａの遅延較正を参照して、１つのサイクルにおいて、較正エンジン１０２は、第１の段３１０ａにおける遅延ブロック３０４ａの遅延値Ｄ１ ３１２ａを改変する。較正エンジン１０２は、複数の入力コードを生成する。バックエンドＡＤＣ１２４における第１の段３１０ａは、複数の入力コードに応答して、デジタルコードを生成する。第１の段３１０ａからのデジタルコードは、較正エンジン１０２におけるアキュムレータ３１６に、第１のマルチプレクサＭＵＸ１ ３１４を通じて提供される。較正エンジン１０２におけるアキュムレータ３１６は、第１の段３１０ａの誤差数を測定する。誤差数は、デジタルコードにおける１と０の数における絶対差である。

【0047】

動作において、アキュムレータ３１６は、或るバージョンにおいて、デジタルコード内のデジタルビットを直列的に処理する。アキュムレータ３１６は第２のマルチプレクサＭＵＸ２ ３２２を含み、第２のマルチプレクサＭＵＸ２ ３２２は、デジタルビットを第１のマルチプレクサＭＵＸ１ ３１４から受け取る。デジタルビットに基づいて、第２のマルチプレクサＭＵＸ２ ３２２は、入力のうちの１つ、＋１又は－１を生成する。加算器３２４は、レジスタ３２６に記憶されている誤差数の以前の値を、第２のマルチプレクサＭＵＸ２ ３２２から受信された入力に加算し、新たな値の誤差数を生成する。この誤差数の新たな値が、レジスタ３２６に記憶される。

【0048】

レジスタ３２６に記憶された誤差数に基づいて、較正エンジン１０２は、遅延ブロック３０４ａの遅延値Ｄ１ ３１２ａを後続のサイクル（例えば、次のサイクル）において改変する。較正エンジン１０２は、複数のこのようなサイクルにおいて、第１の段３１０ａによって生成された誤差数を測定する。較正エンジン１０２は、第１の段３１０ａの誤差数が最小である第１の段３１０ａの遅延値を記憶する。この遅延値は、第１の段３１０ａにおける遅延ブロック３０４ａの遅延値Ｄ１ ３１２ａである。第１の段３１０ａの遅延値Ｄ１ ３１２ａは、第１の段３１０ａに特有のメモリ位置（図３には図示せず）に記憶される。よって、較正エンジン１０２は、複数のサイクルにわたって複数の入力コードを提供し、或る段（例えば第１の段３１０ａ）の遅延値は、その段の遅延較正モードが完了するまで、繰り返し改変される。バックエンドＡＤＣ１２４の或る段の或る出力における非線形は、その段の非線形伝達関数に起因する。遅延較正モードは、その段を較正して、複数の入力コードによって定義される範囲にわたって、その段の最適利得を定義する。例えば、第１の段３１０ａの記憶された遅延値Ｄ１ ３１２ａは、第１の段３１０ａの非線形伝達関数に起因する任意の非線形性を補償するために用いられる。よって、遅延較正モードは、第１の段３１０ａを較正して、複数の入力コードによって定義される範囲にわたって第１の段３１０ａの最適利得を得る。

【0049】

第１の段３１０ａが較正されると、較正エンジン１０２は、第２の段３１０ｂにおける遅延ブロック３０４ｂの遅延値Ｄ２ ３１２ｂを較正する。これもまた、複数のサイクルを含む。１つのサイクルにおいて、較正エンジン１０２は、第２の段３１０ｂにおける遅延ブロック３０４ｂの遅延値Ｄ２ ３１２ｂを改変する。較正エンジン１０２は、複数の入力コードを生成する。第２の段３１０ｂは、複数の入力コードに応答して、デジタルコードを生成する。較正エンジン１０２におけるアキュムレータ３１６は、第１の段３１０ｂの誤差数を測定する。誤差数は、デジタルコード内の１と０の数における絶対差である。レジスタ３２６に記憶されている誤差数に基づいて、較正エンジン１０２は、遅延ブロック３０４ｂの遅延値Ｄ１ ３１２ｂを、後続のサイクルで改変する。較正エンジン１０２は、複数のこのようなサイクルにおいて、第２の段３１０ｂによって生成された誤差数を測定する。較正エンジン１０２は、第２の段３１０ｂの誤差数が最小である第２の段３１０ｂの遅延値を記憶する。この遅延値は、第２の段３１０ｂにおける遅延ブロック３０４ｂの遅延値Ｄ２ ３１２ｂである。遅延値Ｄ２ ３１２ｂは、第２の段３１０ｂに特有のメモリ位置（図３には図示せず）、又は記憶されている遅延値Ｄ１ ３１２ａと同じメモリ、又は別のメモリに記憶され得る。

【0050】

同様にして、較正エンジン１０２は、複数のサイクルにわたって、バックエンドＡＤＣ１２４における複数の段の各段の誤差数を測定し、また、バックエンドＡＤＣ１２４の各段の遅延値を記憶する。各段の誤差数に基づいて、その段まで最適な均一の利得を得るために、各段が較正エンジン１０２によって改変される。よって、遅延較正モードは繰り返し実施され得、それにより、或る段の遅延値は１つ又は複数のサイクルにわたって較正され、その後、次の段の遅延値が較正される。較正モードの間、各段（３１０ａ、３１０ｂ～３１０ｎ）は繰り返し較正され、上記のように、対応する遅延値（Ｄ１、Ｄ２～Ｄｎ）が生成されて記憶される。バックエンドＡＤＣ１２４における複数の段のうちの各段についての遅延値（又は較正された遅延値）は、その後、回路１００の他の動作モード中に用いられる。よって、回路１００は、バックエンドＡＤＣ１２４における全ての段を較正するために、単一のアキュムレータ３１６を用いる。

【0051】

メモリ較正モードにおいて、較正エンジン１０２は、複数の入力コードを生成する。いくつかの例において、複数の入力コードは、既知のアナログ信号の範囲に対応する。ＤＡＣ１０４は、複数の入力コードのうちの或る入力コードに応答して、較正信号を生成する。ＶＤブロック１０６は、較正信号に応答して遅延信号を生成する。バックエンドＡＤＣ１２４は、遅延信号に応答して出力コードを生成する。遅延較正モード中に記憶されたバックエンドＡＤＣ１２４における複数の段の遅延値は、出力コードを生成するために、メモリ較正モードにおいて用いられる。記憶回路１０８は、入力コードを、対応する出力コードに関連付けられたアドレスにおいて記憶する。例えば、記憶回路１０８は、第１の入力コードを、第１の出力コードに対応するアドレスにおいて記憶し、記憶回路１０８は、第２の入力コードを、第２の出力コードに対応するアドレスにおいて記憶する。一例において、記憶回路１０８は、全ての入力コードについて、或る入力コードを、関連付けられた出力コードに対応するアドレスにおいて記憶するために、ルックアップテーブルを維持する。例えば、或るバージョンにおいて、出力コード１００が入力コード０１０に対応して生成されたとき、入力コード０１０はルックアップテーブルにおいてアドレス１００に記憶される。よって、記憶回路１０８におけるルックアップテーブルには、メモリ較正モードにおいて、出力コードのそれぞれのアドレスにおいて、入力コードが入力される。

【0052】

ミッションモードにおいて、マルチプレクサＭ１１２は、入力電圧Ｖｉｎ１１０をＶＤブロック１０６に提供する。一例において、マルチプレクサＭ１１２は、較正エンジン１０２によって制御される。ＶＤブロック１０６は、入力電圧Ｖｉｎ１１０に応答して、遅延信号を生成する。バックエンドＡＤＣ１２４は、遅延信号に応答して、ローコードを生成する。ローコードに対応するアドレスに記憶された或る入力コードが、回路１００による最終出力１３０として生成される。入力電圧Ｖｉｎ１１０の各値について、ローコードが出力コードのアドレスにマッチングされ、アドレスに記憶されている入力コードが、最終出力１３０として提供される。よって、入力電圧Ｖｉｎ１１０が回路１００によって受信されると、入力電圧Ｖｉｎ１１０に対応するデジタルコードが回路１００によって生成され、記憶回路１０８におけるルックアップテーブルが、入力電圧Ｖｉｎ１１０をデジタルコードに変換する際に、回路１００によって用いられる。

【0053】

遅延較正モードにおいて、バックエンドＡＤＣ１２４における各遅延ブロックの或る遅延値は、較正されて固定される。これにより、回路１００が、較正エンジン１０２によって生成された複数のコード（これは、既知のアナログ信号の範囲に対応する）にわたって、最小利得を有することを確実にする。回路１００の利得は、バックエンドＡＤＣ１２４における各段の遅延値に影響を受け、遅延較正モードは、各段の遅延値が、回路１００が線形高速ＡＤＣとして動作するために、最適に較正されることを確実にする。遅延較正モードは、バックエンドＡＤＣ１２４における各段の遅延が較正される際に、回路１００が線形ＡＤＣとして作用して、複数の入力コードによって定義される範囲にわたって最適な利得を得ることを可能にする。

【0054】

したがって、回路１００は、入力電圧Ｖｉｎ１１０のデジタル変換のために、何ら複雑なアルゴリズムもハードウェアも必要としない。このことは、回路１００の面積及び電力要件を低減する。よって、回路１００を、ＧＳＰＳの速度で動作するＲＦサンプリングレシーバにおいて用いることが可能になる。回路１００は、テクノロジーノードにうまく拡張し、今後のテクノロジーノードにおける高ＧＳＰＳ伝達速度をサポートすることができる。

【0055】

図４は、或る例に従った、回路の動作方法のフローチャート４００である。フローチャート４００は、図１の回路１００、並びに／又は図２及び図３に図示するその構成要素に関連して、説明される。フローチャート４００は、回路を遅延較正モードにおいて動作させるための方法を図示する。工程４０２において、遅延信号が、較正信号に応答して生成される。回路１００では、較正エンジン１０２は、複数の入力コードを生成する。いくつかの例において、複数の入力コードは、既知のアナログ信号の範囲に対応する。一例において、複数の入力コードは、最小入力コードから最大入力コードに及ぶ。一例において、複数の入力コードは、周波数とステップサイズの両方の観点から、均一に分配される。或るバージョンにおいて、ステップサイズは、２つの連続する入力コード間の差である。ＤＡＣ１０４は、複数の入力コードの各々に応答して、較正信号を生成する。例えば、ＤＡＣ１０４は、複数の入力コードのうちの第１の入力コードに応答して、第１の較正信号（例えば、第１のアナログ較正信号）を生成する。ＶＤブロック１０６は、較正信号を受信して、遅延信号を生成する。ＶＤブロック１０６は、プリアンプアレイ１１６と、遅延マルチプレクサＤＭ１２０とを含む。マルチプレクサＭ１１２は、第１の較正信号をプリアンプアレイ１１６に提供する。一例において、マルチプレクサＭ１１２は、較正エンジン１０２によって制御されている。ＶＤブロック１０６における各プリアンプは、異なる閾値電圧を有する。遅延較正モード及びメモリ較正モードの両方において、プリアンプアレイ１１６における各プリアンプは、第１の較正信号を閾値電圧（例えば、プリアンプアレイ１１６における各プリアンプに関連付けられた閾値電圧）と比較する。遅延マルチプレクサＤＭ１２０は、複数のプリアンプのうちの１つのプリアンプの或る出力に基づいて、遅延信号を生成する。図３に関連して説明したように、遅延信号３０２は、第１の遅延信号ＯＵＴ＿Ｍと第２の遅延信号ＯＵＴ＿Ｐとを含み、その閾値電圧が較正信号に最も近いプリアンプの出力信号に対応する。

【0056】

工程４０４において、遅延信号がバックエンドＡＤＣに提供される。バックエンドＡＤＣは、複数の段のうちの第１の段を含む。第１の段の誤差数は、工程４０６において、較正エンジンによって測定される。誤差数は、第１の段によって生成された１と０の数における絶対差である。バックエンドＡＤＣ１２４は、図３に図示する複数の段を、第１の段３１０ａ、第２の段３１０ｂ～第ｎの段３１０ｎとして含む。各段は、遅延ブロックと、ＡＮＤゲートと、遅延コンパレータとを含む。

【0057】

バックエンドＡＤＣ１２４における第１の段３１０ａは、遅延マルチプレクサＤＭ１２０からの遅延信号３０２に応答して、デジタルビットを生成する。較正エンジン１０２は、複数の入力コードを生成し、ＶＤブロック１０６は、複数の入力コードに応答して、複数の遅延信号を生成し、バックエンドＡＤＣ１２４における第１の段３１０ａは、複数の遅延信号に応答して、複数のデジタルビットを生成する。第１の段３１０ａによって生成されたこれらの複数のデジタルビットは、較正エンジン１０２によって生成された複数の入力コードに応答して第１の段によって生成されたデジタルコードを表す。

【0058】

バックエンドＡＤＣ１２４における第１の段３１０ａは、複数の入力コードに応答して、デジタルコードを生成する。第１の段３１０ａからのデジタルコードは、較正エンジン１０２におけるアキュムレータ３１６に、第１のマルチプレクサＭＵＸ１ ３１４を通じて提供される。較正エンジン１０２におけるアキュムレータ３１６は、第１の段３１０ａの誤差数を測定する。誤差数は、デジタルコードにおける１と０の数における絶対差である。

【0059】

工程４０８において、誤差数が最小である第１の段の遅延値が、較正エンジンに記憶される。回路１００では、較正エンジン１０２は、第１の段３１０ａの誤差数が最小である第１の段３１０ａの遅延値を記憶する。この遅延値は、第１の段３１０ａにおける遅延ブロック３０４ａの遅延値Ｄ１ ３１２ａである。

【0060】

回路１００は、複数のサイクルにわたって実装され得る遅延較正モードにおいて動作する。例えば、第１の段３１０ａの遅延較正を参照して、１つのサイクルにおいて、較正エンジン１０２は、第１の段３１０ａにおける遅延ブロック３０４ａの遅延値Ｄ１ ３１２ａを改変する。較正エンジン１０２は、複数の入力コードを生成する。バックエンドＡＤＣ１２４における第１の段３１０ａは、複数の入力コードに応答して、デジタルコードを生成する。第１の段３１０ａからのデジタルコードは、較正エンジン１０２におけるアキュムレータ３１６に、第１のマルチプレクサＭＵＸ１ ３１４を通じて提供される。較正エンジン１０２におけるアキュムレータ３１６は、第１の段３１０ａの誤差数を測定する。誤差数は、デジタルコード内の１と０の数における絶対差である。

【0061】

誤差数に基づいて、較正エンジン１０２は、遅延ブロック３０４ａの遅延値Ｄ１ ３１２ａを、後続のサイクル（例えば、次のサイクル）で改変する。較正エンジン１０２は、複数のこのようなサイクルにおいて、第１の段３１０ａによって生成された誤差数を測定する。較正エンジン１０２は、第１の段３１０ａの誤差数が最小である第１の段３１０ａの遅延値を記憶する。この遅延値は、第１の段３１０ａにおける遅延ブロック３０４ａの遅延値Ｄ１ ３１２ａ（又は較正された遅延値）である。第１の段３１０ａの遅延値Ｄ１ ３１２ａは、第１の段３１０ａに特有のメモリ位置（図３では図示せず）に記憶される。よって、較正エンジン１０２は、複数のサイクルにわたって複数の入力コードを提供し、或る段（例えば第１の段３１０ａ）の遅延値は、その段の遅延較正モードが完了するまで、繰り返し改変される。バックエンドＡＤＣ１２４の或る段の或る出力における非線形は、その段の非線形伝達関数に起因する。遅延較正モードは、段を較正して、複数の入力コードによって定義される範囲にわたって、その段の最適利得を定義する。例えば、第１の段３１０ａの記憶された遅延値Ｄ１ ３１２ａは、第１の段３１０ａの非線形伝達関数に起因する任意の非線形性を補償するために用いられる。よって、遅延較正モードは、第１の段３１０ａを較正して、複数の入力コードによって定義される範囲にわたって、第１の段３１０ａの最適利得を得る。

【0062】

第１の段３１０ａが較正されると、較正エンジン１０２は、第２の段３１０ｂにおける遅延ブロック３０４ｂの遅延値Ｄ２ ３１２ｂを較正する。これもまた、複数のサイクルを含む。１つのサイクルにおいて、較正エンジン１０２は、第２の段３１０ｂにおける遅延ブロック３０４ｂの遅延値Ｄ２ ３１２ｂを改変する。較正エンジン１０２は、複数の入力コードを生成する。第２の段３１０ｂは、複数の入力コードに応答して、デジタルコードを生成する。較正エンジン１０２におけるアキュムレータ３１６は、第１の段３１０ｂの誤差数を測定する。誤差数は、デジタルコード内の１と０の数における絶対差である。誤差数に基づいて、較正エンジン１０２は、後続のサイクルにおいて、遅延ブロック３０４ｂの遅延値Ｄ２ ３１２ｂを改変する。較正エンジン１０２は、複数のこのようなサイクルにおける第２の段３１０ｂによって生成された誤差数を測定する。較正エンジン１０２は、第２の段３１０ｂの誤差数が最小である第２の段３１０ｂの遅延値を記憶する。この遅延値は、第２の段３１０ｂにおける遅延ブロック３０４ｂの遅延値Ｄ２ ３１２ｂ（又は較正された遅延値）である。遅延値Ｄ２ ３１２ｂは、第２の段３１０ｂに特有のメモリ位置（図３に図示せず）、又は記憶されている遅延値Ｄ１ ３１２ａと同じメモリ、又は別のメモリに記憶され得る。

【0063】

同様にして、較正エンジン１０２は、複数のサイクルにわたって、バックエンドＡＤＣ１２４における複数の段の各段の誤差数を測定し、また、バックエンドＡＤＣ１２４の各段の遅延値（又は較正された遅延値）を記憶する。各段の誤差数に基づいて、各段の非線形性を補償するために、較正エンジン１０２によって各段が改変される。よって、遅延較正は繰り返し行われ得、或る段の遅延値が１つ又は複数のサイクルにわたって較正され、その後、次の段の遅延値が較正される。バックエンドＡＤＣ１２４における複数の段の各段についての遅延値は、その後、回路１００の他の動作モード中に用いられる。

【0064】

この方法は、回路１００が、遅延較正モードにおいて、バックエンドＡＤＣ１２４における各遅延ブロックの遅延値を較正して固定することを可能にする。これにより、回路１００が、較正エンジン１０２によって生成された複数のコードにわたって、最小利得を有することを確実にする。回路１００の利得は、バックエンドＡＤＣ１２４の各段の遅延値（これは、例えば、半導体の製造ばらつき及び温度依存要因に基づく不規則性及び非線形に供される）に影響を受け、遅延較正モードを介する方法は、各段の遅延値が、回路１００が高速ＡＤＣとして動作するために、最適に較正されることを確実にする。遅延較正モードは、複数の入力コードによって定義される範囲にわたって最適な利得を得るために、回路１００に、バックエンドＡＤＣ１２４における各段の遅延が較正される際に線性ＡＤＣとして作用させることを可能にする。

【0065】

したがって、この方法は、回路１００が、入力電圧Ｖｉｎ１１０のデジタル変換のために、何ら複雑なアルゴリズムもハードウェアも必要としないことを提供する。よって、いくつかの例の方法は、回路１００が、ＧＳＰＳの速度で動作するＲＦサンプリングレシーバにおいて用いられ得ることを確実にする。回路１００は、テクノロジーノードにうまく拡張し、今後のテクノロジーノードにおける高ＧＳＰＳ伝達速度をサポートすることができる。

【0066】

図５は、或る例に従った、回路の動作方法のフローチャート５００である。フローチャート５００は、図１の回路１００、並びに／又は、図２及び図３に図示するその構成要素に関連して、説明されている。フローチャート５００は、例えば複数のサイクルを含む遅延較正モードを用いて、複数の段３１０ａ、３１０ｂ～３１０ｎを較正することを図示する。工程５０２において、段ｋの遅延値が設定される。回路１００では、例えば、バックエンドＡＤＣ１２４は、図３に図示する複数の段を、第１の段３１０ａ、第２の段３１０ｂ～第ｎの段３１０ｎとして含む。各段は、遅延ブロックと、ＡＮＤゲートと、遅延コンパレータとを含む。較正エンジン１０２は、第１の段３１０ａにおける遅延ブロック３０４ａの遅延値Ｄ１ ３１２ａを設定する。

【0067】

工程５０４において、較正エンジンが、複数の入力コードを生成する。例えば、回路１００では、較正エンジン１０２は、複数の入力コードを生成する。バックエンドＡＤＣ１２４における第１の段３１０ａ（又は段ｋ）は、複数の入力コードに応答して、デジタルコードを生成する。第１の段３１０ａ（又は段ｋ）からのデジタルコードは、較正エンジン１０２におけるアキュムレータ３１６に提供される。工程５０６において、段ｋの出力における１（ｃ１）と０（ｃ０）の数が数えられる。その１（ｃ１）と０（ｃ０）の差より、絶対誤差数（Ｅ）が測定される。
Ｅ＝｜ｃ１－ｃ０｜ （１）
較正エンジン１０２におけるアキュムレータ３１６は、第１の段３１０ａ（又は段ｋ）の誤差数を測定する。誤差数は、第１の段３１０ａ（又は段ｋ）によって生成されたデジタルコード内の数における絶対差である。工程５０８において、検索（段ｋの較正）が完了しているかを判定する。検索（又は段ｋの較正）は、段ｋの出力での誤差数が全ての入力コードについて得られたときに、完了したと考えられる。或るバージョンにおいて、検索は、段ｋについての誤差数（Ｅ）の符号に変化があると、完了したと考えられる。別の例において、検索は、誤差数（Ｅ）の最小絶対値が得られたときに完了したと考えられる。検索（段ｋの較正）が完了した場合、方法は工程５２０に進み、そうでない場合、方法は工程５１２に進む。

【0068】

工程５１２において、段ｋの遅延値が改変される。遅延値は、その段の誤差数（Ｅ）（又は１及び０の相対数）に基づいて改変される。誤差数（Ｅ）が０より大きい場合、段ｋの遅延値は増分され、誤差数（Ｅ）が０未満であるとき、段ｋの遅延値は減分される。回路１００では、例えば、誤差数（又は１及び０の数）に基づいて、較正エンジン１０２は、第１の段３１０ａにおける遅延ブロック３０４ａの遅延値Ｄ１ ３１２ａを改変する。或るバージョンにおいて、誤差数が閾値よりも大きい場合、遅延ブロック３０４ａの遅延値は増分され、誤差数が閾値よりも少ない場合、遅延ブロック３０４ａの遅延値は減分される。

【0069】

工程５０４～５１２は、段ｋについて検索（又は遅延較正）が完了するまで繰り返される。或るバージョンにおいて、工程５０４～５１２は、段ｋについての誤差数（Ｅ）の符号に変化があるまで繰り返される。別の例において、工程５０４～５１２は、誤差数（Ｅ）の最小絶対値が得られるまで繰り返される。回路１００においても、遅延較正モードは複数のサイクルを含み得る。一例において、遅延較正は、工程５０２において、第１の段３１０ａ（ｋ＝１）から始まる。工程５０４～５１２の各サイクルにおいて、較正エンジン１０２は、遅延ブロック３０４ａの遅延値Ｄ１ ３１２ａを繰り返し改変する。較正エンジン１０２は、複数のこのようなサイクルにおいて、第１の段３１０ａによって生成された誤差数を測定する。

【0070】

工程５２０において、誤差数（Ｅ）の最小絶対値が得られた段ｋの遅延が固定される。回路１００では、較正エンジン１０２は、第１の段３１０ａの誤差数の絶対値が最小である第１の段３１０ａの遅延値を記憶する。この遅延値は、第１の段３１０ａにおける遅延ブロック３０４ａの遅延値Ｄ１ ３１２ａである。工程５２４において、ｎが最終段である、ｎ段を有するシステムにおいて、この方法は、ｋがｎに等しいかを比較する。工程５２６において、方法が最終段に到達していない場合、一例において、ｋは１で増分される。別の例において、ｋは１より大きい整数で増分される。その後、フローチャート５００で図示されている全ての工程が、段ｋ＋１について繰り返される。

【0071】

工程５２８において、本方法が最終段（ｎ）に到達している場合、システムはリセットされ、フローチャート５００に図示されている工程は、第１の段から第ｎの段まで繰り返される。同様にして、回路１００では、較正エンジン１０２は、複数のサイクルにわたって、バックエンドＡＤＣ１２４における複数の段の各段の誤差数を測定し、また、バックエンドＡＤＣ１２４の各段の遅延値を記憶する。バックエンドＡＤＣ１２４における複数の段の各段についての遅延値は、その後、回路１００の他の動作モード中に用いられる。いくつかの例において、工程５２８は任意選択的である。

【0072】

フローチャート５００に図示される方法は、回路１００が、遅延較正モードにおいて、バックエンドＡＤＣ１２４における各遅延ブロックの遅延値を較正して補償することを可能にする。これにより、回路１００が、較正エンジン１０２によって生成された複数のコードにわたって、最小利得を有することを確実にする。回路１００の利得は、バックエンドＡＤＣ１２４における各段の遅延値に影響を受け、遅延較正モードを通じた方法は、各段の遅延値が、回路１００が線形高速ＡＤＣとして動作するために最適に較正されることを確実にする。本方法は、複数の入力コードによって定義される範囲にわたって最適な利得を得るために、回路１００に、バックエンドＡＤＣ１２４における各段の遅延が較正される際に、線形ＡＤＣとして作用させることを可能にする。

【0073】

したがって、本方法は、回路１００が、入力電圧Ｖｉｎ１１０のデジタル変換のために、何ら複雑なアルゴリズムもハードウェアも必要としないことを提供する。このことは、回路１００の面積及び電力要件を低減する。よって、本方法は、回路１００が、ＧＳＰＳの速度で動作するＲＦサンプリングレシーバにおいて用いられ得ることを確実にする。回路１００は、テクノロジーノードにうまく拡張し、今後のテクノロジーノードにおける高ＧＳＰＳ伝達速度をサポートすることができる。

【0074】

図６は、或る例に従った、バックエンドＡＤＣの或る段において、それぞれ、ＡＮＤゲート及び遅延コンパレータによって生成されたＡＮＤゲート遅延及びコンパレータ遅延を図示するグラフである。グラフは、図３に図示するバックエンドＡＤＣ１２４に関連して説明される。グラフは、Ｘ軸（Ｔ＿ＩＮ）とＹ軸（出力遅延）とを含む。ＡＮＤゲート（例えばＡＮＤゲート３０６ａ、３０６ｂ～３０６ｎ）遅延及びコンパレータ（例えば遅延コンパレータ３０８ａ、３０８ｂ～３０８ｎ）遅延は、或る例に従った、入力信号遅延の関数である。入力信号遅延は、ＡＮＤゲートによって受信された信号又は遅延コンパレータによって受信された信号間での遅延である。図示するように、それぞれのＡＮＤゲートによって寄与されるＡＮＤゲート遅延６０２は、入力信号遅延Ｔ＿ＩＮの絶対値に直線的に関連しており、ここで、入力信号遅延Ｔ＿ＩＮは、それぞれのＡＮＤゲートに入力される信号ＡＮとＢＮとの間でのタイミングの差であり、Ｎは整数であり、Ｎは第１の段３１０ａについては１に等しく、第２の段３１０ｂについては２に等しい。図示する構成において、ＡＮＤゲート遅延６０２の入力信号遅延Ｔ＿ＩＮに対する関係性は、ＡＮとＢＮが先導するか追従するかにかかわらず、線形である。

【0075】

信号ＡＮ及びＢＮはまた、遅延コンパレータの入力に印加されて、遅延コンパレータに、対応する信号ＢＮ’を生成させる。遅延コンパレータ（例えば３０８ａ及び３０８ｂ）のそれぞれ１つについて、信号ＢＮ’の立ち上がりエッジのタイミングが、先に到達する信号ＡＮ及びＢＮの立ち上がりエッジのタイミングを追跡する。特に、遅延コンパレータの各１つについて、信号ＢＮ’の立ち上がりエッジのタイミングは、（１）先に到達する信号ＡＮ及びＢＮの立ち上がりエッジタイミングに、（２）入力信号遅延Ｔ＿ＩＮの絶対値に対数的に逆に関連するコンパレータ遅延６０４を加えたものに等しい（言い換えると、コンパレータ遅延は、より類似する入力値についてより大きく、そのコンパレータへの２つの入力間の差がより大きいと、コンパレータ遅延が小さくなる）。

【0076】

図７は、或る例に従った、或る段の出力信号遅延を、バックエンドＡＤＣの段の入力信号遅延の関数として図示するグラフである。ＡＮＤゲート遅延６０２をコンパレータ遅延６０４から差し引くことで、任意の所与のシングルビット段、例えば、第１の段３１０ａ、についての出力信号遅延Ｔ＿ＯＵＴが得られる。入力信号遅延Ｔ＿ＩＮの絶対値が閾値遅延Ｔ＿ＴＨＲＥＳよりも少ないとき、出力信号遅延Ｔ＿ＯＵＴは正値である（それぞれの遅延コンパレータにより生成された信号ＢＮ’の立ち上がりエッジが、それぞれのＡＮＤゲートにより生成された信号ＡＮ’の立ち上がりエッジを遅らせることを意味する）。その一方で、入力信号遅延Ｔ＿ＩＮの絶対値が閾値遅延Ｔ＿ＴＨＲＥＳよりも大きいとき、出力信号遅延Ｔ＿ＯＵＴは負値である（信号ＡＮ’の立ち上がりエッジが、対応する信号ＢＮ’の立ち上がりエッジを先導することを意味する）。出力信号遅延Ｔ＿ＯＵＴの正又は負の性質は、較正エンジン１０２に報告される。

【0077】

動作において、遅延コンパレータ３０８ａは第１の符号信号（「１」又は「０」）を較正エンジン１０２に発行する。第１の符号信号（本記載に従ったデジタル信号の或る例）は、第１の符号信号が、遅延コンパレータ３０８ａに印加される信号Ａ１及びＢ１の立ち上がりエッジの順序を反映するように、信号Ａ１及びＢ１の立ち上がりエッジのうちのどちらが遅延コンパレータ３０８ａによって最初に受信されたかに基づいている。ＡＮＤゲート３０６ａ及び遅延コンパレータ３０８ａは、第２の段３１０ｂに印加される信号Ａ１’及びＢ１’を生成する。遅延コンパレータ３０８ｂは、第２の符号信号（「１」又は「０」）を較正エンジン１０２に出力する。第２の符号信号は、第２の符号信号が、遅延コンパレータ３０８ｂに印加される信号Ａ２及びＢ２の立ち上がりの順序を反映するように、信号Ａ２及びＢ２の立ち上がりエッジのうちのどちらが遅延コンパレータ３０８ｂによって最初に受信されるかに基づいている。

【0078】

信号Ａ１と信号Ｂ１との間の遅延を入力電圧Ｖｉｎ１１０の関数として予測することができ、その逆の場合も同様であり、また連続する段によって出力される信号ＡＮ’と信号ＢＮ’との間の遅延を、前の段から受信された信号ＡＮ及び信号ＢＮの関数として予測することができ、その逆の場合も同様であるため、連続する段の遅延コンパレータによって出力される符号信号を、入力電圧Ｖｉｎ１１０の関数として予測することができ、その逆の場合も同様である。したがって、符号信号からなるコードは、あらかじめ決められた相関と確実に比較されることで、入力電圧Ｖｉｎ１１０の近似値を判定し得る。動作において、信号Ａ１及びＢ１のタイミングは、そのタイミングが、上述するように、入力電圧Ｖｉｎ１１０と相関する信号ＯＵＴ＿Ｐ及びＯＵＴ＿Ｍのタイミングと機能的に（すなわち、予測可能に）関連している。信号ＡＴ及びＢＴのタイミングは、信号Ａ１及びＢ１のタイミングと機能的に（すなわち、予測可能に）関連している、などである。よって、信号ＯＵＴ＿Ｐ及びＯＵＴ＿Ｍのタイミングが入力電圧Ｖｉｎ１１０と機能的に（すなわち、予測可能に）関連しているため、出力コードの符号信号を判定する、線Ａ１、Ｂ１、Ａ１’、Ｂ１’などのタイミングもまた、入力電圧Ｖｉｎ１１０と機能的に関連している。

【0079】

図８Ａ及び図８Ｂは、或る例に従った、バックエンドＡＤＣの入力信号遅延の関数として、異なる段の出力信号遅延を図示するグラフである。図７に関連して説明したように、ＡＮＤゲート遅延６０２をコンパレータ遅延６０４から差し引くことで、任意の所与のシングルビット段、例えば、第１の段３１０ａについての出力信号遅延Ｔ＿ＯＵＴが得られる。入力信号遅延Ｔ＿ＩＮの絶対値が閾値遅延Ｔ＿ＴＨＲＥＳより少ないとき、出力信号遅延Ｔ＿ＯＵＴは正値である（それぞれの遅延コンパレータにより生成された信号ＢＮ’の立ち上がりエッジが、それぞれのＡＮＤゲートにより生成された信号ＡＮ’の立ち上がりエッジを遅らせることを意味する）。その一方で、入力信号遅延Ｔ＿ＩＮの絶対値が閾値遅延Ｔ＿ＴＨＲＥＳより大きいとき、出力信号遅延Ｔ＿ＯＵＴは負値である（信号ＡＮ’の立ち上がりエッジが対応する信号ＢＮ’の立ち上がりエッジを先導することを意味する）。

【0080】

グラフ８０２ａは、従来の回路における第１及び第２の段についての出力信号遅延を表す。グラフ８０２ｂは、回路１００の第１の段３１０ａ及び第２の段３１０ｂについての出力信号遅延を表す。グラフ８０４ａは、従来の回路における第３及び第４の段についての出力信号遅延を表す。グラフ８０４ｂは、回路１００の第３の段３１０ｃ及び第４の段３１０ｄについての出力信号遅延を表す。よって、グラフ８０２ａより、第２の段の利得プロファイルは非対称であり、トグル地点ではより利得が高く、極限点ではより利得が低い。また、第２の段の非対称性を補正するために補正が成される場合、後続の段の較正中に誤差を生じさせる。また、第３の段のトグル地点における第２の段の較正によって、後続の段の較正中に誤差が生じることになる。しかしながら、回路１００は、これら難点の全てに対処することができる。グラフ８０２ｂに表されるように、回路１００は、第２の段３１０ｂについて対称的な利得プロファイルをもたらす。回路１００は、バックエンドＡＤＣ１２４における各段の遅延値が較正されることを確実にする、遅延較正モードを用いる。同様に、グラフ８０４ｂは、回路１００が、第３の段３１０ｃ及び第４の段３１０ｄについて対称的な利得プロファイルを提供することを図示する。

【0081】

較正エンジン１０２は、複数のサイクルにわたって、バックエンドＡＤＣ１２４における複数の段の各段の誤差数を測定し、また、バックエンドＡＤＣ１２４の各段の遅延値を記憶する。誤差数は、或る段によって生成されたデジタルコード内の１と０の数における絶対差である。バックエンドＡＤＣ１２４における複数の段の各段についての遅延値（又は較正された遅延値）は、その後、回路１００の他の動作モード中に用いられる。各段のこれらの遅延値（又は較正された遅延値）は、入力コードの範囲にわたって非対称的に分配され、利得を均一にする。よって、グラフ８０２ｂ及び８０４ｂによって図示するように、遅延較正モードは、各段の遅延値が、回路１００が高速ＡＤＣとして動作するために最適に較正されることを確実にする。較正モードは、より良好な標準偏差を確実とし、その結果、複数の領域にわたってより均一な利得が得られる。また、回路１００は、遅延較正中に各段を平均化し、それによりノイズに対してよりロバストとなる。

【0082】

図９は、複数の例の複数の態様が実装可能である、或る例示のデバイス９００のブロック図である。デバイス９００は、サーバーファーム、車両、通信デバイス、トランシーバ、パーソナルコンピュータ、ゲーミングプラットフォーム、コンピューティングデバイス、又は任意の他のタイプの電子システムであるか、又はその中に組み込まれるか、又はその一部である。デバイス９００は、説明の簡潔さのために本明細書に説明されていない１つ又は複数の従来の構成要素を含み得る。

【0083】

一例において、デバイス９００は、プロセッサ９０２とメモリ９０６とを含む。プロセッサ９０２は、ＣＩＳＣ（複合命令セットコンピュータ）ＣＰＵ、ＲＩＳＣ（縮小命令セットコンピュータ）ＣＰＵ、デジタル信号プロセッサ（ＤＳＰ）、プロセッサ、ＣＰＬＤ（複合プログラマブルロジックデバイス）、又はＦＰＧＡ（フィールドプログラマブルゲートアレイ）であり得る。

【0084】

メモリ９０６（これは、ＲＡＭ、フラッシュメモリ、又はディスクストレージなどのメモリであり得る）は、１つ又は複数のソフトウェアアプリケーション（例えば、組込みアプリケーション）を記憶しており、こういったソフトウェアアプリケーションは、プロセッサ９０２によって実行されると、デバイス９００と関連付けられている任意の好適な機能を実施する。

【0085】

プロセッサ９０２は、メモリ９０６から頻繁にアクセスされる情報を記憶する、メモリ及び論理を含み得る。デバイス９００は回路９１０を含む。一例において、プロセッサ９０２は、回路９１０と同じプリント回路基板（ＰＣＢ）又はカードに配設され得る。別の例において、プロセッサ９０２はデバイス９００の外部にある。回路９１０は、アナログ－デジタル・コンバータとして機能することができる。

【0086】

回路９１０は、接続及び動作において、図１の回路１００に類似している。回路９１０は、較正エンジン（例えば、較正エンジン１０２）と、デジタル－アナログ・コンバータ（ＤＡＣ）（例えば、ＤＡＣ１０４）と、マルチプレクサ（例えば、マルチプレクサＭ１１２）と、電圧遅延（ＶＤ）ブロック（例えば、ＶＤブロック１０６）と、バックエンドアナログ－デジタル・コンバータ（ＡＤＣ）（例えば、バックエンドＡＤＣ１２４）と、記憶回路（例えば、記憶回路１０８）とを含む。ＶＤブロックは、プリアンプアレイ（例えば、プリアンプアレイ１１６）と、遅延マルチプレクサＤＭ（例えば、遅延マルチプレクサＤＭ１２０）とを含む。マルチプレクサは、入力電圧Ｖｉｎを受け取る。プリアンプアレイは、（図２に図示するように）複数のプリアンプを含む。

【0087】

ＶＤブロックは、電圧遅延機能を実施する。バックエンドＡＤＣは、遅延－デジタル機能を実施する。上述の説明と同様に、回路９１０は、遅延較正モード、メモリ較正モード、及びミッションモードで動作する。

【0088】

用語「結合」は、明細書全体を通して用いられている。この用語は、本記載と一貫した機能的関係性を可能とする、接続、通信、又は信号経路を網羅し得る。例えば、デバイスＡが、或るアクションを行うようにデバイスＢを制御するための信号を提供する場合、第１の例においてデバイスＡはデバイスＢに結合され、又は第２の例において、介在する構成要素Ｃを介してデバイスＡがデバイスＢに結合され、この場合、デバイスＢがデバイスＡによってデバイスＡによって提供された制御信号を介して制御されるように、介在する構成要素ＣはデバイスＡとデバイスＢとの間の機能的関係性を実質的に変更しない。

【0089】

或るタスク又は機能を行うように「構成されている」デバイスは、その機能を実施するように、製造業者によって製造時に構成され（例えば、プログラミングされ、及び／若しくはハードウェアに組み込まれ）てもよく、並びに／又は、その機能及び／若しくは他の付加的あるいは代替的な機能を実施するように、製造後にユーザによって構成可能（若しくは再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／若しくはソフトウェアプログラミングを通じて、ハードウェア構成要素及びデバイスの相互接続の構築並びに／若しくはレイアウトを通じて、又はそれらの組み合わせから行われ得る。

【0090】

本明細書において用いられるように、「端子」、「ノード」、「相互接続」、「ピン」、及び「リード」は交換可能に用いられる。逆に具体的に記載されない限り、これらの用語は概して、デバイス要素、回路要素、集積回路、或るデバイス、又は他の電子若しくは半導体構成要素の間の相互接続又は終端を意味するように用いられる。

【0091】

本明細書に特定の構成要素を含むものとして説明される回路又はデバイスは、代わりに、説明される回路又はデバイスを形成するためにこれらの構成要素と結合されるように適合されてもよい。例えば、１つ又は複数の半導体要素（トランジスタなど）、１つ又は複数の受動要素（抵抗器、コンデンサ、及び／又はインダクタなど）、及び／又は１つ又は複数の源（電圧及び／又は電流源）を含むように説明されている構造は、代わりに、単一の物理デバイス内に半導体要素（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）のみを含み得、また、少なくとも受動要素及び／又は源の少なくともいくつかに結合されるように適合されて、製造時又は製造後に、例えば、エンドユーザ及び／又は第三者によって、説明されている構造を形成し得る。

【0092】

特定のトランジスタの使用が本明細書において説明されているが、他のトランジスタ（又は同等のデバイス）を代わりに用いてもよい。例えば、ｐ型金属酸化物シリコンＦＥＴ（「ＭＯＳＦＥＴ」）を、ｎ型ＭＯＳＦＥＴの代わりに、回路にほぼ又は全くの変更なく用いることができる。また、他のタイプのトランジスタ（バイポーラトランジスタ（ＢＪＴ）など）が用いられ得る。

【0093】

本明細書において説明される回路は、構成要素の置換前に利用可能であった機能と少なくとも部分的に類似する機能を提供するように、置換された構成要素を含むように再構成可能である。抵抗器として示される構成要素は概して、別様に記載されない限り、示される抵抗器によって表されるインピーダンスの量を提供するように直列及び／又は並列に結合される任意の１つ又は複数の要素を表す。例えば、単一の構成要素として本明細書に示されて説明される抵抗器又はコンデンサが、代わりに、それぞれ、同じノード間に並列に結合される複数の抵抗器又はコンデンサであってもよい。例えば、単一の構成要素として本明細書に示されて説明される抵抗器又はコンデンサが、代わりに、それぞれ、単一の抵抗器又はコンデンサとして同じ２つのノード間に直列に結合される複数の抵抗器又はコンデンサであってもよい。

【0094】

前述の記載における「接地」という語句の使用は、シャーシ接地、アース接地、フローティング接地、仮想接地、デジタル接地、共用接地、及び／又は本記載の教示に適用可能であるか又は好適な任意のその他の形態の接地接続を含む。別様に記載されない限り、値の前にある「約」、「およそ」、又は「実質的に」は、記載されている値の±１０パーセントを意味する。

【0095】

特許請求の範囲内で、説明された実施例における改変が可能であり、その他の実施例が可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【国際調査報告】