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特表2024-514178マルチチャネルデータソースのための非プライオリティアービトレーションを有するイベントドリブン読み出しシステム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-03-28
(54)【発明の名称】マルチチャネルデータソースのための非プライオリティアービトレーションを有するイベントドリブン読み出しシステム
(51)【国際特許分類】
G06F 13/36 20060101AFI20240321BHJP
【ＦＩ】
G06F13/36 310D
G06F13/36 520Z
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023562991
(86)(22)【出願日】2022-03-31
(85)【翻訳文提出日】2023-12-06
(86)【国際出願番号】 US2022022707
(87)【国際公開番号】W WO2022221068
(87)【国際公開日】2022-10-20
(31)【優先権主張番号】63/244,692
(32)【優先日】2021-09-15
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】63/175,625
(32)【優先日】2021-04-16
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】501050830
【氏名又は名称】ブルックヘヴン サイエンス アソシエイツ リミテッド ライアビリティ カンパニー
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】ゴーニ，ドミニク・スタニスラフ
(72)【発明者】
【氏名】デプタッチ，グジェゴジ・ダブリュ
(72)【発明者】
【氏名】ミリーアーラ，サンディープ
(57)【要約】
イベントドリブン読み出しマネジメントシステムは、複数のチャネルの非プライオリティアクセスアービトレーションを含む。システムは、アービトレーションツリー回路、応答回路、インチャネルロジック回路および出力ペリフェリー回路を含む。アービトレーションツリー回路は、複数のチャネルのうちの少なくとも１つによって提供される読み出しアクセスリクエストに基づいて、複数のチャネルのうちのいずれに、複数のチャネルによって共有された共通の信号伝達リソースへのアクセスを許可するかを決定する。アービトレーションツリー回路は、クロック信号の単一のエッジに応答して前の読み出しトランザクションを終了させかつ後続の読み出しトランザクションを開始する。インチャネルロジック回路は、アクノリッジトークンを受信することに応答して前の読み出しトランザクションを終了させかつ後続の読み出しトランザクションを開始する。出力ペリフェリー回路は、複数のチャネルから受信された情報を、共通の信号伝達リソースにおける出力フォーマットに変換する。
【特許請求の範囲】
【請求項1】
複数のチャネルの非プライオリティアクセスアービトレーションを有するイベントドリブン読み出しマネジメントシステムであって、前記システムは、アービトレーションツリー回路を含み、前記アービトレーションツリー回路は、前記複数のチャネルのいずれに、前記複数のチャネルによって共有された共通の信号伝達リソースへのアクセスを許可するかを決定し、前記決定は、前記複数のチャネルのうちの少なくとも１つによって提供される読み出しアクセスリクエストに基づき、前記アービトレーションツリー回路は、前記決定から複数の読み出しアクセスリクエストの同時発生を排除し、前記読み出しアクセスリクエストは、前記アービトレーションツリー回路によって受信され、かつ前記アービトレーションツリー回路によって前記共通の信号伝達リソースへのアクセスが許可されるまで前記アービトレーションツリー回路に記憶されており、前記アービトレーションツリー回路は、クロック信号の単一のエッジに応答して、前の読み出しトランザクションを終了させかつ後続の読み出しトランザクションを開始し、
応答回路を含み、前記応答回路は、前記アービトレーションツリー回路に動作可能に結合されており、前記クロック信号の状態は、アクノリッジトークンを表し、前記アクノリッジトークンは、前記アービトレーションツリー回路へ提供され、前記アービトレーションツリー回路は、前記共通の信号伝達リソースへのアクセスを許可するために前記アクノリッジトークンを使用し、
インチャネルロジック回路を含み、前記インチャネルロジック回路は、前記アービトレーションツリー回路に動作可能に結合されており、前記インチャネルロジック回路は、前記読み出しアクセスリクエストを生成しかつ前記アクノリッジトークンを受信し、前記インチャネルロジック回路は、前記アクノリッジトークンを受信することに応答して、前記前の読み出しトランザクションを終了させかつ前記後続の読み出しトランザクションを開始し、
出力ペリフェリー回路を含み、前記出力ペリフェリー回路は、前記複数のチャネルから受信された情報を前記共通の信号伝達リソースにおける出力フォーマットに変換する、システム。
【請求項2】
前記共通の信号伝達リソースは、アナログ信号伝達ラインおよびデジタル信号伝達ラインのうちの少なくとも一方を含む、請求項１に記載のシステム。
【請求項3】
前記読み出しアクセスリクエストは、イベントに応答して生成され、前記イベントは、伝達可能なデータを生成するための前記複数のチャネルのうちの少なくとも１つのアクティブ化を含む、請求項１に記載のシステム。
【請求項4】
前記読み出しトランザクションは、複数の読み出しフェーズを含み、前記複数の読み出しフェーズのうちの少なくとも１つは、前記複数のチャネルのうちの１つから前記共通の信号伝達リソースへの情報の少なくとも一部の伝達を生じる、請求項１に記載のシステム。
【請求項5】
前記クロック信号に関連したデューティサイクルは、前記読み出しアクセスリクエストに関連した受け入れ時間を規定しかつ前記共通の信号伝達リソースに関連したセトリング時間を保証するために選択可能である、請求項１に記載のシステム。
【請求項6】
前記決定は、さらに、前記読み出しトランザクションに関連した複数の読み出しフェーズによって、前記アービトレーションツリー回路に記憶された読み出しアクセスリクエスト、受信された読み出しアクセスリクエスト、および前記アービトレーションツリー回路に対する前記複数のチャネルの相対位置のうちの少なくとも１つから独立して、前記複数のチャネルのうちのどのチャネルが前記共通の信号伝達リソースへのアクセスを許可されるかを決定することを含む、請求項１に記載のシステム。
【請求項7】
前記クロック信号に関連したエッジの量は、１つのチャネルからの前記読み出しトランザクションに関連した読み出しフェーズの量に等しい、請求項１に記載のシステム。
【請求項8】
前記アービトレーションツリー回路は、前記複数のチャネルと非同期で動作する、請求項１に記載のシステム。
【請求項9】
前記アービトレーションツリー回路は、前記出力ペリフェリー回路と同期的に動作する、請求項１に記載のシステム。
【請求項10】
前記アービトレーションツリー回路は、前記インチャネルロジック回路と同期的に動作し、前記インチャネルロジック回路は、前記読み出しアクセスリクエストを生成する際に非同期で動作し、前記アクノリッジトークンの持続時間は、前記複数のチャネルのうちの少なくとも１つからデータを出力するために前記読み出しアクセスリクエストに関連した受け入れ時間窓を規定する、請求項１に記載のシステム。
【請求項11】
前記アクノリッジトークン信号のデューティサイクルは、前記共通の信号伝達リソースへのアクセスを許可した後にデータセトリング時間を提供するように選択可能である、請求項１に記載のシステム。
【請求項12】
前記複数のチャネルは、前記共通の信号伝達リソースへ情報を提供し、これにより、同時にリクエストするチャネルに関連した送信順序は、前記アービトレーションツリー回路内の前記同時にリクエストするチャネルに関連した位置から独立している、請求項１に記載のシステム。
【請求項13】
前記クロック信号は、第１の状態および第２の状態を含み、前記第１の状態は、アクティブであると定義されかつ新たな読み出しアクセスリクエストが受け入れられることを可能にするアクノリッジトークンを含み、前記第２の状態は、新たな読み出しアクセスリクエストの受け入れを無効化し、前記アクノリッジトークンが新たなチャネルへルーティングされる場合に前記新たな読み出しアクセスリクエストの受け入れに応答して前記共通の信号伝達リソースへのアクセスが許可された後に不十分なデータセトリング時間でデータ送信を開始することを回避する、請求項１に記載のシステム。
【請求項14】
前記アービトレーションツリーによって処理される前記読み出しアクセスリクエストは、前記アービトレーションツリーにおける少なくとも１つのより低いステージに関連した読み出しアクセスリクエストの論理和を含む、請求項１に記載のシステム。
【請求項15】
前記アービトレーションツリーによって処理された前記読み出しアクセスリクエストは、読み出しアクセスリクエスト間のアービトレーションからの結果信号の論理和を含む、請求項１に記載のシステム。
【請求項16】
前記アービトレーションツリーによって処理される前記読み出しアクセスリクエストは、アービトレーションセルに進入する、読み出しアクセスリクエスト間のアービトレーションの結果と、前記アービトレーションセルにおいてアクノリッジトークンを含む前記クロック信号との間のアービトレーションからの結果信号の論理和を含む、請求項１に記載のシステム。
【請求項17】
前記アービトレーションツリーによって処理される前記読み出しアクセスリクエストは、アービトレーションセルに進入する、読み出しアクセスリクエストと、前記アービトレーションセルにおいてアクノリッジトークンを含む前記クロック信号との間のアービトレーションからの結果信号の論理和を含む、請求項１に記載のシステム。
【請求項18】
イベントドリブン読み出しマネジメントシステムを使用する複数のチャネルの非プライオリティアービトレーションの方法であって、前記方法は、アービトレーションツリー回路を使用して、前記複数のチャネルのうちのいずれに、前記複数のチャネルによって共有される共通の信号伝達リソースへのアクセスを許可するかを決定するステップを含み、前記決定は、前記複数のチャネルのうちの少なくとも１つによって提供される読み出しアクセスリクエストに基づき、
前記方法は、
前記アービトレーションツリー回路を使用して、前記決定から複数の読み出しアクセスリクエストの同時発生を排除するステップを含み、
前記方法は、
前記アービトレーションツリー回路によって前記共通の信号伝達リソースへのアクセスが許可されるまで、前記アービトレーションツリー回路において前記読み出しアクセスリクエストを受信および記憶するステップを含み、
前記方法は、
前記アービトレーションツリー回路を使用して、クロック信号の単一のエッジに応答して前の読み出しトランザクションを終了させかつ後続の読み出しトランザクションを開始するステップを含み、
前記方法は、
前記アービトレーションツリー回路へアクノリッジトークンを提供するステップを含み、前記アービトレーションツリー回路は、前記共通の信号伝達リソースへのアクセスを許可するために前記アクノリッジトークンを使用し、前記クロック信号の状態は、前記アクノリッジトークンを表し、
前記方法は、
インチャネルロジック回路を使用して、前記読み出しアクセスリクエストを生成しかつ前記アクノリッジトークンを受信するステップを含み、前記インチャネルロジック回路は、前記アービトレーションツリー回路に動作可能に結合されており、
前記方法は、
前記インチャネルロジック回路を使用して、前記アクノリッジトークンを受信することに応答して前記前の読み出しトランザクションを終了させかつ前記後続の読み出しトランザクションを開始するステップを含み、
前記方法は、
出力ペリフェリー回路を使用して、前記複数のチャネルから受信された情報を前記共通の信号伝達リソースにおける出力フォーマットに変換するステップを含む、方法。
【請求項19】
処理装置によって実行されたときに動作を実行する命令を含むコンピュータ可読媒体であって、前記動作は、アービトレーションツリー回路を使用して、前記複数のチャネルのうちのいずれに、前記複数のチャネルによって共有される共通の信号伝達リソースへのアクセスを許可するかを決定するステップを含み、前記決定は、前記複数のチャネルのうちの少なくとも１つによって提供される読み出しアクセスリクエストに基づき、
前記動作は、
前記アービトレーションツリー回路を使用して、前記決定から複数の読み出しアクセスリクエストの同時発生を排除するステップを含み、
前記動作は、
前記アービトレーションツリー回路によって前記共通の信号伝達リソースへのアクセスが許可されるまで、前記アービトレーションツリー回路において前記読み出しアクセスリクエストを受信および記憶するステップを含み、
前記動作は、
前記アービトレーションツリー回路を使用して、クロック信号の単一のエッジに応答して前の読み出しトランザクションを終了させかつ後続の読み出しトランザクションを開始するステップを含み、
前記動作は、
前記アービトレーションツリー回路へアクノリッジトークンを提供するステップを含み、前記アービトレーションツリー回路は、前記共通の信号伝達リソースへのアクセスを許可するために前記アクノリッジトークンを使用し、前記クロック信号の状態は、前記アクノリッジトークンを表し、
前記動作は、
インチャネルロジック回路を使用して、前記読み出しアクセスリクエストを生成しかつ前記アクノリッジトークンを受信するステップを含み、前記インチャネルロジック回路は、前記アービトレーションツリー回路に動作可能に結合されており、
前記動作は、
前記インチャネルロジック回路を使用して、前記アクノリッジトークンを受信することに応答して前記前の読み出しトランザクションを終了させかつ前記後続の読み出しトランザクションを開始するステップを含み、
前記動作は、
出力ペリフェリー回路を使用して、前記複数のチャネルから受信された情報を前記共通の信号伝達リソースにおける出力フォーマットに変換するステップを含む、コンピュータ可読媒体。
【発明の詳細な説明】
【技術分野】
【0001】
政府ライセンスの権利に関する声明
本発明は、米国エネルギー省によって授与された契約番号ＤＥ－ＳＣ００１２７０４の下での政府支援によってなされた。本発明は、米国航空宇宙局によって授与されたＮＡＳＡ ｇｒａｎｔ ＮＮＸ１６ＡＣ４２Ｇの下での政府支援によってなされた。米国政府は、本発明において所定の権利を有し得る。
本発明は、米国エネルギー省によって授与された契約番号ＤＥ－ＳＣ００１２７０４の下での政府支援によってなされた。本発明は、米国航空宇宙局によって授与されたＮＡＳＡ ｇｒａｎｔ ＮＮＸ１６ＡＣ４２Ｇの下での政府支援によってなされた。米国政府は、本発明において所定の権利を有し得る。
【0002】
関連出願の相互参照
本願は、２０２１年４月１６日に出願された米国仮出願第６３／１７５，６２５号および２０２１年９月１５日に出願された米国仮出願第６３／２４４，６９２号の利益およびそれらに対する優先権を主張する国際出願であり、それらの開示は、参照によりその全体が本明細書に組み込まれる。
本願は、２０２１年４月１６日に出願された米国仮出願第６３／１７５，６２５号および２０２１年９月１５日に出願された米国仮出願第６３／２４４，６９２号の利益およびそれらに対する優先権を主張する国際出願であり、それらの開示は、参照によりその全体が本明細書に組み込まれる。
【背景技術】
【0003】
背景
開示された実施形態は、一般に、マルチチャネルデータソースのための非プライオリティアービトレーションを有するイベントドリブン読み出しシステムに関する。
開示された実施形態は、一般に、マルチチャネルデータソースのための非プライオリティアービトレーションを有するイベントドリブン読み出しシステムに関する。
【発明の概要】
【発明が解決しようとする課題】
【0004】
概要
開示された実施形態は、複数のチャネルの非プライオリティアクセスアービトレーションを含むイベントドリブン読み出しマネジメントシステムに関する。システムは、アービトレーションツリー回路、応答回路、インチャネルロジック回路、および出力周辺回路を含む。アービトレーションツリー回路は、複数のチャネルのうちの少なくとも１つによって提供される読み出しアクセスリクエストに基づいて、複数のチャネルのうちのいずれに、複数のチャネルによって共有される共通の信号伝達リソースへのアクセスを許可するかを決定する。アービトレーションツリー回路は、決定からの複数の読み出しアクセスリクエストの同時発生を排除し、アービトレーションツリー回路によって共通の信号伝達リソースへアクセスが許可されるまで、読み出しアクセスリクエストはアービトレーションツリー回路に記憶される。アービトレーションツリー回路は、クロック信号の単一のエッジに応答して前の読み出しトランザクションを終了しかつ後続の読み出しトランザクションを開始する。応答回路は、アービトレーションツリー回路に動作可能に接続されており、クロック信号の状態はアクノリッジトークンを表す。アクノリッジトークンは、アービトレーションツリー回路に提供され、アービトレーションツリー回路は、共通の信号伝達リソースへのアクセスを許可するためにアクノリッジトークンを使用する。インチャネルロジック回路は、アービトレーションツリー回路に動作可能に結合されており、読み出しアクセスリクエストを生成し、アクノリッジトークンを受け取る。インチャネルロジック回路は、アクノリッジトークンを受け取ることに応答して、前の読み出しトランザクションを終了し、後続の読み出しトランザクションを開始する。出力周辺回路は、複数のチャネルから受け取られた情報を共通の信号伝達リソースにおける出力フォーマットに変換する。
開示された実施形態は、複数のチャネルの非プライオリティアクセスアービトレーションを含むイベントドリブン読み出しマネジメントシステムに関する。システムは、アービトレーションツリー回路、応答回路、インチャネルロジック回路、および出力周辺回路を含む。アービトレーションツリー回路は、複数のチャネルのうちの少なくとも１つによって提供される読み出しアクセスリクエストに基づいて、複数のチャネルのうちのいずれに、複数のチャネルによって共有される共通の信号伝達リソースへのアクセスを許可するかを決定する。アービトレーションツリー回路は、決定からの複数の読み出しアクセスリクエストの同時発生を排除し、アービトレーションツリー回路によって共通の信号伝達リソースへアクセスが許可されるまで、読み出しアクセスリクエストはアービトレーションツリー回路に記憶される。アービトレーションツリー回路は、クロック信号の単一のエッジに応答して前の読み出しトランザクションを終了しかつ後続の読み出しトランザクションを開始する。応答回路は、アービトレーションツリー回路に動作可能に接続されており、クロック信号の状態はアクノリッジトークンを表す。アクノリッジトークンは、アービトレーションツリー回路に提供され、アービトレーションツリー回路は、共通の信号伝達リソースへのアクセスを許可するためにアクノリッジトークンを使用する。インチャネルロジック回路は、アービトレーションツリー回路に動作可能に結合されており、読み出しアクセスリクエストを生成し、アクノリッジトークンを受け取る。インチャネルロジック回路は、アクノリッジトークンを受け取ることに応答して、前の読み出しトランザクションを終了し、後続の読み出しトランザクションを開始する。出力周辺回路は、複数のチャネルから受け取られた情報を共通の信号伝達リソースにおける出力フォーマットに変換する。
【0005】
共通の信号伝達リソースは、アナログ信号伝達ラインおよびデジタル信号伝達ラインのうちの少なくとも一方を含んでよく、読み出しアクセスリクエストは、イベントに応答して生成されてよく、イベントは、伝達可能なデータを生成するために複数のチャネルのうちの少なくとも１つのアクティブ化を含んでよい。読み出しトランザクションは、複数の読み出しフェーズを含んでよく、複数の読み出しフェーズのうちの少なくとも１つは、複数のチャネルのうちの１つから共通の信号伝達リソースへの情報の少なくとも一部の伝達を生じてよい。クロック信号に関連したデューティサイクルは、共通の信号伝達リソースに関連してセトリングタイムを最大化するように選択可能であってよく、決定は、読み出しトランザクションに関連した複数の読み出しフェーズのいずれが、アービトレーションツリー回路に記憶された読み出しアクセスリクエスト、受け取られた読み出しアクセスリクエスト、およびアービトレーションツリー回路に関する複数のチャネルの相対位置のうちの少なくとも１つから独立して、複数のチャネルに割り当てられるかを決定することを含んでよい。クロック信号に関連したエッジの量は、読み出しトランザクションに関連した読み出しフェーズの量と等しくてよく、アービトレーションツリー回路は、複数のチャネルと非同期で動作してよい。アービトレーションツリー回路は、出力周辺回路と同期して動作してよく、インチャネルロジック回路と同期して動作してよく、インチャネルロジック回路は、アクノリッジトークンの持続時間が、読み出しアクセスリクエストに関連したアクセプタンスタイムウィンドウを規定するように、アクノリッジトークンを使用して読み出しアクセスリクエストを生成する際に非同期で動作してよい。
【0006】
アクノリッジトークン信号のデューティサイクルは、最小読み出しフェーズ時間を延長させるように選択可能であってよい。複数のチャネルは、同時にリクエストするチャネルに関連した送信順序が、同時にリクエストするチャネルに関連したアービトレーションツリー位置から独立しているように、共通の信号伝達リソースへ情報を提供してよい。アービトレーションセルが、読み出しリクエストの間のみならず、読み出しリクエストとアクノリッジラインの状態との間においてもアービトレーションを実行している場合、アービトレーションツリーの各々のステージにおける読み出しリクエスト出力は、アービトレーションツリーにおいてより下のステージからのリクエスト信号の論理和、または単一のアービトレーションセルのリクエストまたは内部信号の間のアービトレーションからの結果信号の論理和を表していてよい。したがって、読み出しが終了したときに依然としてアクティブな読み出しアクセスリクエストが存在するとしても、アクノリッジトークンはブロックされることを防止される。
【0007】
開示された実施形態はさらに、イベントドリブン読み出しマネジメントシステムを使用する複数のチャネルの非プライオリティアービトレーションの方法に関する。方法は、アービトレーションツリー回路を使用して、複数のチャネルのうちのいずれに、複数のチャネルによって共有される共通の信号伝達リソースへのアクセスを許可するかを決定するステップを含み、決定は、複数のチャネルのうちの少なくとも１つによって提供される読み出しアクセスリクエストに基づき、方法は、アービトレーションツリー回路を使用して、決定から複数の読み出しアクセスリクエストの同時発生を排除するステップを含み、方法は、アービトレーションツリー回路によって共通の信号伝達リソースへのアクセスが許可されるまで、アービトレーションツリー回路において読み出しアクセスリクエストを記憶するステップを含み、方法は、アービトレーションツリー回路を使用して、クロック信号の単一のエッジに応答して前の読み出しトランザクションを終了させかつ後続の読み出しトランザクションを開始するステップを含み、方法は、アービトレーションツリー回路へアクノリッジトークンを提供するステップを含み、アービトレーションツリー回路は、共通の信号伝達リソースへのアクセスを許可するためにアクノリッジトークンを使用し、クロック信号の状態は、アクノリッジトークンを表し、方法は、インチャネルロジック回路を使用して、読み出しアクセスリクエストを生成しかつアクノリッジトークンを受信するステップを含み、インチャネルロジック回路は、アービトレーションツリー回路に動作可能に結合されており、方法は、インチャネルロジック回路を使用して、アクノリッジトークンを受信することに応答して前の読み出しトランザクションを終了させかつ後続の読み出しトランザクションを開始するステップを含み、方法は、出力ペリフェリー回路を使用して、複数のチャネルから受信された情報を共通の信号伝達リソースにおける出力フォーマットに変換するステップを含む。
【0008】
開示された実施形態は、さらに、処理装置によって実行されたときに動作を実行する命令を含むコンピュータ可読媒体であって、動作は、アービトレーションツリー回路を使用して、複数のチャネルのうちのいずれに、複数のチャネルによって共有される共通の信号伝達リソースへのアクセスを許可するかを決定するステップを含み、決定は、複数のチャネルのうちの少なくとも１つによって提供される読み出しアクセスリクエストに基づき、動作は、アービトレーションツリー回路を使用して、決定から複数の読み出しアクセスリクエストの同時発生を排除するステップを含み、動作は、アービトレーションツリー回路によって共通の信号伝達リソースへのアクセスが許可されるまで、アービトレーションツリー回路において読み出しアクセスリクエストを記憶するステップを含み、動作は、アービトレーションツリー回路を使用して、クロック信号の単一のエッジに応答して前の読み出しトランザクションを終了させかつ後続の読み出しトランザクションを開始するステップを含み、動作は、アービトレーションツリー回路へアクノリッジトークンを提供するステップを含み、アービトレーションツリー回路は、共通の信号伝達リソースへのアクセスを許可するためにアクノリッジトークンを使用し、クロック信号の状態は、アクノリッジトークンを表し、動作は、インチャネルロジック回路を使用して、読み出しアクセスリクエストを生成しかつアクノリッジトークンを受信するステップを含み、インチャネルロジック回路は、アービトレーションツリー回路に動作可能に結合されており、動作は、インチャネルロジック回路を使用して、アクノリッジトークンを受信することに応答して前の読み出しトランザクションを終了させかつ後続の読み出しトランザクションを開始するステップを含み、動作は、出力ペリフェリー回路を使用して、複数のチャネルから受信された情報を共通の信号伝達リソースにおける出力フォーマットに変換するステップを含む、コンピュータ可読媒体に関する。
【課題を解決するための手段】
【0009】
その他の実施形態は、添付の図面に関連して検討される以下の詳細な説明から明らかになるであろう。しかしながら、図面は、実施形態のうちのいずれかの制限の定義としてではなく、例示としてのみ設計されていることを理解されたい。
【0010】
以下の図面は、制限なく、例としてのみ提供されており、同じ参照番号（使用されている場合）は、複数の図面を通じて、対応する要素を示している。
【図面の簡単な説明】
【0011】
【図1】共通の出力帯域幅は、同時チャネルサブミッションの間、チャネルの合計帯域幅よりも著しく小さい、非同期で読出しをリクエストするデータの複数のソースを有する読み出しリソースマネジメントシステムを示す図である。
【図2A】データ－プッシュアーキテクチャのブロック図である。
【図2B】二次元データ－プッシュアーキテクチャのブロック図である。
【図3】トークンリングアーキテクチャのブロック図である。
【図4A】アドレス－エンコーダおよびリセット－デコーダアーキテクチャを有する読み出しシステムのブロック図である。
【図4B】アドレス－エンコーダおよびリセット－デコーダアーキテクチャおよび追加的なデータバスを有する読み出しシステムのブロック図である。
【図5】アドレスイベント表現アーキテクチャに基づく通信を示すブロック図である。
【図6】読み出しマネジメントシステムの実施形態のブロック図である。
【図7】非同期読み出しリクエスタの第１の実施形態のブロック図である。
【図8】読み出しリクエスタの第２の実施形態の概略図である。
【図9A】異なるロジック状態を有する読み出しリクエスタの第３の実施形態の概略図である。
【図9B】チャネル読み出しフェーズのアクティビティを示す追加的な信号を有する読み出しリクエスタの第３の実施形態の概略図である。
【図10A】読み出しリクエスタの第４の実施形態の概略図である。
【図10B】読み出しリクエスタの第５の実施形態の概略図である。
【図11】読み出しリクエスタ波形を示すタイミング図である。
【図12】同期読み出しリクエスタの実施形態のブロック図である。
【図14A】アービトレーションセルの実施形態のブロック図である。
【図14C】本明細書において「アービトレーションセルタイプＩ」と呼ばれるアービトレーションセルの実施形態のブロック図である。
【図14D】本明細書において「アービトレーションセルタイプＩＩ」と呼ばれるアービトレーションセルの実施形態のブロック図である。
【図14E】本明細書において「アービトレーションセルタイプＩＩＩ」と呼ばれるアービトレーションセルの実施形態のブロック図である。
【図15】アドレスエンコーダの実施形態のブロック図である。
【図16A】アービトレーションセルのタイプおよびアドレスエンコーダの包含に依存するアービトレーションセルを表すシンボルを示す図である。
【図16B】アービトレーションセルのタイプおよびアドレスエンコーダの包含に依存するアービトレーションセルを表すシンボルを示す図である。
【図16C】アービトレーションセルのタイプおよびアドレスエンコーダの包含に依存するアービトレーションセルを表すシンボルを示す図である。
【図16D】アービトレーションセルのタイプおよびアドレスエンコーダの包含に依存するアービトレーションセルを表すシンボルを示す図である。
【図17A】ＰタイプステージおよびＮタイプステージアービトレーションセルの交互の構成のブロック図である。
【図17B】ＰタイプステージおよびＮタイプステージアービトレーションセルの交互の構成のブロック図である。
【図18】アドレスエンコーダを有するアービトレーションツリーの実施形態のブロック図である。
【図19A】Ｓｅｉｔｚアービタを示す図である。
【図19B】アービタタイプＩの実施形態を示す図である。
【図19C】アービタタイプＩＩの実施形態を示す図である。
【図19D】ブロッケージを受け得るアービタタイプＩＩＩの実施形態を示す図である。
【図19E】ブロッケージに対して免疫があるアービタタイプＩＩＩの実施形態を示す図である。
【図20A】ＮＡＮＤゲートおよびその真理値表を有するＳＲラッチを示す図である。
【図20B】ＮＡＮＤゲートおよびその真理値表を有するＳＲラッチを示す図である。
【図21A】ＮＯＲゲートおよび真理値表を有するＳＲラッチを示す図である。
【図21B】ＮＯＲゲートおよび真理値表を有するＳＲラッチを示す図である。
【図22A】インバータおよびバッファを使用して実行される準安定フィルタを示す図である。
【図22B】インバータおよびバッファを使用して実行される準安定フィルタを示す図である。
【図22C】インバータおよびバッファを使用して実行される準安定フィルタを示す図である。
【図22D】インバータおよびバッファを使用して実行される準安定フィルタを示す図である。
【図23A】複数の入力ＮＯＲおよびＮＡＮＤゲートを使用して実行される準安定フィルタを示す図である。
【図23B】複数の入力ＮＯＲおよびＮＡＮＤゲートを使用して実行される準安定フィルタを示す図である。
【図23C】ヒステリシスを有するインバータを使用して実行される準安定フィルタを示す図である。
【図23D】ヒステリシスを有するインバータを使用して実行される準安定フィルタを示す図である。
【図23E】フィードバックを有するインバータを使用して実行される準安定フィルタを示す図である。
【図23F】フィードバックを有するインバータを使用して実行される準安定フィルタを示す図である。
【図24A】整流子および真理値表の実施形態を示す図である。
【図24B】整流子および真理値表の実施形態を示す図である。
【図24C】整流子および真理値表の実施形態を示す図である。
【図24D】整流子および真理値表の実施形態を示す図である。
【図24E】整流子および真理値表の実施形態を示す図である。
【図24F】整流子および真理値表の実施形態を示す図である。
【図25A】トライステートバッファを使用して実行されるアドレスエンコーダの実施形態を示す図である。
【図25B】トライステートバッファを使用して実行されるアドレスエンコーダの実施形態を示す図である。
【図26A】トライステートインバータを使用して実行されるアドレスエンコーダの実施形態を示す図である。
【図26B】トライステートインバータを使用して実行されるアドレスエンコーダの実施形態を示す図である。
【図27】出力リクエスト状態に基づくアクノリッジの非同期生成を有する応答回路の実施形態を示す図である。
【図28】応答回路の実施形態を示す図である。
【図29】出力ペリフェリーの実施形態を示す図である。
【図30】シリアライザの第１の実施形態を示す図である。
【図32】プルアップ／プルダウンネットワークがデータ信号において使用されず、セトリングタイムが最大化されている、シリアライザの第２の実施形態を示す図である。
【図34】グループ化されたチャネルおよび空間的に分散させられたアービトレーションツリーを含む実施形態を示す図である。
【図35】独立したデータバスおよびアービトレーションツリーを含むグループ化されたチャネルを含む実施形態を示す図である。
【図36】データバス上の追加的なバッファリングステージを含む実施形態を示す図である。
【図37】本明細書に開示された１つまたは複数の実施形態による方法を実行するコンピューティングシステムの形式の例示的なマシンの少なくとも一部のブロック図である。
【発明を実施するための形態】
【0012】
図面における要素は、簡略さおよび明瞭さのために示されていることを理解されたい。商業的に実行可能な実施形態において有用または必要である一般的であるが十分に理解されている要素は、示された実施形態をより妨げられることなく見やすくするために示されていない。
【0013】
詳細な説明
データを収集または送信するデータ読み出しおよびコンピュータネットワークシステムは、リンクに関連した利用可能な帯域幅の最適な利用を図る。データ送信の１つのカテゴリは、データストリーミングレートを保証するように永久的に構成されたリンクを含み、これは、データが伝達されていないときでもリンクを確保することの代償として、レイテンシおよびデータ損失の実質的な減少につながる。別のカテゴリは、データのソースからの送信リクエストを受信すると構成されるリンクを含みまたはデータのソースは、チャネル占有率をプローブし、かつ別の同時発生するソースによってリンクが使用されていないことを確認した後、リンクの帯域幅を占めるかどうかを決定する。後者は、有限チャネル伝播速度によるデータリンクに関連したアイドル状態の誤検出のリスクがある。これは、２つ以上の離れたソースが、チャネルが空であることを検出した後に送信を開始するときに生じる場合がある。しかしながら、他のチャネルからの送信は、ビジー状態のこれらの離れたソースによる検出を許容するために、依然として、離れたソースに達しない場合がある。送信されたデータを損失することなくこのような状況に対処するために、ＩＥＥＥ ８０２．３に従って１０ＢＡＳＥ５および１０ＢＡＳＥ２イーサネット（登録商標）規格において使用されているもののような、衝突検出機構がネットワークシステムに組み込まれている。スイッチまたはデータ集線装置への送信のリクエストを送信しかつアクセスアクノリッジメントを受信するようにソースに命令することによって送信媒体アクセスの問題を解決することは、ハンドシェイキングプロトコルを利用する。このようなプロトコルの実行は、レイテンシを生じ、したがって、読み出しシステムにおける非効率を生じる。データのソースへのプライベートリンクを設定することまたはハンドシェイキングプロトコルを確立することは、コストが高く、しばしば、帯域幅の最適ではない割り当て、追加的なハードウェアおよび増大したレイテンシを必要とする。
データを収集または送信するデータ読み出しおよびコンピュータネットワークシステムは、リンクに関連した利用可能な帯域幅の最適な利用を図る。データ送信の１つのカテゴリは、データストリーミングレートを保証するように永久的に構成されたリンクを含み、これは、データが伝達されていないときでもリンクを確保することの代償として、レイテンシおよびデータ損失の実質的な減少につながる。別のカテゴリは、データのソースからの送信リクエストを受信すると構成されるリンクを含みまたはデータのソースは、チャネル占有率をプローブし、かつ別の同時発生するソースによってリンクが使用されていないことを確認した後、リンクの帯域幅を占めるかどうかを決定する。後者は、有限チャネル伝播速度によるデータリンクに関連したアイドル状態の誤検出のリスクがある。これは、２つ以上の離れたソースが、チャネルが空であることを検出した後に送信を開始するときに生じる場合がある。しかしながら、他のチャネルからの送信は、ビジー状態のこれらの離れたソースによる検出を許容するために、依然として、離れたソースに達しない場合がある。送信されたデータを損失することなくこのような状況に対処するために、ＩＥＥＥ ８０２．３に従って１０ＢＡＳＥ５および１０ＢＡＳＥ２イーサネット（登録商標）規格において使用されているもののような、衝突検出機構がネットワークシステムに組み込まれている。スイッチまたはデータ集線装置への送信のリクエストを送信しかつアクセスアクノリッジメントを受信するようにソースに命令することによって送信媒体アクセスの問題を解決することは、ハンドシェイキングプロトコルを利用する。このようなプロトコルの実行は、レイテンシを生じ、したがって、読み出しシステムにおける非効率を生じる。データのソースへのプライベートリンクを設定することまたはハンドシェイキングプロトコルを確立することは、コストが高く、しばしば、帯域幅の最適ではない割り当て、追加的なハードウェアおよび増大したレイテンシを必要とする。
【0014】
空間的に分散されたソースから効率的にデータをどのように収集するかを解決することは、インフィールド展開されたセンサに関連した分散型グリッド、ネットワーク上のコンピュータ、内容参照可能メモリにおけるセル、ニューロモルフィックチップにおけるチャネル、または一次（線）または二次（ピクセル化された）放射検出器における要素に関するかどうかにかかわらず同様の困難を生じる。これらの設備または機器は、一般的に、データの２つ以上のソースによって同時にデータを報告するという共通の特徴を共有しており、これは、受信機に関連したクロッキングに関して非同期であると見なされる場合がある。データ集中を使用してデータのソースを同期化することは、共通のタイムベースを分配することによって可能であるが、この目標を達成することは、より大きなコストがかかる。クロック信号を分配するための追加的なリンクは、より大きな電力損失を生じる。特に、連続するデータ送信イベント間にアイドル時間が存在するため、疎データがどのように送信されるかにかかわらず、クロックは広く分配される。
【0015】
図１に示されているように、複数のソースまたはチャネル１１から生じる疎データを収集するための効率的な読み出しシステム１０が開示されており、チャネル１１は非同期で動作する。各々のチャネル１１は、同時に送信するチャネル１１の順序がそれらの地理的位置とは独立しているように、中央データ取得システム１３にデータを最適に提供する。プロトコルおよびハードウェアアーキテクチャは、特定用途向け集積回路（ＡＳＩＣ）のために展開されており、ＡＳＩＣは、例えば、一次元または二次元マルチチャネル放射センサを読み出すために使用され、これらのセンサは、例えば、マイクロストリップまたはピクセル化された放射センサを使用して実行されている。
【0016】
読み出しシステム１０は、トークンパッシングスキームに代わるスキームを提供するが、読み出しチャネルの決定性順序、およびトークンパッシング経路の始点または終点におけるチャネルの位置に応じてこれらのチャネルにアクセスする際の多様な遅延など、そのスキームの欠点を示さない。読み出しシステム１０は、衝突が生じないこと、およびデータを送信するためにタイムスロットの割り当てに不足しているチャネルがないことを保証する。すなわち、読み出しリソースへのアクセスがチャネルのうちの１つまたは複数に不当にまたは絶え間なく拒否されるという状況は存在しない。この読み出しシステム１０の特性は、データリンクの共通の出力帯域幅１２が、同時に送信するとき、全てのチャネル１１の合計データ帯域幅よりも著しく小さいということである。
【0017】
一般的に、読み出しリソースマネジメントアーキテクチャは、以下のカテゴリに分類される。
【0018】
（１）データ－プッシュアーキテクチャ（ＤＰＡ）は、外部トリガを受信することなくチャネルからの有効なデータの読み出しサイクルを開始するデータドリブンアーキテクチャである。ＤＰＡは、特に、図２Ａに示されているものなどの単純なマルチチャネル用途に見られることができる。ＤＰＡは、非同期データを受信し、到着時間を記録し、共通のバスにおいてデータを順序付ける。これらの動作は以下のように行われる：粒子の堆積などのイベントの後、イベントが起こったチャネルに対応するヒットラインに、高ロジック状態が設定される。次いで、この情報は、記憶のためにバッファ１９へ送信される。バッファ１９は、チャネルリセット（ｃｒｓｔ）信号を生成し、この信号は、チャネル内のアナログ回路をリセットし、これにより、アナログ回路は、新たなイベントを検出するための準備状態になる。バッファ１９からの情報は、システムクロックによってＦＩＦＯ２０にストローブされ、後続の動作は、その後、線２８によって表されているように同期的であるのに対し、非同期データ線は、線３０によって表されている。イベントのタイムスタンプとして解釈されるカウンタ１８の値は、自己のＦＩＦＯ２１内へ同時にストローブされる。ＦＩＦＯ２０，２１は、データを損失する可能性を減じながら、チャネルが前のイベントを処理しているためにチャネルが新たなイベントを検出しないむだ時間を減じる。ＦＩＦＯ２１からの最も古い情報は、レジスタ２３に提供される。このデータは、現在の処理されたイベントと呼ばれ、これらのイベントが同じタイムスタンプで起こる場合、複数のイベントに関する情報を含むことができる。複数のイベントを取り扱うために、プライオリティエンコーダ、デコーダ、およびレジスタ２３におけるシングルビットリセットファンクションが使用される。これらのファンクションのうちの第１のものは、ロジックベクタにおいてアクティブビットを見つけ、アクティブビットをレジスタ２３に記憶し、最も有意なアクティブビットのポジションをバイナリ値に変換する。次いで、この値は、追加的なレジスタ（図示せず）にラッチされる。そのレジスタから、値は、バスコントロール２７によって、タイムスタンプと共に、出力ペリフェリー２５へ送信される。そこから、値は、外部システムへ送信される。レジスタ２３からの出力もｏｎｅ ｈｏｔコードにデコードされ、このｏｎｅ ｈｏｔコードは、１つのポジションにおけるアクティブビットを有するバイナリベクタである。アドレスのこのような表現は、次のヒットアドレスをエンコードおよび送信することができるようにレジスタ２３におけるビットをクリアするために使用される。もはやアクティブビットが存在しないならば、後続のデータがＦＩＦＯ２１から取得される。システムクロック１７との同期化は、バッファレジスタ１９またはＦＩＦＯ２０，２１内で行われる。ＤＰＡは、準安定状態を生じる可能性があり、その結果、システムクロック１７のエッジの近くで変化するチャネルからの非同期データによる無効なロジックレベルを生じる。これは、無効なタイムスタンプ割り当ておよび／またはデータ損失を生じる可能性がある。図２Ｂは、読み出し制御および行ロジックブロック３１へデータを提供する二次元入力アレイを有するＤＰＡの実行を示す。ＤＰＡの実用的な利点は、チャネルへのクロックの持続的な分配を必要としないことである。しかしながら、ＤＰＡは、以下の欠点を有する場合がある：
（ａ）バッファ、ＦＩＦＯおよびレジスタなどのパイプラインステージが、データを出力する際に遅延を生じる；
（ｂ）非同期ヒット信号を使用して同期読み出しをトリガしかつ同期データ（例えば、タイムスタンプ）をラッチすることによって生じる準安定状態；
（ｃ）有効なヒット信号を有するチャネルが、列が選択された後に見つけられるので、読み出しは、二次元アレイのために完全にデータドリブンではない；
（ｄ）複数のイベントが生じると、イベントは、他のセルよりも幾つかのセルを優先する固定されたプライオリティを使用して処理される。
（ａ）バッファ、ＦＩＦＯおよびレジスタなどのパイプラインステージが、データを出力する際に遅延を生じる；
（ｂ）非同期ヒット信号を使用して同期読み出しをトリガしかつ同期データ（例えば、タイムスタンプ）をラッチすることによって生じる準安定状態；
（ｃ）有効なヒット信号を有するチャネルが、列が選択された後に見つけられるので、読み出しは、二次元アレイのために完全にデータドリブンではない；
（ｄ）複数のイベントが生じると、イベントは、他のセルよりも幾つかのセルを優先する固定されたプライオリティを使用して処理される。
【0019】
（２）図３に示されているように、トークンリングアーキテクチャ（ＴＲＡ）３７は、読み出しポーリングアーキテクチャである。トークンは、チャネルのチェーン内へ噴射され、有効なデータを含むセルに達するまで１つのセルから別のセルへ移動させられる。有効なデータを有するセルは、データを出力するための十分な量の時間にわたってトークンを保持する。このセルの読み出しが完了した後、セルは、図３に示されているように、さらに伝播するためにトークンを解放する。信号３６は、トークンが、有効なデータ３８を有するセルを見つけるまでのトークンの経路を示す。次いで、読み出しが開始され、有効なデータ４１を有する別のセルは、次のサイクルを待つ。トークンが、トークンロジック３９において始まるならば、トークンのソースから離れて位置するチャネルは、高イベント強度の時間の間、トークンの不足を生じる場合がある。代替的に、トークンが、そのチャネルの読み出し後にチャネルから移動させられると、追加的なストロービングが、リングにおける全てのチャネルへ伝達される。したがって、チェーンの長さが重要である。なぜならば、この長さは、トークンがその送信先に達するために時間を必要とするため、どれだけ多くの合計読み出し時間スロットがデータセトリングのために利用可能であるかを決定するからである。この移動時間は、短いまたは長い可能性がある。チェーンが長すぎる場合、タイミング誤りのリスクが存在する。連続するセルへのトークンの前進をストローブする追加的なクロックは、チャネル全体に分配されることができる。しかしながら、追加的なクロックの存在は、電力消費を増大する。加えて、チェーンにおける最も遠いセルへのトークンの移動時間をカバーするための時間の割り当ておよびデータのためのセトリング時間は、このトークンパッシング読み出しアーキテクチャにおけるリンク帯域幅の準最適使用を生じる。
【0020】
（３）アドレス－エンコーダおよびリセット－デコーダ（ＡＥＲＤ）４２は、図４Ａに示されているデータドリブン読み出しアーキテクチャの一形式である。読み出されるデータをどのチャネルが含んでいるかをレポートし、レポートするための次のチャネルへ切り替えることは、アービトレーションツリー４４を使用して達成される。アービトレーションツリー４４は、実質的に同一のファンクションを有するブロックのカスケードを使用して実行される。カスケード化は、アービトレートされるチャネルの量を拡張するために使用される。アービトレーションツリー４４への２つのタイプの入力が存在する。第１のタイプの入力は、チャネルまたは空きチャネルに存在するデータを示すチャネルＳＴＡＴＥ信号４８を含む。第２のタイプの入力は、送信先チャネルに達したときにＲＥＳＥＴ５０信号としてデコードされるデータ取得サイドにおけるＳＥＬＥＣＴ信号５６を含む。アービトレーションツリー４４は、ＶＡＬＩＤ出力信号４６が取得されるまでＳＴＡＴＥ信号４８の伝播中にレポートすることが許容されたチャネルのアドレスをエンコードする。アービトレーションツリー４４は、反対方向において、すなわち、取得サイドからチャネルサイドへ、ＳＥＬＥＣＴ信号５６の伝播中にＲＥＳＥＴ５０信号を受信するチャネルもデコードする。ＳＥＬＥＣＴ信号５６は、ＶＡＬＩＤ信号４６がアクティブであるならば、クロック信号を使用して同期的に生成される。アービトレーションツリー４４の各々のブロックにおけるプライオリティエンコーダおよびリセットデコーダは、エンコードされたアドレスを有するチャネルを選択し、複数のチャネル占有の同時通知およびそれらのレポート準備の場合にリセット信号がどのチャネルへ送信されるかを選択するために使用される。ＳＥＬＥＣＴ信号５６がチャネルに達し、ＲＥＳＥＴ５０信号がその状態を変化させるとき、読み出しが開始される。ＲＥＳＥＴ５０信号がその初期状態に戻った後、チャネルとの通信は終了される。次いで、ＳＴＡＴＥフラグはクリアされ、アドレスは、アドレスバス５４においてもはや利用可能ではない。このダブルエッジスキームにより、次のチャネルへの切り替え前のむだ時間が可能であり、これは、バスを駆動するための利用可能時間を減じる。ＡＥＲＤセルにおけるタイミングは、ＳＥＬＥＣＴ信号の同じエッジにおける２つ以上のＲＥＳＥＴ入力における望ましくないグリッチ、ひいてはデータ損失を生じる場合がある。
【0021】
標準的なデータドリブンＡＥＲＤ実施形態において、より低いプライオリティのチャネルが読み出しを実行している間により高いプライオリティのチャネルが読み出しをリクエストすると、データの破損が生じる場合がある。この場合、チャネルを横断して分配される追加的なストローブ信号が、読み出しが開始する前に全てのチャネルにおいて状態をラッチするために使用される。しかしながら、この特徴を実行する際、アーキテクチャは、イベントドリブンではなく同期的になる。
【0022】
ＡＥＲＤシステムに余分なインチャネルロジック４５を追加することは、図４Ｂに示されているようにチャネルから追加的なデータを読み出す能力を提供する。このロジック４５は、ＲＥＳＥＴ信号における変化に応答してデータバスを駆動する。ＲＥＳＥＴ信号が初期状態に戻った後、チャネルにおけるバッファが無効化される。実際には、データバスにおけるデータは、アドレスバスにおけるアドレスと同時に利用可能である。
【0023】
（４）アドレスイベント表現（ＡＥＲ）６０は、図５に示されている非同期アービトレーションツリー６０に基づくデータドリブンアーキテクチャである。このアーキテクチャは、主に、データリンクにおいて出現するそのアドレスとして表現されるセルアクティビティに集中する。チャネル内の各々のイベントは、リクエストを生成する。このリクエストに応答して、アクノリッジが生成され、リクエストするセルのアドレスが送信される。ＡＥＲの顕著な特徴のうちの１つは、チャネルまたはそのアドレスからのデータの出力を有効化するアクノリッジが、リクエストに基づいて自動的に生成されるということである。通信をリクエストするチャネルの数にかかわらず、リンクにおける衝突を回避するために任意の与えられた時間においてこれらのチャネルのうちの１つのみがアクティブである。外部システムとの通信は、クロックによって同期化されておらず、ハンドシェイキングインターフェースを必要とする。これらの特徴は、ＡＥＲを特定用途のみに適したものにし、よりユニバーサルな取得システムの使用を制限する。
【0024】
本明細書に開示された読み出しシステムの実施形態は、一次元構造、二次元構造および／または任意の他の形式で配置されることができる複数のデータソースからのデータの効率的な送信のために適応されている。これらの実施形態は、ストリップおよびピクセル放射検出器の統合された読み出しに、ならびにニューロモルフィックまたはその他のイベントドリブン処理回路を構築するために有利である改良および特徴を有している。これらの実施形態は、さらに、アクティブなチャネルアドレスにとどまらず追加的なデータを送信し、共通のデータバスへアクセスするチャネルの衝突を防止する信頼できる機構を提供することを可能にする。同期データ取得システムへのインターフェースも提供される。読み出しシステム７０の実施形態のブロック図が、図６に示されている。読み出しシステム７０は、チャネル内に異なるユニットを有する様々な用途において使用することができる。これらの機能的ユニットへのユニバーサルインターフェースは、入力データの異なるソースおよびタイプに適応するために提供されている。ユニバーサルインターフェースは、以下の信号を含む。
【0025】
（１）ａｉｎ７２は、チャネルのアナログユニットからの処理の結果を含む、インチャネルロジック７６への１つまたは複数の接続の形式のアナログ入力を表す。
【0026】
（２）ｄｉｎ７４は、チャネルのデジタルユニットからの処理の結果を含む、信号入力を有するインチャネルロジック７６への１つまたは複数の接続の形式のデジタルデータ入力を表す。
【0027】
（３）ｃｆｇ７８は、インチャネルロジック７６の動作モードを指定する１つまたは複数の接続の形式の構成入力を表す。
【0028】
（４）ｒｄｙ８０は、準備フラグであり、準備フラグは、チャネルユニットがデータの処理を終了した後に設定され、その後、読み出しリクエストがチャネルから送信される。
【0029】
クロック（ｃｌｋ）８２の外部ソースは、取得システムまたはオンチップクロックリソースから始まっている。出力信号は、デジタル（ｄｏｕｔ）８４およびアナログ（ａｏｕｔ）１００を含む。
【0030】
読み出しシステム７０の機能的ブロックは、以下を含む。
（１）インチャネル読み出しロジック７６は、全てのチャネルに存在する。インチャネルロジック７６の主要な機能は、チャネルからのデータが読み出しを要求するとき（例えば、インチャネル処理の後にデータが準備されているとき）信号を送るリクエストを発出することである。読み出しは、読み出しチャネルのアドレス識別子、信号の到着時間、信号の振幅、および／または任意の他の処理結果など、チャネルによって生成される任意のタイプの個々のもしくは組み合わされたアナログまたはデジタル情報を含むことができる。読み出しをリクエストすることは、ｒｅｑ信号８６をアクティブ化することによって達成される。読み出しリクエストが発せられた後、インチャネルロジック７６は、アクノリッジトークンを待ち、その到着は、データバス８８の使用が許可されたことを示す。アクノリッジトークンは、ａｃｋライン９０における変化としてインチャネルロジック７６によって検出可能である。
（１）インチャネル読み出しロジック７６は、全てのチャネルに存在する。インチャネルロジック７６の主要な機能は、チャネルからのデータが読み出しを要求するとき（例えば、インチャネル処理の後にデータが準備されているとき）信号を送るリクエストを発出することである。読み出しは、読み出しチャネルのアドレス識別子、信号の到着時間、信号の振幅、および／または任意の他の処理結果など、チャネルによって生成される任意のタイプの個々のもしくは組み合わされたアナログまたはデジタル情報を含むことができる。読み出しをリクエストすることは、ｒｅｑ信号８６をアクティブ化することによって達成される。読み出しリクエストが発せられた後、インチャネルロジック７６は、アクノリッジトークンを待ち、その到着は、データバス８８の使用が許可されたことを示す。アクノリッジトークンは、ａｃｋライン９０における変化としてインチャネルロジック７６によって検出可能である。
【0031】
（２）アービトレーションツリー９２は、どのチャネルにアクノリッジトークンが方向付けられるかを決定する。インチャネルロジック７６へのインターフェースは、ツリーの底部に配置されている。ツリーの上部において、全てのチャネルリクエストの論理和であるｒｑｏ信号が利用可能である。アクノリッジ入力ａｃｋｉも、ツリーの上部に配置されている。アービトレーションツリー９２の決定は、新たな読み出しリクエストおよびこれらのリクエストが既に到着した順序に関する記憶された情報に基づいてなされる。システム内のチャネルの量およびそれらのグループ化に応じて、アービトレーションツリー９２は、複数のステージを含んでよく、各々のステージは、複数の２入力（読み出しリクエストのための）アービトレーションセルから構成されていてよい。各々のアービトレーションセルは、その入力およびリクエストの起源に関する情報をモニタする。後続のリクエストは、前のリクエストが取り下げられるまで待機する。
【0032】
（３）応答回路９４は、ａｃｋｉ信号を生成し、読み出しをリクエストするチャネルへの分配のためにこれらのアクノリッジをアービトレーションツリー９２に供給する。主題のアーキテクチャにおいて、アクノリッジは、ラインにおけるロジック状態が、リセット後の状態であるデフォルト状態からアクティブ状態へ変化することを示す。デフォルト状態は、入力クロックｃｌｋのデューティサイクルに依存する固定されたライフタイムを有するトークンとして考慮することができる。チャネルにトークンが配信されると、アクションがトリガされる。しかしながら、トークンマネジメントは、トークンリングアーキテクチャにおけるものとは異なる。ＴＲＡにおいて、トークンは、第１のリクエストチャネルを見つけるというタスクを有するチャネルチェーン内へ注入される。しかしながら、主題のアーキテクチャにおいて、チャネルへのパスがアービトレーションツリー９２によって設定されるまで、トークンは、アービトレーションツリー９２の上部において待機する。次いで、トークンは、選択されたチャネルへ分配されるか、またはそのライフタイムの間にパスが利用可能でないならば、トークンは失効する。
【0033】
（４）出力ペリフェリー９６は、データバスおよびアドレスバスからの入力データを、外部取得システムと通信するためのチップインターフェースおよび制御ブロックによって使用される適切な出力フォーマットに変換する同期ブロックである。フィーマットは、ビットの連続的な流れを含むことができる。データおよびアドレスバスは、別々であることができるまたは１つのバスとして構成することができ、この１つのバスにデータおよび／またはアドレスを多重化することができる。
【0034】
（５）データバス８８は、プルアップ－プルダウンネットワークを使用して、デフォルトでアイドル状態において駆動されるチャネルのデジタルライン全体で共有される。これらのラインは、チャネルから出力ペリフェリー９６へのデータ送信のために使用される。選択されたチャネルからの読み出しが始まった後、チャネル内のトライステートバッファは、プルアップ／プルダウンネットワークによって設定されたデータバスアイドル状態をトライステートバッファからのデータでオーバーライドする。
【0035】
（６）アナログバス１００は、チャネルライン全体で共有されている。アナログバス１００は、チャネルからアナログ処理ブロック（図示せず）へのアナログ値送信のために使用される。
【0036】
（７）アドレスバス９８は、アービトレーションツリー９２内のトライステートバッファを使用してチャネルデジタルライン全体で共有されており、アービトレーションツリー９２において、確立されたアクノリッジパスを有するチャネルのアドレスが生成される。代替的に、現在の読み出しチャネルのアドレスが形成され、読み出しのために選択されたチャネルから直接にデータバスにおいて送信される。アドレスバスが選択的であることに留意されたい。
【0037】
（８）プルダウン／プルアップネットワーク１０２は、読み出しの間にデータバスを駆動するトライステートバッファのうちいずれも、例えば、読み出しリクエストがいずれのチャネルによっても発せられていないことによりアクティブでないとき、またはリクエストするチャネルがアクノリッジトークンを待機しているとき、データバス８８においてデフォルト値を設定するために使用される。ネットワーク１０２は、バスラインとパワーラインのうちの１つとの間に接続されたデジタルバッファまたはレジスタを使用して実行されている。いずれの場合においても、チャネル内に配置されたバッファは、ネットワーク１０２によって設定された論理状態をオーバーライドするように設計されている。このロジック状態をオーバーライドするために、より大きな駆動強度を有するバッファが使用される。
【0038】
読み出しシステム７０は、以下のスキームに従って動作する。
（１）チャネルは、独立して動作し、概して、同期化されない。チャネルのうちのいずれかが、共有されたリソースの使用を要求すると、当該チャネルは、その準備信号をアクティブ化する。インチャネルロジック内の読み出しリクエストフラグは、その結果、アクティブ化される。この動作は、完全に非同期であることができ、これは、読み出しリクエストフラグが、クロックにかかわらず任意の瞬間にアクティブに設定されることができることを意味する。
（１）チャネルは、独立して動作し、概して、同期化されない。チャネルのうちのいずれかが、共有されたリソースの使用を要求すると、当該チャネルは、その準備信号をアクティブ化する。インチャネルロジック内の読み出しリクエストフラグは、その結果、アクティブ化される。この動作は、完全に非同期であることができ、これは、読み出しリクエストフラグが、クロックにかかわらず任意の瞬間にアクティブに設定されることができることを意味する。
【0039】
（２）リクエストは、アービトレーションツリー９２内の複数のステージを通って、ｒｑｏ出力１１０までアービトレーションツリー９２を伝播させられる。このプロセスの間、アクノリッジ信号を方向付けるためのパスは、各々のアービトレーションセル内のロジックによって確立される。２つの読み出しリクエストが同じアービトレーションセルに到達すると、アクノリッジ信号のためのパスは、読み出しリクエストのうちの１つのみのために確立され、この決定は、読み出しリクエスト到着の順序に基づく。このアクションは、アービトレーションプロセスと呼ばれ、アービトレーションセルにおける「Ｓｅｉｔｚアービタ」と呼ばれるセルを含むロジックブロックによって実行される。実質的に同時の読み出しリクエスト信号の結果、この順序を決定することが困難であるならば、アービトレーション決定は、無期限に遅延する可能性がある。アービトレーションが完了した後、読み出しリクエストは、次のステージへ伝播される。
【0040】
（３）アービトレーションプロセスにおいて生じたリクエスト１０４のソースに関する情報は、アービトレーションツリー９２から得られ、使用されているならば、アドレスバス９８において読み出すために利用可能である。アドレスバスを有さない変形例において、アドレスは、チャネル内で生成され、データバスにおいて移動させられてよい。
【0041】
（４）その間、アービトレーションプロセスから独立して機能する応答回路は、クロック信号ｃｌｋ８２に基づいてアクノリッジトークンを生成する。トークンは、アービトレーションツリー９２のアクノリッジ入力において同期的に利用可能であり、固定された持続時間を有する。トークン間の時間は、データバスを駆動しかつデータを出力ペリフェリー９６へ送信するためのチャネルにおけるバッファのための最小保証時間を表す。
【0042】
（５）読み出しリクエストがアービトレーションツリー９２の上部に到達するや否や、アクノリッジパスは完了し、トークンは、利用可能であるならば、リクエスタへ再び分配される。トークンが利用可能でないならば、アービトレーションツリー９２は、新たなトークンの生成を待つ。
【0043】
（６）トークンが再びセルに到達したとき、読み出しプロセスが開始する。全てのトークンは、アービトレーションツリー９２の上部において同じ初期持続時間を有するが、チャネルからの単一の読み出しの持続時間は変化することができる。これは、トークンがどのように生成されるか、およびバスへのアクセスを終了する１つのチャネルから、バスへのアクセスを取得する別のチャネルへトークンがどのように移動させられるかによって生じる。この時間は、実際のトークンが生成される前にトークンのためのパスが既に確立されているときに最大化され、読み出しリクエストが遅れて来るときに最小化される。後者の場合、アービトレーションツリー９２を通る読み出しリクエストの伝播およびアクノリッジパスの設定は、基本的に、関連するトークンの期限切れと競合する。しかしながら、セル読み出しロジックは、アクノリッジラインにおける論理レベルよりもイベント（例えば、トークンの到着）に対して敏感であり、したがって、トークンの持続時間を変化させることは問題ではない。
【0044】
（７）インチャネルロジック７６は、１つの読み出しリクエストに応答して少なくとも１つの読み出しサイクルを取り扱うように構成されていてよい。このプロセスは、全体の読み出しを連続する読み出しフェーズに分割するので、「読み出しフェーズ」と呼ばれる。各々の読み出しフェーズにおいて、異なるデータをデータバスにおいて駆動することができる。これにより、バスの幅が減じられるまたはバスを再構成してチャネルからの異なるデータセットを読み出すことができる。後者は、構成（ｃｆｇ）ビットを使用して選択された様々な構成によって達成される。構成は、動作中に動的に選択可能である。
【0045】
（８）インチャネルロジック７６内の読み出し信号（ｒｄｏ）は、どの読み出しフェーズがアクティブであるかを区別するために使用される単一ビットまたはマルチビットロジックベクタであってよい。ｏｎｅ－ｈｏｔエンコーディングがこの目的のために使用され、これは、一度にｒｄｏロジックベクタの１ビットのみがアクティブであることを意味する。リクエストが発出された後、第１のトークンの到着時にｒｄｏの第１のビットが設定される。次いで、このビットは、トライステートバッファのバンクおよび／または送信ゲートバンクを有効化するために使用される。ゲートのバンクを使用する代わりに、前にアクティブ化されたゲートへ送信されるデータ間で選択するために、マルチプレクサを追加することができる。データの次のセットは、次のｒｄｏビットセットと共に送信される。このように、各々の読み出しフェーズの間、異なるデータをチャネルから送信することができる。
【0046】
（９）この時間の間、読み出しリクエストは保持されるので、最後の読み出しフェーズが終了するまで、チャネルへのアクノリッジパスは切り離されない。その結果、各々の新たに生成されたトークンは、即座にさらに同じチャネルへ共有される。各々のトークンが到着した後、新たな読み出しフェーズが開始される。最後のフェーズが処理された後、後続のトークンは、インチャネルロジックのためのリセット手順を開始し、リクエストフラグはクリアされる。このプロセスは、アクノリッジのためのパスを切断する。
【0047】
（１０）他のチャネルからの保留中のリクエストが存在する場合、全ての必要なアービトレーションが実行されるや否や新たなパスが確立される。チャネルのインチャネルロジック７６をリセットするために前に使用されたトークンは、当該トークンが依然として有効であるならば、再利用され、新たなチャネルへ送信されることができる。この特徴は、異なるチャネルからの読み出しの間の浪費時間を有利に防止する。
【0048】
（１１）プルアップ／プルダウントランジスタネットワーク１０２は、チャネルのいずれにおいてもアクティブな読み出しが存在しないとき、選択されたデフォルト値へデータバス８８および／またはアドレスバス９８を駆動するために使用される。このデフォルトデータパターンを選択するための好ましい技術は、いかなる可能な実際のデータとも異なるデフォルトパターンを形成することである。加えて、デフォルトパターンは、データがさらにシリアルに、ＤＣバランシングエンコーディングなしで送信される場合には、直流（ＤＣ）バランスを既に提供している必要がある。
【0049】
（１２）データバス８８またはアドレスバス９８におけるデータのソースにかかわらず、データは、クロック信号ｃｌｋ８２によって出力ペリフェリー９６内にラッチされる。データのラッチングは、データ取得システムと読み出しを同期化させる。データは、各々の新たなトークンの生成前にまたはデータが安定している限りラッチされ、これにより、各々のトークンのためのラッチされたデータの新たなセットを生じる。データは、シリアルに送信することができる。シリアライゼーションクロックは、シリアライゼーションクロックを適切に分割することによって読み出しトークンを生成するために使用される。
【0050】
（１３）分割比は、一回でデータバス８８およびアドレスバス９８上の出力ペリフェリー９６において取得されるビットの量数およびシリアライゼーション速度に一致するための出力シリアルリンクの量から導き出される。
【0051】
（１４）アナログ値は、チャネルによって提供されるならば、アナログ出力ペリフェリー（例えば、アナログ－デジタル変換のための）においてさらなる処理のためにサンプリングされるまたはラッチされたデジタルデータと並列の外部処理システムへ送信されるための準備としてバッファされる。
【0052】
上記の記載に基づいて、開示されたシステムの特徴は、以下を含む。
（１）ＤＰＡと比較して、データを破壊する可能性がある準安定状態発生のリスクが全くまたは実質的に存在しない。ＤＰＡにおいて行われるようにシステムクロックを使用して非同期データをラッチするのではなく、アービトレーションツリー９２の形式でクロックグレーティング構造が有効に存在する。これは、実行されているアクションの順序によりデータが既に安定している場合にラッチングが実行されることを保証する。
（１）ＤＰＡと比較して、データを破壊する可能性がある準安定状態発生のリスクが全くまたは実質的に存在しない。ＤＰＡにおいて行われるようにシステムクロックを使用して非同期データをラッチするのではなく、アービトレーションツリー９２の形式でクロックグレーティング構造が有効に存在する。これは、実行されているアクションの順序によりデータが既に安定している場合にラッチングが実行されることを保証する。
【0053】
（２）パイプラインステージによって生じる遅延は全くまたは実質的に存在しない。チャネルに記憶されたデータは、共有されたデータバスの使用が許可された後、出力ペリフェリーへの直接パスを有する。アービトレーションプロセスは完全に非同期でもあり、これにより、ステージからステージへ流れる信号は、追加のバッファリングを必要とせず、アービトレーションツリー９２の構築は、ツリー９２の上部から各々のチャネルへの、ゲートの量としてカウントされる距離が同じであることを保証する。
【0054】
（３）チャネルにおける分配されたクロックを使用して直接的な同期化は実行されず、これは、スペースおよび電力を節約する。同期化は、データのための時間窓を生じるために同期して生成される、固定されたトークン持続時間に基づく。前のトークンの失効と後続のトークンの生成との間の時間は、チャネルからのデータをフェッチするための十分な持続時間を保証するために使用される。この時間の間、データセトリング時間が保証され、データは、次のトークンが生成されようとするときに安全にラッチされる。
【0055】
（４）ポーリングは存在せず、読み出しリクエストは、チャネルにおけるイベントのレジストレーションによってトリガされ、これにより、システムをイベントドリブンにしている。
【0056】
（５）チャネルによってアクノリッジトークンを受信する遅延時間における変化は、アービトレーションツリー９２のバイナリツリートポロジーにより最小化される。
【0057】
（６）少なくとも１つのチャネルが読み出しをリクエストしているがデフォルトデータが送信されるときの、タイムスロットを逃すリスクは排除される。なぜならば、トークンは、ツリー９２の上部において、伝播されるリクエストを待つことができるからである。リクエストの送信がアクティブトークンに対して遅すぎるので、セルによって見られるアクノリッジトークンが短すぎて読み出しをトリガすることができないという稀な状況が存在する。しかしながら、このような状況はシステムの動作を妨害しない。チャネルは、次の利用可能なトークンを待ち、デフォルトデータを取得システムに送信することによって同期化は維持される。
【0058】
（７）到来する新たな読み出しリクエストとアクティブチャネル読み出しとの間の競合は、どちらのリクエストが最初であったかを決定しかつこの情報を記憶するアービトレーションツリー９２により排除される。これは、アービトレーションのためにメモリブロックが割り当てられないＡＥＲＤアーキテクチャと比較して、実質的により有利である。
【0059】
（８）リクエストは各々のアービトレーションツリー９２までの到着時間によって順序付けられるため優先順位付けは存在せず、リクエストが満たされたときにだけ、次のリクエストがアクノリッジパスを再ルーティングする。
【0060】
（９）確立されると、対応するリクエストがクリアされるまでアクノリッジパスは持続する。この特徴は、新たなトークンの持続的な生成に関連して、読み出しフェージング回路を容易にする。なぜならば、１つだけのリクエストに応答して複数のトークンをチャネルへ供給することができるからである。
【0061】
（１０）トークンの生成は取得クロックと厳密に接続されているので、追加的な同期化の必要性は存在せず、したがって、システムは、例えば外部システムによって提供される単一のクロック信号に基づいて動作することができる。このクロックの全ての期間は、送信のために使用される。
【0062】
読み出しサイクルは、実行されている動作に続いて、準備信号８０が設定されるセルにおいて開始する。準備信号８０は、アクティブ化され、結果として生じるデータ（デジタル７４および／またはアナログ７２）と一緒にインチャネルロジック７６へ供給される。チャネルからのデータが出力ペリフェリーにおいてラッチされると、読み出しサイクルは完了する。インチャネルロジック７６における主要なブロックは、図７により詳細に示されている読み出しリクエスタ１１２である。
【0063】
準備（ｒｄｙ）信号は制御装置をトリガし、次いで、制御装置は読み出しリクエスト８６を発出する。このリクエストは、完了（ｄｎｅ）１２２信号がもはやアクティブでなくなるまで保持される。この特徴は、複数のアクノリッジトークンが１つずつ読み出しリクエスタへ分配されることを可能にする。同時に、アクティブ（ａｃｔ）１１６フラグが設定され、その結果、読み出しフェーザ１１８は初期状態からアーム状態へ移行する。この新たな状態において、読み出しフェーザ１１８は、ａｃｋライン９０における変化に感応する。制御装置は、構成（ｃｆｇ）ビットのうちの１つを使用することによって無効化することもできる。この場合、リクエストは発出されず、これは、チャネルからの読み出しを有効にブロックする。トークンがチャネルに到着すると、読み出しフェーザ１１８によってビットのうちの１つを読み出し（ｒｄｏ）ベクタ１０８において設定することによって、第１の読み出しフェーズが開始される。読み出しリクエスタ１１２に到着する各々の新たなトークンは、構成によって設定されている位置に達するまでｒｄｏロジックベクタ１０８のアクティブビットの位置を１つだけシフトさせることができる。次いで、終了フラグ１２０が設定され、完了インジケータブロックがアームされる。読み出しリクエスタ１１２は、完了（ｄｏｎｅ）信号１２２をトリガするためにもう１つのトークンを待ち、この信号は、次いで、制御装置１１４へフィードバックされ、ｒｅｑ信号８６およびａｃｔ信号１１６が非アクティブ化される。リセットがクリアされた後、チャネルへのアクノリッジパスが切断される。読み出しフェーザ１１８は、リセットされるアクト信号１１６に応答して初期状態に入り、この状態において、読み出しベクタ１０８におけるアクティブビットは存在しない。
【0064】
一般的に、トークンの受信からアクノリッジパスの切断までのプロセスは、トークン持続時間よりも大幅に短く、したがって、プロセスが終了したとき、トークンは依然としてアクティブであり、別のセルへ再分配されることができる。これにより、トークンの存続時間に２つの動作を行うことができ、そのうちいずれも、同時動作によって悪影響を受けない。
【0065】
したがって、読み出しリクエスタ１１２へのアクティブなトークンの分配に続く読み出しリクエスタ１１２によって実行される２つの機能は、以下を含む。
【0066】
（１）読み出しフェーズ開始において、到着するトークンは、新たなトークンが出現するまで持続する新たな読み出しフェーズを開始する。
【0067】
（２）リセット開始において、新たな読み出しは開始されない。リセット動作は、依然として有効なトークンを、存在するならば別の要求するチャネルへ再分配するために可能な限り多くの時間を許容するように即座に実行される。
【0068】
読み出しリクエスタ１２４の実施形態が図８に示されており、この場合、追加のｒｓｔ信号９１がグローバルリセット信号として使用される。アクティブリクエストは、ｒｅｑ信号８６における高ロジック状態によって示されている。トークンは、ａｃｋ９０のロジック状態が低いときにアクティブであり、ｒｄｏ信号１０８のビットは、そのビットが低いときにアクティブである。幾つかの用途は、異なるアクティブロジック状態を使用するので、読み出しリクエスタの代替的な実施形態１２６は、図９に示されているように実行される。この場合、ｒｑｏ、ａｃｋおよびｒｄｏ信号のためのアクティブロジック状態は、それぞれ低い、高い、高いである。
【0069】
読み出しフェーズの最大量は、読み出しフェーザ１１８内のチェーンにおけるフリップフロップの量を増減させることによって調整される。したがって、図９Ａに示されたフリップフロップ１３０およびゲート１３２の量は、図１０Ａおよび図１０Ｂに示されているように増減させることができる。動作のモードは、以下の仮定に基づいて図１１に示されている例示的な波形を使用して示されている：
（１）ａｃｋｉ、ａｃｋ、ｒｅｑおよびｒｄｏは、それらのロジックレベルが高いときにアクティブである。
（１）ａｃｋｉ、ａｃｋ、ｒｅｑおよびｒｄｏは、それらのロジックレベルが高いときにアクティブである。
【0070】
（２）ｄｎｅは、そのロジックレベルが低いときにアクティブである。
（３）最大で２つの読み出しフェーズが存在し、構成ビットｃｇｆｌは、２つのフェーズのうちの１つを選択するために使用される。
（３）最大で２つの読み出しフェーズが存在し、構成ビットｃｇｆｌは、２つのフェーズのうちの１つを選択するために使用される。
【0071】
（４）２つのチャネルが観察される。
図１１に示された波形に基づいて、以下の特徴が示される：
（１）チャネルロジックにおけるアクションは、アクティブトークンがチャネルに到達したときにトリガされる。アービトレーションツリーの上部におけるアクティブトークンは、ａｃｋｉラインにおけるロジック状態のうちの１つによって表されている。示された例において、アクティブトークンは、高い状態である。チャネルにおけるトークンの到着は、チャネルのａｃｋ入力における状態変化によって表されており、このイベントは、矢印１３１によって図１１に示された一連の矢印１－１Ａ－１Ｂ、２－２Ａ－２Ｂ、３－３Ａ－３Ｂ、３－３Ｄ－３Ｅ、４－４Ａ－４Ｂによって示されたインチャネルロジックにおけるアクションをトリガする。
図１１に示された波形に基づいて、以下の特徴が示される：
（１）チャネルロジックにおけるアクションは、アクティブトークンがチャネルに到達したときにトリガされる。アービトレーションツリーの上部におけるアクティブトークンは、ａｃｋｉラインにおけるロジック状態のうちの１つによって表されている。示された例において、アクティブトークンは、高い状態である。チャネルにおけるトークンの到着は、チャネルのａｃｋ入力における状態変化によって表されており、このイベントは、矢印１３１によって図１１に示された一連の矢印１－１Ａ－１Ｂ、２－２Ａ－２Ｂ、３－３Ａ－３Ｂ、３－３Ｄ－３Ｅ、４－４Ａ－４Ｂによって示されたインチャネルロジックにおけるアクションをトリガする。
【0072】
（２）ａｃｋｉデューティサイクル、フリップフロップ遅延およびアービトレーションツリー伝播時間に基づいて、最小読み出しフェーズ時間が決定される。
【0073】
（３）リセット状態の後、アクティブトークンは、矢印１３１によって図１１に示された一連の矢印３－３Ａ－３Ｂ－３Ｃ－３Ｄ－３Ｅによって示されているように別のチャネルへ再分配される。
【0074】
開示された実施形態のうちの１つまたは複数において、ａｃｋｉ信号のデューティサイクルは、読み出しフェーズ時間を最大限に延長させるように選択可能である。その結果、すぐ上の特徴（３）に基づく再分配は、データバスにおける衝突のリスクなしに生じる。従来のアーキテクチャは、アクノリッジ信号の２つのエッジがアービトレーションツリーへ提供されることを要求する。例えば、チャネルは、アクノリッジ信号の立ち下がりエッジにおいて選択され、立ち上がりエッジにおいて無効化される。読み出しシステムのこのような挙動は、前もって、アクノリッジ信号の高い状態の持続時間によってデータバスにおけるデータのセトリング時間を制限する場合がある。これらの実行は、アクノリッジ信号の最小デューティサイクル、ひいては高いロジック状態と低いロジック状態との比にさらなる制限も課す。なぜならば、高い状態の持続時間は、追加の機能を実行するために十分に長いことが要求されるからである。
【0075】
読み出しリクエスタブロックから、追加のｒｄａ（いずれかの読み出し）信号は、図９Ｂに示されているように、読み出しフェーザにおける第１のフリップフロップからの出力として導出される。ｒｄａ信号１３５，１３３は、どの読み出しフェーズが現在アクティブであるかにかかわらずチャネルからの読み出しが生じていることのインジケータとして使用される。ｒｄａ信号は、追加のロジック構造を追加する必要なしに、実質的に全ての読み出し信号の論理和である。
【0076】
開示された実施形態の利点は、さらに、ｃｌｋ信号１３２が追加されている図１２および図１３に示された分配されたクロック１３０を有する同期的読み出しリクエスタによって示されている。ｃｌｋ信号１３２は、アービトレーションツリーの上部からのａｃｋｉ信号と同じソースを有するが、これらの実施形態において、チャネルへ直接に分配され、これにより、アービトレーションツリーを省略している。この実施形態１３０において、アクノリッジ信号は、２つの機能を有さず、これは、リセットが、トークンによって開始されるのではなく、むしろｃｌｋ信号１３２はリセットフェーズを開始するために使用されることを意味する。加えて、リクエスト信号１３４は、ｃｌｋ信号１３２のエッジに設定される。これらの修正は、アービトレーションツリーの上部におけるｒｄｏ信号１３６をａｃｋｉ信号に関して同期させる。したがって、空データと有効データとの区別は、プルアップ／プルダウンネットワークを使用することによってではなく、ｒｄｏ信号１３６に基づいて行うことができる。しかしながら、クロック分配は実行される必要があり、これは、ルーティングプロセスに複雑さを追加し、より大きな電力消費を生じる。既定のタイミング関係を有する信号ではなく、ｃｌｋ信号１３２をトリガとして使用することも、準安定性を生じる可能性がある。この実施形態１３０は、同期化がインチャネルロジックレベルにおいて行われるため、イベントドリブンパラダイムからの逸脱を表すが、上述の非同期読み出しリクエスタの場合には当てはまらない。
【0077】
読み出しリクエスタに加え、インチャネルロジックは、マルチプレクサに関連して使用される送信ゲートおよび／またはトライステートバッファを含む。その結果、データバスを駆動するためにデータを選択するための２つの技術は、以下のとおりである：
（１）トライステートバッファ／送信ゲートの複数のバンクを使用し、その各々のバンクは、データおよび／またはアナログバスに接続されており、与えられた時点においてバンクのうち１つのみがアクティブであるかまたはいずれのバンクもアクティブではなく、アクティブ化は、ｒｄｏ１３６ベクタビットを使用して実行される。
（１）トライステートバッファ／送信ゲートの複数のバンクを使用し、その各々のバンクは、データおよび／またはアナログバスに接続されており、与えられた時点においてバンクのうち１つのみがアクティブであるかまたはいずれのバンクもアクティブではなく、アクティブ化は、ｒｄｏ１３６ベクタビットを使用して実行される。
【0078】
（２）トライステートバッファ／送信ゲートの１つのバンクおよびマルチプレクサを使用し、マルチプレクサは、セルからの入力データと、与えられた時点に送信されるデータを選択するバッファとの間のｒｄｏベクタ１３６によって制御される。
【0079】
リクエスト信号１３４がアクティブ化された後、関連するリクエストがアービトレーションツリーに提供され、それに続いて、アービトレーションプロセスが生じる。これにより、トークンがチャネルへ分配される。アービトレーションツリーは、図１４Ａに示されているように、アービトレーションセルと呼ばれるブロックを使用して実行される。具体的には、本明細書では図１４Ｂにおいて「アービトレーションセルタイプ０」と呼ばれる単純なアービトレーションセルは、（読み出し）リクエスト信号１５２を受信すると、リクエスト信号のうちの１つを選択し、受け入れられたリクエストが来た方向においてアービトレーションツリーのさらに下流である、アービトレーションツリーにおける上のセルからこのセルに到達するアクノリッジ信号１６０をルート付けする。ルーティングは、アクノリッジ信号を基本的にゲーティングすること（すなわち、アクノリッジゲーティング）によって実行される。これは、ツリーの上部から、リクエストするチャネルが配置されているツリーの底部へのアクノリッジトークンのための連続的なパスを生じる。アクノリッジゲーティングは、本明細書では整流子１５８と呼ばれるロジックブロックにおいて実行され、アービトレーションセル１５０内で生成される許可信号１５４（例えば、ｇｎｔ０、ｇｎｔ１）を使用して実行される。これらの許可信号は、アービタ１５６によって生成される。
【0080】
アービトレーションセル１５０は、以下のように２つのブロックを含む。
（１）Ｓｅｉｔｚアービタ１５６は、ｒｅｑ（リクエスト）信号１５２のいずれが最初に到着したかを決定し、相互に排他的である対応するｇｎｔ（許可）信号１５４をアクティブ化する。すなわち、ｇｎｔ（許可）信号１５４のうちの１つのみが、どの時点でもアクティブである。
（１）Ｓｅｉｔｚアービタ１５６は、ｒｅｑ（リクエスト）信号１５２のいずれが最初に到着したかを決定し、相互に排他的である対応するｇｎｔ（許可）信号１５４をアクティブ化する。すなわち、ｇｎｔ（許可）信号１５４のうちの１つのみが、どの時点でもアクティブである。
【0081】
（２）整流子１５８は、アクティブｇｎｔ信号１５４に対応する出力ａｃｋ（アクノリッジ）信号１６２にａｃｋｉ（アクノリッジ）信号１６０を方向付けることによってアクノリッジトークンのためのパスを確立する。整流子１５８は、また、ｇｎｔ信号１５４のいずれかがアクティブであるかどうかを示し、そうであるならば、ｒｑｏ（リクエスト出力）信号１６２をアクティブ化することによって次のアービトレーションステージへリクエストを送信する。各々のアービトレーションセル１５０に対して、アクノリッジパスが確立されたセルのアドレスを取得するために、図１５に示されているようなアドレスエンコーダ１７０を加えることができる。
【0082】
複数のアービトレーションセルを含む複数のステージに分割されたアービトレーションツリーの構造により、各々のステージは、アドレスの１ビットを提供することができ、このビットは、ステージにおけるセルのうちの１つによって提供される。この要求を満たすために、ａｄｒ信号１７１は、トライステートバッファを使用してアドレスバスの１つのラインを駆動する。ｇｎｔ信号のうちのいずれかがアクティブであるとき、ａｄｒ出力は有効化され、駆動される値は、どのｇｎｔ信号がアクティブであるかに依存する。ｇｎｔ信号のいずれもアクティブでないとき、ａｄｒ出力は、高インピーダンス状態にある。
【0083】
アクティブまたは非アクティブであると考えられるロジック状態は、物理的実行に依存する。実行中に使用されるトランジスタの量を最小限にするために、図１６Ａ～図１６Ｄに示されているように、ロジック極性が異なる２つのタイプのブロック、Ｐ－タイプ１８０、１８２およびＮ－タイプ１８４、１８６が使用される。ブロック１８２、１８６は、アドレスエンコーダを含み、ブロック１８０、１８４は、アドレスエンコーダを含まない。任意のポートにおける〇印は、対応する信号が、そのロジック状態が低いときにアクティブであると考えられることを示している。
【0084】
アービトレーションツリーは、Ｍ＝［ｌｏｇ２Ｎ］ステージを含む構造として構成されており、ここで、Ｎは、読み出されるセルの量を表す。各々のステージは、ｎ（ｍ）＝ｎ（ｍ＋１）×２アービトレーションセルを含み、ｍ∈［１，ＭＭ］およびｎ（ｍ）＝１である。トランジスタの量は、図１７Ａおよび図１７Ｂに示されているようにアービトレーションセルの交互のタイプを使用するステージを構成することによって最小限にされる。セルタイプに基づき、２つのタイプのステージ、Ｐ－タイプ２００、２０６およびＮ－タイプ２０２、２０４が使用される。ステージ２００、２０２、２０４、２０６の間の接続も、図１７Ａおよび図１７Ｂに示されている。交互のステージタイプを使用する１つの利点は、ステージ間に追加のロジックが必要とされないことである。さらに、いずれのステージタイプが最初に使用されるかは問題ではなく、ステージタイプの選択は、システムにおける他の信号のロジック状態に基づいて行うことができる。アドレスエンコーダが使用される場合、アービトレーションツリー２１０は、図１８に示されているように構成される。
【0085】
アービトレーションセルは、２つの（読み出し）リクエスト信号のうちのどちらが選択されることになるかを決定するアービタを含む。アービタは、出力へルーティングするために２つの（読み出し）リクエスト信号のいずれが選択されるかの優先度を有さないが、２つの読み出しリクエスト信号のうちの１つのみが選択される。この選択は、到着時間の関数であり、すなわち、受信される最初のリクエスト信号が優位にあり、したがって、選択される。選択されたリクエスト信号から別のリクエスト信号への切り替えは、その間は選択されたリクエスト信号がアクティブである時間の長さ全体にわたって許可されない。２つのリクエスト信号が同時に到着したとき、リクエスト信号のうちの１つが選択される。この選択は、ランダムであり、アービタの出力においてあいまいな中間ステップを生じない。１つのリクエスト信号の選択からの移行は、両信号が選択される場合、または選択されるリクエスト信号間の往復切り替えが排除される場合のいかなる時間も含まない。
【0086】
選択されたリクエスト信号は、対応する許可信号１５４を生成し、許可信号１５４は、次いで、アクノリッジ信号のルーティングをゲートする。アクノリッジパスをブロックすると、読み出しリクエスト信号を発出するチャネルへアクティビティは送信されない。反対に、このパスのブロックを解除すると、アクノリッジパスに沿ってアクノリッジトークンを送信し、共通のデータバスにおけるチャネルによるデータの送信を開始および停止するためにチャネルをアクティブ化または非アクティブ化することが可能になる。トークンは、割り当てられた満了時間と共にアクノリッジパスにおいてアクティブ状態である。この満了時間の後、アクノリッジ信号は、その状態を再び非アクティブに変化させる。この機能は、アクノリッジ信号を生成するためにデジタルクロックを使用することによって達成される。このクロックは、与えられた周波数で反復する、交替するロジック状態、つまり高および低を含む。高および低状態の持続時間の比は、デューティサイクルと呼ばれる。デジタルクロックのロジック状態は、トークンの活動に関連していることができ、この関連は、アービトレーションツリーを構築するために使用されるブロックおよびそれらの極性に依存する。デューティサイクルおよびこのデジタルクロック信号の周波数は、広い範囲または許容範囲にわたって選択可能またはプログラム可能である。
【0087】
図１４Ｂに示された単純なアービトレーションセル１５０は、アクノリッジ信号の現在のレベルにかかわらず、任意の時点でリクエスト信号を受け入れることができる単一のＳｅｉｔｚアービタ１５６を利用する。読み出しに切り替えると、現在の読み出しの後すぐに新たなチャネルが生じる。例えば、２つのリクエスト信号が同時にアクティブ化される場合に、Ｓｅｉｔｚアービタ１５６は、第１のリクエスト信号が非アクティブ化された後、第１のチャネルの読み出しの完了に対応して、第２のチャネルへ切り替わる。このような状況において、Ｓｅｉｔｚアービタ１５６の１つの出力のアクティブ状態は非アクティブ化され、第２の出力はアクティブ化される。しかしながら、記載されたプロセス全体の間、アービトレーションセルからのリクエスト出力がアクティブに維持される場合にのみ、このような滑らかな移行が可能である。そうでない場合には、アービトレーションツリーにおいてより高いところに位置するセルが、リクエスト出力ラインにおける変化、短い変化でさえも識別し、この変化をアクティブリクエストではないと解釈するという望ましくない状況が生じ得る。その結果、アクノリッジメントパスが切断される。これらの状況下で、アクノリッジラインにおける短い現象が生じる場合があり、この現象は、第２のチャネルに到達し、アクノリッジラインが再び非アクティブ状態へ変化するとしても読み出しをトリガする。したがって、図１４Ｂに示されたアービトレーションセルは、幾つかの用途には適していない。
【0088】
アービトレーションセルから出たリクエスト信号は、到来するリクエスト信号の論理和として整流子１５８ロジックブロックにおいて生成される（すなわち、入力リクエスト信号のうちの少なくとも１つがアクティブであるときにアクティブ化される）。この和に対する入力は、図１４Ｃに示されているようなアービタの許可出力から、図１４Ｄに示されているようなアービトレーションセルへの入力から直接に取得されることができるか、または図１４Ｅに示されているようにアービタ内の追加的なロジックによって生成されることができる。図１４Ｃおよび図１４Ｅに示されているアポストロフィ文字は、異なる整流子およびアービタ実施形態を混合することがアービトレーションセルの機能を変化させる場合があることを示している。したがって、整流子およびアービタの両方は、一般的に、マッチしたペアとして構成されている。
【0089】
アービトレーションセルのコアは、Ｓｅｉｔｚアービタ２２０を含み、その実施形態は図１９Ａに示されている。Ｓｅｉｔｚアービタ２２０は、ＳＲラッチ２２２および準安定性フィルタ２２４を含む。ＳＲラッチ２２２は、状態情報を記憶する双安定マルチバイブレータである。ＳＲラッチ２２２は、２つの入力（ＳおよびＲ）ならびに２つの出力（Ｑおよび～Ｑ）を含む。動作モードは、以下のとおりである。
【0090】
（１）アイドル状態において、入力ＳおよびＲは非アクティブであり、その結果、両出力Ｑおよび～Ｑも非アクティブである。幾つかの研究はこの状態を禁じられた状態であると呼ぶが、これは、～ＱがＱの打ち消されたバージョンである標準ロジック回路に当てはまる。しかしながら、これは、主題のアービタには当てはまらない。
【0091】
（２）アイドル状態の間に、Ｓがアクティブになると、セット動作が生じ、これは、アクティブ状態へのＱ出力の移行を生じる。
【0092】
（３）アイドル状態の間に、Ｒがアクティブになると、リセット動作が生じ、これは、アクティブ状態への～Ｑ出力の移行を生じる。
【0093】
（４）ホールド状態において、両入力はアクティブであるが、一方の出力のみがアクティブである。アクティブ出力は、直近のセット／リセット動作に関連する。
【0094】
異なるタイプのＳＲラッチ２２２は、アイドル状態における入力および出力のロジック状態に応じて実行されてよい。これらのタイプの２つは、入力への相互接続された出力を有する２つのゲートを使用して実行することができる。例えば、図２０Ａおよび図２０Ｂは、ＮＡＮＤゲートを使用するＳＲラッチの実施形態２３０およびその対応する真理値表を示しており、この場合、アイドル状態の間、入力は低く、出力は高い。図２１Ａおよび図２１Ｂは、ＮＯＲゲートを使用するＳＲラッチの実施形態２４０およびその対応する真理値表を示しており、この場合、アイドル状態の間、入力は高く、出力は低い。
【0095】
アービタにおけるＳＲラッチの入力信号は非同期であるので、両入力が同時にまたはほとんど同時にアクティブ状態に移行するという状況が生じる可能性がある。この状況は、競合条件を生じ、ＳＲラッチは、この条件を解消しなければならず、このアービトレーションプロセスの結果を表すアクティブ出力を有するホールド状態に切り替わらなければならない。ＳＲラッチの開示されている実施形態はこのプロセスを実行するが、不定の量の時間を費やす可能性があり、その間に、両出力は、高ロジック状態でも低ロジック状態でもない準安定状態にある。物理的に、このプロセスは、ロジック供給電圧とグランドとの間の電圧レベルとして明らかにされる。回路における準安定性は、動作におけるエラーにつながる可能性がある。準安定性は、また、他のロジックブロックへ伝播するかまたは誤って有効ロジック状態に変換される可能性がある。アービトレーションツリーにおいて、後者の可能性は、両出力がアクティブ状態にある場合に相互の排他性要求を破り、データバスにおける衝突を生じ得るため、望ましくない。この理由から、ＳＲラッチ２２２の後の準安定性フィルタが実行される。この準安定性フィルタ２２４は、準安定性を他のブロックへ伝播させず、アービトレーションプロセスが終了するまでＳｅｉｔｚアービタ２２０の出力を非アクティブ状態にとどまらせる。
【0096】
準安定フィルタ２２４の実行は、ＮＡＮＤおよびＮＯＲ ＳＲラッチ構成では異なるが、両構成は、同じ量のトランジスタを使用することができる。準安定フィルタの対の実施形態は、以下のとおりである。
【0097】
（１）標準的なフィルタ２５０、２５２、２５４、２５６の実施形態は、図２２Ａ～図２２Ｅにおけるゲートおよびトランジスタレベルに示されており、２つの相互接続された（入力と電力ラインのうちの１つとの間で）インバータおよび出力におけるバッファを使用して実行されている。アイドル状態の間、両出力は、相互接続の存在にかかわらず、非アクティブ状態に対応する電力ラインに自由に接続されている。入力のうちの１つが変化すると（ＳＲラッチ出力が、準安定フィルタのための入力である）、第２の入力が、アクティブ状態のための供給電圧として使用される。両入力が変化すると、最大出力電圧は、準安定電圧よりも高くなることはできず、駆動トランジスタを完全に開放させることができない準安定電圧レベルを有する別の入力によって減衰させられる。その結果、両フィルタ出力電圧レベルは、最大準安定電圧よりも低く、これらのレベルは、入力が準安定状態から２つの最終的な反対の状態へ移行するまで、連続するバッファによって非アクティブとして持続的に取り扱われる。
【0098】
（２）図２３Ａおよび図２３Ｂに示されたフィルタ２６０、２６２の実施形態は、全ての入力が互いに接続されているときに、移行しきい値が供給ラインのうちの１つの値に向かってシフトさせられるインバータとして有効に見なされることができるマルチ入力ＮＯＲ／ＮＡＮＤを使用して実行される標準ロジックセルに基づく。シフトは、出力において異なる状態のためのゲートを実行するトランジスタの駆動強度の違いによって生じる。すぐ上に記載された標準フィルタとは対照的に、減衰要素は存在せず、相互排除の確実性は、最大準安定電圧レベルが、スキューインバータのトグルレベルよりも低くとどまることをチェックすることによって得られる。この実施形態の利点は、配置およびルートツールを有する標準セルライブラリを使用して自動的に実行できるということである。
【0099】
（３）図２３Ｃおよび図２３Ｄに示されたフィルタの実施形態は、移行特性においてヒステリシスを有するインバータに基づく。これらの実施形態は、インバータの移行しきい値をシフトさせることを含むマルチ入力ゲートに基づくものと同様の作動原理に従う。しかしながら、トランジスタ駆動強度において動作するのではなく、これらの実施形態は、出力から入力へのポジティブなフィードバックを取り入れ、したがって、公称移行よりも高い追加の電圧が、出力にその状態を変化させるために使用される必要がある。ＳＲラッチ出力において非アクティブからアクティブ状態へ移行するときにのみ準安定状態のリスクが存在するので、フィードバックを両方向へ切り替える必要はない。この第２のフィードバックは、ヒステリシスループをより広くし、望ましくない。なぜならば、これは、入力における変動の結果として両フィルタ出力がアクティブ状態になる可能性を高めるからである。その結果、一方向でのみアクティブフィードバックを有する図２３Ｅおよび図２３Ｆに示された実施形態を使用することができる。
【0100】
上記に記載されたフィルタは、反転機能を含むので、出力アクティブ状態は反転される。異なるタイプのアービトレーションセルにおけるアービトレーションセルロジック極性に基づいて、Ｐタイプ準安定性フィルタを有するＮＡＮＤ ＳＲラッチは、アービトレーションセルタイプＰ２５０、２５２、２６０を実行するために使用され、Ｎタイプ準安定性フィルタ２５４、２５６、２６２を有するＮＯＲ ＳＲラッチは、アービトレーションセルタイプＮを実行するために使用される。
【0101】
整流子は、アービトレーションセルを実行するために使用される次のブロックである。整流子の機能は、Ｓｅｉｔｚアービタ出力におけるアクティビティに関する情報を１つの信号に統合し、この信号は、信号の論理和を生成することに等しく、次いで、次のアービトレーションステージへ提供される。Ｓｅｉｔｚアービタからの信号に基づいて、整流子は、ａｃｋｉ信号のためのロジックパスも生成する。このパスが生成された後、整流子入力に基づくａｃｋｉ信号の状態は、アクティブアービタ出力に対応するａｃｋ出力のうちの１つへ伝達される。両アービタ出力が非アクティブであるならば、ａｃｋｉ信号の状態は伝達されない。対応する真理値表を有する整流子２７０、２８０の２つの相補的な実施形態が、図２４Ａ～図２４Ｄに示されている。これらの実施形態は、同じ量のトランジスタを使用し、それぞれアービトレーションセルタイプＰおよびＮにおいて使用される。両ｇｎｔ信号が同時にアクティブであるべきではないので、対応する真理値表における状態２７２、２８２は、出現すべきではない禁じられた状態である。
【0102】
図１４Ｃに示されたアービトレーションセルタイプＩにおいて、論理和は、アービタセルが２つの入力間の選択をトグルするときおよびアクノリッジが１つのセル出力から別のセル出力へリレーされるべきであると予想されるときに生じる短時間の現象に対して敏感ではない。このリレーは、その間に１つの状態から別の状態へ移行しながらＳｅｉｔｚアービタの両出力がアクティブではない短い瞬間の結果、正しく生じない場合がある。これは、アービトレーションセルタイプ０のために説明した問題である。
【0103】
したがって、Ｓｅｉｔｚアービタセルの入力から得られた論理和への入力は、この短時間現象を有するべきではない。アクノリッジ信号のゲーティング（すなわち、アクノリッジゲーティング）およびリクエスト信号の論理和は、アービトレーションツリーの与えられたレベルにおけるアービトレーションセルにおける信号の所望のアクティブロジック極性に応じて、ＮＡＮＤおよび／またはＮＯＲゲートを含むロジック回路を使用して実行されてよい。アクティブロジック極性は、信号のデジタル値に対応する電圧レベルを決定し、異なる信号に異なることができる。ロジック極性は、論理設計を単純化するために、アービトレーションツリーの１つのステージからアービトレーションツリーの別のステージへトグルされることができるか、または論理設計を維持することができ、これは、より多くのロジックゲートを必要とする場合がある。
【0104】
Ｓｅｉｔｚアービタおよび整流子の２つの実施形態は、ＰタイプおよびＮタイプを含む。これらの実施形態は、概して、信号の正および負の両方のアクティブ極性と共に最適に働くように実行される。理解および表示を容易にするために、本明細書に開示されている実施形態は、これらの特徴の極性に関して指定されていない、アービタ、Ｓｅｉｔｚアービタ、整流子、アービトレーションセル、ＯＲブロック、および／またはＡＮＤブロックという用語を使用する。しかしながら、Ｐタイプおよび／またはＮタイプとしてのこれらの特徴の実際の実行は、ド・モルガンの法則を考慮して本明細書に記載されているように当業者によって理解されるであろう。
【0105】
アービトレーションセルタイプ０は、アービトレーションツリーに沿って送信されるアクノリッジ信号がアクティブである時間の間に新たな読み出しリクエスト信号が到着しない読み出しシステムにおいて使用することができる。この条件が満たされない場合、アービトレーションセルにおいて１つのＳｅｉｔｚアービタを使用することは、正確なアービトレーションのために不十分である。アクティブなアクノリッジトークンは、アービトレーションツリーに沿って伝播し、この伝播ルートにおける全てのアービトレーションセルを通ってゲートされ、データの出力をリクエストしたチャネルに到達し、リクエストするチャネルからのデータ通信の開始または停止のいずれかを生じさせるトークンであると定義される。アクノリッジトークンのゲーティングが生じるたびに、アービトレーションツリーにおけるアービトレーションセル、ひいてはルートの最後におけるチャネルは、移行またはエッジに遭遇する。移行は、基本的に、データ出力の開始、１つの読み出しフェーズから別の読み出しフェーズへの移動、データ出力の終了など、データ送信に関するチャネルにおけるアクションを生じさせる。
【0106】
アクノリッジ信号の非アクティブ状態の間に全ての読み出しリクエスト信号が到着するまたは蓄積されることを保証することが可能であるならば、読み出しシステムは、アービトレーションツリーの全てのレベルにおける読み出しマネジメントのためにアービトレーションセルタイプ０を使用することができる。しかしながら、この条件を保証することができない場合、単純なアービトレーションセルタイプ０は、アービトレーションツリーの上部レベルにおいて使用することができる。なぜならば、アービトレーションセルタイプ０は、その出力リクエストをさらに伝播するのではなく、アービトレーションツリーの上部レベルよりも下に位置付けられたアービトレーションセルは、異ならなければならないからである。これらのより低いレベルのアービトレーションセルは、２つのリクエスト信号のうちのいずれをサービスすることができるかを決定すべきのみならず、このアービトレーションにおけるアクノリッジ信号のアクティブレベルの間に到着する新たな読み出しリクエスト信号も含むべきである。後者の目標は、読み出しリクエスト信号とアクノリッジ信号との間のアービトレーティングの必要性を生じる。これは、いかなるシステムクロックもチャネルへ分配することなく動作させられるアービトレーションを有する読み出し制御システムの一般的概念につながる。チャネルは、読み出しリクエストを非同期に送信してよく、起こりうる衝突はすべて、いつ読み出しリクエストが送信されたかにかかわらずアービトレーションツリーレベルにおいて解決される。
【0107】
さらに、好ましい実施形態において、利用され得るより完全なアービトレーションのための２つのオプションが存在する。第１のオプションは、図１９Ｂに示されたアービタタイプＩおよび図２４Ｅに示された整流子タイプ０を使用し、これは、アービタタイプＩと互換性のある整流子タイプ０の論理的に均等な実施形態である。一緒に、これらの機能は、アービトレーションセルタイプＩを形成する。アービタタイプＩはまず、結果を内部で維持する２つのリクエスト信号の間でアービトレートし、勝るリクエスト信号は、アクノリッジ信号でアービトレートされる。
【0108】
第２のオプションは、図１９Ｃに示されたアービタタイプＩＩを有するアービトレーションセルタイプＩＩとして、または図１９Ｄおよび図１９Ｅに示されたアービタタイプＩＩＩを有するアービトレーションセルタイプＩＩＩとして実行される。両タイプは、図２４に示された同じ整流子タイプＩＩを利用し、これは、アービタタイプＩＩＩと互換性のある整流子タイプＩＩの論理的に均等な実施形態である。これらのアービタ、すなわち、タイプＩＩおよびＩＩＩは、アービタタイプＩに対して動作を反転させ、これにより、まずアクノリッジ信号との各々の個々のリクエスト信号のアービトレーションを実現し、続いて、これらの２つのアービトレーションの結果をアービトレートし、その結果、アービトレーションツリーに沿ったアクノリッジ信号のさらなる妨げられない伝播を可能にするゲーティング信号を生じる。両ソリューションは、同じ量の電子部品を使用し、またはバッファを追加し、むだ時間なしに、蓄積された読み出しリクエスト信号のイベントにおける読み出しを効果的に可能にする。バッファは、追加の容量負荷をハンドルするためにまたは所望のアクティブ論理レベルを提供するために追加されてよいが、バッファは、一般的に、選択的な要素であると考えられてよく、タイミングエンクロージャを使用したデジタル実行の標準的な手順において追加されてよい。
【0109】
アービトレーションセルタイプＩＩは、チャネル間でアービトレートする際のエラーにつながる可能性があるいかなる問題も生じない。しかしながら、アービトレーションセルタイプＩＩは、読み出しの間にむだ時間を生じる場合があり、これは、スキップされたアクノリッジ時間スロットとして測定することができる。この状況は、アービトレーションセルのうちの１つ、結果的にはアービトレーションツリー全体が、伝達される新たなデータを受け入れることができるのではなく、現在のトークンが満了するまでブロックされるときに生じる可能性がある。この状況は、また、同じセルに送信されたより早いリクエストにより受信されたセルに存在するアクノリッジトークンが存在する間に同時に送信された第２のリクエストが存在するときに生じる。このようなブロッケージは、リクエスト出力がアクノリッジ入力によってなんらゲートされていないために生じ、したがって、アクノリッジ入力は、アービトレーションプロセス全体がアービタ内で行われることができない場合でさえもアクティブ化されることができる。すなわち、トークンは、ツリーの先行するステージからのリクエストが依然として存在することを次のステージが通知されるので、アービトレーションセルにとどまるが、そのトークンは、使用されるまたは１つのアクノリッジ出力から第２のアクノリッジ出力へ再方向付けされることができない。なぜならば、第２のアクノリッジ出力へのパスを確立することができず、その結果、アクティブ許可信号が存在しないからである。同じブロッキング現象は、図１９Ｄに示されたアービタタイプＩＩＩの実施形態に基づくアービトレーションセルタイプＩＩＩにおいて観察される。
【0110】
アービトレーションセルタイプＩＩＩにおけるアービトレーションツリーブロッケージの問題は、アービトレーションの第１のプロセスの後に信号の論理和としてリクエスト出力を生成し、これにより、いわゆる「フェリードリクエスト」（ｆｒｅｑ０，ｆｒｅｑ１）を使用することによって解決され、この場合、フェリードリクエストのうちの少なくとも１つがアクティブである場合、リクエスト出力はアクティブである。この技術を使用することによって、トークンは、アービトレーションセルにおいてブロックされず、トークンがアービトレーションセルにおいて依然としてアクティブであった間にリクエストが送信されたとしても、アービトレーションセルから取り出すことができる。これは、トークンが満了するのを待つことなくトークンが他のリクエストするチャネルへ移動させられることを可能にする。上記の技術を実行するアービタタイプＩＩＩの実施形態が、図１９Ｅに示されている。
【0111】
アービトレーションセルの２つのバージョン、すなわち、タイプＩ対タイプＩＩまたはＩＩＩの相違は、１つのチャネルにサービスすることから別のチャネルにサービスすることに切り替えるときに、アービトレーションツリーのどれほどの高さにおいてアクノリッジパスのアービトレーションツリー切断が伝播するかを明示する。これは、一般化されたアービトレーションセルのタイプＩバージョンを有する読み出しツリーの動作が、一般化されたアービトレーションセルのタイプＩＩまたはＩＩＩバージョンを有する読み出しツリーの動作と比較されたときに、チャネルから読み出す異なる順序を生じる。タイプＩアービトレーションツリーを有する読み出しツリーの場合、アクノリッジパスの切断は、それらの読み出しリクエスト信号をアービトレーションセルへ送信する２つの隣接するチャネルが読み出される場合にも、上部セルまで生じる（すなわち、ドミノ効果）。アービトレーションセルのタイプＩＩ／ＩＩＩを有する読み出しツリーの場合、アクノリッジパスは、アービトレーションツリーの次のレベルまでしか切断されず、２つの読み出しリクエスト信号のうちの１つはアクティブである。同じアービトレーションセルにおける２つの読み出しリクエスト信号の場合、タイプＩＩ／ＩＩＩ回路の場合に生じるアクノリッジパスの切断は生じない。
【0112】
したがって、ブロッキング現象およびブロッキング現象を解決する方法は、図１９Ｅに示されたアービタの実施形態を含むアービトレーションセルタイプＩＩＩを、アクノリッジパスがアービトレーションツリーの最も近いレベルからのみ切断されるべきであるときの好ましいアービトレーション方法にする。
【0113】
アービトレーションセルを実行するために使用される別の要素は、アドレスエンコーダである。アドレスエンコーダは、異なるアービトレーションセルタイプにおいて使用するための図２５Ａおよび図２５Ｂに示された２つの相補的な実施形態２９０、２９４において実行される。代替的に、トライステートバッファではなく、トライステートインバータを有する実施形態２９８、３０４を、図２６Ａおよび図２６Ｂに示されているように使用することができる。
【0114】
Ｓｅｉｔｚアービタに有利なＡＥＲＤおよびＡＥＲアーキテクチャに見られるプライオリティエンコーダの放棄は、読み出しシステムにおいて有利である。なぜならば、そうすることは、アクノリッジのアービトレーションおよび分配の間のグリッチを排除しながら非同期メモリ要素を導入するからである。非同期であり、かつリクエストに基づいてアクノリッジトークンを生成するＳｅｉｔｚアービタを使用する実施形態は、図２７に示されたもののような、応答回路３０８を使用する開示された実施形態に従って実行される。しかしながら、この実施形態３０８は、複数の読み出しフェーズを提供するまたはリクエストリセットを開始するためにインチャネルロジックによって使用することができる複数のトークンを生成することはできない。これらの理由から、図２８に示された応答回路３１２の実施形態が使用される。この実施形態３１２において、トークンは、外部取得システムによって直接提供されるまたはオンチップクロックマネジメント回路を使用して外部取得システムから引き出されるクロックに基づいて生成される。トークンの送り込みに関する決定は、リクエストに基づいてなされるのではなく、トークンは、時間窓が同期的に期限切れになるときに生成されるので、読み出しのための時間フレームも正確に定義される。
【0115】
図２９は、システムシリアライザ３１４およびクロックディバイダ３１６含む出力ペリフェリーブロック３１３の実施形態を示す。外部クロック３１８は、クロックディバイダ３１６へ供給され、Ｍのファクタによって分割される。元のクロック３１８および分割されたクロック３２０は、それぞれ速いクロック（ｆｃｌｋ）３２０および遅いクロック（ｓｃｌｋ）３１８としてシリアライザ３１４へ供給される。遅いクロック３１８は、並列のオンチップデータバス３２２および／またはアナログバス３２４（ｐｉｎ）をラッチするために使用され、速いクロック３２０は、シリアル出力（ｓｏｕｔ）を使用して当該データを直列に伝達するために使用される。遅いクロック３１８は、トークンのソースとして応答回路にも供給される。この関係（すなわち、データをラッチしかつインチャネル読み出しをアクティブ化／非アクティブ化するために同じソースクロックを使用する）は、読み出しプロセスを同期化し、潜在的な準安定性問題を排除する。存在するかつ／または使用されるシリアル出力ラインの量は、制限されておらず、より多くのデータを同時に送信するために、追加的なシリアル出力ラインを並列に使用することができる。一般的に、チャネルからの読み出しサイクルの間にシリアライザにおいてラッチされるビットの量は、シリアライゼーションファクタおよび出力量の積に等しい。
【0116】
シリアライザ３４０の実施形態が図３０に示されており、この場合、リングカウンタブロック３４２およびデータＦＦブロック３４４におけるフリップフロップの量、およびトライステートバッファブロック３４６におけるバッファは、データラインの量に依存する。一般的に、これらの数の両方は、データの直並列伝送などの、追加的な機能が実行されない限り等しい。クロック同期化ブロック３４８は、速いクロック３２０および遅いクロック３１８のエッジを同期させ、シリアライゼーションプロセスを開始する。ソース選択ブロックは、リセットの後に同期化パターンを外部取得システムへ送信するために使用される。この動作は、出力ビットストリームにおいてデータフレームの第１のビットを定義するために使用される。リングカウンタ３４２は、送信されるビットの実際の位置を記憶する。この位置は、与えられた時点での１つのアクティブビットを有するベクタとして記憶される。リングカウンタ３４２は、リングカウンタ３４２に含まれたフリップフロップのセット（Ｓ）／リセット（Ｒ）ピンを使用して初期化される。データＦＦブロック３４４は、データバス３２２からの値をラッチするために使用されるフリップフロップのセットを含む。トライステートバッファ３４６は、リングカウンタ３４２によってポイントされる位置に対応するビット値を使用してシリアル出力ラインを駆動する。
【0117】
図３１に示されている波形は、シリアライザによって実行される動作を示す。これらの波形は、リセットに続くシリアライザ動作サイクル（ｒｓｔラインにおける低いレベル）および個々の信号の間の原因－結果依存を示す。ｄｉｎ＊バスに現れるデータは、例としてのみ提供されており、実際には、チャネルのアクティビティに依存する。「ｓｙｎｃｈ－ＳＹＮＣＨ」値の出力は、ｓｙｎｃｈ＿ｄａｔａ信号３２５のアクティブ状態によって強制される。データバス３２２からのデータは、トークン失効および読み出しフェーズがトリガされる前の最後の瞬間に対応する遅いクロック３１８の立ち下がりエッジと、読み出しフェーズまたはチャネルとの通信の終了および必要であれば新たな読み出しフェーズの開始に対応する次の立ち上がりエッジとの間にラッチされる。異なるトリガソースを使用する、フリップフロップのセットの最後に配置された、フリップフロップの追加の量は、選択されたバッファが有効化されるときにデータが安定していることを保証するために使用されてよい。
【0118】
実行される任意のチャネルからのアクティブな読み出しが存在しないとき、データバスの状態は、プルアップ／プルダウンネットワークによって設定される。その結果、「デフォルト」または「空」状態と呼ばれるこの状態は、シリアライザにおいてラッチされる。
【0119】
読み出しの間のデータバスのデフォルト状態をオーバーライドするために必要とされる電力を節約するために、別の代替的なアプローチが導入される。データバスに含まれた全てのラインにおいてプルアップ／プルダウンネットワークを使用するのではなく、図３２の修正された実施形態３５０に示されているように、追加の信号３５２およびマルチプレクサ３５４が追加される。この追加の信号３５２は、チャネルからの読み出しが実行されていることを示すために使用される。追加の信号３５２におけるプルアップレジスタ（図示せず）が使用され、高い状態は、対応するチャネル内のバッファによる読み出しの間にオーバーライドされる。この追加の信号１５２の状態に基づき、マルチプレクサ３５４は、処理されるデータのソースを選択する。これは、空データを表す固定値、またはそこから読み出しが実行されているチャネルのうちの１つの内部のバッファによって駆動されるデータバスにおけるデータのいずれかであることができる。
【0120】
実施形態３５０と実施形態３４０との間に１つの追加の相違が存在する。実施形態３４０において、データバスにおけるデータセトリング時間は、データラッチングが、遅いクロックの立ち上がりエッジよりも、少なくとも１つの速いクロックサイクルだけ前に実行され、遅いクロックが、アクノリッジトークンを生成を担当するため、最大化されていない。対照的に、実施形態３５０では、遅いクロックの立ち上がりエッジがデータを直接ラッチしているので、セトリング時間が最大化されている。その結果、リングカウンタ３４２のための、リセットおよびセット入力を含む異なる初期化パターンが、ビットが正しい順序で、すなわち、最下位ビットから最上位ビットへ送信されることを保証するために使用される。一般的に、ラッチングは、当該データが変更されていないならば、遅いクロックエッジの後にも生じ得る。
【0121】
図３３に示されている波形は、実施形態３５０におけるシリアライザの動作を示す。追加のセレクタｄｉｎ［ｎ］３５２の波形は、例えば、チャネルのアクティビティに依存する。信号ｄｉｎ［ｎ］１５４に対応するアービトレーションツリーからのｒｑｏ信号の波形も示されている。
【0122】
チップまたはシステムにおいて、アービトレーションツリーは、例えば、列またはより小さな配列にグループ化されることができるチャネル構成に従って空間的に分配されている。このような実施形態４００は、図３４に示されている。データをチップの外側へ伝達するために使用される１つまたは複数の出力は、シリアライゼーションファクタ、データバス幅、および／または読み出しフェーズの量に応じて使用される。読み出しフェーズの量は動的に再構成されてよいので、幾つかの出力は物理的に存在することができるが、一定の構成において未使用のままである。例えば、複数の読み出しフェーズを有する単一出力モードまたは複数の出力を有する単一フェーズモード読み出しは、実行および構成されることができる。
【0123】
より大きな量のチャネルを含むチップおよび／またはシステムを管理することは、追加的な検討を要する場合がある。共有されたラインに接続されたバッファは、当該供給されたラインに余分なキャパシタンスを追加する。このキャパシタンスは、主に、バッファ出力キャパシタンスの形式で追加されるが、追加のワイヤ接続のキャパシタンスも含む。全体的なキャパシタンスが大きすぎる場合、データは、データバスにおいて必要とされる時間で完全に落ち着くことができない場合があり、これは、タイミング違反およびデータ破損を生じる場合がある。チャネルにおけるバッファ強度を高めることは、１つの解決手段である可能性があるが、これは、追加的なエリアおよび電力を消費するのみならず、より大きな出力キャパシタンスを有するより大きなバッファなどの制限を生じる。別のアプローチは、各々が専用のデータバスを有するグループにチャネルを分割することを含む。しかしながら、これは、より大きなルーティングエリアを消費し、したがって、より狭いバスを有するシステムに適している場合がある。この技術の別の利点は、より高いデータレートである。なぜならば、各々のデータバスを独立したリンクとして扱うことができ、これにより、同じタイムインターバルの間に複数のチャネルを並列で読み出すことができるからである。この場合、システム全体は、複数の出力（すなわち、各々のグループのために１つまたは複数）、または時分割多重を有する高速出力を有することができる。このような実施形態４０２は、図３５に示されている。
【0124】
一般的に、両技術の組合せは、グループ階層を生成することによってシステムにおいて実行することができる。下流のグループは、１つのデータバスを共有することができ、異なるグループが固有の専用のデータバスを有する、より高い上流グループにおいて束ねられることができる。各々のグループにおいてバッファリングの追加ステージを導入することも実質的に有利である可能性がある。これらのバッファは、好ましくは、より低い階層のプライオリティに関連したバッファ有効化信号の論理和によってアクティブ化されるトライステートバッファである。このような実施形態４０４は、図３６に示されている。
【0125】
開示された実施形態は、明確に定義されているが柔軟なアーキテクチャを含む。読み出しフェーズの間に伝達されるデータタイプに制限はない。開示された実施形態を使用する最も有用な技術のうちの１つは、センサにおける粒子ヒットおよびその関連する電荷共有効果など、共有されたイベントに関する隣接するセルから情報を送信することである。
【0126】
本明細書に開示された実施形態は、意図された開示の範囲内にとどまりながらＭＯＳＦＥＴまたはバイポーラトランジスタを使用して実行されてよいことに留意すべきである。
【0127】
本明細書に開示された１つまたは複数の実施形態、またはその一部は、コンピュータまたはワークステーションにおいて動作するソフトウェアを利用する場合がある。例としてのみ、制限なく、図３７は、コンピューティングシステム９００の形式のマシンの実施形態のブロック図であり、コンピューティングシステム９００内には命令９０２のセットが存在し、命令９０２のセットは、実行されると、マシンに、本発明の実施形態による方法のうちのいずれか１つまたは複数を実行させる。１つまたは複数の実施形態において、マシンは、独立型デバイスとして動作する。１つまたは複数の他の実施形態において、マシンは、（例えば、ネットワーク９２２を介して）他のマシンに接続されている。ネットワーク化された実行において、マシンは、サーバまたはサーバ－クライアントユーザネットワーク環境におけるクライアントユーザマシンの能力において動作する。本発明の実施形態によって想定されているようなマシンの例示的な実行は、これらに限定されないが、サーバコンピュータ、クライアントユーザコンピュータ、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、携帯情報端末（ＰＤＡ）、携帯電話、モバイルデバイス、パームトップコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、通信デバイス、パーソナルトラステッドデバイス、ウェブアプライアンス、ネットワークルータ、スイッチもしくはブリッジ、または当該マシンによって取られるアクションを指定する命令のセット（シーケンシャルまたはその他）を実行することができる任意のマシンを含む。
【0128】
コンピューティングシステム９００は、バス９１０を介して互いに通信する、処理デバイス９０４（例えば、中央処理装置（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、または両方）、プログラムメモリデバイス９０６およびデータメモリデバイス９０８を含む。コンピューティングシステム９００は、さらに、ディスプレイデバイス９１２（例えば、液晶ディスプレイ（ＬＣＤ）、フラットパネル、ソリッドステートディスプレイ、または陰極線管（ＣＲＴ））を含む。コンピューティングシステム９００は、バス９１０を介して、互いにかつ／または他の機能ブロックと動作可能に結合された、入力デバイス９１４（例えば、キーボード）、カーソル制御デバイス９１６（例えば、マウス）、ディスクドライブユニット９１８、信号生成デバイス９２０（例えば、スピーカまたはリモートコントロール）、およびネットワークインターフェースデバイス９２４を含む。
【0129】
ディスクドライブユニット９１８は、機械可読媒体９２６を含み、この機械可読媒体９２６には、本明細書に示された方法を含む、本明細書における方法または機能のうちのいずれか１つまたは複数を具体化する命令９０２（例えば、ソフトウェア）の１つまたは複数のセットが記憶されている。命令９０２は、また、完全にまたは少なくとも部分的に、コンピューティングシステム９００によるその実行の間、プログラムメモリデバイス９０６、データメモリデバイス９０８、および／または処理デバイス９０４内に存在してよい。プログラムメモリデバイス９０６および処理デバイス９０４も機械可読媒体を構成する。これらに限定されないが、ＡＳＩＣ、プログラマブルロジックアレイ、およびその他のハードウェアデバイスなどの専用ハードウェア実行は、同様に、本明細書に記載された方法を実行するように構成することができる。様々な実施形態の装置およびシステムを含む用途は、広く、様々な電子およびコンピュータシステムを含む。幾つかの実施形態は、モジュールの間でおよびモジュールを通って通信される関連する制御およびデータ信号を有する２つ以上の特定の相互接続されたハードウェアモジュールまたはデバイスにおいて、またはＡＳＩＣの部分として、機能を実行する。したがって、例示的なシステムは、ソフトウェア、ファームウェア、および／またはハードウェア実行に適用可能である。
【0130】
本明細書において使用されている「処理デバイス」という用語は、例えば、ＣＰＵ（中央処理装置）および／またはその他の形式の処理回路を含むものなど、任意のプロセッサを含むことが意図されている。さらに、「処理デバイス」という用語は、２つ以上の個々のプロセッサを意味する場合がある。「メモリ」という用語は、例えば、ＲＡＭ（ランダムアクセスメモリ）、ＲＯＭ（読み出し専用メモリ）、固定メモリデバイス（例えば、ハードドライブ）、リムーバブルメモリデバイス（例えば、ディスケット）、フラッシュメモリ等、プロセッサまたはＣＰＵに関連したメモリを含むことが意図されている。加えて、ディスプレイデバイス９１２、入力デバイス９１４、カーソル制御デバイス９１６、信号生成デバイス９２０等は、集合的に「入出力インターフェース」と呼ぶことができ、処理デバイス９０４へデータを入力するための１つまたは複数のメカニズム、および処理デバイスに関連した結果を提供するための１つまたは複数のメカニズムを含むことが意図されている。入出力またはＩ／Ｏデバイス（これらに限定されないが、キーボード（例えば、英数字入力デバイス９１４）、ディスプレイデバイス９１２等を含む）は、直接に（バス９１０を介してなど）または介在する入出力制御装置（明瞭にするために省略されている）を介してシステムに結合することができる。
【0131】
１つまたは複数の実施形態の集積回路実行において、複数の同一のダイは、一般的に、半導体ウェハの表面に反復されたパターンで製造される。各々のこのようなダイは、本明細書に記載されたデバイスを含んでよく、その他の構造および／または回路を含んでよい。個々のダイは、ウェハから切断またはダイシングされ、次いで、集積回路としてパッケージングされる。当業者は、集積回路を製造するためにどのようにウェハをダイシングしかつダイをパッケージングするかを知っている。添付の図面に示された例示的な回路または方法のいずれか、またはその部分は、集積回路の一部であってよい。そのように製造された集積回路は、本発明の一部と考えられる。
【0132】
様々な実施形態によれば、本明細書に記載された方法、機能またはロジックは、コンピュータプロセッサ上で動作する１つまたは複数のソフトウェアプログラムとして実行されている。これらに限定されないが、特定用途向け集積回路、プログラマブルロジックアレイおよびその他のハードウェアデバイスを含む専用ハードウェア実行は、同様に、本明細書に記載された方法を実行するために構成することができる。さらに、これらに限定されないが、分散処理または構成要素／オブジェクト分散処理、並列処理、または仮想マシン処理を含む代替的なソフトウェア実行も、本明細書に記載された方法、機能またはロジックを実行するように構成することができる。
【0133】
実施形態は、命令９０２を含む機械可読媒体もしくはコンピュータ可読媒体、またはネットワーク環境９２２に接続されたデバイスが音声、ビデオまたはデータを送受信することができるように伝播された信号からの命令９０２を受信および実行するものを企図し、命令９０２を使用してネットワーク９２２上で通信する。命令９０２は、さらに、ネットワークインターフェースデバイス９２４を介してネットワーク９２２上で送受信される。機械可読媒体は、本明細書におけるシステムおよび方法の例示的な実施形態においてデータとマシンまたはコンピュータとの間の機能的関係を提供する際に有用なデータを記憶するためのデータ構造も含む。
【0134】
機械可読媒体９０２は、例示的な実施形態において、単一の媒体であるように示されているが、「機械可読媒体」という用語は、命令の１つまたは複数のセットを記憶する単一の媒体または複数の媒体（例えば、集中データベースまたは分散データベース、および／または関連するキャッシュおよびサーバ）を含むと解釈されるべきである。「機械可読媒体」という用語はまた、マシンによって実行するための命令のセットを記憶、エンコード、または保持することができかつマシンに実施形態の方法のうちのいずれか１つまたは複数を実行させる任意の媒体を含むと解釈される。「機械可読媒体」という用語は、したがって、これらに限定されないが、ソリッドステートメモリ（例えば、ソリッドステートドライブ（ＳＳＤ）、フラッシュメモリ等）、読み出し専用メモリ（ＲＯＭ）、またはその他の不揮発性メモリ、ランダムアクセスメモリ（ＲＡＭ）、またはその他の書き換え可能（揮発性）メモリ、ディスクもしくはテープなどの磁気光学もしくは光学媒体を含むと解釈され、ならびに／あるいは電子メールもしくはその他の自己完結型情報アーカイブまたはアーカイブのセットへのデジタルファイルアタッチメントは、有形的記憶媒体と同等の分散媒体と考えられる。したがって、実施形態は、本明細書に列挙されているように、本明細書におけるソフトウェア実行がそこに記憶されている当該技術分野において承認されている均等物および後継媒体を含む、有形的機械可読媒体または有形的分散媒体のうちのいずれか１つまたは複数を含むと考えられる。
【0135】
本明細書における方法、機能および／またはロジックを実行するソフトウェアは、選択的に、有形的記憶媒体、例えば、ディスクまたはテープなどの磁気媒体、ディスクなどの磁気光学または光学媒体、または１つまたは複数の読み出し専用（不揮発性）メモリ、ランダムアクセスメモリまたはその他の書き換え可能（揮発性メモリ）を格納するメモリ自動車またはその他のパッケージなどのソリッドステート媒体に記憶されていることにも留意すべきである。電子メールまたはその他の自己完結型情報アーカイブまたはアーカイブのセットへのデジタルファイルアタッチメントは、有形的記憶媒体と同等の分散媒体であると考えられる。したがって、開示は、本明細書におけるソフトウェア実行が記憶された、本明細書に列挙された有形的記憶媒体または分散媒体およびその他の均等物および後継媒体を含むと考えられる。
【0136】
明細書は、特定の規格およびプロトコルを参照した実施形態において実行される構成要素および機能を記載しているが、実施形態は、このような規格およびプロトコルに限定されない。
【0137】
本明細書に記載された実施形態の例示は、様々な実施形態の構造の一般的な理解を提供することが意図されており、それらは、本明細書に記載された構造を利用し得る装置およびシステムの全ての要素および特徴の完全な記述として機能することは意図されていない。上記の記述を検討することにより、多くのその他の実施形態が当業者に明らかになるであろう。その他の実施形態が利用されかつそこから導き出され、これにより、本開示の範囲から逸脱することなく、構造的および論理的代用および変更がなされる。図面はまた、単に表現的であり、縮尺どおりではない。その特定の比率は誇張されている一方、その他は減じられている。したがって、明細書および図面は、制限的な意味ではなく例示的な意味で見なされるべきである。
【0138】
このような実施形態は、単に便宜的に、２つ以上が実際には示されているとしても本願の範囲をいずれか１つの実施形態または発明的概念に自発的に限定することを意図せずに、「実施形態」という用語によって個別にかつ／または集合的に本明細書において言及されている。したがって、特定の実施形態が本明細書において例示および記載されているが、同じ目的を達成するために計算された任意の構成が、示された特定の実施形態に置き換えられることを理解されたい。本開示は、様々な実施形態の任意のおよび全ての適応または変形を網羅することが意図されている。上記の実施形態の組合せ、および本明細書に具体的に記載されていないその他の実施形態は、上記の記載を検討することによって当業者に明らかになるであろう。
【0139】
実施形態の前述の記載において、開示を合理化する目的で様々な特徴が単一の実施形態においてグループ化されている。開示のこの方法は、特許請求の範囲に記載の実施形態が、各々の請求項に明示的に列挙されているよりも多くの特徴を有することを反映するものと解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明的主題は、単一の実施形態の全ての特徴に存在するわけではない。したがって、以下の特許請求の範囲は、これにより、詳細な説明に組み込まれ、各々の請求項は、別々の例示的な実施形態として独立している。
【0140】
要約書は、読者が技術的開示の性質を迅速に解明することを可能にする要約書を要求する連邦規則法典第３７巻セクション１．７２（ｂ）に従うように提供されている。要約書は、請求項の範囲または意味を解釈または限定するために使用されないことを理解した上で提出される。加えて、前述の詳細な説明において、開示を合理化する目的で様々な特徴が単一の実施形態にまとめてグループ化されていることが分かる。この開示方法は、特許請求の範囲に記載された実施形態が、各々の請求項に明示的に列挙されているよりも多くの特徴を必要とするという意図を判定したものと解釈されるべきではない。むしろ、以下の特許請求の範囲が反映しているように、発明の主題は、単一の実施形態の全ての特徴に存在するわけではない。したがって、以下の特許請求の範囲は、これにより、詳細な説明に組み込まれ、各々の請求項は、別々に特許請求される主題として独立している。
【0141】
特定の例示的な実施形態が記載されているが、本明細書に記載された発明の主題のより広い範囲から逸脱することなくこれらの実施形態に様々な修正および変更が加えられることが明らかになるであろう。したがって、明細書および図面は、限定的な意味ではなく例示的な意味で見なされるべきである。本明細書の一部を構成する添付の図面は、限定ではなく、例示として、主題が実施された特定の実施形態を示している。示された実施形態は、本明細書における教示を当業者が実施することを可能にするように十分に詳細に記載されている。その他の実施形態が利用されかつそこから導き出され、これにより、本開示の範囲から逸脱することなく構造的および論理的代用および変更がなされる。したがって、この詳細な説明は、制限する意味で解釈されるべきではなく、様々な実施形態の範囲は、このような特許請求の範囲が権利を与えられる均等物の完全な範囲と共に、添付の特許請求の範囲によってのみ規定される。
【0142】
本明細書において提供された教示を前提として、当業者は、開示された実施形態の技術のその他の実行および適用を考えることができる。例示的な実施形態は本明細書において添付の図面を参照して記載されているが、これらの実施形態は、開示された実施形態に限定されず、添付の請求項の範囲から逸脱することなく当業者によってこれらの実施形態に様々なその他の変更および修正がなされることが理解されるべきである。
【図1】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10A】
【図10B】
【図11】
【図12】
【図13】
【図14A】
【図14B】
【図14C】
【図14D】
【図14E】
【図15】
【図16A】
【図16B】
【図16C】
【図16D】
【図17A】
【図17B】
【図18】
【図19A】
【図19B】
【図19C】
【図19D】
【図19E】
【図20A】
【図20B】
【図21A】
【図21B】
【図22A】
【図22B】
【図22C】
【図22D】
【図23A】
【図23B】
【図23C】
【図23D】
【図23E】
【図23F】
【図24A】
【図24B】
【図24C】
【図24D】
【図24E】
【図24F】
【図25A】
【図25B】
【図26A】
【図26B】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【手続補正書】
【提出日】2023-12-14
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】図１９Ｃ
【補正方法】変更
【補正の内容】
【図19C】
【手続補正2】
【補正対象書類名】図面
【補正対象項目名】図１９Ｄ
【補正方法】変更
【補正の内容】
【図19D】
【手続補正3】
【補正対象書類名】図面
【補正対象項目名】図１９Ｅ
【補正方法】変更
【補正の内容】
【図19E】
【国際調査報告】