▶ リキッド・インスツルメンツ・プロプライエタリー・リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-04-01
(54)【発明の名称】部分的再構成ＦＰＧＡに基づくマルチ機器デバイス
(51)【国際特許分類】
G01R 31/28 20060101AFI20240325BHJP
G01R 31/3181 20060101ALI20240325BHJP
G01R 31/3163 20060101ALI20240325BHJP
G06F 11/36 20060101ALI20240325BHJP
H01L 21/822 20060101ALI20240325BHJP
H01L 21/82 20060101ALI20240325BHJP
【ＦＩ】
G01R31/28 H
G01R31/3181
G01R31/3163
G06F11/36 164
G06F11/36 196
H01L27/04 T
H01L27/04 U
H01L27/04 F
H01L21/82 A
H01L21/82 T
【審査請求】未請求
【予備審査請求】有
(21)【出願番号】P 2023556855
(86)(22)【出願日】2022-03-15
(85)【翻訳文提出日】2023-10-30
(86)【国際出願番号】 US2022020367
(87)【国際公開番号】W WO2022197692
(87)【国際公開日】2022-09-22
(31)【優先権主張番号】63/161,348
(32)【優先日】2021-03-15
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＶＥＲＩＬＯＧ
２．ＦＩＲＥＷＩＲＥ
(71)【出願人】
【識別番号】521085146
【氏名又は名称】リキッド・インスツルメンツ・プロプライエタリー・リミテッド
【氏名又は名称原語表記】ＬＩＱＵＩＤ ＩＮＳＴＲＵＭＥＮＴＳ ＰＴＹ． ＬＴＤ．
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】シャドック，ダニエル・アンソニー
(72)【発明者】
【氏名】ローレス・ウチェニッチ，ダニエル・マリー
(72)【発明者】
【氏名】コフラン，ベンジャミン・ポール
(72)【発明者】
【氏名】ラム，ティモシー・ティエン－ユエ
【テーマコード（参考）】
2G132
5B042
5F038
5F064
【Ｆターム（参考）】
2G132AB01
2G132AE23
2G132AE24
2G132AL07
5B042HH03
5B042HH17
5B042HH49
5F038DF03
5F038DF04
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5F064BB21
5F064BB31
5F064FF04
5F064FF13
5F064FF36
5F064FF52
(57)【要約】
本開示は、複数の試験及び測定デバイスを単一のマルチ機器デバイス（１０２）に実装するためのシステム、方法、及び装置を提供する。デバイスは、部分的再構成を可能にする少なくとも１つのフィールドプログラマブルゲートアレイＦＰＧＡ（１１２）を含むことができる。ＦＰＧＡの１つ以上の動的再構成可能部分が、１つ以上の試験及び測定デバイスとして機能するように構成されることができる。デバイスは、試験及び測定機器の各々の出力をクライアントデバイスに提供することができ、クライアントデバイスは出力をユーザに表示することができる。デバイスは、所望の試験及び測定デバイスに関連付けられたビットストリーム（１２２、１３６）をロードすることによって再構成されることができる。ビットストリームは、クライアントデバイス（１０４）、サーバ（１０６）から、又はデバイス自体のメモリ記憶ユニット（１１４）からロードされることができる。
【特許請求の範囲】
【請求項1】
システムであって、マルチ機器デバイスであって、
静的再構成可能部分、
複数の動的再構成可能部分であって、前記複数の動的再構成可能部分の各々が試験及び測定デバイスとして構成されている、複数の動的再構成可能部分、並びに
前記静的再構成可能部分及び前記複数の動的再構成可能部分と結合されたコントローラであって、
前記複数の動的再構成可能部分のうちの少なくとも１つを試験及び測定デバイスとして再構成するための少なくとも１つのビットストリームを処理するように構成されたコントローラ、を含むマルチ機器デバイスと、
サーバであって、
前記少なくとも１つのビットストリームを記憶するように構成されたメモリ、及び
少なくとも１つのプロセッサであって、
前記少なくとも１つのビットストリームを提供するための要求を受信し、
前記要求に応答して、前記少なくとも１つのビットストリームを前記メモリから取り出し、前記マルチ機器デバイスに配信するために、前記少なくとも１つのビットストリームを送信するように構成された少なくとも１つのプロセッサ、を含むサーバと、を備える、システム。
【請求項2】
前記少なくとも１つのプロセッサは、前記少なくとも１つのビットストリームを提供するための前記要求を、前記マルチ機器デバイスと通信するユーザデバイスから受信するように構成されている、請求項１に記載のシステム。
【請求項3】
前記少なくとも１つのビットストリームを提供するための前記要求は第１の要求であり、前記少なくとも１つのビットストリームは第１の少なくとも１つのビットストリームであり、前記少なくとも１つのプロセッサは、第２の少なくとも１つのビットストリームを提供するための第２の要求を受信し、
前記第２の要求に応答して、第２の少なくとも１つのビットストリームを前記メモリから取り出し、前記第２の少なくとも１つのビットストリームを前記マルチ機器デバイスに送信するように構成されており、
前記コントローラは、
前記第２の少なくとも１つのビットストリームに基づいて、前記複数の動的再構成可能部分のうちの少なくとも１つを、１つの試験及び測定デバイスから別の試験及び測定デバイスに再構成するように構成されている、請求項１又は２に記載のシステム。
【請求項4】
前記マルチ機器デバイスは、前記複数の動的再構成可能部分の各々に関連付けられたデータストリームを、別個の物理的出力ポートに出力するように構成されたデータインターフェースを更に含む、請求項１～３のいずれか一項に記載のシステム。
【請求項5】
前記マルチ機器デバイスは、前記複数の動的再構成可能部分の各々に関連付けられたデータストリームを、シリアルデータポート又はネットワークポートの少なくとも一方に出力するように構成されたデータインターフェースを更に含む、請求項１～４のいずれか一項に記載のシステム。
【請求項6】
前記静的再構成可能部分は、前記複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分から前記複数の動的再構成可能部分のうちの少なくとも１つの別の動的再構成可能部分に信号を搬送するように構成された少なくとも１つのデータバスを含む、請求項１～５のいずれか一項に記載のシステム。
【請求項7】
前記静的再構成可能部分は、前記複数の動的再構成可能部分の出力と結合された入力と、前記複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分の入力と結合された少なくとも１つの出力とを有する少なくとも１つのマルチプレクサを含み、前記コントローラは、前記複数の動的再構成可能部分の前記出力のうちの少なくとも１つが、前記複数の動的再構成可能部分のうちの前記少なくとも１つの動的再構成可能部分の前記入力に提供されることを可能にするように前記マルチプレクサを制御するように構成されている、請求項１～６のいずれか一項に記載のシステム。
【請求項8】
前記複数の動的再構成可能部分の少なくとも１つの出力が、量子化されたほぼリアルタイムのアナログ信号を表すデータストリームを提供する、請求項１～７のいずれか一項に記載のシステム。
【請求項9】
前記静的再構成可能部分は、前記複数の動的再構成可能部分の各動的再構成可能部分と結合された少なくとも１つのチャネルバッファを含み、前記少なくとも１つのチャネルバッファの各々は、前記複数の動的再構成可能部分のうちの対応するもののチャネル出力と結合されており、前記少なくとも１つのチャネルバッファは、前記チャネル出力によって出力されたチャネルデータストリームをバッファリングし、バッファリングされたチャネルデータストリームをメモリに提供するように構成されている、請求項１～８のいずれか一項に記載のシステム。
【請求項10】
前記コントローラは、前記メモリに記憶された前記バッファリングされたチャネルデータを処理して出力チャネルバッファデータを生成し、前記出力チャネルバッファデータを前記マルチ機器デバイスの１つ以上の出力ポートに提供するように構成されている、請求項１～９のいずれか一項に記載のシステム。
【請求項11】
前記出力チャネルバッファデータは画像フレームである、請求項１０に記載のシステム。
【請求項12】
前記複数の動的再構成可能部分の各動的再構成可能部分と結合された少なくとも１つのチャネルバッファのチャネルデータストリームが、前記メモリに記憶される、請求項１～１１のいずれか一項に記載のシステム。
【請求項13】
前記コントローラは、前記チャネルデータストリームを前記マルチ機器デバイスの前記１つ以上の出力ポートに出力するように構成されている、請求項１２に記載のシステム。
【請求項14】
前記複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分が、制御バスを介して前記コントローラと結合された少なくとも１つの制御レジスタと、
前記制御バスを介して前記コントローラと結合された少なくとも１つのメモリユニットとを含み、
前記少なくとも１つの制御レジスタ及び前記少なくとも１つのメモリユニットは、前記コントローラから受信した構成データを記憶し、前記少なくとも１つのメモリユニットは、前記少なくとも１つの制御レジスタよりもサイズが大きい、請求項１～１３のいずれか一項に記載のシステム。
【請求項15】
前記複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分が、少なくとも１つのマルチプレクサであって、その少なくとも１つの入力が、前記複数の動的再構成可能部分のうちの１つ以上の他の動的再構成可能部分のデータストリーム出力と結合されている、少なくとも１つのマルチプレクサと、
少なくとも１つのプロセッサであって、その少なくとも１つの入力が、前記少なくとも１つのマルチプレクサの少なくとも出力と結合されている、少なくとも１つのプロセッサと、を含む、請求項１～１４のいずれか一項に記載のシステム。
【請求項16】
前記マルチ機器デバイスと通信可能に結合され、かつ前記サーバと通信可能に結合された前記ユーザデバイスを更に備え、前記ユーザデバイスは、前記少なくとも１つのビットストリームを提供するための前記要求を前記サーバに送信し、前記少なくとも１つのビットストリームを含む送信を前記サーバから受信し、前記少なくとも１つのビットストリームを前記マルチ機器デバイスに送信するように構成されている、請求項１～１５のいずれか一項に記載のシステム。
【請求項17】
前記静的再構成可能部分は、少なくとも１つのアナログ－デジタル変換器（ＡＤＣ）及び少なくとも１つのデジタル－アナログ変換器（ＤＡＣ）を含み、前記複数の動的再構成可能部分の各々は、前記少なくとも１つのＡＤＣと選択的に結合され、かつ前記少なくとも１つのＤＡＣと選択的に結合されている、請求項１～１６のいずれか一項に記載のシステム。
【請求項18】
マルチ機器デバイスであって、静的再構成可能部分と、
複数の動的再構成可能部分であって、前記複数の動的再構成可能部分のうちの少なくとも１つが試験及び測定デバイスとして構成されている、複数の動的再構成可能部分と、
前記静的再構成可能部分及び前記複数の動的再構成可能部分と結合されたコントローラであって、
データインターフェースを介して受信された少なくとも１つのビットストリームに基づいて、前記複数の動的再構成可能部分のうちの少なくとも１つを試験及び測定デバイスとして再構成し、
前記静的再構成可能部分を、前記複数の動的再構成可能部分の各々によって生成されたデータストリームを複数の出力ポートに提供するように再構成するように構成されたコントローラと、を備える、マルチ機器デバイス。
【請求項19】
前記複数の出力ポートは複数の物理的出力ポートを含み、前記複数の物理的出力ポートの各物理的出力ポートは、前記複数の動的再構成可能部分のうちのいずれか１つに選択的に結合されている、請求項１８に記載のマルチ機器デバイス。
【請求項20】
複数の入力ポートと、前記複数の入力ポートと結合された複数のアナログ－デジタル変換器（ＡＤＣ）と、を更に備え、
前記静的再構成可能部分は、前記複数のＡＤＣと結合されかつ前記複数のＡＤＣの各々からのデジタル信号を前記複数の動的再構成可能部分の各々に選択的に提供するように構成された、少なくとも１つの入力バスを含む、請求項１８又は１９に記載のマルチ機器デバイス。
【請求項21】
複数の出力ポートと、前記複数の出力ポートと結合された複数のデジタル－アナログ変換器（ＤＡＣ）と、を更に備え、
前記静的再構成可能部分は、前記複数のＤＡＣと結合されかつ前記複数の動的再構成可能部分の各々からの出力信号を前記複数のＤＡＣの各々に選択的に提供するように構成された、少なくとも１つの出力バスを含む、請求項１８～２０のいずれか一項に記載のマルチ機器デバイス。
【請求項22】
前記少なくとも１つのビットストリームは第１の少なくとも１つのビットストリームであり、前記少なくとも１つのコントローラは、前記データインターフェースを介して第２の少なくとも１つのビットストリームを受信し、
前記第２の少なくとも１つのビットストリームに基づいて、前記複数の動的再構成可能部分のうちの前記少なくとも１つを、１つの試験及び測定デバイスから別の試験及び測定デバイスに再構成するように構成されている、請求項１８～２１のいずれか一項に記載のマルチ機器デバイス。
【請求項23】
前記複数の動的再構成可能部分の各々に関連付けられたデータストリームを別個の物理的出力ポートに出力するように構成された出力インターフェースを更に備える、請求項１８～２２のいずれか一項に記載のマルチ機器デバイス。
【請求項24】
前記複数の動的再構成可能部分の各々に関連付けられたデータストリームをシリアルデータポート又はネットワークポートの少なくとも一方に出力するように構成されたネットワークインターフェースを更に備える、請求項１８～２２のいずれか一項に記載のマルチ機器デバイス。
【請求項25】
前記静的再構成可能部分は、前記複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分から前記複数の動的再構成可能部分のうちの少なくとも１つの別の動的再構成可能部分に信号を搬送するように構成された少なくとも１つのデータバスを含む、請求項１８～２４のいずれか一項に記載のマルチ機器デバイス。
【請求項26】
前記静的再構成可能部分は、前記複数の動的再構成可能部分の出力と結合された入力と、前記複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分の入力と結合された少なくとも１つの出力とを有する少なくとも１つのマルチプレクサを含み、前記コントローラは、前記複数の動的再構成可能部分の前記出力のうちの少なくとも１つが、前記複数の動的再構成可能部分のうちの前記少なくとも１つの動的再構成可能部分の前記入力に提供されることを可能にするように前記マルチプレクサを制御するように構成されている、請求項１８～２５のいずれか一項に記載のマルチ機器デバイス。
【請求項27】
前記複数の動的再構成可能部分の少なくとも１つの出力が、量子化されたほぼリアルタイムのアナログ信号を表すデータストリームを提供する、請求項１８～２６のいずれか一項に記載のマルチ機器デバイス。
【請求項28】
前記静的再構成可能部分は、前記複数の動的再構成可能部分の各動的再構成可能部分と結合された少なくとも１つのチャネルバッファを含み、前記少なくとも１つのチャネルバッファの各々は、前記複数の動的再構成可能部分のうちの対応するもののチャネル出力と結合されており、前記少なくとも１つのチャネルバッファは、前記チャネル出力によって出力されたチャネルデータストリームをバッファリングし、バッファリングされたチャネルデータストリームをメモリに提供するように構成されている、請求項１８～２７のいずれか一項に記載のマルチ機器デバイス。
【請求項29】
前記コントローラは、前記メモリに記憶された前記バッファリングされたチャネルデータを処理して出力チャネルバッファデータを生成し、前記出力チャネルバッファデータを前記マルチ機器デバイスの１つ以上の出力ポートに提供するように構成されている、請求項１８～２８のいずれか一項に記載のマルチ機器デバイス。
【請求項30】
前記出力チャネルバッファデータは画像フレームである、請求項２９に記載のマルチ機器デバイス。
【請求項31】
前記複数の動的再構成可能部分の各動的再構成可能部分と結合された少なくとも１つのチャネルバッファのチャネルデータストリームが、前記メモリに記憶される、請求項１８～３０のいずれか一項に記載のマルチ機器デバイス。
【請求項32】
前記コントローラは、前記チャネルデータストリームを前記マルチ機器デバイスの１つ以上の出力ポートに出力するように構成されている、請求項３１に記載のマルチ機器デバイス。
【請求項33】
前記複数の動的再構成可能部分のうちの前記少なくとも１つの動的再構成可能部分は、制御バスを介して前記コントローラと結合された少なくとも１つの制御レジスタと、
前記制御バスを介して前記コントローラと結合された少なくとも１つのメモリユニットとを含み、
前記少なくとも１つの制御レジスタ及び前記少なくとも１つのメモリユニットは、前記コントローラから受信した構成データを記憶し、前記少なくとも１つのメモリユニットは、前記少なくとも１つの制御レジスタよりもサイズが大きい、請求項１８～３２のいずれか一項に記載のマルチ機器デバイス。
【請求項34】
前記複数の動的再構成可能部分のうちの前記少なくとも１つの動的再構成可能部分は、少なくとも１つのマルチプレクサであって、その少なくとも１つの入力が、前記複数の動的再構成可能部分のうちの１つ以上の他の動的再構成可能部分のデータストリーム出力と結合されている、少なくとも１つのマルチプレクサと、
少なくとも１つのプロセッサであって、その少なくとも１つの入力が、前記少なくとも１つのマルチプレクサの少なくとも出力と結合されている、少なくとも１つのプロセッサと、を含む、請求項１８～３３のいずれか一項に記載のマルチ機器デバイス。
【請求項35】
メモリ記憶装置と結合されたメモリインターフェースを更に備え、前記コントローラは、前記メモリインターフェースを介して、前記メモリ記憶装置からの前記少なくとも１つのビットストリームにアクセスするように構成されている、請求項１８～３４のいずれか一項に記載のマルチ機器デバイス。
【請求項36】
前記コントローラは、前記複数の動的再構成可能部分のうちの前記少なくとも１つを再構成するための命令をユーザデバイスからインターフェースを介して受信し、
前記命令の前記受信に応答して、前記メモリ記憶装置からの前記少なくとも１つのビットストリームに前記メモリインターフェースを介してアクセスするように構成されている、請求項３５に記載のマルチ機器デバイス。
【請求項37】
少なくとも１つのデジタル入力ポートを更に備え、前記静的再構成可能部分は、前記少なくとも１つのデジタル入力ポートと結合されかつ前記少なくとも１つのデジタル入力ポートの各々からのデジタル信号を前記複数の動的再構成可能部分の各々に選択的に提供するように構成された、少なくとも１つの入力バスを含む、請求項１８～３６のいずれか一項に記載のマルチ機器デバイス。
【請求項38】
少なくとも１つのデジタル出力ポートを更に備え、前記静的再構成可能部分は、前記少なくとも１つのデジタル出力と結合されかつ前記複数の動的再構成可能部分の各々からの出力信号を前記少なくとも１つのデジタル出力ポートの各々に選択的に提供するように構成された、少なくとも１つの出力バスを含む、請求項１８～３７のいずれか一項に記載のマルチ機器デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本願は、「Ｍｕｌｔｉ－Ｉｎｓｔｒｕｍｅｎｔ Ｄｅｖｉｃｅ Ｂａｓｅｄ ｏｎ Ｐａｒｔｉａｌ Ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ ＦＰＧＡ」と題された、２０２１年３月１５日出願の米国仮出願第６３／１６１，３４８号の優先権の利益を主張し、その内容はその全体が本明細書に組み込まれる。
本願は、「Ｍｕｌｔｉ－Ｉｎｓｔｒｕｍｅｎｔ Ｄｅｖｉｃｅ Ｂａｓｅｄ ｏｎ Ｐａｒｔｉａｌ Ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ ＦＰＧＡ」と題された、２０２１年３月１５日出願の米国仮出願第６３／１６１，３４８号の優先権の利益を主張し、その内容はその全体が本明細書に組み込まれる。
【0002】
技術分野
本開示は、電子試験及び機器の分野、特に、マルチ機器デバイスに関する。
本開示は、電子試験及び機器の分野、特に、マルチ機器デバイスに関する。
【背景技術】
【0003】
関連技術の説明
電子デバイスの開発では、試験及び測定機器が一般に使用される。典型的には、試験及び測定機器は、個別のパッケージ内の個別のデバイスである。場合によっては、試験又は計測機器を具現化するモジュラーハードウェアデバイスをデバイスに取り外し可能にインストールして、デバイスの機能を変更し、それによって、単一のデバイスが複数の試験及び計測機能を提供することを可能にすることができる。いくつかのデバイスは、デバイスの機能において更なる融通性を可能にするために、ハードウェアプラットフォームに選択的にインストールできるソフトウェアベースの試験及び機器をサポートしている。
電子デバイスの開発では、試験及び測定機器が一般に使用される。典型的には、試験及び測定機器は、個別のパッケージ内の個別のデバイスである。場合によっては、試験又は計測機器を具現化するモジュラーハードウェアデバイスをデバイスに取り外し可能にインストールして、デバイスの機能を変更し、それによって、単一のデバイスが複数の試験及び計測機能を提供することを可能にすることができる。いくつかのデバイスは、デバイスの機能において更なる融通性を可能にするために、ハードウェアプラットフォームに選択的にインストールできるソフトウェアベースの試験及び機器をサポートしている。
【発明の概要】
【0004】
１つの態様では、システムは、マルチ機器デバイス及びサーバを含む。マルチ機器デバイスは、静的再構成可能部分と、複数の動的再構成可能部分であって、複数の動的再構成可能部分の各々が試験及び測定デバイスとして構成されている、複数の動的再構成可能部分と、静的再構成可能部分及び複数の動的再構成可能部分と結合されたコントローラと、を含む。コントローラは、複数の動的再構成可能部分のうちの少なくとも１つを試験及び測定デバイスとして再構成するための少なくとも１つのビットストリームを処理するように構成されている。サーバは、少なくとも１つのビットストリームを記憶するように構成されたメモリと、少なくとも１つのビットストリームを提供するための要求を受信し、その要求に応答して、少なくとも１つのビットストリームをメモリから取り出し、マルチ機器デバイスに配信するために、少なくとも１つのビットストリームを送信するように構成された、少なくとも１つのプロセッサと、を含む。
【0005】
いくつかの実施形態では、少なくとも１つのプロセッサは、少なくとも１つのビットストリームを提供するための要求を、マルチ機器デバイスと通信するユーザデバイスから受信するように構成される。いくつかの実施形態では、少なくとも１つのビットストリームを提供するための要求は第１の要求であり、その場合、少なくとも１つのビットストリームは第１の少なくとも１つのビットストリームであり、その場合、少なくとも１つのプロセッサは、第２の少なくとも１つのビットストリームを提供するための第２の要求を受信し、第２の要求に応答して、第２の少なくとも１つのビットストリームをメモリから取り出し、第２の少なくとも１つのビットストリームをマルチ機器デバイスに送信するように構成される。コントローラは、第２の少なくとも１つのビットストリームに基づいて、複数の動的再構成可能部分のうちの少なくとも１つを、１つの試験及び測定デバイスから別の試験及び測定デバイスに再構成するように構成される。いくつかの実施形態では、マルチ機器デバイスは、複数の動的再構成可能部分の各々に関連付けられたデータストリームを別個の物理的出力ポートに出力するように構成されたデータインターフェースを更に含む。
【0006】
いくつかの実施形態では、マルチ機器デバイスは、複数の動的再構成可能部分の各々に関連付けられたデータストリームをシリアルデータポート又はネットワークポートの少なくとも一方に出力するように構成されたデータインターフェースを更に含む。いくつかの実施形態では、静的再構成可能部分は、複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分から複数の動的再構成可能部分のうちの少なくとも１つの別の動的再構成可能部分に信号を搬送するように構成された少なくとも１つのデータバスを含む。いくつかの実施形態では、静的再構成可能部分は、複数の動的再構成可能部分の出力と結合された入力と、複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分の入力と結合された少なくとも１つの出力とを有する少なくとも１つのマルチプレクサを含み、その場合、コントローラは、複数の動的再構成可能部分の出力のうちの少なくとも１つが複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分の入力に提供されることを可能にするようにマルチプレクサを制御するように構成される。
【0007】
いくつかの実施形態では、複数の動的再構成可能部分の少なくとも１つの出力が、量子化されたほぼリアルタイムのアナログ信号を表すデータストリームを提供する。いくつかの実施形態では、静的再構成可能部分は、複数の動的再構成可能部分の各動的再構成可能部分と結合された少なくとも１つのチャネルバッファを含み、少なくとも１つのチャネルバッファの各々は、複数の動的再構成可能部分のうちの対応するもののチャネル出力と結合され、少なくとも１つのチャネルバッファは、チャネル出力によって出力されたチャネルデータストリームをバッファリングし、バッファリングされたチャネルデータストリームをメモリに提供するように構成される。いくつかの実施形態では、コントローラは、メモリに記憶されたバッファリングされたチャネルデータを処理して出力チャネルバッファデータを生成し、出力チャネルバッファデータをマルチ機器デバイスの１つ以上の出力ポートに提供するように構成される。いくつかの実施形態では、出力チャネルバッファデータは画像フレームである。
【0008】
いくつかの実施形態では、複数の動的再構成可能部分の各動的再構成可能部分と結合された少なくとも１つのチャネルバッファのチャネルデータストリームがメモリに記憶される。いくつかの実施形態では、コントローラは、チャネルデータストリームをマルチ機器デバイスの１つ以上の出力ポートに出力するように構成される。いくつかの実施形態では、複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分は、制御バスを介してコントローラと結合された少なくとも１つの制御レジスタと、制御バスを介してコントローラと結合された少なくとも１つのメモリユニットとを含み、その場合、少なくとも１つの制御レジスタ及び少なくとも１つのメモリユニットは、コントローラから受信した構成データを記憶し、その場合、少なくとも１つのメモリユニットは、少なくとも１つの制御レジスタよりもサイズが大きい。
【0009】
いくつかの実施形態では、複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分は、少なくとも１つのマルチプレクサであって、その少なくとも１つの入力が、複数の動的再構成可能部分のうちの１つ以上の他の動的再構成可能部分のデータストリーム出力と結合されている、少なくとも１つのマルチプレクサと、少なくとも１つのプロセッサであって、その少なくとも１つの入力が、少なくとも１つのマルチプレクサの少なくとも出力と結合されている、少なくとも１つのプロセッサと、を含む。いくつかの実施形態では、システムは、マルチ機器デバイスと通信可能に結合されかつサーバと通信可能に結合されたユーザデバイスを更に含み、ユーザデバイスは、少なくとも１つのビットストリームを提供するための要求をサーバに送信し、少なくとも１つのビットストリームを含む送信をサーバから受信し、少なくとも１つのビットストリームをマルチ機器デバイスに送信するように構成される。いくつかの実施形態では、静的再構成可能部分は、少なくとも１つのアナログ－デジタル変換器（ａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ、ＡＤＣ）及び少なくとも１つのデジタル－アナログ変換器（ｄｉｇｉｔａｌ－ｔｏ－ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ、ＤＡＣ）を含み、その場合、複数の動的再構成可能部分の各々は、少なくとも１つのＡＤＣと選択的に結合され、かつ少なくとも１つのＤＡＣと選択的に結合される。
【0010】
別の態様では、マルチ機器デバイスは、静的再構成可能部分と、複数の動的再構成可能部分であって、複数の動的再構成可能部分のうちの少なくとも１つが試験及び測定デバイスとして構成されている、複数の動的再構成可能部分と、静的再構成可能部分及び複数の動的再構成可能部分と結合されたコントローラであって、データインターフェースを介して受信された少なくとも１つのビットストリームに基づいて、複数の動的再構成可能部分のうちの少なくとも１つを試験及び測定デバイスとして再構成し、複数の動的再構成可能部分の各々によって生成されたデータストリームを複数の出力ポートに提供するように静的再構成可能部分を再構成するように構成されたコントローラと、を含む。
【0011】
いくつかの実施形態では、複数の出力ポートは複数の物理的出力ポートを含み、その場合、複数の物理的出力ポートの各物理的出力ポートは複数の動的再構成可能部分のうちのいずれか１つに選択的に結合される。いくつかの実施形態では、マルチ機器デバイスは、複数の入力ポートと、複数の入力ポートと結合された複数のアナログ－デジタル変換器（ＡＤＣ）とを更に含み、その場合、静的再構成可能部分は、複数のＡＤＣと結合されかつ複数のＡＤＣの各々からのデジタル信号を複数の動的再構成可能部分の各々に選択的に提供するように構成された、少なくとも１つの入力バスを含む。いくつかの実施形態では、マルチ機器デバイスは、複数の出力ポートと、複数の出力ポートと結合された複数のデジタル－アナログ変換器（ＤＡＣ）とを更に含み、その場合、静的再構成可能部分は、複数のＤＡＣと結合されかつ複数の動的再構成可能部分の各々からの出力信号を複数のＤＡＣの各々に選択的に提供するように構成された、少なくとも１つの出力バスを含む。
【0012】
いくつかの実施形態では、少なくとも１つのビットストリームは第１の少なくとも１つのビットストリームであり、その場合、少なくとも１つのコントローラは、データインターフェースを介して第２の少なくとも１つのビットストリームを受信し、第２の少なくとも１つのビットストリームに基づいて、複数の動的再構成可能部分のうちの少なくとも１つを、１つの試験及び測定デバイスから別の試験及び測定デバイスに再構成するように構成される。いくつかの実施形態では、マルチ機器デバイスは、複数の動的再構成可能部分の各々に関連付けられたデータストリームを別個の物理的出力ポートに出力するように構成された出力インターフェースを更に含む。いくつかの実施形態では、マルチ機器デバイスは、複数の動的再構成可能部分の各々に関連付けられたデータストリームをシリアルデータポート又はネットワークポートの少なくとも一方に出力するように構成されたネットワークインターフェースを更に含む。いくつかの実施形態では、静的再構成可能部分は、複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分から複数の動的再構成可能部分のうちの少なくとも１つの別の動的再構成可能部分に信号を搬送するように構成された少なくとも１つのデータバスを含む。
【0013】
いくつかの実施形態では、静的再構成可能部分は、複数の動的再構成可能部分の出力と結合された入力と、複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分の入力と結合された少なくとも１つの出力とを有する少なくとも１つのマルチプレクサを含み、その場合、コントローラは、複数の動的再構成可能部分の出力のうちの少なくとも１つが複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分の入力に提供されることを可能にするようにマルチプレクサを制御するように構成される。いくつかの実施形態では、複数の動的再構成可能部分の少なくとも１つの出力が、量子化されたほぼリアルタイムのアナログ信号を表すデータストリームを提供する。いくつかの実施形態では、静的再構成可能部分は、複数の動的再構成可能部分の各動的再構成可能部分と結合された少なくとも１つのチャネルバッファを含み、少なくとも１つのチャネルバッファの各々は、複数の動的再構成可能部分のうちの対応するもののチャネル出力と結合され、少なくとも１つのチャネルバッファは、チャネル出力によって出力されたチャネルデータストリームをバッファリングし、バッファリングされたチャネルデータストリームをメモリに提供するように構成される。
【0014】
いくつかの実施形態では、コントローラは、メモリに記憶されたバッファリングされたチャネルデータを処理して出力チャネルバッファデータを生成し、出力チャネルバッファデータをマルチ機器デバイスの１つ以上の出力ポートに提供するように構成される。いくつかの実施形態では、出力チャネルバッファデータは画像フレームである。いくつかの実施形態では、複数の動的再構成可能部分の各動的再構成可能部分と結合された少なくとも１つのチャネルバッファのチャネルデータストリームがメモリに記憶される。いくつかの実施形態では、コントローラは、チャネルデータストリームをマルチ機器デバイスの１つ以上の出力ポートに出力するように構成される。いくつかの実施形態では、複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分は、制御バスを介してコントローラと結合された少なくとも１つの制御レジスタと、制御バスを介してコントローラと結合された少なくとも１つのメモリユニットとを含み、その場合、少なくとも１つの制御レジスタ及び少なくとも１つのメモリユニットは、コントローラから受信した構成データを記憶し、その場合、少なくとも１つのメモリユニットは、少なくとも１つの制御レジスタよりもサイズが大きい。
【0015】
いくつかの実施形態では、複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分は、少なくとも１つのマルチプレクサであって、その少なくとも１つの入力が、複数の動的再構成可能部分のうちの１つ以上の他の動的再構成可能部分のデータストリーム出力と結合されている、少なくとも１つのマルチプレクサと、少なくとも１つのプロセッサであって、その少なくとも１つの入力が、少なくとも１つのマルチプレクサの少なくとも出力と結合されている、少なくとも１つのプロセッサと、を含む。いくつかの実施形態では、マルチ機器デバイスは、メモリ記憶装置と結合されたメモリインターフェースを更に含み、その場合、コントローラは、メモリインターフェースを介してメモリ記憶装置からの少なくとも１つのビットストリームにアクセスするように構成される。いくつかの実施形態では、コントローラは、複数の動的再構成可能部分のうちの少なくとも１つを再構成するための命令をユーザデバイスからインターフェースを介して受信し、命令の受信に応答して、メモリ記憶装置からの少なくとも１つのビットストリームにメモリインターフェースを介してアクセスするように構成される。
【0016】
いくつかの実施形態では、マルチ機器デバイスは、少なくとも１つのデジタル入力ポートを更に含み、その場合、静的再構成可能部分は、少なくとも１つのデジタル入力ポートと結合されかつ少なくとも１つのデジタル入力ポートの各々からのデジタル信号を複数の動的再構成可能部分の各々に選択的に提供するように構成された、少なくとも１つの入力バスを含む。いくつかの実施形態では、マルチ機器デバイスは、少なくとも１つのデジタル出力ポートを更に含み、その場合、静的再構成可能部分は、少なくとも１つのデジタル出力と結合されかつ複数の動的再構成可能部分の各々からの出力信号を少なくとも１つのデジタル出力ポートの各々に選択的に提供するように構成された、少なくとも１つの出力バスを含む。
【図面の簡単な説明】
【0017】
【図1】マルチ機器デバイスを含む例示的なシステムを示す。
【図2】システムがマルチ機器デバイスにビットストリームを通信する様々な方法を示す。
【図3】システムがマルチ機器デバイスにビットストリームを通信する様々な方法を示す。
【図4】システムがマルチ機器デバイスにビットストリームを通信する様々な方法を示す。
【図5】例示的なマルチ機器デバイスの一部分のブロック図を示す。
【発明を実施するための形態】
【0018】
様々な図面における同様の参照番号及び記号表示は、同様の要素を示す。
詳細な説明
上記に紹介され、以下により詳細に説明される様々な概念は、説明された概念は任意の特定の実装方法に限定されないので、多数の方法のいずれかで実施され得る。具体的な実装態様及び適用の例は、主に例示的な目的で提供される。
詳細な説明
上記に紹介され、以下により詳細に説明される様々な概念は、説明された概念は任意の特定の実装方法に限定されないので、多数の方法のいずれかで実施され得る。具体的な実装態様及び適用の例は、主に例示的な目的で提供される。
【0019】
試験及び測定機器は、電子デバイスの試験及び製造に不可欠な構成要素である。単純な電子デバイスでさえ、試験には、オシロスコープ、波形発生器、スペクトルアナライザ、フィルタ、その他などのいくつかの機器が関与する可能性がある。試験されるべき電子デバイスの複雑さが増すと、機器の数が更に増える可能性がある。その結果、システムなどのコストや可搬性が、法外に高くなる可能性がある。
【0020】
フィールドプログラマブルゲートアレイ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ、ＦＰＧＡ）は、機能を、フィールド内のＦＰＧＡにプログラムする能力を提供する。特に、ＦＰＧＡは、あるときは第１の試験及び測定デバイスとして動作するように構成することができ、後には第２の試験及び測定デバイスとして動作するように再構成することができる。いくつかのＦＰＧＡは、ＦＰＧＡの部分がランタイム中に再構成されることを可能にする部分的再構成部分を含む。そのようなＦＰＧＡは、複数の試験及び測定デバイスを動作させるように構成することができる。更に、試験及び測定デバイスのうちの１つ以上を、必要に応じて異なる試験及び測定デバイスとして動作するように動的に再構成することが可能である。
【0021】
図１は、マルチ機器デバイス１０２を含む例示的なシステム１００を示す。システム１００は、マルチ機器デバイス１０２、クライアントデバイス１０４、サーバ１０６、及びリモート記憶デバイス１０８を含むことができる。以下で更に詳細に説明されるマルチ機器デバイス１０２は、１つ以上の（「コントローラ」とも称される）プロセッサ１１０と、１つ以上のＦＰＧＡ１１２と、１つ以上のメモリユニット１１４とを含むことができる。マルチ機器デバイス１０２は、１つ以上のＦＰＧＡ１１２内に、複数の試験機器、測定機器、並びにデータ及び信号処理ユニットを収容することができる。クライアントデバイス１０４は、例えば、タブレット、ラップトップ、スマートフォン、その他などのモバイルデバイス、デスクトップコンピュータ、パーソナルコンピュータ、又は任意のコンピューティングデバイスを含むことができる。クライアントデバイス１０４は、１つ以上のプロセッサ１１６と、例えば、マルチ機器デバイスインターフェースプログラム１２０、一セットのビットストリームセット１２２、及びサーバインターフェースプログラム１２４などの１つ以上のプログラム又はアプリケーションを含むことができる少なくとも１つのメモリユニット１１８と、を含むことができる。少なくとも１つのメモリユニット１１８内のプログラムは、１つ以上のプロセッサ１１６によって実行されることができる。マルチ機器デバイスインターフェースプログラム１２０は、マルチ機器デバイス１０２とインターフェースすることができ、クライアントデバイス１０４とマルチ機器デバイス１０２との間でデータを送受信することができる。サーバインターフェースプログラム１２４は、サーバ１０６とインターフェースすることができ、すなわち、サーバ１０６と通信して、アプリケーション、プログラム、及び、例えば、１つ以上のＦＰＧＡ１１２の構成情報を含むことができる一セットのビットストリームセット１２２などのビットストリームを要求することができる。
【0022】
サーバ１０６は、１つ以上のプロセッサ１２６と、少なくとも１つのメモリユニット１２８とを含むことができる。少なくとも１つのメモリユニット１２８は、例えば、コンパイラプログラム１３０、クライアントデバイスインターフェースプログラム１３２、及びマルチ機器デバイスインターフェースプログラム１３４などの１つ以上のプログラム又はアプリケーションを含むことができる。コンパイラプログラム１３０は、例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、その他などのハードウェア記述言語で記述されたＦＰＧＡ構成をコンパイルして、ＦＰＧＡにロードされてＦＰＧＡを構成することができる対応ビットストリームを生成することができる。クライアントデバイスインターフェースプログラム１３２は、クライアントデバイス１０４上のサーバインターフェースプログラム１２４と通信して、クライアントデバイス１０４とサーバ１０６との間で、プログラム、アプリケーション、及びデータを通信することができる。マルチ機器インターフェースプログラム１３４は、対応するプログラム（図１には示さず）と通信して、サーバ１０６とマルチ機器デバイス１０２との間で、プログラム、アプリケーション、及びデータを通信することができる。通信は、例えば、ＦＰＧＡ１１２を構成するためのビットストリームセットを含むことができる。記憶デバイス１０８は、例えば、クライアントデバイス１０４及び／又はマルチ機器デバイス１０２に通信することができるビットストリームセット１３６を記憶することができる。場合によっては、サーバ１０６は、コンパイルされたビットストリームを記憶デバイス１０８に記憶したり、又は記憶デバイス１０８に記憶されたビットストリームを取り出し、そのビットストリームをマルチ機器デバイス１０２若しくはクライアントデバイス１０４に提供することができる。
【0023】
マルチ機器デバイス１０２、クライアントデバイス１０４、サーバ１０６、及び記憶デバイス１０８は、ネットワーク１５０を介して通信することができ、ネットワーク１５０は、パケットベースの通信ネットワーク、ローカルエリアネットワーク、ワイドエリアネットワーク、公的／私的ネットワーク、インターネット、その他のうちの１つ以上を含むことができる。場合によっては、マルチ機器デバイス１０２及びクライアントデバイス１０４は、記憶デバイス１０８と直接通信することができる。場合によっては、サーバ１０６及び記憶デバイス１０８は、クラウド内に位置することができ、サーバ又は記憶デバイスの分散セットを介して実装することができる。
【0024】
マルチ機器デバイス１０２は、いくつかの試験機器、測定機器、及び信号発生器、その他をサポートすることができる。１つ以上のＦＰＧＡ１１２は、マルチ機器デバイス１０２が、１つ以上のＦＰＧＡ１１２に機器を動的に割り当てる能力を提供する。特に、１つ以上のＦＰＧＡ１１２は、ＦＰＧＡの残りの部分が動作し続ける間、能動的設計における機能ブロックの動的な変更を可能にする部分的再構成（ｐａｒｔｉａｌ ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ、ＰＲ）をサポートすることができる。ＰＲを使用して、ＦＰＧＡのランタイム中の異なる時間にハードウェアモジュールを変更することができ、それによって、大きく複雑な設計が比較的小さいＦＰＧＡに適合することが可能になる。１つ以上のＦＰＧＡ１１２のうちの少なくとも１つは、ＰＲをサポートすることができ、静的再構成可能部分及び動的再構成可能部分に分割されることができる。完全ビットストリームが、ＦＰＧＡ全体の構成に対応することができるが、但し、動的構成可能部分に対応する部分的ビットストリームをＦＰＧＡにロードして、動的再構成可能部分の機能を再構成及び変更することができる。例えば、１つ以上のプロセッサ１１０が完全ビットストリームを１つ以上のＦＰＧＡ１１２にロードした後、１つ以上のプロセッサ１１０は、部分的ビットストリームをロードして、動的再構成可能部分の機能を、例えばオシロスコープからスペクトルアナライザに変更することができる。静的再構成可能部分と、部分的ビットストリームに対応しない他の動的再構成可能部分とは、ビットストリームが目的の動的再構成可能部分にロードされている間、動作し続けることができる。１つ以上のＦＰＧＡ１１２は、例えば、ザイリンクス（Ｘｉｌｉｎｘ）７シリーズ及びＺｙｎｑ ＦＰＧＡデバイスなどのＰＲ ＦＰＧＡを使用して実装されることができる。
【0025】
場合によっては、サーバ１０６内のコンパイラプログラム１３０は、静的再構成可能部分及び動的再構成可能部分のハードウェア記述言語の記述をコンパイルして、完全ビットストリーム及び部分的ビットストリームを生成することができる。コンパイラプログラム１３０は、１つ以上のＦＰＧＡ１１２に固有とすることができる。例えば、Ｖｉｖａｄｏ Ｄｅｓｉｇｎ Ｓｕｉｔｅを使用して、ビットストリームを生成することができる。動的再構成可能部分に関しては、各ビットストリームは、異なる試験及び測定デバイスに対応することができる（以下、「試験及び測定デバイス」という用語は、試験及び測定デバイスに限定されるものではなく、増幅器、任意の波形発生器、比例・積分・微分（ＰＩＤ）コントローラ、周波数応答分析器、位相計、オシロスコープ、スペクトルアナライザ、デジタルフィルタ、波形発生器、データロガー、フィルタビルダー、その他などの構成要素を指すこともできる）。ユーザは、第１の試験及び測定デバイスに関連付けられたビットストリームを１つ以上のＦＰＧＡ１１２にロードすることができる。ユーザが異なる試験及び測定デバイスを動作させることを望む場合、ユーザは、第２の試験及び測定デバイスに関連付けられたビットストリームを１つ以上のＦＰＧＡ１１２にロードすることができる。コンパイラプログラム１３０は、様々な試験及び測定デバイスのハードウェア記述をコンパイルし、ビットストリームを、一セットのビットストリームセット１３６として記憶することができる。図１は、サーバ１０６に位置するコンパイラプログラム１３０を示しているが、コンパイラプログラム１３０又は別のコンパイラプログラムは、クライアントデバイス１０４に位置することもできる。様々な試験及び測定デバイスのハードウェア記述のコンパイルは、時間及びコンピューティングリソースの観点から実質的にコストがかかる可能性があるので、コンパイルプロセスは、サーバ１０６によって事前に実行されることができる。
【0026】
クライアントデバイス１０４は、マルチ機器デバイス１０２を制御することができるだけでなく、マルチ機器デバイス１０２から測定データを受信することもできる、マルチ機器デバイスインターフェースプログラム１２０を含むことができる。言い換えると、クライアントデバイス１０４は、マルチ機器デバイス１０２のための制御センターとして機能することができる。マルチ機器デバイス１０２は、表示画面又はグラフィカルユーザインターフェースを含まない場合があるので、クライアントデバイス１０４の表示画面及びグラフィカルユーザインターフェースを使用して、マルチ機器デバイス１０２の動作を間接的に制御することができる。マルチ機器デバイスインターフェースプログラム１２０は、ユーザが１つ以上のＦＰＧＡ１１２上に実装したい機器のタイプを選択することを可能にすることができる。そのために、所望の機器に対応するビットストリームを１つ以上のＦＰＧＡ１１２にロードすることを容易にするために、クライアントデバイス１０４を使用することができる。
【0027】
ビットストリームセット１３６は、いくつかの方法でマルチ機器デバイス１０２に提供されることができる。場合によっては、クライアントデバイス１０４は、ビットストリームセット１３６を記憶デバイス１０８からダウンロードし、ビットストリームセット１３６をマルチ機器デバイス１０２に提供することができる。いくつかの他の場合には、マルチ機器デバイス１０２は、ビットストリームセット１３６を記憶デバイス１０８から直接ダウンロードすることができる。更に他の場合には、ビットストリームセット１３６は、マルチ機器デバイス１０２の１つ以上のメモリユニット１１４にプレロードされ、１つ以上のプロセッサ１１０がそれにアクセスして１つ以上のＦＰＧＡ１１２にロードすることができる。図２～図４は、システムがビットストリームをマルチ機器デバイス１０２に通信する様々な方法を示す。具体的には、図２は、マルチ機器デバイス１０２がサーバ１０６にビットストリームセットを要求する例示的なプロセスのフロー図を示し、図３は、クライアントデバイス１０４がサーバ１０６にビットストリームを要求し、ビットストリームをマルチ機器デバイス１０２に提供する例示的なプロセスのフロー図を示し、図４は、マルチ機器デバイス１０２がローカルメモリユニットからビットストリームを取り出してロードする例示的なプロセスのフロー図を示す。
【0028】
図２を参照すると、プロセス２００は、クライアントデバイス１０４が、マルチ機器デバイスインターフェースプログラム１２０に対する要求２０２をサーバ１０６に送信することを含む。いくつかの実施例では、マルチ機器デバイスインターフェースプログラム１２０は、アプリケーションサーバ（例えば、Ａｐｐｌｅアプリストア、Ｇｏｏｇｌｅ Ｐｌａｙアプリストア、その他）からダウンロードすることができるアプリケーション（例えば、タブレットクライアントデバイス１０４用のアプリ）とすることができる。そのような場合には、サーバ１０６は、アプリケーションをそこからダウンロードすることができるアプリケーションサーバを含むことができる。サーバ１０６は、一般に、マルチ機器デバイスインターフェースプログラム１２０に対する要求を処理することができる１つ以上のサーバを含むことができる。例えば、サーバ１０６は、クラウドサーバ、ファイルサーバ、ウェブサーバ、データベースサーバ、プロキシサーバ、その他を含むことができ、これらの各々は、１つ以上のプロセッサ上に実装されることができ、ネットワークを介して統合又は分散されることができる。要求２０２を受信すると、サーバ１０６は、マルチ機器デバイスインターフェースプログラム１２０をメモリ記憶ユニットから取り出すこと２０４ができる。次いで、サーバ１０６は、取り出されたマルチ機器デバイスインターフェースプログラム１２０をクライアントデバイス１０４に送信すること２０６ができる。サーバ１０６は、例えば、マルチ機器デバイスインターフェースプログラム１２０をリモートメモリ記憶ユニットから取り出すために互いに通信することができる、分散サーバセットなどの１つを超えるサーバとして実装されることができることに留意されたい。
【0029】
クライアントデバイス１０４上で動作するマルチ機器デバイスインターフェースプログラム１２０は、マルチ機器デバイス１０２に、１つ以上のＦＰＧＡ１１２の動的再構成可能部分のうちの１つ以上に所望の試験及び測定デバイスをロードするように要求すること２０８ができる。場合によっては、マルチ機器デバイス１０２が初めて初期化され、１つ以上のＦＰＧＡ１１２にロードされたいかなる試験及び測定デバイスも有しないときに、要求２０８がマルチ機器デバイス１０２に送信されることができる。いくつかの他の場合には、ユーザが、１つ以上のＦＰＧＡ１１２に現在ロードされている試験及び測定デバイスを置き換えることを要求したときに、要求２０８がマルチ機器デバイス１０２に送信されることができる。マルチ機器デバイス１０２は、要求された試験及び測定デバイスに関連付けられたビットストリームに対する要求２１０をサーバ１０６に送信することができる。ビットストリームに対する要求２１０は、マルチ機器デバイスインターフェースプログラム１２０をクライアントデバイス１０４に提供するデバイスとは異なるデバイスに送信され得ることに留意されたい。例えば、ビットストリームに対する要求２１０は、サーバ１０６とは別個のクラウド記憶デバイスに送信され得、クラウド記憶デバイスは、１つ以上のＦＰＧＡ１１２にロードされることができる様々な試験及び測定デバイスに関連付けられたビットストリームを記憶する。要求２１０はまた、サーバ１０６の代わりに記憶デバイス１０８に直接送信されてもよい。ビットストリームに対する要求２１０を受信したことに応答して、サーバ１０６は、記憶デバイス１０８にアクセスして、要求されたビットストリームを取り出すこと２１２ができる。サーバ１０６は、要求されたビットストリームをマルチ機器デバイス１０２に送信すること２１４ができる。マルチ機器デバイス１０２は、ビットストリームを受信すると、１つ以上のＦＰＧＡ１１２を再構成２１６して、ビットストリームを１つ以上のＦＰＧＡ１１２にロードすることができる。マルチ機器デバイス１０２はまた、要求された試験及び測定デバイスがロードされたことを示す通知２１８をクライアントデバイス１０４に送信することもできる。
【0030】
図３は、クライアントデバイス１０４がサーバ１０６にビットストリームを要求し、ビットストリームをマルチ機器デバイス１０２に提供する例示的なプロセス３００のフロー図を示す。クライアントデバイス１０４は、サーバ１０６にマルチ機器デバイスインターフェースプログラム１２０をダウンロードすることを要求すること３０２ができる。要求を受信したことに応答して、サーバ１０６は、マルチ機器デバイスインターフェースプログラム１２０をメモリ記憶ユニットから取り出すこと３０４ができる。しかしながら、この場合には、サーバ１０６は、一セットの試験及び測定デバイスに対応するビットストリームセット３０４を取り出してもよい。次いで、サーバ１０６は、マルチ機器デバイスインターフェースプログラム１２０及びビットストリームセットの両方をクライアントデバイス１０４に送信することができる。サーバ１０６は、クライアントデバイス１０４によって要求されたマルチ機器デバイスインターフェースプログラム１２０と同じパッケージ内でビットストリームセットを送信することができる。一実施例として、クライアントデバイス１０４がアプリケーションサーバ（例えば、Ａｐｐｌｅアプリストア又はＧｏｏｇｌｅ Ｐｌａｙアプリストアなど）にアクセスして、マルチ機器デバイスインターフェースプログラム１２０をダウンロードするとき、サーバ１０６は、ダウンロードにビットストリームセットを含むこともできる。マルチ機器デバイスインターフェースプログラム１２０とともにビットストリームセットをダウンロードすることによって、クライアントデバイスは、ネットワーク１５０を介して再度サーバ１０６にアクセスしてビットストリームをダウンロードする必要なくして、所望の試験及び測定デバイスに対応するビットストリームをマルチ機器デバイス１０２にロードすることができる。マルチ機器デバイス１０２の初期構成中又は再構成中、クライアントデバイス１０４は、所望のビットストリームをマルチ機器デバイス１０２に送信３０８して、１つ以上のＦＰＧＡ１１２にロードすることができる。クライアントデバイス１０４からビットストリームを受信した後、マルチ機器デバイス１０２は、ビットストリームを１つ以上のＦＰＧＡ１１２にロードし、１つ以上のＦＰＧＡ１１２を所望の試験及び測定デバイスに関して構成することができる。ユーザが、１つ以上のＦＰＧＡ１１２上で現在実行中の１つ以上の試験及び測定デバイスを置き換えると決めた場合、ユーザは、対応するビットストリームを、以前にダウンロードされたビットストリームセットから選択し、そのビットストリームをマルチ機器デバイス１０２に送信することができる。所望の試験及び測定デバイスに対応するビットストリームが最初にダウンロードされたビットストリームセットに含まれていない場合、クライアントデバイス１０４は、サーバ１０６に特定のビットストリームを要求するか、又はマルチ機器デバイス１０２に、サーバ１０６にビットストリームを要求するように指示することができる。
【0031】
図４は、マルチ機器デバイス１０２がローカルメモリユニットからビットストリームを取り出してロードする例示的なプロセス４００のフロー図を示す。特に、クライアントデバイス１０４は、図２に示された要求２０２に関連して上述されたのと同様の方法で、サーバ１０６にマルチ機器デバイスインターフェースプログラム１２０を要求４０２することができる。サーバ１０６は、図２に示された取り出し２０４及び送信２０６に関連して上述されたのと同様の方法で、マルチ機器デバイスインターフェースプログラム１２０を取り出し４０４、マルチ機器デバイスインターフェースプログラム１２０をクライアントデバイスに送信すること４０６ができる。クライアントデバイス１０４は、マルチ機器デバイス１０２に、試験及び測定デバイスを１つ以上のＦＰＧＡ１１２にロードするように要求することができる。しかしながら、クライアントデバイス１０４は、要求された試験及び測定デバイスに対応するビットストリームをマルチ機器デバイス１０２に送信しなくてもよい。代わりに、マルチ機器デバイス１０２は、図１に示された１つ以上のメモリユニット１１４などのローカルメモリユニットから、要求された試験及び測定デバイスに対応するビットストリームを取り出すこと４１０ができる。次いで、マルチ機器デバイス１０２は、取り出されたビットストリームを１つ以上のＦＰＧＡ１１２にロードすることによって、１つ以上のＦＰＧＡ１１２を再構成することに進むことができる。マルチ機器デバイス１０２は、ローカルメモリに既に記憶されているビットストリームセットから適切なビットストリームを選択することができる。いくつかの実施例では、マルチ機器デバイス１０２は、ユーザに販売又は出荷されるときにビットストリームセットをプレロードされることができる。いくつかの実施例では、ビットストリームセットは、初期構成手順中にマルチ機器デバイス１０２のローカルメモリにロードされることができ、その場合、ビットストリームセットはクライアントデバイス１０４によってロードされることができるし、又は（図２に示されたように）サーバ１０６からアクセスされることができる。マルチ機器デバイス１０２のローカルメモリにビットストリームセットを記憶することで、ネットワークを介してサーバ１０６と通信する必要性を軽減することができる。これは、ネットワーク接続が信頼できないか又は利用できないシナリオにおいて有利であり得る。加えて、サーバ１０６との通信を回避することによって、サーバ１０６にビットストリームセットを要求しダウンロードすることに関連付けられた時間遅延を回避することができ、それによって、新しい試験及び測定デバイスに関して１つ以上のＦＰＧＡ１１２を再構成するために必要な時間が改善される。
【0032】
図２～図４に関連して説明された上記プロセスの各々において、クライアントデバイス１０４又はマルチ機器デバイス１０２は、併合ビットストリームをＦＰＧＡにロードすることに寄与する。例えば、クライアントデバイス１０４又はマルチ機器デバイス１０２は、部分的ビットストリームの併合体がロードされるための要求とともに、部分的ビットストリームを１つ以上のＦＰＧＡ１１２にロードすることができる。１つ以上のＦＰＧＡ１１２は、要求された併合体内の部分的ビットストリームを順番にロードすることができ、それによって、要求された方法で部分的ビットストリームを併合することができる。部分的ビットストリームの各々は、特定の機能又は機器に対応することができる。ビットストリームを、要求された併合体に併合することによって、１つ以上のＦＰＧＡ１１２は、部分的ビットストリームをロードすることによって、併合機能を作成することができる。
【0033】
図５は、例示的なマルチ機器デバイス５０２の一部分のブロック図を示す。マルチ機器デバイス５０２を使用して、上述したマルチ機器デバイス１０２を実装することができる。マルチ機器デバイス５０２は、１つ以上のプロセッサ５１０と、ＦＰＧＡ５１２と、１つ以上のメモリユニット５１４とを含む。１つ以上のプロセッサ５１０を使用して、図１に示された１つ以上のプロセッサ１１０を実装することができ、ＦＰＧＡ５１２を使用して、図１に示された１つ以上のＦＰＧＡ１１２のうちの１つ以上を実装することができ、メモリユニット５１４を使用して、１つ以上のメモリユニット１１４を実装することができる。１つ以上のプロセッサ５１０は、コントローラ、マイクロプロセッサ、マルチコアプロセッサ、又は１つ以上のプログラムに関連付けられた命令セットを実行するように構成することができる任意のデバイスを含むことができる。例えば、１つ以上のプロセッサ５１０は、シングルコア又はマルチコアのＡＲＭＣｏｒｔｅｘ－Ａ９又はＣｏｒｔｅｘ－Ａ５３プロセッサを含むことができる。
【0034】
１つ以上のメモリユニット５１４は、揮発性メモリや不揮発性メモリを含むことができる。例えば、１つ以上のメモリユニット５１４は、ＤＤＲ ＳＤＲＡＭ又は任意の他のタイプのＲＡＭなどの揮発性メモリを含むことができる。不揮発性メモリは、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュドライブ、メモリカード（例えば、ＳＤカード）、その他を含むことができる。１つ以上のプロセッサ５１０はまた、キャッシュメモリ及び追加の揮発性二次メモリなどのメモリユニットも含むことができる。１つ以上のプロセッサ５１０及び１つ以上のメモリユニット５１４は、互いに通信するように構成することができ、したがって、１つ以上のプロセッサ５１０は、１つ以上のメモリユニット５１４から命令を取り出し、１つ以上のメモリユニット５１４にデータを記憶することができる。
【0035】
ＦＰＧＡ５１２は、１つ以上のプロセッサ５１０及び１つ以上のメモリユニット５１４と通信可能に結合されることができる。ＦＰＧＡ５１２は、マルチ機器デバイス５０２内の多くのＦＰＧＡのうちの１つとすることができる。いくつかの実施例では、マルチ機器デバイス５０２内のＦＰＧＡの数は、チャネル入力の数以上とすることができ、その場合、ＦＰＧＡのうちの少なくとも１つを使用して、他のＦＰＧＡの出力を統合することができる。上述したように、マルチ機器デバイス１０２は、部分的に再構成可能なＦＰＧＡを含むことができる。部分的に再構成可能なＦＰＧＡは、静的再構成可能部分及び動的再構成可能部分を含む。図５に示されたＦＰＧＡ５１２は、第１の動的再構成可能部分５２０、第２の動的再構成可能部分５２２、及び第ｎの動的再構成可能部分５２４という複数の動的再構成可能部分を含むことができる。複数の動的再構成可能部分の各々は、ＦＰＧＡ５１２にロードされたビットストリームに基づいて、１つ以上の試験及び測定デバイスに動的に再構成されることができる。ＦＰＧＡ５１２の残りものは、ＦＰＧＡ５１２の静的再構成可能部分に対応することができる。静的再構成可能部分もまた、ビットストリームを使用して構成されるが、但し、ＦＰＧＡ５１２の残りものが動作し続けることができる間に再構成することができる複数の動的再構成可能部分とは異なり、静的再構成可能部分はそのように再構成されることはできない。静的再構成可能部分は、マルチ機器デバイス５０２の配備中に最初に構成されることができる。その後、動的再構成可能部分のうちの１つ以上が、それぞれの動的再構成可能部分にビットストリームをロードすることによって再構成されることができる。第１の動的再構成可能部分５２０は、第１の試験及び測定デバイス（ＴＭ－１）として機能するように構成されることができ、第２の動的再構成可能部分５２２は、第２の試験及び測定デバイス（ＴＭ－２）として機能するように構成されることができ、第ｎの動的再構成可能部分５２４は、第ｎの試験及び測定デバイス（ＴＭ－ｎ）として機能するように構成されることができる。これらの試験及び測定デバイスのうちの少なくとも１つは、所望の試験及び測定デバイスのビットストリームを対応する動的再構成可能部分にロードすることによって、異なる試験及び測定デバイスと動的に交換されることができる。
【0036】
ＦＰＧＡ５１２は、アナログ入力を受信することができるチャネル入力５２６（「入力ポート」とも称される）を含むことができる。いくつかの実施例では、チャネル入力５２６は、同軸入力ケーブルを接続するための同軸コネクタ（例えば、ＢＮＣ）を有することができる。いくつかの実施例では、チャネル入力５２６は、接地コネクタと、入力信号を搬送することができる任意の２線式ケーブルを接続するための信号コネクタとを含むことができる。チャネル入力５２６の数は、マルチ機器デバイス５０２が処理するように設計された入力信号の数に基づくことができる。いくつかの実施例では、マルチ機器デバイス５０２は、少なくとも２つのチャネル入力５２６を有し得る。いくつかの他の実施例では、チャネル入力５２６の数は、１～１０の間で変わることができる。更に他の実施例では、チャネル入力５２６の数は、複数の動的再構成可能部分の数以上とすることができる。チャネル入力５２６は、アナログ信号調整回路５２８と結合されることができる。アナログ信号調整回路５２８は、例えば、チャネル入力５２６に結合された同軸入力ケーブルとのインピーダンス整合のための５０Ω終端抵抗などのインピーダンス整合回路を含むことができる。いくつかの実施例では、アナログ信号調整回路５２８は、チャネル入力５２６によって提供される入力信号を処理するための受動若しくは能動フィルタ及び／又はオペアンプを含むことができる。
【0037】
アナログ信号調整回路５２８の出力は、複数のアナログ－デジタル変換器（ＡＤＣ）の入力と結合されることができる。例えば、マルチ機器デバイス５０２は、チャネル入力５２６に提供されたアナログ信号を対応するデジタル信号に変換することができる複数のＡＤＣ５３０を含むことができる。ＡＤＣ５３０は、１つ以上のプロセッサ５１０によって構成することができる。例えば、１つ以上のプロセッサ５１０は、ＡＤＣ５３０のサンプリングレート、モード、アンチエイリアシングフィルタのオン／オフ、ゲイン、ＤＣオフセット、位相調整、その他のうちの少なくとも１つを設定又は制御することができる。場合によっては、２つ以上のチャネル入力５２６が同じ入力信号に接続されている場合、それぞれのＡＤＣ５３０は、整合されねばならない。そのような場合には、１つ以上のプロセッサ５１０は、ＡＤＣ５３０を同じパラメータ値を用いて構成することができる。１つ以上のプロセッサ５１０は、構成制御信号をＡＤＣ制御入力５３２に出力することができる。いくつかの実施例では、ＡＤＣのサンプリングレートは、１つのチャネル入力５２６のみが使用される場合には約５ギガサンプル／秒（Ｇｓ／ｓ）、２つのチャネル入力５２６が使用される場合には約２．５Ｇｓ／ｓ、及び４つのチャネル入力５２６が使用される場合には１．２５Ｇｓ／ｓとすることができる。上記に列挙されたサンプリングレートは例に過ぎず、上記に列挙されたものよりも大きいか又は小さいサンプリングレートを実装することもできる。ＡＤＣ５３０は、アナログ入力信号の値をデジタルに符号化するａビット出力をサンプリングレートで出力することができる。いくつかの実施例では、ａの値は、８～６４（閉区間）とすることができるが、但し、これらの値は限定的ではなく、特定の実装態様に基づくことができる。マルチ機器デバイス５０２はまた、少なくとも１つの外部トリガ入力５３４を含むこともできる。
【0038】
ＡＤＣ５３０及び少なくとも１つの外部トリガ入力５３４の出力は、入力バス５１６に統合されることができる。入力バス５１６は、ｋビット幅とすることができ、ＡＤＣ５３０の出力に加えて、出力－入力マルチプレクサ５３６の出力を含むことができる。入力バス５１６は、複数の動的再構成可能部分の各々と結合されることができる。すなわち、入力バス５１６は、第１の動的再構成可能部分５２０、第２の動的再構成可能部分５２２、及び第ｎの動的再構成可能部分５２４と結合されている。結果として、各動的再構成可能部分は、全てのＡＤＣ５３０の出力、少なくとも１つの外部トリガ入力５３４、及び出力－入力マルチプレクサ５３６を介して複数の動的再構成可能部分のうちの選択された出力を受信することができる。これにより、ユーザは、他の試験及び測定デバイスによって出力される信号を処理することができる１つを超える試験及び測定デバイスを単一のＦＰＧＡ内に構成することが可能になる。したがって、ユーザは、ＦＰＧＡ上に試験ベンチを作成することができ、その場合、試験ベンチは、同じマルチ機器デバイス５０２内で複雑なデータ及び信号処理を実行するために連動して動作するいくつかの試験及び測定機器を含む。
【0039】
複数の動的再構成可能部分のうちの少なくとも１つは、２つのタイプの出力を出力することができる。例えば、第１の動的再構成可能部分５２０は、第１のデータストリーム５３８と１つ以上の第１のチャネルストリーム５４６とを出力する。第１のデータストリーム５３８は、いくつかの試験及び測定デバイスでは、第１の試験及び測定デバイスＴＭ－１のほぼリアルタイムのデジタルデータ（又は量子化データ）出力を表すことができる。例えば、第１の試験及び測定デバイスＴＭ－１が信号発生器として動作するように構成された場合、第１のデータストリーム５３８は、信号発生器によって出力された波形を表すことができる。一実施例として、第１のデータストリーム５３８は、ｓ秒ごとのｄビット出力を含むことができ、その場合、ｓは、第１の動的再構成可能部分５２０に提供されるクロック周波数の逆数に等しくすることができる。１つ以上の第１のチャネルストリーム５４６は、第１の試験及び測定デバイスＴＭ－１の出力に対応するデータポイントを出力することができる。特に、１つ以上の第１のチャネルストリーム５４６は、ｄビットの出力ビットアレイを含むことができる。場合によっては、アレイは、ｄビット出力ビットと、対応するタイムスタンプとを含むことができる。いくつかの実施例では、１つ以上の第１のチャネルストリーム５４６は、特定の時間ウィンドウにわたってサンプリングされた信号の最大値及び／又は最小値として構造化されることができる。このチャネルストリームは、時間ウィンドウ並びに最大値及び最小値に対応する網掛領域をディスプレイ上に表示するために、クライアントデバイス１０４によって使用されることができる。再び、第１の試験及び測定デバイスＴＭ－１が波形発生器であると仮定すると、１つ以上の第１のチャネルストリーム５４６は、波形発生器によって生成された波形を表す、対応するタイムスタンプを有する一連のｄビット出力を有するアレイを含むことができる。第１の動的再構成可能部分５２０と同様に、第２の動的再構成可能部分５２２は、第２のデータストリーム５４０及び１つ以上の第２のチャネルストリーム５４８を出力し、第ｎの動的再構成可能部分５２４は、第ｎのデータストリーム５４４及び１つ以上の第ｎのチャネルストリーム５５０を出力する。
【0040】
複数の動的再構成可能部分のデータストリーム出力は、出力バス５１８に統合されることができる。出力バス５１８は、ｍビット幅とすることができ、複数のｄビットデータストリーム出力を含むことができる。マルチ機器デバイス５０２は、静的再構成可能部分において、複数の動的再構成可能部分によって出力されたデータストリームをチャネル出力５６２（「出力ポート」とも称される）に選択的に提供することができる一セットの出力マルチプレクサ５６４を更に含むことができる。チャネル出力５６２は、チャネル入力５２６と同様の物理的ポートとすることができ、チャネル出力５６２に提供されたアナログ信号を搬送するためのケーブルを接続することを容易にするための物理的コネクタを含むことができる。チャネル出力の数は、実装態様に基づくことができる。いくつかの実施例では、チャネル出力５６２の数は、チャネル入力５２６の数に等しくすることができる。いくつかの実施例では、チャネル出力５６２の数は、１～１０（閉区間）とすることができる。更に他の実施例では、チャネル出力５６２の数は、複数の動的再構成可能部分の数以上とすることができる。出力マルチプレクサ５６４は、１つ以上のプロセッサ５１０によって制御されることができ、１つ以上のプロセッサ５１０は、試験及び測定デバイスのタイプ、出力のタイプ、並びにチャネル出力５６２に対するユーザ構成に基づいて、出力マルチプレクサ５６４の構成を決定することができる。例えば、ユーザが、第１の動的再構成可能部分５２０の出力をチャネル出力５６２のうちの第１のものに提供するように、マルチ機器デバイス５０２を構成する場合、１つ以上のプロセッサ５１０は、その出力チャネルに対応する出力マルチプレクサ５６４を制御して、第１のデータストリーム５３８を選択し、第１のデータストリームをそのチャネル出力に出力することができる。いくつかの実施例では、出力マルチプレクサ５６４は、複数の動的再構成可能部分によって生成されたデータストリームをチャネル出力５６２に出力するデータインターフェースとして見ることができる。場合によっては、複数の動的再構成可能部分の各々に関連付けられたデータストリームが、チャネル出力などの別個の物理的出力ポートに提供されるように、出力マルチプレクサ５６４を構成することができる。すなわち、１つ以上のプロセッサ５１０は、複数の動的再構成可能部分によって出力されたデータストリームが別個のチャネル出力５６２に導かれるように、出力マルチプレクサ５６４を構成することができる。
【0041】
データストリームが選択されたチャネル出力に出力される前に、データストリームは、デジタルドメインからアナログドメインに変換される。特に、マルチ機器デバイス５０２は、一セットのデジタル－アナログ変換器（ＤＡＣ）５５８を含むことができ、その場合、少なくとも１つのＤＡＣが各チャネル出力に関連付けられる。ＤＡＣ５５８は、対応する出力マルチプレクサによって出力されたデータストリームをアナログ信号に変換することができる。ＤＡＣ５５８は、１つ以上のプロセッサ５１０によって構成されることができる。具体的には、１つ以上のプロセッサ５１０は、例えば、ＤＡＣ５５８のサンプリングレート、基準電圧、その他などのパラメータを構成することができる。マルチ機器デバイス５０２はまた、チャネル出力５６２の前に配置された一セットの信号調整器５６０も含む。一セットの信号調整器５６０は、アナログ出力信号からノイズを除去するために、例えばバンドパスフィルタなどのフィルタを含むことができる。
【0042】
マルチ機器デバイス５０２はまた、複数の動的再構成可能部分の各々に関連付けられたチャネルバッファセットも含む。例えば、マルチ機器デバイス５０２は、第１の動的再構成可能部分５２０に関連付けられた第１のチャネルバッファセット５５２、第２の動的再構成可能部分５２２に関連付けられた第２のチャネルバッファセット５５４、及び第ｎの動的再構成可能部分５２４に関連付けられた第ｎのチャネルバッファセット５５６を含む。各チャネルバッファセットは、１つ以上のチャネルバッファを含むことができる。第１の動的再構成可能部分５２０によって出力された１つ以上の第１のチャネルストリーム５４６は、第１のチャネルバッファセット５５２に一時的に記憶されることができる。同様に、第２の動的再構成可能部分５２２によって出力された１つ以上の第２のチャネルストリーム５４８は、第２のチャネルバッファセット５５４に一時的に記憶されることができ、１つ以上の第ｎのチャネルストリーム５５０は、第ｎのチャネルバッファセット５５６に一時的に記憶されることができる。
【0043】
チャネルバッファセットに一時的に記憶されたチャネルストリームは、チャネルストリームデータインターフェース５６６を介して、１つ以上のメモリユニット５１４に転送されることができる。データインターフェース５６６は、例えば、Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ（ＡＸＩ）を含むことができる。ＡＸＩは、ザイリンクスＦＰＧＡにおけるバスアーキテクチャとして広く使用されている。しかしながら、他のバスアーキテクチャ又はデータインターフェースアーキテクチャも使用され得る。いくつかの実施例では、チャネルバッファセットに一時的に記憶されたチャネルストリームは、チャネルバッファが満杯であるときには、１つ以上のメモリユニット５１４に転送される。いくつかの他の実施例では、チャネルストリームは、チャネルバッファ内のデータのサイズが閾値に達した後には、１つ以上のメモリユニット５１４に転送される。次いで、１つ以上のメモリユニット５１４に記憶されたチャネルストリームは、表示のためにクライアントデバイス１０４に転送されることができる。このようにして、複数の再構成可能部分の各々の出力は、クライアントデバイス１０４での表示のために提供されることができる。チャネルバッファセット内のチャネルバッファの数は、対応する試験及び測定機器によって生成される出力の数に依存することができる。例えば、第１の動的再構成可能部分５２０が波形発生器として構成されていると再び仮定すると、第１のチャネルバッファセット５５２内のチャネルバッファの数は、波形発生器によって生成される波形の数と等しくすることができる。場合によっては、第１のチャネルバッファセット５５２内のチャネルバッファの数は固定されることができるが、但し、チャネルストリームを一時的に記憶するために利用されるチャネルバッファセットを形成するチャネルバッファの数は、クライアントデバイス１０４に表示されるべき信号の数と等しくすることができる。例えば、波形発生器が２つの波形を生成する場合、第１のチャネルバッファセット５５２を形成する２つのチャネルバッファが利用されることができる。
【0044】
１つ以上のメモリユニット５１４に記憶されたチャネルストリームは、データポート又はネットワークポートを介してクライアントデバイスに転送されることができ、その場合、マルチ機器デバイスインターフェースプログラム１２０は、受信したデータポイントを表示することができる。マルチ機器デバイスインターフェースプログラム１２０は、受信したデータポイントを、クライアントデバイス１０４上に表示されることができる画像フレームに変換することができる。いくつかの実施例では、１つ以上のプロセッサ５１０は、１つ以上のメモリユニット５１４に記憶されたデータポイントを処理して、画像フレームを生成することができる。１つ以上のプロセッサ５１０は、データポイントに基づいて画像フレームを生成することができる画像処理プログラムを実行することができる。画像処理プログラムは、例えば、アドバンストビデオコーディング（ＡＶＣ）ベースのコーデックを含むことができる。１つ以上のプロセッサ５１０は、画像フレームをクライアントデバイス１０４にデータポート又はネットワークポートを介して送信することができる。
【0045】
マルチ機器デバイス５０２は、１つの動的再構成可能領域からの出力データストリームを別の動的再構成可能領域の入力に直接提供する一セットのデバイス相互接続部（又はデータバス）を更に含む。例えば、ＦＰＧＡ５１２は、第１の動的再構成可能部分５２０からの出力データストリームを第２の動的再構成可能部分５２２のデータ入力に接続する第１のデバイス相互接続部５６８を含むことができる。第２のデバイス相互接続部５７０は、第２の動的再構成可能部分５２２からの出力データストリームを後続の動的再構成可能部分に接続することができる。第ｎのデバイス相互接続部５７２は、先行する動的再構成可能部分の出力を第ｎの動的再構成可能部分５２４に接続することができる。デバイス相互接続部は、（出力－入力マルチプレクサ５３６に加えて）動的再構成可能部分の出力から動的再構成可能部分の入力にデータを転送する追加導管を提供する。図５は、デバイス相互接続部が１つの動的再構成可能部分からの出力データストリームを単一の他の動的再構成可能部分に提供することを示しているが、デバイス相互接続部は、１つの動的再構成可能部分からの出力データストリームが１つを超える他の動的再構成部分に提供されるように、他の動的再構成可能部分まで延在されることができる。
【0046】
マルチ機器デバイス５０２は、１つ以上のプロセッサ５１０を複数の動的再構成可能部分と結合する構成データバス５７４を更に含むことができる。特に、１つ以上のプロセッサ５１０は、構成データバス５７４を介して試験及び測定デバイスにランタイム構成情報を提供することができる。構成データバス５７４は、データバスシャットダウンロジック５８０を介して各動的再構成可能部分と結合されることができる。動的再構成部分の再構成の間、その内の構成レジスタはアクセス不可能であり得る。１つ以上のプロセッサ５１０がこれらの構成レジスタにアクセス又は書き込みを試みた場合、１つ以上のプロセッサ５１０は、デッドロック状態に入り得る。デッドロック状態を回避するために、ＦＰＧＡ５１２は、構成データバス５７４と現在再構成を受けている動的再構成可能部分との間の接続を無効にするデータバスシャットダウンロジック５８０を含むことができる。１つ以上のプロセッサ５１０は、シャットダウンロジック制御信号５７６をアクティブ／非アクティブにすることによって、所望のデータバスシャットダウンロジック５８０を有効化／無効化することができる。データバスシャットダウンロジック５８０は、一般に、ＦＰＧＡ内のコアとして提供される。例えば、いくつかのザイリンクスＦＰＧＡは、１つ以上のプロセッサ５１０によって制御されて、動的再構成部分の再構成中に動的再構成部分と静的部分との間のインターフェースを安全にすることができるＡＸＩシャットダウンマネージャコアを含むことができる。
【0047】
マルチ機器デバイス５０２はまた、マルチ機器デバイス５０２との間でデータを通信するための１つ以上の物理的出力ポートも含むことができる。例えば、マルチ機器デバイス５０２は、シリアルデータポート５８２及びネットワークポート５８４を含むことができる。シリアルデータポート５８２は、ＵＳＢ、ＦｉｒｅＷｉｒｅ、ＰＣＩＥｘｐｒｅｓｓ、その他をサポートするポートを含むことができる。シリアルデータポート５８２は、例えば、クライアントデバイス１０４との接続を容易にすることができる。ネットワークポート５８４は、有線ネットワークポート、無線ネットワークポート、又は両方を含むことができる。有線ネットワークポートは、例えば、イーサネット（登録商標）ポートを含むことができる。無線ポートは、例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＷｉＦｉ、Ｚｉｇｂｅｅ（登録商標）、その他を含むことができる。１つ以上のプロセッサ５１０、１つ以上のメモリユニット５１４、シリアルデータポート５８２、及びネットワークポート５８４は、データバス５８６を介して通信することができる。動作中、１つ以上のプロセッサ５１０は、１つ以上のメモリユニット５１４に記憶されたチャネルストリームを、シリアルポート５８２及びネットワークポート５８４のうちの１つ以上を介してクライアントデバイスに送信することができる。また、サーバ１０６（図１～図４）と通信してビットストリームをダウンロードするために、ネットワークポート５８４が利用されることができる。１つ以上のプロセッサ５１０は、ネットワークポート５８４又はシリアルデータポート５８２を利用して、クライアントデバイス１０４からビットストリームを受信することができる。ビットストリームは、対応する動的再構成可能部分にビットストリームがロードされるまで、１つ以上のメモリユニット５１４に記憶されることができる。
【0048】
図５には示されていないが、マルチ機器デバイス５０２は、マルチ機器デバイス５０２の再構成可能部分のうちの２つ以上に同期信号を提供する１つ以上の同期信号相互接続部を含むことができる。特に、同期信号は、試験及び測定デバイス（ＴＭ－１、ＴＭ－２、．．．．ＴＭ－ｎ）のうちの２つ以上の間のクロックサイクル同期を可能にすることができる。同期信号相互接続部は、静的再構成可能部分内に実装されることができる。いくつかの実施例では、同期信号は、２つ以上の動的再構成可能部分（すなわち、試験及び測定デバイス（ＴＭ－１、ＴＭ－２、．．．．ＴＭ－ｎ））に選択的に提供されて、それらの動的再構成可能部分を選択的に同期させることができる。同期信号は、試験及び測定デバイスのうちの選択されたものに、同じクロックエッジに到達することができる。例えば、同期信号は、選択された試験及び測定デバイスに、同じ立ち上がりクロックエッジに到達することができる。１つ以上のプロセッサ５１０は、動的再構成可能部分のうちのどれが同期信号を受信するかを制御することができる。例えば、１つ以上のプロセッサ５１０は、有効化されたときに、イネーブルロジックに関連付けられた動的構成部分に同期信号が提供されることを可能にするイネーブルロジック（例えば、論理ゲート）を制御することができる。
【0049】
図６は、図５に示された第１の動的再構成可能部分５２０の例示的なブロック図を示す。第１の動的再構成可能部分５２０は、一セットの制御レジスタ６０２、少なくとも１つのメモリマップ６０４（又は「少なくとも１つのメモリユニット６０４」）、複数のマルチプレクサ６０６、及び再構成可能ロジック６０８を含むことができる。制御レジスタ６０２は、第１の動的再構成可能部分５２０内に構成された試験及び測定デバイスに固有の構成値を記憶することができる。例えば、第１の動的再構成可能部分５２０がスペクトルアナライザとして機能するように構成されると仮定すると、構成レジスタ６０２は、開始周波数及び終了周波数などのパラメータの値を記憶することができる。別の実施例では、第１の動的再構成可能部分５２０がＰＩＤコントローラとして機能するように構成されると仮定すると、そのときは、制御レジスタ６０２は、フィルタ係数などのパラメータの値を記憶することができる。メモリマップ６０４もまた、試験及び測定デバイスの構成パラメータの値を記憶することができる。場合によっては、メモリマップ６０４の記憶容量は、構成レジスタ６０２の総体メモリ容量よりも大きくすることができる。したがって、メモリマップ６０４は、試験及び測定デバイスの動作のための追加データを記憶することができる。例えば、第１の動的再構成可能部分５２０が波形発生器として機能するように構成されると仮定すると、メモリマップ６０４は、波形発生器によって生成される波形に関連するデータを記憶することができる。別の実施例では、第１の動的再構成可能部分５２０がスペクトルアナライザとして機能するように構成されると仮定すると、メモリマップ６０４は、ウィンドウイング機能に関連するデータを記憶することができる。
【0050】
マルチプレクサ６０６は、入力バス５１６からデータストリームを受信し、データストリームのうちのどれが再構成可能ロジック６０８に提供されるかを選択することができる。１つ以上のプロセッサ５１０は、マルチプレクサの入力選択構成を制御レジスタ６０２又はメモリマップ６０４に記憶することによって、マルチプレクサ６０６の動作を制御することができる。再構成可能ロジック６０８の出力は、１つ以上の第１のチャネルストリーム５４６及び第１のデータストリーム５３８を含むことができる。再構成可能ロジック６０８は、例えば、ルックアップテーブル、フリップフロップ、ブロックランダムアクセスメモリ（ＲＡＭ）、デジタル信号プロセッサ（ＤＳＰ）ブロック、その他などのいくつかの論理ブロックを含むことができる。１つ以上のプロセッサ５１０は、ビットストリームを使用して、試験及び測定デバイスとして機能するのに所望される方法で、これらの論理ブロックを構成することができる。
【0051】
部分的再構成をサポートするほとんどのＦＰＧＡについて、ＦＰＧＡは、動的再構成可能部分及び静的再構成可能部分へのビットストリームのロードを容易にし、かつ一般的な再構成可能部分の管理を容易にする、ＦＰＧＡの製造業者によって包含される独自の処理ロジックを含むことに留意されたい。例えば、ザイリンクスファミリのＰＲ ＦＰＧＡは、ＰＲ設計のための管理機能を提供する部分的再構成コントローラ（ＰＲＣ）コアを含む。１つ以上のプロセッサ５１０は、ＦＰＧＡの一部分を再構成するために、所望のビットストリームをＦＰＧＡ上の処理ロジックに送信し、処理ロジックに、再構成動作を実行するように指示することができる。したがって、１つ以上のプロセッサ５１０は、動的再構成可能部分にビットストリームを直接ロードしなくてもよい。ＦＰＧＡ上の処理ロジックとインターフェースするための手順は、ＦＰＧＡ製造業者に固有であり得るが、典型的には、製造業者によって十分に文書化されている。そのために、当業者は、１つ以上のプロセッサ５１０を、ＦＰＧＡの処理ロジックと通信するように容易に構成することができる。
【0052】
本明細書に記載の主題及び動作の実装態様は、デジタル電子回路で、又は本明細書に開示された構造及びそれらの構造的等価物を含む有形媒体、ファームウェア、若しくはハードウェア上に具現化されたコンピュータソフトウェアで、又はこれらのうちの１つ以上の組み合わせで、実装することができる。本明細書に記載の主題の実装態様は、データ処理装置による実行のための、又はデータ処理装置の動作を制御するための、コンピュータ記憶媒体上に符号化された、１つ以上のコンピュータプログラム、すなわち、コンピュータプログラム命令のうちの１つ以上の構成要素として実装することができる。プログラム命令は、人工的に生成される伝搬信号、例えば、データ処理装置によって実行するのに好適な受信装置に送信するための情報を符号化するために生成される、機械生成の電気、光、又は電磁信号において符号化することができる。コンピュータ記憶媒体は、コンピュータ可読記憶デバイス、コンピュータ可読記憶基板、ランダム若しくはシリアルアクセスメモリアレイ若しくはデバイス、又はこれらのうちの１つ以上の組み合わせとすることもできるし、あるいはそれらに含まれることもできる。更に、コンピュータ記憶媒体が伝搬信号でなければ、コンピュータ記憶媒体は、人工的に生成された伝搬信号中に符号化されたコンピュータプログラム命令のソース又は宛先を含むことができる。コンピュータ記憶媒体はまた、１つ以上の別個の物理的構成要素若しくは媒体（例えば、複数のＣＤ、ディスク、若しくは他の記憶デバイス）とすることもできるし、又はこれらに含まれることもできる。
【0053】
本開示に記載の実装態様に対する様々な改変は、当業者には容易に明らかであり得、本明細書で定義された一般的な原理は、本開示の趣旨又は範囲から逸脱することなく、他の実装態様に適用され得る。したがって、特許請求の範囲は、本明細書に示された実装態様に限定されるとは意図されず、本開示、本明細書に開示された原理及び新規特徴と一致する最も広い範囲を付与される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【手続補正書】
【提出日】2023-04-24
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
システムであって、マルチ機器デバイスであって、
静的再構成可能部分、
複数の動的再構成可能部分であって、前記複数の動的再構成可能部分の各々が試験及び測定デバイスとして構成されている、複数の動的再構成可能部分、並びに
前記静的再構成可能部分及び前記複数の動的再構成可能部分と結合されたコントローラであって、
前記複数の動的再構成可能部分のうちの少なくとも１つを試験及び測定デバイスとして再構成するための少なくとも１つのビットストリームを処理するように構成されたコントローラ、を含むマルチ機器デバイスと、
サーバであって、
前記少なくとも１つのビットストリームを記憶するように構成されたメモリ、及び
少なくとも１つのプロセッサであって、
前記少なくとも１つのビットストリームを提供するための要求を前記マルチ機器デバイスから受信し、
前記要求に応答して、前記少なくとも１つのビットストリームを前記メモリから取り出し、前記マルチ機器デバイスに前記少なくとも１つのビットストリームを送信するように構成された少なくとも１つのプロセッサ、を含むサーバと、を備える、システム。
【請求項2】
前記マルチ機器デバイスは、所望の試験及び測定デバイスをロードするためにユーザデバイスから要求を受信して、前記ユーザデバイスからの要求に応答して、前記所望の試験及び測定デバイスに対応する前記少なくとも１つのビットストリームを提供するために前記サーバと前記要求を通信するように構成されている、請求項１に記載のシステム。
【請求項3】
前記少なくとも１つのビットストリームを提供するための前記要求は第１の要求であり、前記少なくとも１つのビットストリームは第１の少なくとも１つのビットストリームであり、前記少なくとも１つのプロセッサは、第２の少なくとも１つのビットストリームを提供するための第２の要求を受信し、
前記第２の要求に応答して、第２の少なくとも１つのビットストリームを前記メモリから取り出し、前記第２の少なくとも１つのビットストリームを前記マルチ機器デバイスに送信するように構成されており、
前記コントローラは、
前記第２の少なくとも１つのビットストリームに基づいて、前記複数の動的再構成可能部分のうちの少なくとも１つを、１つの試験及び測定デバイスから別の試験及び測定デバイスに再構成するように構成されている、請求項１又は２に記載のシステム。
【請求項4】
前記マルチ機器デバイスは、前記複数の動的再構成可能部分の各々に関連付けられたデータストリームを、別個の物理的出力ポートに出力するように構成されたデータインターフェースを更に含む、請求項１～３のいずれか一項に記載のシステム。
【請求項5】
前記マルチ機器デバイスは、前記複数の動的再構成可能部分の各々に関連付けられたデータストリームを、シリアルデータポート又はネットワークポートの少なくとも一方に出力するように構成されたデータインターフェースを更に含む、請求項１～４のいずれか一項に記載のシステム。
【請求項6】
前記静的再構成可能部分は、前記複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分から前記複数の動的再構成可能部分のうちの少なくとも１つの別の動的再構成可能部分に信号を搬送するように構成された少なくとも１つのデータバスを含む、請求項１～５のいずれか一項に記載のシステム。
【請求項7】
前記静的再構成可能部分は、前記複数の動的再構成可能部分の出力と結合された入力と、前記複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分の入力と結合された少なくとも１つの出力とを有する少なくとも１つのマルチプレクサを含み、前記コントローラは、前記複数の動的再構成可能部分の前記出力のうちの少なくとも１つが、前記複数の動的再構成可能部分のうちの前記少なくとも１つの動的再構成可能部分の前記入力に提供されることを可能にするように前記マルチプレクサを制御するように構成されている、請求項１～６のいずれか一項に記載のシステム。
【請求項8】
前記複数の動的再構成可能部分の少なくとも１つの出力が、量子化されたほぼリアルタイムのアナログ信号を表すデータストリームを提供する、請求項１～７のいずれか一項に記載のシステム。
【請求項9】
前記静的再構成可能部分は、前記複数の動的再構成可能部分の少なくとも１つの動的再構成可能部分と結合された少なくとも１つのチャネルバッファを含み、前記少なくとも１つのチャネルバッファの各々は、前記複数の動的再構成可能部分のうちの対応するもののチャネル出力と結合されており、前記少なくとも１つのチャネルバッファは、前記チャネル出力によって出力されたチャネルデータストリームをバッファリングし、バッファリングされたチャネルデータストリームを前記マルチ機器デバイスのメモリに提供するように構成されている、請求項１～８のいずれか一項に記載のシステム。
【請求項10】
前記コントローラは、前記マルチ機器デバイスの前記メモリに記憶された前記バッファリングされたチャネルデータを処理して出力チャネルバッファデータを生成し、前記出力チャネルバッファデータを前記マルチ機器デバイスの１つ以上の出力ポートに提供するように構成されている、請求項９に記載のシステム。
【請求項11】
前記出力チャネルバッファデータは画像フレームである、請求項１０に記載のシステム。
【請求項12】
前記複数の動的再構成可能部分の各動的再構成可能部分と結合された少なくとも１つのチャネルバッファのチャネルデータストリームが、前記マルチ機器デバイスの前記メモリに記憶される、請求項１～１１のいずれか一項に記載のシステム。
【請求項13】
前記コントローラは、前記チャネルデータストリームを前記マルチ機器デバイスの前記１つ以上の出力ポートに出力するように構成されている、請求項１２に記載のシステム。
【請求項14】
前記複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分が、制御バスを介して前記コントローラと結合された少なくとも１つの制御レジスタと、
前記制御バスを介して前記コントローラと結合された少なくとも１つのメモリユニットとを含み、
前記少なくとも１つの制御レジスタ及び前記少なくとも１つのメモリユニットは、前記コントローラから受信した構成データを記憶し、前記少なくとも１つのメモリユニットは、前記少なくとも１つの制御レジスタよりもサイズが大きい、請求項１～１３のいずれか一項に記載のシステム。
【請求項15】
前記複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分が、少なくとも１つのマルチプレクサであって、その少なくとも１つの入力が、前記複数の動的再構成可能部分のうちの１つ以上の他の動的再構成可能部分のデータストリーム出力と結合されている、少なくとも１つのマルチプレクサと、
少なくとも１つのプロセッサであって、その少なくとも１つの入力が、前記少なくとも１つのマルチプレクサの少なくとも出力と結合されている、少なくとも１つのプロセッサと、を含む、請求項１～１４のいずれか一項に記載のシステム。
【請求項16】
前記マルチ機器デバイスと通信可能に結合され、かつ前記サーバと通信可能に結合された前記ユーザデバイスを更に備え、前記ユーザデバイスは、別の前記少なくとも１つのビットストリームを提供するための要求を前記サーバに送信し、前記別の少なくとも１つのビットストリームを含む送信を前記サーバから受信し、前記別の少なくとも１つのビットストリームを前記マルチ機器デバイスに送信するように構成されている、請求項１～１５のいずれか一項に記載のシステム。
【請求項17】
前記静的再構成可能部分は、少なくとも１つのアナログ－デジタル変換器（ＡＤＣ）及び少なくとも１つのデジタル－アナログ変換器（ＤＡＣ）を含み、前記複数の動的再構成可能部分の各々は、前記少なくとも１つのＡＤＣと選択的に結合され、かつ前記少なくとも１つのＤＡＣと選択的に結合されている、請求項１～１６のいずれか一項に記載のシステム。
【請求項18】
マルチ機器デバイスであって、静的再構成可能部分と、
複数の動的再構成可能部分であって、前記複数の動的再構成可能部分のうちの少なくとも１つが試験及び測定デバイスとして構成されている、複数の動的再構成可能部分と、
前記静的再構成可能部分及び前記複数の動的再構成可能部分と結合されたコントローラであって、
データインターフェースを介して受信された少なくとも１つのビットストリームに基づいて、前記複数の動的再構成可能部分のうちの少なくとも１つを試験及び測定デバイスとして再構成し、
前記静的再構成可能部分を、前記複数の動的再構成可能部分の各々によって生成されたデータストリームを複数の出力ポートに提供するように再構成するように構成されたコントローラと、を備え、
前記コントローラは、さらに、前記複数の動的再構成可能部分のうちの少なくとも１つを再構成するための命令をユーザデバイスから受信して、命令の受信に応答して、前記少なくとも１つのビットストリームを提供するためにサーバに要求するように構成されている、マルチ機器デバイス。
【請求項19】
前記複数の出力ポートは複数の物理的出力ポートを含み、前記複数の物理的出力ポートの各物理的出力ポートは、前記複数の動的再構成可能部分のうちのいずれか１つに選択的に結合されている、請求項１８に記載のマルチ機器デバイス。
【請求項20】
複数の入力ポートと、前記複数の入力ポートと結合された複数のアナログ－デジタル変換器（ＡＤＣ）と、を更に備え、
前記静的再構成可能部分は、前記複数のＡＤＣと結合されかつ前記複数のＡＤＣの各々からのデジタル信号を前記複数の動的再構成可能部分の各々に選択的に提供するように構成された、少なくとも１つの入力バスを含む、請求項１８又は１９に記載のマルチ機器デバイス。
【請求項21】
複数の出力ポートと、前記複数の出力ポートと結合された複数のデジタル－アナログ変換器（ＤＡＣ）と、を更に備え、
前記静的再構成可能部分は、前記複数のＤＡＣと結合されかつ前記複数の動的再構成可能部分の各々からの出力信号を前記複数のＤＡＣの各々に選択的に提供するように構成された、少なくとも１つの出力バスを含む、請求項１８～２０のいずれか一項に記載のマルチ機器デバイス。
【請求項22】
前記少なくとも１つのビットストリームは第１の少なくとも１つのビットストリームであり、前記少なくとも１つのコントローラは、前記データインターフェースを介して第２の少なくとも１つのビットストリームを受信し、
前記第２の少なくとも１つのビットストリームに基づいて、前記複数の動的再構成可能部分のうちの前記少なくとも１つを、１つの試験及び測定デバイスから別の試験及び測定デバイスに再構成するように構成されている、請求項１８～２１のいずれか一項に記載のマルチ機器デバイス。
【請求項23】
前記複数の動的再構成可能部分の各々に関連付けられたデータストリームを別個の物理的出力ポートに出力するように構成された出力インターフェースを更に備える、請求項１８～２２のいずれか一項に記載のマルチ機器デバイス。
【請求項24】
前記複数の動的再構成可能部分の各々に関連付けられたデータストリームをシリアルデータポート又はネットワークポートの少なくとも一方に出力するように構成されたネットワークインターフェースを更に備える、請求項１８～２２のいずれか一項に記載のマルチ機器デバイス。
【請求項25】
前記静的再構成可能部分は、前記複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分から前記複数の動的再構成可能部分のうちの少なくとも１つの別の動的再構成可能部分に信号を搬送するように構成された少なくとも１つのデータバスを含む、請求項１８～２４のいずれか一項に記載のマルチ機器デバイス。
【請求項26】
前記静的再構成可能部分は、前記複数の動的再構成可能部分の出力と結合された入力と、前記複数の動的再構成可能部分のうちの少なくとも１つの動的再構成可能部分の入力と結合された少なくとも１つの出力とを有する少なくとも１つのマルチプレクサを含み、前記コントローラは、前記複数の動的再構成可能部分の前記出力のうちの少なくとも１つが、前記複数の動的再構成可能部分のうちの前記少なくとも１つの動的再構成可能部分の前記入力に提供されることを可能にするように前記マルチプレクサを制御するように構成されている、請求項１８～２５のいずれか一項に記載のマルチ機器デバイス。
【請求項27】
前記複数の動的再構成可能部分の少なくとも１つの出力が、量子化されたほぼリアルタイムのアナログ信号を表すデータストリームを提供する、請求項１８～２６のいずれか一項に記載のマルチ機器デバイス。
【請求項28】
前記静的再構成可能部分は、前記複数の動的再構成可能部分の少なくとも１つの動的再構成可能部分と結合された少なくとも１つのチャネルバッファを含み、前記少なくとも１つのチャネルバッファの各々は、前記複数の動的再構成可能部分のうちの対応するもののチャネル出力と結合されており、前記少なくとも１つのチャネルバッファは、前記チャネル出力によって出力されたチャネルデータストリームをバッファリングし、バッファリングされたチャネルデータストリームをメモリに提供するように構成されている、請求項１８～２７のいずれか一項に記載のマルチ機器デバイス。
【請求項29】
前記コントローラは、前記メモリに記憶された前記バッファリングされたチャネルデータを処理して出力チャネルバッファデータを生成し、前記出力チャネルバッファデータを前記マルチ機器デバイスの１つ以上の出力ポートに提供するように構成されている、請求項１８～２８のいずれか一項に記載のマルチ機器デバイス。
【請求項30】
前記出力チャネルバッファデータは画像フレームである、請求項２９に記載のマルチ機器デバイス。
【請求項31】
前記複数の動的再構成可能部分の各動的再構成可能部分と結合された少なくとも１つのチャネルバッファのチャネルデータストリームが、前記メモリに記憶される、請求項１８～３０のいずれか一項に記載のマルチ機器デバイス。
【請求項32】
前記コントローラは、前記チャネルデータストリームを前記マルチ機器デバイスの１つ以上の出力ポートに出力するように構成されている、請求項３１に記載のマルチ機器デバイス。
【請求項33】
前記複数の動的再構成可能部分のうちの前記少なくとも１つの動的再構成可能部分は、制御バスを介して前記コントローラと結合された少なくとも１つの制御レジスタと、
前記制御バスを介して前記コントローラと結合された少なくとも１つのメモリユニットとを含み、
前記少なくとも１つの制御レジスタ及び前記少なくとも１つのメモリユニットは、前記コントローラから受信した構成データを記憶し、前記少なくとも１つのメモリユニットは、前記少なくとも１つの制御レジスタよりもサイズが大きい、請求項１８～３２のいずれか一項に記載のマルチ機器デバイス。
【請求項34】
前記複数の動的再構成可能部分のうちの前記少なくとも１つの動的再構成可能部分は、少なくとも１つのマルチプレクサであって、その少なくとも１つの入力が、前記複数の動的再構成可能部分のうちの１つ以上の他の動的再構成可能部分のデータストリーム出力と結合されている、少なくとも１つのマルチプレクサと、
少なくとも１つのプロセッサであって、その少なくとも１つの入力が、前記少なくとも１つのマルチプレクサの少なくとも出力と結合されている、少なくとも１つのプロセッサと、を含む、請求項１８～３３のいずれか一項に記載のマルチ機器デバイス。
【請求項35】
前記サーバからの前記少なくとも１つのビットストリームを記憶するメモリ記憶装置と結合されたメモリインターフェースを更に備え、前記コントローラは、前記メモリインターフェースを介して、前記メモリ記憶装置からの前記少なくとも１つのビットストリームにアクセスするように構成されている、請求項１８～３４のいずれか一項に記載のマルチ機器デバイス。
【請求項36】
前記コントローラは、前記複数の動的再構成可能部分のうちの前記少なくとも１つを再構成するための追加の命令を前記ユーザデバイスからインターフェースを介して受信し、
前記命令の前記受信に応答して、前記メモリ記憶装置からの別の少なくとも１つのビットストリームに前記メモリインターフェースを介してアクセスするように構成されている、請求項３５に記載のマルチ機器デバイス。
【請求項37】
少なくとも１つのデジタル入力ポートを更に備え、前記静的再構成可能部分は、前記少なくとも１つのデジタル入力ポートと結合されかつ前記少なくとも１つのデジタル入力ポートの各々からのデジタル信号を前記複数の動的再構成可能部分の各々に選択的に提供するように構成された、少なくとも１つの入力バスを含む、請求項１８～３６のいずれか一項に記載のマルチ機器デバイス。
【請求項38】
少なくとも１つのデジタル出力ポートを更に備え、前記静的再構成可能部分は、前記少なくとも１つのデジタル出力と結合されかつ前記複数の動的再構成可能部分の各々からの出力信号を前記少なくとも１つのデジタル出力ポートの各々に選択的に提供するように構成された、少なくとも１つの出力バスを含む、請求項１８～３７のいずれか一項に記載のマルチ機器デバイス。
【国際調査報告】