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特表2024-514371不完全なグラフ・コードの位置を特定するためのアプリケーション・プログラミング・インターフェース
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-04-02
(54)【発明の名称】不完全なグラフ・コードの位置を特定するためのアプリケーション・プログラミング・インターフェース
(51)【国際特許分類】
G06F 11/36 20060101AFI20240326BHJP
【ＦＩ】
G06F11/36 104
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022526155
(86)(22)【出願日】2022-04-13
(85)【翻訳文提出日】2022-07-13
(86)【国際出願番号】 US2022024634
(87)【国際公開番号】W WO2022221418
(87)【国際公開日】2022-10-20
(31)【優先権主張番号】63/175,004
(32)【優先日】2021-04-14
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＢＬＵＥＴＯＯＴＨ
２．ＴＥＮＳＯＲＦＬＯＷ
３．ＰＹＴＨＯＮ
４．ＪＡＶＡ
(71)【出願人】
【識別番号】501450960
【氏名又は名称】エヌビディア コーポレーション
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】フォンテーヌ、デイヴィッド アンソニー
【テーマコード（参考）】
5B042
【Ｆターム（参考）】
5B042HH39
(57)【要約】
不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するための装置、システム、及び技法。少なくとも１つの実施例では、不完全なグラフ・コードの１つ又は複数の部分のロケーションは、たとえば、ＣＵＤＡ又は他の並列コンピューティング・プラットフォーム・コードに基づいて識別される。
【特許請求の範囲】
【請求項1】
不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するために、アプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施する１つ又は複数の回路を備える、プロセッサ。
【請求項2】
前記１つ又は複数の回路が、少なくとも、前記不完全なグラフ・コードに対応するハンドルを取得することによって、前記ロケーションを識別する、請求項１に記載のプロセッサ。
【請求項3】
前記１つ又は複数の回路が、さらに、前記ロケーションに少なくとも部分的に基づいて前記不完全なグラフ・コードを修正する、請求項１に記載のプロセッサ。
【請求項4】
前記不完全なグラフ・コードが、１つ又は複数のプロセスを通して生成されているグラフ・コードである、請求項１に記載のプロセッサ。
【請求項5】
前記ＡＰＩがランタイムＡＰＩである、請求項１に記載のプロセッサ。
【請求項6】
前記不完全なグラフ・コードが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって実行可能な１つ又は複数の動作を示す、請求項１に記載のプロセッサ。
【請求項7】
不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するために、アプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施する１つ又は複数のプロセッサを有する１つ又は複数のコンピュータを備える、システム。
【請求項8】
前記１つ又は複数のプロセッサが、さらに、前記ロケーションに少なくとも部分的に基づいて前記不完全なグラフ・コードに対して１つ又は複数の動作を実施する、請求項７に記載のシステム。
【請求項9】
前記１つ又は複数のプロセッサが、さらに、前記不完全なグラフ・コードに関連するノードのセットへの参照を取得する、請求項７に記載のシステム。
【請求項10】
前記不完全なグラフ・コードが、１つ又は複数の動作と、前記１つ又は複数の動作の間の依存性とを示す、請求項７に記載のシステム。
【請求項11】
前記ロケーションが、前記ロケーションへの参照によって識別される、請求項７に記載のシステム。
【請求項12】
前記不完全なグラフ・コードが、１つ又は複数の汎用グラフィックス処理ユニット（ＧＰＧＰＵ）によって実行可能な動作のセットを符号化する、請求項７に記載のシステム。
【請求項13】
１つ又は複数のプロセッサによって実施される場合に、前記１つ又は複数のプロセッサに、少なくとも、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するために、アプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施させる
命令のセットを記憶している、機械可読媒体。
【請求項14】
前記命令のセットが、前記１つ又は複数のプロセッサによって実施される場合に、前記１つ又は複数のプロセッサに、前記不完全なグラフ・コードに少なくとも部分的に基づいてグラフ・コードを取得させ、
前記グラフ・コードに基づいて１つ又は複数の動作を実施させる
命令をさらに含む、請求項１３に記載の機械可読媒体。
【請求項15】
前記不完全なグラフ・コードが、１つ又は複数のカーネルを符号化する、請求項１３に記載の機械可読媒体。
【請求項16】
前記１つ又は複数の部分が、１つ又は複数の並列処理ユニット（ＰＰＵ）によって実行可能な動作を符号化する、請求項１３に記載の機械可読媒体。
【請求項17】
前記ＡＰＩがドライバＡＰＩである、請求項１３に記載の機械可読媒体。
【請求項18】
前記命令のセットが、前記１つ又は複数のプロセッサによって実施される場合に、前記１つ又は複数のプロセッサに、前記ロケーションに少なくとも部分的に基づいて前記不完全なグラフ・コードにおける動作のセットを符号化させる命令をさらに含む、請求項１３に記載の機械可読媒体。
【請求項19】
不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するために、アプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施するステップを含む、方法。
【請求項20】
前記ＡＰＩを実施するステップの結果としてステータス指示を取得するステップをさらに含む、請求項１９に記載の方法。
【請求項21】
前記１つ又は複数の部分が、１つ又は複数の動作に対応する１つ又は複数のグラフ・コード・ノードを含む、請求項１９に記載の方法。
【請求項22】
前記不完全なグラフ・コードに関連するノードのセットのサイズを示す値を取得するステップをさらに含む、請求項１９に記載の方法。
【請求項23】
前記ロケーションに少なくとも部分的に基づいて前記不完全なグラフ・コードに１つ又は複数のグラフ・コード・ノードを追加するステップをさらに含む、請求項１９に記載の方法。
【請求項24】
前記不完全なグラフ・コードが、１つ又は複数の中央処理ユニット（ＣＰＵ）によって実行可能な動作を符号化する、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、その内容全体が参照により本明細書に組み込まれる、２０２１年４月１４日に出願された、「ＧＲＡＰＨ ＳＴＲＥＡＭ ＣＡＰＴＵＲＥ ＥＮＨＡＮＣＥＭＥＮＴＳ」と題する、米国仮出願第６３／１７５，００４号の利益を主張する。本出願はまた、本明細書と同時に出願された、「ＡＰＰＬＩＣＡＴＩＯＮ ＰＲＯＧＲＡＭＭＩＮＧ ＩＮＴＥＲＦＡＣＥ ＴＯ ＭＯＤＩＦＹ ＩＮＣＯＭＰＬＥＴＥ ＧＲＡＰＨ ＣＯＤＥ」と題する同時係属米国特許出願第＿＿＿＿＿＿＿＿＿＿＿＿号（代理人整理番号第０１１２９１２－５１２ＵＳ０号、クライアント参照番号第２１－ＳＣ－１４１８ＵＳ０３号）の完全な開示に関し、すべての目的のために参照により、それを組み込む。
【0002】
少なくとも１つの実施例は、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するために使用される処理リソースに関する。たとえば、少なくとも１つの実施例は、本明細書で説明される様々な新規の技法を実装する、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するために使用されるプロセッサ又はコンピューティング・システムに関する。
【背景技術】
【0003】
様々な動作を実施するために、グラフ・コードが生成され、利用され得る。グラフ・コードの管理は、グラフ・コードが複雑であり得るので、困難であり得る。したがって、グラフ・コードを管理するための技法が、ＣＵＤＡ又は他の並列コンピューティング・プラットフォーム・コードを使用して改善され得る。
【図面の簡単な説明】
【0004】
【図1】少なくとも１つの実施例による、本明細書で説明される１つ又は複数の技法の使用事例の一実例を示す図である。
【図2】少なくとも１つの実施例による、ストリーム入手キャプチャ情報ＡＰＩコール（ｓｔｒｅａｍ ｇｅｔ ｃａｐｔｕｒｅ ｉｎｆｏ ＡＰＩ ｃａｌｌ）の図である。
【図3】少なくとも１つの実施例による、ストリーム更新キャプチャ依存性ＡＰＩコール（ｓｔｒｅａｍ ｕｐｄａｔｅ ｃａｐｔｕｒｅ ｄｅｐｅｎｄｅｎｃｉｅｓ ＡＰＩ ｃａｌｌ）の図である。
【図4】少なくとも１つの実施例による、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するプロセスの一実例を示す図である。
【図5】少なくとも１つの実施例による、不完全なグラフ・コードの１つ又は複数の部分の修正のプロセスの一実例を示す図である。
【図6】少なくとも１つの実施例による、例示的なデータ・センタを示す図である。
【図7】少なくとも１つの実施例による、処理システムを示す図である。
【図8】少なくとも１つの実施例による、コンピュータ・システムを示す図である。
【図9】少なくとも１つの実施例による、システムを示す図である。
【図10】少なくとも１つの実施例による、例示的な集積回路を示す図である。
【図11】少なくとも１つの実施例による、コンピューティング・システムを示す図である。
【図12】少なくとも１つの実施例による、ＡＰＵを示す図である。
【図13】少なくとも１つの実施例による、ＣＰＵを示す図である。
【図14】少なくとも１つの実施例による、例示的なアクセラレータ統合スライス（ａｃｃｅｌｅｒａｔｏｒ ｉｎｔｅｇｒａｔｉｏｎ ｓｌｉｃｅ）を示す図である。
【図15A】少なくとも１つの実施例による、例示的なグラフィックス・プロセッサを示す図である。
【図15B】少なくとも１つの実施例による、例示的なグラフィックス・プロセッサを示す図である。
【図16A】少なくとも１つの実施例による、グラフィックス・コアを示す図である。
【図16B】少なくとも１つの実施例による、ＧＰＧＰＵを示す図である。
【図17A】少なくとも１つの実施例による、並列プロセッサを示す図である。
【図17B】少なくとも１つの実施例による、処理クラスタを示す図である。
【図17C】少なくとも１つの実施例による、グラフィックス・マルチプロセッサを示す図である。
【図18】少なくとも１つの実施例による、グラフィックス・プロセッサを示す図である。
【図19】少なくとも１つの実施例による、プロセッサを示す図である。
【図20】少なくとも１つの実施例による、プロセッサを示す図である。
【図21】少なくとも１つの実施例による、グラフィックス・プロセッサ・コアを示す図である。
【図22】少なくとも１つの実施例による、ＰＰＵを示す図である。
【図23】少なくとも１つの実施例による、ＧＰＣを示す図である。
【図24】少なくとも１つの実施例による、ストリーミング・マルチプロセッサを示す図である。
【図25】少なくとも１つの実施例による、プログラミング・プラットフォームのソフトウェア・スタックを示す図である。
【図29】少なくとも１つの実施例による、プログラミング・プラットフォームによってサポートされるソフトウェアを示す図である。
【図32】少なくとも１つの実施例による、ソース・コードをコンパイルするより前にソース・コードをトランスレートすることを示す図である。
【図33A】少なくとも１つの実施例による、異なるタイプの処理ユニットを使用してＣＵＤＡソース・コードをコンパイル及び実行するように構成されたシステムを示す図である。
【図33C】少なくとも１つの実施例による、ＣＰＵ及びＣＵＤＡ非対応（ｎｏｎ－ＣＵＤＡ－ｅｎａｂｌｅｄ）ＧＰＵを使用して、図３３ＡのＣＵＤＡソース・コードをコンパイル及び実行するように構成されたシステムを示す図である。
【図34】少なくとも１つの実施例による、図３３ＣのＣＵＤＡからＨＩＰへのトランスレーション・ツール（ＣＵＤＡ－ｔｏ－ＨＩＰ ｔｒａｎｓｌａｔｉｏｎ ｔｏｏｌ）によってトランスレートされた例示的なカーネルを示す図である。
【図37】少なくとも１つの実施例による、既存のＣＵＤＡコードをＤａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋コードにどのようにマイグレートするかを示す図である。
【発明を実施するための形態】
【0005】
少なくとも１つの実施例では、１つ又は複数のプログラミング・モデルが、様々な動作を実施するために、動作と前記動作の間の依存性とを表す１つ又は複数のデータ構造を利用する。少なくとも１つの実施例では、グラフが、動作と前記動作の間の依存性とを表すデータ構造である。少なくとも１つの実施例では、本明細書で説明される技法はグラフに関し得るが、本明細書で説明される技法は、動作及び／又は前記動作の間の依存性を表すか、符号化するか、又はさもなければ記憶する、任意の好適なプログラミング・モデルの任意の好適なデータ構造に適用可能である。少なくとも１つの実施例では、１つ又は複数のプログラミング・モデルは、コンピュート・ユニファイド・デバイス・アーキテクチャ（ＣＵＤＡ：Ｃｏｍｐｕｔｅ Ｕｎｉｆｉｅｄ Ｄｅｖｉｃｅ Ａｒｃｈｉｔｅｃｔｕｒｅ）・モデル、ポータビリティのための異種コンピュート・インターフェース（ＨＩＰ：Ｈｅｔｅｒｏｇｅｎｅｏｕｓ ｃｏｍｐｕｔｅ Ｉｎｔｅｒｆａｃｅ ｆｏｒ Ｐｏｒｔａｂｉｌｉｔｙ）・モデル、ｏｎｅＡＰＩモデル、様々なハードウェア・アクセラレータ・プログラミング・モデル、及び／又はそれらの変形形態などのモデルを含む。少なくとも１つの実施例では、前記グラフは、中央処理ユニット（ＣＰＵ：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、グラフィックス処理ユニット（ＧＰＵ：ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、汎用ＧＰＵ（ＧＰＧＰＵ：ｇｅｎｅｒａｌ－ｐｕｒｐｏｓｅ ＧＰＵ）、並列処理ユニット（ＰＰＵ：ｐａｒａｌｌｅｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、及び／又はそれらの変形形態など、１つ又は複数の処理ユニット上で実施される一連の動作である。少なくとも１つの実施例では、グラフ・データ構造、グラフ・コード、及び／又はそれらの変形形態とも呼ばれる、前記グラフは、依存性によって接続された、カーネル起動など、一連の動作を定義するデータ・オブジェクトである。少なくとも１つの実施例では、前記グラフの依存性が、前記グラフの実行とは別個に定義される。少なくとも１つの実施例では、前記グラフは、１回定義され、１回又は複数回起動され得る。
【0006】
少なくとも１つの実施例では、動作は、前記グラフ中の、グラフ・コード・ノードとも呼ばれるノードに対応する。少なくとも１つの実施例では、動作間の依存性は、前記グラフのエッジを形成する。少なくとも１つの実施例では、依存性は、動作の実行シーケンスを制約する。少なくとも１つの実施例では、動作は、それが依存するノードが完了する（たとえば、ノードによって示された動作が実行／実施される）と、任意の時間にスケジュールされ得る。少なくとも１つの実施例では、ノードによって示された動作は、カーネル、ＣＰＵ関数コール、メモリ管理／操作動作（たとえば、メモリ割振り、メモリ割振り解除）、イベントを待つこと、イベントを記録すること、外部セマフォをシグナリングすること、外部セマフォを待つことなどの動作、並びに他のグラフ（たとえば、子グラフ）を含むことができる。少なくとも１つの実施例では、グラフは、様々なプログラミング・モデル・アプリケーション・プログラミング・インターフェース（ＡＰＩ：ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｇｒａｍｍｉｎｇ ｉｎｔｅｒｆａｃｅ）関数を通して作成及び修正される。少なくとも１つの実施例では、グラフの動作は、様々なプログラミング・モデルＡＰＩ関数を通して実行される。
【0007】
少なくとも１つの実施例では、様々な動作を示す前記グラフを作成するために、グラフ作成ＡＰＩ関数（Ｇｒａｐｈ Ｃｒｅａｔｅ ＡＰＩ ｆｕｎｃｔｉｏｎ）が利用される。少なくとも１つの実施例では、前記グラフは、前記グラフを参照する識別子、参照、又は他の指示である、ハンドルによって示される。少なくとも１つの実施例では、前記ハンドルは、前記グラフのロケーションを示す。少なくとも１つの実施例では、前記グラフから実行可能グラフを作成するために、グラフインスタンス化ＡＰＩ関数（Ｇｒａｐｈ Ｉｎｓｔａｎｔｉａｔｅ ＡＰＩ ｆｕｎｃｔｉｏｎ）が利用される。少なくとも１つの実施例では、前記実行可能グラフは、実行されたとき、前記グラフの１つ又は複数の動作を実施する実行可能データ・オブジェクトである。少なくとも１つの実施例では、前記実行可能グラフを起動するために、グラフ起動ＡＰＩ関数（Ｇｒａｐｈ Ｌａｕｎｃｈ ＡＰＩ ｆｕｎｃｔｉｏｎ）が利用される。少なくとも１つの実施例では、前記実行可能グラフ・データ・オブジェクトを破棄するために、グラフ実行可能破棄ＡＰＩ関数（Ｇｒａｐｈ Ｅｘｅｃｕｔａｂｌｅ Ｄｅｓｔｒｏｙ ＡＰＩ ｆｕｎｃｔｉｏｎ）が利用される。少なくとも１つの実施例では、前記グラフ・データ・オブジェクトを破棄するために、グラフ破棄ＡＰＩ関数（Ｇｒａｐｈ Ｄｅｓｔｒｏｙ ＡＰＩ ｆｕｎｃｔｉｏｎ）が利用される。少なくとも１つの実施例では、任意の好適なＡＰＩ関数を通して、ノードを追加すること、ノードを削除すること、ノードを修正すること、依存性を修正すること、グラフをコピーすること、グラフを消去すること、及び／又はそれらの変形形態など、様々なグラフ動作がグラフに対して実施される。少なくとも１つの実施例では、グラフは、任意の好適なＡＰＩ関数、ソフトウェア・ライブラリ、及び／又はそれらの変形形態を使用して、任意の好適な様式で修正されるか又はさもなければ管理される。
【0008】
少なくとも１つの実施例では、グラフは、ストリーム・キャプチャと呼ばれることがある、１つ又は複数の動作を通して生成される。少なくとも１つの実施例では、ストリーム・キャプチャは、前記グラフ中の１つ又は複数の動作をキャプチャするか又はさもなければ符号化するために利用される。少なくとも１つの実施例では、ストリームが、１つ又は複数の動作のシーケンスを示す。少なくとも１つの実施例では、前記ストリームは、１つ又は複数の動作、前記１つ又は複数の動作の順序、及び／又はそれらの変形形態を符号化するか又はさもなければ示す、１つ又は複数のデータ構造、データ・オブジェクト、データ・タイプ、及び／又はそれらの変形形態を使用して実装される。少なくとも１つの実施例では、動作が、前記ストリームにサブミットされるか又はさもなければ追加され得、ストリーム・キャプチャは、前記動作を符号化する前記グラフを生成するために利用される。
【0009】
少なくとも１つの実施例では、前記ストリームは、ｃｕｄａＳｔｒｅａｍＢｅｇｉｎＣａｐｔｕｒｅ、ストリーム開始キャプチャ（Ｓｔｒｅａｍ Ｂｅｇｉｎ Ｃａｐｔｕｒｅ）、及び／又はそれらの変形形態として示される、ＡＰＩ関数を通してキャプチャ・モードに入れられ得、前記ストリームにサブミットされた動作（たとえば、前記ストリームがキャプチャ・モードにある間に前記ストリームにサブミットされた符号化動作又は他のワーク）は、漸進的に築かれるか又はさもなければ生成されるグラフに付加され、前記グラフは、ｃｕｄａＳｔｒｅａｍＥｎｄＣａｐｔｕｒｅ、ストリーム終了キャプチャ（Ｓｔｒｅａｍ Ｅｎｄ Ｃａｐｔｕｒｅ）、及び／又はそれらの変形形態として示される別のＡＰＩ関数を通して返され、これはまた、前記ストリームについてのキャプチャ・モードを終了する。少なくとも１つの実施例では、ストリーム・キャプチャによってアクティブに構築されているか又はさもなければ生成されている前記グラフは、キャプチャ・グラフ、不完全なグラフ・コード、及び／又はそれらの変形形態と呼ばれる。少なくとも１つの実施例では、ＡＰＩ関数は、前記ＡＰＩ関数の１つ又は複数の機能性に関係することも関係しないこともある、任意の好適な専門用語を使用して任意の好適な様式で示され得ることに留意されたい。
【0010】
少なくとも１つの実施例では、ストリーム・キャプチャは、１つ又は複数のストリームに基づいてコードのセクションをラッピングし、前記コードによって示されたワークロードを前記グラフに記録する。少なくとも１つの実施例では、例示的な実例として、前記グラフを生成するためのコードは、前記ストリーム開始キャプチャＡＰＩ関数と、カーネル起動などの１つ又は複数の動作と、前記ストリーム終了キャプチャＡＰＩ関数とを含み、前記１つ又は複数の動作を符号化する前記グラフが生成される。少なくとも１つの実施例では、キャプチャ・ストリーム（ｃａｐｔｕｒｉｎｇ ｓｔｒｅａｍ）は、キャプチャ・モードにおける前記ストリームを指す。少なくとも１つの実施例では、ＣＵＤＡ、ＨＩＰ、ｏｎｅＡＰＩ、及び／又はそれらの変形形態など、１つ又は複数のプログラミング・モデルのシステムなど、１つ又は複数のシステムが、本明細書で説明される様々な動作及び／又は技法を実施する。少なくとも１つの実施例では、１つ又は複数のシステムは、キャプチャが進行中である間に、前記グラフへの直接アクセスと前記グラフの操作とを提供する。少なくとも１つの実施例では、１つ又は複数のシステムは、前記キャプチャ・ストリームの依存性の改変を可能にする（たとえば、前記キャプチャ・ストリームに関連する前記グラフに追加されるべきノード及び／又は前記グラフのノード部分の依存性を改変する）。
【0011】
図１は、少なくとも１つの実施例による、本明細書で説明される１つ又は複数の技法の使用事例の実例１００を示す。少なくとも１つの実施例では、本明細書で説明される技法は、グラフにおけるストリーム・キャプチャ及び埋込みをサポートするための、ＮＶＩＤＩＡ集合通信ライブラリ（ＮＣＣＬ：ＮＶＩＤＩＡ Ｃｏｌｌｅｃｔｉｖｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｌｉｂｒａｒｙ）などの様々なソフトウェア・ライブラリ、様々な通信ライブラリ、及び／又は任意の好適なソフトウェア・ライブラリのために使用される。少なくとも１つの実施例では、動作（たとえば、ＮＣＣＬ動作）は、カーネル及び／又はＣＰＵヘルパー・スレッドによってランタイムにおいて実施される。少なくとも１つの実施例では、動作をエンキューする（たとえば、エンキューｏｐｓ）ためのＡＰＩコール（たとえば、ＮＣＣＬ ＡＰＩコール）がＡＰＩコール内の様々なセットアップ動作を実施し、これは、ヘルパー・スレッドを起動すること、及び／又は、非同期ワーク（たとえば、動作によって示されたワークロード）によって消費されるべき１つ又は複数のキューに動作データをプッシュすることを含み得る。少なくとも１つの実施例では、（たとえば、プログラミング・モデルの１つ又は複数のシステムを介した）本明細書で説明される技法は、ソフトウェア・ライブラリ（たとえば、ＮＣＣＬ）が、ストリームがいつキャプチャされているかを検出することと、ホスト機能（たとえば、ＣＵＤＡホスト機能）を介してセットアップを非同期的に実施することとを可能にする。少なくとも１つの実施例では、１つ又は複数のシステムは、ＣＰＵセットアップ・ノードに前記ストリーム中の前のノードに依存させないことと、前記カーネルにストリーム順序付けと前記ＣＰＵノードの両方に依存させることとを行うアビリティ（ａｂｉｌｉｔｙ）を提供する。少なくとも１つの実施例では、１つ又は複数のシステムは、複数の動作（たとえば、ＮＣＣＬ動作）が前記グラフにおいてキャプチャされた場合、ＡＰＩコール順序で実行するためにＣＰＵセットアップ・ノードを利用するためのソフトウェア・ライブラリ（たとえば、ＮＣＣＬ）のためのアビリティを提供する。少なくとも１つの実施例では、図１を参照すると、１つ又は複数のシステムは、前記キャプチャ・ストリームに追加されるか又はさもなければ前記キャプチャ・ストリーム中に含まれるべきセットアップ動作（たとえば、エンキューｏｐｓ、起動ヘルパー・スレッド）のためのアビリティを提供する。
【0012】
図２～図３は、少なくとも１つの実施例による、ＡＰＩ関数のグラフィック表現を示す。少なくとも１つの実施例では、図２～図３に示されているＡＰＩ関数は、図１、及び図４～図５に関して、並びに本明細書の他の場所で説明されるものなど、１つ又は複数の技法の一部として利用される。少なくとも１つの実施例では、図２～図３に示されているＡＰＩ関数は、１つ又は複数のＣＰＵ、ＧＰＵ、ＧＰＧＰＵ、ＰＰＵ、及び／又はそれらの変形形態など、任意の好適なプロセッサ及び／又はプロセッサの組合せによって、並びに、並列でなど、任意の好適な順序及び／又は様式で、実施される。少なくとも１つの実施例では、図２～図３の各々は、ＡＰＩコール及び応答中に含まれ得る情報の特定の集合を示すが、変形形態が本開示の範囲内にあり、ＡＰＩコールは、より少数の又はより多くの情報構成要素を有することができ、これは、任意の好適な様式で示され得る。少なくとも１つの実施例では、同じＡＰＩ関数を使用して行われるすべてのＡＰＩコールが同じ情報構成要素を含むとは限らない。少なくとも１つの実施例では、１つのパラメータについての重要な情報のタイプ及び／又は存在が、例示的な実例として、別のパラメータの値に依存することができる。少なくとも１つの実施例では、応答の構成要素についての重要な情報のタイプ及び／又は存在が、別のパラメータ、及び／又は前記応答をトリガしたＡＰＩコールのパラメータの値に依存する。
【0013】
少なくとも１つの実施例では、本明細書で説明されるものなど、ＡＰＩは、ドライバＡＰＩ又はランタイムＡＰＩである。少なくとも１つの実施例では、ドライバＡＰＩは、プログラミング・モデルに関して言及され得る、低レベルＡＰＩである（たとえば、ＣＵＤＡドライバＡＰＩ）。少なくとも１つの実施例では、ドライバＡＰＩは、１つ又は複数のデバイスと直接対話する。少なくとも１つの実施例では、ランタイムＡＰＩは、プログラミング・モデルに関して言及され得る、高レベルＡＰＩである（たとえば、ＣＵＤＡランタイムＡＰＩ）。少なくとも１つの実施例では、ランタイムＡＰＩは、ドライバＡＰＩを利用して動作する。ドライバＡＰＩ及びランタイムＡＰＩに関するさらなる情報は、図２６の説明において見つけられ得る。
【0014】
少なくとも１つの実施例では、ＡＰＩコールは、前記ＡＰＩコールに対応する少なくともＡＰＩ関数を示すコードの実行の一部として行われる。少なくとも１つの実施例では、例示的な実例として、１つ又は複数のシステムは、ＣＵＤＡ、ＨＩＰ、ｏｎｅＡＰＩ、及び／又はそれらの変形形態など、１つ又は複数のプログラミング・モデルに関するコードの実行の一部として、ＡＰＩコールを行い、応答を取得する。
【0015】
図２は、少なくとも１つの実施例による、ストリーム入手キャプチャ情報ＡＰＩコールの図２００である。少なくとも１つの実施例では、前記ストリーム入手キャプチャ情報ＡＰＩは、プログラミング・モデル（たとえば、ＣＵＤＡ、ＨＩＰ、ｏｎｅＡＰＩ、及び／又はそれらの変形形態）に関し得る、ｃｕｄａＳｔｒｅａｍＧｅｔＣａｐｔｕｒｅＩｎｆｏ、ＳｔｒｅａｍＧｅｔＣａｐｔｕｒｅＩｎｆｏ、及び／又は任意の好適な記法として示される。少なくとも１つの実施例では、前記ストリーム入手キャプチャ情報ＡＰＩコールは、前記グラフに対する動作を実施するために利用され得る前記キャプチャ・ストリームに関連する前記グラフに対するハンドルを取得するために利用される。少なくとも１つの実施例では、前記ストリーム入手キャプチャ情報ＡＰＩコールは、前記ストリームのキャプチャ状態を照会するために利用される。
【0016】
少なくとも１つの実施例では、前記ストリーム入手キャプチャ情報ＡＰＩコールについてのパラメータは、「ストリーム」、「ｃａｐｔｕｒｅＳｔａｔｕｓ＿ｏｕｔ」、「ｉｄ＿ｏｕｔ」、「ｇｒａｐｈ＿ｏｕｔ」、「ｄｅｐｅｎｄｅｎｃｉｅｓ＿ｏｕｔ」、「ｎｕｍＤｅｐｅｎｄｅｎｃｉｅｓ＿ｏｕｔ」を含み、前記グラフ、前記キャプチャ・ストリーム、及び／又はそれらの変形形態の態様をさらに定義する他のパラメータを含むことができる。少なくとも１つの実施例では、パラメータ「ストリーム」は、照会すべき前記ストリームを示す。少なくとも１つの実施例では、パラメータ「ｃａｐｔｕｒｅＳｔａｔｕｓ＿ｏｕｔ」は、前記ストリームの前記キャプチャ・ステータス（たとえば、前記ストリームがキャプチャ・モード及び／又はそれの変形形態にあるかどうか）を返すためのロケーション又は経路を示す。少なくとも１つの実施例では、パラメータ「ｉｄ＿ｏｕｔ」は、前記アプリケーションの存続期間にわたって一意である、前記キャプチャ・シーケンスについての識別子を返すための随意のロケーションを示す。
【0017】
少なくとも１つの実施例では、パラメータ「ｇｒａｐｈ＿ｏｕｔ」は、キャプチャされている前記グラフを返すための随意のロケーション（たとえば、ストリーム・キャプチャを使用して生成されている前記グラフに対する前記ハンドル）を示す。少なくとも１つの実施例では、識別子及び／又はそれの変形形態とも呼ばれる、前記ハンドルは、前記グラフ及び／又は前記グラフのロケーションを示す。少なくとも１つの実施例では、前記ハンドルは、前記グラフに対する様々なグラフ動作を実施するために利用される。少なくとも１つの実施例では、破棄及びノード削除以外のすべての動作が、前記キャプチャ・シーケンスが進行中である間、前記グラフに対して許可される。少なくとも１つの実施例では、前記ストリーム入手キャプチャ情報ＡＰＩは、前記グラフの所有権を転送せず、これは、前記ｃｕｄａＳｔｒｅａｍＥｎｄＣａｐｔｕｒｅ ＡＰＩにおいて転送されるか又は破棄される。少なくとも１つの実施例では、前記グラフ・ハンドルは、いくつかのエラーのために、キャプチャの終了前に無効にされ得る。
【0018】
少なくとも１つの実施例では、パラメータ「ｄｅｐｅｎｄｅｎｃｉｅｓ＿ｏｕｔ」は、ノードのアレイに対するポインタを記憶するための随意のロケーションを示し、前記ストリーム中にキャプチャされるべき次のノードは、ノードのこのセットを修正する、イベント待機などの動作がなければ、このセットに依存することになる。少なくとも１つの実施例では、前記アレイ・ポインタは、前記ストリームに対して動作する次のＡＰＩコールまで、又はキャプチャの終了まで、有効である。少なくとも１つの実施例では、前記ノード・ハンドルは、コピーされ得、それら又は前記グラフが破棄されるまで有効である。少なくとも１つの実施例では、前記ドライバ所有アレイ（ｄｒｉｖｅｒ－ｏｗｎｅｄ ａｒｒａｙ）はまた、コピーすることなしに、（たとえば、前記ストリームでなく）前記グラフに対して動作するＡＰＩに直接受け渡され得る。少なくとも１つの実施例では、パラメータ「ｎｕｍＤｅｐｅｎｄｅｎｃｉｅｓ＿ｏｕｔ」は、ｄｅｐｅｎｄｅｎｃｉｅｓ＿ｏｕｔにおいて返された前記アレイのサイズを記憶するための随意のロケーションを示す。
【0019】
少なくとも１つの実施例では、１つ又は複数のシステムは、少なくとも、（たとえば、パラメータ「ストリーム」によって示された）前記ストリームに関連する前記グラフに対する前記ハンドルを取り出すか又はさもなければ取得することと、（たとえば、パラメータ「ｇｒａｐｈ＿ｏｕｔ」によって示された）ロケーションに前記ハンドルを返すこととによって、前記ストリーム入手キャプチャ情報ＡＰＩを実施する。少なくとも１つの実施例では、前記ストリーム入手キャプチャ情報ＡＰＩコールに対する応答は、ステータスを含む。少なくとも１つの実施例では、前記ステータスは、前記ストリーム入手キャプチャ情報ＡＰＩコールのステータス指示を示すために、前記ストリーム入手キャプチャ情報ＡＰＩコールに応答して返される。少なくとも１つの実施例では、前記ステータス指示は、前記ストリーム入手キャプチャ情報ＡＰＩの１つ又は複数の動作が成功したのか失敗したのか、又は他のエラーが生じたかどうかを示す。
【0020】
図３は、少なくとも１つの実施例による、ストリーム更新キャプチャ依存性ＡＰＩコールの図３００を示す。少なくとも１つの実施例では、前記ストリーム更新キャプチャ依存性ＡＰＩは、プログラミング・モデル（たとえば、ＣＵＤＡ、ＨＩＰ、ｏｎｅＡＰＩ、及び／又はそれらの変形形態）に関し得る、ｃｕｄａＳｔｒｅａｍＵｐｄａｔｅＣａｐｔｕｒｅＤｅｐｅｎｄｅｎｃｉｅｓ、ＳｔｒｅａｍＵｐｄａｔｅＣａｐｔｕｒｅＤｅｐｅｎｄｅｎｃｉｅｓ、及び／又は任意の好適な記法として示される。少なくとも１つの実施例では、前記ストリーム更新キャプチャ依存性ＡＰＩコールは、（たとえば、ストリーム・キャプチャを通して）前記グラフに追加されるべき１つ又は複数のノードが依存することになる、前記グラフ中のノードを指定するために利用される。少なくとも１つの実施例では、前記ストリーム更新キャプチャ依存性ＡＰＩコールは、キャプチャ・ストリーム（たとえば、キャプチャ・モードにおけるストリーム）中の依存性のセットを更新するために利用される。
【0021】
少なくとも１つの実施例では、前記ストリーム更新キャプチャ依存性ＡＰＩコールについてのパラメータは、「ストリーム」、「依存性」、「ｎｕｍＤｅｐｅｎｄｅｎｃｉｅｓ」、「フラグ」を含み、前記グラフ、前記キャプチャ・ストリーム、前記グラフ及び／又は前記キャプチャ・ストリームに関連する依存性、並びに／或いはそれらの変形形態の態様をさらに定義する、他のパラメータを含むことができる。少なくとも１つの実施例では、パラメータ「ストリーム」は前記ストリームを示す。少なくとも１つの実施例では、パラメータ「依存性」は、前記ストリーム中の次のキャプチャされたノードが依存することになるノードのセットである、依存性のセットとも呼ばれる、依存性セットを（たとえば、前記依存性セットに対する参照又は他の好適な指示を通して）示す。少なくとも１つの実施例では、前記依存性セットは、ノードの前記セットに関連する情報を符号化するアレイ又は他の好適なデータ構造を使用して実装される。少なくとも１つの実施例では、前記依存性セットは、前記グラフ中のノード、並びに／或いは、前記グラフ及び／又は前記ストリームに関連する任意の好適なノードを含むか又はさもなければ示す。少なくとも１つの実施例では、パラメータ「ｎｕｍＤｅｐｅｎｄｅｎｃｉｅｓ」は、「依存性」中に示されたアレイのサイズを示す。少なくとも１つの実施例では、パラメータ「フラグ」は、１つ又は複数のフラグを示し、それらは、関数又はプロセス（たとえば、ＡＰＩ関数）の１つ又は複数の特性を決定する、前記関数又はプロセスのための信号である値を参照する。少なくとも１つの実施例では、前記１つ又は複数のフラグは、ｃｕｄａＳｔｒｅａｍＡｄｄＣａｐｔｕｒｅＤｅｐｅｎｄｅｎｃｉｅｓ及びｃｕｄａＳｔｒｅａｍＳｅｔＣａｐｔｕｒｅＤｅｐｅｎｄｅｎｃｉｅｓ、又は任意の好適な記法として示されたフラグを含み、それらは、それぞれ、前記ＡＰＩに受け渡された前記セットが、既存のセットに追加されるのか、前記既存のセットを置き換えるのかを示す。少なくとも１つの実施例では、０のフラグ値、又は任意の好適な値が、ｃｕｄａＳｔｒｅａｍＡｄｄＣａｐｔｕｒｅＤｅｐｅｎｄｅｎｃｉｅｓにデフォルト設定される。
【0022】
少なくとも１つの実施例では、１つ又は複数のシステムは、少なくとも、「ストリーム」によって示されたキャプチャ・ストリームの依存性セットを修正するか、又は「依存性」によって示された依存性セットと置き換えることによって、前記ストリーム更新キャプチャ依存性ＡＰＩを実施する。少なくとも１つの実施例では、１つ又は複数のシステムは、少なくとも、（たとえば、「依存性」によって示された）前記ストリーム更新キャプチャ依存性ＡＰＩによって示されたノードを決定することと、（たとえば、前記ストリームに関連する前記グラフに付加されるとき）前記ストリーム中の１つ又は複数の後続のキャプチャされたノードに、前記ノードに依存させることとによって、前記ストリーム更新キャプチャ依存性ＡＰＩを実施する。少なくとも１つの実施例では、前記ストリーム更新キャプチャ依存性ＡＰＩコールに対する応答は、ステータスを含む。少なくとも１つの実施例では、前記ステータスは、前記ストリーム更新キャプチャ依存性ＡＰＩコールのステータス指示を示すために、前記ストリーム更新キャプチャ依存性ＡＰＩコールに応答して返される。少なくとも１つの実施例では、前記ステータス指示は、前記ストリーム更新キャプチャ依存性ＡＰＩの１つ又は複数の動作が成功したのか失敗したのか、又は他のエラーが生じたかどうかを示す。
【0023】
少なくとも１つの実施例では、本明細書で説明される技法を伴う使用事例の例示的な実例として、１つ又は複数のノードを追加するためのコードが後続のコードによって示されるが、それの任意の変形形態が利用され得る。
「ｃｕｄａＳｔｒｅａｍＧｅｔＣａｐｔｕｒｅＩｎｆｏ」は、前記グラフ（たとえば、ストリーム・キャプチャを使用して生成されているグラフ）のロケーションの識別子又は前記グラフに対する他の好適な参照を取得するために利用され、「ｃｕｄａＳｔｒｅａｍＵｐｄａｔｅＣａｐｔｕｒｅＤｅｐｅｎｄｅｎｃｉｅｓ」は、「ストリーム」にサブミットされた動作に対応する後続のノードに、「ｓｅｔｕｐＮｏｄｅ」に依存させるために利用される。
【数1】
「ｃｕｄａＳｔｒｅａｍＧｅｔＣａｐｔｕｒｅＩｎｆｏ」は、前記グラフ（たとえば、ストリーム・キャプチャを使用して生成されているグラフ）のロケーションの識別子又は前記グラフに対する他の好適な参照を取得するために利用され、「ｃｕｄａＳｔｒｅａｍＵｐｄａｔｅＣａｐｔｕｒｅＤｅｐｅｎｄｅｎｃｉｅｓ」は、「ストリーム」にサブミットされた動作に対応する後続のノードに、「ｓｅｔｕｐＮｏｄｅ」に依存させるために利用される。
【0024】
図４は、少なくとも１つの実施例による、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するプロセス４００の一実例を示す。少なくとも１つの実施例では、プロセス４００（或いは本明細書で説明される任意の他のプロセス、或いはそれらの変形形態及び／又は組合せ）の一部又は全部は、コンピュータ実行可能命令で構成された１つ又は複数のコンピュータ・システムの制御下で実施され、１つ又は複数のプロセッサ上で、ハードウェアによって、ソフトウェアによって、又はそれらの組合せによって集合的に実行するコード（たとえば、コンピュータ実行可能命令、１つ又は複数のコンピュータ・プログラム、又は１つ又は複数のアプリケーション）として実装される。少なくとも１つの実施例では、コードは、１つ又は複数のプロセッサによって実行可能な複数のコンピュータ可読命令を備えるコンピュータ・プログラムの形態で、コンピュータ可読記憶媒体に記憶される。少なくとも１つの実施例では、コンピュータ可読記憶媒体は非一時的コンピュータ可読媒体である。少なくとも１つの実施例では、プロセス４００を実施するために使用可能な少なくともいくつかのコンピュータ可読命令は、一時的信号（たとえば、伝搬する一時的な電気又は電磁送信）のみを使用して記憶されない。少なくとも１つの実施例では、非一時的コンピュータ可読媒体は、必ずしも、一時的信号のトランシーバ内に非一時的データ・ストレージ回路要素（たとえば、バッファ、キャッシュ、及びキュー）を含むとは限らない。
【0025】
少なくとも１つの実施例では、プロセス４００は、本開示で説明されるものなど、１つ又は複数のシステムによって実施される。少なくとも１つの実施例では、プロセス４００は、１つ又は複数のプログラミング・モデル（たとえば、ＣＵＤＡ、ＨＩＰ、ｏｎｅＡＰＩ、及び／又はそれらの変形形態）のシステムによって実施される。少なくとも１つの実施例では、プロセス４００は、図２に関して説明されたような、前記ストリーム入手キャプチャ情報ＡＰＩコールの１つ又は複数のプロセスを含む。少なくとも１つの実施例では、プロセス４００の１つ又は複数のプロセスは、連続、並列、及び／又はそれらの変形形態を含む、任意の好適な順序で、並びにＣＰＵ、ＧＰＵ、ＰＰＵ、ＧＰＧＰＵ、及び／又はそれらの変形形態など、任意の好適な処理ユニットを使用して、実施される。
【0026】
少なくとも１つの実施例では、プロセス４００の少なくとも一部を実施する前記システムは、４０２において、少なくとも、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するために少なくともＡＰＩを示すコードを取得するための、実行可能コードを含む。少なくとも１つの実施例では、前記ＡＰＩは、図２に関して説明されたものなど、前記ストリーム入手キャプチャ情報ＡＰＩである。少なくとも１つの実施例では、前記不完全なグラフ・コードは、ストリーム・キャプチャを使用して築かれているか又はさもなければ生成されている、前記グラフを参照する。少なくとも１つの実施例では、前記１つ又は複数の部分は、前記不完全なグラフ・コード、前記不完全なグラフ・コードに関連する１つ又は複数のグラフ・コード・ノード、及び／又は前記不完全なグラフ・コードに関連する任意の好適なデータを含む。少なくとも１つの実施例では、前記ロケーションは、前記不完全なグラフ・コードに対するハンドル又は他の好適な参照である。
【0027】
少なくとも１つの実施例では、前記ＡＰＩは、１つ又は複数のデータ・タイプ（たとえば、前記不完全なグラフ・コードに対応する前記ストリーム）、及び／又は前記不完全なグラフ・コードに関連する任意の好適なパラメータを示すパラメータ値を含む。少なくとも１つの実施例では、前記ＡＰＩは、図２に関して説明されたものなど、パラメータ値を含む。少なくとも１つの実施例では、前記不完全なグラフ・コードは、１つ又は複数のＣＰＵ、ＧＰＵ、ＰＰＵ、ＧＰＧＰＵ、及び／又はそれらの変形形態など、任意の好適な処理ユニット及び／又は処理ユニットの組合せによって実施されるか又はさもなければ実行され得る、本明細書で説明されるものなど、１つ又は複数の動作を示すか又はさもなければ符号化する。
【0028】
少なくとも１つの実施例では、プロセス４００の少なくとも一部を実施する前記システムは、４０４において、少なくとも、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するための、実行可能コードを含む。少なくとも１つの実施例では、前記システムは、少なくとも、前記不完全なグラフ・コードの前記ロケーションを符号化することができる前記不完全なグラフ・コードに対するハンドル、識別子、及び／又は任意の好適な参照を取得することによって、前記不完全なグラフ・コードの前記１つ又は複数の部分の前記ロケーションを識別するために、前記ＡＰＩを実施する。少なくとも１つの実施例では、前記システムは、少なくとも、前記不完全なグラフ・コードに関連するノードのセットの参照又は他の好適な指示を取得することによって、前記ＡＰＩを実施し、前記ストリーム中でキャプチャされるべき次のノードはノードの前記セットに依存することになる。
【0029】
少なくとも１つの実施例では、前記システムは、前記不完全なグラフ・コードを修正すること（たとえば、追加のグラフ・コード・ノードを追加するか又はさもなければ符号化すること、依存性を修正すること）など、前記不完全なグラフ・コードに対する様々な動作を実施するために前記ロケーションを利用し、前記ロケーションは、前記動作についての前記不完全なグラフ・コードを識別するために利用される。少なくとも１つの実施例では、前記システムは、前記ＡＰＩを実施した結果としてステータス指示を取得し、ステータス指示は、前記ＡＰＩの１つ又は複数の動作が成功したのか失敗したのか、又は他のエラーが生じたかどうかを示す。
【0030】
図５は、少なくとも１つの実施例による、不完全なグラフ・コードの１つ又は複数の部分の修正のプロセス５００の一実例を示す。少なくとも１つの実施例では、プロセス５００（或いは本明細書で説明される任意の他のプロセス、或いはそれらの変形形態及び／又は組合せ）の一部又は全部は、コンピュータ実行可能命令で構成された１つ又は複数のコンピュータ・システムの制御下で実施され、１つ又は複数のプロセッサ上で、ハードウェアによって、ソフトウェアによって、又はそれらの組合せによって集合的に実行するコード（たとえば、コンピュータ実行可能命令、１つ又は複数のコンピュータ・プログラム、又は１つ又は複数のアプリケーション）として実装される。少なくとも１つの実施例では、コードは、１つ又は複数のプロセッサによって実行可能な複数のコンピュータ可読命令を備えるコンピュータ・プログラムの形態で、コンピュータ可読記憶媒体に記憶される。少なくとも１つの実施例では、コンピュータ可読記憶媒体は非一時的コンピュータ可読媒体である。少なくとも１つの実施例では、プロセス５００を実施するために使用可能な少なくともいくつかのコンピュータ可読命令は、一時的信号（たとえば、伝搬する一時的な電気又は電磁送信）のみを使用して記憶されない。少なくとも１つの実施例では、非一時的コンピュータ可読媒体は、必ずしも、一時的信号のトランシーバ内に非一時的データ・ストレージ回路要素（たとえば、バッファ、キャッシュ、及びキュー）を含むとは限らない。
【0031】
少なくとも１つの実施例では、プロセス５００は、本開示で説明されるものなど、１つ又は複数のシステムによって実施される。少なくとも１つの実施例では、プロセス５００は、１つ又は複数のプログラミング・モデル（たとえば、ＣＵＤＡ、ＨＩＰ、ｏｎｅＡＰＩ、及び／又はそれらの変形形態）のシステムによって実施される。少なくとも１つの実施例では、プロセス５００は、図３に関して説明されたような、前記ストリーム更新キャプチャ依存性ＡＰＩコールの１つ又は複数のプロセスを含む。少なくとも１つの実施例では、プロセス５００の１つ又は複数のプロセスは、連続、並列、及び／又はそれらの変形形態を含む、任意の好適な順序で、並びにＣＰＵ、ＧＰＵ、ＰＰＵ、ＧＰＧＰＵ、及び／又はそれらの変形形態など、任意の好適な処理ユニットを使用して、実施される。
【0032】
少なくとも１つの実施例では、プロセス５００の少なくとも一部を実施する前記システムは、５０２において、少なくとも、不完全なグラフ・コードの１つ又は複数の部分を修正するために少なくともＡＰＩを示すコードを取得するための、実行可能コードを含む。少なくとも１つの実施例では、前記ＡＰＩは、図３に関して説明されたものなど、前記ストリーム更新キャプチャ依存性ＡＰＩである。少なくとも１つの実施例では、前記不完全なグラフ・コードは、ストリーム・キャプチャを使用して築かれているか又はさもなければ生成されている、前記グラフを参照する。少なくとも１つの実施例では、前記１つ又は複数の部分は、前記不完全なグラフ・コード、前記不完全なグラフ・コードに関連する１つ又は複数のグラフ・コード・ノード、及び／又は前記不完全なグラフ・コードに関連する任意の好適なデータを含む。
【0033】
少なくとも１つの実施例では、前記ＡＰＩは、前記不完全なグラフ・コードに関連する１つ又は複数のグラフ・コード・ノード（たとえば、前記不完全なグラフ・コードのノード部分）、１つ又は複数のデータ・タイプ（たとえば、前記不完全なグラフ・コードに対応する前記ストリーム）、及び／又は前記不完全なグラフ・コードに関連する任意の好適なパラメータを示すパラメータ値を含む。少なくとも１つの実施例では、前記ＡＰＩは、前記不完全なグラフ・コードに関連する依存性のセットを置き換えるか又はそのセットに追加するために（たとえば、前記パラメータ値によって示された）グラフ・コード・ノードのセットを利用すべきかどうかを決定する、１つ又は複数のフラグを示すパラメータ値を含む。少なくとも１つの実施例では、前記ＡＰＩは、図３に関して説明されたものなど、パラメータ値を含む。少なくとも１つの実施例では、前記不完全なグラフ・コードは、１つ又は複数のＣＰＵ、ＧＰＵ、ＰＰＵ、ＧＰＧＰＵ、及び／又はそれらの変形形態など、任意の好適な処理ユニット及び／又は処理ユニットの組合せによって実施されるか又はさもなければ実行され得る、本明細書で説明されるものなど、１つ又は複数の動作を示すか又はさもなければ符号化する。
【0034】
少なくとも１つの実施例では、プロセス５００の少なくとも一部を実施する前記システムは、５０４において、少なくとも、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するための、実行可能コードを含む。少なくとも１つの実施例では、前記システムは、少なくとも、前記不完全なグラフ・コードに関連する１つ又は複数の依存性を修正すること（たとえば、依存性セットを修正すること、前記不完全なグラフ・コードに追加されるべき１つ又は複数のグラフ・コード・ノードに、前記不完全なグラフ・コードの指定されたグラフ・コード・ノードに依存させること）によって、前記不完全なグラフ・コードの前記１つ又は複数の部分を修正するために前記ＡＰＩを実施する。少なくとも１つの実施例では、前記システムは、少なくとも、前記不完全なグラフ・コードに関連する依存性（たとえば、前記不完全なグラフ・コードのノード、前記不完全なグラフ・コードに追加されるべきノード、及び／又はそれらの変形形態など、前記不完全なグラフ・コードに関連するノード間の依存性）を削除すること及び／又はその依存性に追加することによって、前記不完全なグラフ・コードの前記１つ又は複数の部分を修正するために前記ＡＰＩを実施する。
【0035】
少なくとも１つの実施例では、前記システムは、図４に関して説明されるものなど、１つ又は複数のプロセスを通して取得され得る、前記不完全なグラフ・コードに対応する識別子に少なくとも部分的に基づいて、前記ＡＰＩを実施する。少なくとも１つの実施例では、前記システムは、少なくとも、第１のグラフ・コード・ノード（たとえば、前記不完全なグラフ・コードに追加されることになる、前記ストリーム中の次のキャプチャされたノード）に、前記不完全なグラフ・コードに関連する第２のグラフ・コード・ノードに依存させることによって、前記不完全なグラフ・コードの前記１つ又は複数の部分を修正するために前記ＡＰＩを実施する。少なくとも１つの実施例では、前記システムは、前記ＡＰＩを実施した結果としてステータス指示を取得し、ステータス指示は、前記ＡＰＩの１つ又は複数の動作が成功したのか失敗したのか、又は他のエラーが生じたかどうかを示す。
【0036】
以下の説明では、少なくとも１つの実施例のより完全な理解を提供するために、多数の具体的な詳細が記載される。ただし、発明概念はこれらの具体的な詳細のうちの１つ又は複数なしに実施され得ることが当業者には明らかであろう。
【0037】
データ・センタ
図６は、少なくとも１つの実施例による、例示的なデータ・センタ６００を示す。少なくとも１つの実施例では、データ・センタ６００は、限定はしないが、データ・センタ・インフラストラクチャ層６１０と、フレームワーク層６２０と、ソフトウェア層６３０と、アプリケーション層６４０とを含む。
図６は、少なくとも１つの実施例による、例示的なデータ・センタ６００を示す。少なくとも１つの実施例では、データ・センタ６００は、限定はしないが、データ・センタ・インフラストラクチャ層６１０と、フレームワーク層６２０と、ソフトウェア層６３０と、アプリケーション層６４０とを含む。
【0038】
少なくとも１つの実施例では、図６に示されているように、データ・センタ・インフラストラクチャ層６１０は、リソース・オーケストレータ６１２と、グループ化されたコンピューティング・リソース６１４と、ノード・コンピューティング・リソース（「ノードＣ．Ｒ．」：ｎｏｄｅ ｃｏｍｐｕｔｉｎｇ ｒｅｓｏｕｒｃｅ）６１６（１）～６１６（Ｎ）とを含み得、ここで、「Ｎ」は、任意のすべての正の整数を表す。少なくとも１つの実施例では、ノードＣ．Ｒ．６１６（１）～６１６（Ｎ）は、限定はしないが、任意の数の中央処理ユニット（「ＣＰＵ」）又は（アクセラレータ、フィールド・プログラマブル・ゲート・アレイ（「ＦＰＧＡ」：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）、ネットワーク・デバイス中のデータ処理ユニット（「ＤＰＵ」：ｄａｔａ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、グラフィックス・プロセッサなどを含む）他のプロセッサ、メモリ・デバイス（たとえば、動的読取り専用メモリ）、ストレージ・デバイス（たとえば、ソリッド・ステート又はディスク・ドライブ）、ネットワーク入力／出力（「ＮＷ Ｉ／Ｏ」：ｎｅｔｗｏｒｋ ｉｎｐｕｔ／ｏｕｔｐｕｔ）デバイス、ネットワーク・スイッチ、仮想機械（「ＶＭ」：ｖｉｒｔｕａｌ ｍａｃｈｉｎｅ）、電力モジュール、及び冷却モジュールなどを含み得る。少なくとも１つの実施例では、ノードＣ．Ｒ．６１６（１）～６１６（Ｎ）の中からの１つ又は複数のノードＣ．Ｒ．は、上述のコンピューティング・リソースのうちの１つ又は複数を有するサーバであり得る。
【0039】
少なくとも１つの実施例では、グループ化されたコンピューティング・リソース６１４は、１つ又は複数のラック（図示せず）内に格納されたノードＣ．Ｒ．の別個のグループ化、又は様々な地理的ロケーション（同じく図示せず）においてデータ・センタ中に格納された多くのラックを含み得る。グループ化されたコンピューティング・リソース６１４内のノードＣ．Ｒ．の別個のグループ化は、１つ又は複数のワークロードをサポートするように構成されるか又は割り振られ得る、グループ化されたコンピュート・リソース、ネットワーク・リソース、メモリ・リソース、又はストレージ・リソースを含み得る。少なくとも１つの実施例では、ＣＰＵ又はプロセッサを含むいくつかのノードＣ．Ｒ．は、１つ又は複数のワークロードをサポートするためのコンピュート・リソースを提供するために１つ又は複数のラック内でグループ化され得る。少なくとも１つの実施例では、１つ又は複数のラックはまた、任意の数の電力モジュール、冷却モジュール、及びネットワーク・スイッチを、任意の組合せで含み得る。
【0040】
少なくとも１つの実施例では、リソース・オーケストレータ６１２は、１つ又は複数のノードＣ．Ｒ．６１６（１）～６１６（Ｎ）及び／又はグループ化されたコンピューティング・リソース６１４を構成するか、又はさもなければ、制御し得る。少なくとも１つの実施例では、リソース・オーケストレータ６１２は、データ・センタ６００のためのソフトウェア設計インフラストラクチャ（「ＳＤＩ」：ｓｏｆｔｗａｒｅ ｄｅｓｉｇｎ ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）管理エンティティを含み得る。少なくとも１つの実施例では、リソース・オーケストレータ６１２は、ハードウェア、ソフトウェア又はそれらの何らかの組合せを含み得る。
【0041】
少なくとも１つの実施例では、図６に示されているように、フレームワーク層６２０は、限定はしないが、ジョブ・スケジューラ６３２と、構成マネージャ６３４と、リソース・マネージャ６３６と、分散型ファイル・システム６３８とを含む。少なくとも１つの実施例では、フレームワーク層６２０は、ソフトウェア層６３０のソフトウェア６５２、及び／又はアプリケーション層６４０の１つ又は複数のアプリケーション６４２をサポートするためのフレームワークを含み得る。少なくとも１つの実施例では、ソフトウェア６５２又は（１つ又は複数の）アプリケーション６４２は、それぞれ、アマゾン・ウェブ・サービス、Ｇｏｏｇｌｅ Ｃｌｏｕｄ、及びＭｉｃｒｏｓｏｆｔ Ａｚｕｒｅによって提供されるものなど、ウェブ・ベースのサービス・ソフトウェア又はアプリケーションを含み得る。少なくとも１つの実施例では、フレームワーク層６２０は、限定はしないが、大規模データ処理（たとえば、「ビック・データ」）のために分散型ファイル・システム６３８を利用し得るＡｐａｃｈｅ Ｓｐａｒｋ（商標）（以下「Ｓｐａｒｋ」）など、無料でオープンソースのソフトウェア・ウェブ・アプリケーション・フレームワークのタイプであり得る。少なくとも１つの実施例では、ジョブ・スケジューラ６３２は、データ・センタ６００の様々な層によってサポートされるワークロードのスケジューリングを容易にするために、Ｓｐａｒｋドライバを含み得る。少なくとも１つの実施例では、構成マネージャ６３４は、ソフトウェア層６３０、並びに大規模データ処理をサポートするためのＳｐａｒｋ及び分散型ファイル・システム６３８を含むフレームワーク層６２０など、異なる層を構成することが可能であり得る。少なくとも１つの実施例では、リソース・マネージャ６３６は、分散型ファイル・システム６３８及びジョブ・スケジューラ６３２をサポートするようにマッピングされたか又は割り振られた、クラスタ化された又はグループ化されたコンピューティング・リソースを管理することが可能であり得る。少なくとも１つの実施例では、クラスタ化された又はグループ化されたコンピューティング・リソースは、データ・センタ・インフラストラクチャ層６１０において、グループ化されたコンピューティング・リソース６１４を含み得る。少なくとも１つの実施例では、リソース・マネージャ６３６は、リソース・オーケストレータ６１２と協調して、これらのマッピングされた又は割り振られたコンピューティング・リソースを管理し得る。
【0042】
少なくとも１つの実施例では、ソフトウェア層６３０中に含まれるソフトウェア６５２は、ノードＣ．Ｒ．６１６（１）～６１６（Ｎ）、グループ化されたコンピューティング・リソース６１４、及び／又はフレームワーク層６２０の分散型ファイル・システム６３８の少なくとも部分によって使用されるソフトウェアを含み得る。１つ又は複数のタイプのソフトウェアは、限定はしないが、インターネット・ウェブ・ページ検索ソフトウェアと、電子メール・ウイルス・スキャン・ソフトウェアと、データベース・ソフトウェアと、ストリーミング・ビデオ・コンテンツ・ソフトウェアとを含み得る。
【0043】
少なくとも１つの実施例では、アプリケーション層６４０中に含まれる（１つ又は複数の）アプリケーション６４２は、ノードＣ．Ｒ．６１６（１）～６１６（Ｎ）、グループ化されたコンピューティング・リソース６１４、及び／又はフレームワーク層６２０の分散型ファイル・システム６３８の少なくとも部分によって使用される１つ又は複数のタイプのアプリケーションを含み得る。少なくとも１つ又は複数のタイプのアプリケーションでは、限定はしないが、ＣＵＤＡアプリケーションを含み得る。
【0044】
少なくとも１つの実施例では、構成マネージャ６３４、リソース・マネージャ６３６、及びリソース・オーケストレータ６１２のいずれかが、任意の技術的に実現可能な様式で獲得された任意の量及びタイプのデータに基づいて、任意の数及びタイプの自己修正アクションを実装し得る。少なくとも１つの実施例では、自己修正アクションは、データ・センタ６００のデータ・センタ・オペレータを、不良の恐れのある構成を判定し、十分に利用されていない及び／又は性能の低いデータ・センタの部分を場合によっては回避することから解放し得る。
【0045】
少なくとも１つの実施例では、図６に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図６に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図６に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0046】
コンピュータ・ベースのシステム
以下の図は、限定はしないが、少なくとも１つの実施例を実装するために使用され得る、例示的なコンピュータ・ベースのシステムを記載する。
以下の図は、限定はしないが、少なくとも１つの実施例を実装するために使用され得る、例示的なコンピュータ・ベースのシステムを記載する。
【0047】
図７は、少なくとも１つの実施例による、処理システム７００を示す。少なくとも１つの実施例では、処理システム７００は、１つ又は複数のプロセッサ７０２と１つ又は複数のグラフィックス・プロセッサ７０８とを含み、単一プロセッサ・デスクトップ・システム、マルチプロセッサ・ワークステーション・システム、或いは多数のプロセッサ７０２又はプロセッサ・コア７０７を有するサーバ・システムであり得る。少なくとも１つの実施例では、処理システム７００は、モバイル・デバイス、ハンドヘルド・デバイス、又は組み込みデバイスにおいて使用するためのシステム・オン・チップ（「ＳｏＣ」：ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）集積回路内に組み込まれた処理プラットフォームである。
【0048】
少なくとも１つの実施例では、処理システム７００は、サーバ・ベースのゲーミング・プラットフォーム、ゲーム・コンソール、メディア・コンソール、モバイル・ゲーミング・コンソール、ハンドヘルド・ゲーム・コンソール、又はオンライン・ゲーム・コンソールを含むことができるか、或いはそれらの内部に組み込まれ得る。少なくとも１つの実施例では、処理システム７００は、モバイル・フォン、スマート・フォン、タブレット・コンピューティング・デバイス又はモバイル・インターネット・デバイスである。少なくとも１つの実施例では、処理システム７００はまた、スマート・ウォッチ・ウェアラブル・デバイス、スマート・アイウェア・デバイス、拡張現実デバイス、又は仮想現実デバイスなどのウェアラブル・デバイスを含むことができるか、それらと結合することができるか、又はそれらの内部に組み込まれ得る。少なくとも１つの実施例では、処理システム７００は、１つ又は複数のプロセッサ７０２と、１つ又は複数のグラフィックス・プロセッサ７０８によって生成されるグラフィカル・インターフェースとを有するテレビ又はセット・トップ・ボックス・デバイスである。
【0049】
少なくとも１つの実施例では、１つ又は複数のプロセッサ７０２は、各々、実行されたときにシステム及びユーザ・ソフトウェアのための動作を実施する命令を処理するための１つ又は複数のプロセッサ・コア７０７を含む。少なくとも１つの実施例では、１つ又は複数のプロセッサ・コア７０７の各々は、特定の命令セット７０９を処理するように構成される。少なくとも１つの実施例では、命令セット７０９は、複合命令セット・コンピューティング（「ＣＩＳＣ」：Ｃｏｍｐｌｅｘ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｉｎｇ）、縮小命令セット・コンピューティング（「ＲＩＳＣ」：Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｉｎｇ）、又は超長命令語（「ＶＬＩＷ」：Ｖｅｒｙ Ｌｏｎｇ Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏｒｄ）を介したコンピューティングを容易にし得る。少なくとも１つの実施例では、プロセッサ・コア７０７は、各々、異なる命令セット７０９を処理し得、命令セット７０９は、他の命令セットのエミュレーションを容易にするための命令を含み得る。少なくとも１つの実施例では、プロセッサ・コア７０７はまた、デジタル信号プロセッサ（「ＤＳＰ」：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）などの他の処理デバイスを含み得る。
【0050】
少なくとも１つの実施例では、プロセッサ７０２はキャッシュ・メモリ（「キャッシュ」）７０４を含む。少なくとも１つの実施例では、プロセッサ７０２は、単一の内部キャッシュ又は複数のレベルの内部キャッシュを有することができる。少なくとも１つの実施例では、キャッシュ・メモリは、プロセッサ７０２の様々な構成要素の間で共有される。少なくとも１つの実施例では、プロセッサ７０２はまた、外部キャッシュ（たとえば、レベル３（「Ｌ３」）キャッシュ又はラスト・レベル・キャッシュ（「ＬＬＣ」：Ｌａｓｔ Ｌｅｖｅｌ Ｃａｃｈｅ））（図示せず）を使用し、外部キャッシュは、知られているキャッシュ・コヒーレンシ技法を使用してプロセッサ・コア７０７の間で共有され得る。少なくとも１つの実施例では、追加として、レジスタ・ファイル７０６がプロセッサ７０２中に含まれ、レジスタ・ファイル７０６は、異なるタイプのデータを記憶するための異なるタイプのレジスタ（たとえば、整数レジスタ、浮動小数点レジスタ、ステータス・レジスタ、及び命令ポインタ・レジスタ）を含み得る。少なくとも１つの実施例では、レジスタ・ファイル７０６は、汎用レジスタ又は他のレジスタを含み得る。
【0051】
少なくとも１つの実施例では、１つ又は複数のプロセッサ７０２は、アドレス、データ、又は制御信号などの通信信号を、プロセッサ７０２と処理システム７００中の他の構成要素との間で送信するために、１つ又は複数のインターフェース・バス７１０と結合される。少なくとも１つの実施例では、１つの実施例におけるインターフェース・バス７１０は、ダイレクト・メディア・インターフェース（「ＤＭＩ」：Ｄｉｒｅｃｔ Ｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）バスのバージョンなどのプロセッサ・バスであり得る。少なくとも１つの実施例では、インターフェース・バス７１０は、ＤＭＩバスに限定されず、１つ又は複数の周辺構成要素相互接続バス（たとえば、「ＰＣＩ」：Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ、ＰＣＩ Ｅｘｐｒｅｓｓ（「ＰＣＩｅ」））、メモリ・バス、又は他のタイプのインターフェース・バスを含み得る。少なくとも１つの実施例では、（１つ又は複数の）プロセッサ７０２は、統合されたメモリ・コントローラ７１６と、プラットフォーム・コントローラ・ハブ７３０とを含む。少なくとも１つの実施例では、メモリ・コントローラ７１６は、メモリ・デバイスと処理システム７００の他の構成要素との間の通信を容易にし、プラットフォーム・コントローラ・ハブ（「ＰＣＨ」：ｐｌａｔｆｏｒｍ ｃｏｎｔｒｏｌｌｅｒ ｈｕｂ）７３０は、ローカル入力／出力（「Ｉ／Ｏ」：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）バスを介してＩ／Ｏデバイスへの接続を提供する。
【0052】
少なくとも１つの実施例では、メモリ・デバイス７２０は、ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」：ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）デバイス、スタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」：ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）デバイス、フラッシュ・メモリ・デバイス、相変化メモリ・デバイス、又はプロセッサ・メモリとして働くのに好適な性能を有する何らかの他のメモリ・デバイスであり得る。少なくとも１つの実施例では、メモリ・デバイス７２０は、１つ又は複数のプロセッサ７０２がアプリケーション又はプロセスを実行するときの使用のためのデータ７２２及び命令７２１を記憶するために、処理システム７００のためのシステム・メモリとして動作することができる。少なくとも１つの実施例では、メモリ・コントローラ７１６はまた、随意の外部グラフィックス・プロセッサ７１２と結合し、外部グラフィックス・プロセッサ７１２は、グラフィックス動作及びメディア動作を実施するために、プロセッサ７０２中の１つ又は複数のグラフィックス・プロセッサ７０８と通信し得る。少なくとも１つの実施例では、ディスプレイ・デバイス７１１は、（１つ又は複数の）プロセッサ７０２に接続することができる。少なくとも１つの実施例では、ディスプレイ・デバイス７１１は、モバイル電子デバイス又はラップトップ・デバイスの場合のような内部ディスプレイ・デバイス、或いは、ディスプレイ・インターフェース（たとえば、ＤｉｓｐｌａｙＰｏｒｔなど）を介して取り付けられた外部ディスプレイ・デバイスのうちの１つ又は複数を含むことができる。少なくとも１つの実施例では、ディスプレイ・デバイス７１１は、仮想現実（「ＶＲ」：ｖｉｒｔｕａｌ ｒｅａｌｉｔｙ）アプリケーション又は拡張現実（「ＡＲ」：ａｕｇｍｅｎｔｅｄ ｒｅａｌｉｔｙ）アプリケーションにおいて使用するための立体ディスプレイ・デバイスなどの頭部装着型ディスプレイ（「ＨＭＤ」：ｈｅａｄ ｍｏｕｎｔｅｄ ｄｉｓｐｌａｙ）を含むことができる。
【0053】
少なくとも１つの実施例では、プラットフォーム・コントローラ・ハブ７３０は、周辺機器が高速Ｉ／Ｏバスを介してメモリ・デバイス７２０及びプロセッサ７０２に接続することを可能にする。少なくとも１つの実施例では、Ｉ／Ｏ周辺機器は、限定はしないが、オーディオ・コントローラ７４６と、ネットワーク・コントローラ７３４と、ファームウェア・インターフェース７２８と、ワイヤレス・トランシーバ７２６と、タッチ・センサ７２５と、データ・ストレージ・デバイス７２４（たとえば、ハード・ディスク・ドライブ、フラッシュ・メモリなど）とを含む。少なくとも１つの実施例では、データ・ストレージ・デバイス７２４は、ストレージ・インターフェース（たとえば、ＳＡＴＡ）を介して、或いはＰＣＩ又はＰＣＩｅなどの周辺バスを介して、接続することができる。少なくとも１つの実施例では、タッチ・センサ７２５は、タッチ・スクリーン・センサ、圧力センサ、又は指紋センサを含むことができる。少なくとも１つの実施例では、ワイヤレス・トランシーバ７２６は、Ｗｉ－Ｆｉトランシーバ、Ｂｌｕｅｔｏｏｔｈトランシーバ、或いは３Ｇ、４Ｇ、又はロング・ターム・エボリューション（「ＬＴＥ」：Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）トランシーバなどのモバイル・ネットワーク・トランシーバであり得る。少なくとも１つの実施例では、ファームウェア・インターフェース７２８は、システム・ファームウェアとの通信を可能にし、たとえば、ユニファイド・エクステンシブル・ファームウェア・インターフェース（「ＵＥＦＩ」：ｕｎｉｆｉｅｄ ｅｘｔｅｎｓｉｂｌｅ ｆｉｒｍｗａｒｅ ｉｎｔｅｒｆａｃｅ）であり得る。少なくとも１つの実施例では、ネットワーク・コントローラ７３４は、ワイヤード・ネットワークへのネットワーク接続を可能にすることができる。少なくとも１つの実施例では、高性能ネットワーク・コントローラ（図示せず）は、インターフェース・バス７１０と結合する。少なくとも１つの実施例では、オーディオ・コントローラ７４６は、マルチチャネル高精細度オーディオ・コントローラである。少なくとも１つの実施例では、処理システム７００は、レガシー（たとえば、パーソナル・システム２（「ＰＳ／２」：Ｐｅｒｓｏｎａｌ Ｓｙｓｔｅｍ ２））デバイスを処理システム７００に結合するための随意のレガシーＩ／Ｏコントローラ７４０を含む。少なくとも１つの実施例では、プラットフォーム・コントローラ・ハブ７３０は、キーボードとマウス７４３との組合せ、カメラ７４４、又は他のＵＳＢ入力デバイスなど、１つ又は複数のユニバーサル・シリアル・バス（「ＵＳＢ」：Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）コントローラ７４２接続入力デバイスにも接続することができる。
【0054】
少なくとも１つの実施例では、メモリ・コントローラ７１６及びプラットフォーム・コントローラ・ハブ７３０のインスタンスが、外部グラフィックス・プロセッサ７１２などの慎重な外部グラフィックス・プロセッサに組み込まれ得る。少なくとも１つの実施例では、プラットフォーム・コントローラ・ハブ７３０及び／又はメモリ・コントローラ７１６は、１つ又は複数のプロセッサ７０２の外部にあり得る。たとえば、少なくとも１つの実施例では、処理システム７００は、外部のメモリ・コントローラ７１６とプラットフォーム・コントローラ・ハブ７３０とを含むことができ、それらは、（１つ又は複数の）プロセッサ７０２と通信しているシステム・チップセット内のメモリ・コントローラ・ハブ及び周辺コントローラ・ハブとして構成され得る。
【0055】
少なくとも１つの実施例では、図７に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図７に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図７に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0056】
図８は、少なくとも１つの実施例による、コンピュータ・システム８００を示す。少なくとも１つの実施例では、コンピュータ・システム８００は、相互接続されたデバイス及び構成要素をもつシステム、ＳＯＣ、又は何らかの組合せであり得る。少なくとも１つの実施例では、コンピュータ・システム８００は、命令を実行するための実行ユニットを含み得るプロセッサ８０２とともに形成される。少なくとも１つの実施例では、コンピュータ・システム８００は、限定はしないが、データを処理するためのアルゴリズムを実施するための論理を含む実行ユニットを採用するための、プロセッサ８０２などの構成要素を含み得る。少なくとも１つの実施例では、コンピュータ・システム８００は、カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎから入手可能なＰＥＮＴＩＵＭ（登録商標）プロセッサ・ファミリー、Ｘｅｏｎ（商標）、Ｉｔａｎｉｕｍ（登録商標）、ＸＳｃａｌｅ（商標）及び／又はＳｔｒｏｎｇＡＲＭ（商標）、Ｉｎｔｅｌ（登録商標）Ｃｏｒｅ（商標）、又はＩｎｔｅｌ（登録商標）Ｎｅｒｖａｎａ（商標）マイクロプロセッサなどのプロセッサを含み得るが、（他のマイクロプロセッサ、エンジニアリング・ワークステーション、セット・トップ・ボックスなどを有するＰＣを含む）他のシステムも使用され得る。少なくとも１つの実施例では、コンピュータ・システム８００は、ワシントン州レドモンドのＭｉｃｒｏｓｏｆｔ Ｃｏｒｐｏｒａｔｉｏｎから入手可能なＷＩＮＤＯＷＳ(登録商標）のオペレーティング・システムのあるバージョンを実行し得るが、他のオペレーティング・システム（たとえば、ＵＮＩＸ(登録商標）及びＬｉｎｕｘ(登録商標））、組み込みソフトウェア、及び／又はグラフィカル・ユーザ・インターフェースも使用され得る。
【0057】
少なくとも１つの実施例では、コンピュータ・システム８００は、ハンドヘルド・デバイス及び組み込みアプリケーションなど、他のデバイスにおいて使用され得る。ハンドヘルド・デバイスのいくつかの実例は、セルラー・フォン、インターネット・プロトコル・デバイス、デジタル・カメラ、パーソナル・デジタル・アシスタント（「ＰＤＡ」：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、及びハンドヘルドＰＣを含む。少なくとも１つの実施例では、組み込みアプリケーションは、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、ＳｏＣ、ネットワーク・コンピュータ（「ＮｅｔＰＣ」：ｎｅｔｗｏｒｋ ｃｏｍｐｕｔｅｒ）、セット・トップ・ボックス、ネットワーク・ハブ、ワイド・エリア・ネットワーク（「ＷＡＮ」：ｗｉｄｅ ａｒｅａ ｎｅｔｗｏｒｋ）スイッチ、又は１つ又は複数の命令を実施し得る任意の他のシステムを含み得る。
【0058】
少なくとも１つの実施例では、コンピュータ・システム８００は、限定はしないが、プロセッサ８０２を含み得、プロセッサ８０２は、限定はしないが、コンピュート・ユニファイド・デバイス・アーキテクチャ（「ＣＵＤＡ」）（ＣＵＤＡ（登録商標）は、カリフォルニア州サンタクララのＮＶＩＤＩＡ Ｃｏｒｐｏｒａｔｉｏｎによって開発される）プログラムを実行するように構成され得る、１つ又は複数の実行ユニット８０８を含み得る。少なくとも１つの実施例では、ＣＵＤＡプログラムは、ＣＵＤＡプログラミング言語で書かれたソフトウェア・アプリケーションの少なくとも一部分である。少なくとも１つの実施例では、コンピュータ・システム８００は、シングル・プロセッサ・デスクトップ又はサーバ・システムである。少なくとも１つの実施例では、コンピュータ・システム８００は、マルチプロセッサ・システムであり得る。少なくとも１つの実施例では、プロセッサ８０２は、限定はしないが、ＣＩＳＣマイクロプロセッサ、ＲＩＳＣマイクロプロセッサ、ＶＬＩＷマイクロプロセッサ、命令セットの組合せを実装するプロセッサ、又は、たとえばデジタル信号プロセッサなど、任意の他のプロセッサ・デバイスを含み得る。少なくとも１つの実施例では、プロセッサ８０２は、プロセッサ・バス８１０に結合され得、プロセッサ・バス８１０は、プロセッサ８０２とコンピュータ・システム８００中の他の構成要素との間でデータ信号を送信し得る。
【0059】
少なくとも１つの実施例では、プロセッサ８０２は、限定はしないが、レベル１（「Ｌ１」）の内部キャッシュ・メモリ（「キャッシュ」）８０４を含み得る。少なくとも１つの実施例では、プロセッサ８０２は、単一の内部キャッシュ又は複数のレベルの内部キャッシュを有し得る。少なくとも１つの実施例では、キャッシュ・メモリは、プロセッサ８０２の外部に存在し得る。少なくとも１つの実施例では、プロセッサ８０２は、内部キャッシュと外部キャッシュの両方の組合せをも含み得る。少なくとも１つの実施例では、レジスタ・ファイル８０６は、限定はしないが、整数レジスタ、浮動小数点レジスタ、ステータス・レジスタ、及び命令ポインタ・レジスタを含む様々なレジスタに、異なるタイプのデータを記憶し得る。
【0060】
少なくとも１つの実施例では、限定はしないが、整数演算及び浮動小数点演算を実施するための論理を含む実行ユニット８０８も、プロセッサ８０２中に存在する。プロセッサ８０２は、いくつかのマクロ命令のためのマイクロコードを記憶するマイクロコード（「ｕコード」）読取り専用メモリ（「ＲＯＭ」：ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）をも含み得る。少なくとも１つの実施例では、実行ユニット８０８は、パック命令セット８０９に対処するための論理を含み得る。少なくとも１つの実施例では、パック命令セット８０９を、命令を実行するための関連する回路要素とともに汎用プロセッサ８０２の命令セットに含めることによって、多くのマルチメディア・アプリケーションによって使用される演算が、汎用プロセッサ８０２中のパック・データを使用して実施され得る。少なくとも１つの実施例では、多くのマルチメディア・アプリケーションが、パック・データの演算を実施するためにプロセッサのデータ・バスの全幅を使用することによって加速され、より効率的に実行され得、これは、一度に１つのデータ要素ずつ１つ又は複数の演算を実施するために、プロセッサのデータ・バスにわたってより小さい単位のデータを転送する必要をなくし得る。
【0061】
少なくとも１つの実施例では、実行ユニット８０８はまた、マイクロコントローラ、組み込みプロセッサ、グラフィックス・デバイス、ＤＳＰ、及び他のタイプの論理回路において使用され得る。少なくとも１つの実施例では、コンピュータ・システム８００は、限定はしないが、メモリ８２０を含み得る。少なくとも１つの実施例では、メモリ８２０は、ＤＲＡＭデバイス、ＳＲＡＭデバイス、フラッシュ・メモリ・デバイス、又は他のメモリ・デバイスとして実装され得る。メモリ８２０は、プロセッサ８０２によって実行され得るデータ信号によって表される（１つ又は複数の）命令８１９及び／又はデータ８２１を記憶し得る。
【0062】
少なくとも１つの実施例では、システム論理チップが、プロセッサ・バス８１０及びメモリ８２０に結合され得る。少なくとも１つの実施例では、システム論理チップは、限定はしないが、メモリ・コントローラ・ハブ（「ＭＣＨ」：ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ ｈｕｂ）８１６を含み得、プロセッサ８０２は、プロセッサ・バス８１０を介してＭＣＨ８１６と通信し得る。少なくとも１つの実施例では、ＭＣＨ８１６は、命令及びデータ・ストレージのための、並びにグラフィックス・コマンド、データ及びテクスチャのストレージのための、高帯域幅メモリ経路８１８をメモリ８２０に提供し得る。少なくとも１つの実施例では、ＭＣＨ８１６は、プロセッサ８０２と、メモリ８２０と、コンピュータ・システム８００中の他の構成要素との間でデータ信号をダイレクトし、プロセッサ・バス８１０と、メモリ８２０と、システムＩ／Ｏ８２２との間でデータ信号をブリッジし得る。少なくとも１つの実施例では、システム論理チップは、グラフィックス・コントローラに結合するためのグラフィックス・ポートを提供し得る。少なくとも１つの実施例では、ＭＣＨ８１６は、高帯域幅メモリ経路８１８を通してメモリ８２０に結合され得、グラフィックス／ビデオ・カード８１２は、アクセラレーテッド・グラフィックス・ポート（「ＡＧＰ」：Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ）相互接続８１４を介してＭＣＨ８１６に結合され得る。
【0063】
少なくとも１つの実施例では、コンピュータ・システム８００は、ＭＣＨ８１６をＩ／Ｏコントローラ・ハブ（「ＩＣＨ」：Ｉ／Ｏ ｃｏｎｔｒｏｌｌｅｒ ｈｕｂ）８３０に結合するためのプロプライエタリ・ハブ・インターフェース・バスである、システムＩ／Ｏ８２２を使用し得る。少なくとも１つの実施例では、ＩＣＨ８３０は、ローカルＩ／Ｏバスを介していくつかのＩ／Ｏデバイスに直接接続を提供し得る。少なくとも１つの実施例では、ローカルＩ／Ｏバスは、限定はしないが、周辺機器をメモリ８２０、チップセット、及びプロセッサ８０２に接続するための高速Ｉ／Ｏバスを含み得る。実例は、限定はしないが、オーディオ・コントローラ８２９と、ファームウェア・ハブ（「フラッシュＢＩＯＳ」）８２８と、ワイヤレス・トランシーバ８２６と、データ・ストレージ８２４と、ユーザ入力インターフェース８２５及びキーボード・インターフェースを含んでいるレガシーＩ／Ｏコントローラ８２３と、ＵＳＢなどのシリアル拡張ポート８２７と、ネットワーク・コントローラ８３４とを含み得る。データ・ストレージ８２４は、ハード・ディスク・ドライブ、フロッピー・ディスク・ドライブ、ＣＤ－ＲＯＭデバイス、フラッシュ・メモリ・デバイス、又は他の大容量ストレージ・デバイスを備え得る。
【0064】
少なくとも１つの実施例では、図８は、相互接続されたハードウェア・デバイス又は「チップ」を含むシステムを示す。少なくとも１つの実施例では、図８は、例示的なＳｏＣを示し得る。少なくとも１つの実施例では、図８に示されているデバイスは、プロプライエタリ相互接続、標準相互接続（たとえば、ＰＣＩｅ）、又はそれらの何らかの組合せで相互接続され得る。少なくとも１つの実施例では、システム８００の１つ又は複数の構成要素は、コンピュート・エクスプレス・リンク（「ＣＸＬ」：ｃｏｍｐｕｔｅ ｅｘｐｒｅｓｓ ｌｉｎｋ）相互接続を使用して相互接続される。
【0065】
少なくとも１つの実施例では、図８に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図８に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図８に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0066】
図９は、少なくとも１つの実施例による、システム９００を示す。少なくとも１つの実施例では、システム９００は、プロセッサ９１０を利用する電子デバイスである。少なくとも１つの実施例では、システム９００は、たとえば、限定はしないが、ノートブック、タワー・サーバ、ラック・サーバ、ブレード・サーバ、１つ又は複数の構内サービス・プロバイダ又はクラウド・サービス・プロバイダに通信可能に結合されたエッジ・デバイス、ラップトップ、デスクトップ、タブレット、モバイル・デバイス、電話、組み込みコンピュータ、或いは任意の他の好適な電子デバイスであり得る。
【0067】
少なくとも１つの実施例では、システム９００は、限定はしないが、任意の好適な数又は種類の構成要素、周辺機器、モジュール、又はデバイスに通信可能に結合されたプロセッサ９１０を含み得る。少なくとも１つの実施例では、プロセッサ９１０は、Ｉ２Ｃバス、システム管理バス（「ＳＭＢｕｓ」：Ｓｙｓｔｅｍ Ｍａｎａｇｅｍｅｎｔ Ｂｕｓ）、ロー・ピン・カウント（「ＬＰＣ」：Ｌｏｗ Ｐｉｎ Ｃｏｕｎｔ）バス、シリアル周辺インターフェース（「ＳＰＩ」：Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、高精細度オーディオ（「ＨＤＡ」：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ａｕｄｉｏ）バス、シリアル・アドバンス・テクノロジー・アタッチメント（「ＳＡＴＡ」：Ｓｅｒｉａｌ Ａｄｖａｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）バス、ＵＳＢ（バージョン１、２、３）、又はユニバーサル非同期受信機／送信機（「ＵＡＲＴ」：Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）バスなど、バス又はインターフェースを使用して結合される。少なくとも１つの実施例では、図９は、相互接続されたハードウェア・デバイス又は「チップ」を含むシステムを示す。少なくとも１つの実施例では、図９は、例示的なＳｏＣを示し得る。少なくとも１つの実施例では、図９に示されているデバイスは、プロプライエタリ相互接続、標準相互接続（たとえば、ＰＣＩｅ）又はそれらの何らかの組合せで相互接続され得る。少なくとも１つの実施例では、図９の１つ又は複数の構成要素は、ＣＸＬ相互接続を使用して相互接続される。
【0068】
少なくとも１つの実施例では、図９は、ディスプレイ９２４、タッチ・スクリーン９２５、タッチ・パッド９３０、ニア・フィールド通信ユニット（「ＮＦＣ」：Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）９４５、センサ・ハブ９４０、熱センサ９４６、エクスプレス・チップセット（「ＥＣ」：Ｅｘｐｒｅｓｓ Ｃｈｉｐｓｅｔ）９３５、トラステッド・プラットフォーム・モジュール（「ＴＰＭ」：Ｔｒｕｓｔｅｄ Ｐｌａｔｆｏｒｍ Ｍｏｄｕｌｅ）９３８、ＢＩＯＳ／ファームウェア／フラッシュ・メモリ（「ＢＩＯＳ、ＦＷフラッシュ」：ＢＩＯＳ／ｆｉｒｍｗａｒｅ／ｆｌａｓｈ ｍｅｍｏｒｙ）９２２、ＤＳＰ９６０、ソリッド・ステート・ディスク（「ＳＳＤ」：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）又はハード・ディスク・ドライブ（「ＨＤＤ」：Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）９２０、ワイヤレス・ローカル・エリア・ネットワーク・ユニット（「ＷＬＡＮ」：ｗｉｒｅｌｅｓｓ ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）９５０、Ｂｌｕｅｔｏｏｔｈユニット９５２、ワイヤレス・ワイド・エリア・ネットワーク・ユニット（「ＷＷＡＮ」：Ｗｉｒｅｌｅｓｓ Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）９５６、全地球測位システム（「ＧＰＳ」：Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）９５５、ＵＳＢ３．０カメラなどのカメラ（「ＵＳＢ３．０カメラ」）９５４、或いは、たとえばＬＰＤＤＲ３規格において実装された低電力ダブル・データ・レート（「ＬＰＤＤＲ」：Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリ・ユニット（「ＬＰＤＤＲ３」）９１５を含み得る。これらの構成要素は、各々、任意の好適な様式で実装され得る。
【0069】
少なくとも１つの実施例では、上記で説明された構成要素を通して、他の構成要素がプロセッサ９１０に通信可能に結合され得る。少なくとも１つの実施例では、加速度計９４１と、周囲光センサ（「ＡＬＳ」：Ａｍｂｉｅｎｔ Ｌｉｇｈｔ Ｓｅｎｓｏｒ）９４２と、コンパス９４３と、ジャイロスコープ９４４とが、センサ・ハブ９４０に通信可能に結合され得る。少なくとも１つの実施例では、熱センサ９３９と、ファン９３７と、キーボード９３６と、タッチ・パッド９３０とが、ＥＣ９３５に通信可能に結合され得る。少なくとも１つの実施例では、スピーカー９６３と、ヘッドフォン９６４と、マイクロフォン（「ｍｉｃ」）９６５とが、オーディオ・ユニット（「オーディオ・コーデック及びクラスｄアンプ」）９６２に通信可能に結合され得、オーディオ・ユニット９６２は、ＤＳＰ９６０に通信可能に結合され得る。少なくとも１つの実施例では、オーディオ・ユニット９６２は、たとえば、限定はしないが、オーディオ・コーダ／デコーダ（「コーデック」）及びクラスＤ増幅器を含み得る。少なくとも１つの実施例では、ＳＩＭカード（「ＳＩＭ」）９５７は、ＷＷＡＮユニット９５６に通信可能に結合され得る。少なくとも１つの実施例では、ＷＬＡＮユニット９５０及びＢｌｕｅｔｏｏｔｈユニット９５２などの構成要素、並びにＷＷＡＮユニット９５６は、次世代フォーム・ファクタ（「ＮＧＦＦ」：Ｎｅｘｔ Ｇｅｎｅｒａｔｉｏｎ Ｆｏｒｍ Ｆａｃｔｏｒ）において実装され得る。
【0070】
少なくとも１つの実施例では、図９に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図９に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図９に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0071】
図１０は、少なくとも１つの実施例による、例示的な集積回路１０００を示す。少なくとも１つの実施例では、例示的な集積回路１０００は、１つ又は複数のＩＰコアを使用して作製され得るＳｏＣである。少なくとも１つの実施例では、集積回路１０００は、１つ又は複数のアプリケーション・プロセッサ１００５（たとえば、ＣＰＵ、ＤＰＵ）、少なくとも１つのグラフィックス・プロセッサ１０１０を含み、追加として、画像プロセッサ１０１５及び／又はビデオ・プロセッサ１０２０を含み得、それらのいずれも、モジュール式ＩＰコアであり得る。少なくとも１つの実施例では、集積回路１０００は、ＵＳＢコントローラ１０２５、ＵＡＲＴコントローラ１０３０、ＳＰＩ／ＳＤＩＯコントローラ１０３５、及びＩ２Ｓ／Ｉ２Ｃコントローラ１０４０を含む周辺機器又はバス論理を含む。少なくとも１つの実施例では、集積回路１０００は、高精細度マルチメディア・インターフェース（「ＨＤＭＩ(登録商標）」：ｈｉｇｈ－ｄｅｆｉｎｉｔｉｏｎ ｍｕｌｔｉｍｅｄｉａ ｉｎｔｅｒｆａｃｅ）コントローラ１０５０及びモバイル・インダストリ・プロセッサ・インターフェース（「ＭＩＰＩ」：ｍｏｂｉｌｅ ｉｎｄｕｓｔｒｙ ｐｒｏｃｅｓｓｏｒ ｉｎｔｅｒｆａｃｅ）ディスプレイ・インターフェース１０５５のうちの１つ又は複数に結合されたディスプレイ・デバイス１０４５を含むことができる。少なくとも１つの実施例では、フラッシュ・メモリとフラッシュ・メモリ・コントローラとを含むフラッシュ・メモリ・サブシステム１０６０によって、ストレージが提供され得る。少なくとも１つの実施例では、ＳＤＲＡＭ又はＳＲＡＭメモリ・デバイスへのアクセスのために、メモリ・コントローラ１０６５を介してメモリ・インターフェースが提供され得る。少なくとも１つの実施例では、いくつかの集積回路は、追加として、組み込みセキュリティ・エンジン１０７０を含む。
【0072】
少なくとも１つの実施例では、図１０に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１０に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１０に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0073】
図１１は、少なくとも１つの実施例による、コンピューティング・システム１１００を示す。少なくとも１つの実施例では、コンピューティング・システム１１００は、メモリ・ハブ１１０５を含み得る相互接続経路を介して通信する１つ又は複数のプロセッサ１１０２とシステム・メモリ１１０４とを有する処理サブシステム１１０１を含む。少なくとも１つの実施例では、メモリ・ハブ１１０５は、チップセット構成要素内の別個の構成要素であり得るか、又は１つ又は複数のプロセッサ１１０２内に組み込まれ得る。少なくとも１つの実施例では、メモリ・ハブ１１０５は、通信リンク１１０６を介してＩ／Ｏサブシステム１１１１と結合する。少なくとも１つの実施例では、Ｉ／Ｏサブシステム１１１１は、コンピューティング・システム１１００が１つ又は複数の入力デバイス１１０８からの入力を受信することを可能にすることができるＩ／Ｏハブ１１０７を含む。少なくとも１つの実施例では、Ｉ／Ｏハブ１１０７は、１つ又は複数のプロセッサ１１０２中に含まれ得るディスプレイ・コントローラが、１つ又は複数のディスプレイ・デバイス１１１０Ａに出力を提供することを可能にすることができる。少なくとも１つの実施例では、Ｉ／Ｏハブ１１０７と結合された１つ又は複数のディスプレイ・デバイス１１１０Ａは、ローカルの、内部の、又は組み込まれたディスプレイ・デバイスを含むことができる。
【0074】
少なくとも１つの実施例では、処理サブシステム１１０１は、バス又は他の通信リンク１１１３を介してメモリ・ハブ１１０５に結合された１つ又は複数の並列プロセッサ１１１２を含む。少なくとも１つの実施例では、通信リンク１１１３は、限定はしないがＰＣＩｅなど、任意の数の規格ベースの通信リンク技術又はプロトコルのうちの１つであり得るか、或いはベンダー固有の通信インターフェース又は通信ファブリックであり得る。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１１１２は、メニー・インテグレーテッド・コア・プロセッサなど、多数の処理コア及び／又は処理クラスタを含むことができる、算出に集中した並列又はベクトル処理システムを形成する。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１１１２は、グラフィックス処理サブシステムを形成し、グラフィックス処理サブシステムは、Ｉ／Ｏハブ１１０７を介して結合された１つ又は複数のディスプレイ・デバイス１１１０Ａのうちの１つにピクセルを出力することができる。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１１１２はまた、ディスプレイ・コントローラと、１つ又は複数のディスプレイ・デバイス１１１０Ｂへの直接接続を可能にするためのディスプレイ・インターフェース（図示せず）とを含むことができる。
【0075】
少なくとも１つの実施例では、システム・ストレージ・ユニット１１１４は、Ｉ／Ｏハブ１１０７に接続して、コンピューティング・システム１１００のためのストレージ機構を提供することができる。少なくとも１つの実施例では、Ｉ／Ｏハブ１１０７と、プラットフォームに組み込まれ得るネットワーク・アダプタ１１１８及び／又はワイヤレス・ネットワーク・アダプタ１１１９などの他の構成要素、並びに１つ又は複数のアドイン・デバイス１１２０を介して追加され得る様々な他のデバイスとの間の接続を可能にするためのインターフェース機構を提供するために、Ｉ／Ｏスイッチ１１１６が使用され得る。少なくとも１つの実施例では、ネットワーク・アダプタ１１１８は、イーサネット・アダプタ又は別のワイヤード・ネットワーク・アダプタであり得る。少なくとも１つの実施例では、ワイヤレス・ネットワーク・アダプタ１１１９は、Ｗｉ－Ｆｉ、Ｂｌｕｅｔｏｏｔｈ、ＮＦＣ、又は１つ又は複数のワイヤレス無線を含む他のネットワーク・デバイスのうちの１つ又は複数を含むことができる。
【0076】
少なくとも１つの実施例では、コンピューティング・システム１１００は、ＵＳＢ又は他のポート接続、光学ストレージ・ドライブ、ビデオ・キャプチャ・デバイスなどを含む、Ｉ／Ｏハブ１１０７にも接続され得る、明示的に示されていない他の構成要素を含むことができる。少なくとも１つの実施例では、図１１中の様々な構成要素を相互接続する通信経路が、ＰＣＩベースのプロトコル（たとえば、ＰＣＩｅ）などの任意の好適なプロトコル、或いはＮＶＬｉｎｋ高速相互接続などの他のバス又はポイントツーポイント通信インターフェース及び／又は（１つ又は複数の）プロトコル、或いは相互接続プロトコルを使用して、実装され得る。
【0077】
少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１１１２は、たとえばビデオ出力回路要素を含むグラフィックス及びビデオ処理のために最適化された回路要素を組み込み、グラフィックス処理ユニット（「ＧＰＵ」）を構成する。少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１１１２は、汎用処理のために最適化された回路要素を組み込む。少なくとも実施例では、コンピューティング・システム１１００の構成要素は、単一の集積回路上の１つ又は複数の他のシステム要素と統合され得る。たとえば、少なくとも１つの実施例では、１つ又は複数の並列プロセッサ１１１２、メモリ・ハブ１１０５、（１つ又は複数の）プロセッサ１１０２、及びＩ／Ｏハブ１１０７は、ＳｏＣ集積回路に組み込まれ得る。少なくとも１つの実施例では、コンピューティング・システム１１００の構成要素は、システム・イン・パッケージ（「ＳＩＰ」：ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）構成を形成するために、単一のパッケージに組み込まれ得る。少なくとも１つの実施例では、コンピューティング・システム１１００の構成要素の少なくとも一部分は、マルチチップ・モジュール（「ＭＣＭ」：ｍｕｌｔｉ－ｃｈｉｐ ｍｏｄｕｌｅ）に組み込まれ得、マルチチップ・モジュールは、他のマルチチップ・モジュールと相互接続されてモジュール式コンピューティング・システムにすることができる。少なくとも１つの実施例では、Ｉ／Ｏサブシステム１１１１及びディスプレイ・デバイス１１１０Ｂは、コンピューティング・システム１１００から省略される。
【0078】
少なくとも１つの実施例では、図１１に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１１に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１１に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0079】
処理システム
以下の図は、限定はしないが、少なくとも１つの実施例を実装するために使用され得る、例示的な処理システムを記載する。
以下の図は、限定はしないが、少なくとも１つの実施例を実装するために使用され得る、例示的な処理システムを記載する。
【0080】
図１２は、少なくとも１つの実施例による、加速処理ユニット（「ＡＰＵ」：ａｃｃｅｌｅｒａｔｅｄ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１２００を示す。少なくとも１つの実施例では、ＡＰＵ１２００は、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＡＰＵ１２００は、ＣＵＤＡプログラムなど、アプリケーション・プログラムを実行するように構成され得る。少なくとも１つの実施例では、ＡＰＵ１２００は、限定はしないが、コア複合体１２１０と、グラフィックス複合体１２４０と、ファブリック１２６０と、Ｉ／Ｏインターフェース１２７０と、メモリ・コントローラ１２８０と、ディスプレイ・コントローラ１２９２と、マルチメディア・エンジン１２９４とを含む。少なくとも１つの実施例では、ＡＰＵ１２００は、限定はしないが、任意の数のコア複合体１２１０と、任意の数のグラフィックス複合体１２５０と、任意の数のディスプレイ・コントローラ１２９２と、任意の数のマルチメディア・エンジン１２９４とを、任意の組合せで含み得る。説明目的のために、同様のオブジェクトの複数のインスタンスは、オブジェクトを識別する参照番号と、必要な場合にインスタンスを識別する括弧付きの番号とともに、本明細書で示される。
【0081】
少なくとも１つの実施例では、コア複合体１２１０はＣＰＵであり、グラフィックス複合体１２４０はＧＰＵであり、ＡＰＵ１２００は、限定はしないが、単一のチップ上に１２１０及び１２４０を組み込む処理ユニットである。少なくとも１つの実施例では、いくつかのタスクは、コア複合体１２１０に割り当てられ得、他のタスクは、グラフィックス複合体１２４０に割り当てられ得る。少なくとも１つの実施例では、コア複合体１２１０は、オペレーティング・システムなど、ＡＰＵ１２００に関連するメイン制御ソフトウェアを実行するように構成される。少なくとも１つの実施例では、コア複合体１２１０は、ＡＰＵ１２００のマスタ・プロセッサであり、他のプロセッサの動作を制御し、協調させる。少なくとも１つの実施例では、コア複合体１２１０は、グラフィックス複合体１２４０の動作を制御するコマンドを発行する。少なくとも１つの実施例では、コア複合体１２１０は、ＣＵＤＡソース・コードから導出されたホスト実行可能コードを実行するように構成され得、グラフィックス複合体１２４０は、ＣＵＤＡソース・コードから導出されたデバイス実行可能コードを実行するように構成され得る。
【0082】
少なくとも１つの実施例では、コア複合体１２１０は、限定はしないが、コア１２２０（１）～１２２０（４）と、Ｌ３キャッシュ１２３０とを含む。少なくとも１つの実施例では、コア複合体１２１０は、限定はしないが、任意の数のコア１２２０と、任意の数及びタイプのキャッシュとを、任意の組合せで含み得る。少なくとも１つの実施例では、コア１２２０は、特定の命令セット・アーキテクチャ（「ＩＳＡ」：ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ａｒｃｈｉｔｅｃｔｕｒｅ）の命令を実行するように構成される。少なくとも１つの実施例では、各コア１２２０はＣＰＵコアである。
【0083】
少なくとも１つの実施例では、各コア１２２０は、限定はしないが、フェッチ／復号ユニット１２２２と、整数実行エンジン１２２４と、浮動小数点実行エンジン１２２６と、Ｌ２キャッシュ１２２８とを含む。少なくとも１つの実施例では、フェッチ／復号ユニット１２２２は、命令をフェッチし、そのような命令を復号し、マイクロ・オペレーションを生成し、整数実行エンジン１２２４と浮動小数点実行エンジン１２２６とに別個のマイクロ命令をディスパッチする。少なくとも１つの実施例では、フェッチ／復号ユニット１２２２は、同時に、あるマイクロ命令を整数実行エンジン１２２４にディスパッチし、別のマイクロ命令を浮動小数点実行エンジン１２２６にディスパッチすることができる。少なくとも１つの実施例では、整数実行エンジン１２２４は、限定はしないが、整数及びメモリ演算を実行する。少なくとも１つの実施例では、浮動小数点エンジン１２２６は、限定はしないが、浮動小数点及びベクトル演算を実行する。少なくとも１つの実施例では、フェッチ復号ユニット１２２２は、整数実行エンジン１２２４と浮動小数点実行エンジン１２２６の両方を置き換える単一の実行エンジンに、マイクロ命令をディスパッチする。
【0084】
少なくとも１つの実施例では、ｉがコア１２２０の特定のインスタンスを表す整数である、各コア１２２０（ｉ）は、コア１２２０（ｉ）中に含まれるＬ２キャッシュ１２２８（ｉ）にアクセスし得る。少なくとも１つの実施例では、ｊがコア複合体１２１０の特定のインスタンスを表す整数である、コア複合体１２１０（ｊ）中に含まれる各コア１２２０は、コア複合体１２１０（ｊ）中に含まれるＬ３キャッシュ１２３０（ｊ）を介して、コア複合体１２１０（ｊ）中に含まれる他のコア１２２０に接続される。少なくとも１つの実施例では、ｊがコア複合体１２１０の特定のインスタンスを表す整数である、コア複合体１２１０（ｊ）中に含まれるコア１２２０は、コア複合体１２１０（ｊ）中に含まれるＬ３キャッシュ１２３０（ｊ）のすべてにアクセスすることができる。少なくとも１つの実施例では、Ｌ３キャッシュ１２３０は、限定はしないが、任意の数のスライスを含み得る。
【0085】
少なくとも１つの実施例では、グラフィックス複合体１２４０は、高度並列様式でコンピュート動作を実施するように構成され得る。少なくとも１つの実施例では、グラフィックス複合体１２４０は、描画コマンド、ピクセル動作、幾何学的算出、及びディスプレイに画像をレンダリングすることに関連する他の動作など、グラフィックス・パイプライン動作を実行するように構成される。少なくとも１つの実施例では、グラフィックス複合体１２４０は、グラフィックに関係しない動作を実行するように構成される。少なくとも１つの実施例では、グラフィックス複合体１２４０は、グラフィックに関係する動作とグラフィックに関係しない動作の両方を実行するように構成される。
【0086】
少なくとも１つの実施例では、グラフィックス複合体１２４０は、限定はしないが、任意の数のコンピュート・ユニット１２５０と、Ｌ２キャッシュ１２４２とを含む。少なくとも１つの実施例では、コンピュート・ユニット１２５０は、Ｌ２キャッシュ１２４２を共有する。少なくとも１つの実施例では、Ｌ２キャッシュ１２４２は区分けされる。少なくとも１つの実施例では、グラフィックス複合体１２４０は、限定はしないが、任意の数のコンピュート・ユニット１２５０と、（ゼロを含む）任意の数及びタイプのキャッシュとを含む。少なくとも１つの実施例では、グラフィックス複合体１２４０は、限定はしないが、任意の量の専用グラフィックス・ハードウェアを含む。
【0087】
少なくとも１つの実施例では、各コンピュート・ユニット１２５０は、限定はしないが、任意の数のＳＩＭＤユニット１２５２と、共有メモリ１２５４とを含む。少なくとも１つの実施例では、各ＳＩＭＤユニット１２５２は、ＳＩＭＤアーキテクチャを実装し、動作を並列に実施するように構成される。少なくとも１つの実施例では、各コンピュート・ユニット１２５０は、任意の数のスレッド・ブロックを実行し得るが、各スレッド・ブロックは、単一のコンピュート・ユニット１２５０上で実行する。少なくとも１つの実施例では、スレッド・ブロックは、限定はしないが、任意の数の実行のスレッドを含む。少なくとも１つの実施例では、ワークグループは、スレッド・ブロックである。少なくとも１つの実施例では、各ＳＩＭＤユニット１２５２は、異なるワープを実行する。少なくとも１つの実施例では、ワープは、スレッドのグループ（たとえば、１６個のスレッド）であり、ここで、ワープ中の各スレッドは、単一のスレッド・ブロックに属し、命令の単一のセットに基づいて、データの異なるセットを処理するように構成される。少なくとも１つの実施例では、ワープ中の１つ又は複数のスレッドを無効にするために、プレディケーションが使用され得る。少なくとも１つの実施例では、レーンはスレッドである。少なくとも１つの実施例では、ワーク・アイテムはスレッドである。少なくとも１つの実施例では、ウェーブフロントはワープである。少なくとも１つの実施例では、スレッド・ブロック中の異なるウェーブフロントは、互いに同期し、共有メモリ１２５４を介して通信し得る。
【0088】
少なくとも１つの実施例では、ファブリック１２６０は、コア複合体１２１０、グラフィックス複合体１２４０、Ｉ／Ｏインターフェース１２７０、メモリ・コントローラ１２８０、ディスプレイ・コントローラ１２９２、及びマルチメディア・エンジン１２９４にわたるデータ及び制御送信を容易にするシステム相互接続である。少なくとも１つの実施例では、ＡＰＵ１２００は、限定はしないが、ファブリック１２６０に加えて又はそれの代わりに、任意の量及びタイプのシステム相互接続を含み得、それは、ＡＰＵ１２００の内部又は外部にあり得る、任意の数及びタイプの直接又は間接的にリンクされた構成要素にわたるデータ及び制御送信を容易にする。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１２７０は、任意の数及びタイプのＩ／Ｏインターフェース（たとえば、ＰＣＩ、ＰＣＩ－Ｅｘｔｅｎｄｅｄ（「ＰＣＩ－Ｘ」）、ＰＣＩｅ、ギガビット・イーサネット（「ＧＢＥ」：ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ）、ＵＳＢなど）を表す。少なくとも１つの実施例では、様々なタイプの周辺デバイスがＩ／Ｏインターフェース１２７０に結合される。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１２７０に結合される周辺デバイスは、限定はしないが、キーボード、マウス、プリンタ、スキャナ、ジョイスティック又は他のタイプのゲーム・コントローラ、メディア記録デバイス、外部ストレージ・デバイス、ネットワーク・インターフェース・カードなどを含み得る。
【0089】
少なくとも１つの実施例では、ディスプレイ・コントローラＡＭＤ９２は、液晶ディスプレイ（「ＬＣＤ」：ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）デバイスなど、１つ又は複数のディスプレイ・デバイス上に画像を表示する。少なくとも１つの実施例では、マルチメディア・エンジン１２９４は、限定はしないが、ビデオ・デコーダ、ビデオ・エンコーダ、画像信号プロセッサなど、マルチメディアに関係する任意の量及びタイプの回路要素を含む。少なくとも１つの実施例では、メモリ・コントローラ１２８０は、ＡＰＵ１２００と統一システム・メモリ１２９０との間のデータ転送を容易にする。少なくとも１つの実施例では、コア複合体１２１０とグラフィックス複合体１２４０とは、統一システム・メモリ１２９０を共有する。
【0090】
少なくとも１つの実施例では、ＡＰＵ１２００は、限定はしないが、１つの構成要素に専用であるか又は複数の構成要素の間で共有され得る、任意の量及びタイプのメモリ・コントローラ１２８０及びメモリ・デバイス（たとえば、共有メモリ１２５４）を含む、メモリ・サブシステムを実装する。少なくとも１つの実施例では、ＡＰＵ１２００は、限定はしないが、１つ又は複数のキャッシュ・メモリ（たとえば、Ｌ２キャッシュ１３２８、Ｌ３キャッシュ１２３０、及びＬ２キャッシュ１２４２）を含む、キャッシュ・サブシステムを実装し、１つ又は複数のキャッシュ・メモリは、各々、任意の数の構成要素（たとえば、コア１２２０、コア複合体１２１０、ＳＩＭＤユニット１２５２、コンピュート・ユニット１２５０、及びグラフィックス複合体１２４０）に対してプライベートであるか、又は任意の数の構成要素間で共有され得る。
【0091】
少なくとも１つの実施例では、図１２に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１２に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１２に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0092】
図１３は、少なくとも１つの実施例による、ＣＰＵ１３００を示す。少なくとも１つの実施例では、ＣＰＵ１３００は、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＣＰＵ１３００は、アプリケーション・プログラムを実行するように構成され得る。少なくとも１つの実施例では、ＣＰＵ１３００は、オペレーティング・システムなど、メイン制御ソフトウェアを実行するように構成される。少なくとも１つの実施例では、ＣＰＵ１３００は、外部ＧＰＵ（図示せず）の動作を制御するコマンドを発行する。少なくとも１つの実施例では、ＣＰＵ１３００は、ＣＵＤＡソース・コードから導出されたホスト実行可能コードを実行するように構成され得、外部ＧＰＵは、そのようなＣＵＤＡソース・コードから導出されたデバイス実行可能コードを実行するように構成され得る。少なくとも１つの実施例では、ＣＰＵ１３００は、限定はしないが、任意の数のコア複合体１３１０と、ファブリック１３６０と、Ｉ／Ｏインターフェース１３７０と、メモリ・コントローラ１３８０とを含む。
【0093】
少なくとも１つの実施例では、コア複合体１３１０は、限定はしないが、コア１３２０（１）～１３２０（４）と、Ｌ３キャッシュ１３３０とを含む。少なくとも１つの実施例では、コア複合体１３１０は、限定はしないが、任意の数のコア１３２０と、任意の数及びタイプのキャッシュとを、任意の組合せで含み得る。少なくとも１つの実施例では、コア１３２０は、特定のＩＳＡの命令を実行するように構成される。少なくとも１つの実施例では、各コア１３２０はＣＰＵコアである。
【0094】
少なくとも１つの実施例では、各コア１３２０は、限定はしないが、フェッチ／復号ユニット１３２２と、整数実行エンジン１３２４と、浮動小数点実行エンジン１３２６と、Ｌ２キャッシュ１３２８とを含む。少なくとも１つの実施例では、フェッチ／復号ユニット１３２２は、命令をフェッチし、そのような命令を復号し、マイクロ・オペレーションを生成し、整数実行エンジン１３２４と浮動小数点実行エンジン１３２６とに別個のマイクロ命令をディスパッチする。少なくとも１つの実施例では、フェッチ／復号ユニット１３２２は、同時に、あるマイクロ命令を整数実行エンジン１３２４にディスパッチし、別のマイクロ命令を浮動小数点実行エンジン１３２６にディスパッチすることができる。少なくとも１つの実施例では、整数実行エンジン１３２４は、限定はしないが、整数及びメモリ演算を実行する。少なくとも１つの実施例では、浮動小数点エンジン１３２６は、限定はしないが、浮動小数点及びベクトル演算を実行する。少なくとも１つの実施例では、フェッチ復号ユニット１３２２は、整数実行エンジン１３２４と浮動小数点実行エンジン１３２６の両方を置き換える単一の実行エンジンに、マイクロ命令をディスパッチする。
【0095】
少なくとも１つの実施例では、ｉがコア１３２０の特定のインスタンスを表す整数である、各コア１３２０（ｉ）は、コア１３２０（ｉ）中に含まれるＬ２キャッシュ１３２８（ｉ）にアクセスし得る。少なくとも１つの実施例では、ｊがコア複合体１３１０の特定のインスタンスを表す整数である、コア複合体１３１０（ｊ）中に含まれる各コア１３２０は、コア複合体１３１０（ｊ）中に含まれるＬ３キャッシュ１３３０（ｊ）を介して、コア複合体１３１０（ｊ）中の他のコア１３２０に接続される。少なくとも１つの実施例では、ｊがコア複合体１３１０の特定のインスタンスを表す整数である、コア複合体１３１０（ｊ）中に含まれるコア１３２０は、コア複合体１３１０（ｊ）中に含まれるＬ３キャッシュ１３３０（ｊ）のすべてにアクセスすることができる。少なくとも１つの実施例では、Ｌ３キャッシュ１３３０は、限定はしないが、任意の数のスライスを含み得る。
【0096】
少なくとも１つの実施例では、ファブリック１３６０は、コア複合体１３１０（１）～１３１０（Ｎ）（ここで、Ｎは０よりも大きい整数である）、Ｉ／Ｏインターフェース１３７０、及びメモリ・コントローラ１３８０にわたるデータ及び制御送信を容易にするシステム相互接続である。少なくとも１つの実施例では、ＣＰＵ１３００は、限定はしないが、ファブリック１３６０に加えて又はそれの代わりに、任意の量及びタイプのシステム相互接続を含み得、それは、ＣＰＵ１３００の内部又は外部にあり得る、任意の数及びタイプの直接又は間接的にリンクされた構成要素にわたるデータ及び制御送信を容易にする。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１３７０は、任意の数及びタイプのＩ／Ｏインターフェース（たとえば、ＰＣＩ、ＰＣＩ－Ｘ、ＰＣＩｅ、ＧＢＥ、ＵＳＢなど）を表す。少なくとも１つの実施例では、様々なタイプの周辺デバイスが、Ｉ／Ｏインターフェース１３７０に結合される。少なくとも１つの実施例では、Ｉ／Ｏインターフェース１３７０に結合される周辺デバイスは、限定はしないが、ディスプレイ、キーボード、マウス、プリンタ、スキャナ、ジョイスティック又は他のタイプのゲーム・コントローラ、メディア記録デバイス、外部ストレージ・デバイス、ネットワーク・インターフェース・カードなどを含み得る。
【0097】
少なくとも１つの実施例では、メモリ・コントローラ１３８０は、ＣＰＵ１３００とシステム・メモリ１３９０との間のデータ転送を容易にする。少なくとも１つの実施例では、コア複合体１３１０とグラフィックス複合体１３４０とは、システム・メモリ１３９０を共有する。少なくとも１つの実施例では、ＣＰＵ１３００は、限定はしないが、１つの構成要素に専用であるか又は複数の構成要素の間で共有され得る、任意の量及びタイプのメモリ・コントローラ１３８０及びメモリ・デバイスを含む、メモリ・サブシステムを実装する。少なくとも１つの実施例では、ＣＰＵ１３００は、限定はしないが、１つ又は複数のキャッシュ・メモリ（たとえば、Ｌ２キャッシュ１３２８及びＬ３キャッシュ１３３０）を含む、キャッシュ・サブシステムを実装し、１つ又は複数のキャッシュ・メモリは、各々、任意の数の構成要素（たとえば、コア１３２０及びコア複合体１３１０）に対してプライベートであるか、又は任意の数の構成要素間で共有され得る。
【0098】
少なくとも１つの実施例では、図１３に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１３に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１３に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0099】
図１４は、少なくとも１つの実施例による、例示的なアクセラレータ統合スライス１４９０を示す。本明細書で使用される「スライス」は、アクセラレータ統合回路の処理リソースの指定部分を備える。少なくとも１つの実施例では、アクセラレータ統合回路は、グラフィックス加速モジュール中に含まれる複数のグラフィックス処理エンジンの代わりに、キャッシュ管理、メモリ・アクセス、コンテキスト管理、及び割込み管理サービスを提供する。グラフィックス処理エンジンは、各々、別個のＧＰＵを備え得る。代替的に、グラフィックス処理エンジンは、ＧＰＵ内に、グラフィックス実行ユニット、メディア処理エンジン（たとえば、ビデオ・エンコーダ／デコーダ）、サンプラ、及びｂｌｉｔエンジンなど、異なるタイプのグラフィックス処理エンジンを備え得る。少なくとも１つの実施例では、グラフィックス加速モジュールは、複数のグラフィックス処理エンジンをもつＧＰＵであり得る。少なくとも１つの実施例では、グラフィックス処理エンジンは、共通のパッケージ、ライン・カード、又はチップ上に組み込まれた個々のＧＰＵであり得る。
【0100】
システム・メモリ１４１４内のアプリケーション実効アドレス空間１４８２は、プロセス要素１４８３を記憶する。一実施例では、プロセス要素１４８３は、プロセッサ１４０７上で実行されるアプリケーション１４８０からのＧＰＵ呼出し１４８１に応答して、記憶される。プロセス要素１４８３は、対応するアプリケーション１４８０のプロセス状態を含んでいる。プロセス要素１４８３に含まれているワーク記述子（「ＷＤ」：ｗｏｒｋ ｄｅｓｃｒｉｐｔｏｒ）１４８４は、アプリケーションによって要求される単一のジョブであり得るか、又はジョブのキューに対するポインタを含んでいることがある。少なくとも１つの実施例では、ＷＤ１４８４は、アプリケーション実効アドレス空間１４８２におけるジョブ要求キューに対するポインタである。
【0101】
グラフィックス加速モジュール１４４６及び／又は個々のグラフィックス処理エンジンは、システム中のプロセスのすべて又はサブセットによって共有され得る。少なくとも１つの実施例では、プロセス状態を設定し、ＷＤ１４８４をグラフィックス加速モジュール１４４６に送出して、仮想化環境中でジョブを開始するためのインフラストラクチャが、含められ得る。
【0102】
少なくとも１つの実施例では、専用プロセス・プログラミング・モデルは、実装固有である。このモデルでは、単一のプロセスが、グラフィックス加速モジュール１４４６又は個々のグラフィックス処理エンジンを所有する。グラフィックス加速モジュール１４４６が単一のプロセスによって所有されるので、ハイパーバイザは、所有パーティションについてアクセラレータ統合回路を初期化し、グラフィックス加速モジュール１４４６が割り当てられたとき、オペレーティング・システムは、所有プロセスについてアクセラレータ統合回路を初期化する。
【0103】
動作時、アクセラレータ統合スライス１４９０中のＷＤフェッチ・ユニット１４９１は、グラフィックス加速モジュール１４４６の１つ又は複数のグラフィックス処理エンジンによって行われるべきであるワークの指示を含む、次のＷＤ１４８４をフェッチする。示されているように、ＷＤ１４８４からのデータは、レジスタ１４４５に記憶され、メモリ管理ユニット（「ＭＭＵ」：ｍｅｍｏｒｙ ｍａｎａｇｅｍｅｎｔ ｕｎｉｔ）１４３９、割込み管理回路１４４７、及び／又はコンテキスト管理回路１４４８によって使用され得る。たとえば、ＭＭＵ１４３９の一実施例は、ＯＳ仮想アドレス空間１４８５内のセグメント／ページ・テーブル１４８６にアクセスするためのセグメント／ページ・ウォーク回路要素を含む。割込み管理回路１４４７は、グラフィックス加速モジュール１４４６から受信された割込みイベント（「ＩＮＴ」：ｉｎｔｅｒｒｕｐｔ）１４９２を処理し得る。グラフィックス動作を実施するとき、グラフィックス処理エンジンによって生成された実効アドレス１４９３は、ＭＭＵ１４３９によって実アドレスにトランスレートされる。
【0104】
一実施例では、レジスタ１４４５の同じセットが、各グラフィックス処理エンジン、及び／又はグラフィックス加速モジュール１４４６について複製され、ハイパーバイザ又はオペレーティング・システムによって初期化され得る。これらの複製されたレジスタの各々は、アクセラレータ統合スライス１４９０中に含められ得る。ハイパーバイザによって初期化され得る例示的なレジスタが、表１に示されている。
【表1】
【0105】
オペレーティング・システムによって初期化され得る例示的なレジスタが、表２に示されている。
【表2】
【0106】
一実施例では、各ＷＤ１４８４は、特定のグラフィックス加速モジュール１４４６及び／又は特定のグラフィックス処理エンジンに固有である。ＷＤ１４８４は、ワークを行うためにグラフィックス処理エンジンによって必要とされるすべての情報を含んでいるか、又は、ＷＤ１４８４は、完了されるべきワークのコマンド・キューをアプリケーションが設定したメモリ・ロケーションに対するポインタであり得る。
【0107】
少なくとも１つの実施例では、図１４に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１４に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１４に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0108】
図１５Ａ～図１５Ｂは、少なくとも１つの実施例による、例示的なグラフィックス・プロセッサを示す。少なくとも１つの実施例では、例示的なグラフィックス・プロセッサのうちのいずれかは、１つ又は複数のＩＰコアを使用して作製され得る。示されているものに加えて、少なくとも１つの実施例では、追加のグラフィックス・プロセッサ／コア、周辺インターフェース・コントローラ、又は汎用プロセッサ・コアを含む他の論理及び回路が含まれ得る。少なくとも１つの実施例では、例示的なグラフィックス・プロセッサは、ＳｏＣ内での使用のためのものである。
【0109】
図１５Ａは、少なくとも１つの実施例による、１つ又は複数のＩＰコアを使用して作製され得るＳｏＣ集積回路の例示的なグラフィックス・プロセッサ１５１０を示す。図１５Ｂは、少なくとも１つの実施例による、１つ又は複数のＩＰコアを使用して作製され得るＳｏＣ集積回路の追加の例示的なグラフィックス・プロセッサ１５４０を示す。少なくとも１つの実施例では、図１５Ａのグラフィックス・プロセッサ１５１０は、低電力グラフィックス・プロセッサ・コアである。少なくとも１つの実施例では、図１５Ｂのグラフィックス・プロセッサ１５４０は、より高性能のグラフィックス・プロセッサ・コアである。少なくとも１つの実施例では、グラフィックス・プロセッサ１５１０、１５４０の各々は、図１０のグラフィックス・プロセッサ１０１０の変形態であり得る。
【0110】
少なくとも１つの実施例では、グラフィックス・プロセッサ１５１０は、頂点プロセッサ１５０５と、１つ又は複数のフラグメント・プロセッサ１５１５Ａ～１５１５Ｎ（たとえば、１５１５Ａ、１５１５Ｂ、１５１５Ｃ、１５１５Ｄ～１５１５Ｎ－１、及び１５１５Ｎ）とを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ１５１０は、別個の論理を介して異なるシェーダ・プログラムを実行することができ、それにより、頂点プロセッサ１５０５は、頂点シェーダ・プログラムのための動作を実行するように最適化され、１つ又は複数のフラグメント・プロセッサ１５１５Ａ～１５１５Ｎは、フラグメント又はピクセル・シェーダ・プログラムのためのフラグメント（たとえば、ピクセル）シェーディング動作を実行する。少なくとも１つの実施例では、頂点プロセッサ１５０５は、３Ｄグラフィックス・パイプラインの頂点処理段階を実施し、プリミティブ及び頂点データを生成する。少なくとも１つの実施例では、（１つ又は複数の）フラグメント・プロセッサ１５１５Ａ～１５１５Ｎは、頂点プロセッサ１５０５によって生成されたプリミティブ及び頂点データを使用して、ディスプレイ・デバイス上に表示されるフレームバッファを作り出す。少なくとも１つの実施例では、（１つ又は複数の）フラグメント・プロセッサ１５１５Ａ～１５１５Ｎは、ＯｐｅｎＧＬ ＡＰＩにおいて提供されるようなフラグメント・シェーダ・プログラムを実行するように最適化され、ＯｐｅｎＧＬ ＡＰＩは、Ｄｉｒｅｃｔ ３Ｄ ＡＰＩにおいて提供されるようなピクセル・シェーダ・プログラムと同様の動作を実施するために使用され得る。
【0111】
少なくとも１つの実施例では、グラフィックス・プロセッサ１５１０は、追加として、１つ又は複数のＭＭＵ１５２０Ａ～１５２０Ｂと、（１つ又は複数の）キャッシュ１５２５Ａ～１５２５Ｂと、（１つ又は複数の）回路相互接続１５３０Ａ～１５３０Ｂとを含む。少なくとも１つの実施例では、１つ又は複数のＭＭＵ１５２０Ａ～１５２０Ｂは、頂点プロセッサ１５０５及び／又は（１つ又は複数の）フラグメント・プロセッサ１５１５Ａ～１５１５Ｎを含む、グラフィックス・プロセッサ１５１０のための仮想－物理アドレス・マッピングを提供し、それらは、１つ又は複数のキャッシュ１５２５Ａ～１５２５Ｂに記憶された頂点又は画像／テクスチャ・データに加えて、メモリに記憶された頂点又は画像／テクスチャ・データを参照し得る。少なくとも１つの実施例では、１つ又は複数のＭＭＵ１５２０Ａ～１５２０Ｂは、図１０の１つ又は複数のアプリケーション・プロセッサ１００５、画像プロセッサ１０１５、及び／又はビデオ・プロセッサ１０２０に関連する１つ又は複数のＭＭＵを含む、システム内の他のＭＭＵと同期され得、それにより、各プロセッサ１００５～１０２０は、共有又は統一仮想メモリ・システムに参加することができる。少なくとも１つの実施例では、１つ又は複数の回路相互接続１５３０Ａ～１５３０Ｂは、グラフィックス・プロセッサ１５１０が、ＳｏＣの内部バスを介して又は直接接続を介してのいずれかで、ＳｏＣ内の他のＩＰコアとインターフェースすることを可能にする。
【0112】
少なくとも１つの実施例では、グラフィックス・プロセッサ１５４０は、図１５Ａのグラフィックス・プロセッサ１５１０の１つ又は複数のＭＭＵ１５２０Ａ～１５２０Ｂと、キャッシュ１５２５Ａ～１５２５Ｂと、回路相互接続１５３０Ａ～１５３０Ｂとを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ１５４０は、１つ又は複数のシェーダ・コア１５５５Ａ～１５５５Ｎ（たとえば、１５５５Ａ、１５５５Ｂ、１５５５Ｃ、１５５５Ｄ、１５５５Ｅ、１５５５Ｆ～１５５５Ｎ－１、及び１５５５Ｎ）を含み、１つ又は複数のシェーダ・コア１５５５Ａ～１５５５Ｎは、単一のコア、又はタイプ、又はコアが、頂点シェーダ、フラグメント・シェーダ、及び／又はコンピュート・シェーダを実装するためのシェーダ・プログラム・コードを含むすべてのタイプのプログラマブル・シェーダ・コードを実行することができる統一シェーダ・コア・アーキテクチャを提供する。少なくとも１つの実施例では、シェーダ・コアの数は変動することができる。少なくとも１つの実施例では、グラフィックス・プロセッサ１５４０は、１つ又は複数のシェーダ・コア１５５５Ａ～１５５５Ｎに実行スレッドをディスパッチするためのスレッド・ディスパッチャとして作用するコア間タスク・マネージャ１５４５と、たとえばシーン内のローカル空間コヒーレンスを利用するため、又は内部キャッシュの使用を最適化するために、シーンについてのレンダリング動作が画像空間において下位区分される、タイル・ベースのレンダリングのためのタイリング動作を加速するためのタイリング・ユニット１５５８とを含む。
【0113】
少なくとも１つの実施例では、図１５Ａ～図１５Ｂに図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１５Ａ～図１５Ｂに図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１５Ａ～図１５Ｂに図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0114】
図１６Ａは、少なくとも１つの実施例による、グラフィックス・コア１６００を示す。少なくとも１つの実施例では、グラフィックス・コア１６００は、図１０のグラフィックス・プロセッサ１０１０内に含まれ得る。少なくとも１つの実施例では、グラフィックス・コア１６００は、図１５Ｂの場合のような統一シェーダ・コア１５５５Ａ～１５５５Ｎであり得る。少なくとも１つの実施例では、グラフィックス・コア１６００は、共有命令キャッシュ１６０２と、テクスチャ・ユニット１６１８と、キャッシュ／共有メモリ１６２０とを含み、それらは、グラフィックス・コア１６００内の実行リソースに共通である。少なくとも１つの実施例では、グラフィックス・コア１６００は、複数のスライス１６０１Ａ～１６０１Ｎ、又は各コアについてのパーティションを含むことができ、グラフィックス・プロセッサは、グラフィックス・コア１６００の複数のインスタンスを含むことができる。スライス１６０１Ａ～１６０１Ｎは、ローカル命令キャッシュ１６０４Ａ～１６０４Ｎと、スレッド・スケジューラ１６０６Ａ～１６０６Ｎと、スレッド・ディスパッチャ１６０８Ａ～１６０８Ｎと、レジスタのセット１６１０Ａ～１６１０Ｎとを含むサポート論理を含むことができる。少なくとも１つの実施例では、スライス１６０１Ａ～１６０１Ｎは、追加機能ユニット（「ＡＦＵ」：ａｄｄｉｔｉｏｎａｌ ｆｕｎｃｔｉｏｎ ｕｎｉｔ）１６１２Ａ～１６１２Ｎ、浮動小数点ユニット（「ＦＰＵ」：ｆｌｏａｔｉｎｇ－ｐｏｉｎｔ ｕｎｉｔ）１６１４Ａ～１６１４Ｎ、整数算術論理ユニット（「ＡＬＵ」：ｉｎｔｅｇｅｒ ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１６１６～１６１６Ｎ、アドレス算出ユニット（「ＡＣＵ」：ａｄｄｒｅｓｓ ｃｏｍｐｕｔａｔｉｏｎａｌ ｕｎｉｔ）１６１３Ａ～１６１３Ｎ、倍精度浮動小数点ユニット（「ＤＰＦＰＵ」：ｄｏｕｂｌｅ－ｐｒｅｃｉｓｉｏｎ ｆｌｏａｔｉｎｇ－ｐｏｉｎｔ ｕｎｉｔ）１６１５Ａ～１６１５Ｎ、及び行列処理ユニット（「ＭＰＵ」：ｍａｔｒｉｘ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１６１７Ａ～１６１７Ｎのセットを含むことができる。
【0115】
少なくとも１つの実施例では、ＦＰＵ１６１４Ａ～１６１４Ｎは、単精度（３２ビット）及び半精度（１６ビット）の浮動小数点演算を実施することができ、ＤＰＦＰＵ１６１５Ａ～１６１５Ｎは、倍精度（６４ビット）の浮動小数点演算を実施する。少なくとも１つの実施例では、ＡＬＵ１６１６Ａ～１６１６Ｎは、８ビット、１６ビット、及び３２ビットの精度で可変精度整数演算を実施することができ、混合精度演算のために構成され得る。少なくとも１つの実施例では、ＭＰＵ１６１７Ａ～１６１７Ｎも、半精度浮動小数点演算と８ビット整数演算とを含む、混合精度行列演算のために構成され得る。少なくとも１つの実施例では、ＭＰＵ１６１７～１６１７Ｎは、加速汎用行列－行列乗算（「ＧＥＭＭ」：ｇｅｎｅｒａｌ ｍａｔｒｉｘ ｔｏ ｍａｔｒｉｘ ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）のサポートを可能にすることを含む、ＣＵＤＡプログラムを加速するための様々な行列演算を実施することができる。少なくとも１つの実施例では、ＡＦＵ１６１２Ａ～１６１２Ｎは、三角関数演算（たとえば、サイン、コサインなど）を含む、浮動小数点ユニット又は整数ユニットによってサポートされていない追加の論理演算を実施することができる。
【0116】
図１６Ｂは、少なくとも１つの実施例による、汎用グラフィックス処理ユニット（「ＧＰＧＰＵ」：ｇｅｎｅｒａｌ－ｐｕｒｐｏｓｅ ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１６３０を示す。少なくとも１つの実施例では、ＧＰＧＰＵ１６３０は、高度並列であり、マルチチップ・モジュール上での導入に好適である。少なくとも１つの実施例では、ＧＰＧＰＵ１６３０は、高度並列コンピュート動作がＧＰＵのアレイによって実施されることを可能にするように構成され得る。少なくとも１つの実施例では、ＧＰＧＰＵ１６３０は、ＣＵＤＡプログラムのための実行時間を改善するためにマルチＧＰＵクラスタを作成するために、ＧＰＧＰＵ１６３０の他のインスタンスに直接リンクされ得る。少なくとも１つの実施例では、ＧＰＧＰＵ１６３０は、ホスト・プロセッサとの接続を可能にするためのホスト・インターフェース１６３２を含む。少なくとも１つの実施例では、ホスト・インターフェース１６３２は、ＰＣＩｅインターフェースである。少なくとも１つの実施例では、ホスト・インターフェース１６３２は、ベンダー固有の通信インターフェース又は通信ファブリックであり得る。少なくとも１つの実施例では、ＧＰＧＰＵ１６３０は、ホスト・プロセッサからコマンドを受信し、グローバル・スケジューラ１６３４を使用して、それらのコマンドに関連する実行スレッドを、コンピュート・クラスタ１６３６Ａ～１６３６Ｈのセットに分散させる。少なくとも１つの実施例では、コンピュート・クラスタ１６３６Ａ～１６３６Ｈは、キャッシュ・メモリ１６３８を共有する。少なくとも１つの実施例では、キャッシュ・メモリ１６３８は、コンピュート・クラスタ１６３６Ａ～１６３６Ｈ内のキャッシュ・メモリのためのより高レベルのキャッシュとして働くことができる。
【0117】
少なくとも１つの実施例では、ＧＰＧＰＵ１６３０は、メモリ・コントローラ１６４２Ａ～１６４２Ｂのセットを介してコンピュート・クラスタ１６３６Ａ～１６３６Ｈと結合されたメモリ１６４４Ａ～１６４４Ｂを含む。少なくとも１つの実施例では、メモリ１６４４Ａ～１６４４Ｂは、ＤＲＡＭ、又は、グラフィックス・ダブル・データ・レート（「ＧＤＤＲ」：ｇｒａｐｈｉｃｓ ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）メモリを含む同期グラフィックス・ランダム・アクセス・メモリ（「ＳＧＲＡＭ」：ｓｙｎｃｈｒｏｎｏｕｓ ｇｒａｐｈｉｃｓ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などのグラフィックス・ランダム・アクセス・メモリを含む、様々なタイプのメモリ・デバイスを含むことができる。
【0118】
少なくとも１つの実施例では、コンピュート・クラスタ１６３６Ａ～１６３６Ｈは、各々、図１６Ａのグラフィックス・コア１６００などのグラフィックス・コアのセットを含み、グラフィックス・コアのセットは、ＣＵＤＡプログラムに関連する算出に適したものを含む、様々な精度で算出動作を実施することができる複数のタイプの整数及び浮動小数点論理ユニットを含むことができる。たとえば、少なくとも１つの実施例では、コンピュート・クラスタ１６３６Ａ～１６３６Ｈの各々における浮動小数点ユニットの少なくともサブセットは、１６ビット又は３２ビットの浮動小数点演算を実施するように構成され得、浮動小数点ユニットの異なるサブセットは、６４ビットの浮動小数点演算を実施するように構成され得る。
【0119】
少なくとも１つの実施例では、ＧＰＧＰＵ１６３０の複数のインスタンスは、コンピュート・クラスタとして動作するように構成され得る。コンピュート・クラスタ１６３６Ａ～１６３６Ｈは、同期及びデータ交換のための任意の技術的に実現可能な通信技法を実装し得る。少なくとも１つの実施例では、ＧＰＧＰＵ１６３０の複数のインスタンスは、ホスト・インターフェース１６３２を介して通信する。少なくとも１つの実施例では、ＧＰＧＰＵ１６３０は、Ｉ／Ｏハブ１６３９を含み、Ｉ／Ｏハブ１６３９は、ＧＰＧＰＵ１６３０を、ＧＰＧＰＵ１６３０の他のインスタンスへの直接接続を可能にするＧＰＵリンク１６４０と結合する。少なくとも１つの実施例では、ＧＰＵリンク１６４０は、ＧＰＧＰＵ１６３０の複数のインスタンス間での通信及び同期を可能にする専用ＧＰＵ－ＧＰＵブリッジに結合される。少なくとも１つの実施例では、ＧＰＵリンク１６４０は、他のＧＰＧＰＵ１６３０又は並列プロセッサにデータを送信及び受信するために高速相互接続と結合する。少なくとも１つの実施例では、ＧＰＧＰＵ１６３０の複数のインスタンスは、別個のデータ処理システムに位置し、ホスト・インターフェース１６３２を介してアクセス可能であるネットワーク・デバイスを介して通信する。少なくとも１つの実施例では、ＧＰＵリンク１６４０は、ホスト・インターフェース１６３２に加えて、又はその代替として、ホスト・プロセッサへの接続を可能にするように構成され得る。少なくとも１つの実施例では、ＧＰＧＰＵ１６３０は、ＣＵＤＡプログラムを実行するように構成され得る。
【0120】
少なくとも１つの実施例では、図１６Ａ～図１６Ｂに図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１６Ａ～図１６Ｂに図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１６Ａ～図１６Ｂに図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0121】
図１７Ａは、少なくとも１つの実施例による、並列プロセッサ１７００を示す。少なくとも１つの実施例では、並列プロセッサ１７００の様々な構成要素は、プログラマブル・プロセッサ、特定用途向け集積回路（「ＡＳＩＣ」：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、又はＦＰＧＡなど、１つ又は複数の集積回路デバイスを使用して実装され得る。
【0122】
少なくとも１つの実施例では、並列プロセッサ１７００は並列処理ユニット１７０２を含む。少なくとも１つの実施例では、並列処理ユニット１７０２は、並列処理ユニット１７０２の他のインスタンスを含む、他のデバイスとの通信を可能にするＩ／Ｏユニット１７０４を含む。少なくとも１つの実施例では、Ｉ／Ｏユニット１７０４は、他のデバイスに直接接続され得る。少なくとも１つの実施例では、Ｉ／Ｏユニット１７０４は、メモリ・ハブ１７０５など、ハブ又はスイッチ・インターフェースの使用を介して他のデバイスと接続する。少なくとも１つの実施例では、メモリ・ハブ１７０５とＩ／Ｏユニット１７０４との間の接続は、通信リンクを形成する。少なくとも１つの実施例では、Ｉ／Ｏユニット１７０４は、ホスト・インターフェース１７０６及びメモリ・クロスバー１７１６と接続し、ホスト・インターフェース１７０６は、処理動作を実施することを対象とするコマンドを受信し、メモリ・クロスバー１７１６は、メモリ動作を実施することを対象とするコマンドを受信する。
【0123】
少なくとも１つの実施例では、ホスト・インターフェース１７０６が、Ｉ／Ｏユニット１７０４を介してコマンド・バッファを受信したとき、ホスト・インターフェース１７０６は、それらのコマンドを実施するためのワーク動作をフロント・エンド１７０８に向けることができる。少なくとも１つの実施例では、フロント・エンド１７０８はスケジューラ１７１０と結合し、スケジューラ１７１０は、コマンド又は他のワーク・アイテムを処理アレイ１７１２に分散させるように構成される。少なくとも１つの実施例では、スケジューラ１７１０は、処理アレイ１７１２にタスクが分散される前に、処理アレイ１７１２が適切に構成され、有効な状態にあることを確実にする。少なくとも１つの実施例では、スケジューラ１７１０は、マイクロコントローラ上で実行しているファームウェア論理を介して実装される。少なくとも１つの実施例では、マイクロコントローラ実装スケジューラ１７１０は、複雑なスケジューリング及びワーク分散動作を、粗い粒度及び細かい粒度において実施するように構成可能であり、処理アレイ１７１２上で実行しているスレッドの迅速なプリエンプション及びコンテキスト切替えを可能にする。少なくとも１つの実施例では、ホスト・ソフトウェアは、処理アレイ１７１２上でのスケジューリングのためのワークロードを、複数のグラフィックス処理ドアベルのうちの１つを介して証明することができる。少なくとも１つの実施例では、ワークロードは、次いで、スケジューラ１７１０を含むマイクロコントローラ内のスケジューラ１７１０論理によって、処理アレイ１７１２にわたって自動的に分散され得る。
【0124】
少なくとも１つの実施例では、処理アレイ１７１２は、最高「Ｎ」個のクラスタ（たとえば、クラスタ１７１４Ａ、クラスタ１７１４Ｂ～クラスタ１７１４Ｎ）を含むことができる。少なくとも１つの実施例では、処理アレイ１７１２の各クラスタ１７１４Ａ～１７１４Ｎは、多数の同時スレッドを実行することができる。少なくとも１つの実施例では、スケジューラ１７１０は、様々なスケジューリング及び／又はワーク分散アルゴリズムを使用して処理アレイ１７１２のクラスタ１７１４Ａ～１７１４Ｎにワークを割り振ることができ、それらのアルゴリズムは、プログラム又は算出の各タイプについて生じるワークロードに応じて変動し得る。少なくとも１つの実施例では、スケジューリングは、スケジューラ１７１０によって動的に対処され得るか、又は処理アレイ１７１２による実行のために構成されたプログラム論理のコンパイル中に、コンパイラ論理によって部分的に支援され得る。少なくとも１つの実施例では、処理アレイ１７１２の異なるクラスタ１７１４Ａ～１７１４Ｎは、異なるタイプのプログラムを処理するために、又は異なるタイプの算出を実施するために割り振られ得る。
【0125】
少なくとも１つの実施例では、処理アレイ１７１２は、様々なタイプの並列処理動作を実施するように構成され得る。少なくとも１つの実施例では、処理アレイ１７１２は、汎用並列コンピュート動作を実施するように構成される。たとえば、少なくとも１つの実施例では、処理アレイ１７１２は、ビデオ及び／又はオーディオ・データをフィルタリングすること、物理動作を含むモデリング動作を実施すること、及びデータ変換を実施することを含む処理タスクを実行するための論理を含むことができる。
【0126】
少なくとも１つの実施例では、処理アレイ１７１２は、並列グラフィックス処理動作を実施するように構成される。少なくとも１つの実施例では、処理アレイ１７１２は、限定はしないが、テクスチャ動作を実施するためのテクスチャ・サンプリング論理、並びにテッセレーション論理及び他の頂点処理論理を含む、そのようなグラフィックス処理動作の実行をサポートするための追加の論理を含むことができる。少なくとも１つの実施例では、処理アレイ１７１２は、限定はしないが、頂点シェーダ、テッセレーション・シェーダ、ジオメトリ・シェーダ、及びピクセル・シェーダなど、グラフィックス処理関係シェーダ・プログラムを実行するように構成され得る。少なくとも１つの実施例では、並列処理ユニット１７０２は、処理のためにＩ／Ｏユニット１７０４を介してシステム・メモリからデータを転送することができる。少なくとも１つの実施例では、処理中に、転送されたデータは、処理中にオンチップ・メモリ（たとえば、並列プロセッサ・メモリ１７２２）に記憶され、次いでシステム・メモリに書き戻され得る。
【0127】
少なくとも１つの実施例では、並列処理ユニット１７０２がグラフィックス処理を実施するために使用されるとき、スケジューラ１７１０は、処理アレイ１７１２の複数のクラスタ１７１４Ａ～１７１４Ｎへのグラフィックス処理動作の分散をより良く可能にするために、処理ワークロードをほぼ等しいサイズのタスクに分割するように構成され得る。少なくとも１つの実施例では、処理アレイ１７１２の部分は、異なるタイプの処理を実施するように構成され得る。たとえば、少なくとも１つの実施例では、表示のために、レンダリングされた画像を作り出すために、第１の部分は、頂点シェーディング及びトポロジ生成を実施するように構成され得、第２の部分は、テッセレーション及びジオメトリ・シェーディングを実施するように構成され得、第３の部分は、ピクセル・シェーディング又は他のスクリーン空間動作を実施するように構成され得る。少なくとも１つの実施例では、クラスタ１７１４Ａ～１７１４Ｎのうちの１つ又は複数によって作り出された中間データは、中間データがさらなる処理のためにクラスタ１７１４Ａ～１７１４Ｎ間で送信されることを可能にするために、バッファに記憶され得る。
【0128】
少なくとも１つの実施例では、処理アレイ１７１２は、実行されるべき処理タスクをスケジューラ１７１０を介して受信することができ、スケジューラ１７１０は、処理タスクを定義するコマンドをフロント・エンド１７０８から受信する。少なくとも１つの実施例では、処理タスクは、処理されるべきデータのインデックス、たとえば、表面（パッチ）データ、プリミティブ・データ、頂点データ、及び／又はピクセル・データ、並びに、データがどのように処理されるべきであるか（たとえば、どのプログラムが実行されるべきであるか）を定義する状態パラメータ及びコマンドを含むことができる。少なくとも１つの実施例では、スケジューラ１７１０は、タスクに対応するインデックスをフェッチするように構成され得るか、又はフロント・エンド１７０８からインデックスを受信し得る。少なくとも１つの実施例では、フロント・エンド１７０８は、入って来るコマンド・バッファ（たとえば、バッチ・バッファ、プッシュ・バッファなど）によって指定されるワークロードが始動される前に、処理アレイ１７１２が有効な状態に構成されることを確実にするように構成され得る。
【0129】
少なくとも１つの実施例では、並列処理ユニット１７０２の１つ又は複数のインスタンスの各々は、並列プロセッサ・メモリ１７２２と結合することができる。少なくとも１つの実施例では、並列プロセッサ・メモリ１７２２は、メモリ・クロスバー１７１６を介してアクセスされ得、メモリ・クロスバー１７１６は、処理アレイ１７１２並びにＩ／Ｏユニット１７０４からメモリ要求を受信することができる。少なくとも１つの実施例では、メモリ・クロスバー１７１６は、メモリ・インターフェース１７１８を介して並列プロセッサ・メモリ１７２２にアクセスすることができる。少なくとも１つの実施例では、メモリ・インターフェース１７１８は、複数のパーティション・ユニット（たとえば、パーティション・ユニット１７２０Ａ、パーティション・ユニット１７２０Ｂ～パーティション・ユニット１７２０Ｎ）を含むことができ、複数のパーティション・ユニットは、各々、並列プロセッサ・メモリ１７２２の一部分（たとえば、メモリ・ユニット）に結合することができる。少なくとも１つの実施例では、パーティション・ユニット１７２０Ａ～１７２０Ｎの数は、メモリ・ユニットの数に等しくなるように構成され、それにより、第１のパーティション・ユニット１７２０Ａは、対応する第１のメモリ・ユニット１７２４Ａを有し、第２のパーティション・ユニット１７２０Ｂは、対応するメモリ・ユニット１７２４Ｂを有し、第Ｎのパーティション・ユニット１７２０Ｎは、対応する第Ｎのメモリ・ユニット１７２４Ｎを有する。少なくとも１つの実施例では、パーティション・ユニット１７２０Ａ～１７２０Ｎの数は、メモリ・デバイスの数に等しくないことがある。
【0130】
少なくとも１つの実施例では、メモリ・ユニット１７２４Ａ～１７２４Ｎは、ＧＤＤＲメモリを含むＳＧＲＡＭなど、ＤＲＡＭ又はグラフィックス・ランダム・アクセス・メモリを含む、様々なタイプのメモリ・デバイスを含むことができる。少なくとも１つの実施例では、メモリ・ユニット１７２４Ａ～１７２４Ｎは、限定はしないが高帯域幅メモリ（「ＨＢＭ」：ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）を含む、３Ｄ積層メモリをも含み得る。少なくとも１つの実施例では、並列プロセッサ・メモリ１７２２の利用可能な帯域幅を効率的に使用するために、フレーム・バッファ又はテクスチャ・マップなどのレンダー・ターゲットが、メモリ・ユニット１７２４Ａ～１７２４Ｎにわたって記憶されて、パーティション・ユニット１７２０Ａ～１７２０Ｎが、各レンダー・ターゲットの部分を並列に書き込むことを可能にし得る。少なくとも１つの実施例では、ローカル・キャッシュ・メモリと併せてシステム・メモリを利用する統一メモリ設計に有利なように、並列プロセッサ・メモリ１７２２のローカル・インスタンスが除外され得る。
【0131】
少なくとも１つの実施例では、処理アレイ１７１２のクラスタ１７１４Ａ～１７１４Ｎのうちのいずれか１つは、並列プロセッサ・メモリ１７２２内のメモリ・ユニット１７２４Ａ～１７２４Ｎのいずれかに書き込まれることになるデータを処理することができる。少なくとも１つの実施例では、メモリ・クロスバー１７１６は、各クラスタ１７１４Ａ～１７１４Ｎの出力を、出力に対して追加の処理動作を実施することができる任意のパーティション・ユニット１７２０Ａ～１７２０Ｎに転送するか、又は別のクラスタ１７１４Ａ～１７１４Ｎに転送するように構成され得る。少なくとも１つの実施例では、各クラスタ１７１４Ａ～１７１４Ｎは、様々な外部メモリ・デバイスから読み取るか、又はそれに書き込むために、メモリ・クロスバー１７１６を通してメモリ・インターフェース１７１８と通信することができる。少なくとも１つの実施例では、メモリ・クロスバー１７１６は、Ｉ／Ｏユニット１７０４と通信するためのメモリ・インターフェース１７１８への接続、並びに、並列プロセッサ・メモリ１７２２のローカル・インスタンスへの接続を有し、これは、異なるクラスタ１７１４Ａ～１７１４Ｎ内の処理ユニットが、システム・メモリ、又は並列処理ユニット１７０２にローカルでない他のメモリと通信することを可能にする。少なくとも１つの実施例では、メモリ・クロスバー１７１６は、クラスタ１７１４Ａ～１７１４Ｎとパーティション・ユニット１７２０Ａ～１７２０Ｎとの間でトラフィック・ストリームを分離するために、仮想チャネルを使用することができる。
【0132】
少なくとも１つの実施例では、並列処理ユニット１７０２の複数のインスタンスは、単一のアドイン・カード上で提供され得るか、又は複数のアドイン・カードが相互接続され得る。少なくとも１つの実施例では、並列処理ユニット１７０２の異なるインスタンスは、異なるインスタンスが異なる数の処理コア、異なる量のローカル並列プロセッサ・メモリ、及び／又は他の構成の差を有する場合でも、相互動作するように構成され得る。たとえば、少なくとも１つの実施例では、並列処理ユニット１７０２のいくつかのインスタンスは、他のインスタンスに対してより高い精度の浮動小数点ユニットを含むことができる。少なくとも１つの実施例では、並列処理ユニット１７０２又は並列プロセッサ１７００の１つ又は複数のインスタンスを組み込んだシステムは、限定はしないが、デスクトップ、ラップトップ、又はハンドヘルド・パーソナル・コンピュータ、サーバ、ワークステーション、ゲーム・コンソール、及び／又は組み込みシステムを含む、様々な構成及びフォーム・ファクタにおいて実装され得る。
【0133】
図１７Ｂは、少なくとも１つの実施例による、処理クラスタ１７９４を示す。少なくとも１つの実施例では、処理クラスタ１７９４は、並列処理ユニット内に含まれる。少なくとも１つの実施例では、処理クラスタ１７９４は、図１７の処理クラスタ１７１４Ａ～１７１４Ｎのうちの１つである。少なくとも１つの実施例では、処理クラスタ１７９４は、多くのスレッドを並列で実行するように構成され得、「スレッド」という用語は、入力データの特定のセットに対して実行している特定のプログラムのインスタンスを指す。少なくとも１つの実施例では、複数の独立した命令ユニットを提供することなしに多数のスレッドの並列実行をサポートするために、単一命令複数データ（「ＳＩＭＤ」：ｓｉｎｇｌｅ ｉｎｓｔｒｕｃｔｉｏｎ，ｍｕｌｔｉｐｌｅ ｄａｔａ）命令発行技法が使用される。少なくとも１つの実施例では、各処理クラスタ１７９４内の処理エンジンのセットに命令を発行するように構成された共通の命令ユニットを使用して、全体的に同期された多数のスレッドの並列実行をサポートするために、単一命令複数スレッド（「ＳＩＭＴ」：ｓｉｎｇｌｅ ｉｎｓｔｒｕｃｔｉｏｎ，ｍｕｌｔｉｐｌｅ ｔｈｒｅａｄ）技法が使用される。
【0134】
少なくとも１つの実施例では、処理クラスタ１７９４の動作は、ＳＩＭＴ並列プロセッサに処理タスクを分散させるパイプライン・マネージャ１７３２を介して制御され得る。少なくとも１つの実施例では、パイプライン・マネージャ１７３２は、図１７のスケジューラ１７１０から命令を受信し、グラフィックス・マルチプロセッサ１７３４及び／又はテクスチャ・ユニット１７３６を介してそれらの命令の実行を管理する。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１７３４は、ＳＩＭＴ並列プロセッサの例示的なインスタンスである。しかしながら、少なくとも１つの実施例では、異なるアーキテクチャの様々なタイプのＳＩＭＴ並列プロセッサが、処理クラスタ１７９４内に含められ得る。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１７３４の１つ又は複数のインスタンスは、処理クラスタ１７９４内に含められ得る。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１７３４はデータを処理することができ、処理されたデータを、他のシェーダ・ユニットを含む複数の可能な宛先のうちの１つに分散させるために、データ・クロスバー１７４０が使用され得る。少なくとも１つの実施例では、パイプライン・マネージャ１７３２は、データ・クロスバー１７４０を介して分散されることになる処理されたデータのための宛先を指定することによって、処理されたデータの分散を容易にすることができる。
【0135】
少なくとも１つの実施例では、処理クラスタ１７９４内の各グラフィックス・マルチプロセッサ１７３４は、関数実行論理（たとえば、算術論理ユニット、ロード／ストア・ユニット（「ＬＳＵ」：ｌｏａｄ／ｓｔｏｒｅ ｕｎｉｔ）など）の同一のセットを含むことができる。少なくとも１つの実施例では、関数実行論理は、前の命令が完了する前に新しい命令が発行され得るパイプライン様式で構成され得る。少なくとも１つの実施例では、関数実行論理は、整数及び浮動小数点算術、比較演算、ブール演算、ビット・シフト、及び様々な代数関数の算出を含む様々な演算をサポートする。少なくとも１つの実施例では、異なる演算を実施するために同じ関数ユニット・ハードウェアが活用され得、関数ユニットの任意の組合せが存在し得る。
【0136】
少なくとも１つの実施例では、処理クラスタ１７９４に送信される命令がスレッドを構成する。少なくとも１つの実施例では、並列処理エンジンのセットにわたって実行しているスレッドのセットが、スレッド・グループである。少なくとも１つの実施例では、スレッド・グループは、異なる入力データに対してプログラムを実行する。少なくとも１つの実施例では、スレッド・グループ内の各スレッドは、グラフィックス・マルチプロセッサ１７３４内の異なる処理エンジンに割り当てられ得る。少なくとも１つの実施例では、スレッド・グループは、グラフィックス・マルチプロセッサ１７３４内の処理エンジンの数よりも少ないスレッドを含み得る。少なくとも１つの実施例では、スレッド・グループが処理エンジンの数よりも少ないスレッドを含むとき、処理エンジンのうちの１つ又は複数は、そのスレッド・グループが処理されているサイクル中にアイドルであり得る。少なくとも１つの実施例では、スレッド・グループはまた、グラフィックス・マルチプロセッサ１７３４内の処理エンジンの数よりも多いスレッドを含み得る。少なくとも１つの実施例では、スレッド・グループがグラフィックス・マルチプロセッサ１７３４内の処理エンジンの数よりも多くのスレッドを含むとき、連続するクロック・サイクルにわたって処理が実施され得る。少なくとも１つの実施例では、複数のスレッド・グループが、グラフィックス・マルチプロセッサ１７３４上で同時に実行され得る。
【0137】
少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１７３４は、ロード動作及びストア動作を実施するための内部キャッシュ・メモリを含む。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１７３４は、内部キャッシュをやめ、処理クラスタ１７９４内のキャッシュ・メモリ（たとえば、Ｌ１キャッシュ１７４８）を使用することができる。少なくとも１つの実施例では、各グラフィックス・マルチプロセッサ１７３４は、パーティション・ユニット（たとえば、図１７Ａのパーティション・ユニット１７２０Ａ～１７２０Ｎ）内のレベル２（「Ｌ２」）キャッシュへのアクセスをも有し、それらのＬ２キャッシュは、すべての処理クラスタ１７９４の間で共有され、スレッド間でデータを転送するために使用され得る。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１７３４はまた、オフチップ・グローバル・メモリにアクセスし得、オフチップ・グローバル・メモリは、ローカル並列プロセッサ・メモリ及び／又はシステム・メモリのうちの１つ又は複数を含むことができる。少なくとも１つの実施例では、並列処理ユニット１７０２の外部の任意のメモリが、グローバル・メモリとして使用され得る。少なくとも１つの実施例では、処理クラスタ１７９４は、グラフィックス・マルチプロセッサ１７３４の複数のインスタンスを含み、グラフィックス・マルチプロセッサ１７３４は、共通の命令及びデータを共有することができ、共通の命令及びデータは、Ｌ１キャッシュ１７４８に記憶され得る。
【0138】
少なくとも１つの実施例では、各処理クラスタ１７９４は、仮想アドレスを物理アドレスにマッピングするように構成されたＭＭＵ１７４５を含み得る。少なくとも１つの実施例では、ＭＭＵ１７４５の１つ又は複数のインスタンスは、図１７のメモリ・インターフェース１７１８内に存在し得る。少なくとも１つの実施例では、ＭＭＵ１７４５は、仮想アドレスを、タイル及び随意にキャッシュ・ライン・インデックスの物理アドレスにマッピングするために使用されるページ・テーブル・エントリ（「ＰＴＥ」：ｐａｇｅ ｔａｂｌｅ ｅｎｔｒｙ）のセットを含む。少なくとも１つの実施例では、ＭＭＵ１７４５は、アドレス・トランスレーション・ルックアサイド・バッファ（「ＴＬＢ」：ｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋａｓｉｄｅ ｂｕｆｆｅｒ）又はキャッシュを含み得、これらは、グラフィックス・マルチプロセッサ１７３４又はＬ１キャッシュ１７４８或いは処理クラスタ１７９４内に存在し得る。少なくとも１つの実施例では、物理アドレスが、表面データ・アクセス・ローカリティを分散させて、パーティション・ユニットの間での効率的な要求インターリーブを可能にするために処理される。少なくとも１つの実施例では、キャッシュ・ライン・インデックスが、キャッシュ・ラインについての要求がヒットであるのかミスであるのかを決定するために使用され得る。
【0139】
少なくとも１つの実施例では、処理クラスタ１７９４は、各グラフィックス・マルチプロセッサ１７３４が、テクスチャ・マッピング動作、たとえば、テクスチャ・サンプル位置を決定すること、テクスチャ・データを読み取ること、及びテクスチャ・データをフィルタリングすることを実施するためのテクスチャ・ユニット１７３６に結合されるように、構成され得る。少なくとも１つの実施例では、テクスチャ・データは、内部テクスチャＬ１キャッシュ（図示せず）から又はグラフィックス・マルチプロセッサ１７３４内のＬ１キャッシュから読み取られ、必要に応じて、Ｌ２キャッシュ、ローカル並列プロセッサ・メモリ、又はシステム・メモリからフェッチされる。少なくとも１つの実施例では、各グラフィックス・マルチプロセッサ１７３４は、処理されたタスクをデータ・クロスバー１７４０に出力して、処理されたタスクを、さらなる処理のために別の処理クラスタ１７９４に提供するか、或いは、処理されたタスクを、メモリ・クロスバー１７１６を介してＬ２キャッシュ、ローカル並列プロセッサ・メモリ、又はシステム・メモリに記憶する。少なくとも１つの実施例では、プレ・ラスタ演算ユニット（「プレＲＯＰ」：ｐｒｅ－ｒａｓｔｅｒ ｏｐｅｒａｔｉｏｎ）１７４２は、グラフィックス・マルチプロセッサ１７３４からデータを受信し、データをＲＯＰユニットにダイレクトするように構成され、ＲＯＰユニットは、本明細書で説明されるようなパーティション・ユニット（たとえば、図１７のパーティション・ユニット１７２０Ａ～１７２０Ｎ）とともに位置し得る。少なくとも１つの実施例では、プレＲＯＰ１７４２は、色ブレンディングのための最適化を実施し、ピクセル色データを組織化し、アドレス・トランスレーションを実施することができる。
【0140】
図１７Ｃは、少なくとも１つの実施例による、グラフィックス・マルチプロセッサ１７９６を示す。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１７９６は、図１７Ｂのグラフィックス・マルチプロセッサ１７３４である。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１７９６は、処理クラスタ１７９４のパイプライン・マネージャ１７３２と結合する。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１７９６は、限定はしないが、命令キャッシュ１７５２と、命令ユニット１７５４と、アドレス・マッピング・ユニット１７５６と、レジスタ・ファイル１７５８と、１つ又は複数のＧＰＧＰＵコア１７６２と、１つ又は複数のＬＳＵ１７６６とを含む実行パイプラインを有する。ＧＰＧＰＵコア１７６２及びＬＳＵ１７６６は、メモリ及びキャッシュ相互接続１７６８を介してキャッシュ・メモリ１７７２及び共有メモリ１７７０と結合される。
【0141】
少なくとも１つの実施例では、命令キャッシュ１７５２は、実行すべき命令のストリームをパイプライン・マネージャ１７３２から受信する。少なくとも１つの実施例では、命令は、命令キャッシュ１７５２においてキャッシュされ、命令ユニット１７５４による実行のためにディスパッチされる。少なくとも１つの実施例では、命令ユニット１７５４は、命令をスレッド・グループ（たとえば、ワープ）としてディスパッチすることができ、スレッド・グループの各スレッドは、ＧＰＧＰＵコア１７６２内の異なる実行ユニットに割り当てられる。少なくとも１つの実施例では、命令は、統一アドレス空間内のアドレスを指定することによって、ローカル、共有、又はグローバルのアドレス空間のいずれかにアクセスすることができる。少なくとも１つの実施例では、アドレス・マッピング・ユニット１７５６は、統一アドレス空間中のアドレスを、ＬＳＵ１７６６によってアクセスされ得る個別メモリ・アドレスにトランスレートするために使用され得る。
【0142】
少なくとも１つの実施例では、レジスタ・ファイル１７５８は、グラフィックス・マルチプロセッサ１７９６の機能ユニットにレジスタのセットを提供する。少なくとも１つの実施例では、レジスタ・ファイル１７５８は、グラフィックス・マルチプロセッサ１７９６の機能ユニット（たとえば、ＧＰＧＰＵコア１７６２、ＬＳＵ１７６６）のデータ経路に接続された、オペランドのための一時的ストレージを提供する。少なくとも１つの実施例では、レジスタ・ファイル１７５８は、各機能ユニットがレジスタ・ファイル１７５８の専用部分を割り振られるように、機能ユニットの各々の間で分割される。少なくとも１つの実施例では、レジスタ・ファイル１７５８は、グラフィックス・マルチプロセッサ１７９６によって実行されている異なるスレッド・グループ間で分割される。
【0143】
少なくとも１つの実施例では、ＧＰＧＰＵコア１７６２は、各々、グラフィックス・マルチプロセッサ１７９６の命令を実行するために使用されるＦＰＵ及び／又は整数ＡＬＵを含むことができる。ＧＰＧＰＵコア１７６２は、同様のアーキテクチャであることも異なるアーキテクチャであることもある。少なくとも１つの実施例では、ＧＰＧＰＵコア１７６２の第１の部分は、単精度ＦＰＵ及び整数ＡＬＵを含み、ＧＰＧＰＵコア１７６２の第２の部分は、倍精度ＦＰＵを含む。少なくとも１つの実施例では、ＦＰＵは、浮動小数点算術のためのＩＥＥＥ７５４－２００８規格を実装することができるか、又は、可変精度の浮動小数点算術を有効にすることができる。少なくとも１つの実施例では、グラフィックス・マルチプロセッサ１７９６は、追加として、矩形コピー動作又はピクセル・ブレンディング動作などの特定の機能を実施するための１つ又は複数の固定機能ユニット又は特別機能ユニットを含むことができる。少なくとも１つの実施例では、ＧＰＧＰＵコア１７６２のうちの１つ又は複数は、固定又は特別機能論理をも含むことができる。
【0144】
少なくとも１つの実施例では、ＧＰＧＰＵコア１７６２は、データの複数のセットに対して単一の命令を実施することが可能なＳＩＭＤ論理を含む。少なくとも１つの実施例では、ＧＰＧＰＵコア１７６２は、ＳＩＭＤ４、ＳＩＭＤ８、及びＳＩＭＤ１６命令を物理的に実行し、ＳＩＭＤ１、ＳＩＭＤ２、及びＳＩＭＤ３２命令を論理的に実行することができる。少なくとも１つの実施例では、ＧＰＧＰＵコア１７６２のためのＳＩＭＤ命令は、シェーダ・コンパイラによるコンパイル時に生成されるか、或いは、単一プログラム複数データ（「ＳＰＭＤ」：ｓｉｎｇｌｅ ｐｒｏｇｒａｍ ｍｕｌｔｉｐｌｅ ｄａｔａ）又はＳＩＭＴアーキテクチャのために書かれ、コンパイルされたプログラムを実行しているときに自動的に生成され得る。少なくとも１つの実施例では、ＳＩＭＴ実行モデルのために構成されたプログラムの複数のスレッドは、単一のＳＩＭＤ命令を介して実行され得る。たとえば、少なくとも１つの実施例では、同じ又は同様の動作を実施する８つのＳＩＭＴスレッドが、単一のＳＩＭＤ８論理ユニットを介して並列に実行され得る。
【0145】
少なくとも１つの実施例では、メモリ及びキャッシュ相互接続１７６８は、グラフィックス・マルチプロセッサ１７９６の各機能ユニットをレジスタ・ファイル１７５８及び共有メモリ１７７０に接続する相互接続ネットワークである。少なくとも１つの実施例では、メモリ及びキャッシュ相互接続１７６８は、ＬＳＵ１７６６が、共有メモリ１７７０とレジスタ・ファイル１７５８との間でロード動作及びストア動作を実装することを可能にするクロスバー相互接続である。少なくとも１つの実施例では、レジスタ・ファイル１７５８は、ＧＰＧＰＵコア１７６２と同じ周波数において動作することができ、したがって、ＧＰＧＰＵコア１７６２とレジスタ・ファイル１７５８との間のデータ転送は、非常に低いレイテンシである。少なくとも１つの実施例では、共有メモリ１７７０は、グラフィックス・マルチプロセッサ１７９６内の機能ユニット上で実行するスレッド間の通信を可能にするために使用され得る。少なくとも１つの実施例では、キャッシュ・メモリ１７７２は、たとえば、機能ユニットとテクスチャ・ユニット１７３６との間で通信されるテクスチャ・データをキャッシュするために、データ・キャッシュとして使用され得る。少なくとも１つの実施例では、共有メモリ１７７０は、キャッシュされる管理されるプログラムとしても使用され得る。少なくとも１つの実施例では、ＧＰＧＰＵコア１７６２上で実行しているスレッドは、キャッシュ・メモリ１７７２内に記憶される自動的にキャッシュされるデータに加えて、データを共有メモリ内にプログラム的に記憶することができる。
【0146】
少なくとも１つの実施例では、本明細書で説明されるような並列プロセッサ又はＧＰＧＰＵは、グラフィックス動作、機械学習動作、パターン分析動作、及び様々な汎用ＧＰＵ（ＧＰＧＰＵ）機能を加速するために、ホスト／プロセッサ・コアに通信可能に結合される。少なくとも１つの実施例では、ＧＰＵは、バス又は他の相互接続（たとえば、ＰＣＩｅ又はＮＶＬｉｎｋなどの高速相互接続）を介してホスト・プロセッサ／コアに通信可能に結合され得る。少なくとも１つの実施例では、ＧＰＵは、コアとして同じパッケージ又はチップに集積され、パッケージ又はチップの内部にあるプロセッサ・バス／相互接続を介してコアに通信可能に結合され得る。少なくとも１つの実施例では、ＧＰＵが接続される様式にかかわらず、プロセッサ・コアは、ＷＤ中に含まれているコマンド／命令のシーケンスの形態で、ワークをＧＰＵに割り振り得る。少なくとも１つの実施例では、ＧＰＵは、次いで、これらのコマンド／命令を効率的に処理するための専用回路要素／論理を使用する。
【0147】
少なくとも１つの実施例では、図１７Ａ～図１７Ｃに図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１７Ａ～図１７Ｃに図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１７Ａ～図１７Ｃに図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0148】
図１８は、少なくとも１つの実施例による、グラフィックス・プロセッサ１８００を示す。少なくとも１つの実施例では、グラフィックス・プロセッサ１８００は、リング相互接続１８０２と、パイプライン・フロント・エンド１８０４と、メディア・エンジン１８３７と、グラフィックス・コア１８８０Ａ～１８８０Ｎとを含む。少なくとも１つの実施例では、リング相互接続１８０２は、グラフィックス・プロセッサ１８００を、他のグラフィックス・プロセッサ又は１つ又は複数の汎用プロセッサ・コアを含む他の処理ユニットに結合する。少なくとも１つの実施例では、グラフィックス・プロセッサ１８００は、マルチコア処理システム内に組み込まれた多くのプロセッサのうちの１つである。
【0149】
少なくとも１つの実施例では、グラフィックス・プロセッサ１８００は、リング相互接続１８０２を介してコマンドのバッチを受信する。少なくとも１つの実施例では、入って来るコマンドは、パイプライン・フロント・エンド１８０４中のコマンド・ストリーマ１８０３によって解釈される。少なくとも１つの実施例では、グラフィックス・プロセッサ１８００は、（１つ又は複数の）グラフィックス・コア１８８０Ａ～１８８０Ｎを介して３Ｄジオメトリ処理及びメディア処理を実施するためのスケーラブル実行論理を含む。少なくとも１つの実施例では、３Ｄジオメトリ処理コマンドについて、コマンド・ストリーマ１８０３は、コマンドをジオメトリ・パイプライン１８３６に供給する。少なくとも１つの実施例では、少なくともいくつかのメディア処理コマンドについて、コマンド・ストリーマ１８０３は、コマンドをビデオ・フロント・エンド１８３４に供給し、ビデオ・フロント・エンド１８３４はメディア・エンジン１８３７と結合する。少なくとも１つの実施例では、メディア・エンジン１８３７は、ビデオ及び画像後処理のためのビデオ品質エンジン（「ＶＱＥ」：Ｖｉｄｅｏ Ｑｕａｌｉｔｙ Ｅｎｇｉｎｅ）１８３０と、ハードウェア加速メディア・データ・エンコード及びデコードを提供するためのマルチ・フォーマット・エンコード／デコード（「ＭＦＸ」：ｍｕｌｔｉ－ｆｏｒｍａｔ ｅｎｃｏｄｅ／ｄｅｃｏｄｅ）エンジン１８３３とを含む。少なくとも１つの実施例では、ジオメトリ・パイプライン１８３６及びメディア・エンジン１８３７は、各々、少なくとも１つのグラフィックス・コア１８８０Ａによって提供されるスレッド実行リソースのための実行スレッドを生成する。
【0150】
少なくとも１つの実施例では、グラフィックス・プロセッサ１８００は、各々が（コア・サブ・スライスと呼ばれることがある）複数のサブ・コア１８５０Ａ～５５０Ｎ、１８６０Ａ～１８６０Ｎを有する、（コア・スライスと呼ばれることがある）モジュール式グラフィックス・コア１８８０Ａ～１８８０Ｎを特徴とするスケーラブル・スレッド実行リソースを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ１８００は、任意の数のグラフィックス・コア１８８０Ａ～１８８０Ｎを有することができる。少なくとも１つの実施例では、グラフィックス・プロセッサ１８００は、少なくとも第１のサブ・コア１８５０Ａ及び第２のサブ・コア１８６０Ａを有するグラフィックス・コア１８８０Ａを含む。少なくとも１つの実施例では、グラフィックス・プロセッサ１８００は、単一のサブ・コア（たとえば、サブ・コア１８５０Ａ）をもつ低電力プロセッサである。少なくとも１つの実施例では、グラフィックス・プロセッサ１８００は、各々が第１のサブ・コア１８５０Ａ～１８５０Ｎのセットと第２のサブ・コア１８６０Ａ～１８６０Ｎのセットとを含む、複数のグラフィックス・コア１８８０Ａ～１８８０Ｎを含む。少なくとも１つの実施例では、第１のサブ・コア１８５０Ａ～１８５０Ｎ中の各サブ・コアは、少なくとも、実行ユニット（「ＥＵ」：ｅｘｅｃｕｔｉｏｎ ｕｎｉｔ）１８５２Ａ～１８５２Ｎ及びメディア／テクスチャ・サンプラ１８５４Ａ～１８５４Ｎの第１のセットを含む。少なくとも１つの実施例では、第２のサブ・コア１８６０Ａ～１８６０Ｎ中の各サブ・コアは、少なくとも、実行ユニット１８６２Ａ～１８６２Ｎ及びサンプラ１８６４Ａ～１８６４Ｎの第２のセットを含む。少なくとも１つの実施例では、各サブ・コア１８５０Ａ～１８５０Ｎ、１８６０Ａ～１８６０Ｎは、共有リソース１８７０Ａ～１８７０Ｎのセットを共有する。少なくとも１つの実施例では、共有リソース１８７０は、共有キャッシュ・メモリ及びピクセル動作論理を含む。
【0151】
少なくとも１つの実施例では、図１８に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１８に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１８に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0152】
図１９は、少なくとも１つの実施例による、プロセッサ１９００を示す。少なくとも１つの実施例では、プロセッサ１９００は、限定はしないが、命令を実施するための論理回路を含み得る。少なくとも１つの実施例では、プロセッサ１９００は、ｘ８６命令、ＡＭＲ命令、ＡＳＩＣのための特別命令などを含む命令を実施し得る。少なくとも１つの実施例では、プロセッサ１９１０は、カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎからの、ＭＭＸ（商標）技術で可能にされたマイクロプロセッサ中の６４ビット幅ＭＭＸレジスタなど、パック・データを記憶するためのレジスタを含み得る。少なくとも１つの実施例では、整数形式と浮動小数点形式の両方で利用可能なＭＭＸレジスタは、ＳＩＭＤ及びストリーミングＳＩＭＤ拡張（「ＳＳＥ」：ｓｔｒｅａｍｉｎｇ ＳＩＭＤ ｅｘｔｅｎｓｉｏｎ）命令を伴うパック・データ要素で動作し得る。少なくとも１つの実施例では、ＳＳＥ２、ＳＳＥ３、ＳＳＥ４、ＡＶＸ、又はそれ以上（総称して「ＳＳＥｘ」と呼ばれる）技術に関係する１２８ビット幅ＸＭＭレジスタは、そのようなパック・データ・オペランドを保持し得る。少なくとも１つの実施例では、プロセッサ１９１０は、ＣＵＤＡプログラムを加速するための命令を実施し得る。
【0153】
少なくとも１つの実施例では、プロセッサ１９００は、実行されるべき命令をフェッチし、プロセッサ・パイプラインにおいて後で使用されるべき命令を準備するためのイン・オーダー・フロント・エンド（「フロント・エンド」）１９０１を含む。少なくとも１つの実施例では、フロント・エンド１９０１は、いくつかのユニットを含み得る。少なくとも１つの実施例では、命令プリフェッチャ１９２６が、メモリから命令をフェッチし、命令を命令デコーダ１９２８にフィードし、命令デコーダ１９２８が命令を復号又は解釈する。たとえば、少なくとも１つの実施例では、命令デコーダ１９２８は、受信された命令を、実行のために「マイクロ命令」又は「マイクロ・オペレーション」と呼ばれる（「マイクロ・オプ」又は「ｕｏｐ」とも呼ばれる）１つ又は複数のオペレーションに復号する。少なくとも１つの実施例では、命令デコーダ１９２８は、命令を、動作を実施するためにマイクロアーキテクチャによって使用され得るオプコード及び対応するデータ並びに制御フィールドに構文解析する。少なくとも１つの実施例では、トレース・キャッシュ１９３０は、復号されたｕｏｐを、実行のためにｕｏｐキュー１９３４においてプログラム順のシーケンス又はトレースにアセンブルし得る。少なくとも１つの実施例では、トレース・キャッシュ１９３０が複雑な命令に遭遇したとき、マイクロコードＲＯＭ１９３２が、動作を完了するために必要なｕｏｐを提供する。
【0154】
少なくとも１つの実施例では、単一のマイクロ・オプにコンバートされ得る命令もあれば、全動作を完了するためにいくつかのマイクロ・オプを必要とする命令もある。少なくとも１つの実施例では、命令を完了するために５つ以上のマイクロ・オプが必要とされる場合、命令デコーダ１９２８は、マイクロコードＲＯＭ１９３２にアクセスして命令を実施し得る。少なくとも１つの実施例では、命令は、命令デコーダ１９２８における処理のために少数のマイクロ・オプに復号され得る。少なくとも１つの実施例では、命令は、動作を達成するためにいくつかのマイクロ・オプが必要とされる場合、マイクロコードＲＯＭ１９３２内に記憶され得る。少なくとも１つの実施例では、トレース・キャッシュ１９３０は、マイクロコードＲＯＭ１９３２からの１つ又は複数の命令を完了するために、エントリ・ポイント・プログラマブル論理アレイ（「ＰＬＡ」：ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ａｒｒａｙ）を参照して、マイクロコード・シーケンスを読み取るための正しいマイクロ命令ポインタを決定する。少なくとも１つの実施例では、マイクロコードＲＯＭ１９３２が命令のためにマイクロ・オプのシーケンシングを終えた後、機械のフロント・エンド１９０１は、トレース・キャッシュ１９３０からマイクロ・オプをフェッチすることを再開し得る。
【0155】
少なくとも１つの実施例では、アウト・オブ・オーダー実行エンジン（「アウト・オブ・オーダー・エンジン」）１９０３は、実行のために命令を準備し得る。少なくとも１つの実施例では、アウト・オブ・オーダー実行論理は、命令がパイプラインを下り、実行のためにスケジューリングされるときの性能を最適化するために、命令のフローを滑らかにし、それを並べ替えるためのいくつかのバッファを有する。アウト・オブ・オーダー実行エンジン１９０３は、限定はしないが、アロケータ／レジスタ・リネーマ１９４０と、メモリｕｏｐキュー１９４２と、整数／浮動小数点ｕｏｐキュー１９４４と、メモリ・スケジューラ１９４６と、高速スケジューラ１９０２と、低速／汎用浮動小数点スケジューラ（「低速／汎用ＦＰ（ｆｌｏａｔｉｎｇ ｐｏｉｎｔ）スケジューラ」）１９０４と、単純浮動小数点スケジューラ（「単純ＦＰスケジューラ」）１９０６とを含む。少なくとも１つの実施例では、高速スケジューラ１９０２、低速／汎用浮動小数点スケジューラ１９０４、及び単純浮動小数点スケジューラ１９０６は、総称して本明細書では「ｕｏｐスケジューラ１９０２、１９０４、１９０６」とも呼ばれる。アロケータ／レジスタ・リネーマ１９４０は、実行するために各ｕｏｐが必要とする機械バッファ及びリソースを割り振る。少なくとも１つの実施例では、アロケータ／レジスタ・リネーマ１９４０は、レジスタ・ファイルへのエントリ時に論理レジスタをリネームする。少なくとも１つの実施例では、アロケータ／レジスタ・リネーマ１９４０はまた、メモリ・スケジューラ１９４６及びｕｏｐスケジューラ１９０２、１９０４、１９０６の前の、２つのｕｏｐキュー、すなわちメモリ動作のためのメモリｕｏｐキュー１９４２及び非メモリ動作のための整数／浮動小数点ｕｏｐキュー１９４４のうちの１つにおいて、各ｕｏｐのためのエントリを割り振る。少なくとも１つの実施例では、ｕｏｐスケジューラ１９０２、１９０４、１９０６は、ｕｏｐがいつ実行する準備ができるかを、それらの従属入力レジスタ・オペランド・ソースが準備されていることと、それらの動作を完了するためにｕｏｐが必要とする実行リソースの利用可能性とに基づいて、決定する。少なくとも１つの実施例では、少なくとも１つの実施例の高速スケジューラ１９０２は、メイン・クロック・サイクルの半分ごとにスケジューリングし得、低速／汎用浮動小数点スケジューラ１９０４及び単純浮動小数点スケジューラ１９０６は、メイン・プロセッサ・クロック・サイクル当たりに１回スケジューリングし得る。少なくとも１つの実施例では、ｕｏｐスケジューラ１９０２、１９０４、１９０６は、実行のためにｕｏｐをスケジューリングするためにディスパッチ・ポートを調停する。
【0156】
少なくとも１つの実施例では、実行ブロック１９１１は、限定はしないが、整数レジスタ・ファイル／バイパス・ネットワーク１９０８と、浮動小数点レジスタ・ファイル／バイパス・ネットワーク（「ＦＰレジスタ・ファイル／バイパス・ネットワーク」）１９１０と、アドレス生成ユニット（「ＡＧＵ」：ａｄｄｒｅｓｓ ｇｅｎｅｒａｔｉｏｎ ｕｎｉｔ）１９１２及び１９１４と、高速ＡＬＵ１９１６及び１９１８と、低速ＡＬＵ１９２０と、浮動小数点ＡＬＵ（「ＦＰ」）１９２２と、浮動小数点移動ユニット（「ＦＰ移動」）１９２４とを含む。少なくとも１つの実施例では、整数レジスタ・ファイル／バイパス・ネットワーク１９０８及び浮動小数点レジスタ・ファイル／バイパス・ネットワーク１９１０は、本明細書では「レジスタ・ファイル１９０８、１９１０」とも呼ばれる。少なくとも１つの実施例では、ＡＧＵ１９１２及び１９１４、高速ＡＬＵ１９１６及び１９１８、低速ＡＬＵ１９２０、浮動小数点ＡＬＵ１９２２、及び浮動小数点移動ユニット１９２４は、本明細書では「実行ユニット１９１２、１９１４、１９１６、１９１８、１９２０、１９２２、及び１９２４」とも呼ばれる。少なくとも１つの実施例では、実行ブロックは、限定はしないが、（ゼロを含む）任意の数及びタイプのレジスタ・ファイル、バイパス・ネットワーク、アドレス生成ユニット、及び実行ユニットを、任意の組合せで含み得る。
【0157】
少なくとも１つの実施例では、レジスタ・ファイル１９０８、１９１０は、ｕｏｐスケジューラ１９０２、１９０４、１９０６と、実行ユニット１９１２、１９１４、１９１６、１９１８、１９２０、１９２２、及び１９２４との間に配置され得る。少なくとも１つの実施例では、整数レジスタ・ファイル／バイパス・ネットワーク１９０８は、整数演算を実施する。少なくとも１つの実施例では、浮動小数点レジスタ・ファイル／バイパス・ネットワーク１９１０は、浮動小数点演算を実施する。少なくとも１つの実施例では、レジスタ・ファイル１９０８、１９１０の各々は、限定はしないが、バイパス・ネットワークを含み得、バイパス・ネットワークは、レジスタ・ファイルにまだ書き込まれていない完了したばかりの結果を、新しい従属ｕｏｐにバイパス又はフォワーディングし得る。少なくとも１つの実施例では、レジスタ・ファイル１９０８、１９１０は、互いにデータを通信し得る。少なくとも１つの実施例では、整数レジスタ・ファイル／バイパス・ネットワーク１９０８は、限定はしないが、２つの別個のレジスタ・ファイル、すなわち低次３２ビットのデータのための１つのレジスタ・ファイル及び高次３２ビットのデータのための第２のレジスタ・ファイルを含み得る。少なくとも１つの実施例では、浮動小数点命令は、通常、６４～１２８ビット幅のオペランドを有するので、浮動小数点レジスタ・ファイル／バイパス・ネットワーク１９１０は、限定はしないが、１２８ビット幅のエントリを含み得る。
【0158】
少なくとも１つの実施例では、実行ユニット１９１２、１９１４、１９１６、１９１８、１９２０、１９２２、１９２４は、命令を実行し得る。少なくとも１つの実施例では、レジスタ・ファイル１９０８、１９１０は、マイクロ命令が実行する必要がある整数及び浮動小数点データ・オペランド値を記憶する。少なくとも１つの実施例では、プロセッサ１９００は、限定はしないが、任意の数及び組合せの実行ユニット１９１２、１９１４、１９１６、１９１８、１９２０、１９２２、１９２４を含み得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ１９２２及び浮動小数点移動ユニット１９２４は、浮動小数点、ＭＭＸ、ＳＩＭＤ、ＡＶＸ及びＳＳＥ、又は他の演算を実行し得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ１９２２は、限定はしないが、除算、平方根、及び剰余マイクロ・オプを実行するための６４ビットずつの浮動小数点デバイダを含み得る。少なくとも１つの実施例では、浮動小数点値を伴う命令は、浮動小数点ハードウェアで対処され得る。少なくとも１つの実施例では、ＡＬＵ演算は、高速ＡＬＵ１９１６、１９１８に渡され得る。少なくとも１つの実施例では、高速ＡＬＵ１９１６、１９１８は、クロック・サイクルの半分の実効レイテンシを伴う高速演算を実行し得る。少なくとも１つの実施例では、低速ＡＬＵ１９２０は、限定はしないが、乗数、シフト、フラグ論理、及びブランチ処理などの長レイテンシ・タイプの演算のための整数実行ハードウェアを含み得るので、ほとんどの複雑な整数演算は低速ＡＬＵ１９２０に進む。少なくとも１つの実施例では、メモリ・ロード／ストア動作は、ＡＧＵ１９１２、１９１４によって実行され得る。少なくとも１つの実施例では、高速ＡＬＵ１９１６、高速ＡＬＵ１９１８、及び低速ＡＬＵ１９２０は、６４ビット・データ・オペランドで整数演算を実施し得る。少なくとも１つの実施例では、高速ＡＬＵ１９１６、高速ＡＬＵ１９１８、及び低速ＡＬＵ１９２０は、１６、３２、１２８、２５６などを含む様々なデータ・ビット・サイズをサポートするために実装され得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ１９２２及び浮動小数点移動ユニット１９２４は、様々なビット幅を有する様々なオペランドをサポートするために実装され得る。少なくとも１つの実施例では、浮動小数点ＡＬＵ１９２２及び浮動小数点移動ユニット１９２４は、ＳＩＭＤ及びマルチメディア命令と併せた１２８ビット幅のパック・データ・オペランドで動作し得る。
【0159】
少なくとも１つの実施例では、ｕｏｐスケジューラ１９０２、１９０４、１９０６は、親ロードが実行し終える前に従属演算をディスパッチする。少なくとも１つの実施例では、ｕｏｐは、プロセッサ１９００において投機的にスケジューリング及び実行され得るので、プロセッサ１９００は、メモリ・ミスに対処するための論理をも含み得る。少なくとも１つの実施例では、データ・キャッシュにおいてデータ・ロードがミスした場合、一時的に不正確なデータをもつスケジューラを通り過ぎたパイプラインにおいて、進行中の従属演算があり得る。少なくとも１つの実施例では、リプレイ機構が、不正確なデータを使用する命令を追跡及び再実行する。少なくとも１つの実施例では、従属演算は、リプレイされる必要があり得、独立した演算は、完了することを可能にされ得る。少なくとも１つの実施例では、プロセッサの少なくとも１つの実施例のスケジューラ及びリプレイ機構はまた、テキスト・ストリング比較演算のための命令シーケンスを捕捉するように設計され得る。
【0160】
少なくとも１つの実施例では、「レジスタ」という用語は、オペランドを識別するための命令の一部として使用され得るオンボード・プロセッサ・ストレージ・ロケーションを指し得る。少なくとも１つの実施例では、レジスタは、（プログラマの視点から見て）プロセッサの外部から使用可能であり得るものであり得る。少なくとも１つの実施例では、レジスタは、特定のタイプの回路に限定されないことがある。むしろ、少なくとも１つの実施例では、レジスタは、データを記憶し、データを提供し、本明細書で説明される機能を実施し得る。少なくとも１つの実施例では、本明細書で説明されるレジスタは、専用物理レジスタ、レジスタ・リネーミングを使用して動的に割り振られる物理レジスタ、専用物理レジスタと動的に割り振られる物理レジスタとの組合せなど、任意の数の異なる技法を使用して、プロセッサ内の回路要素によって実装され得る。少なくとも１つの実施例では、整数レジスタは、３２ビット整数データを記憶する。少なくとも１つの実施例のレジスタ・ファイルは、パック・データのための８つのマルチメディアＳＩＭＤレジスタをも含んでいる。
【0161】
少なくとも１つの実施例では、図１９に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１９に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図１９に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0162】
図２０は、少なくとも１つの実施例による、プロセッサ２０００を示す。少なくとも１つの実施例では、プロセッサ２０００は、限定はしないが、１つ又は複数のプロセッサ・コア（「コア」）２００２Ａ～２００２Ｎと、統合されたメモリ・コントローラ２０１４と、統合されたグラフィックス・プロセッサ２００８とを含む。少なくとも１つの実施例では、プロセッサ２０００は、破線ボックスによって表される追加プロセッサ・コア２００２Ｎまでの追加コアを含むことができる。少なくとも１つの実施例では、プロセッサ・コア２００２Ａ～２００２Ｎの各々は、１つ又は複数の内部キャッシュ・ユニット２００４Ａ～２００４Ｎを含む。少なくとも１つの実施例では、各プロセッサ・コアはまた、１つ又は複数の共有キャッシュ・ユニット２００６へのアクセスを有する。
【0163】
少なくとも１つの実施例では、内部キャッシュ・ユニット２００４Ａ～２００４Ｎと共有キャッシュ・ユニット２００６とは、プロセッサ２０００内のキャッシュ・メモリ階層を表す。少なくとも１つの実施例では、キャッシュ・メモリ・ユニット２００４Ａ～２００４Ｎは、各プロセッサ・コア内の命令及びデータ・キャッシュの少なくとも１つのレベル、及びＬ２、Ｌ３、レベル４（「Ｌ４」）などの共有中間レベル・キャッシュの１つ又は複数のレベル、又はキャッシュの他のレベルを含み得、ここで、外部メモリの前の最高レベルのキャッシュは、ＬＬＣとして分類される。少なくとも１つの実施例では、キャッシュ・コヒーレンシ論理は、様々なキャッシュ・ユニット２００６及び２００４Ａ～２００４Ｎ間でコヒーレンシを維持する。
【0164】
少なくとも１つの実施例では、プロセッサ２０００は、１つ又は複数のバス・コントローラ・ユニット２０１６とシステム・エージェント・コア２０１０とのセットをも含み得る。少なくとも１つの実施例では、１つ又は複数のバス・コントローラ・ユニット２０１６は、１つ又は複数のＰＣＩ又はＰＣＩエクスプレス・バスなどの周辺バスのセットを管理する。少なくとも１つの実施例では、システム・エージェント・コア２０１０は、様々なプロセッサ構成要素のための管理機能性を提供する。少なくとも１つの実施例では、システム・エージェント・コア２０１０は、様々な外部メモリ・デバイス（図示せず）へのアクセスを管理するための１つ又は複数の統合されたメモリ・コントローラ２０１４を含む。
【0165】
少なくとも１つの実施例では、プロセッサ・コア２００２Ａ～２００２Ｎのうちの１つ又は複数は、同時マルチスレッディングのサポートを含む。少なくとも１つの実施例では、システム・エージェント・コア２０１０は、マルチスレッド処理中にプロセッサ・コア２００２Ａ～２００２Ｎを協調させ、動作させるための構成要素を含む。少なくとも１つの実施例では、システム・エージェント・コア２０１０は、追加として、電力制御ユニット（「ＰＣＵ」：ｐｏｗｅｒ ｃｏｎｔｒｏｌ ｕｎｉｔ）を含み得、ＰＣＵは、プロセッサ・コア２００２Ａ～２００２Ｎ及びグラフィックス・プロセッサ２００８の１つ又は複数の電力状態を調節するための論理及び構成要素を含む。
【0166】
少なくとも１つの実施例では、プロセッサ２０００は、追加として、グラフィックス処理動作を実行するためのグラフィックス・プロセッサ２００８を含む。少なくとも１つの実施例では、グラフィックス・プロセッサ２００８は、共有キャッシュ・ユニット２００６、及び１つ又は複数の統合されたメモリ・コントローラ２０１４を含むシステム・エージェント・コア２０１０と結合する。少なくとも１つの実施例では、システム・エージェント・コア２０１０は、１つ又は複数の結合されたディスプレイへのグラフィックス・プロセッサ出力を駆動するためのディスプレイ・コントローラ２０１１をも含む。少なくとも１つの実施例では、ディスプレイ・コントローラ２０１１はまた、少なくとも１つの相互接続を介してグラフィックス・プロセッサ２００８と結合された別個のモジュールであり得るか、又はグラフィックス・プロセッサ２００８内に組み込まれ得る。
【0167】
少なくとも１つの実施例では、プロセッサ２０００の内部構成要素を結合するために、リング・ベースの相互接続ユニット２０１２が使用される。少なくとも１つの実施例では、ポイントツーポイント相互接続、切替え相互接続、又は他の技法などの代替相互接続ユニットが使用され得る。少なくとも１つの実施例では、グラフィックス・プロセッサ２００８は、Ｉ／Ｏリンク２０１３を介してリング相互接続２０１２と結合する。
【0168】
少なくとも１つの実施例では、Ｉ／Ｏリンク２０１３は、様々なプロセッサ構成要素と、ｅＤＲＡＭモジュールなどの高性能組み込みメモリ・モジュール２０１８との間の通信を容易にするオン・パッケージＩ／Ｏ相互接続を含む、複数の種類のＩ／Ｏ相互接続のうちの少なくとも１つを表す。少なくとも１つの実施例では、プロセッサ・コア２００２Ａ～２００２Ｎの各々と、グラフィックス・プロセッサ２００８とは、共有ＬＬＣとして組み込みメモリ・モジュール２０１８を使用する。
【0169】
少なくとも１つの実施例では、プロセッサ・コア２００２Ａ～２００２Ｎは、共通の命令セット・アーキテクチャを実行する同種のコアである。少なくとも１つの実施例では、プロセッサ・コア２００２Ａ～２００２Ｎは、ＩＳＡという観点から異種であり、ここで、プロセッサ・コア２００２Ａ～２００２Ｎのうちの１つ又は複数は、共通の命令セットを実行し、プロセッサ・コア２００２Ａ～２０－０２Ｎのうちの１つ又は複数の他のコアは、共通の命令セットのサブセット、又は異なる命令セットを実行する。少なくとも１つの実施例では、プロセッサ・コア２００２Ａ～２００２Ｎは、マイクロアーキテクチャという観点から異種であり、ここで、電力消費量が比較的高い１つ又は複数のコアは、電力消費量がより低い１つ又は複数のコアと結合する。少なくとも１つの実施例では、プロセッサ２０００は、１つ又は複数のチップ上に、又はＳｏＣ集積回路として実装され得る。
【0170】
少なくとも１つの実施例では、図２０に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２０に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２０に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0171】
図２１は、説明される少なくとも１つの実施例による、グラフィックス・プロセッサ・コア２１００を示す。少なくとも１つの実施例では、グラフィックス・プロセッサ・コア２１００は、グラフィックス・コア・アレイ内に含まれる。少なくとも１つの実施例では、コア・スライスと呼ばれることがあるグラフィックス・プロセッサ・コア２１００は、モジュール式グラフィックス・プロセッサ内の１つ又は複数のグラフィックス・コアであり得る。少なくとも１つの実施例では、グラフィックス・プロセッサ・コア２１００は、１つのグラフィックス・コア・スライスの例示であり、本明細書で説明されるグラフィックス・プロセッサは、ターゲット電力及び性能エンベロープに基づいて、複数のグラフィックス・コア・スライスを含み得る。少なくとも１つの実施例では、各グラフィックス・コア２１００は、汎用及び固定機能論理のモジュール式ブロックを含む、サブ・スライスとも呼ばれる複数のサブ・コア２１０１Ａ～２１０１Ｆと結合された固定機能ブロック２１３０を含むことができる。
【0172】
少なくとも１つの実施例では、固定機能ブロック２１３０は、たとえば、より低い性能及び／又はより低い電力のグラフィックス・プロセッサ実装形態において、グラフィックス・プロセッサ２１００中のすべてのサブ・コアによって共有され得るジオメトリ／固定機能パイプライン２１３６を含む。少なくとも１つの実施例では、ジオメトリ／固定機能パイプライン２１３６は、３Ｄ固定機能パイプラインと、ビデオ・フロント・エンド・ユニットと、スレッド・スポーナ（ｓｐａｗｎｅｒ）及びスレッド・ディスパッチャと、統一リターン・バッファを管理する統一リターン・バッファ・マネージャとを含む。
【0173】
少なくとも１つの実施例では、固定機能ブロック２１３０はまた、グラフィックスＳｏＣインターフェース２１３７と、グラフィックス・マイクロコントローラ２１３８と、メディア・パイプライン２１３９とを含む。グラフィックスＳｏＣインターフェース２１３７は、グラフィックス・コア２１００と、ＳｏＣ集積回路内の他のプロセッサ・コアとの間のインターフェースを提供する。少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２１３８は、スレッド・ディスパッチと、スケジューリングと、プリエンプションとを含む、グラフィックス・プロセッサ２１００の様々な機能を管理するように構成可能であるプログラマブル・サブ・プロセッサである。少なくとも１つの実施例では、メディア・パイプライン２１３９は、画像及びビデオ・データを含むマルチメディア・データの復号、符号化、前処理、及び／又は後処理を容易にするための論理を含む。少なくとも１つの実施例では、メディア・パイプライン２１３９は、サブ・コア２１０１～２１０１Ｆ内のコンピュート論理又はサンプリング論理への要求を介して、メディア動作を実装する。
【0174】
少なくとも１つの実施例では、ＳｏＣインターフェース２１３７は、グラフィックス・コア２１００が汎用アプリケーション・プロセッサ・コア（たとえば、ＣＰＵ）及び／又はＳｏＣ内の他の構成要素と通信することを可能にし、ＳｏＣ内の他の構成要素は、共有ＬＬＣメモリ、システムＲＡＭ、及び／或いは組み込みオンチップ又はオンパッケージＤＲＡＭなどのメモリ階層要素を含む。少なくとも１つの実施例では、ＳｏＣインターフェース２１３７はまた、カメラ撮像パイプラインなど、ＳｏＣ内の固定機能デバイスとの通信を可能にすることができ、グラフィックス・コア２１００とＳｏＣ内のＣＰＵとの間で共有され得るグローバル・メモリ・アトミックの使用を可能にし、及び／又はそれを実装する。少なくとも１つの実施例では、ＳｏＣインターフェース２１３７はまた、グラフィックス・コア２１００のための電力管理制御を実装し、グラフィック・コア２１００のクロック・ドメインとＳｏＣ内の他のクロック・ドメインとの間のインターフェースを可能にすることができる。少なくとも１つの実施例では、ＳｏＣインターフェース２１３７は、グラフィックス・プロセッサ内の１つ又は複数のグラフィックス・コアの各々にコマンド及び命令を提供するように構成されたコマンド・ストリーマ及びグローバル・スレッド・ディスパッチャからのコマンド・バッファの受信を可能にする。少なくとも１つの実施例では、コマンド及び命令は、メディア動作が実施されるべきであるときにメディア・パイプライン２１３９にディスパッチされ得るか、又は、グラフィックス処理動作が実施されるべきであるときにジオメトリ及び固定機能パイプライン（たとえば、ジオメトリ及び固定機能パイプライン２１３６、ジオメトリ及び固定機能パイプライン２１１４）にディスパッチされ得る。
【0175】
少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２１３８は、グラフィックス・コア２１００のための様々なスケジューリング及び管理タスクを実施するように構成され得る。少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２１３８は、サブ・コア２１０１Ａ～２１０１Ｆ内の実行ユニット（ＥＵ）アレイ２１０２Ａ～２１０２Ｆ、２１０４Ａ～２１０４Ｆ内の様々なグラフィックス並列エンジンに対して、グラフィックスを実施し、及び／又はワークロード・スケジューリングを算出することができる。少なくとも１つの実施例では、グラフィックス・コア２１００を含むＳｏＣのＣＰＵコア上で実行しているホスト・ソフトウェアは、複数のグラフィック・プロセッサ・ドアベルのうちの１つにワークロードをサブミットすることができ、このドアベルが、適切なグラフィックス・エンジンに対するスケジューリング動作を呼び出す。少なくとも１つの実施例では、スケジューリング動作は、どのワークロードを次に稼働すべきかを決定することと、ワークロードをコマンド・ストリーマにサブミットすることと、エンジン上で稼働している既存のワークロードをプリエンプトすることと、ワークロードの進行を監視することと、ワークロードが完了したときにホスト・ソフトウェアに通知することとを含む。少なくとも１つの実施例では、グラフィックス・マイクロコントローラ２１３８はまた、グラフィックス・コア２１００のための低電力又はアイドル状態を促進して、オペレーティング・システム及び／又はシステム上のグラフィックス・ドライバ・ソフトウェアとは無関係に、低電力状態移行にわたってグラフィックス・コア２１００内のレジスタを保存及び復元するアビリティをグラフィックス・コア２１００に提供することができる。
【0176】
少なくとも１つの実施例では、グラフィックス・コア２１００は、示されているサブ・コア２１０１Ａ～２１０１Ｆよりも多い又はそれよりも少ない、Ｎ個までのモジュール式サブ・コアを有し得る。Ｎ個のサブ・コアの各セットについて、少なくとも１つの実施例では、グラフィックス・コア２１００はまた、共有機能論理２１１０、共有及び／又はキャッシュ・メモリ２１１２、ジオメトリ／固定機能パイプライン２１１４、並びに様々なグラフィックスを加速し、処理動作を算出するための追加の固定機能論理２１１６を含むことができる。少なくとも１つの実施例では、共有機能論理２１１０は、グラフィックス・コア２１００内の各Ｎ個のサブ・コアによって共有され得る論理ユニット（たとえば、サンプラ、数理、及び／又はスレッド間通信論理）を含むことができる。共有及び／又はキャッシュ・メモリ２１１２は、グラフィックス・コア２１００内のＮ個のサブ・コア２１０１Ａ～２１０１ＦのためのＬＬＣであり得、また、複数のサブ・コアによってアクセス可能である共有メモリとして働き得る。少なくとも１つの実施例では、ジオメトリ／固定機能パイプライン２１１４は、固定機能ブロック２１３０内のジオメトリ／固定機能パイプライン２１３６の代わりに含まれ得、同じ又は同様の論理ユニットを含むことができる。
【0177】
少なくとも１つの実施例では、グラフィックス・コア２１００は、グラフィックス・コア２１００による使用のための様々な固定機能加速論理を含むことができる追加の固定機能論理２１１６を含む。少なくとも１つの実施例では、追加の固定機能論理２１１６は、位置限定シェーディング（ｐｏｓｉｔｉｏｎ ｏｎｌｙ ｓｈａｄｉｎｇ）において使用するための追加のジオメトリ・パイプラインを含む。位置限定シェーディングでは、少なくとも２つのジオメトリ・パイプラインが存在するが、ジオメトリ／固定機能パイプライン２１１６、２１３６内の完全ジオメトリ・パイプライン、並びに選別パイプライン（ｃｕｌｌ ｐｉｐｅｌｉｎｅ）においてであり、選別パイプラインは、追加の固定機能論理２１１６内に含まれ得る追加のジオメトリ・パイプラインである。少なくとも１つの実施例では、選別パイプラインは、完全ジオメトリ・パイプラインの縮小版である。少なくとも１つの実施例では、完全パイプライン及び選別パイプラインは、アプリケーションの異なるインスタンスを実行することができ、各インスタンスは別個のコンテキストを有する。少なくとも１つの実施例では、位置限定シェーディングは、切り捨てられた三角形の長い選別ランを隠すことができ、これは、いくつかのインスタンスにおいてシェーディングがより早く完了することを可能にする。たとえば、少なくとも１つの実施例では、選別パイプラインは、ピクセルの、フレーム・バッファへのラスタ化及びレンダリングを実施することなしに、頂点の位置属性をフェッチし、シェーディングするので、追加の固定機能論理２１１６内の選別パイプライン論理は、メイン・アプリケーションと並列で位置シェーダを実行することができ、全体的に完全パイプラインよりも速く臨界結果（ｃｒｉｔｉｃａｌ ｒｅｓｕｌｔ）を生成する。少なくとも１つの実施例では、選別パイプラインは、生成された臨界結果を使用して、すべての三角形について、それらの三角形が選別されているかどうかにかかわらず、可視性情報を算出することができる。少なくとも１つの実施例では、（このインスタンスではリプレイ・パイプラインと呼ばれることがある）完全パイプラインは、可視性情報を消費して、選別された三角形を飛ばして可視三角形のみをシェーディングすることができ、可視三角形は、最終的にラスタ化フェーズに渡される。
【0178】
少なくとも１つの実施例では、追加の固定機能論理２１１６はまた、ＣＵＤＡプログラムを加速するために、固定機能行列乗算論理など、汎用処理加速論理を含むことができる。
【0179】
少なくとも１つの実施例では、各グラフィックス・サブ・コア２１０１Ａ～２１０１Ｆは、実行リソースのセットを含み、実行リソースのセットは、グラフィックス・パイプライン、メディア・パイプライン、又はシェーダ・プログラムによる要求に応答して、グラフィックス動作、メディア動作、及びコンピュート動作を実施するために使用され得る。少なくとも１つの実施例では、グラフィックス・サブ・コア２１０１Ａ～２１０１Ｆは、複数のＥＵアレイ２１０２Ａ～２１０２Ｆ、２１０４Ａ～２１０４Ｆと、スレッド・ディスパッチ及びスレッド間通信（「ＴＤ／ＩＣ」：ｔｈｒｅａｄ ｄｉｓｐａｔｃｈ ａｎｄ ｉｎｔｅｒ－ｔｈｒｅａｄ ｃｏｍｍｕｎｉｃａｔｉｏｎ）論理２１０３Ａ～２１０３Ｆと、３Ｄ（たとえば、テクスチャ）サンプラ２１０５Ａ～２１０５Ｆと、メディア・サンプラ２１０６Ａ～２１０６Ｆと、シェーダ・プロセッサ２１０７Ａ～２１０７Ｆと、共有ローカル・メモリ（「ＳＬＭ」：ｓｈａｒｅｄ ｌｏｃａｌ ｍｅｍｏｒｙ）２１０８Ａ～２１０８Ｆとを含む。ＥＵアレイ２１０２Ａ～２１０２Ｆ、２１０４Ａ～２１０４Ｆは、各々、複数の実行ユニットを含み、複数の実行ユニットは、グラフィックス、メディア、又はコンピュート・シェーダ・プログラムを含むグラフィックス動作、メディア動作、又はコンピュート動作のサービスにおいて浮動小数点及び整数／固定小数点論理演算を実施することが可能なＧＰＧＰＵである。少なくとも１つの実施例では、ＴＤ／ＩＣ論理２１０３Ａ～２１０３Ｆは、サブ・コア内の実行ユニットのためのローカル・スレッド・ディスパッチ及びスレッド制御動作を実施し、サブ・コアの実行ユニット上で実行しているスレッド間の通信を容易にする。少なくとも１つの実施例では、３Ｄサンプラ２１０５Ａ～２１０５Ｆは、テクスチャ又は他の３Ｄグラフィックス関係データをメモリに読み取ることができる。少なくとも１つの実施例では、３Ｄサンプラは、所与のテクスチャに関連する、構成されたサンプル状態及びテクスチャ・フォーマットに基づいて、テクスチャ・データを異なるやり方で読み取ることができる。少なくとも１つの実施例では、メディア・サンプラ２１０６Ａ～２１０６Ｆは、メディア・データに関連するタイプ及びフォーマットに基づいて、同様の読取り動作を実施することができる。少なくとも１つの実施例では、各グラフィックス・サブ・コア２１０１Ａ～２１０１Ｆは、代替的に統一３Ｄ及びメディア・サンプラを含むことができる。少なくとも１つの実施例では、サブ・コア２１０１Ａ～２１０１Ｆの各々内の実行ユニット上で実行しているスレッドは、スレッド・グループ内で実行しているスレッドがオンチップ・メモリの共通のプールを使用して実行することを可能にするために、各サブ・コア内の共有ローカル・メモリ２１０８Ａ～２１０８Ｆを利用することができる。
【0180】
少なくとも１つの実施例では、図２１に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２１に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２１に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0181】
図２２は、少なくとも１つの実施例による、並列処理ユニット（「ＰＰＵ」）２２００を示す。少なくとも１つの実施例では、ＰＰＵ２２００は、ＰＰＵ２２００によって実行された場合、ＰＰＵ２２００に、本明細書で説明されるプロセス及び技法のいくつか又はすべてを実施させる機械可読コードで構成される。少なくとも１つの実施例では、ＰＰＵ２２００はマルチスレッド・プロセッサであり、マルチスレッド・プロセッサは、１つ又は複数の集積回路デバイス上で実装され、（機械可読命令又は単に命令とも呼ばれる）コンピュータ可読命令を複数のスレッド上で並列に処理するように設計されたレイテンシ隠蔽技法としてマルチスレッディングを利用する。少なくとも１つの実施例では、スレッドは、実行のスレッドを指し、ＰＰＵ２２００によって実行されるように構成された命令のセットのインスタンス化である。少なくとも１つの実施例では、ＰＰＵ２２００は、ＬＣＤデバイスなどのディスプレイ・デバイス上での表示のための２次元（「２Ｄ」）画像データを生成するために３次元（「３Ｄ」）グラフィックス・データを処理するためのグラフィックス・レンダリング・パイプラインを実装するように構成されたＧＰＵである。少なくとも１つの実施例では、ＰＰＵ２２００は、線形代数演算及び機械学習演算などの算出を実施するために利用される。図２２は、単に例示を目的とした例示的な並列プロセッサを示し、少なくとも１つの実施例において実装され得るプロセッサ・アーキテクチャの非限定的な実例として解釈されるべきである。
【0182】
少なくとも１つの実施例では、１つ又は複数のＰＰＵ２２００は、高性能コンピューティング（「ＨＰＣ」：Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｉｎｇ）、データ・センタ、及び機械学習アプリケーションを加速するように構成される。少なくとも１つの実施例では、１つ又は複数のＰＰＵ２２００は、ＣＵＤＡプログラムを加速するように構成される。少なくとも１つの実施例では、ＰＰＵ２２００は、限定はしないが、Ｉ／Ｏユニット２２０６と、フロント・エンド・ユニット２２１０と、スケジューラ・ユニット２２１２と、ワーク分散ユニット２２１４と、ハブ２２１６と、クロスバー（「Ｘバー」：ｃｒｏｓｓｂａｒ）２２２０と、１つ又は複数の汎用処理クラスタ（「ＧＰＣ」：ｇｅｎｅｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｃｌｕｓｔｅｒ）２２１８と、１つ又は複数のパーティション・ユニット（「メモリ・パーティション・ユニット」）２２２２とを含む。少なくとも１つの実施例では、ＰＰＵ２２００は、１つ又は複数の高速ＧＰＵ相互接続（「ＧＰＵ相互接続」）２２０８を介してホスト・プロセッサ又は他のＰＰＵ２２００に接続される。少なくとも１つの実施例では、ＰＰＵ２２００は、システム・バス又は相互接続２２０２を介してホスト・プロセッサ又は他の周辺デバイスに接続される。少なくとも１つの実施例では、ＰＰＵ２２００は、１つ又は複数のメモリ・デバイス（「メモリ」）２２０４を備えるローカル・メモリに接続される。少なくとも１つの実施例では、メモリ・デバイス２２０４は、限定はしないが、１つ又は複数のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスを含む。少なくとも１つの実施例では、１つ又は複数のＤＲＡＭデバイスは、複数のＤＲＡＭダイが各デバイス内で積層された高帯域幅メモリ（「ＨＢＭ」）サブシステムとして構成され、及び／又は構成可能である。
【0183】
少なくとも１つの実施例では、高速ＧＰＵ相互接続２２０８は、ワイヤ・ベースのマルチ・レーン通信リンクを指し得、ワイヤ・ベースのマルチ・レーン通信リンクは、１つ又は複数のＣＰＵと組み合わせられた１つ又は複数のＰＰＵ２２００をスケーリングし、含めるために、システムによって使用され、ＰＰＵ２２００とＣＰＵとの間のキャッシュ・コヒーレンス、及びＣＰＵマスタリングをサポートする。少なくとも１つの実施例では、データ及び／又はコマンドは、高速ＧＰＵ相互接続２２０８によって、ハブ２２１６を通して、１つ又は複数のコピー・エンジン、ビデオ・エンコーダ、ビデオ・デコーダ、電力管理ユニット、及び図２２に明示的に示されていないこともある他の構成要素など、ＰＰＵ２２００の他のユニットに／から送信される。
【0184】
少なくとも１つの実施例では、Ｉ／Ｏユニット２２０６は、システム・バス２２０２を介して（図２２に示されていない）ホスト・プロセッサから通信（たとえば、コマンド、データ）を送受信するように構成される。少なくとも１つの実施例では、Ｉ／Ｏユニット２２０６は、システム・バス２２０２を介して直接、又は、メモリ・ブリッジなどの１つ又は複数の中間デバイスを通して、ホスト・プロセッサと通信する。少なくとも１つの実施例では、Ｉ／Ｏユニット２２０６は、システム・バス２２０２を介してＰＰＵ２２００のうちの１つ又は複数などの１つ又は複数の他のプロセッサと通信し得る。少なくとも１つの実施例では、Ｉ／Ｏユニット２２０６は、ＰＣＩｅインターフェースを、ＰＣＩｅバスを介した通信のために実装する。少なくとも１つの実施例では、Ｉ／Ｏユニット２２０６は、外部デバイスと通信するためのインターフェースを実装する。
【0185】
少なくとも１つの実施例では、Ｉ／Ｏユニット２２０６は、システム・バス２２０２を介して受信されたパケットを復号する。少なくとも１つの実施例では、少なくともいくつかのパケットは、ＰＰＵ２２００に様々な動作を実施させるように構成されたコマンドを表す。少なくとも１つの実施例では、Ｉ／Ｏユニット２２０６は、復号されたコマンドを、コマンドによって指定されるＰＰＵ２２００の様々な他のユニットに送信する。少なくとも１つの実施例では、コマンドは、フロント・エンド・ユニット２２１０に送信され、及び／或いは、ハブ２２１６、又は（図２２に明示的に示されていない）１つ又は複数のコピー・エンジン、ビデオ・エンコーダ、ビデオ・デコーダ、電力管理ユニットなど、ＰＰＵ２２００の他のユニットに送信される。少なくとも１つの実施例では、Ｉ／Ｏユニット２２０６はＰＰＵ２２００の様々な論理ユニット間で及びそれらの間で通信をルーティングするように構成される。
【0186】
少なくとも１つの実施例では、ホスト・プロセッサによって実行されるプログラムは、処理のためにワークロードをＰＰＵ２２００に提供するバッファにおいて、コマンド・ストリームを符号化する。少なくとも１つの実施例では、ワークロードは、命令と、それらの命令によって処理されるべきデータとを含む。少なくとも１つの実施例では、バッファは、ホスト・プロセッサとＰＰＵ２２００の両方によってアクセス（たとえば、読取り／書込み）可能であるメモリ中の領域であり、ホスト・インターフェース・ユニットは、Ｉ／Ｏユニット２２０６によってシステム・バス２２０２を介して送信されるメモリ要求を介して、システム・バス２２０２に接続されたシステム・メモリ中のバッファにアクセスするように構成され得る。少なくとも１つの実施例では、ホスト・プロセッサは、バッファにコマンド・ストリームを書き込み、次いでコマンド・ストリームの開始に対するポインタをＰＰＵ２２００に送信し、それにより、フロント・エンド・ユニット２２１０は、１つ又は複数のコマンド・ストリームに対するポインタを受信し、１つ又は複数のコマンド・ストリームを管理して、コマンド・ストリームからコマンドを読み取り、コマンドをＰＰＵ２２００の様々なユニットにフォワーディングする。
【0187】
少なくとも１つの実施例では、フロント・エンド・ユニット２２１０は、１つ又は複数のコマンド・ストリームによって定義されるタスクを処理するように様々なＧＰＣ２２１８を構成するスケジューラ・ユニット２２１２に結合される。少なくとも１つの実施例では、スケジューラ・ユニット２２１２は、スケジューラ・ユニット２２１２によって管理される様々なタスクに関係する状態情報を追跡するように構成され、状態情報は、ＧＰＣ２２１８のうちのどれにタスクが割り当てられるか、タスクがアクティブであるのか非アクティブであるのか、タスクに関連する優先レベルなどを示し得る。少なくとも１つの実施例では、スケジューラ・ユニット２２１２は、ＧＰＣ２２１８のうちの１つ又は複数上での複数のタスクの実行を管理する。
【0188】
少なくとも１つの実施例では、スケジューラ・ユニット２２１２は、ＧＰＣ２２１８上での実行のためのタスクをディスパッチするように構成されたワーク分散ユニット２２１４に結合される。少なくとも１つの実施例では、ワーク分散ユニット２２１４は、スケジューラ・ユニット２２１２から受信された、スケジューリングされたタスクの数を追跡し、ワーク分散ユニット２２１４は、ＧＰＣ２２１８の各々について、ペンディング・タスク・プール及びアクティブ・タスク・プールを管理する。少なくとも１つの実施例では、ペンディング・タスク・プールは、特定のＧＰＣ２２１８によって処理されるように割り当てられたタスクを含んでいるいくつかのスロット（たとえば、３２個のスロット）を備え、アクティブ・タスク・プールは、ＧＰＣ２２１８によってアクティブに処理されているタスクのためのいくつかのスロット（たとえば、４つのスロット）を備え得、それにより、ＧＰＣ２２１８のうちの１つがタスクの実行を完了したとき、ＧＰＣ２２１８のためのアクティブ・タスク・プールからそのタスクが排除され、ペンディング・タスク・プールからの他のタスクのうちの１つが選択され、ＧＰＣ２２１８上での実行のためにスケジューリングされる。少なくとも１つの実施例では、データ依存性が解決されるのを待っている間など、アクティブ・タスクがＧＰＣ２２１８上でアイドルである場合、アクティブ・タスクがＧＰＣ２２１８から排除され、ペンディング・タスク・プールに戻され、その間に、ペンディング・タスク・プール中の別のタスクが選択され、ＧＰＣ２２１８上での実行のためにスケジューリングされる。
【0189】
少なくとも１つの実施例では、ワーク分散ユニット２２１４は、Ｘバー２２２０を介して１つ又は複数のＧＰＣ２２１８と通信する。少なくとも１つの実施例では、Ｘバー２２２０は、ＰＰＵ２２００の多くのユニットをＰＰＵ２２００の他のユニットに結合する相互接続ネットワークであり、ワーク分散ユニット２２１４を特定のＧＰＣ２２１８に結合するように構成され得る。少なくとも１つの実施例では、ＰＰＵ２２００の１つ又は複数の他のユニットも、ハブ２２１６を介してＸバー２２２０に接続され得る。
【0190】
少なくとも１つの実施例では、タスクはスケジューラ・ユニット２２１２によって管理され、ワーク分散ユニット２２１４によってＧＰＣ２２１８のうちの１つにディスパッチされる。ＧＰＣ２２１８は、タスクを処理し、結果を生成するように構成される。少なくとも１つの実施例では、結果は、ＧＰＣ２２１８内の他のタスクによって消費されるか、Ｘバー２２２０を介して異なるＧＰＣ２２１８にルーティングされるか、又はメモリ２２０４に記憶され得る。少なくとも１つの実施例では、結果は、パーティション・ユニット２２２２を介してメモリ２２０４に書き込まれ得、パーティション・ユニット２２２２は、メモリ２２０４への／からのデータの読取り及び書込みを行うためのメモリ・インターフェースを実装する。少なくとも１つの実施例では、結果は、高速ＧＰＵ相互接続２２０８を介して別のＰＰＵ２２０４又はＣＰＵに送信され得る。少なくとも１つの実施例では、ＰＰＵ２２００は、限定はしないが、ＰＰＵ２２００に結合された別個の個別メモリ・デバイス２２０４の数に等しいＵ個のパーティション・ユニット２２２２を含む。
【0191】
少なくとも１つの実施例では、ホスト・プロセッサはドライバ・カーネルを実行し、ドライバ・カーネルは、ホスト・プロセッサ上で実行している１つ又は複数のアプリケーションがＰＰＵ２２００上での実行のために動作をスケジューリングすることを可能にするアプリケーション・プログラミング・インターフェース（「ＡＰＩ」）を実装する。少なくとも１つの実施例では、複数のコンピュート・アプリケーションが、ＰＰＵ２２００によって同時に実行され、ＰＰＵ２２００は、複数のコンピュート・アプリケーションに対して、隔離、サービス品質（「ＱｏＳ」：ｑｕａｌｉｔｙ ｏｆ ｓｅｒｖｉｃｅ）、及び独立したアドレス空間を提供する。少なくとも１つの実施例では、アプリケーションは、ＰＰＵ２２００による実行のための１つ又は複数のタスクをドライバ・カーネルに生成させる（たとえば、ＡＰＩコールの形態の）命令を生成し、ドライバ・カーネルは、ＰＰＵ２２００によって処理されている１つ又は複数のストリームにタスクを出力する。少なくとも１つの実施例では、各タスクは、ワープと呼ばれることがある関係スレッドの１つ又は複数のグループを備える。少なくとも１つの実施例では、ワープは、並列に実行され得る複数の関係スレッド（たとえば、３２個のスレッド）を備える。少なくとも１つの実施例では、連動スレッドは、タスクを実施するための命令を含み、共有メモリを通してデータを交換する、複数のスレッドを指すことができる。
【0192】
少なくとも１つの実施例では、図２２に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２２に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２２に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0193】
図２３は、少なくとも１つの実施例による、ＧＰＣ２３００を示す。少なくとも１つの実施例では、ＧＰＣ２３００は、図２２のＧＰＣ２２１８である。少なくとも１つの実施例では、各ＧＰＣ２３００は、限定はしないが、タスクを処理するためのいくつかのハードウェア・ユニットを含み、各ＧＰＣ２３００は、限定はしないが、パイプライン・マネージャ２３０２、プレ・ラスタ演算ユニット（「ＰＲＯＰ」）２３０４、ラスタ・エンジン２３０８、ワーク分散クロスバー（「ＷＤＸ」：ｗｏｒｋ ｄｉｓｔｒｉｂｕｔｉｏｎ ｃｒｏｓｓｂａｒ）２３１６、ＭＭＵ２３１８、１つ又は複数のデータ処理クラスタ（「ＤＰＣ」：Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ Ｃｌｕｓｔｅｒ）２３０６、及びパーツの任意の好適な組合せを含む。
【0194】
少なくとも１つの実施例では、ＧＰＣ２３００の動作は、パイプライン・マネージャ２３０２によって制御される。少なくとも１つの実施例では、パイプライン・マネージャ２３０２は、ＧＰＣ２３００に割り振られたタスクを処理するための１つ又は複数のＤＰＣ２３０６の構成を管理する。少なくとも１つの実施例では、パイプライン・マネージャ２３０２は、グラフィックス・レンダリング・パイプラインの少なくとも一部分を実装するように、１つ又は複数のＤＰＣ２３０６のうちの少なくとも１つを構成する。少なくとも１つの実施例では、ＤＰＣ２３０６は、プログラマブル・ストリーミング・マルチプロセッサ（「ＳＭ」：ｓｔｒｅａｍｉｎｇ ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ）２３１４上で頂点シェーダ・プログラムを実行するように構成される。少なくとも１つの実施例では、パイプライン・マネージャ２３０２は、ワーク分散ユニットから受信されたパケットを、ＧＰＣ２３００内の適切な論理ユニットにルーティングするように構成され、少なくとも１つの実施例では、いくつかのパケットは、ＰＲＯＰ２３０４中の固定機能ハードウェア・ユニット及び／又はラスタ・エンジン２３０８にルーティングされ得、他のパケットは、プリミティブ・エンジン２３１２又はＳＭ２３１４による処理のためにＤＰＣ２３０６にルーティングされ得る。少なくとも１つの実施例では、パイプライン・マネージャ２３０２は、コンピューティング・パイプラインを実装するように、ＤＰＣ２３０６のうちの少なくとも１つを構成する。少なくとも１つの実施例では、パイプライン・マネージャ２３０２は、ＣＵＤＡプログラムの少なくとも一部分を実行するように、ＤＰＣ２３０６のうちの少なくとも１つを構成する。
【0195】
少なくとも１つの実施例では、ＰＲＯＰユニット２３０４は、ラスタ・エンジン２３０８及びＤＰＣ２３０６によって生成されたデータを、図２２と併せて上記でより詳細に説明されたメモリ・パーティション・ユニット２２２２など、パーティション・ユニット中のラスタ演算（「ＲＯＰ」：Ｒａｓｔｅｒ Ｏｐｅｒａｔｉｏｎ）ユニットにルーティングするように構成される。少なくとも１つの実施例では、ＰＲＯＰユニット２３０４は、色ブレンディングのための最適化を実施すること、ピクセル・データを組織化すること、アドレス・トランスレーションを実施することなどを行うように構成される。少なくとも１つの実施例では、ラスタ・エンジン２３０８は、限定はしないが、様々なラスタ演算を実施するように構成されたいくつかの固定機能ハードウェア・ユニットを含み、少なくとも１つの実施例では、ラスタ・エンジン２３０８は、限定はしないが、セットアップ・エンジン、粗いラスタ・エンジン、選別エンジン、クリッピング・エンジン、細かいラスタ・エンジン、タイル合体エンジン、及びそれらの任意の好適な組合せを含む。少なくとも１つの実施例では、セットアップ・エンジンは、変換された頂点を受信し、頂点によって定義された幾何学的プリミティブに関連する平面方程式を生成し、平面方程式は、プリミティブについてのカバレージ情報（たとえば、タイルのためのｘ、ｙカバレージ・マスク）を生成するために粗いラスタ・エンジンに送信され、粗いラスタ・エンジンの出力は選別エンジンに送信され、ｚテストに落ちたプリミティブに関連するフラグメントが選別され、クリッピング・エンジンに送信され、視錐台の外側にあるフラグメントがクリップされる。少なくとも１つの実施例では、クリッピング及び選別を通過したフラグメントは、セットアップ・エンジンによって生成された平面方程式に基づいてピクセル・フラグメントについての属性を生成するために、細かいラスタ・エンジンに渡される。少なくとも１つの実施例では、ラスタ・エンジン２３０８の出力は、ＤＰＣ２３０６内に実装されたフラグメント・シェーダによってなど、任意の好適なエンティティによって処理されるべきフラグメントを含む。
【0196】
少なくとも１つの実施例では、ＧＰＣ２３００中に含まれる各ＤＰＣ２３０６は、限定はしないが、Ｍパイプ・コントローラ（「ＭＰＣ」：Ｍ－Ｐｉｐｅ Ｃｏｎｔｒｏｌｌｅｒ）２３１０、プリミティブ・エンジン２３１２、１つ又は複数のＳＭ２３１４、及びそれらの任意の好適な組合せを含む。少なくとも１つの実施例では、ＭＰＣ２３１０は、ＤＰＣ２３０６の動作を制御して、パイプライン・マネージャ２３０２から受信されたパケットを、ＤＰＣ２３０６中の適切なユニットにルーティングする。少なくとも１つの実施例では、頂点に関連するパケットは、頂点に関連する頂点属性をメモリからフェッチするように構成されたプリミティブ・エンジン２３１２にルーティングされ、対照的に、シェーダ・プログラムに関連するパケットは、ＳＭ２３１４に送信され得る。
【0197】
少なくとも１つの実施例では、ＳＭ２３１４は、限定はしないが、いくつかのスレッドによって表されたタスクを処理するように構成されたプログラマブル・ストリーミング・プロセッサを含む。少なくとも１つの実施例では、ＳＭ２３１４はマルチスレッド化され、スレッドの特定のグループからの複数のスレッド（たとえば、３２個のスレッド）を同時に実行するように構成され、ＳＩＭＤアーキテクチャを実装し、スレッドのグループ（たとえば、ワープ）中の各スレッドは、命令の同じセットに基づいてデータの異なるセットを処理するように構成される。少なくとも１つの実施例では、スレッドのグループ中のすべてのスレッドが同じ命令を実行する。少なくとも１つの実施例では、ＳＭ２３１４は、ＳＩＭＴアーキテクチャを実装し、スレッドのグループ中の各スレッドは、命令の同じセットに基づいて、データの異なるセットを処理するように構成されるが、スレッドのグループ中の個々のスレッドは、実行中に発散することを可能にされる。少なくとも１つの実施例では、プログラム・カウンタ、コール・スタック、及び実行状態が、各ワープについて維持されて、ワープ内のスレッドが発散するときのワープ間の同時処理及びワープ内の直列実行を可能にする。別の実施例では、プログラム・カウンタ、コール・スタック、及び実行状態が、各個々のスレッドについて維持されて、すべてのスレッド間、ワープ内及びワープ間での等しい同時処理を可能にする。少なくとも１つの実施例では、実行状態が、各個々のスレッドについて維持され、同じ命令を実行しているスレッドが、より良い効率性のために収束され、並列に実行され得る。ＳＭ２３１４の少なくとも１つの実施例は、図２４と併せてさらに詳細に説明される。
【0198】
少なくとも１つの実施例では、ＭＭＵ２３１８は、ＧＰＣ２３００とメモリ・パーティション・ユニット（たとえば、図２２のパーティション・ユニット２２２２）との間のインターフェースを提供し、ＭＭＵ２３１８は、仮想アドレスから物理アドレスへのトランスレーションと、メモリ保護と、メモリ要求の調停とを提供する。少なくとも１つの実施例では、ＭＭＵ２３１８は、仮想アドレスからメモリ中の物理アドレスへのトランスレーションを実施するための１つ又は複数のトランスレーション・ルックアサイド・バッファ（ＴＬＢ）を提供する。
【0199】
少なくとも１つの実施例では、図２３に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２３に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２３に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0200】
図２４は、少なくとも１つの実施例による、ストリーミング・マルチプロセッサ（「ＳＭ」）２４００を示す。少なくとも１つの実施例では、ＳＭ２４００は、図２３のＳＭ２３１４である。少なくとも１つの実施例では、ＳＭ２４００は、限定はしないが、命令キャッシュ２４０２、１つ又は複数のスケジューラ・ユニット２４０４、レジスタ・ファイル２４０８、１つ又は複数の処理コア（「コア」）２４１０、１つ又は複数の特殊機能ユニット（「ＳＦＵ」：ｓｐｅｃｉａｌ ｆｕｎｃｔｉｏｎ ｕｎｉｔ）２４１２、１つ又は複数のＬＳＵ２４１４、相互接続ネットワーク２４１６、共有メモリ／Ｌ１キャッシュ２４１８、及びそれらの任意の好適な組合せを含む。少なくとも１つの実施例では、ワーク分散ユニットは、並列処理ユニット（ＰＰＵ）のＧＰＣ上での実行のためにタスクをディスパッチし、各タスクは、ＧＰＣ内の特定のデータ処理クラスタ（ＤＰＣ）に割り振られ、タスクがシェーダ・プログラムに関連する場合、タスクはＳＭ２４００のうちの１つに割り振られる。少なくとも１つの実施例では、スケジューラ・ユニット２４０４は、ワーク分散ユニットからタスクを受信し、ＳＭ２４００に割り当てられた１つ又は複数のスレッド・ブロックについて命令スケジューリングを管理する。少なくとも１つの実施例では、スケジューラ・ユニット２４０４は、並列スレッドのワープとしての実行のためにスレッド・ブロックをスケジューリングし、各スレッド・ブロックは、少なくとも１つのワープを割り振られる。少なくとも１つの実施例では、各ワープは、スレッドを実行する。少なくとも１つの実施例では、スケジューラ・ユニット２４０４は、複数の異なるスレッド・ブロックを管理して、異なるスレッド・ブロックにワープを割り振り、次いで、複数の異なる連動グループからの命令を、各クロック・サイクル中に様々な機能ユニット（たとえば、処理コア２４１０、ＳＦＵ２４１２、及びＬＳＵ２４１４）にディスパッチする。
【0201】
少なくとも１つの実施例では、「連動グループ」は、通信するスレッドのグループを組織化するためのプログラミング・モデルを指し得、プログラミング・モデルは、スレッドが通信している粒度を開発者が表現することを可能にして、より豊富でより効率的な並列分解の表現を可能にする。少なくとも１つの実施例では、連動起動ＡＰＩは、並列アルゴリズムの実行のためにスレッド・ブロックの間の同期をサポートする。少なくとも１つの実施例では、従来のプログラミング・モデルのＡＰＩは、連動スレッドを同期するための単一の簡単な構築物、すなわちスレッド・ブロックのすべてのスレッドにわたるバリア（たとえば、ｓｙｎｃｔｈｒｅａｄｓ（）関数）を提供する。しかしながら、少なくとも１つの実施例では、プログラマは、スレッド・ブロックよりも小さい粒度においてスレッドのグループを定義し、定義されたグループ内で同期して、集合的なグループ全般にわたる機能インターフェースの形態で、より高い性能、設計のフレキシビリティ、及びソフトウェア再使用を可能にし得る。少なくとも１つの実施例では、連動グループは、プログラマが、サブ・ブロック粒度及びマルチ・ブロック粒度において、スレッドのグループを明示的に定義し、連動グループ中のスレッドに対する同期などの集合的な動作を実施することを可能にする。少なくとも１つの実施例では、サブ・ブロック粒度は、単一スレッドと同じくらい小さい。少なくとも１つの実施例では、プログラミング・モデルは、ソフトウェア境界にわたるクリーンな合成をサポートし、それにより、ライブラリ及びユーティリティ関数が、収束に関して仮定する必要なしにそれらのローカル・コンテキスト内で安全に同期することができる。少なくとも１つの実施例では、連動グループ・プリミティブは、限定はしないが、プロデューサ－コンシューマ並列性、日和見並列性（ｏｐｐｏｒｔｕｎｉｓｔｉｃ ｐａｒａｌｌｅｌｉｓｍ）、及びスレッド・ブロックのグリッド全体にわたるグローバルな同期を含む、新しいパターンの連動並列性を可能にする。
【0202】
少なくとも１つの実施例では、ディスパッチ・ユニット２４０６は、機能ユニットのうちの１つ又は複数に命令を送信するように構成され、スケジューラ・ユニット２４０４は、限定はしないが、同じワープからの２つの異なる命令が各クロック・サイクル中にディスパッチされることを可能にする２つのディスパッチ・ユニット２４０６を含む。少なくとも１つの実施例では、各スケジューラ・ユニット２４０４は、単一のディスパッチ・ユニット２４０６又は追加のディスパッチ・ユニット２４０６を含む。
【0203】
少なくとも１つの実施例では、各ＳＭ２４００は、少なくとも１つの実施例では、限定はしないが、ＳＭ２４００の機能ユニットにレジスタのセットを提供するレジスタ・ファイル２４０８を含む。少なくとも１つの実施例では、レジスタ・ファイル２４０８は、各機能ユニットがレジスタ・ファイル２４０８の専用部分を割り振られるように、機能ユニットの各々の間で分割される。少なくとも１つの実施例では、レジスタ・ファイル２４０８は、ＳＭ２４００によって実行されている異なるワープ間で分割され、レジスタ・ファイル２４０８は、機能ユニットのデータ経路に接続されたオペランドのための一時的ストレージを提供する。少なくとも１つの実施例では、各ＳＭ２４００は、限定はしないが、複数のＬ個の処理コア２４１０を含む。少なくとも１つの実施例では、ＳＭ２４００は、限定はしないが、多数の（たとえば、１２８個以上の）個別の処理コア２４１０を含む。少なくとも１つの実施例では、各処理コア２４１０は、限定はしないが、完全にパイプライン化された、単精度の、倍精度の、及び／又は混合精度の処理ユニットを含み、これは、限定はしないが、浮動小数点算術論理ユニット及び整数算術論理ユニットを含む。少なくとも１つの実施例では、浮動小数点算術論理ユニットは、浮動小数点算術のためのＩＥＥＥ７５４－２００８規格を実装する。少なくとも１つの実施例では、処理コア２４１０は、限定はしないが、６４個の単精度（３２ビット）浮動小数点コアと、６４個の整数コアと、３２個の倍精度（６４ビット）浮動小数点コアと、８つのテンソル・コアとを含む。
【0204】
少なくとも１つの実施例では、テンソル・コアは、行列演算を実施するように構成される。少なくとも１つの実施例では、１つ又は複数のテンソル・コアは、処理コア２４１０中に含まれる。少なくとも１つの実施例では、テンソル・コアは、ニューラル・ネットワーク訓練及び推論のための畳み込み演算など、深層学習行列算術を実施するように構成される。少なくとも１つの実施例では、各テンソル・コアは、４×４の行列で動作し、行列の積和演算（ｍａｔｒｉｘ ｍｕｌｔｉｐｌｙ ａｎｄ ａｃｃｕｍｕｌａｔｅ ｏｐｅｒａｔｉｏｎ）Ｄ＝Ａ×Ｂ＋Ｃを実施し、ここで、Ａ、Ｂ、Ｃ、及びＤは４×４の行列である。
【0205】
少なくとも１つの実施例では、行列乗算入力Ａ及びＢは、１６ビットの浮動小数点行列であり、和の行列Ｃ及びＤは、１６ビットの浮動小数点又は３２ビットの浮動小数点行列である。少なくとも１つの実施例では、テンソル・コアは、３２ビットの浮動小数点の和をもつ１６ビットの浮動小数点入力データで動作する。少なくとも１つの実施例では、１６ビットの浮動小数点乗算は、６４個の演算を使用し、結果的に完全精度の積をもたらし、次いで、完全精度の積が、４×４×４の行列乗算についての他の中間積との３２ビット浮動小数点加算を使用して加算される。少なくとも１つの実施例では、これらの小さい要素から築かれる、はるかに大きい２次元又はさらに高次元の行列演算を実施するために、テンソル・コアが使用される。少なくとも１つの実施例では、ＣＵＤＡ－Ｃ＋＋ＡＰＩなどのＡＰＩは、ＣＵＤＡ－Ｃ＋＋プログラムからテンソル・コアを効率的に使用するために、特殊な行列ロード演算、行列積和演算、及び行列ストア演算を公開している。少なくとも１つの実施例では、ＣＵＤＡレベルにおいて、ワープ・レベル・インターフェースは、ワープの３２個のスレッドすべてに及ぶ１６×１６サイズの行列を仮定する。
【0206】
少なくとも１つの実施例では、各ＳＭ２４００は、限定はしないが、特殊関数（たとえば、属性評価、逆数平方根など）を実施するＭ個のＳＦＵ２４１２を含む。少なくとも１つの実施例では、ＳＦＵ２４１２は、限定はしないが、階層ツリー・データ構造をトラバースするように構成されたツリー・トラバーサル・ユニットを含む。少なくとも１つの実施例では、ＳＦＵ２４１２は、限定はしないが、テクスチャ・マップ・フィルタリング動作を実施するように構成されたテクスチャ・ユニットを含む。少なくとも１つの実施例では、テクスチャ・ユニットは、メモリ及びサンプル・テクスチャ・マップからテクスチャ・マップ（たとえば、テクセルの２Ｄアレイ）をロードして、ＳＭ２４００によって実行されるシェーダ・プログラムにおける使用のためのサンプリングされたテクスチャ値を作り出すように構成される。少なくとも１つの実施例では、テクスチャ・マップは、共有メモリ／Ｌ１キャッシュ２４１８に記憶される。少なくとも１つの実施例では、テクスチャ・ユニットは、ミップ・マップ（たとえば、詳細のレベルが異なるテクスチャ・マップ）を使用したフィルタリング動作などのテクスチャ動作を実装する。少なくとも１つの実施例では、各ＳＭ２４００は、限定はしないが、２つのテクスチャ・ユニットを含む。
【0207】
少なくとも１つの実施例では、各ＳＭ２４００は、限定はしないが、共有メモリ／Ｌ１キャッシュ２４１８とレジスタ・ファイル２４０８との間でロード及びストア動作を実装するＮ個のＬＳＵ２４１４を含む。少なくとも１つの実施例では、各ＳＭ２４００は、限定はしないが、相互接続ネットワーク２４１６を含み、相互接続ネットワーク２４１６は、機能ユニットの各々をレジスタ・ファイル２４０８に接続し、ＬＳＵ２４１４をレジスタ・ファイル２４０８及び共有メモリ／Ｌ１キャッシュ２４１８に接続する。少なくとも１つの実施例では、相互接続ネットワーク２４１６はクロスバーであり、クロスバーは、機能ユニットのうちのいずれかをレジスタ・ファイル２４０８中のレジスタのうちのいずれかに接続し、ＬＳＵ２４１４をレジスタ・ファイル２４０８と共有メモリ／Ｌ１キャッシュ２４１８中のメモリ・ロケーションとに接続するように構成され得る。
【0208】
少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２４１８は、ＳＭ２４００とプリミティブ・エンジンとの間及びＳＭ２４００中のスレッド間でのデータ・ストレージ及び通信を可能にするオンチップ・メモリのアレイである。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２４１８は、限定はしないが、１２８ＫＢのストレージ容量を備え、ＳＭ２４００からパーティション・ユニットへの経路中にある。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２４１８は、読取り及び書込みをキャッシュするために使用される。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２４１８、Ｌ２キャッシュ、及びメモリのうちの１つ又は複数は、補助ストアである。
【0209】
少なくとも１つの実施例では、データ・キャッシュと共有メモリ機能性とを単一のメモリ・ブロックに組み合わせることは、両方のタイプのメモリ・アクセスについて改善された性能を提供する。少なくとも１つの実施例では、容量は、共有メモリが容量の半分を使用するように構成され、テクスチャ及びロード／ストア動作が残りの容量を使用することができる場合など、共有メモリを使用しないプログラムによってキャッシュとして使用されるか、又は使用可能である。少なくとも１つの実施例では、共有メモリ／Ｌ１キャッシュ２４１８内の統合は、共有メモリ／Ｌ１キャッシュ２４１８が、データをストリーミングするための高スループット管として機能しながら、同時に高帯域幅及び低レイテンシのアクセスを、頻繁に再使用されるデータに提供することを可能にする。少なくとも１つの実施例では、汎用並列算出のために構成されたとき、グラフィックス処理と比較してより簡単な構成が使用され得る。少なくとも１つの実施例では、固定機能ＧＰＵがバイパスされて、はるかに簡単なプログラミング・モデルを作成する。少なくとも１つの実施例では及び汎用並列算出構成では、ワーク分散ユニットは、スレッドのブロックをＤＰＣに直接割り当て、分散させる。少なくとも１つの実施例では、ブロック中のスレッドは、各スレッドが一意の結果を生成することを確実にするように、計算において一意のスレッドＩＤを使用して、同じプログラムを実行し、ＳＭ２４００を使用してプログラムを実行し、計算を実施し、共有メモリ／Ｌ１キャッシュ２４１８を使用してスレッド間で通信し、ＬＳＵ２４１４を使用して、共有メモリ／Ｌ１キャッシュ２４１８及びメモリ・パーティション・ユニットを通してグローバル・メモリを読み取り、書き込む。少なくとも１つの実施例では、汎用並列算出のために構成されたとき、ＳＭ２４００は、ＤＰＣ上で新しいワークを起動するためにスケジューラ・ユニット２４０４が使用することができるコマンドを書き込む。
【0210】
少なくとも１つの実施例では、ＰＰＵは、デスクトップ・コンピュータ、ラップトップ・コンピュータ、タブレット・コンピュータ、サーバ、スーパーコンピュータ、スマート・フォン（たとえば、ワイヤレス・ハンドヘルド・デバイス）、ＰＤＡ、デジタル・カメラ、車両、頭部装着型ディスプレイ、ハンドヘルド電子デバイスなどに含まれるか、又はそれらに結合される。少なくとも１つの実施例では、ＰＰＵは、単一の半導体基板上で具体化される。少なくとも１つの実施例では、ＰＰＵは、追加のＰＰＵ、メモリ、ＲＩＳＣ ＣＰＵ、ＭＭＵ、デジタル－アナログ変換器（「ＤＡＣ」：ｄｉｇｉｔａｌ－ｔｏ－ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）などの１つ又は複数の他のデバイスとともにＳｏＣ中に含まれる。
【0211】
少なくとも１つの実施例では、ＰＰＵは、１つ又は複数のメモリ・デバイスを含むグラフィックス・カード上に含まれ得る。少なくとも１つの実施例では、グラフィックス・カードは、デスクトップ・コンピュータのマザーボード上のＰＣＩｅスロットとインターフェースするように構成され得る。少なくとも１つの実施例では、ＰＰＵは、マザーボードのチップセット中に含まれる統合されたＧＰＵ（「ｉＧＰＵ」：ｉｎｔｅｇｒａｔｅｄ ＧＰＵ）であり得る。
【0212】
少なくとも１つの実施例では、図２４に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２４に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２４に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0213】
汎用コンピューティングのためのソフトウェア構築物
以下の図は、限定はしないが、少なくとも１つの実施例を実装するための例示的なソフトウェア構築物を記載する。
以下の図は、限定はしないが、少なくとも１つの実施例を実装するための例示的なソフトウェア構築物を記載する。
【0214】
図２５は、少なくとも１つの実施例による、プログラミング・プラットフォームのソフトウェア・スタックを示す。少なくとも１つの実施例では、プログラミング・プラットフォームは、算出タスクを加速するために、コンピューティング・システム上のハードウェアを活用するためのプラットフォームである。少なくとも１つの実施例では、プログラミング・プラットフォームは、ライブラリ、コンパイラ指令、及び／又はプログラミング言語への拡張を通して、ソフトウェア開発者にとってアクセス可能であり得る。少なくとも１つの実施例では、プログラミング・プラットフォームは、限定はしないが、ＣＵＤＡ、Ｒａｄｅｏｎオープン・コンピュート・プラットフォーム（「ＲＯＣｍ」：Ｒａｄｅｏｎ Ｏｐｅｎ Ｃｏｍｐｕｔｅ Ｐｌａｔｆｏｒｍ）、ＯｐｅｎＣＬ（ＯｐｅｎＣＬ（商標）はクロノス・グループ（Ｋｈｒｏｎｏｓ ｇｒｏｕｐ）によって開発される）、ＳＹＣＬ、又はＩｎｔｅｌ Ｏｎｅ ＡＰＩであり得る。
【0215】
少なくとも１つの実施例では、プログラミング・プラットフォームのソフトウェア・スタック２５００は、アプリケーション２５０１のための実行環境を提供する。少なくとも１つの実施例では、アプリケーション２５０１は、ソフトウェア・スタック２５００上で起動されることが可能な任意のコンピュータ・ソフトウェアを含み得る。少なくとも１つの実施例では、アプリケーション２５０１は、限定はしないが、人工知能（「ＡＩ」：ａｒｔｉｆｉｃｉａｌ ｉｎｔｅｌｌｉｇｅｎｃｅ）／機械学習（「ＭＬ」：ｍａｃｈｉｎｅ ｌｅａｒｎｉｎｇ）アプリケーション、高性能コンピューティング（「ＨＰＣ」）アプリケーション、仮想デスクトップ・インフラストラクチャ（「ＶＤＩ」：ｖｉｒｔｕａｌ ｄｅｓｋｔｏｐ ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）、又はデータ・センタ・ワークロードを含み得る。
【0216】
少なくとも１つの実施例では、アプリケーション２５０１及びソフトウェア・スタック２５００は、ハードウェア２５０７上で稼働する。少なくとも１つの実施例では、ハードウェア２５０７は、１つ又は複数のＧＰＵ、ＣＰＵ、ＦＰＧＡ、ＡＩエンジン、及び／又はプログラミング・プラットフォームをサポートする他のタイプのコンピュート・デバイスを含み得る。ＣＵＤＡの場合など、少なくとも１つの実施例では、ソフトウェア・スタック２５００は、ベンダー固有であり、（１つ又は複数の）特定のベンダーからのデバイスのみと互換性があり得る。ＯｐｅｎＣＬの場合など、少なくとも１つの実施例では、ソフトウェア・スタック２５００は、異なるベンダーからのデバイスで使用され得る。少なくとも１つの実施例では、ハードウェア２５０７は、アプリケーション・プログラミング・インターフェース（「ＡＰＩ」）コールを介して算出タスクを実施するためにアクセスされ得るもう１つのデバイスに接続されたホストを含む。少なくとも１つの実施例では、限定はしないが、ＣＰＵ（ただし、コンピュート・デバイスをも含み得る）及びそのメモリを含み得る、ハードウェア２５０７内のホストとは対照的に、ハードウェア２５０７内のデバイスは、限定はしないが、ＧＰＵ、ＦＰＧＡ、ＡＩエンジン、又は他のコンピュート・デバイス（ただし、ＣＰＵをも含み得る）及びそのメモリを含み得る。
【0217】
少なくとも１つの実施例では、プログラミング・プラットフォームのソフトウェア・スタック２５００は、限定はしないが、いくつかのライブラリ２５０３と、ランタイム２５０５と、デバイス・カーネル・ドライバ２５０６とを含む。少なくとも１つの実施例では、ライブラリ２５０３の各々は、コンピュータ・プログラムによって使用され、ソフトウェア開発中に活用され得る、データ及びプログラミング・コードを含み得る。少なくとも１つの実施例では、ライブラリ２５０３は、限定はしないが、事前に書かれたコード及びサブルーチン、クラス、値、タイプ仕様、構成データ、ドキュメンテーション、ヘルプ・データ、並びに／又はメッセージ・テンプレートを含み得る。少なくとも１つの実施例では、ライブラリ２５０３は、１つ又は複数のタイプのデバイス上での実行のために最適化される機能を含む。少なくとも１つの実施例では、ライブラリ２５０３は、限定はしないが、デバイス上で数学、深層学習、及び／又は他のタイプの動作を実施するための機能を含み得る。少なくとも１つの実施例では、ライブラリ２５０３は、ライブラリ２５０３において実装される機能を公開する、１つ又は複数のＡＰＩを含み得る、対応するＡＰＩ２５０２に関連する。
【0218】
少なくとも１つの実施例では、アプリケーション２５０１は、図３０～図３２と併せて以下でより詳細に説明されるように、実行可能コードにコンパイルされるソース・コードとして書かれる。少なくとも１つの実施例では、アプリケーション２５０１の実行可能コードは、少なくとも部分的に、ソフトウェア・スタック２５００によって提供される実行環境上で稼働し得る。少なくとも１つの実施例では、アプリケーション２５０１の実行中に、ホストとは対照的な、デバイス上で稼働する必要があるコードに達し得る。少なくとも１つの実施例では、そのような場合、デバイス上で必須のコードをロード及び起動するために、ランタイム２５０５がコールされ得る。少なくとも１つの実施例では、ランタイム２５０５は、アプリケーションＳ０１の実行をサポートすることが可能である、任意の技術的に実現可能なランタイム・システムを含み得る。
【0219】
少なくとも１つの実施例では、ランタイム２５０５は、（１つ又は複数の）ＡＰＩ２５０４として示されている、対応するＡＰＩに関連する、１つ又は複数のランタイム・ライブラリとして実装される。少なくとも１つの実施例では、そのようなランタイム・ライブラリのうちの１つ又は複数は、限定はしないが、とりわけ、メモリ管理、実行制御、デバイス管理、エラー対処、及び／又は同期のための機能を含み得る。少なくとも１つの実施例では、メモリ管理機能は、限定はしないが、デバイス・メモリを割り振り、割振り解除し、コピーし、並びにホスト・メモリとデバイス・メモリとの間でデータを転送するための機能を含み得る。少なくとも１つの実施例では、実行制御機能は、限定はしないが、デバイス上で機能（機能がホストからコール可能なグローバル機能であるとき、「カーネル」と呼ばれることがある）を起動し、デバイス上で実行されるべき所与の機能のためのランタイム・ライブラリによって維持されるバッファ中に属性値をセットするための機能を含み得る。
【0220】
少なくとも１つの実施例では、ランタイム・ライブラリ及び対応する（１つ又は複数の）ＡＰＩ２５０４は、任意の技術的に実現可能な様式で実装され得る。少なくとも１つの実施例では、ある（又は任意の数の）ＡＰＩは、デバイスのきめ細かい制御のための機能の低レベルのセットを公開し得るが、別の（又は任意の数の）ＡＰＩは、そのような機能のより高いレベルのセットを公開し得る。少なくとも１つの実施例では、高レベル・ランタイムＡＰＩは、低レベルＡＰＩの上に築かれ得る。少なくとも１つの実施例では、ランタイムＡＰＩのうちの１つ又は複数は、言語依存しないランタイムＡＰＩの上に階層化された言語固有ＡＰＩであり得る。
【0221】
少なくとも１つの実施例では、デバイス・カーネル・ドライバ２５０６は、基礎をなすデバイスとの通信を容易にするように構成される。少なくとも１つの実施例では、デバイス・カーネル・ドライバ２５０６は、（１つ又は複数の）ＡＰＩ２５０４などのＡＰＩ及び／又は他のソフトウェアが依拠する、低レベル機能性を提供し得る。少なくとも１つの実施例では、デバイス・カーネル・ドライバ２５０６は、ランタイムにおいて中間表現（「ＩＲ」：ｉｎｔｅｒｍｅｄｉａｔｅ ｒｅｐｒｅｓｅｎｔａｔｉｏｎ）コードをバイナリ・コードにコンパイルするように構成され得る。少なくとも１つの実施例では、ＣＵＤＡの場合、デバイス・カーネル・ドライバ２５０６は、ハードウェア固有でない並列スレッド実行（「ＰＴＸ」：Ｐａｒａｌｌｅｌ Ｔｈｒｅａｄ Ｅｘｅｃｕｔｉｏｎ）ＩＲコードを、（コンパイルされたバイナリ・コードのキャッシングを伴って）ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにコンパイルし得、これは、コードを「ファイナライズする」（ｆｉｎａｌｉｚｉｎｇ）と呼ばれることもある。少なくとも１つの実施例では、そうすることは、ファイナライズされたコードがターゲット・デバイス上で稼働することを許し得、これは、ソース・コードが最初にＰＴＸコードにコンパイルされたとき、存在していないことがある。代替的に、少なくとも１つの実施例では、デバイス・ソース・コードは、デバイス・カーネル・ドライバ２５０６がランタイムにおいてＩＲコードをコンパイルすることを必要とすることなしに、オフラインでバイナリ・コードにコンパイルされ得る。
【0222】
少なくとも１つの実施例では、図２５に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２５に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２５に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0223】
図２６は、少なくとも１つの実施例による、図２５のソフトウェア・スタック２５００のＣＵＤＡ実装形態を示す。少なくとも１つの実施例では、アプリケーション２６０１が起動され得るＣＵＤＡソフトウェア・スタック２６００は、ＣＵＤＡライブラリ２６０３と、ＣＵＤＡランタイム２６０５と、ＣＵＤＡドライバ２６０７と、デバイス・カーネル・ドライバ２６０８とを含む。少なくとも１つの実施例では、ＣＵＤＡソフトウェア・スタック２６００は、ハードウェア２６０９上で実行し、ハードウェア２６０９はＧＰＵを含み得、ＧＰＵは、ＣＵＤＡをサポートし、カリフォルニア州サンタクララのＮＶＩＤＩＡ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。
【0224】
少なくとも１つの実施例では、アプリケーション２６０１、ＣＵＤＡランタイム２６０５、及びデバイス・カーネル・ドライバ２６０８は、それぞれ、図２５と併せて上記で説明された、アプリケーション２５０１、ランタイム２５０５、及びデバイス・カーネル・ドライバ２５０６と同様の機能性を実施し得る。少なくとも１つの実施例では、ＣＵＤＡドライバ２６０７は、ＣＵＤＡドライバＡＰＩ２６０６を実装するライブラリ（ｌｉｂｃｕｄａ．ｓｏ）を含む。少なくとも１つの実施例では、ＣＵＤＡランタイム・ライブラリ（ｃｕｄａｒｔ）によって実装されるＣＵＤＡランタイムＡＰＩ２６０４と同様に、ＣＵＤＡドライバＡＰＩ２６０６は、限定はしないが、とりわけ、メモリ管理、実行制御、デバイス管理、エラー対処、同期、及び／又はグラフィックス相互運用性のための機能を公開し得る。少なくとも１つの実施例では、ＣＵＤＡドライバＡＰＩ２６０６は、ＣＵＤＡランタイムＡＰＩ２６０４が、暗黙的な初期化、（プロセスに類似する）コンテキスト管理、及び（動的にロードされたライブラリに類似する）モジュール管理を提供することによって、デバイス・コード管理を簡略化するという点で、ＣＵＤＡランタイムＡＰＩ２６０４とは異なる。少なくとも１つの実施例では、高レベルＣＵＤＡランタイムＡＰＩ２６０４とは対照的に、ＣＵＤＡドライバＡＰＩ２６０６は、特にコンテキスト及びモジュール・ローディングに関して、デバイスのよりきめ細かい制御を提供する低レベルＡＰＩである。少なくとも１つの実施例では、ＣＵＤＡドライバＡＰＩ２６０６は、ＣＵＤＡランタイムＡＰＩ２６０４によって公開されないコンテキスト管理のための機能を公開し得る。少なくとも１つの実施例では、ＣＵＤＡドライバＡＰＩ２６０６はまた、言語依存せず、たとえば、ＣＵＤＡランタイムＡＰＩ２６０４に加えて、ＯｐｅｎＣＬをサポートする。さらに、少なくとも１つの実施例では、ＣＵＤＡランタイム２６０５を含む開発ライブラリは、ユーザモードＣＵＤＡドライバ２６０７と（「ディスプレイ」ドライバと呼ばれることもある）カーネルモード・デバイス・ドライバ２６０８とを含むドライバ構成要素とは別個のものと見なされ得る。
【0225】
少なくとも１つの実施例では、ＣＵＤＡライブラリ２６０３は、限定はしないが、数学ライブラリ、深層学習ライブラリ、並列アルゴリズム・ライブラリ、及び／又は信号／画像／ビデオ処理ライブラリを含み得、それらをアプリケーション２６０１などの並列コンピューティング・アプリケーションが利用し得る。少なくとも１つの実施例では、ＣＵＤＡライブラリ２６０３は、とりわけ、線形代数演算を実施するための基本線形代数サブプログラム（「ＢＬＡＳ」：Ｂａｓｉｃ Ｌｉｎｅａｒ Ａｌｇｅｂｒａ Ｓｕｂｐｒｏｇｒａｍｓ）の実装であるｃｕＢＬＡＳライブラリ、高速フーリエ変換（「ＦＦＴ」：ｆａｓｔ Ｆｏｕｒｉｅｒ ｔｒａｎｓｆｏｒｍ）を算出するためのｃｕＦＦＴライブラリ、及び乱数を生成するためのｃｕＲＡＮＤライブラリなど、数学ライブラリを含み得る。少なくとも１つの実施例では、ＣＵＤＡライブラリ２６０３は、とりわけ、深層ニューラル・ネットワークのためのプリミティブのｃｕＤＮＮライブラリ及び高性能深層学習推論のためのＴｅｎｓｏｒＲＴプラットフォームなど、深層学習ライブラリを含み得る。
【0226】
少なくとも１つの実施例では、図２６に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２６に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２６に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0227】
図２７は、少なくとも１つの実施例による、図２５のソフトウェア・スタック２５００のＲＯＣｍ実装形態を示す。少なくとも１つの実施例では、アプリケーション２７０１が起動され得るＲＯＣｍソフトウェア・スタック２７００は、言語ランタイム２７０３と、システム・ランタイム２７０５と、サンク（ｔｈｕｎｋ）２７０７と、ＲＯＣｍカーネル・ドライバ２７０８とを含む。少なくとも１つの実施例では、ＲＯＣｍソフトウェア・スタック２７００は、ハードウェア２７０９上で実行し、ハードウェア２７０９はＧＰＵを含み得、ＧＰＵは、ＲＯＣｍをサポートし、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。
【0228】
少なくとも１つの実施例では、アプリケーション２７０１は、図２５と併せて上記で説明されたアプリケーション２５０１と同様の機能性を実施し得る。少なくとも１つの実施例では、さらに、言語ランタイム２７０３及びシステム・ランタイム２７０５は、図２５と併せて上記で説明されたランタイム２５０５と同様の機能性を実施し得る。少なくとも１つの実施例では、言語ランタイム２７０３とシステム・ランタイム２７０５とは、システム・ランタイム２７０５が、ＲＯＣｒシステム・ランタイムＡＰＩ２７０４を実装し、異種システム・アーキテクチャ（「ＨＳＡ」：Ｈｅｔｅｒｏｇｅｎｅｏｕｓ Ｓｙｓｔｅｍ Ａｒｃｈｉｔｅｃｔｕｒｅ）ランタイムＡＰＩを利用する、言語依存しないランタイムであるという点で、異なる。少なくとも１つの実施例では、ＨＳＡランタイムＡＰＩは、とりわけ、メモリ管理、カーネルの設計されたディスパッチを介した実行制御、エラー対処、システム及びエージェント情報、並びにランタイム初期化及び停止（ｓｈｕｔｄｏｗｎ）のための機能を含む、ＡＭＤ ＧＰＵにアクセスし、それと対話するためのインターフェースを公開する、シン（ｔｈｉｎ）・ユーザモードＡＰＩである。少なくとも１つの実施例では、システム・ランタイム２７０５とは対照的に、言語ランタイム２７０３は、ＲＯＣｒシステム・ランタイムＡＰＩ２７０４の上に階層化された言語固有ランタイムＡＰＩ２７０２の実装である。少なくとも１つの実施例では、言語ランタイムＡＰＩは、限定はしないが、とりわけ、ポータビリティのための異種コンピュート・インターフェース（「ＨＩＰ」）言語ランタイムＡＰＩ、異種コンピュート・コンパイラ（「ＨＣＣ」：Ｈｅｔｅｒｏｇｅｎｅｏｕｓ Ｃｏｍｐｕｔｅ Ｃｏｍｐｉｌｅｒ）言語ランタイムＡＰＩ、又はＯｐｅｎＣＬ ＡＰＩを含み得る。特にＨＩＰ言語は、機能的に同様のバージョンのＣＵＤＡ機構をもつＣ＋＋プログラミング言語の拡張であり、少なくとも１つの実施例では、ＨＩＰ言語ランタイムＡＰＩは、とりわけ、メモリ管理、実行制御、デバイス管理、エラー対処、及び同期のための機能など、図２６と併せて上記で説明されたＣＵＤＡランタイムＡＰＩ２６０４の機能と同様である機能を含む。
【0229】
少なくとも１つの実施例では、サンク（ＲＯＣｔ）２７０７は、基礎をなすＲＯＣｍドライバ２７０８と対話するために使用され得るインターフェース２７０６である。少なくとも１つの実施例では、ＲＯＣｍドライバ２７０８は、ＡＭＤＧＰＵドライバとＨＳＡカーネル・ドライバ（ａｍｄｋｆｄ）との組合せである、ＲＯＣｋドライバである。少なくとも１つの実施例では、ＡＭＤＧＰＵドライバは、図２５と併せて上記で説明されたデバイス・カーネル・ドライバ２５０６と同様の機能性を実施する、ＡＭＤによって開発されたＧＰＵのためのデバイス・カーネル・ドライバである。少なくとも１つの実施例では、ＨＳＡカーネル・ドライバは、異なるタイプのプロセッサがハードウェア特徴を介してより効果的にシステム・リソースを共有することを許すドライバである。
【0230】
少なくとも１つの実施例では、様々なライブラリ（図示せず）が、言語ランタイム２７０３より上にＲＯＣｍソフトウェア・スタック２７００中に含まれ、図２６と併せて上記で説明されたＣＵＤＡライブラリ２６０３に対する機能性の類似性を提供し得る。少なくとも１つの実施例では、様々なライブラリは、限定はしないが、とりわけ、ＣＵＤＡ ｃｕＢＬＡＳの機能と同様の機能を実装するｈｉｐＢＬＡＳライブラリ、ＣＵＤＡ ｃｕＦＦＴと同様であるＦＦＴを算出するためのｒｏｃＦＦＴライブラリなど、数学、深層学習、及び／又は他のライブラリを含み得る。
【0231】
少なくとも１つの実施例では、図２７に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２７に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２７に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0232】
図２８は、少なくとも１つの実施例による、図２５のソフトウェア・スタック２５００のＯｐｅｎＣＬ実装形態を示す。少なくとも１つの実施例では、アプリケーション２８０１が起動され得るＯｐｅｎＣＬソフトウェア・スタック２８００は、ＯｐｅｎＣＬフレームワーク２８１０と、ＯｐｅｎＣＬランタイム２８０６と、ドライバ２８０７とを含む。少なくとも１つの実施例では、ＯｐｅｎＣＬソフトウェア・スタック２８００は、ベンダー固有でないハードウェア２６０９上で実行する。少なくとも１つの実施例では、ＯｐｅｎＣＬは、異なるベンダーによって開発されたデバイスによってサポートされるので、そのようなベンダーからのハードウェアと相互動作するために、特定のＯｐｅｎＣＬドライバが必要とされ得る。
【0233】
少なくとも１つの実施例では、アプリケーション２８０１、ＯｐｅｎＣＬランタイム２８０６、デバイス・カーネル・ドライバ２８０７、及びハードウェア２８０８は、それぞれ、図２５と併せて上記で説明された、アプリケーション２５０１、ランタイム２５０５、デバイス・カーネル・ドライバ２５０６、及びハードウェア２５０７と同様の機能性を実施し得る。少なくとも１つの実施例では、アプリケーション２８０１は、デバイス上で実行されるべきであるコードをもつＯｐｅｎＣＬカーネル２８０２をさらに含む。
【0234】
少なくとも１つの実施例では、ＯｐｅｎＣＬは、ホストに接続されたデバイスをホストが制御することを可能にする「プラットフォーム」を定義する。少なくとも１つの実施例では、ＯｐｅｎＣＬフレームワークは、プラットフォームＡＰＩ２８０３及びランタイムＡＰＩ２８０５として示されている、プラットフォーム層ＡＰＩ及びランタイムＡＰＩを提供する。少なくとも１つの実施例では、ランタイムＡＰＩ２８０５は、デバイス上でのカーネルの実行を管理するためにコンテキストを使用する。少なくとも１つの実施例では、各識別されたデバイスは、それぞれのコンテキストに関連し得、ランタイムＡＰＩ２８０５は、それぞれのコンテキストを使用して、そのデバイスのために、とりわけ、コマンド・キュー、プログラム・オブジェクト、及びカーネル・オブジェクトを管理し、メモリ・オブジェクトを共有し得る。少なくとも１つの実施例では、プラットフォームＡＰＩ２８０３は、とりわけ、デバイスを選択及び初期化し、コマンド・キューを介してデバイスにワークをサブミットし、デバイスとの間でのデータ転送を可能にするために、デバイス・コンテキストが使用されることを許す機能を公開する。少なくとも１つの実施例では、さらに、ＯｐｅｎＣＬフレームワークは、とりわけ、数学関数とリレーショナル関数と画像処理関数とを含む、様々な組み込み関数（図示せず）を提供する。
【0235】
少なくとも１つの実施例では、コンパイラ２８０４も、ＯｐｅｎＣＬフレームワーク２８１０中に含まれる。少なくとも１つの実施例では、ソース・コードは、アプリケーションを実行するより前にオフラインでコンパイルされるか、又はアプリケーションの実行中にオンラインでコンパイルされ得る。ＣＵＤＡ及びＲＯＣｍとは対照的に、少なくとも１つの実施例におけるＯｐｅｎＣＬアプリケーションは、コンパイラ２８０４によってオンラインでコンパイルされ得、コンパイラ２８０４は、標準ポータブル中間表現（「ＳＰＩＲ－Ｖ」：Ｓｔａｎｄａｒｄ Ｐｏｒｔａｂｌｅ Ｉｎｔｅｒｍｅｄｉａｔｅ Ｒｅｐｒｅｓｅｎｔａｔｉｏｎ）コードなど、ソース・コード及び／又はＩＲコードをバイナリ・コードにコンパイルするために使用され得る、任意の数のコンパイラを表すために含まれる。代替的に、少なくとも１つの実施例では、ＯｐｅｎＣＬアプリケーションは、そのようなアプリケーションの実行より前に、オフラインでコンパイルされ得る。
【0236】
少なくとも１つの実施例では、図２８に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２８に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２８に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0237】
図２９は、少なくとも１つの実施例による、プログラミング・プラットフォームによってサポートされるソフトウェアを示す。少なくとも１つの実施例では、プログラミング・プラットフォーム２９０４は、アプリケーション２９００が依拠し得る、様々なプログラミング・モデル２９０３、ミドルウェア及び／又はライブラリ２９０２、並びにフレームワーク２９０１をサポートするように構成される。少なくとも１つの実施例では、アプリケーション２９００は、たとえば、ＭＸＮｅｔ、ＰｙＴｏｒｃｈ、又はＴｅｎｓｏｒＦｌｏｗなど、深層学習フレームワークを使用して実装される、ＡＩ／ＭＬアプリケーションであり得、これは、基礎をなすハードウェア上で加速コンピューティングを提供するために、ｃｕＤＮＮ、ＮＶＩＤＩＡ集合通信ライブラリ（「ＮＣＣＬ」）、及び／又はＮＶＩＤＡディベロッパー・データ・ローディング・ライブラリ（「ＤＡＬＩ(登録商標）」：ＮＶＩＤＡ Ｄｅｖｅｌｏｐｅｒ Ｄａｔａ Ｌｏａｄｉｎｇ Ｌｉｂｒａｒｙ）ＣＵＤＡライブラリなど、ライブラリに依拠し得る。
【0238】
少なくとも１つの実施例では、プログラミング・プラットフォーム２９０４は、それぞれ、図２６、図２７、及び図２８と併せて上記で説明された、ＣＵＤＡ、ＲＯＣｍ、又はＯｐｅｎＣＬプラットフォームのうちの１つであり得る。少なくとも１つの実施例では、プログラミング・プラットフォーム２９０４は、アルゴリズム及びデータ構造の表現を許す基礎をなすコンピューティング・システムの抽象化である、複数のプログラミング・モデル２９０３をサポートする。少なくとも１つの実施例では、プログラミング・モデル２９０３は、性能を改善するために、基礎をなすハードウェアの特徴を公開し得る。少なくとも１つの実施例では、プログラミング・モデル２９０３は、限定はしないが、ＣＵＤＡ、ＨＩＰ、ＯｐｅｎＣＬ、Ｃ＋＋加速超並列処理（「Ｃ＋＋ＡＭＰ」：Ｃ＋＋ Ａｃｃｅｌｅｒａｔｅｄ Ｍａｓｓｉｖｅ Ｐａｒａｌｌｅｌｉｓｍ）、オープン・マルチプロセシング（「ＯｐｅｎＭＰ」：Ｏｐｅｎ Ｍｕｌｔｉ－Ｐｒｏｃｅｓｓｉｎｇ）、オープン・アクセラレータ（「ＯｐｅｎＡＣＣ」：Ｏｐｅｎ Ａｃｃｅｌｅｒａｔｏｒｓ）、及び／又はＶｕｌｃａｎコンピュート（Ｖｕｌｃａｎ Ｃｏｍｐｕｔｅ）を含み得る。
【0239】
少なくとも１つの実施例では、ライブラリ及び／又はミドルウェア２９０２は、プログラミング・モデル２９０４の抽象化の実装を提供する。少なくとも１つの実施例では、そのようなライブラリは、コンピュータ・プログラムによって使用され、ソフトウェア開発中に活用され得る、データ及びプログラミング・コードを含む。少なくとも１つの実施例では、そのようなミドルウェアは、プログラミング・プラットフォーム２９０４から利用可能なソフトウェア以外にアプリケーションにサービスを提供するソフトウェアを含む。少なくとも１つの実施例では、ライブラリ及び／又はミドルウェア２９０２は、限定はしないが、ｃｕＢＬＡＳ、ｃｕＦＦＴ、ｃｕＲＡＮＤ、及び他のＣＵＤＡライブラリ、又は、ｒｏｃＢＬＡＳ、ｒｏｃＦＦＴ、ｒｏｃＲＡＮＤ、及び他のＲＯＣｍライブラリを含み得る。さらに、少なくとも１つの実施例では、ライブラリ及び／又はミドルウェア２９０２は、ＧＰＵのための通信ルーチンを提供するＮＣＣＬ及びＲＯＣｍ通信集合ライブラリ（「ＲＣＣＬ」：ＲＯＣｍ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｃｏｌｌｅｃｔｉｖｅｓ Ｌｉｂｒａｒｙ）のライブラリ、深層学習加速のためのＭＩＯｐｅｎライブラリ、並びに／又は、線形代数、行列及びベクトル演算、幾何学的変換、数値ソルバー、及び関係するアルゴリズムのための固有（Ｅｉｇｅｎ）ライブラリを含み得る。
【0240】
少なくとも１つの実施例では、アプリケーション・フレームワーク２９０１は、ライブラリ及び／又はミドルウェア２９０２に依存する。少なくとも１つの実施例では、アプリケーション・フレームワーク２９０１の各々は、アプリケーション・ソフトウェアの標準構造を実装するために使用されるソフトウェア・フレームワークである。少なくとも１つの実施例では、上記で説明されたＡＩ／ＭＬ実例に戻ると、ＡＩ／ＭＬアプリケーションは、Ｃａｆｆｅ、Ｃａｆｆｅ２、ＴｅｎｓｏｒＦｌｏｗ、Ｋｅｒａｓ、ＰｙＴｏｒｃｈ、又はＭｘＮｅｔ深層学習フレームワークなど、フレームワークを使用して実装され得る。
【0241】
少なくとも１つの実施例では、図２９に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２９に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図２９に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0242】
図３０は、少なくとも１つの実施例による、図２５～図２８のプログラミング・プラットフォームのうちの１つの上で実行するためのコードをコンパイルすることを示す。少なくとも１つの実施例では、コンパイラ３００１は、ホスト・コード並びにデバイス・コードの両方を含むソース・コード３０００を受信する。少なくとも１つの実施例では、コンパイラ３００１は、ソース・コード３０００を、ホスト上での実行のためのホスト実行可能コード３００２及びデバイス上での実行のためのデバイス実行可能コード３００３にコンバートするように構成される。少なくとも１つの実施例では、ソース・コード３０００は、アプリケーションの実行より前にオフラインでコンパイルされるか、又はアプリケーションの実行中にオンラインでコンパイルされるかのいずれかであり得る。
【0243】
少なくとも１つの実施例では、ソース・コード３０００は、Ｃ＋＋、Ｃ、Ｆｏｒｔｒａｎなど、コンパイラ３００１によってサポートされる任意のプログラミング言語のコードを含み得る。少なくとも１つの実施例では、ソース・コード３０００は、ホスト・コードとデバイス・コードとの混合物を有する単一ソース・ファイル中に含まれ得、その中にデバイス・コードのロケーションが示されている。少なくとも１つの実施例では、単一ソース・ファイルは、ＣＵＤＡコードを含む．ｃｕファイル、又はＨＩＰコードを含む．ｈｉｐ．ｃｐｐファイルであり得る。代替的に、少なくとも１つの実施例では、ソース・コード３０００は、その中でホスト・コードとデバイス・コードとが分離される単一ソース・ファイルではなく、複数のソース・コード・ファイルを含み得る。
【0244】
少なくとも１つの実施例では、コンパイラ３００１は、ソース・コード３０００を、ホスト上での実行のためのホスト実行可能コード３００２及びデバイス上での実行のためのデバイス実行可能コード３００３にコンパイルするように構成される。少なくとも１つの実施例では、コンパイラ３００１は、ソース・コード３０００を抽象システム・ツリー（ＡＳＴ：ａｂｓｔｒａｃｔ ｓｙｓｔｅｍ ｔｒｅｅ）に構文解析することと、最適化を実施することと、実行可能コードを生成することとを含む、動作を実施する。ソース・コード３０００が単一ソース・ファイルを含む、少なくとも１つの実施例では、コンパイラ３００１は、図３１に関して以下でより詳細に説明されるように、そのような単一ソース・ファイル中でデバイス・コードをホスト・コードから分離し、デバイス・コード及びホスト・コードを、それぞれ、デバイス実行可能コード３００３及びホスト実行可能コード３００２にコンパイルし、デバイス実行可能コード３００３とホスト実行可能コード３００２とを単一のファイルにおいて互いにリンクし得る。
【0245】
少なくとも１つの実施例では、ホスト実行可能コード３００２及びデバイス実行可能コード３００３は、バイナリ・コード及び／又はＩＲコードなど、任意の好適なフォーマットのものであり得る。少なくとも１つの実施例では、ＣＵＤＡの場合、ホスト実行可能コード３００２は、ネイティブ・オブジェクト・コードを含み得、デバイス実行可能コード３００３は、ＰＴＸ中間表現のコードを含み得る。少なくとも１つの実施例では、ＲＯＣｍの場合、ホスト実行可能コード３００２とデバイス実行可能コード３００３の両方は、ターゲット・バイナリ・コードを含み得る。
【0246】
少なくとも１つの実施例では、図３０に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３０に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３０に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0247】
図３１は、少なくとも１つの実施例による、図２５～図２８のプログラミング・プラットフォームのうちの１つの上で実行するためのコードをコンパイルすることのより詳細な図である。少なくとも１つの実施例では、コンパイラ３１０１は、ソース・コード３１００を受信し、ソース・コード３１００をコンパイルし、実行可能ファイル３１１０を出力するように構成される。少なくとも１つの実施例では、ソース・コード３１００は、ホスト・コードとデバイス・コードの両方を含む、．ｃｕファイル、．ｈｉｐ．ｃｐｐファイル、又は別のフォーマットのファイルなど、単一ソース・ファイルである。少なくとも１つの実施例では、コンパイラ３１０１は、限定はしないが、．ｃｕファイル中のＣＵＤＡコードをコンパイルするためのＮＶＩＤＩＡ ＣＵＤＡコンパイラ（「ＮＶＣＣ」：ＮＶＩＤＩＡ ＣＵＤＡ ｃｏｍｐｉｌｅｒ）、又は．ｈｉｐ．ｃｐｐファイル中のＨＩＰコードをコンパイルするためのＨＣＣコンパイラであり得る。
【0248】
少なくとも１つの実施例では、コンパイラ３１０１は、コンパイラ・フロント・エンド３１０２と、ホスト・コンパイラ３１０５と、デバイス・コンパイラ３１０６と、リンカ３１０９とを含む。少なくとも１つの実施例では、コンパイラ・フロント・エンド３１０２は、ソース・コード３１００中でデバイス・コード３１０４をホスト・コード３１０３から分離するように構成される。少なくとも１つの実施例では、デバイス・コード３１０４は、デバイス・コンパイラ３１０６によってデバイス実行可能コード３１０８にコンパイルされ、デバイス実行可能コード３１０８は、説明されたように、バイナリ・コード又はＩＲコードを含み得る。少なくとも１つの実施例では、別個に、ホスト・コード３１０３は、ホスト・コンパイラ３１０５によってホスト実行可能コード３１０７にコンパイルされる。少なくとも１つの実施例では、ＮＶＣＣの場合、ホスト・コンパイラ３１０５は、限定はしないが、ネイティブ・オブジェクト・コードを出力する汎用Ｃ／Ｃ＋＋コンパイラであり得るが、デバイス・コンパイラ３１０６は、限定はしないが、ＬＬＶＭコンパイラ・インフラストラクチャをフォークし、ＰＴＸコード又はバイナリ・コードを出力する、低レベル仮想機械（「ＬＬＶＭ」：Ｌｏｗ Ｌｅｖｅｌ Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ）ベースのコンパイラであり得る。少なくとも１つの実施例では、ＨＣＣの場合、ホスト・コンパイラ３１０５とデバイス・コンパイラ３１０６の両方は、限定はしないが、ターゲット・バイナリ・コードを出力するＬＬＶＭベースのコンパイラであり得る。
【0249】
少なくとも１つの実施例では、ソース・コード３１００をホスト実行可能コード３１０７及びデバイス実行可能コード３１０８にコンパイルした後に、リンカ３１０９は、ホスト実行可能コード３１０７とデバイス実行可能コード３１０８とを実行可能ファイル３１１０において互いにリンクする。少なくとも１つの実施例では、ホストのためのネイティブ・オブジェクト・コードと、デバイスのためのＰＴＸ又はバイナリ・コードとは、オブジェクト・コードを記憶するために使用されるコンテナ・フォーマットである、実行可能及びリンク可能フォーマット（「ＥＬＦ」：Ｅｘｅｃｕｔａｂｌｅ ａｎｄ Ｌｉｎｋａｂｌｅ Ｆｏｒｍａｔ）ファイルにおいて互いにリンクされ得る。
【0250】
少なくとも１つの実施例では、図３１に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３１に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３１に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0251】
図３２は、少なくとも１つの実施例による、ソース・コードをコンパイルするより前にソース・コードをトランスレートすることを示す。少なくとも１つの実施例では、ソース・コード３２００は、トランスレーション・ツール３２０１を通して渡され、トランスレーション・ツール３２０１は、ソース・コード３２００を、トランスレートされたソース・コード３２０２にトランスレートする。少なくとも１つの実施例では、コンパイラ３２０３は、図３０と併せて上記で説明されたように、ホスト実行可能コード３００２及びデバイス実行可能３００３へのコンパイラ３００１によるソース・コード３０００のコンパイルと同様であるプロセスにおいて、トランスレートされたソース・コード３２０２をホスト実行可能コード３２０４及びデバイス実行可能コード３２０５にコンパイルするために使用される。
【0252】
少なくとも１つの実施例では、トランスレーション・ツール３２０１によって実施されるトランスレーションは、稼働することが最初に意図された環境とは異なる環境における実行のためにソース３２００を移植するために使用される。少なくとも１つの実施例では、トランスレーション・ツール３２０１は、限定はしないが、ＣＵＤＡプラットフォームを対象とするＣＵＤＡコードを、ＲＯＣｍプラットフォーム上でコンパイル及び実行され得るＨＩＰコードに「ｈｉｐｉｆｙ」するために使用される、ＨＩＰトランスレータを含み得る。少なくとも１つの実施例では、ソース・コード３２００のトランスレーションは、図３３Ａ～図３４と併せて以下でより詳細に説明されるように、ソース・コード３２００を構文解析することと、あるプログラミング・モデル（たとえば、ＣＵＤＡ）によって提供される（１つ又は複数の）ＡＰＩへのコールを、別のプログラミング・モデル（たとえば、ＨＩＰ）によって提供される（１つ又は複数の）ＡＰＩへの対応するコールにコンバートすることとを含み得る。少なくとも１つの実施例では、ＣＵＤＡコードをｈｉｐｉｆｙすることの実例に戻ると、ＣＵＤＡランタイムＡＰＩ、ＣＵＤＡドライバＡＰＩ、及び／又はＣＵＤＡライブラリへのコールは、対応するＨＩＰ ＡＰＩコールにコンバートされ得る。少なくとも１つの実施例では、トランスレーション・ツール３２０１によって実施される自動トランスレーションは、時々、不完全であり、ソース・コード３２００を完全に移植するために追加の手動の労力を必要とし得る。
【0253】
少なくとも１つの実施例では、図３２に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３２に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３２に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0254】
汎用コンピューティングのためのＧＰＵを構成すること
以下の図は、限定はしないが、少なくとも１つの実施例による、コンピュート・ソース・コードをコンパイル及び実行するための例示的なアーキテクチャを記載する。
以下の図は、限定はしないが、少なくとも１つの実施例による、コンピュート・ソース・コードをコンパイル及び実行するための例示的なアーキテクチャを記載する。
【0255】
図３３Ａは、少なくとも１つの実施例による、異なるタイプの処理ユニットを使用してＣＵＤＡソース・コード３３１０をコンパイル及び実行するように構成されたシステム３３Ａ００を示す。少なくとも１つの実施例では、システム３３Ａ００は、限定はしないが、ＣＵＤＡソース・コード３３１０と、ＣＵＤＡコンパイラ３３５０と、ホスト実行可能コード３３７０（１）と、ホスト実行可能コード３３７０（２）と、ＣＵＤＡデバイス実行可能コード３３８４と、ＣＰＵ３３９０と、ＣＵＤＡ対応ＧＰＵ３３９４と、ＧＰＵ３３９２と、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０と、ＨＩＰソース・コード３３３０と、ＨＩＰコンパイラ・ドライバ３３４０と、ＨＣＣ３３６０と、ＨＣＣデバイス実行可能コード３３８２とを含む。
【0256】
少なくとも１つの実施例では、ＣＵＤＡソース・コード３３１０は、ＣＵＤＡプログラミング言語の人間が読み取れるコードの集合である。少なくとも１つの実施例では、ＣＵＤＡコードは、ＣＵＤＡプログラミング言語の人間が読み取れるコードである。少なくとも１つの実施例では、ＣＵＤＡプログラミング言語は、限定はしないが、デバイス・コードを定義し、デバイス・コードとホスト・コードとを区別するための機構を含む、Ｃ＋＋プログラミング言語の拡張である。少なくとも１つの実施例では、デバイス・コードは、コンパイルの後にデバイス上で並列に実行可能であるソース・コードである。少なくとも１つの実施例では、デバイスは、ＣＵＤＡ対応ＧＰＵ３３９０、ＧＰＵ３３１９２、又は別のＧＰＧＰＵなど、並列命令処理のために最適化されるプロセッサであり得る。少なくとも１つの実施例では、ホスト・コードは、コンパイルの後にホスト上で実行可能であるソース・コードである。少なくとも１つの実施例では、ホストは、ＣＰＵ３３９０など、連続命令処理のために最適化されるプロセッサである。
【0257】
少なくとも１つの実施例では、ＣＵＤＡソース・コード３３１０は、限定はしないが、（ゼロを含む）任意の数のグローバル機能３３１２と、（ゼロを含む）任意の数のデバイス機能３３１４と、（ゼロを含む）任意の数のホスト機能３３１６と、（ゼロを含む）任意の数のホスト／デバイス機能３３１８とを含む。少なくとも１つの実施例では、グローバル機能３３１２と、デバイス機能３３１４と、ホスト機能３３１６と、ホスト／デバイス機能３３１８とは、ＣＵＤＡソース・コード３３１０中で混合され得る。少なくとも１つの実施例では、グローバル機能３３１２の各々は、デバイス上で実行可能であり、ホストからコール可能である。少なくとも１つの実施例では、グローバル機能３３１２のうちの１つ又は複数は、したがって、デバイスへのエントリ・ポイントとして働き得る。少なくとも１つの実施例では、グローバル機能３３１２の各々はカーネルである。少なくとも１つの実施例では、及び動的並列処理として知られる技法では、グローバル機能３３１２のうちの１つ又は複数は、カーネルを定義し、カーネルは、デバイス上で実行可能であり、そのようなデバイスからコール可能である。少なくとも１つの実施例では、カーネルは、実行中にデバイス上のＮ（ここで、Ｎは任意の正の整数である）個の異なるスレッドによって並列にＮ回実行される。
【0258】
少なくとも１つの実施例では、デバイス機能３３１４の各々は、デバイス上で実行され、そのようなデバイスからのみコール可能である。少なくとも１つの実施例では、ホスト機能３３１６の各々は、ホスト上で実行され、そのようなホストからのみコール可能である。少なくとも１つの実施例では、ホスト／デバイス機能３３１６の各々は、ホスト上で実行可能であり、そのようなホストからのみコール可能であるホスト・バージョンの機能と、デバイス上で実行可能であり、そのようなデバイスからのみコール可能であるデバイス・バージョンの機能の両方を定義する。
【0259】
少なくとも１つの実施例では、ＣＵＤＡソース・コード３３１０は、限定はしないが、ＣＵＤＡランタイムＡＰＩ３３０２を介して定義される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＣＵＤＡランタイムＡＰＩ３３０２は、限定はしないが、デバイス・メモリを割り振り、割振り解除し、ホスト・メモリとデバイス・メモリとの間でデータを転送し、複数のデバイスをもつシステムを管理するなどのためにホスト上で実行する、任意の数の機能を含み得る。少なくとも１つの実施例では、ＣＵＤＡソース・コード３３１０は、任意の数の他のＣＵＤＡ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＣＵＤＡ ＡＰＩは、ＣＵＤＡコードによる使用のために設計される任意のＡＰＩであり得る。少なくとも１つの実施例では、ＣＵＤＡ ＡＰＩは、限定はしないが、ＣＵＤＡランタイムＡＰＩ３３０２、ＣＵＤＡドライバＡＰＩ、任意の数のＣＵＤＡライブラリのためのＡＰＩなどを含む。少なくとも１つの実施例では、及びＣＵＤＡランタイムＡＰＩ３３０２に対して、ＣＵＤＡドライバＡＰＩは、より低いレベルのＡＰＩであるが、デバイスのよりきめ細かい制御を提供する。少なくとも１つの実施例では、ＣＵＤＡライブラリの実例は、限定はしないが、ｃｕＢＬＡＳ、ｃｕＦＦＴ、ｃｕＲＡＮＤ、ｃｕＤＮＮなどを含む。
【0260】
少なくとも１つの実施例では、ＣＵＤＡコンパイラ３３５０は、ホスト実行可能コード３３７０（１）及びＣＵＤＡデバイス実行可能コード３３８４を生成するために、入力ＣＵＤＡコード（たとえば、ＣＵＤＡソース・コード３３１０）をコンパイルする。少なくとも１つの実施例では、ＣＵＤＡコンパイラ３３５０はＮＶＣＣである。少なくとも１つの実施例では、ホスト実行可能コード３３７０（１）は、ＣＰＵ３３９０上で実行可能である、入力ソース・コード中に含まれるホスト・コードのコンパイルされたバージョンである。少なくとも１つの実施例では、ＣＰＵ３３９０は、連続命令処理のために最適化される任意のプロセッサであり得る。
【0261】
少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３３８４は、ＣＵＤＡ対応ＧＰＵ３３９４上で実行可能である、入力ソース・コード中に含まれるデバイス・コードのコンパイルされたバージョンである。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３３８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３３８４は、限定はしないが、ＰＴＸコードなどのＩＲコードを含み、これは、デバイス・ドライバによって、特定のターゲット・デバイス（たとえば、ＣＵＤＡ対応ＧＰＵ３３９４）のためのバイナリ・コードに、ランタイムにおいてさらにコンパイルされる。少なくとも１つの実施例では、ＣＵＤＡ対応ＧＰＵ３３９４は、並列命令処理のために最適化され、ＣＵＤＡをサポートする、任意のプロセッサであり得る。少なくとも１つの実施例では、ＣＵＤＡ対応ＧＰＵ３３９４は、カリフォルニア州サンタクララのＮＶＩＤＩＡ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。
【0262】
少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０は、ＣＵＤＡソース・コード３３１０を機能的に同様のＨＩＰソース・コード３３３０にトランスレートするように構成される。少なくとも１つの実施例では、ＨＩＰソース・コード３３３０は、ＨＩＰプログラミング言語の人間が読み取れるコードの集合である。少なくとも１つの実施例では、ＨＩＰコードは、ＨＩＰプログラミング言語の人間が読み取れるコードである。少なくとも１つの実施例では、ＨＩＰプログラミング言語は、限定はしないが、デバイス・コードを定義し、デバイス・コードとホスト・コードとを区別するための、機能的に同様のバージョンのＣＵＤＡ機構を含む、Ｃ＋＋プログラミング言語の拡張である。少なくとも１つの実施例では、ＨＩＰプログラミング言語は、ＣＵＤＡプログラミング言語の機能性のサブセットを含み得る。少なくとも１つの実施例では、たとえば、ＨＩＰプログラミング言語は、限定はしないが、グローバル機能３３１２を定義するための（１つ又は複数の）機構を含むが、そのようなＨＩＰプログラミング言語は、動的並列処理のサポートがないことがあり、したがって、ＨＩＰコードにおいて定義されたグローバル機能３３１２は、ホストからのみコール可能であり得る。
【0263】
少なくとも１つの実施例では、ＨＩＰソース・コード３３３０は、限定はしないが、（ゼロを含む）任意の数のグローバル機能３３１２と、（ゼロを含む）任意の数のデバイス機能３３１４と、（ゼロを含む）任意の数のホスト機能３３１６と、（ゼロを含む）任意の数のホスト／デバイス機能３３１８とを含む。少なくとも１つの実施例では、ＨＩＰソース・コード３３３０は、ＨＩＰランタイムＡＰＩ３３３２において指定される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＨＩＰランタイムＡＰＩ３３３２は、限定はしないが、ＣＵＤＡランタイムＡＰＩ３３０２中に含まれる機能のサブセットの機能的に同様のバージョンを含む。少なくとも１つの実施例では、ＨＩＰソース・コード３３３０は、任意の数の他のＨＩＰ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含み得る。少なくとも１つの実施例では、ＨＩＰ ＡＰＩは、ＨＩＰコード及び／又はＲＯＣｍによる使用のために設計される任意のＡＰＩであり得る。少なくとも１つの実施例では、ＨＩＰ ＡＰＩは、限定はしないが、ＨＩＰランタイムＡＰＩ３３３２、ＨＩＰドライバＡＰＩ、任意の数のＨＩＰライブラリのためのＡＰＩ、任意の数のＲＯＣｍライブラリのためのＡＰＩなどを含む。
【0264】
少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０は、ＣＵＤＡコード中の各カーネル・コールを、ＣＵＤＡシンタックスからＨＩＰシンタックスにコンバートし、ＣＵＤＡコード中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。少なくとも１つの実施例では、ＣＵＤＡコールは、ＣＵＤＡ ＡＰＩにおいて指定された機能へのコールであり、ＨＩＰコールは、ＨＩＰ ＡＰＩにおいて指定された機能へのコールである。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０は、ＣＵＤＡランタイムＡＰＩ３３０２において指定された機能への任意の数のコールを、ＨＩＰランタイムＡＰＩ３３３２において指定された機能への任意の数のコールにコンバートする。
【0265】
少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０は、テキスト・ベースのトランスレーション・プロセスを実行するｈｉｐｉｆｙ－ｐｅｒｌとして知られるツールである。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０は、ｈｉｐｉｆｙ－ｃｌａｎｇとして知られるツールであり、これは、ｈｉｐｉｆｙ－ｐｅｒｌに対して、ｃｌａｎｇ（コンパイラ・フロント・エンド）を使用してＣＵＤＡコードを構文解析することと、次いで、得られたシンボルをトランスレートすることとを伴う、より複雑でよりロバストなトランスレーション・プロセスを実行する。少なくとも１つの実施例では、ＣＵＤＡコードをＨＩＰコードに適切にコンバートすることは、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０によって実施される修正に加えて、修正（たとえば、手動の編集）を必要とし得る。
【0266】
少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３３４０は、ターゲット・デバイス３３４６を決定し、次いで、ターゲット・デバイス３３４６と互換性があるコンパイラを、ＨＩＰソース・コード３３３０をコンパイルするように構成する、フロント・エンドである。少なくとも１つの実施例では、ターゲット・デバイス３３４６は、並列命令処理のために最適化されるプロセッサである。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３３４０は、任意の技術的に実現可能な様式でターゲット・デバイス３３４６を決定し得る。
【0267】
少なくとも１つの実施例では、ターゲット・デバイス３３４６が、ＣＵＤＡ（たとえば、ＣＵＤＡ対応ＧＰＵ３３９４）と互換性がある場合、ＨＩＰコンパイラ・ドライバ３３４０は、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３３４２を生成する。少なくとも１つの実施例では、及び図３３Ｂと併せてより詳細に説明されるように、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３３４２は、限定はしないが、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ及びＣＵＤＡランタイム・ライブラリを使用してＨＩＰソース・コード３３３０をコンパイルするようにＣＵＤＡコンパイラ３３５０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＮＶＣＣコンパイル・コマンド３３４２に応答して、ＣＵＤＡコンパイラ３３５０は、ホスト実行可能コード３３７０（１）及びＣＵＤＡデバイス実行可能コード３３８４を生成する。
【0268】
少なくとも１つの実施例では、ターゲット・デバイス３３４６が、ＣＵＤＡと互換性がない場合、ＨＩＰコンパイラ・ドライバ３３４０は、ＨＩＰ／ＨＣＣコンパイル・コマンド３３４４を生成する。少なくとも１つの実施例では、及び図３３Ｃと併せてより詳細に説明されるように、ＨＩＰ／ＨＣＣコンパイル・コマンド３３４４は、限定はしないが、ＨＣＣヘッダ及びＨＩＰ／ＨＣＣランタイム・ライブラリを使用してＨＩＰソース・コード３３３０をコンパイルするようにＨＣＣ３３６０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＨＣＣコンパイル・コマンド３３４４に応答して、ＨＣＣ３３６０は、ホスト実行可能コード３３７０（２）及びＨＣＣデバイス実行可能コード３３８２を生成する。少なくとも１つの実施例では、ＨＣＣデバイス実行可能コード３３８２は、ＧＰＵ３３９２上で実行可能である、ＨＩＰソース・コード３３３０中に含まれるデバイス・コードのコンパイルされたバージョンである。少なくとも１つの実施例では、ＧＰＵ３３９２は、並列命令処理のために最適化され、ＣＵＤＡと互換性がなく、ＨＣＣと互換性がある、任意のプロセッサであり得る。少なくとも１つの実施例では、ＧＰＵ３３９２は、カリフォルニア州サンタクララのＡＭＤ Ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＧＰＵ３３９２は、ＣＵＤＡ非対応ＧＰＵ３３９２である。
【0269】
単に説明目的のために、ＣＰＵ３３９０及び異なるデバイス上での実行のためにＣＵＤＡソース・コード３３１０をコンパイルするために少なくとも１つの実施例において実装され得る３つの異なるフローが、図３３Ａに図示されている。少なくとも１つの実施例では、直接的ＣＵＤＡフローが、ＣＵＤＡソース・コード３３１０をＨＩＰソース・コード３３３０にトランスレートすることなしに、ＣＰＵ３３９０及びＣＵＤＡ対応ＧＰＵ３３９４上での実行のためにＣＵＤＡソース・コード３３１０をコンパイルする。少なくとも１つの実施例では、間接的ＣＵＤＡフローが、ＣＵＤＡソース・コード３３１０をＨＩＰソース・コード３３３０にトランスレートし、次いで、ＣＰＵ３３９０及びＣＵＤＡ対応ＧＰＵ３３９４上での実行のためにＨＩＰソース・コード３３３０をコンパイルする。少なくとも１つの実施例では、ＣＵＤＡ／ＨＣＣフローが、ＣＵＤＡソース・コード３３１０をＨＩＰソース・コード３３３０にトランスレートし、次いで、ＣＰＵ３３９０及びＧＰＵ３３９２上での実行のためにＨＩＰソース・コード３３３０をコンパイルする。
【0270】
少なくとも１つの実施例において実装され得る直接的ＣＵＤＡフローは、破線及びＡ１～Ａ３とアノテーション付けされた一連のバブルを介して図示されている。少なくとも１つの実施例では、及びＡ１とアノテーション付けされたバブルで図示されているように、ＣＵＤＡコンパイラ３３５０は、ＣＵＤＡソース・コード３３１０と、ＣＵＤＡソース・コード３３１０をコンパイルするようにＣＵＤＡコンパイラ３３５０を構成するＣＵＤＡコンパイル・コマンド３３４８とを受信する。少なくとも１つの実施例では、直接的ＣＵＤＡフローにおいて使用されるＣＵＤＡソース・コード３３１０は、Ｃ＋＋以外のプログラミング言語（たとえば、Ｃ、Ｆｏｒｔｒａｎ、Ｐｙｔｈｏｎ、Ｊａｖａなど）に基づくＣＵＤＡプログラミング言語で書かれる。少なくとも１つの実施例では、及びＣＵＤＡコンパイル・コマンド３３４８に応答して、ＣＵＤＡコンパイラ３３５０は、ホスト実行可能コード３３７０（１）及びＣＵＤＡデバイス実行可能コード３３８４を生成する（Ａ２とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及びＡ３とアノテーション付けされたバブルで図示されているように、ホスト実行可能コード３３７０（１）及びＣＵＤＡデバイス実行可能コード３３８４は、それぞれ、ＣＰＵ３３９０及びＣＵＤＡ対応ＧＰＵ３３９４上で実行され得る。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３３８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３３８４は、限定はしないが、ＰＴＸコードを含み、ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにさらにコンパイルされる。
【0271】
少なくとも１つの実施例において実装され得る間接的ＣＵＤＡフローは、点線及びＢ１～Ｂ６とアノテーション付けされた一連のバブルを介して図示されている。少なくとも１つの実施例では、及びＢ１とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０は、ＣＵＤＡソース・コード３３１０を受信する。少なくとも１つの実施例では、及びＢ２とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０は、ＣＵＤＡソース・コード３３１０をＨＩＰソース・コード３３３０にトランスレートする。少なくとも１つの実施例では、及びＢ３とアノテーション付けされたバブルで図示されているように、ＨＩＰコンパイラ・ドライバ３３４０は、ＨＩＰソース・コード３３３０を受信し、ターゲット・デバイス３３４６がＣＵＤＡ対応であると決定する。
【0272】
少なくとも１つの実施例では、及びＢ４とアノテーション付けされたバブルで図示されているように、ＨＩＰコンパイラ・ドライバ３３４０は、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３３４２を生成し、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３３４２とＨＩＰソース・コード３３３０の両方をＣＵＤＡコンパイラ３３５０に送信する。少なくとも１つの実施例では、及び図３３Ｂと併せてより詳細に説明されるように、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３３４２は、限定はしないが、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ及びＣＵＤＡランタイム・ライブラリを使用してＨＩＰソース・コード３３３０をコンパイルするようにＣＵＤＡコンパイラ３３５０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＮＶＣＣコンパイル・コマンド３３４２に応答して、ＣＵＤＡコンパイラ３３５０は、ホスト実行可能コード３３７０（１）及びＣＵＤＡデバイス実行可能コード３３８４を生成する（Ｂ５とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及びＢ６とアノテーション付けされたバブルで図示されているように、ホスト実行可能コード３３７０（１）及びＣＵＤＡデバイス実行可能コード３３８４は、それぞれ、ＣＰＵ３３９０及びＣＵＤＡ対応ＧＰＵ３３９４上で実行され得る。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３３８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３３８４は、限定はしないが、ＰＴＸコードを含み、ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにさらにコンパイルされる。
【0273】
少なくとも１つの実施例において実装され得るＣＵＤＡ／ＨＣＣフローは、実線及びＣ１～Ｃ６とアノテーション付けされた一連のバブルを介して図示されている。少なくとも１つの実施例では、及びＣ１とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０は、ＣＵＤＡソース・コード３３１０を受信する。少なくとも１つの実施例では、及びＣ２とアノテーション付けされたバブルで図示されているように、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０は、ＣＵＤＡソース・コード３３１０をＨＩＰソース・コード３３３０にトランスレートする。少なくとも１つの実施例では、及びＣ３とアノテーション付けされたバブルで図示されているように、ＨＩＰコンパイラ・ドライバ３３４０は、ＨＩＰソース・コード３３３０を受信し、ターゲット・デバイス３３４６がＣＵＤＡ対応でないと決定する。
【0274】
少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３３４０は、ＨＩＰ／ＨＣＣコンパイル・コマンド３３４４を生成し、ＨＩＰ／ＨＣＣコンパイル・コマンド３３４４とＨＩＰソース・コード３３３０の両方をＨＣＣ３３６０に送信する（Ｃ４とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及び図３３Ｃと併せてより詳細に説明されるように、ＨＩＰ／ＨＣＣコンパイル・コマンド３３４４は、限定はしないが、ＨＣＣヘッダ及びＨＩＰ／ＨＣＣランタイム・ライブラリを使用してＨＩＰソース・コード３３３０をコンパイルするようにＨＣＣ３３６０を構成する。少なくとも１つの実施例では、及びＨＩＰ／ＨＣＣコンパイル・コマンド３３４４に応答して、ＨＣＣ３３６０は、ホスト実行可能コード３３７０（２）及びＨＣＣデバイス実行可能コード３３８２を生成する（Ｃ５とアノテーション付けされたバブルで図示される）。少なくとも１つの実施例では、及びＣ６とアノテーション付けされたバブルで図示されているように、ホスト実行可能コード３３７０（２）及びＨＣＣデバイス実行可能コード３３８２は、それぞれ、ＣＰＵ３３９０及びＧＰＵ３３９２上で実行され得る。
【0275】
少なくとも１つの実施例では、ＣＵＤＡソース・コード３３１０がＨＩＰソース・コード３３３０にトランスレートされた後に、ＨＩＰコンパイラ・ドライバ３３４０は、その後、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０を再実行することなしに、ＣＵＤＡ対応ＧＰＵ３３９４又はＧＰＵ３３９２のいずれかのための実行可能コードを生成するために使用され得る。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０は、ＣＵＤＡソース・コード３３１０をＨＩＰソース・コード３３３０にトランスレートし、ＨＩＰソース・コード３３３０は、次いで、メモリに記憶される。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３３４０は、次いで、ＨＩＰソース・コード３３３０に基づいてホスト実行可能コード３３７０（２）及びＨＣＣデバイス実行可能コード３３８２を生成するようにＨＣＣ３３６０を構成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３３４０は、その後、記憶されたＨＩＰソース・コード３３３０に基づいてホスト実行可能コード３３７０（１）及びＣＵＤＡデバイス実行可能コード３３８４を生成するようにＣＵＤＡコンパイラ３３５０を構成する。
【0276】
図３３Ｂは、少なくとも１つの実施例による、ＣＰＵ３３９０及びＣＵＤＡ対応ＧＰＵ３３９４を使用して、図３３ＡのＣＵＤＡソース・コード３３１０をコンパイル及び実行するように構成されたシステム３３０４を示す。少なくとも１つの実施例では、システム３３０４は、限定はしないが、ＣＵＤＡソース・コード３３１０と、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０と、ＨＩＰソース・コード３３３０と、ＨＩＰコンパイラ・ドライバ３３４０と、ＣＵＤＡコンパイラ３３５０と、ホスト実行可能コード３３７０（１）と、ＣＵＤＡデバイス実行可能コード３３８４と、ＣＰＵ３３９０と、ＣＵＤＡ対応ＧＰＵ３３９４とを含む。
【0277】
少なくとも１つの実施例では、及び図３３Ａと併せて本明細書で前に説明されたように、ＣＵＤＡソース・コード３３１０は、限定はしないが、（ゼロを含む）任意の数のグローバル機能３３１２と、（ゼロを含む）任意の数のデバイス機能３３１４と、（ゼロを含む）任意の数のホスト機能３３１６と、（ゼロを含む）任意の数のホスト／デバイス機能３３１８とを含む。少なくとも１つの実施例では、ＣＵＤＡソース・コード３３１０は、限定はしないが、任意の数のＣＵＤＡ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含む。
【0278】
少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０は、ＣＵＤＡソース・コード３３１０をＨＩＰソース・コード３３３０にトランスレートする。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０は、ＣＵＤＡソース・コード３３１０中の各カーネル・コールを、ＣＵＤＡシンタックスからＨＩＰシンタックスにコンバートし、ＣＵＤＡソース・コード３３１０中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。
【0279】
少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３３４０は、ターゲット・デバイス３３４６がＣＵＤＡ対応であると決定し、ＨＩＰ／ＮＶＣＣコンパイル・コマンド３３４２を生成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３３４０は、次いで、ＨＩＰソース・コード３３３０をコンパイルするようにＨＩＰ／ＮＶＣＣコンパイル・コマンド３３４２を介してＣＵＤＡコンパイラ３３５０を構成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３３４０は、ＣＵＤＡコンパイラ３３５０を構成することの一部として、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ３３５２へのアクセスを提供する。少なくとも１つの実施例では、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ３３５２は、任意の数のＨＩＰ ＡＰＩにおいて指定された任意の数の機構（たとえば、機能）を、任意の数のＣＵＤＡ ＡＰＩにおいて指定された任意の数の機構にトランスレートする。少なくとも１つの実施例では、ＣＵＤＡコンパイラ３３５０は、ホスト実行可能コード３３７０（１）及びＣＵＤＡデバイス実行可能コード３３８４を生成するために、ＣＵＤＡランタイムＡＰＩ３３０２に対応するＣＵＤＡランタイム・ライブラリ３３５４と併せて、ＨＩＰからＣＵＤＡへのトランスレーション・ヘッダ３３５２を使用する。少なくとも１つの実施例では、ホスト実行可能コード３３７０（１）及びＣＵＤＡデバイス実行可能コード３３８４は、次いで、それぞれ、ＣＰＵ３３９０及びＣＵＤＡ対応ＧＰＵ３３９４上で実行され得る。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３３８４は、限定はしないが、バイナリ・コードを含む。少なくとも１つの実施例では、ＣＵＤＡデバイス実行可能コード３３８４は、限定はしないが、ＰＴＸコードを含み、ランタイムにおいて特定のターゲット・デバイスのためのバイナリ・コードにさらにコンパイルされる。
【0280】
図３３Ｃは、少なくとも１つの実施例による、ＣＰＵ３３９０及びＣＵＤＡ非対応ＧＰＵ３３９２を使用して、図３３ＡのＣＵＤＡソース・コード３３１０をコンパイル及び実行するように構成されたシステム３３０６を示す。少なくとも１つの実施例では、システム３３０６は、限定はしないが、ＣＵＤＡソース・コード３３１０と、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０と、ＨＩＰソース・コード３３３０と、ＨＩＰコンパイラ・ドライバ３３４０と、ＨＣＣ３３６０と、ホスト実行可能コード３３７０（２）と、ＨＣＣデバイス実行可能コード３３８２と、ＣＰＵ３３９０と、ＧＰＵ３３９２とを含む。
【0281】
少なくとも１つの実施例では、及び図３３Ａと併せて本明細書で前に説明されたように、ＣＵＤＡソース・コード３３１０は、限定はしないが、（ゼロを含む）任意の数のグローバル機能３３１２と、（ゼロを含む）任意の数のデバイス機能３３１４と、（ゼロを含む）任意の数のホスト機能３３１６と、（ゼロを含む）任意の数のホスト／デバイス機能３３１８とを含む。少なくとも１つの実施例では、ＣＵＤＡソース・コード３３１０は、限定はしないが、任意の数のＣＵＤＡ ＡＰＩにおいて指定される任意の数の機能への任意の数のコールをも含む。
【0282】
少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０は、ＣＵＤＡソース・コード３３１０をＨＩＰソース・コード３３３０にトランスレートする。少なくとも１つの実施例では、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０は、ＣＵＤＡソース・コード３３１０中の各カーネル・コールを、ＣＵＤＡシンタックスからＨＩＰシンタックスにコンバートし、ソース・コード３３１０中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。
【0283】
少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３３４０は、その後、ターゲット・デバイス３３４６がＣＵＤＡ対応でないと決定し、ＨＩＰ／ＨＣＣコンパイル・コマンド３３４４を生成する。少なくとも１つの実施例では、ＨＩＰコンパイラ・ドライバ３３４０は、次いで、ＨＩＰソース・コード３３３０をコンパイルするためにＨＩＰ／ＨＣＣコンパイル・コマンド３３４４を実行するようにＨＣＣ３３６０を構成する。少なくとも１つの実施例では、ＨＩＰ／ＨＣＣコンパイル・コマンド３３４４は、限定はしないが、ホスト実行可能コード３３７０（２）及びＨＣＣデバイス実行可能コード３３８２を生成するためにＨＩＰ／ＨＣＣランタイム・ライブラリ３３５８及びＨＣＣヘッダ３３５６を使用するようにＨＣＣ３３６０を構成する。少なくとも１つの実施例では、ＨＩＰ／ＨＣＣランタイム・ライブラリ３３５８は、ＨＩＰランタイムＡＰＩ３３３２に対応する。少なくとも１つの実施例では、ＨＣＣヘッダ３３５６は、限定はしないが、ＨＩＰ及びＨＣＣのための任意の数及びタイプの相互運用性機構を含む。少なくとも１つの実施例では、ホスト実行可能コード３３７０（２）及びＨＣＣデバイス実行可能コード３３８２は、それぞれ、ＣＰＵ３３９０及びＧＰＵ３３９２上で実行され得る。
【0284】
少なくとも１つの実施例では、図３３Ａ～図３３Ｃに図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３３Ａ～図３３Ｃに図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３３Ａ～図３３Ｃに図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0285】
図３４は、少なくとも１つの実施例による、図３３ＣのＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０によってトランスレートされた例示的なカーネルを示す。少なくとも１つの実施例では、ＣＵＤＡソース・コード３３１０は、所与のカーネルが解くように設計される全体的な問題を、スレッド・ブロックを使用して独立して解かれ得る比較的粗いサブ問題に区分けする。少なくとも１つの実施例では、各スレッド・ブロックは、限定はしないが、任意の数のスレッドを含む。少なくとも１つの実施例では、各サブ問題は、スレッド・ブロック内のスレッドによって並列に連動して解かれ得る比較的細かい部片に区分けされる。少なくとも１つの実施例では、スレッド・ブロック内のスレッドは、共有メモリを通してデータを共有することによって、及びメモリ・アクセスを協調させるために実行を同期させることによって連動することができる。
【0286】
少なくとも１つの実施例では、ＣＵＤＡソース・コード３３１０は、所与のカーネルに関連するスレッド・ブロックを、スレッド・ブロックの１次元グリッド、２次元グリッド、又は３次元グリッドに組織化する。少なくとも１つの実施例では、各スレッド・ブロックは、限定はしないが、任意の数のスレッドを含み、グリッドは、限定はしないが、任意の数のスレッド・ブロックを含む。
【0287】
少なくとも１つの実施例では、カーネルは、「＿＿ｇｌｏｂａｌ＿＿」宣言指定子（ｄｅｃｌａｒａｔｉｏｎ ｓｐｅｃｉｆｉｅｒ）を使用して定義されるデバイス・コード中の関数である。少なくとも１つの実施例では、所与のカーネル・コール及び関連するストリームについてカーネルを実行するグリッドの次元は、ＣＵＤＡカーネル起動シンタックス３４１０を使用して指定される。少なくとも１つの実施例では、ＣＵＤＡカーネル起動シンタックス３４１０は、「ＫｅｒｎｅｌＮａｍｅ＜＜＜ＧｒｉｄＳｉｚｅ，ＢｌｏｃｋＳｉｚｅ，ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ，Ｓｔｒｅａｍ＞＞＞（ＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓ）；」として指定される。少なくとも１つの実施例では、実行構成シンタックスは、カーネル名（「ＫｅｒｎｅｌＮａｍｅ」）とカーネル引数の括弧に入れられたリスト（「ＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓ」）との間に挿入される「＜＜＜．．．＞＞＞」構築物である。少なくとも１つの実施例では、ＣＵＤＡカーネル起動シンタックス３４１０は、限定はしないが、実行構成シンタックスの代わりにＣＵＤＡ起動機能シンタックスを含む。
【0288】
少なくとも１つの実施例では、「ＧｒｉｄＳｉｚｅ」は、タイプｄｉｍ３のものであり、グリッドの次元及びサイズを指定する。少なくとも１つの実施例では、タイプｄｉｍ３は、限定はしないが、符号なし整数ｘ、ｙ、及びｚを含む、ＣＵＤＡ定義構造である。少なくとも１つの実施例では、ｚが指定されない場合、ｚは１にデフォルト設定される。少なくとも１つの実施例では、ｙが指定されない場合、ｙは１にデフォルト設定される。少なくとも１つの実施例では、グリッド中のスレッド・ブロックの数は、ＧｒｉｄＳｉｚｅ．ｘとＧｒｉｄＳｉｚｅ．ｙとＧｒｉｄＳｉｚｅ．ｚとの積に等しい。少なくとも１つの実施例では、「ＢｌｏｃｋＳｉｚｅ」は、タイプｄｉｍ３のものであり、各スレッド・ブロックの次元及びサイズを指定する。少なくとも１つの実施例では、スレッド・ブロックごとのスレッドの数は、ＢｌｏｃｋＳｉｚｅ．ｘとＢｌｏｃｋＳｉｚｅ．ｙとＢｌｏｃｋＳｉｚｅ．ｚとの積に等しい。少なくとも１つの実施例では、カーネルを実行する各スレッドは、組み込み変数（たとえば、「ｔｈｒｅａｄＩｄｘ」）を通してカーネル内でアクセス可能である一意のスレッドＩＤを与えられる。
【0289】
少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３４１０に関して、「ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ」は、静的に割り振られたメモリに加えて、所与のカーネル・コールについてスレッド・ブロックごとに動的に割り振られる共有メモリ中のバイトの数を指定する随意の引数である。少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３４１０に関して、ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅは０にデフォルト設定される。少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３４１０に関して、「Ｓｔｒｅａｍ」は、関連するストリームを指定する随意の引数であり、デフォルト・ストリームを指定するために０にデフォルト設定される。少なくとも１つの実施例では、ストリームは、イン・オーダーで実行する（場合によっては、異なるホスト・スレッドによって発行された）コマンドのシーケンスである。少なくとも１つの実施例では、異なるストリームは、互いに対してアウト・オブ・オーダーで、又は同時に、コマンドを実行し得る。
【0290】
少なくとも１つの実施例では、ＣＵＤＡソース・コード３３１０は、限定はしないが、例示的なカーネル「ＭａｔＡｄｄ」のためのカーネル定義とメイン関数とを含む。少なくとも１つの実施例では、メイン関数は、ホスト上で実行し、限定はしないが、カーネルＭａｔＡｄｄにデバイス上で実行させるカーネル・コールを含む、ホスト・コードである。少なくとも１つの実施例では、及び示されているように、カーネルＭａｔＡｄｄは、Ｎが正の整数である、サイズＮ×Ｎの２つの行列ＡとＢとを加算し、結果を行列Ｃに記憶する。少なくとも１つの実施例では、メイン関数は、ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ変数を１６×１６として定義し、ｎｕｍＢｌｏｃｋｓ変数をＮ／１６×Ｎ／１６として定義する。少なくとも１つの実施例では、メイン関数は、次いで、カーネル・コール「ＭａｔＡｄｄ＜＜＜ｎｕｍＢｌｏｃｋｓ，ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ＞＞＞（Ａ，Ｂ，Ｃ）；」を指定する。少なくとも１つの実施例では、及びＣＵＤＡカーネル起動シンタックス３４１０通りに、カーネルＭａｔＡｄｄは、寸法Ｎ／１６×Ｎ／１６を有する、スレッド・ブロックのグリッドを使用して実行され、ここで、各スレッド・ブロックは、１６×１６の寸法を有する。少なくとも１つの実施例では、各スレッド・ブロックは、２５６個のスレッドを含み、グリッドは、行列要素ごとに１つのスレッドを有するのに十分なブロックで作成され、そのようなグリッド中の各スレッドは、１つのペアワイズ加算を実施するためにカーネルＭａｔＡｄｄを実行する。
【0291】
少なくとも１つの実施例では、ＣＵＤＡソース・コード３３１０をＨＩＰソース・コード３３３０にトランスレートする間、ＣＵＤＡからＨＩＰへのトランスレーション・ツール３３２０は、ＣＵＤＡソース・コード３３１０中の各カーネル・コールを、ＣＵＤＡカーネル起動シンタックス３４１０からＨＩＰカーネル起動シンタックス３４２０にトランスレートし、ソース・コード３３１０中の任意の数の他のＣＵＤＡコールを、任意の数の他の機能的に同様のＨＩＰコールにコンバートする。少なくとも１つの実施例では、ＨＩＰカーネル起動シンタックス３４２０は、「ｈｉｐＬａｕｎｃｈＫｅｒｎｅｌＧＧＬ（ＫｅｒｎｅｌＮａｍｅ，ＧｒｉｄＳｉｚｅ，ＢｌｏｃｋＳｉｚｅ，ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ，Ｓｔｒｅａｍ，ＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓ）；」として指定される。少なくとも１つの実施例では、ＫｅｒｎｅｌＮａｍｅ、ＧｒｉｄＳｉｚｅ、ＢｌｏｃｋＳｉｚｅ、ＳｈａｒｅＭｅｍｏｒｙＳｉｚｅ、Ｓｔｒｅａｍ、及びＫｅｒｎｅｌＡｒｇｕｍｅｎｔｓの各々は、ＨＩＰカーネル起動シンタックス３４２０において、（本明細書で前に説明された）ＣＵＤＡカーネル起動シンタックス３４１０の場合と同じ意味を有する。少なくとも１つの実施例では、引数ＳｈａｒｅｄＭｅｍｏｒｙＳｉｚｅ及びＳｔｒｅａｍは、ＨＩＰカーネル起動シンタックス３４２０では必要とされ、ＣＵＤＡカーネル起動シンタックス３４１０では随意である。
【0292】
少なくとも１つの実施例では、図３４に図示されたＨＩＰソース・コード３３３０の一部分は、カーネルＭａｔＡｄｄにデバイス上で実行させるカーネル・コールを除いて、図３４に図示されたＣＵＤＡソース・コード３３１０の一部分と同一である。少なくとも１つの実施例では、カーネルＭａｔＡｄｄは、カーネルＭａｔＡｄｄがＣＵＤＡソース・コード３３１０において定義される、同じ「＿＿ｇｌｏｂａｌ＿＿」宣言指定子を用いて、ＨＩＰソース・コード３３３０において定義される。少なくとも１つの実施例では、ＨＩＰソース・コード３３３０中のカーネル・コールは、「ｈｉｐＬａｕｎｃｈＫｅｒｎｅｌＧＧＬ（ＭａｔＡｄｄ，ｎｕｍＢｌｏｃｋｓ，ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ，０，０，Ａ，Ｂ，Ｃ）；」であるが、ＣＵＤＡソース・コード３３１０中の対応するカーネル・コールは、「ＭａｔＡｄｄ＜＜＜ｎｕｍＢｌｏｃｋｓ，ｔｈｒｅａｄｓＰｅｒＢｌｏｃｋ＞＞＞（Ａ，Ｂ，Ｃ）；」である。
【0293】
少なくとも１つの実施例では、図３４に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３４に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３４に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0294】
図３５は、少なくとも１つの実施例による、図３３ＣのＣＵＤＡ非対応ＧＰＵ３３９２をより詳細に示す。少なくとも１つの実施例では、ＧＰＵ３３９２は、サンタクララのＡＭＤ ｃｏｒｐｏｒａｔｉｏｎによって開発される。少なくとも１つの実施例では、ＧＰＵ３３９２は、高度並列様式でコンピュート動作を実施するように構成され得る。少なくとも１つの実施例では、ＧＰＵ３３９２は、描画コマンド、ピクセル動作、幾何学的算出、及びディスプレイに画像をレンダリングすることに関連する他の動作など、グラフィックス・パイプライン動作を実行するように構成される。少なくとも１つの実施例では、ＧＰＵ３３９２は、グラフィックに関係しない動作を実行するように構成される。少なくとも１つの実施例では、ＧＰＵ３３９２は、グラフィックに関係する動作とグラフィックに関係しない動作の両方を実行するように構成される。少なくとも１つの実施例では、ＧＰＵ３３９２は、ＨＩＰソース・コード３３３０中に含まれるデバイス・コードを実行するように構成され得る。
【0295】
少なくとも１つの実施例では、ＧＰＵ３３９２は、限定はしないが、任意の数のプログラマブル処理ユニット３５２０と、コマンド・プロセッサ３５１０と、Ｌ２キャッシュ３５２２と、メモリ・コントローラ３５７０と、ＤＭＡエンジン３５８０（１）と、システム・メモリ・コントローラ３５８２と、ＤＭＡエンジン３５８０（２）と、ＧＰＵコントローラ３５８４とを含む。少なくとも１つの実施例では、各プログラマブル処理ユニット３５２０は、限定はしないが、ワークロード・マネージャ３５３０と、任意の数のコンピュート・ユニット３５４０とを含む。少なくとも１つの実施例では、コマンド・プロセッサ３５１０は、１つ又は複数のコマンド・キュー（図示せず）からコマンドを読み取り、ワークロード・マネージャ３５３０にコマンドを分散させる。少なくとも１つの実施例では、各プログラマブル処理ユニット３５２０について、関連するワークロード・マネージャ３５３０は、プログラマブル処理ユニット３５２０中に含まれるコンピュート・ユニット３５４０にワークを分散させる。少なくとも１つの実施例では、各コンピュート・ユニット３５４０は、任意の数のスレッド・ブロックを実行し得るが、各スレッド・ブロックは、単一のコンピュート・ユニット３５４０上で実行する。少なくとも１つの実施例では、ワークグループは、スレッド・ブロックである。
【0296】
少なくとも１つの実施例では、各コンピュート・ユニット３５４０は、限定はしないが、任意の数のＳＩＭＤユニット３５５０と、共有メモリ３５６０とを含む。少なくとも１つの実施例では、各ＳＩＭＤユニット３５５０は、ＳＩＭＤアーキテクチャを実装し、動作を並列に実施するように構成される。少なくとも１つの実施例では、各ＳＩＭＤユニット３５５０は、限定はしないが、ベクトルＡＬＵ３５５２とベクトル・レジスタ・ファイル３５５４とを含む。少なくとも１つの実施例では、各ＳＩＭＤユニット３５５０は、異なるワープを実行する。少なくとも１つの実施例では、ワープは、スレッドのグループ（たとえば、１６個のスレッド）であり、ここで、ワープ中の各スレッドは、単一のスレッド・ブロックに属し、命令の単一のセットに基づいて、データの異なるセットを処理するように構成される。少なくとも１つの実施例では、ワープ中の１つ又は複数のスレッドを無効にするために、プレディケーションが使用され得る。少なくとも１つの実施例では、レーンはスレッドである。少なくとも１つの実施例では、ワーク・アイテムはスレッドである。少なくとも１つの実施例では、ウェーブフロントはワープである。少なくとも１つの実施例では、スレッド・ブロック中の異なるウェーブフロントは、互いに同期し、共有メモリ３５６０を介して通信し得る。
【0297】
少なくとも１つの実施例では、プログラマブル処理ユニット３５２０は、「シェーダ・エンジン」と呼ばれる。少なくとも１つの実施例では、各プログラマブル処理ユニット３５２０は、限定はしないが、コンピュート・ユニット３５４０に加えて、任意の量の専用グラフィックス・ハードウェアを含む。少なくとも１つの実施例では、各プログラマブル処理ユニット３５２０は、限定はしないが、（ゼロを含む）任意の数のジオメトリ・プロセッサと、（ゼロを含む）任意の数のラスターライザと、（ゼロを含む）任意の数のレンダー・バック・エンドと、ワークロード・マネージャ３５３０と、任意の数のコンピュート・ユニット３５４０とを含む。
【0298】
少なくとも１つの実施例では、コンピュート・ユニット３５４０は、Ｌ２キャッシュ３５２２を共有する。少なくとも１つの実施例では、Ｌ２キャッシュ３５２２は区分けされる。少なくとも１つの実施例では、ＧＰＵメモリ３５９０は、ＧＰＵ３３９２中のすべてのコンピュート・ユニット３５４０によってアクセス可能である。少なくとも１つの実施例では、メモリ・コントローラ３５７０及びシステム・メモリ・コントローラ３５８２は、ＧＰＵ３３９２とホストとの間のデータ転送を容易にし、ＤＭＡエンジン３５８０（１）は、ＧＰＵ３３９２とそのようなホストとの間の非同期メモリ転送を可能にする。少なくとも１つの実施例では、メモリ・コントローラ３５７０及びＧＰＵコントローラ３５８４は、ＧＰＵ３３９２と他のＧＰＵ３３９２との間のデータ転送を容易にし、ＤＭＡエンジン３５８０（２）は、ＧＰＵ３３９２と他のＧＰＵ３３９２との間の非同期メモリ転送を可能にする。
【0299】
少なくとも１つの実施例では、ＧＰＵ３３９２は、限定はしないが、ＧＰＵ３３９２の内部又は外部にあり得る、任意の数及びタイプの直接又は間接的にリンクされた構成要素にわたるデータ及び制御送信を容易にする、任意の量及びタイプのシステム相互接続を含む。少なくとも１つの実施例では、ＧＰＵ３３９２は、限定はしないが、任意の数及びタイプの周辺デバイスに結合される、任意の数及びタイプのＩ／Ｏインターフェース（たとえば、ＰＣＩｅ）を含む。少なくとも１つの実施例では、ＧＰＵ３３９２は、限定はしないが、（ゼロを含む）任意の数のディスプレイ・エンジンと、（ゼロを含む）任意の数のマルチメディア・エンジンとを含み得る。少なくとも１つの実施例では、ＧＰＵ３３９２は、限定はしないが、１つの構成要素に専用であるか又は複数の構成要素の間で共有され得る、任意の量及びタイプのメモリ・コントローラ（たとえば、メモリ・コントローラ３５７０及びシステム・メモリ・コントローラ３５８２）及びメモリ・デバイス（たとえば、共有メモリ３５６０）を含む、メモリ・サブシステムを実装する。少なくとも１つの実施例では、ＧＰＵ３３９２は、限定はしないが、１つ又は複数のキャッシュ・メモリ（たとえば、Ｌ２キャッシュ３５２２）を含む、キャッシュ・サブシステムを実装し、１つ又は複数のキャッシュ・メモリは、各々、任意の数の構成要素（たとえば、ＳＩＭＤユニット３５５０、コンピュート・ユニット３５４０、及びプログラマブル処理ユニット３５２０）に対してプライベートであるか、又は任意の数の構成要素間で共有され得る。
【0300】
少なくとも１つの実施例では、図３５に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３５に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３５に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0301】
図３６は、少なくとも１つの実施例による、例示的なＣＵＤＡグリッド３６２０のスレッドが図３５の異なるコンピュート・ユニット３５４０にどのようにマッピングされるかを示す。少なくとも１つの実施例では、及び単に説明目的のために、グリッド３６２０は、ＢＸ×ＢＹ×１のＧｒｉｄＳｉｚｅと、ＴＸ×ＴＹ×１のＢｌｏｃｋＳｉｚｅとを有する。少なくとも１つの実施例では、グリッド３６２０は、したがって、限定はしないが、（ＢＸ＊ＢＹ）個のスレッド・ブロック３６３０を含み、各スレッド・ブロック３６３０は、限定はしないが、（ＴＸ＊ＴＹ）個のスレッド３６４０を含む。スレッド３６４０は、曲がりくねった矢印（ｓｑｕｉｇｇｌｙ ａｒｒｏｗ）として図３６に図示されている。
【0302】
少なくとも１つの実施例では、グリッド３６２０は、限定はしないが、コンピュート・ユニット３５４０（１）～３５４０（Ｃ）を含むプログラマブル処理ユニット３５２０（１）にマッピングされる。少なくとも１つの実施例では、及び示されているように、（ＢＪ＊ＢＹ）個のスレッド・ブロック３６３０が、コンピュート・ユニット３５４０（１）にマッピングされ、残りのスレッド・ブロック３６３０が、コンピュート・ユニット３５４０（２）にマッピングされる。少なくとも１つの実施例では、各スレッド・ブロック３６３０は、限定はしないが、任意の数のワープを含み得、各ワープは、図３５の異なるＳＩＭＤユニット３５５０にマッピングされる。
【0303】
少なくとも１つの実施例では、所与のスレッド・ブロック３６３０中のワープは、互いに同期し、関連するコンピュート・ユニット３５４０中に含まれる共有メモリ３５６０を通して通信し得る。たとえば、及び少なくとも１つの実施例では、スレッド・ブロック３６３０（ＢＪ，１）中のワープは、互いに同期し、共有メモリ３５６０（１）を通して通信することができる。たとえば、及び少なくとも１つの実施例では、スレッド・ブロック３６３０（ＢＪ＋１，１）中のワープは、互いに同期し、共有メモリ３５６０（２）を通して通信することができる。
【0304】
少なくとも１つの実施例では、図３６に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３６に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３６に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0305】
図３７は、少なくとも１つの実施例による、既存のＣＵＤＡコードをＤａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋コードにどのようにマイグレートするかを示す。Ｄａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋（ＤＰＣ＋＋）は、単一アーキテクチャ・プロプライエタリ言語に対するオープンな規格ベースの代替を指し得、これは、開発者が、ハードウェア・ターゲット（ＣＰＵ並びにＧＰＵ及びＦＰＧＡなどのアクセラレータ）にわたってコードを再使用し、また、特定のアクセラレータのためのカスタム調整を実施することを可能にする。ＤＰＣ＋＋は、開発者が精通していることがあるＩＳＯ Ｃ＋＋に従う、同様の及び／又は同一のＣ及びＣ＋＋構築物を使用する。ＤＰＣ＋＋は、データ並列処理及び異種プログラミングをサポートするためにクロノス・グループからの標準ＳＹＣＬを組み込む。ＳＹＣＬは、ＯｐｅｎＣＬの基礎をなす概念、ポータビリティ及び効率に基づく、クロスプラットフォーム抽象化層を指し、これは、異種プロセッサのためのコードが、標準Ｃ＋＋を使用して「単一ソース」スタイルで書かれることを可能にする。ＳＹＣＬは、Ｃ＋＋テンプレート関数が、ホスト・コードとデバイス・コードの両方を含んでおり、ＯｐｅｎＣＬ加速を使用する複雑なアルゴリズムを構築し、次いで、それらを、異なるタイプのデータに関するそれらのソース・コード全体にわたって再使用することができる、単一ソース開発を可能にし得る。
【0306】
少なくとも１つの実施例では、ＤＰＣ＋＋コンパイラは、多様なハードウェア・ターゲットにわたって導入され得るＤＰＣ＋＋ソース・コードをコンパイルするために使用される。少なくとも１つの実施例では、ＤＰＣ＋＋コンパイラは、多様なハードウェア・ターゲットにわたって導入され得るＤＰＣ＋＋アプリケーションを生成するために使用され、ＤＰＣ＋＋互換性ツールは、ＣＵＤＡアプリケーションをＤＰＣ＋＋のマルチプラットフォーム・プログラムにマイグレートするために使用され得る。少なくとも１つの実施例では、ＤＰＣ＋＋ベース・ツール・キットは、多様なハードウェア・ターゲットにわたってアプリケーションを導入するためのＤＰＣ＋＋コンパイラと、ＣＰＵ、ＧＰＵ、及びＦＰＧＡにわたって生産性及び性能を増加させるためのＤＰＣ＋＋ライブラリと、ＣＵＤＡアプリケーションをマルチプラットフォーム・アプリケーションにマイグレートするためのＤＰＣ＋＋互換性ツールと、それらの任意の好適な組合せとを含む。
【0307】
少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング・モデルは、Ｄａｔａ Ｐａｒａｌｌｅｌ Ｃ＋＋と呼ばれるプログラミング言語を用いて並列処理を表現するための現代のＣ＋＋特徴を使用することによって、単に、ＣＰＵ及びアクセラレータをプログラムすることに関係する１つ又は複数の態様に対して利用される。ＤＰＣ＋＋プログラミング言語は、ホスト（たとえば、ＣＰＵ）及びアクセラレータ（たとえば、ＧＰＵ又はＦＰＧＡ）のためのコード再使用に対して利用され、単一のソース言語を使用し、実行及びメモリ依存性が明確に通信され得る。ＤＰＣ＋＋コード内でのマッピングは、アプリケーションを移行させて、ワークロードを最も良く加速するハードウェア又はハードウェア・デバイスのセット上で稼働するために、使用され得る。利用可能なアクセラレータを有しないプラットフォーム上でも、デバイス・コードの開発及びデバッギングを簡略化するために、ホストが利用可能であり得る。
【0308】
少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋＋３７０４を生成するために、ＤＰＣ＋＋互換性ツール３７０２への入力として、ＣＵＤＡソース・コード３７００が提供される。少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋＋３７０４は、ＤＰＣ＋＋互換性ツール３７０２によって生成されたインライン・コメントを含み、これは、コーディングと所望の性能への調整とを完了３７０６するために、ＤＰＣ＋＋コードをどのように及び／又はどこで修正すべきかに関して開発者をガイドし、それにより、ＤＰＣ＋＋ソース・コード３７０８を生成する。
【0309】
少なくとも１つの実施例では、ＣＵＤＡソース・コード３７００は、ＣＵＤＡプログラミング言語の人間が読み取れるソース・コードの集合であるか、又はその集合を含む。少なくとも１つの実施例では、ＣＵＤＡソース・コード３７００は、ＣＵＤＡプログラミング言語の人間が読み取れるソース・コードである。少なくとも１つの実施例では、ＣＵＤＡプログラミング言語は、限定はしないが、デバイス・コードを定義し、デバイス・コードとホスト・コードとを区別するための機構を含む、Ｃ＋＋プログラミング言語の拡張である。少なくとも１つの実施例では、デバイス・コードは、コンパイルの後に、デバイス（たとえば、ＧＰＵ又はＦＰＧＡ）上で実行可能であり、デバイスの１つ又は複数のプロセッサ・コア上で実行され得る、又はより並列化可能なワークフローを含み得る、ソース・コードである。少なくとも１つの実施例では、デバイスは、ＣＵＤＡ対応ＧＰＵ、ＧＰＵ、又は別のＧＰＧＰＵなど、並列命令処理のために最適化されるプロセッサであり得る。少なくとも１つの実施例では、ホスト・コードは、コンパイルの後にホスト上で実行可能であるソース・コードである。少なくとも１つの実施例では、ホスト・コード及びデバイス・コードの一部又は全部は、ＣＰＵ及びＧＰＵ／ＦＰＧＡにわたって並列に実行され得る。少なくとも１つの実施例では、ホストは、ＣＰＵなど、連続命令処理のために最適化されるプロセッサである。図３７に関して説明されるＣＵＤＡソース・コード３７００は、本明細書の他の場所で説明されるＣＵＤＡソース・コードに従い得る。
【0310】
少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７０２は、ＤＰＣ＋＋ソース・コード３７０８へのＣＵＤＡソース・コード３７００のマイグレーションを容易にするために使用される、実行可能ツール、プログラム、アプリケーション、又は任意の他の好適なタイプのツールを指す。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７０２は、既存のＣＵＤＡソースをＤＰＣ＋＋に移植するために使用されるＤＰＣ＋＋ツール・キットの一部として利用可能なコマンド・ライン・ベースのコード・マイグレーション・ツールである。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７０２は、ＣＵＤＡアプリケーションの一部又は全部のソース・コードをＣＵＤＡからＤＰＣ＋＋にコンバートし、人間が読み取れるＤＰＣ＋＋３７０４と呼ばれる、少なくとも部分的にＤＰＣ＋＋で書かれる得られたファイルを生成する。少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋＋３７０４は、ユーザ介入がどこで必要であり得るかを示すためにＤＰＣ＋＋互換性ツール３７０２によって生成されるコメントを含む。少なくとも１つの実施例では、ユーザ介入は、ＣＵＤＡソース・コード３７００が、類似するＤＰＣ＋＋ＡＰＩを有しないＣＵＤＡ ＡＰＩをコールするとき、必要であり、ユーザ介入が必要とされる他の実例は、後でより詳細に説明される。
【0311】
少なくとも１つの実施例では、ＣＵＤＡソース・コード３７００（たとえば、アプリケーション又はそれの部分）をマイグレートするためのワークフローは、１つ又は複数のコンパイル・データベース・ファイルを作成することと、ＤＰＣ＋＋互換性ツール３７０２を使用してＣＵＤＡをＤＰＣ＋＋にマイグレートすることと、マイグレーションを完了し、正当性を確認し、それにより、ＤＰＣ＋＋ソース・コード３７０８を生成することと、ＤＰＣ＋＋アプリケーションを生成するためにＤＰＣ＋＋コンパイラを用いてＤＰＣ＋＋ソース・コード３７０８をコンパイルすることとを含む。少なくとも１つの実施例では、互換性ツールは、Ｍａｋｅｆｉｌｅが実行するときに使用されるコマンドをインターセプトし、それらをコンパイル・データベース・ファイルに記憶する、ユーティリティを提供する。少なくとも１つの実施例では、ファイルは、ＪＳＯＮフォーマットで記憶される。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｔコマンドは、ＭａｋｅｆｉｌｅコマンドをＤＰＣ互換性コマンドにコンバートする。
【0312】
少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄは、ビルド・プロセスをインターセプトして、コンパイル・オプション、マクロ定義（ｍａｃｒｏ ｄｅｆｓ）、及びインクルード・パス（ｉｎｃｌｕｄｅ ｐａｔｈｓ）をキャプチャし、このデータをコンパイル・データベース・ファイルに書き込む、ユーティリティ・スクリプトである。少なくとも１つの実施例では、コンパイル・データベース・ファイルは、ＪＳＯＮファイルである。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７０２は、コンパイル・データベースを構文解析し、入力ソースをマイグレートするときにオプションを適用する。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄの使用は、随意であるが、Ｍａｋｅ又はＣＭａｋｅベースの環境について大いに推奨される。少なくとも１つの実施例では、マイグレーション・データベースは、コマンドとディレクトリとファイルとを含み、コマンドは、必要なコンパイル・フラグを含み得、ディレクトリは、ヘッダ・ファイルへのパスを含み得、ファイルは、ＣＵＤＡファイルへのパスを含み得る。
【0313】
少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７０２は、可能な場合はいつでもＤＰＣ＋＋を生成することによって、ＣＵＤＡで書かれたＣＵＤＡコード（たとえば、アプリケーション）をＤＰＣ＋＋にマイグレートする。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７０２は、ツール・キットの一部として利用可能である。少なくとも１つの実施例では、ＤＰＣ＋＋ツール・キットは、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄツールを含む。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｔツールは、ＣＵＤＡファイルをマイグレートするためにコンパイル・コマンドをキャプチャするコンパイル・データベースを作成する。少なくとも１つの実施例では、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｔツールによって生成されたコンパイル・データベースは、ＣＵＤＡコードをＤＰＣ＋＋にマイグレートするためにＤＰＣ＋＋互換性ツール３７０２によって使用される。少なくとも１つの実施例では、非ＣＵＤＡ Ｃ＋＋コード及びファイルは、そのままマイグレートされる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７０２は、人間が読み取れるＤＰＣ＋＋３７０４を生成し、これは、ＤＰＣ＋＋互換性ツール３７０２によって生成されたとき、ＤＰＣ＋＋コンパイラによってコンパイルされないことがあり、正しくマイグレートされなかったコードの部分を確認するための追加のプラミング（ｐｌｕｍｂｉｎｇ）を必要とする、ＤＰＣ＋＋コードであり得、開発者によってなど、手動の介入を伴い得る。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７０２は、自動的にマイグレートされないことがある追加のコードを開発者が手動でマイグレートするのを助けるために、コード中に埋め込まれたヒント又はツールを提供する。少なくとも１つの実施例では、マイグレーションは、ソース・ファイル、プロジェクト、又はアプリケーションのための１回のアクティビティである。
【0314】
少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７００２は、ＣＵＤＡコードのすべての部分をＤＰＣ＋＋に正常にマイグレートすることが可能であり、単に、生成されたＤＰＣ＋＋ソース・コードの性能を手動で確認及び調整するための随意のステップがあり得る。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７０２は、ＤＰＣ＋＋互換性ツール３７０２によって生成されたＤＰＣ＋＋コードを修正するための人間の介入を必要とするか又は利用することなしに、ＤＰＣ＋＋コンパイラによってコンパイルされるＤＰＣ＋＋ソース・コード３７０８を直接生成する。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツールは、コンパイル可能なＤＰＣ＋＋コードを生成し、これは、性能、読みやすさ、維持可能性、他の様々な考慮事項、又はそれらの任意の組合せについて、開発者によって随意に調整され得る。
【0315】
少なくとも１つの実施例では、１つ又は複数のＣＵＤＡソース・ファイルは、少なくとも部分的にＤＰＣ＋＋互換性ツール３７０２を使用してＤＰＣ＋＋ソース・ファイルにマイグレートされる。少なくとも１つの実施例では、ＣＵＤＡソース・コードは、ＣＵＤＡヘッダ・ファイルを含み得る１つ又は複数のヘッダ・ファイルを含む。少なくとも１つの実施例では、ＣＵＤＡソース・ファイルは、＜ｃｕｄａ．ｈ＞ヘッダ・ファイルと、テキストをプリントするために使用され得る＜ｓｔｄｉｏ．ｈ＞ヘッダ・ファイルとを含む。少なくとも１つの実施例では、ベクトル加算カーネルＣＵＤＡソース・ファイルの一部分は、以下のように書かれるか、又は以下に関係し得る。
【数2-1】
【数2-2】
【数2-3】
【0316】
少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、ＤＰＣ＋＋互換性ツール３７０２は、ＣＵＤＡソース・コードを構文解析し、ヘッダ・ファイルを、適切なＤＰＣ＋＋ヘッダ・ファイル及びＳＹＣＬヘッダ・ファイルと置き換える。少なくとも１つの実施例では、ＤＰＣ＋＋ヘッダ・ファイルは、ヘルパー宣言（ｈｅｌｐｅｒ ｄｅｃｌａｒａｔｉｏｎ）を含む。ＣＵＤＡでは、スレッドＩＤの概念があり、対応して、ＤＰＣ＋＋又はＳＹＣＬでは、各要素について、ローカル識別子がある。
【0317】
少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、初期化される２つのベクトルＡ及びＢがあり、ベクトル加算結果が、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）の一部として、ベクトルＣに入れられる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７０２は、ＣＵＤＡコードをＤＰＣ＋＋コードにマイグレートすることの一部として、ワーク要素をインデックス付けするために使用されるＣＵＤＡスレッドＩＤを、ローカルＩＤを介したワーク要素のためのＳＹＣＬ標準アドレッシングにコンバートする。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７０２によって生成されたＤＰＣ＋＋コードは、たとえば、ｎｄ＿ｉｔｅｍの次元を低減し、それにより、メモリ及び／又はプロセッサ利用率を増加させることによって、最適化され得る。
【0318】
少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、メモリ割振りがマイグレートされる。少なくとも１つの実施例では、ｃｕｄａＭａｌｌｏｃ（）は、プラットフォーム、デバイス、コンテキスト、及びキューなど、ＳＹＣＬ概念に依拠して、デバイス及びコンテキストが渡される、統一共有メモリＳＹＣＬコールｍａｌｌｏｃ＿ｄｅｖｉｃｅ（）にマイグレートされる。少なくとも１つの実施例では、ＳＹＣＬプラットフォームは、複数のデバイス（たとえば、ホスト及びＧＰＵデバイス）を有することができ、デバイスは、ジョブがサブミットされ得る複数のキューを有し得、各デバイスは、コンテキストを有し得、コンテキストは、複数のデバイスを有し、共有メモリ・オブジェクトを管理し得る。
【0319】
少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、ｍａｉｎ（）関数は、２つのベクトルＡとＢとを互いに加算し、結果をベクトルＣに記憶するための、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）を呼び出すか又はコールする。少なくとも１つの実施例では、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）を呼び出すためのＣＵＤＡコードは、実行のためにカーネルをコマンド・キューにサブミットするためのＤＰＣ＋＋コードによって置き換えられる。少なくとも１つの実施例では、コマンド・グループ・ハンドラｃｇｈは、キューにサブミットされる、データ、同期、及び算出を渡し、ｐａｒａｌｌｅｌ＿ｆｏｒは、ＶｅｃｔｏｒＡｄｄＫｅｒｎｅｌ（）がコールされるワーク・グループ中の、グローバル要素の数及びワーク・アイテムの数についてコールされる。
【0320】
少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、デバイス・メモリをコピーし、次いで、ベクトルＡ、Ｂ、及びＣのためのメモリを解放するためのＣＵＤＡコールが、対応するＤＰＣ＋＋コールにマイグレートされる。少なくとも１つの実施例では、Ｃ＋＋コード（たとえば、浮動小数点変数のベクトルをプリントするための標準ＩＳＯ Ｃ＋＋コード）は、ＤＰＣ＋＋互換性ツール３７０２によって修正されることなしに、そのままマイグレートされる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７０２は、加速デバイス上でカーネルを実行するために、メモリ・セットアップ及び／又はホスト・コールのためのＣＵＤＡ ＡＰＩを修正する。少なくとも１つの実施例では、及び上記で提示されたＣＵＤＡソース・ファイルに関して、（たとえば、コンパイルされ得る）対応する人間が読み取れるＤＰＣ＋＋３７０４は、以下のように書かれるか、又は以下に関係する。
【数3-1】
【数3-2】
【数3-3】
【0321】
少なくとも１つの実施例では、人間が読み取れるＤＰＣ＋＋３７０４は、ＤＰＣ＋＋互換性ツール３７０２によって生成された出力を指し、ある様式又は別の様式で最適化され得る。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７０２によって生成された人間が読み取れるＤＰＣ＋＋３７０４は、それをより維持可能にすること、性能、又は他の考慮事項のために、マイグレーションの後に開発者によって手動で編集され得る。少なくとも１つの実施例では、開示されるＤＰＣ＋＋などのＤＰＣ＋＋互換性ツール３７００２によって生成されたＤＰＣ＋＋コードは、各ｍａｌｌｏｃ＿ｄｅｖｉｃｅ（）コールのためのｇｅｔ＿ｃｕｒｒｅｎｔ＿ｄｅｖｉｃｅ（）及び／又はｇｅｔ＿ｄｅｆａｕｌｔ＿ｃｏｎｔｅｘｔ（）への繰返しコールを削除することによって最適化され得る。少なくとも１つの実施例では、上記で生成されるＤＰＣ＋＋コードは、３次元のｎｄ＿ｒａｎｇｅを使用し、これは、単一次元のみを使用し、それにより、メモリ使用量を低減するために、再ファクタ化され得る。少なくとも１つの実施例では、開発者は、ＤＰＣ＋＋互換性ツール３７０２によって生成されたＤＰＣ＋＋コードを手動で編集し、統一共有メモリの使用をアクセッサと置き換えることができる。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７０２は、それがＣＵＤＡコードをＤＰＣ＋＋コードにどのようにマイグレートするかを変更するためのオプションを有する。少なくとも１つの実施例では、ＤＰＣ＋＋互換性ツール３７０２は、それが、ＣＵＤＡコードを、多数の場合について機能するＤＰＣ＋＋コードにマイグレートするための一般的なテンプレートを使用しているので、冗長である。
【0322】
少なくとも１つの実施例では、ＣＵＤＡからＤＰＣ＋＋へのマイグレーション・ワークフローは、ｉｎｔｅｒｃｅｐｔ－ｂｕｉｌｄスクリプトを使用してマイグレーションの準備をするためのステップと、ＤＰＣ＋＋互換性ツール３７０２を使用してＤＰＣ＋＋へのＣＵＤＡプロジェクトのマイグレーションを実施するためのステップと、完了及び正当性のために、マイグレートされたソース・ファイルを手動で検討及び編集するためのステップと、ＤＰＣ＋＋アプリケーションを生成するために最終ＤＰＣ＋＋コードをコンパイルするためのステップとを含む。少なくとも１つの実施例では、ＤＰＣ＋＋ソース・コードの手動の検討は、限定はしないが、マイグレートされたＡＰＩがエラー・コードを返さないこと（ＣＵＤＡコードは、エラー・コードを返すことができ、エラー・コードは、次いで、アプリケーションよって消費され得るが、ＳＹＣＬは、エラーを報告するために例外を使用し、したがって、エラーを表面化させるためのエラー・コードを使用しない）、ＣＵＤＡコンピュート能力依存論理がＤＰＣ＋＋によってサポートされないこと、ステートメントが削除されないことがあることを含む、１つ又は複数のシナリオにおいて必要とされ得る。少なくとも１つの実施例では、ＤＰＣ＋＋コードが手動の介入を必要とするシナリオは、限定はしないが、エラー・コード論理が（＊，０）コードと置き換えられるか又はコメント・アウトされる、等価なＤＰＣ＋＋ＡＰＩが利用可能でない、ＣＵＤＡコンピュート能力依存論理、ハードウェア依存ＡＰＩ（ｃｌｏｃｋ（））、欠落した特徴、サポートされていないＡＰＩ、実行時間測定論理、組み込みベクトル・タイプ競合に対処すること、ｃｕＢＬＡＳ ＡＰＩのマイグレーションなどを含み得る。
【0323】
少なくとも１つの実施例では、図３７に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３７に図示された１つ又は複数のシステムは、不完全なグラフ・コードの１つ又は複数の部分を修正するためにＡＰＩを実施するために利用される。少なくとも１つの実施例では、図３７に図示された１つ又は複数のシステムは、図１～図５に関して説明されたものなど、１つ又は複数のシステム及び／又はプロセスを実装するために利用される。
【0324】
少なくとも１つの実施例では、本明細書で説明される１つ又は複数の技法は、ｏｎｅＡＰＩプログラミング・モデルを利用する。少なくとも１つの実施例では、ｏｎｅＡＰＩプログラミング・モデルは、様々なコンピュート・アクセラレータ・アーキテクチャと対話するためのプログラミング・モデルを指す。少なくとも１つの実施例では、ｏｎｅＡＰＩは、様々なコンピュート・アクセラレータ・アーキテクチャと対話するように設計されたアプリケーション・プログラミング・インターフェース（ＡＰＩ）を指す。少なくとも１つの実施例では、ｏｎｅＡＰＩプログラミング・モデルは、ＤＰＣ＋＋プログラミング言語を利用する。少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング言語は、データ並列プログラミング生産性のための高水準言語を指す。少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング言語は、Ｃ及び／又はＣ＋＋プログラミング言語に少なくとも部分的に基づく。少なくとも１つの実施例では、ｏｎｅＡＰＩプログラミング・モデルは、カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎによって開発されたものなどのプログラミング・モデルである。
【0325】
少なくとも１つの実施例では、ｏｎｅＡＰＩ及び／又はｏｎｅＡＰＩプログラミング・モデルは、様々なアクセラレータ・アーキテクチャ、ＧＰＵアーキテクチャ、プロセッサ・アーキテクチャ、及び／又はそれらの変形形態のアーキテクチャと対話するために利用される。少なくとも１つの実施例では、ｏｎｅＡＰＩは、様々な機能性を実装するライブラリのセットを含む。少なくとも１つの実施例では、ｏｎｅＡＰＩは、少なくとも、ｏｎｅＡＰＩ ＤＰＣ＋＋ライブラリ、ｏｎｅＡＰＩマス・カーネル・ライブラリ、ｏｎｅＡＰＩデータ分析ライブラリ、ｏｎｅＡＰＩ深層ニューラル・ネットワーク・ライブラリ、ｏｎｅＡＰＩ集合通信ライブラリ、ｏｎｅＡＰＩスレッディング・ビルディング・ブロック・ライブラリ、ｏｎｅＡＰＩビデオ処理ライブラリ、及び／又はそれらの変形形態を含む。
【0326】
少なくとも１つの実施例では、ｏｎｅＤＰＬとも呼ばれるｏｎｅＡＰＩ ＤＰＣ＋＋ライブラリは、ＤＰＣ＋＋カーネル・プログラミングを加速するためのアルゴリズム及び機能を実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＤＰＬは、１つ又は複数の標準テンプレート・ライブラリ（ＳＴＬ：ｓｔａｎｄａｒｄ ｔｅｍｐｌａｔｅ ｌｉｂｒａｒｙ）機能を実装する。少なくとも１つの実施例では、ｏｎｅＤＰＬは、１つ又は複数の並列ＳＴＬ機能を実装する。少なくとも１つの実施例では、ｏｎｅＤＰＬは、並列アルゴリズム、イテレーター、関数オブジェクト・クラス、範囲ベースのＡＰＩ、及び／又はそれらの変形形態など、ライブラリ・クラス及び関数のセットを提供する。少なくとも１つの実施例では、ｏｎｅＤＰＬは、Ｃ＋＋標準ライブラリの１つ又は複数のクラス及び／又は関数を実装する。少なくとも１つの実施例では、ｏｎｅＤＰＬは、１つ又は複数の乱数生成器関数を実装する。
【0327】
少なくとも１つの実施例では、ｏｎｅＭＫＬとも呼ばれるｏｎｅＡＰＩマス・カーネル・ライブラリは、様々な数学関数及び／又は演算のための様々な最適化及び並列化されたルーチンを実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＭＫＬは、１つ又は複数の基本線形代数サブプログラム（ＢＬＡＳ）及び／又は線形代数パッケージ（ＬＡＰＡＣＫ：ｌｉｎｅａｒ ａｌｇｅｂｒａ ｐａｃｋａｇｅ）高密度線形代数ルーチンを実装する。少なくとも１つの実施例では、ｏｎｅＭＫＬは、１つ又は複数のスパースＢＬＡＳ線形代数ルーチンを実装する。少なくとも１つの実施例では、ｏｎｅＭＫＬは、１つ又は複数の乱数生成器（ＲＮＧ：ｒａｎｄｏｍ ｎｕｍｂｅｒ ｇｅｎｅｒａｔｏｒ）を実装する。少なくとも１つの実施例では、ｏｎｅＭＫＬは、ベクトルに関する数学演算のための１つ又は複数のベクトル数学（ＶＭ：ｖｅｃｔｏｒ ｍａｔｈｅｍａｔｉｃｓ）ルーチンを実装する。少なくとも１つの実施例では、ｏｎｅＭＫＬは、１つ又は複数の高速フーリエ変換（ＦＦＴ）関数を実装する。
【0328】
少なくとも１つの実施例では、ｏｎｅＤＡＬとも呼ばれるｏｎｅＡＰＩデータ分析ライブラリは、様々なデータ分析アプリケーション及び分散算出を実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＤＡＬは、バッチ、オンライン、及び算出の分散処理モードにおける、データ分析のための前処理、変換、分析、モデリング、確認、及び意思決定のための、様々なアルゴリズムを実装する。少なくとも１つの実施例では、ｏｎｅＤＡＬは、様々なＣ＋＋及び／又はＪａｖａ ＡＰＩと、１つ又は複数のデータ・ソースへの様々なコネクタとを実装する。少なくとも１つの実施例では、ｏｎｅＤＡＬは、旧来のＣ＋＋インターフェースに対するＤＰＣ＋＋ＡＰＩ拡張を実装し、様々なアルゴリズムのためのＧＰＵ使用を可能にする。
【0329】
少なくとも１つの実施例では、ｏｎｅＤＮＮとも呼ばれるｏｎｅＡＰＩ深層ニューラル・ネットワーク・ライブラリは、様々な深層学習機能を実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＤＮＮは、様々なニューラル・ネットワーク、機械学習、及び深層学習機能、アルゴリズム、並びに／又はそれらの変形形態を実装する。
【0330】
少なくとも１つの実施例では、ｏｎｅＣＣＬとも呼ばれるｏｎｅＡＰＩ集合通信ライブラリは、深層学習及び機械学習ワークロードのための様々なアプリケーションを実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＣＣＬは、メッセージ・パッシング・インターフェース（ＭＰＩ：ｍｅｓｓａｇｅ ｐａｓｓｉｎｇ ｉｎｔｅｒｆａｃｅ）及びｌｉｂｆａｂｒｉｃなど、下位レベル通信ミドルウェア上に築かれる。少なくとも１つの実施例では、ｏｎｅＣＣＬは、優先順位、永続的な動作、アウト・オブ・オーダー実行、及び／又はそれらの変形形態など、深層学習固有の最適化のセットを可能にする。少なくとも１つの実施例では、ｏｎｅＣＣＬは、様々なＣＰＵ及びＧＰＵ機能を実装する。
【0331】
少なくとも１つの実施例では、ｏｎｅＴＢＢとも呼ばれるｏｎｅＡＰＩスレッディング・ビルディング・ブロック・ライブラリは、様々なアプリケーションのための様々な並列化されたプロセスを実装するライブラリである。少なくとも１つの実施例では、ｏｎｅＴＢＢは、ホスト上でのタスク・ベース共有並列プログラミングのために利用される。少なくとも１つの実施例では、ｏｎｅＴＢＢは、一般並列アルゴリズムを実装する。少なくとも１つの実施例では、ｏｎｅＴＢＢは、同時コンテナを実装する。少なくとも１つの実施例では、ｏｎｅＴＢＢは、スケーラブル・メモリ・アロケータを実装する。少なくとも１つの実施例では、ｏｎｅＴＢＢは、ワークスティーリング（ｗｏｒｋ－ｓｔｅａｌｉｎｇ）・タスク・スケジューラを実装する。少なくとも１つの実施例では、ｏｎｅＴＢＢは、低レベル同期プリミティブを実装する。少なくとも１つの実施例では、ｏｎｅＴＢＢは、コンパイラ依存せず、ＧＰＵ、ＰＰＵ、ＣＰＵ、及び／又はそれらの変形形態など、様々なプロセッサ上で使用可能である。
【0332】
少なくとも１つの実施例では、ｏｎｅＶＰＬとも呼ばれるｏｎｅＡＰＩビデオ処理ライブラリは、１つ又は複数のアプリケーションにおけるビデオ処理を加速するために利用されるライブラリである。少なくとも１つの実施例では、ｏｎｅＶＰＬは、様々なビデオ復号、符号化、及び処理機能を実装する。少なくとも１つの実施例では、ｏｎｅＶＰＬは、ＣＰＵ、ＧＰＵ、及び他のアクセラレータ上のメディア・パイプラインのための様々な機能を実装する。少なくとも１つの実施例では、ｏｎｅＶＰＬは、メディア中心及びビデオ分析ワークロードにおけるデバイス発見及び選択を実装する。少なくとも１つの実施例では、ｏｎｅＶＰＬは、ゼロコピー・バッファ共有のためのＡＰＩプリミティブを実装する。
【0333】
少なくとも１つの実施例では、ｏｎｅＡＰＩプログラミング・モデルは、ＤＰＣ＋＋プログラミング言語を利用する。少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング言語は、限定はしないが、デバイス・コードを定義し、デバイス・コードとホスト・コードとを区別するための、機能的に同様のバージョンのＣＵＤＡ機構を含むプログラミング言語である。少なくとも１つの実施例では、ＤＰＣ＋＋プログラミング言語は、ＣＵＤＡプログラミング言語の機能性のサブセットを含み得る。少なくとも１つの実施例では、１つ又は複数のＣＵＤＡプログラミング・モデル動作は、ＤＰＣ＋＋プログラミング言語を使用するｏｎｅＡＰＩプログラミング・モデルを使用して実施される。
【0334】
本明細書で説明される例示的な実施例はＣＵＤＡプログラミング・モデルに関し得るが、本明細書で説明される技法は、任意の好適なプログラミング・モデル、そのようなＨＩＰ、ｏｎｅＡＰＩ（たとえば、本明細書で開示される方法を実施又は実装するためにｏｎｅＡＰＩベース・プログラミングを使用する）、及び／又はそれらの変形形態とともに利用され得ることに留意されたい。
【0335】
少なくとも１つの実施例では、上記で開示されたシステム及び／又はプロセッサの１つ又は複数の構成要素は、たとえば、画像をアップスケールするためのアップスケーラ又はアップサンプラ、画像を一緒にブレンド、ミックス、又は加算するための画像ブレンダ又は画像ブレンダ構成要素、（たとえば、ＤＳＰの一部として）画像をサンプリングするためのサンプラ、（たとえば、低解像度画像から高解像度画像に）画像をアップスケールするためのアップスケーラを実施するように構成されたニューラル・ネットワーク回路、或いは、画像、フレーム、又はビデオを、それの解像度、サイズ、又はピクセルを調整するために、修正又は生成するための他のハードウェアを含む、１つ又は複数のＣＰＵ、ＡＳＩＣ、ＧＰＵ、ＦＰＧＡ、或いは他のハードウェア、回路要素、又は集積回路構成要素と通信することができ、上記で開示されたシステム及び／又はプロセッサの１つ又は複数の構成要素は、画像を生成又は修正する方法、動作、又は命令を実施するために、本開示で説明される構成要素を使用することができる。
【0336】
本開示の少なくとも１つの実施例は、以下の条項を考慮して説明され得る。
条項１．
不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施するための１つ又は複数の回路
を備える、プロセッサ。
条項２． １つ又は複数の回路が、少なくとも、不完全なグラフ・コードに対応するハンドルを取得することによって、ロケーションを識別するためのものである、条項１に記載のプロセッサ。
条項３． １つ又は複数の回路が、さらに、ロケーションに少なくとも部分的に基づいて不完全なグラフ・コードを修正するためのものである、条項１又は２に記載のプロセッサ。
条項４． 不完全なグラフ・コードが、１つ又は複数のプロセスを通して生成されているグラフ・コードである、条項１から３までのいずれか一項に記載のプロセッサ。
条項５． ＡＰＩがランタイムＡＰＩである、条項１から４までのいずれか一項に記載のプロセッサ。
条項６． 不完全なグラフ・コードが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって実行可能な１つ又は複数の動作を示す、条項１から５までのいずれか一項に記載のプロセッサ。
条項７．
不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施するための１つ又は複数のプロセッサを有する１つ又は複数のコンピュータ
を備える、システム。
条項８． １つ又は複数のプロセッサが、さらに、ロケーションに少なくとも部分的に基づいて不完全なグラフ・コードに対して１つ又は複数の動作を実施するためのものである、条項７に記載のシステム。
条項９． １つ又は複数のプロセッサが、さらに、不完全なグラフ・コードに関連するノードのセットへの参照を取得するためのものである、条項７又は８に記載のシステム。
条項１０． 不完全なグラフ・コードが、１つ又は複数の動作と、１つ又は複数の動作の間の依存性とを示す、条項７から９までのいずれか一項に記載のシステム。
条項１１． ロケーションがロケーションへの参照によって識別される、条項７から１０までのいずれか一項に記載のシステム。
条項１２． 不完全なグラフ・コードが、１つ又は複数の汎用グラフィックス処理ユニット（ＧＰＧＰＵ）によって実行可能な動作のセットを符号化する、条項７から１１までのいずれか一項に記載のシステム。
条項１３． １つ又は複数のプロセッサによって実施された場合、１つ又は複数のプロセッサに、少なくとも、
不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施すること
を行わせる命令のセットを記憶した、機械可読媒体。
条項１４． 命令のセットが、１つ又は複数のプロセッサによって実施された場合、１つ又は複数のプロセッサに、
不完全なグラフ・コードに少なくとも部分的に基づいてグラフ・コードを取得することと、
グラフ・コードに基づいて１つ又は複数の動作を実施することと
を行わせる命令をさらに含む、条項１３に記載の機械可読媒体。
条項１５． 不完全なグラフ・コードが１つ又は複数のカーネルを符号化する、条項１３又は１４に記載の機械可読媒体。
条項１６． １つ又は複数の部分が、１つ又は複数の並列処理ユニット（ＰＰＵ）によって実行可能な動作を符号化する、条項１３から１５までのいずれか一項に記載の機械可読媒体。
条項１７． ＡＰＩがドライバＡＰＩである、条項１３から１６までのいずれか一項に記載の機械可読媒体。
条項１８． 命令のセットが、１つ又は複数のプロセッサによって実施された場合、１つ又は複数のプロセッサに、ロケーションに少なくとも部分的に基づいて不完全なグラフ・コード中の動作のセットを符号化させる命令をさらに含む、条項１３から１７までのいずれか一項に記載の機械可読媒体。
条項１９．
不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施するステップ
を含む、方法。
条項２０． ＡＰＩを実施するステップの結果としてステータス指示を取得するステップをさらに含む、条項１９に記載の方法。
条項２１． １つ又は複数の部分が、１つ又は複数の動作に対応する１つ又は複数のグラフ・コード・ノードを含む、条項１９又は２０に記載の方法。
条項２２． 不完全なグラフ・コードに関連するノードのセットのサイズを示す値を取得するステップをさらに含む、条項１９から２１までのいずれか一項に記載の方法。
条項２３． ロケーションに少なくとも部分的に基づいて不完全なグラフ・コードに１つ又は複数のグラフ・コード・ノードを追加するステップをさらに含む、条項１９から２２までのいずれか一項に記載の方法。
条項２４． 不完全なグラフ・コードが、１つ又は複数の中央処理ユニット（ＣＰＵ）によって実行可能な動作を符号化する、条項１９から２３までのいずれか一項に記載の方法。
条項２５．
不完全なグラフ・コードの１つ又は複数の部分を修正するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施するための１つ又は複数の回路
を備える、プロセッサ。
条項２６． １つ又は複数の回路が、少なくとも、不完全なグラフ・コードに関連する１つ又は複数の信頼性を修正することによって、１つ又は複数の部分を修正するためのものである、条項２５に記載のプロセッサ。
条項２７． １つ又は複数の回路が、不完全なグラフ・コードに対応する識別子に少なくとも部分的に基づいて１つ又は複数の部分を修正するためのものである、条項２５又は２６に記載のプロセッサ。
条項２８． 不完全なグラフ・コードが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって実行可能な１つ又は複数の動作を符号化する、条項２５から２７までのいずれか一項に記載のプロセッサ。
条項２９． ＡＰＩがランタイムＡＰＩである、条項２５から２８までのいずれか一項に記載のプロセッサ。
条項３０． １つ又は複数の回路が、さらに、ＡＰＩを実施した結果としてステータス指示を取得するためのものである、条項２５から２９までに記載のプロセッサ。
条項３１．
不完全なグラフ・コードの１つ又は複数の部分を修正するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施するための１つ又は複数のプロセッサを有する１つ又は複数のコンピュータ
を備える、システム。
条項３２． １つ又は複数のプロセッサが、少なくとも、第１のグラフ・コード・ノードに、不完全なグラフ・コードに関連する第２のグラフ・コード・ノードに依存させることによって、１つ又は複数の部分を修正するためのものである、条項３１に記載のシステム。
条項３３． １つ又は複数のプロセッサが、グラフ・コード・ノードのセットを示す１つ又は複数のパラメータ値に少なくとも部分的に基づいてＡＰＩを実施するためのものである、条項３１又は３２に記載のシステム。
条項３４． 不完全なグラフ・コードが、１つ又は複数の動作と、１つ又は複数の動作の間の依存性とを示す、条項３１から３３までのいずれか一項に記載のシステム。
条項３５． １つ又は複数のプロセッサが、１つ又は複数のデータ・タイプを示す１つ又は複数のパラメータ値に少なくとも部分的に基づいてＡＰＩを実施するためのものである、条項３１から３４までのいずれか一項に記載のシステム。
条項３６． 不完全なグラフ・コードが、１つ又は複数の汎用グラフィックス処理ユニット（ＧＰＧＰＵ）によって実行可能な動作のセットを示す、条項３１から３５までのいずれか一項に記載のシステム。
条項３７． １つ又は複数のプロセッサによって実施された場合、１つ又は複数のプロセッサに、少なくとも、
不完全なグラフ・コードの１つ又は複数の部分を修正するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施すること
を行わせる命令のセットを記憶した、機械可読媒体。
条項３８． 命令のセットが、１つ又は複数のプロセッサによって実施された場合、１つ又は複数のプロセッサに、１つ又は複数の部分に関連する依存性のセットを修正させる命令をさらに含む、条項３７に記載の機械可読媒体。
条項３９． 命令のセットが、１つ又は複数のプロセッサによって実施された場合、１つ又は複数のプロセッサに、ＡＰＩに関連する１つ又は複数のパラメータ値によって示された１つ又は複数のフラグに少なくとも部分的に基づいてＡＰＩを実施させる命令をさらに含む、条項３７又は３８に記載の機械可読媒体。
条項４０． ＡＰＩがドライバＡＰＩである、条項３７から３９までのいずれか一項に記載の機械可読媒体。
条項４１． １つ又は複数の部分が１つ又は複数のメモリ割振り動作を示す、条項３７から４０までのいずれか一項に記載の機械可読媒体。
条項４２． 不完全なグラフ・コードが、１つ又は複数の中央処理ユニット（ＣＰＵ）によって実行可能な動作を符号化する、条項３７から４１までのいずれか一項に記載の機械可読媒体。
条項４３．
不完全なグラフ・コードの１つ又は複数の部分を修正するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施するステップ
を含む、方法。
条項４４． 少なくとも、不完全なグラフ・コードに対応するグラフ・コード・ノードのセットに関連する依存性を修正することによって、１つ又は複数の部分を修正するステップをさらに含む、条項４３に記載の方法。
条項４５． 不完全なグラフ・コードに関連する依存性のセットを置き換えるべきなのかそのセットに追加すべきなのかを示すフラグに少なくとも部分的に基づいてＡＰＩを実施するステップをさらに含む、条項４３又は４４に記載の方法。
条項４６． 不完全なグラフ・コードが、１つ又は複数のプロセスを通して生成されているグラフ・コードである、条項４３から４５までのいずれか一項に記載の方法。
条項４７． ＡＰＩを実施するステップの結果を示す１つ又は複数のステータス指示を取得するステップをさらに含む、条項４３から４６までのいずれか一項に記載の方法。
条項４８． 不完全なグラフ・コードが、１つ又は複数の並列処理ユニット（ＰＰＵ）によって実行可能な動作のセットを符号化する、条項４３から４７までのいずれか一項に記載の方法。
条項１．
不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施するための１つ又は複数の回路
を備える、プロセッサ。
条項２． １つ又は複数の回路が、少なくとも、不完全なグラフ・コードに対応するハンドルを取得することによって、ロケーションを識別するためのものである、条項１に記載のプロセッサ。
条項３． １つ又は複数の回路が、さらに、ロケーションに少なくとも部分的に基づいて不完全なグラフ・コードを修正するためのものである、条項１又は２に記載のプロセッサ。
条項４． 不完全なグラフ・コードが、１つ又は複数のプロセスを通して生成されているグラフ・コードである、条項１から３までのいずれか一項に記載のプロセッサ。
条項５． ＡＰＩがランタイムＡＰＩである、条項１から４までのいずれか一項に記載のプロセッサ。
条項６． 不完全なグラフ・コードが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって実行可能な１つ又は複数の動作を示す、条項１から５までのいずれか一項に記載のプロセッサ。
条項７．
不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施するための１つ又は複数のプロセッサを有する１つ又は複数のコンピュータ
を備える、システム。
条項８． １つ又は複数のプロセッサが、さらに、ロケーションに少なくとも部分的に基づいて不完全なグラフ・コードに対して１つ又は複数の動作を実施するためのものである、条項７に記載のシステム。
条項９． １つ又は複数のプロセッサが、さらに、不完全なグラフ・コードに関連するノードのセットへの参照を取得するためのものである、条項７又は８に記載のシステム。
条項１０． 不完全なグラフ・コードが、１つ又は複数の動作と、１つ又は複数の動作の間の依存性とを示す、条項７から９までのいずれか一項に記載のシステム。
条項１１． ロケーションがロケーションへの参照によって識別される、条項７から１０までのいずれか一項に記載のシステム。
条項１２． 不完全なグラフ・コードが、１つ又は複数の汎用グラフィックス処理ユニット（ＧＰＧＰＵ）によって実行可能な動作のセットを符号化する、条項７から１１までのいずれか一項に記載のシステム。
条項１３． １つ又は複数のプロセッサによって実施された場合、１つ又は複数のプロセッサに、少なくとも、
不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施すること
を行わせる命令のセットを記憶した、機械可読媒体。
条項１４． 命令のセットが、１つ又は複数のプロセッサによって実施された場合、１つ又は複数のプロセッサに、
不完全なグラフ・コードに少なくとも部分的に基づいてグラフ・コードを取得することと、
グラフ・コードに基づいて１つ又は複数の動作を実施することと
を行わせる命令をさらに含む、条項１３に記載の機械可読媒体。
条項１５． 不完全なグラフ・コードが１つ又は複数のカーネルを符号化する、条項１３又は１４に記載の機械可読媒体。
条項１６． １つ又は複数の部分が、１つ又は複数の並列処理ユニット（ＰＰＵ）によって実行可能な動作を符号化する、条項１３から１５までのいずれか一項に記載の機械可読媒体。
条項１７． ＡＰＩがドライバＡＰＩである、条項１３から１６までのいずれか一項に記載の機械可読媒体。
条項１８． 命令のセットが、１つ又は複数のプロセッサによって実施された場合、１つ又は複数のプロセッサに、ロケーションに少なくとも部分的に基づいて不完全なグラフ・コード中の動作のセットを符号化させる命令をさらに含む、条項１３から１７までのいずれか一項に記載の機械可読媒体。
条項１９．
不完全なグラフ・コードの１つ又は複数の部分のロケーションを識別するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施するステップ
を含む、方法。
条項２０． ＡＰＩを実施するステップの結果としてステータス指示を取得するステップをさらに含む、条項１９に記載の方法。
条項２１． １つ又は複数の部分が、１つ又は複数の動作に対応する１つ又は複数のグラフ・コード・ノードを含む、条項１９又は２０に記載の方法。
条項２２． 不完全なグラフ・コードに関連するノードのセットのサイズを示す値を取得するステップをさらに含む、条項１９から２１までのいずれか一項に記載の方法。
条項２３． ロケーションに少なくとも部分的に基づいて不完全なグラフ・コードに１つ又は複数のグラフ・コード・ノードを追加するステップをさらに含む、条項１９から２２までのいずれか一項に記載の方法。
条項２４． 不完全なグラフ・コードが、１つ又は複数の中央処理ユニット（ＣＰＵ）によって実行可能な動作を符号化する、条項１９から２３までのいずれか一項に記載の方法。
条項２５．
不完全なグラフ・コードの１つ又は複数の部分を修正するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施するための１つ又は複数の回路
を備える、プロセッサ。
条項２６． １つ又は複数の回路が、少なくとも、不完全なグラフ・コードに関連する１つ又は複数の信頼性を修正することによって、１つ又は複数の部分を修正するためのものである、条項２５に記載のプロセッサ。
条項２７． １つ又は複数の回路が、不完全なグラフ・コードに対応する識別子に少なくとも部分的に基づいて１つ又は複数の部分を修正するためのものである、条項２５又は２６に記載のプロセッサ。
条項２８． 不完全なグラフ・コードが、１つ又は複数のグラフィックス処理ユニット（ＧＰＵ）によって実行可能な１つ又は複数の動作を符号化する、条項２５から２７までのいずれか一項に記載のプロセッサ。
条項２９． ＡＰＩがランタイムＡＰＩである、条項２５から２８までのいずれか一項に記載のプロセッサ。
条項３０． １つ又は複数の回路が、さらに、ＡＰＩを実施した結果としてステータス指示を取得するためのものである、条項２５から２９までに記載のプロセッサ。
条項３１．
不完全なグラフ・コードの１つ又は複数の部分を修正するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施するための１つ又は複数のプロセッサを有する１つ又は複数のコンピュータ
を備える、システム。
条項３２． １つ又は複数のプロセッサが、少なくとも、第１のグラフ・コード・ノードに、不完全なグラフ・コードに関連する第２のグラフ・コード・ノードに依存させることによって、１つ又は複数の部分を修正するためのものである、条項３１に記載のシステム。
条項３３． １つ又は複数のプロセッサが、グラフ・コード・ノードのセットを示す１つ又は複数のパラメータ値に少なくとも部分的に基づいてＡＰＩを実施するためのものである、条項３１又は３２に記載のシステム。
条項３４． 不完全なグラフ・コードが、１つ又は複数の動作と、１つ又は複数の動作の間の依存性とを示す、条項３１から３３までのいずれか一項に記載のシステム。
条項３５． １つ又は複数のプロセッサが、１つ又は複数のデータ・タイプを示す１つ又は複数のパラメータ値に少なくとも部分的に基づいてＡＰＩを実施するためのものである、条項３１から３４までのいずれか一項に記載のシステム。
条項３６． 不完全なグラフ・コードが、１つ又は複数の汎用グラフィックス処理ユニット（ＧＰＧＰＵ）によって実行可能な動作のセットを示す、条項３１から３５までのいずれか一項に記載のシステム。
条項３７． １つ又は複数のプロセッサによって実施された場合、１つ又は複数のプロセッサに、少なくとも、
不完全なグラフ・コードの１つ又は複数の部分を修正するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施すること
を行わせる命令のセットを記憶した、機械可読媒体。
条項３８． 命令のセットが、１つ又は複数のプロセッサによって実施された場合、１つ又は複数のプロセッサに、１つ又は複数の部分に関連する依存性のセットを修正させる命令をさらに含む、条項３７に記載の機械可読媒体。
条項３９． 命令のセットが、１つ又は複数のプロセッサによって実施された場合、１つ又は複数のプロセッサに、ＡＰＩに関連する１つ又は複数のパラメータ値によって示された１つ又は複数のフラグに少なくとも部分的に基づいてＡＰＩを実施させる命令をさらに含む、条項３７又は３８に記載の機械可読媒体。
条項４０． ＡＰＩがドライバＡＰＩである、条項３７から３９までのいずれか一項に記載の機械可読媒体。
条項４１． １つ又は複数の部分が１つ又は複数のメモリ割振り動作を示す、条項３７から４０までのいずれか一項に記載の機械可読媒体。
条項４２． 不完全なグラフ・コードが、１つ又は複数の中央処理ユニット（ＣＰＵ）によって実行可能な動作を符号化する、条項３７から４１までのいずれか一項に記載の機械可読媒体。
条項４３．
不完全なグラフ・コードの１つ又は複数の部分を修正するためにアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実施するステップ
を含む、方法。
条項４４． 少なくとも、不完全なグラフ・コードに対応するグラフ・コード・ノードのセットに関連する依存性を修正することによって、１つ又は複数の部分を修正するステップをさらに含む、条項４３に記載の方法。
条項４５． 不完全なグラフ・コードに関連する依存性のセットを置き換えるべきなのかそのセットに追加すべきなのかを示すフラグに少なくとも部分的に基づいてＡＰＩを実施するステップをさらに含む、条項４３又は４４に記載の方法。
条項４６． 不完全なグラフ・コードが、１つ又は複数のプロセスを通して生成されているグラフ・コードである、条項４３から４５までのいずれか一項に記載の方法。
条項４７． ＡＰＩを実施するステップの結果を示す１つ又は複数のステータス指示を取得するステップをさらに含む、条項４３から４６までのいずれか一項に記載の方法。
条項４８． 不完全なグラフ・コードが、１つ又は複数の並列処理ユニット（ＰＰＵ）によって実行可能な動作のセットを符号化する、条項４３から４７までのいずれか一項に記載の方法。
【0337】
他の変形形態は、本開示の範囲内にある。したがって、開示される技法は、様々な修正及び代替構築が可能であるが、それらのいくつかの例示的な実施例が図面に示され、上記で詳細に説明された。しかしながら、特定の１つ又は複数の開示された形態に本開示を限定する意図はなく、その反対に、添付の特許請求の範囲において定義されるように、開示の趣旨及び範囲に入るすべての修正形態、代替構築、及び等価物を網羅することを意図していることが理解されるべきである。
【0338】
開示される実施例を説明する文脈において（特に、以下の特許請求の範囲の文脈において）「ａ」及び「ａｎ」及び「ｔｈｅ」という用語、並びに同様の指示語を使用することは、本明細書に別段の記載のない限り、又は文脈によって明らかに否定されない限り、単数と複数の両方を網羅すると解釈されるべきであり、用語の定義であると解釈されるべきではない。「含む、備える（ｃｏｍｐｒｉｓｉｎｇ）」、「有する（ｈａｖｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、及び「含んでいる（ｃｏｎｔａｉｎｉｎｇ）」という用語は、別段の記載のない限り、オープンエンドの用語（「限定はしないが、～を含む（ｉｎｃｌｕｄｉｎｇ， ｂｕｔ ｎｏｔ ｌｉｍｉｔｅｄ ｔｏ，）」を意味する）と解釈されるべきである。「接続される」という用語は、修飾されず、物理的接続を指しているとき、何か介在するものがある場合でも、部分的に又は完全に中に含まれているか、取り付けられるか、又は互いに接合されるものとして解釈されるべきである。本明細書で値の範囲を詳述することは、本明細書に別段の記載のない限り、及び各別個の値が、本明細書に個々に詳述されているかのように明細書に組み込まれていない限り、範囲内に入る各別個の値を個々に参照する簡潔な方法として働くことを単に意図しているにすぎない。「セット」（たとえば、「項目のセット」）又は「サブセット」という用語の使用は、文脈によって別段の記載がないか又は否定されない限り、１つ又は複数の部材を備える空ではない集合として解釈されるべきである。さらに、文脈によって別段の記載がないか又は否定されない限り、対応するセットの「サブセット」という用語は、対応するセットの厳密なサブセットを必ずしも指すとは限らず、サブセットと、対応するセットとは、等しくなり得る。
【0339】
「Ａ、Ｂ、及びＣのうちの少なくとも１つ」又は「Ａ、Ｂ及びＣのうちの少なくとも１つ」という形態の言い回しなどの結合語は、別段の具体的な記載がないか又はさもなければ文脈によって明確に否定されない限り、別様に、項目、用語などが、Ａ又はＢ又はＣのいずれか、或いはＡとＢとＣとのセットの任意の空でないサブセットであり得ることを提示するために一般に使用される文脈で、理解される。たとえば、３つの部材を有するセットの説明的な実例では、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」並びに「Ａ、Ｂ及びＣのうちの少なくとも１つ」という結合句は、次のセットのいずれかを指す：｛Ａ｝、｛Ｂ｝、｛Ｃ｝、｛Ａ、Ｂ｝、｛Ａ、Ｃ｝、｛Ｂ、Ｃ｝、｛Ａ、Ｂ、Ｃ｝。したがって、そのような結合語は、いくつかの実施例が、Ａのうちの少なくとも１つ、Ｂのうちの少なくとも１つ、及びＣのうちの少なくとも１つの各々が存在することを必要とすることを全体的に暗示するものではない。さらに、別段の記載がないか又は文脈によって否定されない限り、「複数（ｐｌｕｒａｌｉｔｙ）」という用語は、複数である状態を示す（たとえば、「複数の項目（ａ ｐｌｕｒａｌｉｔｙ ｏｆ ｉｔｅｍｓ）」は複数の項目（ｍｕｌｔｉｐｌｅ ｉｔｅｍｓ）を示す）。複数である項目の数は、少なくとも２つであるが、明示的に、又は文脈によってのいずれかでそのように示されているとき、それよりも多いことがある。さらに、別段の記載がないか又はさもなければ文脈から明らかでない限り、「～に基づいて」という言い回しは、「少なくとも部分的に～に基づいて」を意味し、「～のみに基づいて」を意味しない。
【0340】
本明細書で説明されるプロセスの動作は、本明細書に別段の記載がないか又はさもなければ文脈によって明確に否定されない限り、任意の好適な順序で実施され得る。少なくとも１つの実施例では、本明細書で説明されるプロセス（又はその変形形態及び／又は組合せ）などのプロセスは、実行可能命令で構成された１つ又は複数のコンピュータ・システムの制御下で実施され、１つ又は複数のプロセッサ上で、ハードウェアによって、又はそれらの組合せによって集合的に実行するコード（たとえば、実行可能命令、１つ又は複数のコンピュータ・プログラム、又は１つ又は複数のアプリケーション）として実装される。少なくとも１つの実施例では、コードは、たとえば、１つ又は複数のプロセッサによって実行可能な複数の命令を備えるコンピュータ・プログラムの形態で、コンピュータ可読記憶媒体に記憶される。少なくとも１つの実施例では、コンピュータ可読記憶媒体は、一時的信号（たとえば、伝搬する一時的な電気又は電磁送信）を除外するが、一時的信号のトランシーバ内の非一時的データ・ストレージ回路要素（たとえば、バッファ、キャッシュ、及びキュー）を含む非一時的コンピュータ可読記憶媒体である。少なくとも１つの実施例では、コード（たとえば、実行可能コード又はソース・コード）は、１つ又は複数の非一時的コンピュータ可読記憶媒体のセットに記憶され、この記憶媒体は、コンピュータ・システムの１つ又は複数のプロセッサによって実行されたときに（たとえば、実行された結果として）、コンピュータ・システムに本明細書で説明される動作を実施させる実行可能命令を記憶している（又は、実行可能命令を記憶するための他のメモリを有する）。非一時的コンピュータ可読記憶媒体のセットは、少なくとも１つの実施例では、複数の非一時的コンピュータ可読記憶媒体を備え、複数の非一時的コンピュータ可読記憶媒体の個々の非一時的記憶媒体のうちの１つ又は複数は、コードのすべてがないが、複数の非一時的コンピュータ可読記憶媒体は、集合的にコードのすべてを記憶している。少なくとも１つの実施例では、実行可能命令は、異なる命令が異なるプロセッサによって実行されるように実行され、たとえば、非一時的コンピュータ可読記憶媒体は命令を記憶し、メイン中央処理ユニット（「ＣＰＵ」）は命令のいくつかを実行し、グラフィックス処理ユニット（「ＧＰＵ」）は他の命令を実行する。少なくとも１つの実施例では、コンピュータ・システムの異なる構成要素は、別個のプロセッサを有し、異なるプロセッサが命令の異なるサブセットを実行する。
【0341】
したがって、少なくとも１つの実施例では、コンピュータ・システムは、本明細書で説明されるプロセスの動作を単独で又は集合的に実施する１つ又は複数のサービスを実装するように構成され、そのようなコンピュータ・システムは、動作の実施を可能にする適用可能なハードウェア及び／又はソフトウェアで構成される。さらに、本開示の少なくとも１つの実施例を実装するコンピュータ・システムは、単一のデバイスであり、別の実施例では、分散型コンピュータ・システムが本明細書で説明される動作を実施するように、及び単一のデバイスがすべての動作を実施しないように、異なるやり方で動作する複数のデバイスを備える分散型コンピュータ・システムである。
【0342】
本明細書で提供されるあらゆる実例、又は例示的な言葉（たとえば、「など、などの（ｓｕｃｈ ａｓ）」）の使用は、本開示の実施例をより明らかにすることのみを意図しており、別段の主張のない限り、本開示の範囲に制限を加えるものではない。本明細書のいかなる言葉も、特許請求されていない任意の要素を、本開示の実践に不可欠なものとして示すと解釈されるべきではない。
【0343】
本明細書で引用される出版物、特許出願、及び特許を含むすべての参考文献は、各参考文献が参照により組み込まれることが個別に明確に示され、その全体が本明細書に記載されたかのように、それと同程度まで参照により本明細書に組み込まれる。
【0344】
明細書及び特許請求の範囲において、「結合される」及び「接続される」という用語が、その派生語とともに使用され得る。これらの用語は、互いに同義語として意図されていないことがあることが理解されるべきである。むしろ、特定の実例では、「接続される」又は「結合される」は、２つ又はそれ以上の要素が物理的又は電気的に互いに直接又は間接的に接触していることを示すために使用され得る。「結合される」はまた、２つ又はそれ以上の要素が直接互いに接触していないが、それでもなお互いに連動又は対話することを意味し得る。
【0345】
別段の具体的な記載がない限り、明細書全体を通して、「処理する（ｐｒｏｃｅｓｓｉｎｇ）」、「算出する（ｃｏｍｐｕｔｉｎｇ）」、「計算する（ｃａｌｃｕｌａｔｉｎｇ）」、又は「決定する（ｄｅｔｅｒｍｉｎｉｎｇ）」などの用語は、コンピューティング・システムのレジスタ及び／又はメモリ内の、電子的などの物理的な量として表されるデータを、コンピューティング・システムのメモリ、レジスタ又は他のそのような情報ストレージ、送信、若しくはディスプレイ・デバイス内の物理的な量として同様に表される他のデータになるように操作及び／又は変換する、コンピュータ又はコンピューティング・システム、或いは同様の電子コンピューティング・デバイスのアクション及び／又はプロセスを指すことが諒解され得る。
【0346】
同様に、「プロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理し、その電子データを、レジスタ及び／又はメモリに記憶され得る他の電子データに変換する任意のデバイス、又はデバイスの一部分を指し得る。非限定的な実例として、「プロセッサ」は、ＣＰＵ又はＧＰＵであり得る。「コンピューティング・プラットフォーム」は、１つ又は複数のプロセッサを備え得る。本明細書で使用される「ソフトウェア」プロセスは、たとえば、タスク、スレッド、及び知的エージェントなど、経時的にワークを実施するソフトウェア及び／又はハードウェア・エンティティを含み得る。また、各プロセスは、命令を直列で又は並列で、連続的に又は断続的に行うための複数のプロセスを指し得る。「システム」及び「方法」という用語は、１つ又は複数の方法をシステムが具体化し得、方法がシステムと考えられ得る場合に限り、本明細書において交換可能に使用される。
【0347】
少なくとも１つの実施例では、算術論理ユニットは、結果を作り出すために１つ又は複数の入力をとる組合せ論理回路要素のセットである。少なくとも１つの実施例では、算術論理ユニットは、加算、減算、又は乗算などの数学演算を実装するためにプロセッサによって使用される。少なくとも１つの実施例では、算術論理ユニットは、論理ＡＮＤ／ＯＲ又はＸＯＲなどの論理演算を実装するために使用される。少なくとも１つの実施例では、算術論理ユニットは、ステートレスであり、論理ゲートを形成するように構成された半導体トランジスタなど、物理的切替え構成要素から作られる。少なくとも１つの実施例では、算術論理ユニットは、関連するクロックをもつステートフル論理回路として、内部で動作し得る。少なくとも１つの実施例では、算術論理ユニットは、関連するレジスタ・セット中で維持されない内部状態をもつ非同期論理回路として構築され得る。少なくとも１つの実施例では、算術論理ユニットは、プロセッサの１つ又は複数のレジスタに記憶されたオペランドを組み合わせ、別のレジスタ又はメモリ・ロケーションにプロセッサによって記憶され得る出力を作り出すために、プロセッサによって使用される。
【0348】
少なくとも１つの実施例では、プロセッサによって取り出された命令を処理した結果として、プロセッサは、１つ又は複数の入力又はオペランドを算術論理ユニットに提示し、算術論理ユニットに、算術論理ユニットの入力に提供された命令コードに少なくとも部分的に基づく結果を作り出させる。少なくとも１つの実施例では、プロセッサによってＡＬＵに提供された命令コードは、プロセッサによって実行された命令に少なくとも部分的に基づく。少なくとも１つの実施例では、ＡＬＵにおける組合せ論理は、入力を処理し、プロセッサ内のバス上に置かれる出力を作り出す。少なくとも１つの実施例では、プロセッサは、プロセッサをクロック制御することにより、ＡＬＵによって作り出された結果が所望のロケーションに送出されるように、宛先レジスタ、メモリ・ロケーション、出力デバイス、又は出力バス上の出力ストレージ・ロケーションを選択する。
【0349】
本明細書では、アナログ・データ又はデジタル・データを取得すること、獲得すること、受信すること、或いはそれらをサブシステム、コンピュータ・システム、又はコンピュータ実装機械に入力することに言及し得る。アナログ・データ及びデジタル・データを取得する、獲得する、受信する、又は入力するプロセスは、関数コール、又はアプリケーション・プログラミング・インターフェースへのコールのパラメータとしてデータを受信することによってなど、様々なやり方で実現され得る。いくつかの実装形態では、アナログ・データ又はデジタル・データを取得する、獲得する、受信する、又は入力するプロセスは、直列又は並列インターフェースを介してデータを転送することによって実現され得る。別の実装形態では、アナログ・データ又はデジタル・データを取得する、獲得する、受信する、又は入力するプロセスは、提供するエンティティから獲得するエンティティにコンピュータ・ネットワークを介してデータを転送することによって実現され得る。アナログ・データ又はデジタル・データを提供すること、出力すること、送信すること、送出すること、又は提示することにも言及し得る。様々な実例では、アナログ・データ又はデジタル・データを提供する、出力する、送信する、送出する、又は提示するプロセスは、関数コールの入力又は出力パラメータ、アプリケーション・プログラミング・インターフェース又はプロセス間通信機構のパラメータとしてデータを転送することによって実現され得る。
【0350】
上記の説明は、説明された技法の例示的な実装形態について述べているが、他のアーキテクチャが、説明された機能性を実装するために使用され得、本開示の範囲内にあることが意図される。さらに、説明を目的として、責任の具体的な分散が上記で定義されたが、様々な機能及び責任は、状況に応じて異なるやり方で分散及び分割され得る。
【0351】
さらに、主題は、構造的特徴及び／又は方法論的行為に特有の言語で説明されたが、添付の特許請求の範囲で特許請求される主題は、説明された特有の特徴又は行為に必ずしも限定されるとは限らないことが理解されるべきである。むしろ、特有の特徴及び行為は、特許請求の範囲を実装する例示的な形態として開示される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図17C】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33A】
【図33B】
【図33C】
【図34】
【図35】
【図36】
【図37】
【国際調査報告】