特表 2024-514415 可逆性抵抗記憶論理ゲート装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-04-02

(54)【発明の名称】可逆性抵抗記憶論理ゲート装置

(51)【国際特許分類】

   H10B 63/10 20230101AFI20240326BHJP

   G11C 13/00 20060101ALI20240326BHJP

   H03K 19/20 20060101ALI20240326BHJP

   H10N 70/20 20230101ALI20240326BHJP

【ＦＩ】

H10B63/10

G11C13/00 210

H03K19/20

H10N70/20

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023555733

(86)(22)【出願日】2022-03-14

(85)【翻訳文提出日】2023-09-12

(86)【国際出願番号】 EP2022056567

(87)【国際公開番号】W WO2022207298

(87)【国際公開日】2022-10-06

(31)【優先権主張番号】17/216,622

(32)【優先日】2021-03-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(74)【復代理人】

【識別番号】100104880

【弁理士】

【氏名又は名称】古部 次郎

(74)【復代理人】

【識別番号】100118108

【弁理士】

【氏名又は名称】久保 洋之

(72)【発明者】

【氏名】チェン、シュエチュン

(72)【発明者】

【氏名】ワン、ジュンリ

(72)【発明者】

【氏名】ファン、スー、チェン

【テーマコード（参考）】

5F083

5J042

【Ｆターム（参考）】

5F083FZ10

5F083GA05

5F083JA39

5F083JA40

5F083JA60

5J042CA24

5J042CA25

5J042CA27

(57)【要約】

記憶装置は、２つの相変化メモリ（ＰＣＭ）セルとブリッジを含む。第１のＰＣＭセルは、電気入力と、相変化材料と、を含む。第２のＰＣＭセルは、第１のＰＣＭセルの電気入力から独立した電気入力と、別の相変化材料と、を含む。ブリッジは、２つのＰＣＭセルに電気的に接続される。

【特許請求の範囲】

【請求項1】

第１の電気入力と、
第１の相変化材料と、を含む、
第１の相変化メモリ（ＰＣＭ）セルと、
前記第１の電気入力から独立した第２の電気入力と、
第２の相変化材料と、を含む、
第２のＰＣＭセルと、
前記第１のＰＣＭセルおよび前記第２のＰＣＭセルに電気的に接続される第１のブリッジと、
を含む、記憶装置。

【請求項2】

前記第１の下部電極に電気的に接続される第３の電気入力と、
前記第２の下部電極に電気的に接続される第４の電気入力と、をさらに含み、
前記第１の電気入力および前記第２の電気入力は、前記第１の相変化材料および前記第２の相変化材料に、それぞれ書き込み電流を供給するように構成され、
前記第３の電気入力および前記第４の電気入力は、前記第１の相変化材料および前記第２の相変化材料に、それぞれ読み取り電流を供給するように構成される、
請求項１に記載の可逆性抵抗記憶装置。

【請求項3】

前記第１の下部電極は、前記記憶装置がＮＡＮＤ構成を有するように、前記第２の下部電極に電気的に接続されない、請求項２に記載の記憶装置。

【請求項4】

前記第１の下部電極は、前記記憶装置がＮＯＲ構成を有するように、前記第２の下部電極に電気的に接続される、請求項２に記載の記憶装置。

【請求項5】

前記第３の電気入力は前記第１の電気入力から独立し、前記第４の電気入力は前記第２の電気入力から独立し、前記記憶装置は、
前記第３の電気入力および前記第４の電気入力に電気的に接続される第２のブリッジをさらに含む、請求項２に記載の記憶装置。

【請求項6】

前記第１の下部電極に電気的に接続される第３の電気入力と、をさらに含み、
前記第１の電気入力および前記第２の電気入力は、前記第１の相変化材料および前記第２の相変化材料に、それぞれ読み取り電流を供給するように構成され、
前記第３の電気入力は、前記第１の相変化材料および前記第２の相変化材料に書き込み電流を供給するように構成され、
前記第１の下部電極は、前記記憶装置がＮＯＴ構成を有するように、前記第２の下部電極に電気的に接続される、
請求項１に記載の記憶装置。

【請求項7】

前記第１の相変化材料は、ゲルマニウム－アンチモン－テルル（ＧＳＴ）、ガリウム－アンチモン－テルル（ＧａＳＴ）、および銀－イリジウム－アンチモン－テルリド（ＡＩＳＴ）からなる群から選択される、請求項１に記載の記憶装置。

【請求項8】

前記第１のＰＣＭセルは、
前記第１の電気入力に電気的に接続される第１の下部電極と、
前記第１の下部電極に電気的に接続される第１のヒータと、
前記第１の相変化材料に電気的に接続される第１の上部電極と、
前記第１の上部電極に電気的に接続される第１の電気出力と、を含み、
前記第２のＰＣＭセルは、
前記第２の電気入力に電気的に接続される第２の下部電極と、
前記第２の下部電極に電気的に接続される第２のヒータと、
前記第２の相変化材料に電気的に接続される第２の上部電極と、
前記第２の上部電極に電気的に接続される第２の電気出力と、を含み、
前記第１の相変化材料は、前記第１のヒータに電気的に接続され、
前記第２の相変化材料は、前記第２のヒータに電気的に接続され、
第１のブリッジは、前記第１の電気出力および前記第２の電気出力に電気的に接続される、
請求項１に記載の記憶装置。

【請求項9】

第１の入力および第１のＰＣＭ材料を有する第１の相変化メモリ（ＰＣＭ）セルと、前記第１の入力から独立した第２の入力および第２のＰＣＭ材料を有する第２のＰＣＭセルと、前記第１のＰＣＭセルの第１の出力と前記第２のＰＣＭセルの第２の出力とを電気的に接続するブリッジと、を含む、記憶装置の使用方法であって、前記方法は、
前記第１のＰＣＭセルに第１の非晶質領域を形成するために前記第１の入力から前記第１のＰＣＭ材料に第１の電流パルスを流すことと、
前記第１のＰＣＭセルに電気的に接続される第３の入力および前記第２のＰＣＭセルに電気的に接続される第２の入力を用いて、前記第１のＰＣＭセルと前記第２のＰＣＭセルにわたる電圧降下を測定することと、
前記電圧降下に基づき、前記記憶装置が真または偽の結果を記憶しているかを判断することと、
を含む、記憶装置の使用方法。

【請求項10】

前記第１の入力から前記第１の電流パルスを流すことにより、前記第２のＰＣＭセルに第２の非晶質領域を形成する、請求項９に記載の方法。

【請求項11】

前記第１のＰＣＭ材料を前記第１のＰＣＭセルの前記第１の非晶質領域にセットするために前記第１の入力から前記第１のＰＣＭ材料に第２の電流パルスを流すこと、
をさらに含む、請求項９に記載の方法。

【請求項12】

前記第１のＰＣＭセルに第３の非晶質領域を形成するために前記第１の入力から前記第１のＰＣＭ材料に第３の電流パルスを流すことと、
前記第２のＰＣＭセルに第４の非晶質領域を形成するために前記第２の入力から前記第１のＰＣＭ材料に第４の電流パルスを流すことと、
前記第１のＰＣＭセルと前記第２のＰＣＭセルにわたる電圧降下を測定することと、
前記電圧降下が高いことに基づき、前記記憶装置が偽の値を記憶していると判断することと、
をさらに含む、請求項９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、集積回路に関し、より具体的には、コンピューティングのための論理ゲート記憶に関する。

【背景技術】

【0002】

従来の相補型金属酸化膜半導体（ＣＭＯＳ）は、サイズが縮小されたことにより、膨大な演算能力を含むハンドヘルド装置の生産が可能になっている。しかし、ＣＭＯＳは、例えば、コンピュータメモリにデータを記憶するためにシリコン論理ゲートがその値を維持できるようにするために、かなりの電力を消費する可能性がある。残念ながら、このような電力消費はバッテリの寿命を制限し、装置の柔軟性と実用性を低下させる可能性がある。

【発明の概要】

【0003】

本発明の一実施形態によれば、記憶装置は、２つの相変化メモリ（ＰＣＭ）セルとブリッジとを含む。前記第１のＰＣＭセルは、電気入力と相変化材料とを含む。前記第２のＰＣＭセルは、前記第１のＰＣＭセルの電気入力から独立した電気入力と、別の相変化材料とを含む。前記ブリッジは、前記２つのＰＣＭセルに電気的に接続される。

【0004】

本発明の一実施形態によれば、集積回路のための記憶装置が開示される。前記論理ゲート記憶装置は、第１の電気出力を含む第１の相変化メモリ（ＰＣＭ）セルと、第２の電気出力を含む第２のＰＣＭセルとを含む。記憶装置はまた、前記第１のＰＣＭセルに電気的に接続される第１の電気入力と、前記第２のＰＣＭセルに電気的に接続される第２の電気入力と、を含み、前記第２の電気入力は前記第１の電気入力から独立している。記憶装置はまた、前記第１の電気出力および前記第２の電気出力に電気的に接続されるブリッジを含む。

【0005】

本発明の一実施形態によれば、第１の入力および第１のＰＣＭ材料を有する第１の相変化メモリ（ＰＣＭ）セルと、前記第１の入力から独立した第２の入力および第２のＰＣＭ材料を有する第２のＰＣＭセルと、前記第１のＰＣＭセルの第１の出力と前記第２のＰＣＭセルの第２の出力とを電気的に接続するブリッジと、を含む記憶装置の使用方法が開示される。前記方法は、前記第１のＰＣＭセルに第１の非晶質領域を形成するために前記第１の入力から前記第１のＰＣＭ材料に第１の電流パルスを流すことと、前記第１のＰＣＭセルに電気的に接続される第３の入力および前記第２のＰＣＭセルに電気的に接続される第２の入力を用いて、前記第１のＰＣＭセルと前記第２のＰＣＭセルにわたる電圧降下を測定することと、前記電圧降下に基づき、前記記憶装置が真または偽の結果を記憶しているかを判断することと、を含む。

【図面の簡単な説明】

【0006】

【図1】本発明の実施形態による相変化メモリ（ＰＣＭ）材料を含む「ｎｏｔ－ａｎｄ」（ＮＡＮＤ）論理ゲート記憶装置（ＬＧＭＤ）を含む集積回路の断面図である。

【図2A】本発明の実施形態による異なる状態のＮＡＮＤ ＬＧＭＤの一連の断面図である。

【図2B】本発明の実施形態による異なる状態のＮＡＮＤ ＬＧＭＤの一連の断面図である。

【図2C】本発明の実施形態による異なる状態のＮＡＮＤ ＬＧＭＤの一連の断面図である。

【図2D】本発明の実施形態による異なる状態のＮＡＮＤ ＬＧＭＤの一連の断面図である。

【図2E】本発明の実施形態による異なる状態のＮＡＮＤ ＬＧＭＤの一連の断面図である。

【図2F】本発明の実施形態による異なる状態のＮＡＮＤ ＬＧＭＤの一連の断面図である。

【図2G】本発明の実施形態による異なる状態のＮＡＮＤ ＬＧＭＤの一連の断面図である。

【図2H】本発明の実施形態による異なる状態のＮＡＮＤ ＬＧＭＤの一連の断面図である。

【図3】本発明の実施形態によるＰＣＭ材料を含む「ｎｏｔ－ｏｒ」（ＮＯＲ） ＬＧＭＤの断面図である。

【図4A】本発明の実施形態による異なる状態のＮＯＲ ＬＧＭＤの一連の断面図である。

【図4B】本発明の実施形態による異なる状態のＮＯＲ ＬＧＭＤの一連の断面図である。

【図4C】本発明の実施形態による異なる状態のＮＯＲ ＬＧＭＤの一連の断面図である。

【図4D】本発明の実施形態による異なる状態のＮＯＲ ＬＧＭＤの一連の断面図である。

【図4E】本発明の実施形態による異なる状態のＮＯＲ ＬＧＭＤの一連の断面図である。

【図4F】本発明の実施形態による異なる状態のＮＯＲ ＬＧＭＤの一連の断面図である。

【図4G】本発明の実施形態による異なる状態のＮＯＲ ＬＧＭＤの一連の断面図である。

【図4H】本発明の実施形態による異なる状態のＮＯＲ ＬＧＭＤの一連の断面図である。

【図5A】本発明の実施形態によるＰＣＭ材料を含む「ｎｏｔ」（ＮＯＴ） ＬＧＭＤの一連の断面図である。

【図5B】本発明の実施形態によるＰＣＭ材料を含む「ｎｏｔ」（ＮＯＴ） ＬＧＭＤの一連の断面図である。

【図5C】本発明の実施形態によるＰＣＭ材料を含む「ｎｏｔ」（ＮＯＴ） ＬＧＭＤの一連の断面図である。

【図5D】本発明の実施形態によるＰＣＭ材料を含む「ｎｏｔ」（ＮＯＴ） ＬＧＭＤの一連の断面図である。

【発明を実施するための形態】

【0007】

本発明の様々な実施形態を、関連する図面を参照して本明細書で説明する。本発明の範囲から逸脱することなく、代替の実施形態を考案することができる。以下の説明および図面において、要素間に様々な接続および位置関係（例えば、上、下、隣接など）が定められていることに留意されたい。これらの接続もしくは位置関係またはその両方は、特に指定しない限り、直接的または間接的であってもよく、本発明はこの点において限定することを意図していない。したがって、エンティティの結合は、直接的または間接的な結合のいずれかを指すことができ、エンティティの間の位置関係は、直接的または間接的な位置関係とすることができる。間接的な位置関係の例として、層「Ｂ」の上に層「Ａ」を形成するという本明細書の説明には、層「Ａ」および層「Ｂ」の関連する特性および機能性が中間層により実質的に変化しない限り、１つ以上の中間層（例えば、層「Ｃ」および「Ｄ」）が層「Ａ」および層「Ｂ」の間にある状況が含まれる。

【0008】

以下の定義および略語は、特許請求の範囲および明細書の解釈のために使用される。本明細書で使用される場合、用語「含む（comprises）」、「含む（comprising）」、「含む（includes）」、「含む（including）」、「有する（has）」、「有する（having）」、「含む（contains）」または「含む（containing）」、またはそれらの他の変形は、非排他的な包含を対象とすることを意図する。例えば、要素のリストを含む組成物、混合物、工程、方法、物品、または装置は、必ずしもそれらの要素のみに限定されず、明示的に列挙されていない、またはそのような組成物、混合物、工程、方法、物品、または装置に固有の他の要素を含むことができる。また、本明細書に含まれる数値範囲は、特に明示的に記載がない限り、その境界を含む。

【0009】

以下の説明のために、用語「上（upper）」、「下（lower）」、「右（right）」、「左（left）」、「垂直（vertical）」、「水平（horizontal）」、「上（top）」、「下（bottom）」、およびそれらの派生語は、図面で方向付けられた、説明される構造および方法に関するものとする。用語「上に（overlying）」、「上に（atop）」、「上に（on top）」、「上に位置する（positioned on）」または「上に位置する（positioned atop）」は、第１の構造などの第１の要素が第２の構造などの第２の要素上に存在することを意味し、界面構造などの介在要素が第１の要素と第２の要素との間に存在することができる。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、２つの要素の界面における中間的な導電層、絶縁層または半導体層なしで接続されることを意味する。なお、例えば「第２の要素に対して選択的な第１の要素」のような「選択的な」という用語は、第１の要素がエッチングされ、第２の要素がエッチングストップとして機能することができることを意味する。

【0010】

図１は、「ｎｏｔ－ａｎｄ」（ＮＡＮＤ）論理ゲート記憶装置（ＬＧＭＤ）１０２を含む集積回路１００の断面図である。図示された実施形態では、ＬＧＭＤ１０２は、入力１０４－１～１０４－４（まとめて「入力１０４」）、ＰＣＭセル１０６－１および１０６－２（まとめて「ＰＣＭセル１０６」）、出力１０８－１および１０８－２（まとめて「出力１０８」）、ブリッジ１１０－１および１１０－２（まとめて「ブリッジ１１０」）を含む。ＰＣＭセル１０６－１および１０６－２は、それぞれ、下部電極１１２－１および１１２－２（まとめて「下部電極１１２」）、ヒータ１１４－１および１１４－２（まとめて「ヒータ１１４」）、ＰＣＭ材料１１６－１および１１６－２（まとめて「ＰＣＭ材料１１６」）、上部電極１１８－１～１１８－４（まとめて「上部電極１１８」）を含む。

【0011】

図示された実施形態では、集積回路１００は、複数の層１２０－１～１２０－１２（まとめて「層１２０」）で形成され、ＬＧＭＤ１０２の構成要素は、様々な層１２０に配置される。例えば、ＰＣＭセル１０６－１および１０６－２は、層１２０－４～１２０－８を通って延びている。別の例では、入力１０４－１および１０４－２は、層１２０－９にあり、入力１０４－３および１０４－４は、層１２０－４にある。さらに、ＬＧＭＤ１０２は、入力１０４－１および１０４－２、ブリッジ１１０にそれぞれ接続するビア１２２－１～１２２－４によって、集積回路１００内の他の構成要素（例えば、図示しないシリコントランジスタ）に接続することができる。

【0012】

図示された実施形態では、入力１０４－１は、それぞれ隣接し、互いに電気的に接続される上部電極１１８－１およびビア１２２－５を介して、下部電極１１２－１に電気的に接続される。下部電極１１２－１は、ＰＣＭセル１０６－１、具体的にはヒータ１１４－１に隣接し、電気的に接続される。ヒータ１１４－１は、ＰＣＭ材料１１６－１に隣接し、電気的に接続される。ＰＣＭ材料１１６－１は、上部電極１１８－３に隣接し、電気的に接続される。上部電極１１８－３は、出力１０８－１に隣接し、電気的に接続される。出力１０８－１は、ブリッジ１１０－２に隣接し、電気的に接続される。さらに、入力１０４－２は、それぞれ隣接し、互いに電気的に接続される上部電極１１８－２およびビア１２２－６を介して、下部電極１１２－２に電気的に接続される。下部電極１１２－２は、ＰＣＭセル１０６－２、具体的にはヒータ１１４－２に隣接し、電気的に接続される。ヒータ１１４－２は、ＰＣＭ材料１１６－２に隣接し、電気的に接続される。ＰＣＭ材料１１６－２は、上部電極１１８－４に隣接し、電気的に接続される。上部電極１１８－４は、出力１０８－２に隣接し、電気的に接続される。出力１０８－２は、ブリッジ１１０－２に隣接し、電気的に接続される。さらに、入力１０４－３および１０４－４は、ブリッジ１１０－１に隣接し、電気的に接続される。入力１０４－３は、下部電極１１２－１に隣接し、電気的に接続され、入力１０４－４は、下部電極１１２－２に隣接し、電気的に接続される。さらに、ヒータ１１４はＰＣＭ材料１１６よりも実質的に幅が狭いので、この例では、ＰＣＭセル１０６は「マッシュルーム」タイプである。しかしながら、他の実施形態では、他のタイプのＰＣＭセル１０６を使用することができる。

【0013】

入力１０４、出力１０８、およびブリッジ１１０は、例えば、銅（Ｃｕ）などの高導電性材料を含むことができる。下部電極１１２および上部電極１１８は、例えば、窒化チタン（ＴｉＮ）またはタングステン（Ｗ）などの金属のような導電性材料を含む。ヒータ１１４は、例えば、ＴｉＮなどの高抵抗金属を含み、断面積が比較的狭い電極であり、それぞれＰＣＭセル１０６を流れる電流を集中させる。これにより、ヒータ１１４は、電気のパルスの間に抵抗加熱によって熱を発生させることができ、これを使用して、ＰＣＭ材料１１６の温度をそれぞれ、例えば、ＰＣＭ材料１１６の結晶化温度および融解温度以上に選択的に変化させることができる。さらに、ヒータ１１４は、複数の層に配置することができる複数の異なる導電性材料を含むことができる。

【0014】

ＰＣＭ材料１１６は、ゲルマニウム－アンチモン－テルル（ＧＳＴ）、ガリウム－アンチモン－テルル（ＧａＳＴ）、または銀－イリジウム－アンチモン－テルリド（ＡＩＳＴ）材料のような相変化材料で本質的に構成することできるが、他の材料を適宜使用することができる。さらに、ＰＣＭ材料１１６－１および１１６－２は、いくつかの実施形態では同じであり、他の実施形態では異なる。異なる層の材料に関して本明細書で使用される「本質的に構成される（composed essentially）」および「本質的に構成される（consist essentially）」という用語は、他の材料が存在する場合、引用された材料の基本的な特性を実質的に変更しないことを示す。例えば、ＧＳＴ材料から本質的に構成されるＰＣＭ材料１１６は、ＧＳＴ材料の基本的な特性を実質的に変更する他の材料を含まない。

【0015】

図示された実施形態では、ＰＣＭセル１０６は、ヒータ１１４－１および１１４－２から上部電極１１８－３および１１８－４にそれぞれ電流パルスを流すことにより、独立したメモリセルとして書き込みおよび書き換えを行うことができる。これは、ＰＣＭセル１０６上の値の読み取りまたは書き込みをするために、様々な電圧で行うことができる。より具体的には、入力１０４－１および１０４－２は、書き込み電流パルスを供給するように構成され、入力１０４－３および１０４－４は、読み取り電流パルスを供給するように構成される。例えば、書き込みには、高電圧電流（例えば、１ボルト（Ｖ）～４Ｖ）を短時間使用することができ、これにより、ＰＣＭ材料１１６－１をその融点を超えて加熱させることができる。電流の流れが止まると、ＰＣＭセル１０６－１は急速に冷却することができ、これは「リセット」と呼ばれる工程で領域１２４を形成する。領域１２４は、非晶質構成を有するＰＣＭ材料１１６のドーム状の領域であるが、領域１２４の外側のＰＣＭ材料１１６の残りは、依然として多結晶構成である。一般に、この非晶質構成は、明確な構造を有しない。しかしながら、領域１２４には、局所的な、ばらばらの結晶核（すなわち、ＰＣＭ材料１１６の小さな結晶化領域）が存在し得る。領域１２４の生成により、ＰＣＭセル１０６－１全体の電気抵抗が、（例えば、ＰＣＭセル１０６－２の）単独の多結晶構成と比較して増加する可能性がある。しかしながら、ＰＣＭセル１０６の抵抗値は、ＰＣＭ材料１１６の状態またはＰＣＭセル１０６の抵抗値を変化させることなく、低電圧（例えば、０.２Ｖ）の電流を用いて単一のユニットとして読み取ることができる。これは、読み取りパルスがブリッジ１１０－１で発生し、ブリッジ１１０－２で終了するために起こり得る。

【0016】

さらに、ＰＣＭセル１０６－１を「セット」することによって、ＰＣＭ材料１１６－１を書き換えて、単独の多結晶構成に戻すことができる。ＰＣＭ材料１１６－１を書き換えるために、高電圧電気パルス（例えば、１Ｖ～４Ｖ）を短時間（例えば、１０ナノ秒（ｎｓ））使用することができ、これにより、ＰＣＭ材料１１６－１は結晶化点を超えて加熱されるが、融点までは加熱されないようにすることができる。結晶化温度は融解温度よりも低いので、電流の流れが止まると、ＰＣＭ材料１１６－１はアニールして結晶を形成することができる。これにより、ＰＣＭセル１０６－１全体の電気抵抗は、非晶質領域１２４を有する場合と比較して減少し得る（ＰＣＭセル１０６－２のように）。この新しい抵抗値は、ＰＣＭ材料１１６－１の状態またはＰＣＭセル１０６－１の抵抗値を変化させることなく、低電圧（例えば、０.２Ｖ）の電流を用いて読み取ることができる。

【0017】

いくつかの実施形態では、ＰＣＭ材料１１６の融解温度は、約摂氏６００度（℃）とすることができる。いくつかの実施形態では、ＰＣＭ材料１１６の結晶化温度は、約１８０℃とすることができる。さらに、ＰＣＭセル１０６をセットおよびリセットする工程は、繰り返し起こる可能性があり、いくつかの実施形態では、異なる抵抗を有する異なる領域１２４をＰＣＭ材料１１６中に形成することができる（例えば、領域１２４の異なるサイズもしくは領域１２４中の結晶化核の異なる量またはその両方を有することに起因する）。これにより、ＰＣＭセル１０６は、リセットパラメータを変化させることによって作成することができる様々な異なる抵抗を有することができる。それにより、ＰＣＭセル１０６が情報桁を表すと考えられる場合、これらの桁は（従来のビットとは対照的に）非二進数とすることができる。しかしながら、いくつかの実施形態では、ＰＣＭセル１０６は、それぞれＰＣＭ材料１１６に均一領域１２４を有するかまたは有さないかのいずれかによって、ビットとして使用することができる。それにより、ＰＣＭセル１０６は、高抵抗（別名、低電圧出力または「０」）または低抵抗（別名、高電圧出力または「１」）を有することができる。

【0018】

さらに、２つの独立した入力１０４－１および１０４－２をそれぞれ有する２つの並列ＰＣＭセル１０６を有する配置により、ＬＧＭＤ１０２は、ＬＧＭＤ１０２によって実行されるＮＡＮＤ論理演算の結果を記憶することができる可逆性、書き換え可能、もしくはプログラム可能またはその組み合わせの抵抗記憶装置として機能することができる。論理の結果は、シリコン基板を用いることなく決定することができ、電力を消費することなく記憶することができる。

【0019】

ＬＧＭＤ１０２のそのような演算は、異なる状態のＮＡＮＤ ＬＧＭＤ１０２の一連の断面図を含む図２Ａ～２Ｈに示される。図２Ａ～２Ｈは、ＬＧＭＤ１０２の演算が２段階で起こるため、ペアで見るべきである。第１段階は、書き込み／プログラミング（または、入力が「偽」である場合は書き込み／プログラミングを行わない）であり（図２Ａ、２Ｃ、２Ｅ、および２Ｇ参照）、第２段階は、読み取りである（図２Ｂ、２Ｄ、２Ｆ、および２Ｈ参照）。

【0020】

図２Ａは、ＰＣＭ材料１１６が両方とも結晶質（別名、セット）であるため、ＰＣＭセル１０６全体の電気抵抗が低い状態のＬＧＭＤ１０２を示す。これは、ＬＧＭＤ１０２の初期状態であるか、または、例えば、論理ゲートの結果が不要になった後、ＬＧＭＤ１０２を新しい演算に備えるために、両方のＰＣＭ材料１１６に設定電流パルスが印加された結果である可能性がある。その後、ＰＣＭ材料１１６をリセットするためにゼロ電流が印加されたように、入力１０４－１および１０４－２の両方で「偽」（別名、０）の入力が与えられると、この状態を維持することができる。

【0021】

図２Ｂは、ＬＧＭＤ１０２の読み取りを示しており、ブリッジ１１０－１からブリッジ１１０－２への電圧降下が測定される。読み取りの結果、ＬＧＭＤ１０２が低抵抗であるため、ＬＧＭＤ１０２を介して高電圧が出力される（別名、低電圧降下）。これにより、「真」（別名、１）の結果が返される。

【0022】

図２Ｃは、ＰＣＭ材料１１６－１が非晶質（別名、リセット）領域１２４－１を含み、ＰＣＭ材料１１６－２が結晶質である状態のＬＧＭＤ１０２を示す。そのため、ＰＣＭセル１０６－１全体の電気抵抗は高いが、ＰＣＭセル１０６－２全体の電気抵抗は低い。これは、リセット電流パルスがＰＣＭ材料１１６－１に印加されたような、入力１０４－１における「真」の入力の結果である可能性があるが、１０４－２においては「偽」の入力がある。

【0023】

図２Ｄは、ＬＧＭＤ１０２の読み取りを示しており、ブリッジ１１０－１からブリッジ１１０－２への電圧降下が測定される。読み取りの結果、ＰＣＭセル１０６－２を通る低抵抗経路により、ＬＧＭＤ１０２を介して高電圧が出力される。これにより、「真」の結果が返される。

【0024】

図２Ｅは、ＰＣＭ材料１１６－１が結晶質であり、ＰＣＭ材料１１６－２が非晶質領域１２４－２を含む状態のＬＧＭＤ１０２を示す。そのため、ＰＣＭセル１０６－１全体の電気抵抗は低いが、ＰＣＭセル１０６－２全体の電気抵抗は高い。これは、リセット電流パルスがＰＣＭ材料１１６－２に印加されたような、入力１０４－２における「真」の入力の結果である可能性があるが、入力１０４－１においては「偽」の入力がある。

【0025】

図２Ｆは、ＬＧＭＤ１０２の読み取りを示しており、ブリッジ１１０－１からブリッジ１１０－２への電圧降下が測定される。読み取りの結果、ＰＣＭセル１０６－１を通る低抵抗経路により、ＬＧＭＤ１０２を介して高電圧が出力される。これにより、「真」の結果が返される。

【0026】

図２Ｇは、ＰＣＭ材料１１６の両方がそれぞれ非晶質領域１２４を含み、両方のＰＣＭセル１０６全体の電気抵抗が高い状態のＬＧＭＤ１０２を示す。これは、リセット電流パルスが両方のＰＣＭ材料１１６に印加されたような、入力１０４－１および１０４－２の両方における「真」の入力の結果である可能性がある。

【0027】

図２Ｈは、ＬＧＭＤ１０２の読み取りを示しており、ブリッジ１１０－１からブリッジ１１０－２への電圧降下が測定される。読み取りの結果、ＰＣＭセル１０６を通る両方の経路が高抵抗を有するため、ＬＧＭＤ１０２を介して低電圧が出力される（別名、高電圧降下）。これにより、「偽」の結果が返される。

【0028】

これにより、ＬＧＭＤ１０２は、ＮＡＮＤゲートの特性応答を示す：

【0029】

（図２Ａおよび図２Ｂ）入力：０＋０；出力：１

【0030】

（図２Ｃおよび図２Ｄ）入力：１＋０；出力：１

【0031】

（図２Ｅおよび図２Ｆ）入力：０＋１；出力：１

【0032】

（図２Ｇおよび図２Ｈ）入力：１＋１；出力：０

【0033】

したがって、ＬＧＭＤ１０２は、入力１０４－１および１０４－２を使用する書き込み段階において、論理ゲートとして機能することができる。その段階が完了した後、ＮＡＮＤ論理演算の結果を、電力を必要とせずにＬＧＭＤ１０２に記憶することができる。その後、入力１０４－３および１０４－４を使用して（例えば、ブリッジ１１０－１を介して）ＬＧＭＤ１０２を読み取ることにより、結果を取り出すことができる。

【0034】

図３は、「ｎｏｔ－ｏｒ」（ＮＯＲ） ＬＧＭＤ２０２の断面図である。図示された実施形態では、ＬＧＭＤ２０２は、２つの別個の下部電極１１２（図１参照）が単一の下部電極２１２に結合されていることを除いて、ＬＧＭＤ１０２（図１参照）と同じである。それにより、対応する構成要素がＬＧＭＤ１０２と同じであるＬＧＭＤ２０２の要素には、同じ参照番号が使用される。ただし、ＬＧＭＤ２０２の構成要素のうち、ＬＧＭＤ１０２の構成要素と異なるものについては、１００大きい参照番号が使用される。

【0035】

ＬＧＭＤ２０２とＬＧＭＤ１０２の違いの結果は、異なる状態のＮＯＲ ＬＧＭＤ２０２の一連の断面図である図４Ａ～４Ｈに示される。図４Ａは、ＰＣＭ材料１１６が両方とも結晶質（別名、セット）であるため、ＰＣＭセル１０６全体の電気抵抗が低い状態におけるＬＧＭＤ２０２を示す。これは、ＬＧＭＤ２０２の初期状態であるか、または、例えば、論理ゲートの結果が不要になった後、ＬＧＭＤ２０２を新しい演算に備えるために、両方のＰＣＭ材料１１６に設定電流パルスが印加された結果である可能性がある。その後、ＰＣＭ材料１１６をリセットするためにゼロ電流が印加されたように、入力１０４－１および１０４－２の両方で「偽」（別名、０）の入力が与えられると、この状態を維持することができる。

【0036】

図４Ｂは、ＬＧＭＤ２０２の読み取りを示しており、ブリッジ１１０－１からブリッジ１１０－２への電圧降下が測定される。読み取りの結果、ＬＧＭＤ２０２が低抵抗であるため、ＬＧＭＤ２０２を介して高電圧が出力される（別名、低電圧降下）。これにより、「真」（別名、１）の結果が返される。

【0037】

図４Ｃは、ＰＣＭ材料１１６の両方がそれぞれ非晶質領域１２４を含む状態のＬＧＭＤ２０２を示す。そのため、両方のＰＣＭセル１０６全体の電気抵抗が高い。これは、下部電極２１２が入力１０４－１を両方のＰＣＭセル１０６に接続するため、入力１０４－１における「真」の入力および１０４－２における「偽」の入力の結果である可能性がある。したがって、入力１０４－１からのリセット電流パルスは、両方のＰＣＭ材料１１６をリセットすることができる。

【0038】

図４Ｄは、ＬＧＭＤ２０２の読み取りを示しており、ブリッジ１１０－１からブリッジ１１０－２への電圧降下が測定される。読み取りの結果、ＰＣＭセル１０６を通る両方の経路が高抵抗を有するため、ＬＧＭＤ２０２を介して低電圧が出力される。これにより、「偽」の結果が返される。

【0039】

図４Ｅは、ＰＣＭ材料１１６の両方がそれぞれ非晶質領域１２４を含む状態のＬＧＭＤ２０２を示す。そのため、両方のＰＣＭセル１０６全体の電気抵抗が高い。これは、下部電極２１２が入力１０４－２を両方のＰＣＭセル１０６に接続するため、入力１０４－１における「偽」の入力および１０４－２における「真」の入力の結果である可能性がある。したがって、入力１０４－２からのリセット電流パルスは、両方のＰＣＭ材料１１６をリセットすることができる。

【0040】

図４Ｆは、ＬＧＭＤ２０２の読み取りを示しており、ブリッジ１１０－１からブリッジ１１０－２への電圧降下が測定される。読み取りの結果、ＰＣＭセル１０６を通る両方の経路が高抵抗を有するため、ＬＧＭＤ２０２を介して低電圧が出力される。これにより、「偽」の結果が返される。

【0041】

図４Ｇは、ＰＣＭ材料１１６の両方がそれぞれ非晶質領域１２４を含み、両方のＰＣＭセル１０６全体の電気抵抗が高い状態のＬＧＭＤ２０２を示す。これは、リセット電流パルスが両方のＰＣＭ材料１１６に印加されたような、入力１０４－１および１０４－２の両方における「真」の入力の結果である可能性がある。

【0042】

図４Ｈは、ＬＧＭＤ２０２の読み取りを示しており、ブリッジ１１０－１からブリッジ１１０－２への電圧降下が測定される。読み取りの結果、ＰＣＭセル１０６を通る両方の経路が高抵抗を有するために、ＬＧＭＤ２０２を介して低電圧が出力される（別名、高電圧降下）。これにより、「偽」の結果が返される。

【0043】

これにより、ＬＧＭＤ２０２は、ＮＯＲゲートの特性応答を示す：

【0044】

（図４Ａおよび図４Ｂ）入力：０＋０；出力：１

【0045】

（図４Ｃおよび図４Ｄ）入力：１＋０；出力：０

【0046】

（図４Ｅおよび図４Ｆ）入力：０＋１；出力：０

【0047】

（図４Ｇおよび図４Ｈ）入力：１＋１；出力：０

【0048】

したがって、ＬＧＭＤ２０２は、入力１０４－１および１０４－２を使用する書き込み段階において、論理ゲートとして機能することができる。その段階が完了した後、ＮＯＲ論理演算の結果を、電力を必要とせずにＬＧＭＤ２０２に記憶することができる。その後、入力１０４－３および１０４－４を使用して（例えば、ブリッジ１１０－１を介して）ＬＧＭＤ２０２を読み取ることにより、結果を取り出すことができる。

【0049】

図５Ａ～５Ｄは、様々な状態の「ｎｏｔ」（ＮＯＴ） ＬＧＭＤ３０２の一連の断面図である。図示された実施形態では、ＬＧＭＤ３０２は、単一の書き込み入力（すなわち、入力１０４－１）しかないことを除いて、ＬＧＭＤ２０２（図３参照）と同じである。したがって、入力１０４－２、上部電極１１８－２、およびビア１２２－６（図１参照）が存在しないため、下部電極３１２が短縮されている。それにより、対応する構成要素がＬＧＭＤ１０２および２０２と同じであるＬＧＭＤ３０２の要素には、同じ参照番号が使用される。ただし、ＬＧＭＤ３０２の構成要素のうち、ＬＧＭＤ１０２および２０２の構成要素と異なるものについては、それぞれ、２００または１００大きい参照番号が使用される。

【0050】

ＬＧＭＤ３０２とＬＧＭＤ１０２および２０２との違いの結果は、図５Ａ～５Ｄに示される。図５Ａは、ＰＣＭ材料１１６が両方とも結晶質（別名、セット）であるため、ＰＣＭセル１０６全体の電気抵抗が低い状態におけるＬＧＭＤ３０２を示す。これは、ＬＧＭＤ３０２の初期状態であるか、または、例えば、論理ゲートの結果が不要になった後、ＬＧＭＤ３０２を新しい演算に備えるために、両方のＰＣＭ材料１１６に設定電流パルスが印加された結果である可能性がある。その後、ＰＣＭ材料１１６をリセットするためにゼロ電流が印加されたように、入力１０４－１で「偽」（別名、０）の入力が与えられると、この状態を維持することができる。

【0051】

図５Ｂは、ＬＧＭＤ３０２の読み取りを示しており、ブリッジ１１０－１からブリッジ１１０－２への電圧降下が測定される。読み取りの結果、ＬＧＭＤ３０２が低抵抗であるため、ＬＧＭＤ３０２を介して高電圧が出力される（別名、低電圧降下）。これにより、「真」（別名、１）の結果が返される。

【0052】

図５Ｃは、ＰＣＭ材料１１６の両方がそれぞれ非晶質領域１２４を含む状態のＬＧＭＤ３０２を示す。そのため、両方のＰＣＭセル１０６全体の電気抵抗が高い。これは、下部電極３１２が入力１０４－１を両方のＰＣＭセル１０６に接続するため、入力１０４－１における「真」の入力の結果である可能性がある。したがって、入力１０４－１からのリセット電流パルスは、両方のＰＣＭ材料１１６をリセットすることができる。

【0053】

図５Ｄは、ＬＧＭＤ３０２の読み取りを示しており、ブリッジ１１０－１からブリッジ１１０－２への電圧降下が測定される。読み取りの結果、ＰＣＭセル１０６を通る両方の経路が高抵抗を有するため、ＬＧＭＤ３０２を介して低電圧が出力される。これにより、「偽」の結果が返される。

【0054】

これにより、ＬＧＭＤ３０２は、ＮＯＴゲートの特性応答を示す：

【0055】

（図５Ａおよび図５Ｂ）入力：０；出力：１

【0056】

（図５Ｃおよび図５Ｄ）入力：１；出力：０

【0057】

したがって、ＬＧＭＤ３０２は、入力１０４－１を使用する書き込み段階において、論理ゲートとして機能することができる。その段階が完了した後、ＮＯＴ論理演算の結果を、電力を必要とせずに、ＬＧＭＤ３０２に記憶することができる。その後、入力１０４－３および１０４－４を使用して、（例えば、ブリッジ１１０－１を介して）ＬＧＭＤ３０２を読み取ることにより、結果を取り出すことができる。さらに、２つの並列ＰＣＭセル１０６を有することは、ＬＧＭＤ３０２に冗長性を与える。しかしながら、いくつかの実施形態では、ＰＣＭセル１０６－２は（その対応する接続機能とともに）存在しない場合があり、そのようなＬＧＭＤ３０２は、依然としてＮＯＴ論理ゲート記憶装置として機能することができる。

【0058】

本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であることを意図するものではなく、開示される実施形態に限定されることを意図するものでもない。説明される実施形態の範囲から逸脱することなく、多くの修正および変更が可能であることは当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見られる技術に対する実際の適用または技術的改善を最もよく説明するため、または当業者が本明細書で開示される実施形態を理解できるようにするために選択された。

【0059】

本発明の好ましい実施形態では、第１の電気出力を含む第１の相変化メモリ（ＰＣＭ）セルと、第２の電気出力を含む第２のＰＣＭセルと、第１のＰＣＭセルに電気的に接続される第１の電気入力と、第２のＰＣＭセルに電気的に接続される第２の電気入力であって、第２の電気入力が第１の電気入力から独立している第２の電気入力と、第１の電気出力および第２の電気出力に電気的に接続されるブリッジとを含む集積回路のための記憶装置が提供される。好ましくは、記憶装置は、第１のＰＣＭセルに電気的に接続される第３の電気入力と、第２のＰＣＭセルに電気的に接続される第４の電気入力と、をさらに含み、第１の電気入力および第２の電気入力は、第１のＰＣＭセルおよび第２のＰＣＭセルに、それぞれ書き込み電流を供給するように構成され、第３の電気入力および第４の電気入力は、第１のＰＣＭセルおよび第２のＰＣＭセルに、それぞれ読み取り電流を供給するように構成される。集積回路は、好ましくは複数の層を含み、第１の電気入力および第３の電気入力は、好ましくは複数の層の異なる層に配置される。第２の電気入力および第４の電気入力は、好ましくは複数の層の異なる層に配置され、第３の電気入力および第４の電気入力は、複数の層の同じ層上にある。好ましくは、第１の電気入力は、第２のＰＣＭセルに電気的に接続されず、第２の電気入力は、論理ゲート記憶装置がＮＡＮＤ構成を有するように、第１のＰＣＭセルに電気的に接続されない。好ましくは、第１の電気入力は、第２のＰＣＭセルに電気的に接続され、第２の電気入力も、論理ゲート記憶装置がＮＯＲ構成を有するように、第１のＰＣＭセルに電気的に接続される。第１のＰＣＭセルは、好ましくは、第１の電極と、第１の電極に隣接するヒータと、ヒータに隣接する相変化材料と、相変化材料に隣接する第２の電極と、を含む。集積回路は、好ましくは複数の層を含み、ブリッジは、第１の電気出力および第２の電気出力とは異なる層に配置される。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】

【図5A】

【図5B】

【図5C】

【図5D】

【手続補正書】

【提出日】2023-10-27

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

第１の電気入力と、
第１の相変化材料と、を含む、
第１の相変化メモリ（ＰＣＭ）セルと、
前記第１の電気入力から独立した第２の電気入力と、
第２の相変化材料と、を含む、
第２のＰＣＭセルと、
前記第１のＰＣＭセルおよび前記第２のＰＣＭセルに電気的に接続される第１のブリッジと、
を含む、記憶装置。

【請求項2】

前記第１の下部電極に電気的に接続される第３の電気入力と、
前記第２の下部電極に電気的に接続される第４の電気入力と、をさらに含み、
前記第１の電気入力および前記第２の電気入力は、前記第１の相変化材料および前記第２の相変化材料に、それぞれ書き込み電流を供給するように構成され、
前記第３の電気入力および前記第４の電気入力は、前記第１の相変化材料および前記第２の相変化材料に、それぞれ読み取り電流を供給するように構成される、
請求項１に記載の記憶装置。

【請求項3】

前記第１の下部電極は、前記記憶装置がＮＡＮＤ構成を有するように、前記第２の下部電極に電気的に接続されない、請求項２に記載の記憶装置。

【請求項4】

前記第１の下部電極は、前記記憶装置がＮＯＲ構成を有するように、前記第２の下部電極に電気的に接続される、請求項２に記載の記憶装置。

【請求項5】

前記第３の電気入力は前記第１の電気入力から独立し、前記第４の電気入力は前記第２の電気入力から独立し、前記記憶装置は、
前記第３の電気入力および前記第４の電気入力に電気的に接続される第２のブリッジをさらに含む、請求項２に記載の記憶装置。

【請求項6】

前記第１の下部電極に電気的に接続される第３の電気入力と、をさらに含み、
前記第１の電気入力および前記第２の電気入力は、前記第１の相変化材料および前記第２の相変化材料に、それぞれ読み取り電流を供給するように構成され、
前記第３の電気入力は、前記第１の相変化材料および前記第２の相変化材料に書き込み電流を供給するように構成され、
前記第１の下部電極は、前記記憶装置がＮＯＴ構成を有するように、前記第２の下部電極に電気的に接続される、
請求項１に記載の記憶装置。

【請求項7】

前記第１の相変化材料は、ゲルマニウム－アンチモン－テルル（ＧＳＴ）、ガリウム－アンチモン－テルル（ＧａＳＴ）、および銀－イリジウム－アンチモン－テルリド（ＡＩＳＴ）からなる群から選択される、請求項１に記載の記憶装置。

【請求項8】

前記第１のＰＣＭセルは、
前記第１の電気入力に電気的に接続される第１の下部電極と、
前記第１の下部電極に電気的に接続される第１のヒータと、
前記第１の相変化材料に電気的に接続される第１の上部電極と、
前記第１の上部電極に電気的に接続される第１の電気出力と、を含み、
前記第２のＰＣＭセルは、
前記第２の電気入力に電気的に接続される第２の下部電極と、
前記第２の下部電極に電気的に接続される第２のヒータと、
前記第２の相変化材料に電気的に接続される第２の上部電極と、
前記第２の上部電極に電気的に接続される第２の電気出力と、を含み、
前記第１の相変化材料は、前記第１のヒータに電気的に接続され、
前記第２の相変化材料は、前記第２のヒータに電気的に接続され、
第１のブリッジは、前記第１の電気出力および前記第２の電気出力に電気的に接続される、
請求項１に記載の記憶装置。

【請求項9】

第１の入力および第１のＰＣＭ材料を有する第１の相変化メモリ（ＰＣＭ）セルと、前記第１の入力から独立した第２の入力および第２のＰＣＭ材料を有する第２のＰＣＭセルと、前記第１のＰＣＭセルの第１の出力と前記第２のＰＣＭセルの第２の出力とを電気的に接続するブリッジと、を含む、記憶装置の使用方法であって、前記方法は、
前記第１のＰＣＭセルに第１の非晶質領域を形成するために前記第１の入力から前記第１のＰＣＭ材料に第１の電流パルスを流すことと、
前記第１のＰＣＭセルに電気的に接続される第３の入力および前記第２のＰＣＭセルに電気的に接続される第４の入力を用いて、前記第１のＰＣＭセルと前記第２のＰＣＭセルにわたる電圧降下を測定することと、
前記電圧降下に基づき、前記記憶装置が真または偽の結果を記憶しているかを判断することと、
を含む、記憶装置の使用方法。

【請求項10】

前記第１の入力から前記第１の電流パルスを流すことにより、前記第２のＰＣＭセルに第２の非晶質領域を形成する、請求項９に記載の方法。

【請求項11】

前記第１のＰＣＭ材料を前記第１のＰＣＭセルの前記第１の非晶質領域にセットするために前記第１の入力から前記第１のＰＣＭ材料に第２の電流パルスを流すこと、
をさらに含む、請求項９に記載の方法。

【請求項12】

前記第１のＰＣＭセルに第３の非晶質領域を形成するために前記第１の入力から前記第１のＰＣＭ材料に第３の電流パルスを流すことと、
前記第２のＰＣＭセルに第４の非晶質領域を形成するために前記第２の入力から前記第１のＰＣＭ材料に第４の電流パルスを流すことと、
前記第１のＰＣＭセルと前記第２のＰＣＭセルにわたる電圧降下を測定することと、
前記電圧降下が高いことに基づき、前記記憶装置が偽の値を記憶していると判断することと、
をさらに含む、請求項９に記載の方法。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正の内容】

【0005】

本発明の一実施形態によれば、第１の入力および第１のＰＣＭ材料を有する第１の相変化メモリ（ＰＣＭ）セルと、前記第１の入力から独立した第２の入力および第２のＰＣＭ材料を有する第２のＰＣＭセルと、前記第１のＰＣＭセルの第１の出力と前記第２のＰＣＭセルの第２の出力とを電気的に接続するブリッジと、を含む記憶装置の使用方法が開示される。前記方法は、前記第１のＰＣＭセルに第１の非晶質領域を形成するために前記第１の入力から前記第１のＰＣＭ材料に第１の電流パルスを流すことと、前記第１のＰＣＭセルに電気的に接続される第３の入力および前記第２のＰＣＭセルに電気的に接続される第４の入力を用いて、前記第１のＰＣＭセルと前記第２のＰＣＭセルにわたる電圧降下を測定することと、前記電圧降下に基づき、前記記憶装置が真または偽の結果を記憶しているかを判断することと、を含む。

【国際調査報告】