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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-04-02
(54)【発明の名称】半導体デバイス
(51)【国際特許分類】
H01L 21/336 20060101AFI20240326BHJP
H01L 29/423 20060101ALI20240326BHJP
【ＦＩ】
H01L29/78 301G
H01L29/58 G
H01L29/78 301X
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023561843
(86)(22)【出願日】2022-03-29
(85)【翻訳文提出日】2023-10-06
(86)【国際出願番号】 US2022071415
(87)【国際公開番号】W WO2022221813
(87)【国際公開日】2022-10-20
(31)【優先権主張番号】17/231,284
(32)【優先日】2021-04-15
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595020643
【氏名又は名称】クゥアルコム・インコーポレイテッド
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】ヤン、ハイニン
(72)【発明者】
【氏名】バオ、ジュンジン
【テーマコード（参考）】
4M104
5F140
【Ｆターム（参考）】
4M104AA01
4M104BB04
4M104CC05
4M104EE05
4M104EE09
4M104EE17
4M104FF13
4M104GG09
4M104GG10
4M104GG14
4M104HH20
5F140AA14
5F140AA39
5F140AB03
5F140BA01
5F140BB05
5F140BD05
5F140BF05
5F140BF15
5F140BF17
5F140BF20
5F140BG08
5F140CC08
5F140CE07
(57)【要約】
一態様では、半導体デバイス（１００）は、ゲート（１０４）を含む。ゲートは、ゲートの一端に位置する第１の部分と、ゲートの第１の部分とは反対の端に位置する第２の部分と、第１の部分と第２の部分との間に位置する第３の部分と、を含む。第１のキャップ（１１０（Ｆ））が、第１の部分の上部に位置する。第２のキャップ（１１０（Ｎ））が、第２の部分の上部に位置する。第３の部分（１０５）は、キャップレスである。ゲートコンタクト（２０２）が、第３の部分の上部に位置する。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体デバイスであって、ゲートであって、
前記ゲートの一端に位置する第１の部分と、
前記ゲートの前記第１の部分とは反対の端に位置する第２の部分と、
前記第１の部分と前記第２の部分との間に位置する第３の部分と、
を備えるゲートと、
前記第１の部分の上部に位置する第１のキャップと、
前記第２の部分の上部に位置する第２のキャップと、
前記第３の部分の上部に位置するゲートコンタクトと、ここにおいて、前記第３の部分は、キャップレスである、
を備える半導体デバイス。
【請求項2】
前記第１のキャップおよび前記第２のキャップは、窒化ケイ素（ＳｉＮ）を備える、請求項１に記載の半導体デバイス。
【請求項3】
前記第１のキャップは、第１のゲートキャップシームを含み、前記第２のキャップは、第２のゲートキャップシームを含む、
請求項１に記載の半導体デバイス。
【請求項4】
前記半導体デバイスは、プレーナ電界効果トランジスタ、フィン電界効果トランジスタ（ｆｉｎＦＥＴ）、およびゲートオールアラウンド電界効果トランジスタ（ＧＡＡ ＦＥＴ）からなるグループから選択される電界効果トランジスタ（ＦＥＴ）を備える、
請求項１に記載の半導体デバイス。
【請求項5】
前記第１の部分は、Ｐ型金属酸化膜半導体に結合される、請求項１に記載の半導体デバイス。
【請求項6】
前記第２の部分は、Ｎ型金属酸化膜半導体に結合される、請求項１に記載の半導体デバイス。
【請求項7】
前記ゲートは、ゲート導体層と、
１つまたは複数の仕事関数金属層と、
ゲート酸化物層と、
ゲートスペーサと、
をさらに備える、請求項１に記載の半導体デバイス。
【請求項8】
前記第２の部分は、ソース／ドレインコンタクトと、
シリコン（Ｓｉ）層と、
に結合される、請求項１に記載の半導体デバイス。
【請求項9】
前記第３の部分は、層間誘電体（ＩＬＤ）と、
酸化物層と、
に結合される、請求項１に記載の半導体デバイス。
【請求項10】
前記ゲートは、約０．３～約１５マイクロメートルの長さを有し、前記ゲートは、約４０～約２５０ナノメートルの幅を有する、
請求項１に記載の半導体デバイス。
【請求項11】
前記第１のキャップは、約０．１～約５マイクロメートルの長さを有し、前記第１のキャップは、約７～約１５０ナノメートルの幅を有する、
請求項１に記載の半導体デバイス。
【請求項12】
前記ゲートコンタクトは、約１０～約１００ナノメートル（ｎｍ）の長さを有し、前記ゲートコンタクトは、約１０～約１００ｎｍの幅を有する、
請求項１に記載の半導体デバイス。
【請求項13】
前記ゲートコンタクトは、約２０～約１００ナノメートルの厚さを有する、請求項１に記載の半導体デバイス。
【請求項14】
前記半導体デバイスは、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、モノのインターネット（ＩｏＴ）デバイス、ラップトップコンピュータ、サーバ、基地局、および自動車車両におけるデバイスからなるグループから選択される装置に組み込まれる、請求項１に記載の半導体デバイス。
【請求項15】
半導体デバイスを製作する方法であって、前記方法は、ゲート構造を形成することと、前記ゲート構造は、
前記ゲート構造の一端に位置する第１の部分と、
前記ゲート構造の前記第１の部分とは反対の端に位置する第２の部分と、
前記第１の部分と前記第２の部分との間に位置する第３の部分と、
を備え、
前記第１の部分の上部に位置する第１のキャップを形成することと、
前記第２の部分の上部に位置する第２のキャップを形成することと、
前記第３の部分の上部に位置するゲートコンタクトを形成することと、ここにおいて、前記第３の部分は、キャップレスである、
を備える、方法。
【請求項16】
前記第１のキャップおよび前記第２のキャップは、窒化ケイ素（ＳｉＮ）を備える、請求項１５に記載の方法。
【請求項17】
前記半導体デバイスは、プレーナ電界効果トランジスタ、フィン電界効果トランジスタ（ｆｉｎＦＥＴ）、およびゲートオールアラウンド電界効果トランジスタ（ＧＡＡ ＦＥＴ）からなるグループから選択される電界効果トランジスタ（ＦＥＴ）を備える、
請求項１５に記載の方法。
【請求項18】
前記第１の部分は、Ｐ型金属酸化膜半導体に結合される、請求項１５に記載の方法。
【請求項19】
前記第２の部分は、Ｎ型金属酸化膜半導体に結合される、請求項１５に記載の方法。
【請求項20】
音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、モノのインターネット（ＩｏＴ）デバイス、ラップトップコンピュータ、サーバ、基地局、および自動車車両におけるデバイスからなるグループから選択される装置に前記半導体デバイスを組み込むことをさらに備える、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
１．開示の分野
[0001] 本開示の態様は、一般に集積回路（ＩＣ）に関し、特に、半導体における改善されたゲートコンタクト絶縁（gate contact isolation）に関する。
[0001] 本開示の態様は、一般に集積回路（ＩＣ）に関し、特に、半導体における改善されたゲートコンタクト絶縁（gate contact isolation）に関する。
【背景技術】
【0002】
２．関連技術の説明
[0002] 半導体（チップまたは集積回路（ＩＣ）としても知られる）において、ゲート（gate）は、相補型金属酸化膜半導体（ＣＭＯＳ：Complementary Metal Oxide Semiconductor）技術ノードにおいて使用され得る。ゲートは、ゲートがソース／ドレインコンタクト（source/drain contact）に電気的に短絡するのを防止するために、ゲートを絶縁するキャップ（cap）を使用し得る。しかしながら、シーム（seam）がキャップの内部に形成され得、結果として、ゲートコンタクト（gate contact）形成中にシームが金属（metal）で充填されることをもたらし、ゲートコンタクトとゲートの上の金属との間に電気的短絡（electrical short）を生じさせる。
[0002] 半導体（チップまたは集積回路（ＩＣ）としても知られる）において、ゲート（gate）は、相補型金属酸化膜半導体（ＣＭＯＳ：Complementary Metal Oxide Semiconductor）技術ノードにおいて使用され得る。ゲートは、ゲートがソース／ドレインコンタクト（source/drain contact）に電気的に短絡するのを防止するために、ゲートを絶縁するキャップ（cap）を使用し得る。しかしながら、シーム（seam）がキャップの内部に形成され得、結果として、ゲートコンタクト（gate contact）形成中にシームが金属（metal）で充填されることをもたらし、ゲートコンタクトとゲートの上の金属との間に電気的短絡（electrical short）を生じさせる。
【発明の概要】
【0003】
[0003] 以下は、本明細書で開示される１つまたは複数の態様に関連する簡略化された概要を提示する。したがって、以下の概要は、すべての企図される態様に関する広範な概観であると考えられるべきではなく、また、以下の概要は、すべての企図される態様に関する主要または重要な要素を識別するようにも、または任意の特定の態様に関連付けられた範囲を定めるようにも、見なされるべきでない。したがって、以下の概要は、以下で提示される詳細な説明に先立って、簡略化された形で、本明細書で開示されるメカニズムに関する１つまたは複数の態様に関するある特定の概念を提示することを唯一の目的とする。
【0004】
[0004] 第１の態様では、半導体デバイス（semiconductor device）は、ゲートを含む。ゲートは、ゲートの一端（one end）に位置する（locate）第１の部分（first portion）と、ゲートの第１の部分とは反対の端（opposite end）に位置する第２の部分（second portion）と、第１の部分と第２の部分との間（in-between）に位置する第３の部分（third portion）と、を含む。第１のキャップ（first cap）が、第１の部分の上部（top）に位置する。第２のキャップ（second cap）が、第２の部分の上部に位置する。第３の部分は、キャップレス（capless）である。ゲートコンタクトが、第３の部分の上部に位置する。
【0005】
[0005] 第２の態様では、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスなどの、半導体デバイスを製作する（fabricate）方法が開示される。この方法は、ゲート構造（gate structure）を形成する（form）ことを含む。ゲート構造を形成することは、ゲート構造の一端に位置する第１の部分を形成することと、ゲート構造の第１の部分とは反対の端に位置する第２の部分を形成することと、第１の部分と第２の部分との間に位置する第３の部分を形成することと、を含む。この方法は、第１の部分の上部に位置する第１のキャップを形成することと、第２の部分の上部に位置する第２のキャップを形成することと、第３の部分の上部に位置するゲートコンタクトを形成することと、を含む。第３の部分は、キャップレスである。
【0006】
[0006] 本明細書で開示される態様に関連付けられた他の目的および利点は、添付の図面および詳細な説明に基づいて当業者に明らかとなるであろう。
【0007】
[0007] 添付の図面は、本開示の様々な態様の説明を助けるために提示され、態様の限定ではなく、態様の例示のためにのみ提供される。本開示のより完全な理解が、添付の図面と併せて以下の詳細な説明を参照することによって得られ得る。図において、参照番号の最も左の（１つまたは複数の）桁は、参照番号が最初に現れる図を識別する。異なる図における同じ参照番号は、類似または同一のアイテムを示す。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
[0018] ゲートコンタクト絶縁（gate contact isolation）を改善するためのシステムおよび技法が開示される。ゲートは、例えば、５ナノメートル（ｎｍ）デバイスなどの、相補型金属酸化膜半導体（ＣＭＯＳ）技術において使用される。ゲートは、ソース／ドレイン（Ｓ／Ｄ：source/drain）コンタクトとの電気的短絡（electrically shorting）からゲートを絶縁する（isolate）ために、窒化ケイ素（ＳｉＮ）キャップを使用し得る。チャネル長が短くなると（例えば、２０ナノメートル（ｎｍ）以下）、シームが、ＳｉＮキャップの内部に形成され得る。ゲートコンタクト形成中に、シームは、金属で充填され得、それによって、ゲートコンタクトとゲートの上の金属との間に電気的短絡を生じさせる。加えて、ゲートキャップを形成するために、ゲート金属が凹まされ得、結果として、より高いゲート抵抗、したがって、回路性能の低下を生じる。本明細書で説明されるシステムおよび技法は、ゲートキャップ部分および非ゲートキャップ部分を有し、ゲートコンタクトが非ゲートキャップ部分上に位置するゲート構造を含む、プレーナデバイス、フィン電界効果トランジスタ（ｆｉｎＦＥＴ：fin Field Effect Transistor）、ゲートオールアラウンドＦＥＴ（ＧＡＡ ＦＥＴ）、または別の同様のタイプのデバイスなどのデバイスを作り出すことによって、これに対処する。このシステムおよび技法の利点は、ゲートコンタクトとゲートの上にある金属との間の電気的短絡を防止し、それによって、ゲート抵抗（gate resistance）を低減し、性能を向上させることである。
【0010】
[0019] 本開示の態様が、例示を目的として提供される様々な例に向けられた以下の説明および関連する図面において提供される。代替の態様が、本開示の範囲から逸脱することなく考案され得る。追加として、本開示の周知の要素は、本開示の関連する詳細を不明瞭にしないように、詳細には説明されないか、または省略される。
【0011】
[0020] 「例（example）」および／または「例（example）」という用語は、本明細書で、「例、事例、または例示を提供する」という意味で使用される。「例」および／または「例」として本明細書で説明される任意の態様は、必ずしも他の態様よりも好ましいまたは有利であるようには解釈されるべきでない。同様に、「本開示の態様」という用語は、本開示のすべての態様が、説明される特徴（feature）、利点または動作モードを含むことを必要としない。
【0012】
[0021] 当業者であれば、以下で説明される情報および信号が、様々な異なる技術および技法の任意のものを使用して表され得ることを理解されよう。例えば、以下の説明全体を通して参照され得る、データ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、特定の用途に部分的に、所望の設計に部分的に、対応する技術に部分的に、等に依存して、電圧、電流、電磁波、磁場または磁性粒子、光場または光粒子、あるいはこれらの任意の組合せによって表わされ得る。
【0013】
[0022] さらに、多くの態様は、例えば、コンピューティングデバイスの要素によって実行されるべきアクションのシーケンスの観点から説明される。本明細書で説明される様々なアクションは、特定の回路（例えば、特定用途向け集積回路（ＡＳＩＣ））によって、１つまたは複数のプロセッサによって実行されているプログラム命令によって、または両方の組合せによって行われ得ることが認識されよう。追加として、本明細書で説明されるアクションの（１つまたは複数の）シーケンスは、実行時に、デバイスの関連付けられたプロセッサに、本明細書で説明される機能を行わせるまたは行うことを命令することになるコンピュータ命令の対応するセットを記憶した任意の形態の非一時的なコンピュータ可読記憶媒体内で、完全に具現化されるものであると考えられ得る。したがって、本開示の様々な態様は、いくつかの異なる形態で具現化され得、それらのすべてが、請求項に記載の事項の範囲内にあるものとして企図されている。加えて、本明細書で説明される態様の各々について、任意のそのような態様の対応する形態は、例えば、説明されるアクションを行う「ように構成されたロジック」として本明細書で説明され得る。
【0014】
[0023] 本明細書で使用される場合、「ユーザ機器」（ＵＥ）および「基地局」という用語は、別段の記載がない限り、任意の特定の無線アクセス技術（ＲＡＴ）に固有であるかまたは別様に限定されることを意図するものではない。一般に、ＵＥは、ワイヤレス通信ネットワークを介して通信するためにユーザによって使用される任意のワイヤレス通信デバイス（例えば、モバイルフォン、ルータ、タブレットコンピュータ、ラップトップコンピュータ、消費者資産追跡デバイス、ウェアラブルデバイス（例えば、スマートウォッチ、眼鏡、拡張現実（ＡＲ）／仮想現実（ＶＲ）ヘッドセット、等）、車両（例えば、自動車、オートバイ、自転車、等）、モノのインターネット（ＩｏＴ）デバイス、等）であり得る。ＵＥは、移動式であり得るか、または（例えば、ある特定の時間において）固定式であり得、無線アクセスネットワーク（ＲＡＮ）と通信し得る。本明細書で使用される場合、「ＵＥ」という用語は、「アクセス端末」すなわち「ＡＴ」、「クライアントデバイス」、「ワイヤレスデバイス」、「加入者デバイス」、「加入者端末」、「加入者局」、「ユーザ端末」すなわちＵＴ、「モバイルデバイス」、「モバイル端末」、「モバイル局」、またはそのバリエーションで交換可能に呼ばれ得る。一般に、ＵＥは、ＲＡＮを介してコアネットワークと通信し得、コアネットワークを通じて、ＵＥは、インターネットなどの外部ネットワークおよび他のＵＥと接続され得る。当然ながら、ワイヤードアクセスネットワーク、（例えば、電気電子技術者協会（ＩＥＥＥ）８０２．１１、等に基づく）ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）ネットワークなどを介してなど、コアネットワークおよび／またはインターネットに接続する他の機構もまた、ＵＥにとって可能である。
【0015】
[0024] 基地局は、それが展開されるネットワークに応じて、ＵＥと通信するいくつかのＲＡＴのうちの１つに従って動作し得、代替として、アクセスポイント（ＡＰ）、ネットワークノード、ノードＢ、発展型ノードＢ（ｅＮＢ）、次世代ｅＮＢ（ｎｇ－ｅＮＢ）、新無線（ＮＲ：New Radio）ノードＢ（ｇＮＢまたはｇノードＢとも呼ばれる）、等と呼ばれ得る。基地局は、サポートされるＵＥのためのデータ、音声、および／またはシグナリング接続をサポートすることを含む、主にＵＥによるワイヤレスアクセスをサポートするために使用され得る。いくつかのシステムでは、基地局は、純粋にエッジノードシグナリング機能を提供し得るが、他のシステムでは、それは、追加の制御および／またはネットワーク管理機能を提供し得る。ＵＥが基地局にＲＦ信号を送り得る通信リンクは、アップリンク（ＵＬ）チャネル（例えば、逆方向トラフィックチャネル、逆方向制御チャネル、アクセスチャネル、等）と呼ばれる。基地局がＵＥにＲＦ信号を送り得る通信リンクは、ダウンリンク（ＤＬ）または順方向リンクチャネル（例えば、ページングチャネル、制御チャネル、ブロードキャストチャネル、順方向トラフィックチャネル、等）と呼ばれる。本明細書で使用される場合、トラフィックチャネル（ＴＣＨ）という用語は、アップリンク／逆方向トラフィックチャネルまたはダウンリンク／順方向トラフィックチャネルのいずれかを指し得る。
【0016】
[0025] 「基地局」という用語は、単一の物理送受信ポイント（ＴＲＰ）、またはコロケートされることもされないこともある複数の物理ＴＲＰを指し得る。例えば、「基地局」という用語が単一の物理ＴＲＰを指す場合、物理ＴＲＰは、基地局のセル（またはいくつかのセルセクタ）に対応する基地局のアンテナであり得る。「基地局」という用語が複数のコロケートされた物理ＴＲＰを指す場合、物理ＴＲＰは、基地局の（例えば、多入力多出力（ＭＩＭＯ）システムでの場合のような、または基地局がビームフォーミングを用いる場合の）アンテナのアレイであり得る。「基地局」という用語が複数のコロケートされていない物理ＴＲＰを指す場合、物理ＴＲＰは、分散アンテナシステム（ＤＡＳ）（トランスポート媒体を介して共通ソースに接続された空間的に絶縁されたアンテナのネットワーク）またはリモート無線ヘッド（ＲＲＨ）（サービング基地局に接続されたリモート基地局）であり得る。代替として、コロケートされていない物理ＴＲＰは、ＵＥから測定報告を受信するサービング基地局、およびＵＥがその基準ＲＦ信号（または単に「基準信号」）を測定している近隣基地局であり得る。ＴＲＰは、基地局がそこからワイヤレス信号を送信および受信するポイントであるので、本明細書で使用される場合、基地局からの送信または基地局における受信への言及は、基地局の特定のＴＲＰを指すものとして理解されるべきである。
【0017】
[0026] ＵＥの測位をサポートするいくつかのインプリメンテーションでは、基地局は、ＵＥによるワイヤレスアクセスをサポートしない場合がある（例えば、ＵＥのためのデータ、音声、および／またはシグナリング接続をサポートしない場合がある）が、代わりに、ＵＥによって測定されるべき基準信号をＵＥに送信し得、および／またはＵＥによって送信された信号を受信および測定し得る。このような基地局は、（例えば、ＵＥに信号を送信するとき）測位ビーコンと呼ばれ得、および／または（例えば、ＵＥから信号を受信および測定するとき）ロケーション測定ユニットと呼ばれ得る。
【0018】
[0027] 「ＲＦ信号」は、送信機と受信機との間の空間を通じて情報をトランスポートする所与の周波数の電磁波を備える。本明細書で使用される場合、送信機は、受信機に単一の「ＲＦ信号」または複数の「ＲＦ信号」を送信し得る。しかしながら、受信機は、マルチパスチャネルを通じたＲＦ信号の伝搬特性により、各送信されたＲＦ信号に対応する複数の「ＲＦ信号」を受信し得る。送信機と受信機との間の異なる経路上で送信された同じＲＦ信号は、「マルチパス」ＲＦ信号と呼ばれ得る。本明細書で使用される場合、ＲＦ信号は、「ワイヤレス信号」、「レーダー信号」、「電波」、「波形」、または同様のものでも呼ばれ得、あるいは「信号」という用語がワイヤレス信号またはＲＦ信号を指すことがコンテキストから明らかである場合は、単に「信号」とも呼ばれ得る。
【0019】
[0028] 第１の例として、装置（apparatus）が、相補型金属酸化膜半導体（ＣＭＯＳ）を含む。ＣＭＯＳは、ゲートを含む。ゲートは、ゲートの一端に位置する第１の部分と、第１の部分の反対の端に位置する第２の部分と、第１の部分と第２の部分との間に位置する第３の部分と、を含む。ＣＭＯＳは、第１の部分の上部に位置する第１のキャップと、第２の部分の上部に位置する第２のキャップと、を含む。ＣＭＯＳは、第３の部分の上部に位置するゲートコンタクトを含む。第１のキャップおよび第２のキャップは、窒化ケイ素（ＳｉＮ）を備える。第１のキャップは、第１のゲートキャッ第２のキャップは、第２のゲートキャップシーム（second gate cap seam）を含む。プシームを含み、半導体は、プレーナ電界効果トランジスタ（Planar Field Effect Transistor）、フィン電界効果トランジスタ（ｆｉｎＦＥＴ）、およびゲートオールアラウンド電界効果トランジスタ（ＧＡＡ ＦＥＴ：Gate All Around Field Effect Transistor）からなるグループ（group）から選択される電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を含む。
【0020】
[0029] 第２の例として、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）などの、半導体を製作する方法が開示される。この方法は、ゲート構造を形成することを含む。ゲート構造を形成することは、ゲート構造の一端に位置する第１の部分を形成することと、第１の部分の反対の端に位置する第２の部分を形成することと、第１の部分と第２の部分との間に位置する第３の部分を形成することと、を含む。この方法は、第１の部分の上部に位置する第１のキャップを形成することと、第２の部分の上部に位置する第２のキャップを形成することと、第３の部分の上部に位置するゲートコンタクトを形成することと、を含む。第１のキャップおよび第２のキャップは、窒化ケイ素（ＳｉＮ）をそれぞれ含み得る。半導体は、プレーナ電界効果トランジスタ、フィン電界効果トランジスタ（ｆｉｎＦＥＴ）、およびゲートオールアラウンド電界効果トランジスタ（ＧＡＡ ＦＥＴ）からなるグループから選択される電界効果トランジスタ（ＦＥＴ）を含み得る。第１の部分を形成することは、Ｐ型金属酸化膜半導体（P-type Metal Oxide Semiconductor）を形成することを含む。第２の部分を形成することは、Ｎ型金属酸化膜半導体（N-type Metal Oxide Semiconductor）を形成することを含む。この方法は、ゲート導体層（gate conductor layer）を形成することと、１つまたは複数の仕事関数金属層（work function metal layer）を形成することと、ゲート酸化物層（gate oxide layer）を形成することと、ゲートスペーサ（gate spacer）を形成することと、ソース／ドレインコンタクトを形成することと、を含む。２３．この方法は、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、モノのインターネット（ＩｏＴ）デバイス、ラップトップコンピュータ、サーバ、基地局、および自動車車両におけるデバイスからなるグループから選択される装置に半導体を組み込むことを含む。
【0021】
[0030] 図１は、本開示の様々な態様による、例示的なゲート構造１００のブロック図を例示する。ゲート構造１００は、Ｐ型金属酸化膜半導体（ＰＭＯＳ）１０２（例えば、第１の活性部分）と、ゲート１０４と、Ｎ型金属酸化膜半導体（ＮＭＯＳ）１０６（例えば、第２の活性部分）と、を含む。ゲートキャップシーム１０８（Ｐ）が、ＰＭＯＳ１０２の上のゲートキャップ１１０（Ｐ）（例えば、第１の部分）において位置し、ゲートキャップシーム１０８（Ｎ）（例えば、第２の部分）が、ＮＭＯＳ１０６の上のゲートキャップ１１０（Ｎ）において位置する。
【0022】
[0031] ＮＭＯＳ１０６におけるゲート構造１００の断面Ａ－Ａが、ゲートキャップ１１０（Ｎ）におけるゲートキャップシーム１０８（Ｎ）を例示する。同様に、ＰＭＯＳ１０２におけるゲート構造の断面が、ゲートキャップ１１０（Ｐ）におけるゲートキャップシーム１０８（Ｐ）を含む。ゲート構造１００は、ゲート導体（gate conductor）１１２と、１つまたは複数の仕事関数金属層１１４と、ゲート酸化物（gate oxide）１１６と、ゲートスペーサ１１８と、ソース／ドレインコンタクト１２０と、シリコン（Ｓｉ）活性１２２層と、を含む。ゲート導体１１２は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、二ケイ化チタン（ＴｉＳｉ２：Titanium Disilicide）などの金属シリサイド（metal silicide）、別のタイプの金属ベースの材料、またはこれらの任意の組合せを含み得る。
【0023】
[0032] ゲート１０４のフィールド部分（field portion）１０５（例えば、キャップレスである第３の部分）が、ゲートキャップ１１０（Ｐ）（例えば、第１の部分）とゲートキャップ１１０（Ｎ）（例えば、第２の部分）との間に位置する。例えば、ＰＭＯＳ１０２とＮＭＯＳ１０６との間の、フィールド部分１０５の断面Ｂ－Ｂが、ゲート導体１１２と、１つまたは複数の仕事関数金属層１１４と、ゲート酸化物１１６と、ゲートスペーサ１１８と、層間誘電体（ＩＬＤ：Inter-Layer Dielectric）１２４と、酸化物層（oxide layer）１２６と、を含む。断面Ｂ－Ｂにおいては、ゲートキャップ１１０（および対応するゲートシーム１０８）が存在しないことに留意されたい。したがって、ゲートキャップ１１０（Ｐ）、１１０（Ｎ）は、それぞれ、ＰＭＯＳ１０２、ＮＭＯＳ１０６上に配置され、一方、例えば、ゲートキャップ１１０（Ｐ）、１１０（Ｎ）の間の、ゲート１０４のフィールド部分１０５は、キャップを含まない。Ｎ型およびＰ型が図１に例示されているが、いくつかの態様では、１０２、１０６の両方がＮ型であり得るか、または１０２、１０６の両方がＰ型であり得る。ゲートのフィールド部分上にキャップを有さないこと（例えば、キャップレスである第３の部分）の利点は、ゲートコンタクトとゲートの上にある金属との間の電気的短絡の可能性を低減することを含む。追加の利点は、ゲート抵抗が低減され得、それによって、性能を向上させることである。
【0024】
[0033] 図２は、本開示の様々な態様による、ゲートコンタクト２０２を含む例示的なゲート構造２００のブロック図を例示する。ゲート構造２００において、ゲートコンタクト２０２は、キャップを含まないフィールド部分１０５の上部に配置される。場合によっては、ゲートコンタクト２０２は、回路性能に対するゲート抵抗の影響を低減するために、ＮＭＯＳ１０６またはＰＭＯＳ１０２上に挿入され得る。
【0025】
[0034] 図３、図４、図５、図６は、ゲート構造２００と同様のゲート構造３００の例となる製作における異なる段階を例示する。開示の様々な態様を例示するために、例となる製作方法が提示される。他の製作方法が可能であり、説明される製作プロセスは、本明細書で開示される概念の理解を助けるためにのみ提示され、本開示または添付の特許請求の範囲を限定することを意図しない。さらに、当業者に知られている製作プロセスにおける多くの詳細は、各詳細および／またはすべての可能なプロセスバリエーションの詳細な解釈なしに、開示される様々な態様の理解を容易にするために、省略されているか、または要約プロセス部分において組み合わされている場合がある。
【0026】
[0035] 図３は、本開示の様々な態様による、ゲート構造３００のための製作プロセスの一部を例示する。ゲート構造３００は、いくつかの態様では、従来の金属ゲート構造で形成される。ゲート構造３００は、ＰＭＯＳ１０２およびＮＭＯＳ１０６にわたるゲート１０４を含む。この段階でのゲート構造３００は、ゲート導体１１２層と、１つまたは複数の仕事関数金属層１１４と、ゲート酸化物１１６層と、ゲートスペーサ１１８と、を有し、これらすべてが形成済みである。Ａ－Ａにおける断面図では、前述したゲート構造３００の様々な部分がラベル付けされており、個々の部分は繰り返さない。追加として、Ａ－Ａにおける断面図には、シリコン（Ｓｉ）活性１２２層上に形成されたソース／ドレインコンタクト１２０が例示されている。Ｂ－Ｂにおける断面図では、前述したゲート構造３００の様々な部分がラベル付けされており、個々の部分は繰り返さない。追加として、Ｂ－Ｂにおける断面図には、層間誘電体（ＩＬＤ）１２４が例示されており、これは、酸化物層１２６上に形成される。
【0027】
[0036] 図４は、本開示の様々な態様による、ゲート構造３００のための製作プロセスのさらなる部分を例示する。ゲート４０２の凹部（recessed portion）は、ＰＭＯＳ１０２を含むゲートの第１の部分上のマスク４０４（Ｐ）と、ＮＭＯＳ１０６を含むゲートの第２の部分上のマスク４０４（Ｎ）とを使用して、ゲート４０２の凹部を形成するために金属エッチングを行うことによって作り出される。この段階でのゲート構造３００は、Ａ－Ａにおける断面図に例示されるように、導体１１２層と、１つまたは複数の仕事関数金属層１１４と、ゲート酸化物１１６層と、の高さを低減したゲート４０２の凹部を有する。例えば、ＣＭＰが、金属層を露出させるために行われ得、ドライエッチングが、金属を凹ませるために使用され得る。このプロセスは、ゲート４０２の凹部を作り出すために、ゲート１０４の中間部分を選択的に凹ませ得る。Ｂ－Ｂにおける断面図では、前述したゲート構造３００の様々な部分がラベル付けされており、この段階でのフィールド部分１０５（第３の部分）には変更がないので、個々の部分は繰り返さない。
【0028】
[0037] 図５は、本開示の様々な態様による、ゲート構造３００のための製作プロセスのさらなる部分を例示する。本開示の様々な態様に従って、ゲートキャップ１１０（Ｐ）およびゲートキャップ１１０（Ｎ）が形成される。窒化ケイ素（ＳｉＮ）が、ＰＭＯＳ１０２上のゲート１０４の第１の部分上に堆積され、ゲートキャップ１１０（Ｐ）を作り出すために、化学機械研磨（ＣＭＰ：chemical-mechanical polish）が行われる。ＳｉＮが、ＮＭＯＳ１０６上にあるゲート１０４の第２の部分の上に堆積され、ゲートキャップ１１０（Ｎ）を作り出すために、ＣＭＰが行われる。ゲートキャップシーム１０８（Ｎ）は、ゲートキャップ１１０（Ｎ）において形成され、ゲートキャップシーム１０８（Ｐ）は、ゲートキャップ１１０（Ｐ）において形成される。ＳｉＮは、フィールド部分１０５（第３の部分）上には堆積されず、したがって、フィールド部分１０５上にゲートキャップは存在せず、例えば、フィールド部分１０５は、キャップレスである。ＰＭＯＳ１０２およびＮＭＯＳ１０６上のゲート１０４の中間部分は、第２のＣＭＰを行う前に、プロセスがＳｉＮをその中に堆積するゲート４０２の凹部を有していた。
【0029】
[0038] 図６は、本開示の様々な態様による、ゲート構造３００のための製作プロセスのさらなる部分を例示する。キャップレスである（ゲートキャップを有さない）フィールド部分１０５（第３の部分）において、ゲートコンタクト２０２が、ゲート１０４のフィールド部分１０５（第３の部分）の上部に形成される。ゲートコンタクト２０２は、充填された部分（例えば、ゲート導体１１２層、１つまたは複数の仕事関数金属層１１４、およびゲート酸化物１１６）により深く入り込み（penetrate deeper into）得る。開示される様々な態様によれば、ゲートコンタクト２０２は、（例えば、ゲートキャップ１１０がゲート１０４の上部部分全体にわたって延在する場合と比較して）追加するのがより容易であり得る。
【0030】
[0039] 側壁の周囲でのＳｉＮの堆積の性質により、ゲートキャップシーム１０８（Ｐ）は、ゲートキャップ１１０（Ｐ）のＳｉＮの中間部分に制約され（constrained）、ゲートキャップシーム１０８（Ｎ）は、ゲートキャップ１１０（Ｎ）のＳｉＮの中間部分に制約される。このようにして、ゲートコンタクト２０２とゲートキャップシーム１０８における金属との間に電気的短絡は起こり得ず、その結果、低減されたゲート抵抗および向上した性能という利点がもたらされる。
【0031】
[0040] 様々な例となる寸法が、開示される様々な態様を説明する助けとして本明細書で提供される。開示されたこれらの様々な態様は、これらの例となる寸法に限定されないことが理解されよう。長さ（length）６０２は、約０．０３マイクロメートル（μｍ）～０．１５μｍであり、いくつかの態様では、好ましくは約０．１５μｍである。幅（width）６０４は、約４０ナノメートル（ｎｍ）～約２５０ｎｍであり、いくつかの態様では、好ましくは約７０ｎｍである。幅６０６は、約０．０１μｍ～約５μｍであり、いくつかの態様では、好ましくは約０．０５μｍである。幅６０８は、約７ｎｍ～約１５０ｎｍであり、いくつかの態様では、好ましくは約１５ｎｍである。高さ６１０は、約５０ｎｍ～約２００ｎｍであり、いくつかの態様では、好ましくは約１００ｎｍである。高さ６１２は、約２０ｎｍ～約１００ｎｍであり、いくつかの態様では、好ましくは約５０ｎｍである。高さ６１４は、約５０ｎｍ～約２００ｎｍであり、いくつかの態様では、好ましくは約１００ｎｍである。高さ６１６は、約２０ｎｍ～約１００ｎｍであり、いくつかの態様では、好ましくは約５０ｎｍである。Ｓｉ基板の高さ６１８は、大きく異なり得る。例えば、場合によっては、高さ６１８は、約１００μｍ～約１０００μｍであり得、いくつかの態様では、好ましくは約１５０μｍである。シリコンオンインシュレータ（ＳＯＩ）技術では、高さ６１８は、約１０μｍ～約５００μｍであり得、いくつかの態様では、好ましくは約３０μｍである。ゲートコンタクト２０２は、約１０ｎｍ～約１００ｎｍの幅６２０を有し、いくつかの態様では、好ましくは約２５である。場合によっては、ゲートコンタクト２０２は、例えば、２５ｎｍ（長さ）×２５ｎｍ（幅）などの、略正方形であり得、一方、他の場合には、ゲートコンタクト２０２は、例えば、２５ｎｍ（長さ）×３０ｎｍ（幅）などの、長方形であり得る。（例えば、１１０（Ｐ）および１１０（Ｎ）の各々についての）長さ６２２は、約０．０１μｍ～約５μｍであり、いくつかの態様では、好ましくは約０．０５μｍである。
【0032】
[0041] 図７のフロー図では、各ブロックは、ハードウェア、ソフトウェア、またはそれらの組合せでインプリメントされ得る１つまたは複数の動作を表す。ソフトウェアのコンテキストでは、ブロックは、１つまたは複数のプロセッサによって実行されると、プロセッサに、記載された動作を行わせるコンピュータ実行可能命令を表す。一般に、コンピュータ実行可能命令は、特定の機能を行うかまたは特定の抽象データ型をインプリメントする、ルーチン、プログラム、オブジェクト、モジュール、構成要素、データ構造、および同様のものを含む。ブロックが説明される順序は、限定として解釈されることを意図されず、任意の数の説明される動作が、プロセスをインプリメントするために任意の順序でおよび／または並行して組み合わせられ得る。説明を目的として、プロセス７００は、上述されたような図１、図２、図３、図４、図５、および図６を参照して説明されるが、他のモデル、フレームワーク、システム、および環境が、これらのプロセスをインプリメントするために使用され得る。
【0033】
[0042] 図７は、本開示の態様による、ゲートキャップを形成するために窒化ケイ素（ＳｉＮ）を堆積させることを含む、例となるプロセス７００を例示する。プロセス７００は、半導体製造プロセスの一部として行われ得る。
【0034】
[0043] ７０２において、プロセスは、ゲート構造を形成する。例えば、図３では、ＰＭＯＳ１０２（第１の部分）と、ＮＭＯＳ１０６（第２の部分）と、フィールド部分１０５（第３の部分）と、を含むゲート構造が作り出される。ゲート構造を形成することは、ゲート導体１１２層を形成することと、１つまたは複数の仕事関数金属層１１４を形成することと、ゲート酸化物１１６層を形成することと、ゲートスペーサ１１８を形成することと、を含む。ＰＭＯＳ１０２（第１の部分）およびＮＭＯＳ１０６（第２の部分）については、プロセスは、ソース／ドレインコンタクト１２０およびシリコン（Ｓｉ）活性１２２層を形成することを含む。フィールド部分１０５（第３の部分）については、プロセスは、層間誘電体（ＩＬＤ）１２４を形成することと、酸化物層１２６を形成することと、を含む。
【0035】
[0044] ７０４において、プロセスは、マスクおよび金属エッチングを使用して、活性部分上に凹型ゲートを作り出す。例えば、図４では、プロセスは、ＰＭＯＳ１０２およびＮＭＯＳ１０６上に凹型ゲート４０２を作り出すために、マスク４０４を使用する。
【0036】
[0045] ７０８において、プロセスは、ゲートキャップを形成するために、ＳｉＮを堆積させる８０８において、プロセスは、ゲートキャップの形成を完了するために、ＣＭＰを行う。例えば、図５において、プロセスは、ゲートキャップ１１０（Ｐ）、１１０（Ｎ）を作り出すために、ＳｉＮを堆積させ、ＣＭＰを行う。
【0037】
[0046] ７１０において、ＳｉＮシームは、（例えば、側壁の周囲でのＳｉＮの堆積の性質により）各ギャップの中央部分の内部にある。例えば、図６において、ゲートキャップシーム１０８（Ｐ）、１０８（Ｎ）は、それぞれ、ゲートキャップ１１０（Ｐ）、１１０（Ｎ）の中央部分の内部にある。技術的利点は、ゲートコンタクト２０２とゲートキャップシーム１０８における金属との間の電気的短絡を防止することを含む。
【0038】
[0047] 図８は、本開示の様々な態様による、キャップレスである第３の部分の上部に位置するゲートコンタクトを形成することを含む、例となるプロセス８００を例示する。プロセス８００は、本明細書で説明されるように、ゲート構造を形成するための製作プロセスの一部として行われ得る。
【0039】
[0048] ８０２において、プロセス８００は、（i）ゲート構造の一端に位置する第１の部分と、（ii）ゲート構造の第１の部分とは反対の端に位置する第２の部分と、（iii）第１の部分と第２の部分との間に位置する第３の部分と、を含むゲート構造を形成する。例えば、図３では、ＰＭＯＳ１０２（第１の部分）と、ＮＭＯＳ１０６（第２の部分）と、フィールド部分１０５（第３の部分）と、を含むゲート構造が形成される。
【0040】
[0049] ８０４において、プロセス８００は、第１の部分の上部に位置する第１のキャップを形成する。８０６において、プロセス８００は、第２の部分の上部に位置する第２のキャップを形成する。例えば、図５において、プロセスは、ゲートキャップ１１０（Ｐ）、１１０（Ｎ）を作り出すために、ＳｉＮを堆積させ、ＣＭＰを行う。
【0041】
[0050] ８０８において、プロセス８００は、第３の部分の上部に位置するゲートコンタクトを形成する。第３の部分は、キャップレスである。例えば、図６において、ゲートコンタクト２０２は、フィールド部分１０５の上部に形成される。フィールド部分１０５（第３の部分）は、図６に例示されるように、キャップレスである。技術的利点は、ゲートキャップシーム１０８（Ｐ）、１０８（Ｎ）を、それぞれ、ゲートキャップ１１０（Ｐ）、１１０（Ｎ）の中央部分の内部に位置させ、それによって、ゲートコンタクト２０２とゲートキャップシーム１０８における金属との間の電気的短絡を防止することを含む。
【0042】
[0051] 前述の製作プロセスは、本開示の態様のうちのいくつかの一般的な例示として提供されたにすぎず、本開示または添付の特許請求の範囲を限定することを意図していないことが理解されよう。さらに、当業者に知られている製作プロセスにおける多くの詳細は、各詳細および／またはすべての可能なプロセスバリエーションの詳細な解釈なしに、開示される様々な態様の理解を容易にするために、省略されているか、または要約プロセス部分において組み合わされている場合がある。
【0043】
[0052] 図９は、本開示のいくつかの例による、例示的なモバイルデバイス９００を例示する。ここで図９を参照すると、例示的な態様に従って構成されたモバイルデバイスのブロック図が図示されており、全体としてモバイルデバイス９００と指定されている。いくつかの態様では、モバイルデバイス９００は、ワイヤレス通信デバイスとして構成され得る。示されるように、モバイルデバイス９００は、プロセッサ９０１を含む。プロセッサ９０１は、リンクを介してメモリ９３２に通信可能に結合され得、これは、ダイツーダイまたはチップツーチップリンクであり得る。プロセッサ９０１は、論理命令を実行することが可能なハードウェアデバイスである。モバイルデバイス９００はまた、ディスプレイ９２８と、ディスプレイコントローラ９２６と、を含み、ディスプレイコントローラ９２６は、プロセッサ９０１とディスプレイ９２８とに結合される。
【0044】
[0053] いくつかの態様では、図９は、プロセッサ９０１に結合されたコーダ／デコーダ（ＣＯＤＥＣ）９３４（例えば、オーディオおよび／または音声ＣＯＤＥＣ）と、ＣＯＤＥＣ９３４に結合されたスピーカ９３６およびマイクロホン９３８と、ワイヤレスアンテナ９４２とプロセッサ９０１とに結合されたワイヤレス回路９４０（これは、モデム、ＲＦ回路、フィルタ、等を含み得、これは、本明細書で説明されたようなゲート構造を有する半導体を使用してインプリメントされ得る）と、を含み得る。
【0045】
[0054] 上述のブロックのうちの１つまたは複数が存在する、特定の態様では、プロセッサ９０１、ディスプレイコントローラ９２６、メモリ９３２、ＣＯＤＥＣ９３４、およびワイヤレス回路９４０は、本明細書で開示される技法を使用して全体的にまたは部分的にインプリメントされ得るゲート構造２００を含み得る。入力デバイス９３０（例えば、物理キーボードまたは仮想キーボード）、電源９４４（例えば、バッテリ）、ディスプレイ９２８、入力デバイス９３０、スピーカ９３６、マイクロホン９３８、ワイヤレスアンテナ９４２、および電源９４４は、モバイルデバイス９００の外部にあり得、インターフェースまたはコントローラなどの、モバイルデバイス９００の構成要素に結合され得る。
【0046】
[0055] 図９はモバイルデバイス９００を図示するが、プロセッサ９０１およびメモリ９３２はまた、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、コンピュータ、ラップトップ、タブレット、通信デバイス、モバイルフォン、または他の同様のデバイスに一体化され得ることに留意すべきである。
【0047】
[0056] 図１０は、本開示の様々な例による、前述の集積デバイスまたは半導体デバイスのいずれかと一体化され得る様々な電子デバイスを例示する。例えば、モバイルフォンデバイス１００２、ラップトップコンピュータデバイス１００４、および固定位置端末デバイス１００６は、概してユーザ機器（ＵＥ）とそれぞれ見なされ得、本明細書で説明されるような半導体１０００（例えば、ゲート構造２００を含む）を含み得る。半導体１０００は、例えば、本明細書で説明される、集積回路、ダイ、集積デバイス、集積デバイスパッケージ、集積回路デバイス、デバイスパッケージ、集積回路（ＩＣ）パッケージ、パッケージオンパッケージデバイスのいずれかに含まれ得る。図１０に例示されるデバイス１００２、１００４、１００６は、単に例示的なものである。他の電子デバイスもまた半導体１０００を特徴とし得、限定はしないが、モバイルデバイス、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器などの固定位置データユニット、通信デバイス、スマートフォン、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、サーバ、ルータ、自動車車両（例えば、自律車両）においてインプリメントされる電子デバイス、モノのインターネット（ＩｏＴ）デバイス、またはデータもしくはコンピュータ命令を記憶もしくは取り出すその他任意のデバイス、あるいはこれらの任意の組合せを含むデバイス（例えば、電子デバイス）のグループを含む。
【0048】
[0057] 特定の周波数、集積回路（ＩＣ）、ハードウェア、および他の特徴が本明細書の態様で説明されているが、代替の態様が異なり得ることが留意され得る。すなわち、代替の態様は、追加または代替の周波数（例えば、他の６０ＧＨｚおよび／または２８ＧＨｚ周波数帯域）、アンテナ要素（例えば、異なるサイズ／形状のアンテナ要素アレイを有する）、走査期間（静的走査期間および動的走査期間の両方を含む）、電子デバイス（例えば、ＷＬＡＮ ＡＰ、セルラ基地局、スマートスピーカ、ＩｏＴデバイス、モバイルフォン、タブレット、パーソナルコンピュータ（ＰＣ）、等）、および／または他の特徴を利用し得る。当業者であれば、そのようなバリエーションを理解するであろう。
【0049】
[0058] 「第１の」、「第２の」などのような指定を用いた本明細書での要素へのいかなる参照も、概して、これら要素の数量または順序を限定しないことが理解されるべきである。むしろ、これらの指定は、２つ以上の要素または１つの要素の複数のインスタンス（instances）を区別する便利な方法として本明細書で使用される。したがって、第１および第２の要素への参照は、２つの要素しか用いることができないこと、または第１の要素が何らかの方法で第２の要素に先行しなければならないことを意味するものではない。また、別段の記載がない限り、要素のセットは、１つまたは複数の要素を備え得る。加えて、本明細書または特許請求の範囲において使用されている「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、または「Ａ、Ｂ、またはＣのうちの１つまたは複数」、または「Ａ、Ｂ、およびＣからなるグループのうちの少なくとも１つ」という形態の用語は、「ＡまたはＢまたはＣまたはこれら要素の任意の組合せ」を意味する。例えば、この用語は、Ａ、またはＢ、またはＣ、またはＡおよびＢ、またはＡおよびＣ、またはＡおよびＢおよびＣ、または２Ａ、または２Ｂ、または２Ｃなどを含み得る。
【0050】
[0059] 本明細書および上記説明を考慮して、当業者であれば、本明細書で開示された態様に関連して説明された様々な例示となる論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとしてインプリメントされ得ることを理解されよう。ハードウェアおよびソフトウェアのこの互換性を明確に例示するために、様々な例示となる構成要素、ブロック、モジュール、回路、およびステップが、概してそれらの機能の観点から上記で説明されてきた。このような機能が、ハードウェアとしてインプリメントされるか、またはソフトウェアとしてインプリメントされるかは、特定のアプリケーションおよびシステム全体に課せられる設計制約に依存する。当業者は、特定のアプリケーションごとに多様な方法において、説明された機能をインプリメントし得るが、このようなインプリメンテーションの決定は、本開示の範囲から逸脱を引き起こしていると解釈されるべきでない。
【0051】
[0060] 上記の詳細な説明では、異なる特徴が例において共にグループ化されていることが分かる。開示のこの様式は、例となる条項が、各条項において明示的に記載されているものよりも多くの特徴を有するという意図として理解されるべきではない。むしろ、本開示の様々な態様は、開示される個々の例となる条項のすべての特徴よりも少ない特徴を含み得る。したがって、以下の条項は、本明細書に組み込まれるものと見なされるべきであり、ここで、各条項は、単独で別個の例として成立し得る。各従属条項は、条項において他の条項のうちの１つとの特定の組合せを参照し得るが、その従属条項の（１つまたは複数の）態様は、その特定の組合せに限定されない。他の例となる条項はまた、（１つまたは複数の）従属条項態様とその他任意の従属条項もしくは独立条項の主題との組合せ、または任意の特徴と他の従属条項および独立条項との組合せを含み得ることが理解されよう。本明細書で開示される様々な態様は、特定の組合せが意図されないことが明示的に表されていないか、または容易に推測され得ない（例えば、要素を絶縁体および導体の両方として定義するなどの、矛盾する態様）限り、これらの組合せを明示的に含む。さらに、たとえ条項が独立条項に直接従属していなくても、条項の態様が任意の他の独立条項において含まれ得ることも意図される。インプリメンテーションの例が、以下の番号付けされた条項において説明される。
【0052】
[0061] 条項１．半導体デバイスであって、ゲートであって、前記ゲートの一端に位置する第１の部分と、前記ゲートの前記第１の部分とは反対の端に位置する第２の部分と、前記第１の部分と前記第２の部分との間に位置する第３の部分と、を備えるゲートと、前記第１の部分の上部に位置する第１のキャップと、前記第２の部分の上部に位置する第２のキャップと、前記第３の部分の上部に位置するゲートコンタクトと、ここにおいて、前記第３の部分は、キャップレスである、を備える半導体デバイス。
【0053】
[0062] 条項２．前記第１のキャップおよび前記第２のキャップは、窒化ケイ素（ＳｉＮ）を備える、条項１に記載の半導体デバイス。
【0054】
[0063] 条項３．前記第１のキャップは、第１のゲートキャップシーム（first gate cap seam）を含み、前記第２のキャップは、第２のゲートキャップシームを含む、条項１または２に記載の半導体デバイス。
【0055】
[0064] 条項４．前記半導体デバイスは、プレーナ電界効果トランジスタ、フィン電界効果トランジスタ（ｆｉｎＦＥＴ）、およびゲートオールアラウンド電界効果トランジスタ（ＧＡＡ ＦＥＴ）からなるグループから選択される電界効果トランジスタ（ＦＥＴ）を備える、条項１～３のいずれか一項に記載の半導体デバイス。
【0056】
[0065] 条項５．前記第１の部分は、Ｐ型金属酸化膜半導体に結合される、条項１～４のいずれか一項に記載の半導体デバイス。
【0057】
[0066] 条項６．前記第２の部分は、Ｎ型金属酸化膜半導体に結合される、条項１～５のいずれか一項に記載の半導体デバイス。
【0058】
[0067] 条項７．前記ゲートは、ゲート導体層と、１つまたは複数の仕事関数金属層と、ゲート酸化物層と、ゲートスペーサと、をさらに備える、条項１～６のいずれか一項に記載の半導体デバイス。
【0059】
[0068] 条項８．前記第２の部分は、ソース／ドレインコンタクトと、シリコン（Ｓｉ）層（Silicon (Si) layer）と、に結合される、条項１～７のいずれか一項に記載の半導体デバイス。
【0060】
[0069] 条項９．前記第３の部分は、層間誘電体（ＩＬＤ）と、酸化物層と、に結合される、条項１～８のいずれか一項に記載の半導体デバイス。
【0061】
[0070] 条項１０．前記ゲートは、約０．３～約１５マイクロメートルの長さを有し、前記ゲートは、約４０～約２５０ナノメートルの幅を有する、条項１～９のいずれか一項に記載の半導体デバイス。
【0062】
[0071] 条項１１．前記第１のキャップは、約０．１～約５マイクロメートルの長さを有し、前記第１のキャップは、約７～約１５０ナノメートルの幅を有する、条項１～１０のいずれか一項に記載の半導体デバイス。
【0063】
[0072] 条項１２．前記ゲートコンタクトは、約１０～約１００ナノメートル（ｎｍ）の長さを有し、前記ゲートコンタクトは、約１０～約１００ｎｍの幅を有する、条項１～１１のいずれか一項に記載の半導体デバイス。
【0064】
[0073] 条項１３．前記ゲートコンタクトは、約２０～約１００ナノメートルの厚さを有する、条項１～１２のいずれか一項に記載の半導体デバイス。
【0065】
[0074] 条項１４．前記半導体デバイスは、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、モノのインターネット（ＩｏＴ）デバイス、ラップトップコンピュータ、サーバ、基地局、および自動車車両におけるデバイスからなるグループから選択される装置に組み込まれる、条項１～１３のいずれか一項に記載の半導体デバイス。
【0066】
[0075] 条項１５．半導体デバイスを製作する方法であって、前記方法は、ゲート構造を形成することと、前記ゲート構造は、前記ゲート構造の一端に位置する第１の部分と、前記ゲート構造の前記第１の部分とは反対の端に位置する第２の部分と、前記第１の部分と前記第２の部分との間に位置する第３の部分と、を備え、前記第１の部分の上部に位置する第１のキャップを形成することと、前記第２の部分の上部に位置する第２のキャップを形成することと、前記第３の部分の上部に位置するゲートコンタクトを形成することと、ここにおいて、前記第３の部分は、キャップレスである、を備える、方法。
【0067】
[0076] 条項１６．前記第１のキャップおよび前記第２のキャップは、窒化ケイ素（ＳｉＮ）を備える、条項１５に記載の方法。
【0068】
[0077] 条項１７．前記半導体デバイスは、プレーナ電界効果トランジスタ、フィン電界効果トランジスタ（ｆｉｎＦＥＴ）、およびゲートオールアラウンド電界効果トランジスタ（ＧＡＡ ＦＥＴ）からなるグループから選択される電界効果トランジスタ（ＦＥＴ）を備える、条項１５～１６のいずれか一項に記載の方法。
【0069】
[0078] 条項１８．前記第１の部分は、Ｐ型金属酸化膜半導体に結合される、条項１５～１７のいずれか一項に記載の方法。
【0070】
[0079] 条項１９．前記第２の部分は、Ｎ型金属酸化膜半導体に結合される、条項１５～１８のいずれか一項に記載の方法。
【0071】
[0080] 条項２０．音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、モノのインターネット（ＩｏＴ）デバイス、ラップトップコンピュータ、サーバ、基地局、および自動車車両におけるデバイスからなるグループから選択される装置に前記半導体デバイスを組み込むことをさらに備える、条項１５～１９のいずれか一項に記載の方法。
【0072】
[0081] したがって、例えば、装置または装置の任意の構成要素が、本明細書で教示されている機能性を提供するように構成され得る（または動作可能にされ得る、または適応され得る）ことが理解されよう。これは、例えば、装置または構成要素を、それが機能を提供することになるように製造する（例えば、製作する）ことによって、装置または構成要素を、それが機能を提供することになるようにプログラミングすることによって、または何らかの他の好適なインプリメンテーション技法の使用を通じて、達成され得る。一例として、集積回路は、必須の機能を提供するように製作され得る。別の例として、集積回路は、必須の機能をサポートするように製作され、次いで、必須の機能を提供するように（例えば、プログラミングを介して）構成され得る。なお別の例として、プロセッサ回路は、必須の機能を提供するためのコードを実行し得る。
【0073】
[0082] さらに、本明細書で開示された態様に関連して説明された方法、シーケンス、および／またはアルゴリズムは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこれら２つの組合せにおいて具現化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、消去可能なプログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的に消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバルディスク、ＣＤ－ＲＯＭ、または当該技術分野において周知であるその他任意の形態の記憶媒体内に存在し得る。例となる記憶媒体は、プロセッサが記憶媒体から情報を読み取り、また、記憶媒体に情報を書き込み得るように、プロセッサに結合される。代替として、記憶媒体はプロセッサ（例えば、キャッシュメモリ）と一体であり得る。
【0074】
[0083] 先の開示は様々な例示となる態様を示しているが、添付の特許請求の範囲によって定められた範囲から逸脱することなく、例示された例に対して様々な変更および修正がなされ得ることに留意すべきである。本開示は、具体的に例示されている例のみに限定されるように意図されたものではない。例えば、別段の記載がない限り、本明細書で説明された本開示の態様による方法の請求項の機能、ステップ、および／またはアクションは、任意の特定の順序で実行されることを必要としない。さらに、ある特定の態様は、単数形で説明または請求項に記載され得るが、単数形に限定することが明記されていない限り、複数形が企図される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【国際調査報告】