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特表2024-514601集積回路（ＩＣ）チップをパッケージ基板にインターフェースするためのキャパシタ埋込み、再配線層（ＲＤＬ）基板を採用するＩＣパッケージ、および関係する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-04-02
(54)【発明の名称】集積回路（ＩＣ）チップをパッケージ基板にインターフェースするためのキャパシタ埋込み、再配線層（ＲＤＬ）基板を採用するＩＣパッケージ、および関係する方法
(51)【国際特許分類】
H01L 25/00 20060101AFI20240326BHJP
H01L 23/12 20060101ALI20240326BHJP
H01L 25/07 20060101ALI20240326BHJP
【ＦＩ】
H01L25/00 B
H01L23/12 501B
H01L25/08 C
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023562736
(86)(22)【出願日】2022-04-08
(85)【翻訳文提出日】2023-10-12
(86)【国際出願番号】 US2022071621
(87)【国際公開番号】W WO2022226465
(87)【国際公開日】2022-10-27
(31)【優先権主張番号】17/237,828
(32)【優先日】2021-04-22
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】595020643
【氏名又は名称】クゥアルコム・インコーポレイテッド
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】チェ、ジホン
(72)【発明者】
【氏名】ナッラパティ、ジリダール
(72)【発明者】
【氏名】ストーン、ウィリアム
(72)【発明者】
【氏名】シュ、ジエンウェン
(72)【発明者】
【氏名】キム、ジョンヘ
(72)【発明者】
【氏名】チダムバラム、ペリアンナン
(72)【発明者】
【氏名】シェイド、アフメル
(57)【要約】
キャパシタ埋込み、再配線層（ＲＤＬ）基板を採用する集積回路（ＩＣ）パッケージ、および関係する作製方法。埋込みキャパシタは、電流抵抗（ＩＲ）ドロップを低減するために、減結合キャパシタンスを与えるために、配電網（ＰＤＮ）に結合され得る。ＲＤＬ基板は、ＰＤＮにおける寄生インダクタンスを低減し、したがって、ＰＤＮ雑音を低減するために、（１つまたは複数の）埋込みキャパシタと（１つまたは複数の）ＩＣチップとの間の距離を最小限に抑えるように、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設される。パッケージ基板と（１つまたは複数の）ＩＣチップとの間に配設されたＲＤＬ基板では、ＲＤＬ基板は、パッケージ基板と（１つまたは複数の）ＩＣチップとの間のスルー相互接続をサポートする必要がある。この点について、ＲＤＬ基板は、小ピッチ金属相互接続をサポートし、ならびにファンアウト能力を与えるために、（１つまたは複数の）ＩＣチップに隣接する外側ＲＤＬ層を含む。これは、ＰＤＮにおいて、より近接して位置する埋込みキャパシタをもサポートしながら、より高い密度のダイ相互接続ＩＣチップとの拡張された接続性適合性を提供する。
【特許請求の範囲】
【請求項1】
集積回路（ＩＣ）パッケージであって、複数のパッケージ基板相互接続を備えるパッケージ基板と、
複数のダイ相互接続を備えるＩＣチップと、
前記パッケージ基板と前記ＩＣチップとの間に配設された再配線層（ＲＤＬ）基板と、前記ＲＤＬ基板が、
前記複数のダイ相互接続の中のダイ相互接続に結合されたＲＤＬ相互接続を各々備える複数の再配線金属線を備えるＲＤＬ層と、
複数の基板相互接続を備える基板層と、
前記ＲＤＬ層と前記基板層との間に配設されたキャパシタとを備える、
前記複数のダイ相互接続の中のダイ相互接続と前記キャパシタとに電気的に結合された少なくとも１つの垂直相互接続アクセス（ビア）と
を備える、集積回路（ＩＣ）パッケージ。
【請求項2】
前記基板層が、第２のＲＤＬ相互接続を各々備える複数の第２の再配線金属線を備える第２のＲＤＬ層を備える、請求項１に記載のＩＣパッケージ。
【請求項3】
前記複数のダイ相互接続の中のダイ相互接続と、前記基板層中の前記複数の基板相互接続の中の少なくとも１つの基板相互接続とに結合された少なくとも１つの第２のビアをさらに備える、請求項２に記載のＩＣパッケージ。
【請求項4】
前記キャパシタと前記ＲＤＬ層との間に配設されたパッシベーション層をさらに備える、請求項１に記載のＩＣパッケージ。
【請求項5】
前記少なくとも１つのビアが、前記ＲＤＬ基板を通して配設され、前記ダイ相互接続に結合された前記複数の再配線金属線の中の再配線金属線に電気的に結合された、少なくとも１つのスルーシリコンビア（ＴＳＶ）を備える、請求項１に記載のＩＣパッケージ。
【請求項6】
前記少なくとも１つのＴＳＶの高さ対幅のアスペクト比が、少なくとも２．０である、請求項５に記載のＩＣパッケージ。
【請求項7】
前記ＲＤＬ基板を通して配設され、前記ＲＤＬ層中の複数のＲＤＬ相互接続の中のＲＤＬ相互接続と、前記基板層中の前記複数の基板相互接続の中の基板相互接続とに電気的に結合された、複数の第２のビアをさらに備える、請求項１に記載のＩＣパッケージ。
【請求項8】
前記複数の第２のビアの高さ対幅のアスペクト比が、少なくとも１．０である、請求項７に記載のＩＣパッケージ。
【請求項9】
前記ＲＤＬ層と前記基板層との間に配設された誘電体材料を備える誘電体層と、前記誘電体層に埋め込まれたキャパシタパッケージと、前記キャパシタパッケージが前記キャパシタを備える、
をさらに備える、請求項１に記載のＩＣパッケージ。
【請求項10】
前記少なくとも１つのビアが、前記キャパシタパッケージを通して配設され、前記ダイ相互接続に結合された前記複数の再配線金属線の中の再配線金属線に電気的に結合された、少なくとも１つのスルーシリコンビア（ＴＳＶ）を備える、請求項９に記載のＩＣパッケージ。
【請求項11】
前記ＲＤＬ基板を通して配設され、前記ＲＤＬ層中の複数のＲＤＬ相互接続の中のＲＤＬ相互接続と、前記基板層中の前記複数の基板相互接続の中の基板相互接続とに電気的に結合された、複数の第２のビアをさらに備え、ここにおいて、前記複数の第２のビアが、前記ＲＤＬ基板の前記誘電体層を通して前記キャパシタパッケージの外に配設される、
請求項９に記載のＩＣパッケージ。
【請求項12】
前記複数の再配線金属線の中の少なくとも１つの再配線金属線が、それのそれぞれのＲＤＬ相互接続の垂直経路外にファンアウトされる、請求項１に記載のＩＣパッケージ。
【請求項13】
前記複数のダイ相互接続が、第１のピッチを有し、前記基板層中の前記複数の基板相互接続が、前記第１のピッチよりも大きい第２のピッチを有し、
前記複数のパッケージ基板相互接続が、前記第２のピッチを有する、
請求項１に記載のＩＣパッケージ。
【請求項14】
前記ＲＤＬ基板を通して配設され、前記ＲＤＬ層中の複数のＲＤＬ相互接続の中のＲＤＬ相互接続と、前記複数のパッケージ基板相互接続の中のパッケージ基板相互接続に結合された前記基板層中の前記複数の基板相互接続の中の基板相互接続とに電気的に結合された、複数の第２のビアをさらに備える、請求項１３に記載のＩＣパッケージ。
【請求項15】
前記パッケージ基板が第１の外側表面をさらに備え、前記複数のパッケージ基板相互接続が前記第１の外側表面を通して配設され、前記ＩＣチップが活性表面をさらに備え、前記複数のダイ相互接続が前記活性表面を通して配設され、
前記第１の外側表面と前記活性表面との間の距離が、少なくとも２マイクロメートル（μｍ）である、
請求項１に記載のＩＣパッケージ。
【請求項16】
セットトップボックスと、エンターテインメントユニットと、ナビゲーションデバイスと、通信デバイスと、固定ロケーションデータユニットと、モバイルロケーションデータユニットと、全地球測位システム（ＧＰＳ）デバイスと、モバイルフォンと、セルラーフォンと、スマートフォンと、セッション開始プロトコル（ＳＩＰ）フォンと、タブレットと、ファブレットと、サーバと、コンピュータと、ポータブルコンピュータと、モバイルコンピューティングデバイスと、ウェアラブルコンピューティングデバイスと、デスクトップコンピュータと、携帯情報端末（ＰＤＡ）と、モニタと、コンピュータモニタと、テレビジョンと、チューナーと、無線機と、衛星無線機と、音楽プレーヤと、デジタル音楽プレーヤと、ポータブル音楽プレーヤと、デジタルビデオプレーヤと、ビデオプレーヤと、デジタルビデオディスク（ＤＶＤ）プレーヤと、ポータブルデジタルビデオプレーヤと、自動車と、ビークル構成要素と、アビオニクスシステムと、ドローンと、マルチコプターとからなるグループから選択されたデバイスに組み込まれる、請求項１に記載のＩＣパッケージ。
【請求項17】
ＩＣパッケージを作製する方法であって、複数のパッケージ基板相互接続を備えるパッケージ基板を形成することと、
前記パッケージ基板上に再配線層（ＲＤＬ）基板を形成することと、前記形成することが、
ＲＤＬ相互接続を各々備える複数の再配線金属線を備えるＲＤＬ層を形成することと、
複数の基板相互接続を備える基板層を形成することと、
前記ＲＤＬ層と前記基板層との間にキャパシタを配設することとを備える、
前記キャパシタに電気的に結合され、ＩＣチップの複数のダイ相互接続の中の少なくとも１つのダイ相互接続に電気的に結合されるように構成された、少なくとも１つの垂直相互接続アクセス（ビア）を形成することと、
ＩＣチップの複数のダイ相互接続の中の少なくとも１つのダイ相互接続を、前記複数の再配線金属線の中の少なくとも１つのＲＤＬ相互接続に結合することと
を備える、方法。
【請求項18】
前記基板層を形成することが、第２のＲＤＬ相互接続を各々備える複数の第２の再配線金属線を備える第２のＲＤＬ層を形成することを備え、前記複数のパッケージ基板相互接続の中の少なくとも１つのパッケージ基板相互接続を複数の第２のＲＤＬ相互接続の中の少なくとも１つの第２のＲＤＬ相互接続に結合すること
をさらに備え、
前記ＲＤＬ層と前記基板層との間に前記キャパシタを配設することが、前記ＲＤＬ層と前記第２のＲＤＬ層との間に前記キャパシタを配設することを備える、
請求項１７に記載の方法。
【請求項19】
前記複数のダイ相互接続の中の少なくとも１つのダイ相互接続と、前記複数の基板相互接続の中の少なくとも１つの基板相互接続とに電気的に結合された少なくとも１つの第２のビアを形成することをさらに備える、請求項１７に記載の方法。
【請求項20】
前記少なくとも１つの第２のビアを形成することが、前記キャパシタの垂直経路外に前記少なくとも１つの第２のビアを形成することをさらに備える、請求項１９に記載の方法。
【請求項21】
前記基板層を形成することが、第２のＲＤＬ相互接続を各々備える複数の第２の再配線金属線を備える第２のＲＤＬ層を、前記複数の第２の再配線金属線の中の前記第２のＲＤＬ相互接続を前記第２のＲＤＬ相互接続の中の少なくとも１つの第２のＲＤＬ相互接続に電気的に結合するために、前記パッケージ基板上に形成することを備える、請求項１７に記載の方法。
【請求項22】
前記第２のＲＤＬ層に隣接する前記キャパシタの第２の側の反対側の前記キャパシタの第１の側の上方にパッシベーション層を形成することをさらに備える、請求項２１に記載の方法。
【請求項23】
前記少なくとも１つのビアと、前記少なくとも１つの第２のビアと、前記キャパシタとの上に、誘電体材料を備える誘電体層を形成することをさらに備える、請求項１９に記載の方法。
【請求項24】
前記少なくとも１つのビアの各々の上部表面を前記誘電体層から露出するために、前記誘電体層の表面を研削することをさらに備える、請求項２３に記載の方法。
【請求項25】
前記少なくとも１つのビアを前記複数の再配線金属線の中の少なくとも１つのＲＤＬ相互接続に電気的に結合するために、前記第２のＲＤＬ層の反対側の前記誘電体層の第１の側で前記誘電体層の上方に前記ＲＤＬ層を形成することをさらに備える、請求項２４に記載の方法。
【請求項26】
キャリアを与えることと、前記キャリア上に複数の第２のビアを形成することと
をさらに備える、請求項１７に記載の方法。
【請求項27】
再配線層（ＲＤＬ）基板であって、ＲＤＬ相互接続を各々備える複数の再配線金属線を備えるＲＤＬ層と、
複数の基板相互接続を備える基板層と、
前記ＲＤＬ層と前記基板層との間に配設された誘電体材料を備える誘電体層と、
前記誘電体層に埋め込まれたキャパシタパッケージと、前記キャパシタパッケージがキャパシタを備える、
前記キャパシタパッケージを通して配設され、複数のＲＤＬ相互接続の中のＲＤＬ相互接続に電気的に結合された、複数のスルーシリコン垂直相互接続アクセス（ビア）（ＴＳＶ）と
を備える、再配線層（ＲＤＬ）基板。
【請求項28】
前記キャパシタパッケージが、前記キャパシタに結合された少なくとも１つの金属線を備える金属層をさらに備え、前記複数のＴＳＶの中の少なくとも１つのＴＳＶが、前記キャパシタに結合された前記少なくとも１つの金属線に結合される、
請求項２７に記載のＲＤＬ基板。
【請求項29】
前記複数のＴＳＶの中の少なくとも１つのＴＳＶが、前記基板層中の前記複数の基板相互接続の中の少なくとも１つの基板相互接続に結合される、請求項２７に記載のＲＤＬ基板。
【請求項30】
前記基板層が、第２のＲＤＬ相互接続を各々備える複数の第２の再配線金属線を備える第２のＲＤＬ層を備える、請求項２７に記載のＲＤＬ基板。
【請求項31】
前記ＲＤＬ層が外側表面を備え、前記複数の再配線金属線の前記ＲＤＬ相互接続が前記外側表面を通して配設される、請求項２７に記載のＲＤＬ基板。
【請求項32】
前記キャパシタパッケージと前記ＲＤＬ層との間に配設されたパッシベーション層をさらに備える、請求項２７に記載のＲＤＬ基板。
【請求項33】
前記複数のＴＳＶが、前記パッシベーション層を通って延びる、請求項３２に記載のＲＤＬ基板。
【請求項34】
前記複数のＴＳＶの高さ対幅のアスペクト比が、少なくとも２マイクロメートル（μｍ）である、請求項２７に記載のＲＤＬ基板。
【請求項35】
前記誘電体層を通して配設され、複数のＲＤＬ相互接続の中のＲＤＬ相互接続と、前記複数の基板相互接続の中の基板相互接続とに電気的に結合された、複数のビアをさらに備える、請求項２７に記載のＲＤＬ基板。
【請求項36】
前記ＲＤＬ基板の前記誘電体層を通して配設され、前記ＲＤＬ層における複数のＲＤＬ相互接続の中のＲＤＬ相互接続と、前記基板層における前記複数の基板相互接続の中の基板相互接続とに電気的に結合された、複数の第２のビアをさらに備える、請求項２７に記載のＲＤＬ基板。
【請求項37】
前記複数の第２のビアの高さ対幅のアスペクト比が、少なくとも１．０である、請求項３６に記載のＲＤＬ基板。
【請求項38】
前記複数の第２のビアが、前記ＲＤＬ基板の前記誘電体層を通して前記キャパシタパッケージの外に配設される、請求項３６に記載のＲＤＬ基板。
【請求項39】
前記キャパシタパッケージが、前記誘電体材料を備える前記誘電体層を備え、ここにおいて、前記キャパシタが、前記誘電体層に埋め込まれる、請求項２７に記載のＲＤＬ基板。
【発明の詳細な説明】
【技術分野】
【0001】
優先権出願
[0001] 本出願は、その全体が参照により本明細書に組み込まれる、２０２１年４月２２日に出願された、「INTEGRATED CIRCUIT (IC) PACKAGES EMPLOYING A CAPACITOR-EMBEDDED, REDISTRIBUTION LAYER (RDL) SUBSTRATE FOR INTERFACING AN IC CHIP(S) TO A PACKAGE SUBSTRATE, AND RELATED METHODS」と題する米国特許出願第１７／２３７，８２８号の優先権を主張する。
[0001] 本出願は、その全体が参照により本明細書に組み込まれる、２０２１年４月２２日に出願された、「INTEGRATED CIRCUIT (IC) PACKAGES EMPLOYING A CAPACITOR-EMBEDDED, REDISTRIBUTION LAYER (RDL) SUBSTRATE FOR INTERFACING AN IC CHIP(S) TO A PACKAGE SUBSTRATE, AND RELATED METHODS」と題する米国特許出願第１７／２３７，８２８号の優先権を主張する。
【0002】
[0002] 本開示の分野は、集積回路（ＩＣ：integrated circuit）パッケージ（package）に関し、より詳細には、電流抵抗（ＩＲ：current-resistance）ドロップ（drop）および電圧ドループ（voltage droop）を低減するために、ＩＣパッケージの配電網（ＰＤＮ：power distribution network）において減結合キャパシタンス（decoupling capacitance）を与える（provide）ことに関する。
【背景技術】
【0003】
[0003] 集積回路（ＩＣ）は、電子デバイスの基礎である。ＩＣは、一般に、「半導体パッケージ」または「チップパッケージ」とも呼ばれる、ＩＣパッケージ中でパッケージングされる。ＩＣパッケージは、パッケージ基板（package substrate）および１つまたは複数のＩＣチップ（chip）、または電気的接続性をＩＣチップに与えるためにパッケージ基板に取り付けられた他の電子モジュールを含む。たとえば、ＩＣパッケージ中のＩＣチップは、システムオンチップ（ＳｏＣ）であり得る。ＩＣチップは、パッケージ基板における金属線（metal line）への電気的結合を通して、ＩＣパッケージ中の他のＩＣチップにおよび／または他の構成要素に電気的に結合される。ＩＣチップはまた、ＩＣパッケージの外部金属相互接続（たとえば、はんだバンプ）の電気的接続を通して、ＩＣパッケージの外の他の回路に電気的に結合され得る。
【0004】
[0004] ＩＣパッケージ中の高性能コンピュートチップは、有効な配電網（ＰＤＮ）が、ＩＣチップ中の回路および他の構成要素に電力を効率的に分配することを必要とする。たとえば、ＩＣパッケージは、ＩＣパッケージ中の他のＩＣチップに電圧を分配するように構成された電圧調節器回路を含む、別個の電力管理チップ（ＰＭＣ）を含み得る。ＰＤＮにおける直列抵抗およびインダクタンスによる、ＰＭＣと電力供給されるＩＣチップとの間の電流抵抗（ＩＲ）ドロップにより、ＰＤＮにおいて雑音が発生することがある。電力供給されるＩＣチップからＰＤＮへの電流ドローの変化が、ＰＤＮにおける雑音を誘起することがある。ＰＤＮにおける雑音の大きさが、あるしきい値を超える場合、それは、ＩＣチップおよびそれの回路に送出される電圧を許容できる値よりも下に変え、これは、回路の誤動作を生じることがある。ＰＤＮが許容差内で電圧をＩＣチップに供給する場合でも、ＰＤＮ雑音は、依然として、他の問題を生じることがある。それは、信号線上のクロストーク（crosstalk）を生じるか、または信号線上のクロストークとして現れ得る。さらに、ＰＤＮ相互接続は、一般に、高い電流を搬送するので、高周波ＰＤＮ雑音（high-frequency PDN noise）が電磁放射干渉をもたらす可能性を有し、場合によっては、他の障害を生じる。
【0005】
[0005] したがって、ＰＤＮにおける雑音を制御することが、重要である。この点について、ＰＤＮにおけるＰＤＮ雑音をそらして、ＰＤＮによって電力供給されるＩＣチップへのそれの影響を低減するために、減結合キャパシタ（decoupling capacitor）が採用される。減結合キャパシタは、電源とＩＣチップとの間の減結合キャパシタンスを与えるために、パッケージ基板上に取り付けられるか、またはＩＣパッケージのパッケージ基板内に組み込まれ得る。しかしながら、減結合キャパシタとＩＣチップとの間の電気的経路接続（electrical path connection）は、望ましくない様式でＩＲドロップおよびＰＤＮ雑音に寄与することがある寄生インダクタンス（parasitic inductance）を有する。
【発明の概要】
【0006】
[0006] 本明細書で開示される態様は、（１つまたは複数の）集積回路（ＩＣ）チップをパッケージ基板にインターフェースするための、埋込みキャパシタ（embedded-capacitor）、再配線層（ＲＤＬ：redistribution layer）基板を採用するＩＣパッケージを含む。ＲＤＬ基板は、金属相互接続のファンアウトをサポートする１つまたは複数の金属再配線を含むＲＤＬ層（RDL layer）を含む基板である。（１つまたは複数の）埋込みキャパシタは、一例として、電流抵抗（ＩＲ）ドロップを低減するために、減結合キャパシタンスをＩＣパッケージ中の配電網（ＰＤＮ）に与えることができる。関係する作製方法も開示される。ＩＣパッケージは、パッケージ基板と、パッケージ基板に電気的に結合された１つまたは複数のＩＣチップとを含む。パッケージ基板は、（１つまたは複数の）ＩＣチップへのおよびそれからの電気信号ルーティングを与えるために、金属トレースまたは線が埋め込まれている、１つまたは複数の基板層（substrate layer）を含む。パッケージ基板は、動作のために（１つまたは複数の）ＩＣチップへの分配のために、所与の電圧における電力信号を搬送するＰＤＮをサポートする。例示的な態様では、埋込みキャパシタをサポートするＲＤＬ基板は、（１つまたは複数の）埋込みキャパシタと（１つまたは複数の）ＩＣチップとの間の距離（distance）を最小限に抑えるように、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設（dispose）される。これは、ＰＤＮにおけるＩＲドロップを低減するために、（１つまたは複数の）埋込みキャパシタと（１つまたは複数の）ＩＣチップとの間の配電線における寄生インダクタンスを低減することができ、これは、ＰＤＮ雑音を低減する。しかしながら、パッケージ基板と（１つまたは複数の）ＩＣチップとの間に配設された（disposed）ＲＤＬ基板では、ＲＤＬ基板は、パッケージ基板と（１つまたは複数の）ＩＣチップとの間の電気的インターフェースのためのスルー相互接続（through-interconnection）をサポートする必要がある。（１つまたは複数の）ＩＣチップは、パッケージ基板に電気的に結合される必要があるダイ相互接続（die interconnect）の高い密度を有し得る。この点について、ＲＤＬ基板は、（１つまたは複数の）ＩＣチップに隣接する第１の外側ＲＤＬ層を含むように与えられる。第１の外側ＲＤＬ層は、ＲＤＬプロセスから形成され、第１の外側ＲＤＬ層が、小ピッチ金属相互接続（small pitch metal interconnect）をサポートし、ならびにファンアウト能力（fan-out capability）を与えることを可能にする。これは、ＲＤＬ基板が、ＩＲドロップを最小限に抑えるように、ＩＣチップに近接して位置する埋込みキャパシタをサポートすると同時に、より高い密度のダイ相互接続ＩＣチップとの拡張された接続性適合性（connectivity compatibility）を提供することを可能にする。
【0007】
[0007] 例示的な態様では、ＲＤＬ基板は、パッケージ基板に隣接する第２の外側ＲＤＬ層をも含むことができる。第２の外側ＲＤＬ層の金属相互接続は、ＩＣパッケージ中で適合パッケージ基板を与える際のより大きいフレキシビリティのために、第１の外側ＲＤＬ層の金属相互接続とは異なるピッチで形成され得る。たとえば、ＩＣチップのダイ相互接続ピッチは、パッケージ基板の金属相互接続ピッチよりもはるかに密に（すなわち、小さく）なり得る。この点について、ＲＤＬ層は、パッケージ作製プロセスにおける拡張された適合性および容易さのために、異なるピッチの金属相互接続を有するＩＣチップとパッケージ基板との間の電気的結合を可能にすることができる。これはまた、例として、低減されたコストおよび／または製造可能性における容易さのために、（１つまたは複数の）ＩＣチップとパッケージ基板との間のピッチ適合性を達成するために、ＩＣパッケージ中で採用されるパッケージ基板の選定において、より大きいフレキシビリティを与えることができる。
【0008】
[0008] 別の例示的な態様では、埋込みキャパシタは、ＲＤＬ基板に埋め込まれたキャパシタパッケージ中に含まれ得る。別の例示的な態様では、埋込みキャパシタの垂直経路（vertical path）における（１つまたは複数の）ＩＣチップとパッケージ基板との間の垂直相互接続経路妨害を最小限に抑えるために、スルーシリカ垂直相互接続アクセス（ビア）（ＴＳＶ）（through-silica-vertical interconnect access (via) (TSV)）が採用され得る。ＴＳＶは、（１つまたは複数の）ＩＣチップとパッケージ基板との間の、および／または（１つまたは複数の）埋込みキャパシタへの電気的スルー接続を与えるために、埋込みキャパシタパッケージのパッケージング誘電体を通して配設される。このようにして、ＲＤＬ基板は、埋込みキャパシタパッケージのエリア外のみの（１つまたは複数の）ＩＣチップとパッケージ基板との間の垂直相互接続をサポートすることに限定されない。別の例示的な態様では、ＩＣパッケージは、ＲＤＬ基板を通って埋込みキャパシタパッケージの外に延びる、スルーモールドビア（ＴＭＶ：through-mold-via）などのスルー相互接続をも含む。これらの他のスルー相互接続は、（１つまたは複数の）ＩＣチップとパッケージ基板との間のパススルー電気的接続（たとえば、入出力（Ｉ／Ｏ）接続）を与える。ＲＤＬ基板はまた、パッケージ基板と（１つまたは複数の）ＩＣチップとの間に配設されたＲＤＬ基板によるパッケージ基板と（１つまたは複数の）ＩＣチップとの間の距離の増加により必要とされ得る、より大きい直径および／または高いアスペクト比のスルー相互接続をより容易に可能にすることができる。
【0009】
[0009] この点について、例示的な一態様では、集積回路（ＩＣ）パッケージが提供される。ＩＣパッケージは、複数のパッケージ基板相互接続（package substrate interconnect）を備えるパッケージ基板を備える。ＩＣパッケージは、複数のダイ相互接続を備えるＩＣチップをも備える。ＩＣパッケージは、パッケージ基板とＩＣチップとの間に配設されたＲＤＬ基板をも備える。ＲＤＬ基板は、複数のダイ相互接続の中のダイ相互接続に結合されたＲＤＬ相互接続（interconnect）を各々備える複数の再配線金属線（redistribution metal line）を備えるＲＤＬ層を備える。ＲＤＬ基板は、複数の基板相互接続を備える基板層をも備える。ＲＤＬ基板は、ＲＤＬ層と基板層との間に配設されたキャパシタをも備える。ＩＣパッケージは、複数のダイ相互接続の中のダイ相互接続とキャパシタとに電気的に結合された少なくとも１つのビア（via）をも備える。
【0010】
[0010] 別の例示的な態様では、ＩＣパッケージを作製する方法が提供される。本方法は、複数のパッケージ基板相互接続を備えるパッケージ基板を形成することを備える。本方法は、パッケージ基板上にＲＤＬ基板を形成すること、形成することが、ＲＤＬ相互接続を各々備える複数の再配線金属線を備えるＲＤＬ層を形成することと、複数の基板相互接続を備える基板層を形成することと、ＲＤＬ層と基板層との間にキャパシタを配設することとを備える、をも備える。本方法は、キャパシタに電気的に結合され、ＩＣチップの複数のダイ相互接続の中の少なくとも１つのダイ相互接続に電気的に結合されるように構成された、少なくとも１つのビアを形成することをも備える。本方法は、ＩＣチップの複数のダイ相互接続の中の少なくとも１つのダイ相互接続を、複数の再配線金属線の中の少なくとも１つのＲＤＬ相互接続に結合することをも備える。
【0011】
[0011] 別の例示的な態様では、ＲＤＬ基板が提供される。ＲＤＬ基板は、ＲＤＬ相互接続を各々備える複数の再配線金属線を備えるＲＤＬ層を備える。ＲＤＬ基板は、複数の基板相互接続を備える基板層をも備える。ＲＤＬ基板は、ＲＤＬ層と基板層との間に配設された誘電体材料（dielectric material）を備える誘電体層（dielectric layer）をも備える。ＲＤＬ基板は、誘電体層に埋め込まれたキャパシタパッケージ、キャパシタパッケージがキャパシタを備える、をも備える。ＲＤＬ基板は、キャパシタパッケージを通して配設され、複数のＲＤＬ相互接続の中のＲＤＬ相互接続に電気的に結合された、複数のＴＳＶをも備える。
【図面の簡単な説明】
【0012】
【図1】[0012] プリント回路板（ＰＣＢ）に取り付けられた集積回路（ＩＣ）パッケージを含む例示的なＩＣシステム、ここにおいて、ＩＣパッケージは、ＩＣパッケージ中の配電網（ＰＤＮ）に減結合キャパシタンスを与えることができる、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み（capacitor-embedded）、再配線層（ＲＤＬ）基板を含む、の側面図。
【0013】
[0015]
【図4】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセスを示すフローチャート。
【図5A】[0016] 限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層はキャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される、を示す図。
【図5B】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層はキャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される、を示す図。
【図5C】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層はキャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される、を示す図。
【図5D】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層はキャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される、を示す図。
【図5E】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層はキャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される、を示す図。
【図5F】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層はキャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される、を示す図。
【図5G】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層はキャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される、を示す図。
【図6A】[0017] 図５Ａ～図５Ｂ中の例示的な作製段階による、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセスを示すフローチャート。
【図6B】図５Ｃ～図５Ｄ中の例示的な作製段階による、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセスを示すフローチャート。
【図6C】図５Ｅ～図５Ｆ中の例示的な作製段階による、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセスを示すフローチャート。
【図6D】図５Ｇ中の例示的な作製段階による、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセスを示すフローチャート。
【図7A】[0018] 限定はしないが、図１～図３および図５Ｇ中のＩＣパッケージとＲＤＬ基板とを含む、ＩＣパッケージのＲＤＬ基板に埋め込まれ得る埋込みキャパシタパッケージを作製する例示的なプロセスの例示的な作製段階を示す図。
【図7B】限定はしないが、図１～図３および図５Ｇ中のＩＣパッケージとＲＤＬ基板とを含む、ＩＣパッケージのＲＤＬ基板に埋め込まれ得る埋込みキャパシタパッケージを作製する例示的なプロセスの例示的な作製段階を示す図。
【図7C】限定はしないが、図１～図３および図５Ｇ中のＩＣパッケージとＲＤＬ基板とを含む、ＩＣパッケージのＲＤＬ基板に埋め込まれ得る埋込みキャパシタパッケージを作製する例示的なプロセスの例示的な作製段階を示す図。
【図9A】[0020] 限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの別の例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層はキャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される、を示す図。
【図9B】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの別の例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層はキャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される、を示す図。
【図9C】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの別の例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層はキャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される、を示す図。
【図9D】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの別の例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層はキャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される、を示す図。
【図9E】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの別の例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層はキャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される、を示す図。
【図9F】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの別の例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層はキャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される、を示す図。
【図9G】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの別の例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層はキャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される、を示す図。
【図9H】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの別の例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層はキャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される、を示す図。
【図10A】[0021] 図９Ａ～図９Ｃ中の例示的な作製段階による、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセスを示すフローチャート。
【図10B】図９Ｄ～図９Ｅ中の例示的な作製段階による、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセスを示すフローチャート。
【図10C】図９Ｆ～図９Ｇ中の例示的な作製段階による、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセスを示すフローチャート。
【図10D】図９Ｈ中の例示的な作製段階による、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセスを示すフローチャート。
【図11A】[0022] 限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層は埋込みキャパシタパッケージがＲＤＬ基板に埋め込まれた後に形成される、を示す図。
【図11B】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層は埋込みキャパシタパッケージがＲＤＬ基板に埋め込まれた後に形成される、を示す図。
【図11C】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層は埋込みキャパシタパッケージがＲＤＬ基板に埋め込まれた後に形成される、を示す図。
【図11D】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層は埋込みキャパシタパッケージがＲＤＬ基板に埋め込まれた後に形成される、を示す図。
【図11E】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層は埋込みキャパシタパッケージがＲＤＬ基板に埋め込まれた後に形成される、を示す図。
【図11F】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層は埋込みキャパシタパッケージがＲＤＬ基板に埋め込まれた後に形成される、を示す図。
【図11G】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層は埋込みキャパシタパッケージがＲＤＬ基板に埋め込まれた後に形成される、を示す図。
【図11H】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層は埋込みキャパシタパッケージがＲＤＬ基板に埋め込まれた後に形成される、を示す図。
【図11I】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層は埋込みキャパシタパッケージがＲＤＬ基板に埋め込まれた後に形成される、を示す図。
【図11J】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層は埋込みキャパシタパッケージがＲＤＬ基板に埋め込まれた後に形成される、を示す図。
【図11K】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層は埋込みキャパシタパッケージがＲＤＬ基板に埋め込まれた後に形成される、を示す図。
【図11L】限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する別の例示的なプロセスの例示的な作製段階、ここにおいて、ＲＤＬ基板のＲＤＬ層は埋込みキャパシタパッケージがＲＤＬ基板に埋め込まれた後に形成される、を示す図。
【図12A】[0023] 図１１Ａ～図１１Ｃ中の例示的な作製段階による、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセスを示すフローチャート。
【図12B】図１１Ｄ～図１１Ｅ中の例示的な作製段階による、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセスを示すフローチャート。
【図12C】図１１Ｆ～図１１Ｇ中の例示的な作製段階による、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセスを示すフローチャート。
【図12D】図１１Ｈ～図１１Ｉ中の例示的な作製段階による、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセスを示すフローチャート。
【図12E】図１１Ｊ～図１１Ｋ中の例示的な作製段階による、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセスを示すフローチャート。
【発明を実施するための形態】
【0014】
[0025] 次に図面を参照しながら、本開示のいくつかの例示的な態様が説明される。「例示的」という単語は、本明細書では「例、事例、または例示の働きをすること」を意味するために使用される。「例示的」として本明細書で説明されるいかなる態様も、必ずしも他の態様よりも好適または有利であると解釈されるべきであるとは限らない。
【0015】
[0026] 本明細書で開示される態様は、（１つまたは複数の）集積回路（ＩＣ）チップをパッケージ基板にインターフェースするための、埋込みキャパシタ、再配線層（ＲＤＬ）基板を採用するＩＣパッケージを含む。ＲＤＬ基板は、金属相互接続のファンアウトをサポートする１つまたは複数の金属再配線を含むＲＤＬ層を含む基板である。（１つまたは複数の）埋込みキャパシタは、一例として、電流抵抗（ＩＲ）ドロップを低減するために、減結合キャパシタンスをＩＣパッケージ中の配電網（ＰＤＮ）に与えることができる。関係する作製方法も開示される。ＩＣパッケージは、パッケージ基板と、パッケージ基板に電気的に結合された１つまたは複数のＩＣチップとを含む。パッケージ基板は、（１つまたは複数の）ＩＣチップへのおよびそれからの電気信号ルーティングを与えるために、金属トレースまたは線が埋め込まれている、１つまたは複数の基板層を含む。パッケージ基板は、動作のために（１つまたは複数の）ＩＣチップへの分配のために、所与の電圧における電力信号を搬送する配電網（ＰＤＮ）をサポートする。例示的な態様では、埋込みキャパシタをサポートするＲＤＬ基板は、（１つまたは複数の）埋込みキャパシタと（１つまたは複数の）ＩＣチップとの間の距離を最小限に抑えるように、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設される。これは、ＰＤＮにおけるＩＲドロップを低減するために、（１つまたは複数の）埋込みキャパシタと（１つまたは複数の）ＩＣチップとの間の配電線における寄生インダクタンスを低減することができ、これは、ＰＤＮ雑音を低減する。しかしながら、パッケージ基板と（１つまたは複数の）ＩＣチップとの間に配設されたＲＤＬ基板では、ＲＤＬ基板は、パッケージ基板と（１つまたは複数の）ＩＣチップとの間の電気的インターフェースのためのスルー相互接続をサポートする必要がある。（１つまたは複数の）ＩＣチップは、パッケージ基板に電気的に結合される必要があるダイ相互接続の高い密度を有し得る。この点について、ＲＤＬ基板は、（１つまたは複数の）ＩＣチップに隣接する外側ＲＤＬ層を含むように与えられる。外側ＲＤＬ層は、ＲＤＬプロセスから形成され、外側ＲＤＬ層が、小ピッチ金属相互接続をサポートし、ならびにファンアウト能力を与えることを可能にする。これは、ＲＤＬ基板が、ＩＲドロップを最小限に抑えるように、ＩＣチップに近接して位置する埋込みキャパシタをサポートすると同時に、より高い密度のダイ相互接続ＩＣチップとの拡張された接続性適合性を提供することを可能にする。
【0016】
[0027] この点について、図１は、プリント回路板（ＰＣＢ）１０４に取り付けられたＩＣパッケージ１０２を含む例示的なＩＣシステム１００の側面図である。ＩＣパッケージ１０２は、パッケージ基板１０８によってサポートされるＩＣチップ１０６を含む。ＩＣチップ１０６とパッケージ基板１０８とは、この例では、オーバーモールド材料１１２によってカプセル化される。ＩＣチップ１０６は、非限定的な例として、無線周波数（ＲＦ）トランシーバまたはコンピュータベースシステムオンチップ（ＳｏＣ）など、特定のタイプの適用例のための回路を含むことができる。パッケージ基板１０８は、ＩＣパッケージ１０２のＩＣチップ１０６をサポートし、ＩＣチップ１０６とＩＣパッケージ１０２の外部の他の回路との間のシグナリングをサポートするためにＩＣチップ１０６とＰＣＢ１０４との間の電気的結合経路を与えるための金属線の１つまたは複数の金属層（metal layer）を含む。パッケージ基板１０８は、金属トレースがその中に形成されている有機材料積層の層から形成され得、それらは、次いで、一例として、一緒に積層される。パッケージ基板１０８は、別の例として、電気的接続のファンアウトをサポートするためのＲＤＬ層をも含むことができる。ＩＣチップ１０６は、パッケージ基板１０８の下部表面１１５上に形成され、ＩＣチップ１０６に電気的に結合されたその中の金属線に電気的に結合された、「相互接続バンプ」とも呼ばれる、外部パッケージ相互接続１１４を通して他の外部回路に電気的に結合される。
【0017】
[0028] 以下でより詳細に説明されるように、ＩＣパッケージ１０２は、ＩＣチップ１０６とパッケージ基板１０８との間に配設されたキャパシタ埋込み、ＲＤＬ基板１１６（「ＲＤＬ基板」とも呼ばれる）を含む。以下で説明されるように、ＲＤＬ基板１１６は、金属相互接続のファンアウトをサポートする１つまたは複数の金属再配線を含むＲＤＬ層を含む基板である。ＲＤＬ基板１１６は、１つまたは複数のキャパシタ１１８を含む。（１つまたは複数の）キャパシタ１１８は、一例として、ＩＲドロップを低減するために、ＩＣパッケージ１０２中のＰＤＮに減結合キャパシタンスを与えることができる。たとえば、ＩＣチップ１０６の接地電力導体は、接地に対する電力信号（たとえば、電圧信号）のための減結合キャパシタンスを与えるために、それのダイ相互接続１２０のうちの１つを通して、ＲＤＬ基板１１６を通して（１つまたは複数の）キャパシタ１１８に結合され得る。ＲＤＬ基板１１６は、（１つまたは複数の）埋込みキャパシタ１１８とＩＣチップ１０６との間の距離Ｄ1を最小限に抑えるように、ＩＣチップ１０６とパッケージ基板１０８との間に配設されるように、（１つまたは複数の）埋込みキャパシタ１１８をサポートする。距離Ｄ1は、パッケージ基板１０８の外側表面（outer surface）１２２とＩＣチップ１０６の活性表面（active surface）１２４との間の距離として、図１に示されている。たとえば、距離Ｄ1は、少なくとも２マイクロメートル（μｍ）であり得る。これは、ＰＤＮにおけるＩＲドロップを低減するために、（１つまたは複数の）埋込みキャパシタ１１８と（１つまたは複数の）ＩＣチップ１０６との間のＰＤＮの配電線における寄生インダクタンスを低減することができ、これは、ＰＤＮ雑音を低減する。
【0018】
[0029] しかしながら、パッケージ基板１０８とＩＣチップ１０６との間に配設されたＲＤＬ基板１１６では、ＲＤＬ基板１１６は、パッケージ基板１０８とＩＣチップ１０６との間の電気的インターフェースのためのスルー相互接続をサポートする必要がある。ＩＣチップ１０６は、パッケージ基板１０８に電気的に結合される必要があるダイ相互接続１２０の高い密度を有し得る。この点について、図１のＲＤＬ基板１１６のより詳細な側面図を示す図２に示されているように、ＲＤＬ基板１１６は、外側ＲＤＬ層１２６を含むように与えられる。図１に示されているように、外側ＲＤＬ層１２６は、ＩＣチップ１０６の活性表面１２４に隣接している。外側ＲＤＬ層１２６は、一例では、ＲＤＬプロセスから形成され、ＩＣチップ１０６がＲＤＬ基板１１６上に配設されたとき、ＩＣチップ１０６のダイ相互接続１２０に結合され得るそれぞれのＲＤＬ相互接続２０２を各々備える複数の再配線金属線２００を含む。はんだバンプが形成され、一例として、ダイ相互接続１２０に結合されるべきＲＤＬ相互接続２２０に結合され得る。このようにして、ＲＤＬ基板１１６の外側ＲＤＬ層１２６は、ＩＣチップ１０６の小さい、高い密度のピッチのダイ相互接続１２０をサポートし、ならびにダイ相互接続１２０とＲＤＬ基板１１６との間のファンアウト能力を与えることができる。これは、ＲＤＬ基板１１６が、ＩＣパッケージ１０２中のＰＤＮに結合されたときにＩＲドロップを最小限に抑えるように、ＩＣチップにより近接して位置するキャパシタ１１８などの埋込みキャパシタをサポートすると同時に、ＩＣチップ１０６などのより高い密度のダイ相互接続ＩＣチップとの拡張された接続性適合性を提供することを可能にする。
【0019】
[0030] 図２を参照すると、ＲＤＬ基板１１６は、（図１に示されている）ＩＣチップ１０６のそれぞれのダイ相互接続１２０に結合され得る、それぞれのＲＤＬ相互接続２０２を含むことができる再配線金属線２００を含む、（Ｚ軸方向において図２中の最上層として示されている）外側ＲＤＬ層１２６を含む。再び図１を参照すると、パッケージ基板１０８は、ＲＤＬ基板１１６を通してパッケージ基板１０８とＩＣチップ１０６との間の電気的インターフェースを与えるためにＲＤＬ基板１１６に電気的に結合され得る、パッケージ基板層１３０中の複数のパッケージ基板相互接続１２８を含む。再び図２を参照すると、ＲＤＬ基板１１６は、ＲＤＬ層１２６の下に位置する下部層である基板層２０４をも含む。基板層２０４は、図１に示されているパッケージ基板１０８の、上部の、隣接するパッケージ基板層１３０中のそれぞれのパッケージ基板相互接続１２８に結合されるように構成された基板相互接続２０６を含む。これは、パッケージ基板１０８とＲＤＬ基板１１６との間の電気的インターフェースを与える。電気的インターフェースは、ＲＤＬ基板１１６において、ＲＤＬ層１２６と基板層２０４との間の誘電体層２１０を通って延びるそれぞれのビア２０８を通して、ＲＤＬ層１２６中のＲＤＬ相互接続２０２と、基板層２０４中の基板相互接続２０６との間の電気的結合によって与えられる。この点について、ビア２０８は、誘電体層２１０を通って延びるスルーモールドビア（ＴＭＶ）と見なされ得る。たとえば、ビア２０８は銅ピラーであり得る。ビア２０８は、ＲＤＬ基板１１６の誘電体層２１０を通ってキャパシタパッケージ２１２のエリア外に延びる。基板相互接続２０６は、図１に示されているパッケージ基板１０８のそれぞれのパッケージ基板相互接続１２８に結合され得る。外部パッケージ相互接続１１４は、パッケージ基板１０８のパッケージ基板層１３０中のパッケージ基板相互接続１２８に電気的に結合され得る。
【0020】
[0031] このようにして、電気的インターフェースは、図１中のＩＣパッケージ１０２において、ＩＣチップ１０６に与えられる。電気的インターフェースは、外部パッケージ相互接続１１４と、パッケージ基板相互接続１２８、ＲＤＬ基板１１６の基板相互接続２０６、ＲＤＬ基板１１６のビア２０８およびＲＤＬ相互接続２０２、ならびに（図１中の）ＩＣチップ１０６のダイ相互接続１２０へのそれらの電気的結合とを含む。
【0021】
[0032] 図２中のＲＤＬ基板１１６のこの例では、キャパシタ１１８は、キャパシタパッケージ２１２中に含まれる。キャパシタパッケージ２１２は、ＲＤＬ層１２６と基板層２０４との間に配設された誘電体材料を備える誘電体層２１４を含む。キャパシタ１１８は、キャパシタパッケージ２１２の誘電体層２１４に埋め込まれる。キャパシタパッケージ２１２は、ＲＤＬ基板１１６の誘電体層２１０に埋め込まれる。キャパシタパッケージ２１２は、以下でより詳細に説明されるように、チップレットなどの別個のパッケージとして形成され得る。図２中のこの例示的なＲＤＬ基板１１６では、ＩＣチップ１０６とキャパシタパッケージ２１２中のキャパシタ１１８との間の電気的インターフェースを与えるために、パッケージ基板１０８のＲＤＬ層１２６はまた、ＩＣチップ１０６のそれぞれのダイ相互接続１２０（図１参照）に結合され得るそれぞれのＲＤＬ相互接続２１８を含むことができる再配線金属線２１６を含む。しかしながら、この例では、ＲＤＬ相互接続２１８は、ビア２２０を通してキャパシタ１１８に結合される。たとえば、ビア２２０は、キャパシタパッケージ２１２の誘電体層２１４を通って延びるスルーシリコンビア（ＴＳＶ：through-silicon-via）２２２であり得る。このようにして、ＲＤＬ基板１１６のＲＤＬ層１２６の再配線金属線２１６およびそれらのそれぞれのＲＤＬ相互接続２１８は、たとえば、減結合キャパシタンスをＩＣチップ１０６中のＰＤＮに与えるために、キャパシタ１１８とＩＣチップ１０６との間のインターフェースを与える。たとえば、キャパシタ１１８は、ＲＤＬ相互接続２１８に結合されたダイ相互接続１２０に結合された、ＩＣチップ１０６中のＰＤＮにおける接地ノードに結合され得る（図１も参照）。
【0022】
[0033] また、図２を参照すると、図２中のＲＤＬ基板１１６の基板層２０４はまた、第２のＲＤＬ層（second RDL layer）２２４として与えられ得ることに留意されたい。第２のＲＤＬ層２２４は、一例では、ＲＤＬプロセスから形成されていることがある。第２のＲＤＬ層２２４は、ＲＤＬ基板１１６がパッケージ基板１０８上に配設されたとき、パッケージ基板１０８のパッケージ基板相互接続１２８に結合され得るそれぞれのＲＤＬ相互接続２２８を各々備える複数の再配線金属線２２６を含むことができる。ビア２０８、２２０は、一例として、ＲＤＬ堆積およびアンダーバンプメタライゼーション（ＵＢＭ）形成を通して、第２のＲＤＬ層２２４中の第２のＲＤＬ相互接続（second RDL interconnect）２２８に結合され得る。はんだバンプが形成され、対応するビア２０８、２２０を第２のＲＤＬ層２２４中の第２のＲＤＬ相互接続２２８に結合するために、第２のＲＤＬ相互接続２２８に結合され得る。ビア２０８、２２０はまた、別の代替として、第２のＲＤＬ層２２８と直接接触して形成された銅ピラーであり得る。これは、ＲＤＬ基板１１６の第２のＲＤＬ層２２４が、パッケージ基板１０８のパッケージ基板相互接続１２８へのファンアウト接続をサポートすることを可能にする。これは、ＲＤＬ基板１１６が、ＩＣパッケージ１０２中のＰＤＮに結合されたときにＩＲドロップを最小限に抑えるように、ＩＣチップ１０６により近接して位置するキャパシタ１１８などの埋込みキャパシタをサポートすると同時に、異なるパッケージ基板１０８とのさらに拡張された接続性適合性を提供することを可能にし得る。たとえば、製造するのにあまりコストがかからないパッケージ基板は、大きいピッチを有する基板相互接続をサポートするにすぎない。代替として、図２中のＲＤＬ基板１１６の基板層２０４は、ＲＤＬを含まない有機材料の積層を備える積層基板としても与えられ得ることに留意されたい。
【0023】
[0034] 図３は、図１および図２中のＩＣパッケージ１０２中のＲＤＬ基板１１６として与えられ得る別のＲＤＬ基板３１６の側面図である。ＲＤＬ基板３１６は、次に説明されることになる追加の例示的な特徴を含む。図３中のＲＤＬ基板３１６と図１および図２中のＲＤＬ基板１１６との間の共通の要素は、共通の要素番号で示されている。
【0024】
[0035] 図３に示されているように、パッシベーション層（passivation layer）３０２が、ＲＤＬ基板３１６において与えられ、キャパシタパッケージ２１２とＲＤＬ基板３１６のＲＤＬ層１２６との間に配設され得る。誘電体材料のパッシベーション層３０２を与えることは、キャパシタ１１８による、低減された抵抗と、したがって低減されたＩＲドロップとのために、ＴＳＶ２２２の上部表面（top surface）３０４と再配線金属線２１６との間の拡張された整合を与え得る。パッシベーション層３０２は、後でより詳細に説明されるように、パターニングされ、開口されて、再配線金属線２１６が、ＴＳＶ２２２と再配線金属線２１６との間の拡張された整合のために開口中に形成されることを可能にし得る。この例では、ＴＳＶ２２２は、ＲＤＬ層１２６の再配線金属線２１６と接触しているように、パッシベーション層３０２を通って延びる。
【0025】
[0036] 引き続き図３を参照すると、ビア２２０が、キャパシタパッケージ２１２中のキャパシタ１１８とＲＤＬ層１２６中のＲＤＬ相互接続２１８とへの接続性を与えるために採用され得ることに留意されたい。また、ビア２２０はまた、図１中のパッケージ基板１０８への結合を与えるために、基板相互接続２０６に結合されるように、スルービアとして、キャパシタパッケージ２１２とそれの誘電体層２１４とを通過するように作製され得ることに留意されたい。この点について、ビア２２０は、キャパシタパッケージ２１２を通って延びるように、前に説明されたＴＳＶ２２２として与えられ得る。これは、ＲＤＬ基板１１６中のキャパシタパッケージ２１２の垂直経路相互接続妨害を最小限に抑えるために、ＲＤＬ層１２６と基板層２０４との間の接続性を可能にするための、キャパシタパッケージ２１２の経路中のＺ軸方向における垂直経路空間を可能にする。ビア２２０をＴＳＶ２２２として与えることは、ＲＤＬ基板３１６が、ＩＣチップ１０６と、ＲＤＬ基板３１６と、パッケージ基板１０８との間の接続性を与えるためにビア２２０のより大きい密度をサポートすることを可能にするための、より大きい高さＨ1対幅Ｗ1アスペクト比を可能にし得る。これは、ＲＤＬ基板３１６がそれのＲＤＬ層１２６を与えられて、ＲＤＬ相互接続２０２、２１８のファンアウトをサポートし、これは、より高い密度のダイ相互接続１２０を有するＩＣチップ１０６との相互接続適合性をサポートし得るので、特に有利であり得る。また、キャパシタパッケージ２１２と埋込みキャパシタ１１８とをサポートするためのＲＤＬ基板３１６の全体的な高さ幅Ｈ2は、ＲＤＬ基板３１６において与えられる相互接続の密度をサポートするために、ＴＳＶ２２２のある所望の高さＨ1対幅Ｗ1アスペクト比を必要とし得る。たとえば、ＴＳＶ２２２の高さＨ1対幅Ｗ1のアスペクト比は、少なくとも２．０であり得る。また、ビア２０８は、ＴＳＶとしても与えられ得、また、ＴＳＶ２２２について上記で説明されたのと同じ理由のために、少なくとも１．０のより高いＨ1対幅Ｗ2アスペクト比を含み得る。
【0026】
[0037] 上記で説明されたように、ＲＤＬ基板１１６、３１６にＲＤＬ層１２６を与えることは、再配線金属線２００、２１６のファンアウトを可能にして、それらのそれぞれのＲＤＬ相互接続２０２、２１８のより高い密度をサポートする。たとえば、図２および図３において、ＲＤＬ基板１１６、３１６において示されているように、再配線金属線２００は、それらのそれぞれのＲＤＬ相互接続２０２の垂直経路Ｖ1外にファンアウトされる。同様に、図２および図３において、ＲＤＬ基板１１６、３１６において示されているように、再配線金属線２１６は、それらのそれぞれのＲＤＬ相互接続２１８の垂直経路Ｖ2外にファンアウトされる。これは、図１中のＩＣチップ１０６中のダイ相互接続１２０が、基板層２０４中の基板相互接続２０６のピッチＰ2よりも密な（すなわち、小さい）ピッチＰ1を有することを可能にする。ＲＤＬ基板１１６、３１６のＲＤＬ層１２６のＲＤＬ相互接続２０２のピッチＰ3は、パッケージ基板１０８のパッケージ基板相互接続１２８のピッチＰ4と同じであり得る。ＲＤＬ基板１１６、３１６の基板層２０４の基板相互接続２０６のピッチＰ2は、前に説明されたパッケージ基板１０８のパッケージ基板相互接続１２８のピッチＰ4に適合するように構成され得る。ＲＤＬ基板１１６、３１６の基板層２０４の基板相互接続２０６のピッチＰ2は、パッケージ基板１０８のパッケージ基板相互接続１２８のピッチＰ4と同じであり得る。
【0027】
[0038] また、ＲＤＬ基板１１６、３１６はまた、図２において、ＩＣパッケージ１０２のようなＩＣパッケージにおいて与えられるＩＣチップ１０６のような２つまたはそれ以上のＩＣチップ間のインターポーザとして働くように構成され得ることに留意されたい。追加のＩＣチップが、上記のＩＣチップ１０６のような構成要素を含むＩＣパッケージ１０２において与えられ得る。ＲＤＬ基板１１６、３１６は、パッケージ基板１０８と（１つまたは複数の）追加のＩＣチップとの間に配設されることになる。ＲＤＬ基板１１６、３１６は、（１つまたは複数の）追加のＩＣチップのダイ相互接続に結合された追加の第２のＲＤＬ相互接続を各々含む追加の第２の再配線金属線（second redistribution metal line）をさらに含むことができる。追加の第２の再配線金属線のうちの１つまたは複数は、ＲＤＬ基板１１６中の再配線金属線２００のうちの１つまたは複数に結合され得、電気的にＩＣチップ１０６に、（１つまたは複数の）別のＩＣチップに至る。
【0028】
[0039] 図４は、限定はしないが、図１中のＩＣパッケージ１０２と図１～図３中のそれのＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセス４００を示すフローチャートである。例示的なプロセス４００は、図２中のＩＣパッケージ１０２と、図２および図３中のＲＤＬ基板１１６、３１６とを参照しながら、図２において言及されることになる。
【0029】
[0040] この点について、ＩＣパッケージ１０２を作製するための作製プロセス４００における第１のステップは、複数のパッケージ基板相互接続１２８を備えるパッケージ基板１０８を形成することであり得る（図４中のブロック４０２）。ＩＣパッケージ１０２を作製するための作製プロセス４００における次のステップは、パッケージ基板１０８上にＲＤＬ基板１１６、３１６を形成することであり得る（図４中のブロック４０４）。ＲＤＬ基板１１６、３１６を形成するプロセスは、ＲＤＬ相互接続２０２、２１８を各々備える複数の再配線金属線２００、２１６を備えるＲＤＬ層１２６を形成することを含むことができる（図４中のブロック４０６）。ＲＤＬ基板１１６、３１６を形成するプロセスは、複数の基板相互接続２０６を備える基板層２０４を形成することをも含むことができる（図４中のブロック４０８）。ＲＤＬ基板１１６、３１６を形成するプロセスは、ＲＤＬ層１２６と基板層２０４との間にキャパシタ１１８を配設することをも含むことができる（図４中のブロック４１０）。ＩＣパッケージ１０２を作製するための作製プロセス４００における次のステップは、キャパシタ１１８に電気的に結合され、ＩＣチップ１０６の複数のダイ相互接続１２０の中の少なくとも１つのダイ相互接続１２０に電気的に結合されるように構成された、少なくとも１つのビア２２０、２２２を形成することであり得る（図４中のブロック４１２）。ＩＣパッケージ１０２を作製するための作製プロセス４００における次のステップは、ＩＣチップ１０６の複数のダイ相互接続１２０の中の少なくとも１つのダイ相互接続１２０を、複数の再配線金属線２００、２１６の中の少なくとも１つのＲＤＬ相互接続２０２、２１８に結合することであり得る（図４中のブロック４１４）。
【0030】
[0041] 限定はしないが、図１中のＩＣパッケージ１０２と図１～図３中のそれのＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージは、他の作製プロセスにおいて作製され得る。たとえば、図５Ａ～図５Ｇは、限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する図６Ａ～図６Ｄ中の別の例示的なプロセス６００の例示的な作製段階５００Ａ～５００Ｇを示す。図６Ａ～図６Ｄは、図５Ａ～図５Ｇ中の例示的な作製段階５００Ａ～５００Ｇによる、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセス６００を示すフローチャートである。図６Ａ～図６Ｄ中の例示的なプロセス６００では、および図５Ａ～図５Ｇ中の例示的な作製段階５００Ａ～５００Ｇによれば、以下で説明されるように、ＩＣパッケージのＲＤＬ基板のＲＤＬ層は、キャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される。図６Ａ～図６Ｄ中の例示的なプロセス６００は、図５Ａ～図５Ｇ中の作製段階５００Ａ～５００Ｇを参照しながら以下で説明される。図６Ａ～図６Ｄ中の例示的なプロセス６００はまた、例として、図１中のＩＣパッケージ１０２と、図２および図３中のＲＤＬ基板１１６、３１６とを参照しながら説明される。
【0031】
[0042] この点について、図５Ａは、図１中のＩＣパッケージ１０２の第１の作製段階５００Ａを示す。この作製段階５００Ａにおいて、キャリア（carrier）５０２が与えられる。ＲＤＬ層２２４が、最終的に形成されるＲＤＬ基板１１６、３１６中に与えられるために、キャリア５０２上に形成される（図６Ａ中のブロック６０２）。キャリア５０２は、キャパシタパッケージ２１２がＲＤＬ基板１１６、３１６に埋め込まれる前に、ＩＣパッケージ１０２のＲＤＬ層２２４およびＲＤＬ基板１１６、３１６が形成されることを可能にするために、使用される。図５Ｂは、図１中のＩＣパッケージ１０２の次の作製段階５００Ｂを示す。図５Ｂ中の次の作製段階５００Ｂに示されているように、ＴＭＶであり得、キャパシタパッケージ２１２が配設されることになるエリア５０４の外にあるビア２０８が、ＲＤＬ層２２４上に、およびＲＤＬ層２２４の再配線金属線２２６に電気的に接触して形成される（図６Ａ中のブロック６０４）。
【0032】
[0043] 図５Ｃ中の次の作製段階５００Ｃに示されているように、キャパシタパッケージ２１２は、ＲＤＬ層２２４上に配設されて、キャパシタパッケージ２１２を、ＲＤＬ層２２４を含む最終的に形成されるＲＤＬ基板１１６、３１６に埋め込まれるように準備する（図６Ｂ中のブロック６０６）。ＴＳＶ２２２は、以下の図７Ａ～図８を参照しながら説明されるキャパシタパッケージ２１２を作製するための別個のプロセスを通して、パッシベーション層３０２を通って露出されることに留意されたい。図５Ｄ中の次の作製段階５００Ｄに示されているように、次いで、誘電体層２１０が、ＲＤＬ基板を形成することの一部として、ビア２０８と、キャパシタパッケージ２１２と、露出されたＴＳＶ２２２との上に配設される（図６Ｂ中のブロック６０８）。図５Ｅ中の次の作製段階５００Ｅに示されているように、誘電体層２１０は、上部表面５０５まで研削されて、ビア２０８およびＴＳＶ２２２の上部表面５０６、５０８を露出して、これらのビア２０８およびＴＳＶ２２２を、ＲＤＬ基板１１６、３１６のために形成されるようにＲＤＬ層１２６への接続のために準備する（図６Ｃ中のブロック６１０）。図５Ｆ中の次の作製段階５００Ｆに示されているように、ＲＤＬ層１２６は、研削された誘電体層２１０の上部表面５０５上に形成されて、ＲＤＬ基板１１６、３１６を形成する。再配線金属線２００、２１６は、ＲＤＬ層１２６を形成することの一部として、ビア２０８およびＴＳＶ２２２のそれぞれの上部表面５０６、５０８に電気的に結合される（図６Ｃ中のブロック６１２）。図５Ｇ中の次の作製段階５００Ｇに示されているように、次いで、ＩＣチップ１０６が、ＲＤＬ基板１１６、３１６のＲＤＬ層１２６に結合されて、ＩＣパッケージ１０２を形成する（図６Ｄ中のブロック６１４）。
【0033】
[0044] 図７Ａ～図７Ｃは、限定はしないが、図１～図３および図５Ｇ中のＩＣパッケージ１０２とＲＤＬ基板１１６、３１６とを含む、ＩＣパッケージのＲＤＬ基板に埋め込まれ得るキャパシタパッケージ２１２を作製する例示的なプロセスの例示的な作製段階７００Ａ～７００Ｃを示す。図８は、図７Ａ～図７Ｃ中の例示的な作製段階７００Ａ～７００Ｃによる、キャパシタパッケージ２１２を作製する例示的なプロセス８００を示すフローチャートである。図７Ａ～図７Ｃと図８とは、関連して説明されることになる。
【0034】
[0045] この点について、図７Ａ中の作製段階７００Ａに示されているように、キャパシタ１１８およびＴＳＶ２２２が形成され、誘電体層２１４がキャパシタ１１８およびＴＳＶ２２２の上に配設される（図８中のブロック８０２）。図７Ｂ中の次の作製段階７００Ｂに示されているように、誘電体層２１４は、上部表面７０２まで研削されて、ＴＳＶ２２２の上部表面７０４を露出する（expose）。次いで、パッシベーション層３０２が、誘電体層２１４の上部表面７０２およびＴＳＶ２２２の上に配設される（図８中のブロック８０４）。図７Ｃ中の次の作製段階７００Ｃに示されているように、パッシベーション層３０２はエッチングされて、ＴＳＶ２２２の上部表面７０４を露出して、それを、ＲＤＬ基板１１６、３１６のＲＤＬ層１２６の再配線金属線２１６への電気的接続のために準備する（図８中のブロック８０６）。
【0035】
[0046] 図９Ａ～図９Ｈは、限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する図１０Ａ～図１０Ｄ中の別の例示的なプロセス１０００の例示的な作製段階９００Ａ～９００Ｈを示す。図１０Ａ～図１０Ｄは、図９Ａ～図９Ｈ中の例示的な作製段階９００Ａ～９００Ｈによる、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセス１０００を示すフローチャートである。図１０Ａ～図１０Ｄ中の例示的なプロセス１０００では、および図９Ａ～図９Ｈ中の例示的な作製段階９００Ａ～９００Ｈによれば、以下で説明されるように、ＩＣパッケージのＲＤＬ基板のＲＤＬ層は、上記で説明された図８Ａ～８Ｄ中のプロセス８００の場合のように、キャパシタパッケージがＲＤＬ基板に埋め込まれる前に形成される。ただし、パッシベーション層３０２は、図１０Ａ～図１０Ｄ中のプロセス１０００において、キャパシタパッケージ３１２中に含まれない。図１０Ａ～図１０Ｄ中の例示的なプロセス１０００は、図９Ａ～図９Ｈ中の作製段階９００Ａ～９００Ｈを参照しながら以下で説明される。図１０Ａ～図１０Ｄ中の例示的なプロセス１０００はまた、例として、図１中のＩＣパッケージ１０２と、図２および図３中のＲＤＬ基板１１６、３１６とを参照しながら説明される。
【0036】
[0047] この点について、図９Ａは、代替の作製プロセスによる、図１中のＩＣパッケージ１０２の第１の作製段階９００Ａを示す。この作製段階９００Ａにおいて、キャリア９０２が与えられる。ＲＤＬ層２２４が、最終的に形成されるＲＤＬ基板１１６、３１６中に与えられるために、キャリア９０２上に形成される（図１０Ａ中のブロック１００２）。キャリア９０２は、キャパシタパッケージ２１２がＲＤＬ基板１１６、３１６に埋め込まれる前に、ＩＣパッケージ１０２のＲＤＬ層２２４およびＲＤＬ基板１１６、３１６が形成されることを可能にするために、使用される。図９Ｂは、図１中のＩＣパッケージ１０２の次の作製段階９００Ｂを示す。図９Ｂ中の次の作製段階９００Ｂに示されているように、ＴＭＶであり得、キャパシタパッケージ２１２が配設されることになるエリア９０４の外にあるビア２０８が、ＲＤＬ層２２４上に、およびＲＤＬ層２２４の再配線金属線２２６に電気的に接触して形成される（図１０Ａ中のブロック１００４）。図９Ｃ中の次の作製段階９００Ｃに示されているように、キャパシタパッケージ２１２は、ＲＤＬ層２２４上に配設されて、キャパシタパッケージ２１２を、ＲＤＬ層２２４を含む最終的に形成されるＲＤＬ基板１１６、３１６に埋め込まれるように準備する（図１０Ａ中のブロック１００６）。図５Ａ～図８中の上記のプロセスにおいて説明されたようなキャパシタパッケージ２１２中に含まれるパッシベーション層３０２がないことに留意されたい。
【0037】
[0048] 図９Ｄ中の次の作製段階９００Ｄに示されているように、次いで、誘電体層２１０が、ＲＤＬ基板を形成することの一部として、ビア２０８と、キャパシタパッケージ２１２との上に配設される（図１０Ｂ中のブロック１００８）。図９Ｅ中の次の作製段階９００Ｅに示されているように、誘電体層２１０は、上部表面９０６まで研削されて、ビア２０８およびＴＳＶ２２２の上部表面９０８、９１０を露出して、これらのビア２０８およびＴＳＶ２２２を、ＲＤＬ基板１１６、３１６のために形成されるようにＲＤＬ層１２６への接続のために準備する（図１０Ｂ中のブロック１０１０）。図９Ｆ中の次の作製段階９００Ｆに示されているように、ＲＤＬ層１２６は、研削された誘電体層２１０の上部表面９０６上に形成されて、ＲＤＬ基板１１６、３１６を形成する。再配線金属線２００、２１６は、ＲＤＬ層１２６を形成することの一部として、ビア２０８およびＴＳＶ２２２のそれぞれの上部表面９０８、９１０に電気的に結合される（図１０Ｃ中のブロック１０１２）。
【0038】
[0049] 図９Ｇ中の次の作製段階９００Ｇに示されているように、キャリア９０２上に配設されたＲＤＬ基板１１６、３１６は反転されて、キャリア９０２を、除去されるように準備する（図１０Ｄ中のブロック１０１４）。図９Ｈ中の次の作製段階９００Ｈに示されているように、次いで、ＩＣチップ１０６が、ＲＤＬ基板１１６、３１６のＲＤＬ層１２６に結合されて、ＩＣパッケージ１０２を形成する（図１０Ｄ中のブロック１０１６）。
【0039】
[0050] 図１１Ａ～図１１Ｌは、限定はしないが、図１～図３中のＩＣパッケージとＲＤＬ基板とを含む、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する図１２Ａ～図１２Ｆ中の別の例示的なプロセス１２００の例示的な作製段階１１００Ａ～１１００Ｌを示す。図１２Ａ～図１１２Ｆは、図１１Ａ～図１１Ｌ中の例示的な作製段階１１００Ａ～１１００Ｌによる、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設されたキャパシタ埋込み、ＲＤＬ基板を含むＩＣパッケージを作製する例示的なプロセス１２００を示すフローチャートである。図１２Ａ～図１２Ｆ中の例示的なプロセス１２００では、および図１１Ａ～図１１Ｌ中の例示的な作製段階１１００Ａ～１１００Ｌによれば、以下で説明されるように、ＩＣパッケージのＲＤＬ基板のＲＤＬ層は、キャパシタパッケージがＲＤＬ基板に埋め込まれた後に形成される。図１２Ａ～図１２Ｆ中の例示的なプロセス１２００は、図１１Ａ～図１１Ｌ中の作製段階１１００Ａ～１１００Ｌを参照しながら以下で説明される。図１２Ａ～図１２Ｆ中の例示的なプロセス１２００はまた、例として、図１中のＩＣパッケージ１０２と、図２および図３中のＲＤＬ基板１１６、３１６とを参照しながら説明される。
【0040】
[0051] 図１１Ａ中の作製段階１１００Ａに示されているように、キャリア１１０２のパッケージ基板１０８が、準備され始める。積層基板などのキャリア１１０２が与えられ、光熱変換（ＬＴＨＣ）解放層１１０４を通してコーティングがキャリア１００２上に配設される（図１２Ａ中のブロック１２０２）。図１１Ｂ中の次の作製段階１１００Ｂに示されているように、積層されたポリイミド層１１０６が、ＬＴＨＣ解放層１１０４上に配設される（図１２Ａ中のブロック１２０４）。図１１Ｃ中の次の作製段階１１００Ｃに示されているように、シード層１１０８（たとえば、ＴｉＣｕ層）が、ビア２０８を形成するために準備するために、積層されたポリイミド層１１０６上に配設される（図１２Ａ中のブロック１２０６）。図１１Ｄ中の次の作製段階１１００Ｄに示されているように、フォトレジスト層１１１０が、シード層１１０８上に配設されて、フォトレジスト層１１１０がパターニングされるように準備して、示されているように、ビア２０８を形成するための開口１１１２を形成する（図１２Ｂ中のブロック１２０８）。図１１Ｅ中の次の作製段階１１００Ｅに示されているように、ビア２０８が、開口１１１２中に形成される（図１２Ｂ中のブロック１２１０）。たとえば、ビア２０８は銅ピラーであり得る。
【0041】
[0052] 図１１Ｆ中の次の作製段階１１００Ｆに示されているように、次いで、キャパシタパッケージ２１２が、ビア２０８間のエリア１１１４中に配設されて、最終的に、作製されるＲＤＬ基板１１６、３１６の一部になる（図１２Ｃ中のブロック１２１２）。図１１Ｇ中の次の作製段階１１００Ｇに示されているように、誘電体層２１０が、ビア２０８およびキャパシタパッケージ２１２上に配設される（図１２Ｄ中のブロック１２１４）。図１１Ｈ中の次の作製段階１１００Ｈに示されているように、誘電体層２１０は、上部表面１１１６まで研削されて、ビア２０８およびキャパシタパッケージ２１２のＴＳＶ２２２の上部表面１１１８、１１２０を露出する（図１２Ｄ中のブロック１２１６）。図１１Ｉ中の次の作製段階１１００Ｉに示されているように、ＲＤＬ層１２６が、誘電体層２１０の上部表面１１１６上に形成されて、ＲＤＬ基板１１６、３１６の一部分を形成する（図１２Ｅ中のブロック１２１８）。図１１Ｊ中の次の作製段階１１００Ｊに示されているように、キャリア１１０２は、反転され、除去され、埋込みキャパシタパッケージ２１２をもつ誘電体層２１０およびＲＤＬ層１２６が分離されて、ＲＤＬ基板１１６、３１６の第２のＲＤＬ層２２４を形成するために準備する（図１２Ｅ中のブロック１２２０）。
【0042】
[0053] 図１１Ｋ中の次の作製段階１１００Ｋに示されているように、ＲＤＬ基板１１６、３１６の第２のＲＤＬ層２２４が形成されて、ＲＤＬ基板１１６、３１６を形成する（図１２Ｅ中のブロック１２２２）。図１１Ｌ中の次の作製段階１１Ｌに示されているように、次いで、ＩＣチップ１０６が、ＲＤＬ基板１１６、３１６のＲＤＬ層１２６に結合されて、ＩＣパッケージ１０２を形成する（図１２Ｆ中のブロック１２２４）。
【0043】
[0054] 本願明細書で使用される、「上部」、「の上方に」、「下部」、「の下方に」という用語は、相対的な用語であり、厳密な配向を限定または暗示するものではないことを理解されたい。「上部」の参照される要素は、常に、接地に対して「下部」の参照される要素の上方にあるように配向されるとは限らず、またその逆も同様である。「上部」または「下部」として参照される要素は、その例のみ、および特定の示される例に関して、上部または下部にあり得る。別の要素「の上方に」または「の下方に」として参照される要素は、接地に対してのものである必要がなく、またその逆も同様である。「の上方に」または「の下方に」として参照される要素は、その例のみ、および特定の示される例に関して、そのような他の参照される要素上に、その上方にまたは下方に、およびそれに対してのものであり得る。
【0044】
[0055] 限定はしないが、図１～図３、図５Ｇ、図９Ｈ、および図１１Ｌ中のＩＣパッケージを含む、および本明細書で開示されるいずれかの態様による、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設された（１つまたは複数の）埋込みキャパシタをもつＲＤＬ基板を含むＩＣパッケージは、任意のプロセッサベースデバイスにおいて与えられるか、またはそれに組み込まれ得る。例は、限定はしないが、セットトップボックスと、エンターテインメントユニットと、ナビゲーションデバイスと、通信デバイスと、固定ロケーションデータユニットと、モバイルロケーションデータユニットと、全地球測位システム（ＧＰＳ）デバイスと、モバイルフォンと、セルラーフォンと、スマートフォンと、セッション開始プロトコル（ＳＩＰ）フォンと、タブレットと、ファブレットと、サーバと、コンピュータと、ポータブルコンピュータと、モバイルコンピューティングデバイスと、ウェアラブルコンピューティングデバイス（たとえば、スマートウォッチ、ヘルストラッカーまたはフィットネストラッカー、アイウェアなど）と、デスクトップコンピュータと、携帯情報端末（ＰＤＡ）と、モニタと、コンピュータモニタと、テレビジョンと、チューナーと、無線機と、衛星無線機と、音楽プレーヤと、デジタル音楽プレーヤと、ポータブル音楽プレーヤと、デジタルビデオプレーヤと、ビデオプレーヤと、デジタルビデオディスク（ＤＶＤ）プレーヤと、ポータブルデジタルビデオプレーヤと、自動車と、ビークル構成要素と、アビオニクスシステムと、ドローンと、マルチコプター（multicopter）とを含む。
【0045】
[0056] 図１３は、１つまたは複数のＩＣ１３０２から形成された電気的構成要素を含む例示的なワイヤレス通信デバイス１３００を示し、ここにおいて、ＩＣ１３０２のいずれも、ＩＣパッケージ１３０３中に含まれ得る。ＩＣパッケージ１３０３は、限定はしないが、図１～図３、図５Ｇ、図９Ｈ、および図１１Ｌ中のＩＣパッケージを含む、および本明細書で開示されるいずれかの態様による、（１つまたは複数の）ＩＣチップとパッケージ基板との間に配設された（１つまたは複数の）埋込みキャパシタをもつＲＤＬ基板を含むＩＣパッケージを含むことができる。
【0046】
[0057] ワイヤレス通信デバイス１３００は、例として、上記のデバイスのいずれかを含むか、または上記のデバイスのいずれかにおいて提供され得る。図１３に示されているように、ワイヤレス通信デバイス１３００は、トランシーバ１３０４とデータプロセッサ１３０６とを含む。データプロセッサ１３０６は、データとプログラムコードとを記憶するためのメモリを含み得る。トランシーバ１３０４は、双方向通信をサポートする送信機１３０８と受信機１３１０とを含む。概して、ワイヤレス通信デバイス１３００は、任意の数の通信システムと周波数帯域とのための任意の数の送信機１３０８および／または受信機１３１０を含み得る。トランシーバ１３０４の全部または一部分が、１つまたは複数のアナログＩＣ、ＲＦ ＩＣ（ＲＦＩＣ）、混合信号ＩＣなどの上に実装され得る。
【0047】
[0058] 送信機１３０８または受信機１３１０は、スーパーヘテロダインアーキテクチャまたは直接変換アーキテクチャを用いて実装され得る。スーパーヘテロダインアーキテクチャでは、信号が、受信機１３１０について、複数の段階においてＲＦとベースバンドとの間で、たとえば、１つの段階においてＲＦから中間周波数（ＩＦ）に、次いで別の段階においてＩＦからベースバンドに周波数変換される。直接変換アーキテクチャでは、信号が１つの段階においてＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダインアーキテクチャおよび直接変換アーキテクチャは、異なる回路ブロックを使用し、および／または異なる要件を有し得る。図１３中のワイヤレス通信デバイス１３００では、送信機１３０８および受信機１３１０は、直接変換アーキテクチャを用いて実装される。
【0048】
[0059] 送信経路では、データプロセッサ１３０６は、送信されるべきデータを処理し、送信機１３０８にＩおよびＱアナログ出力信号を与える。例示的なワイヤレス通信デバイス１３００では、データプロセッサ１３０６は、さらなる処理のために、データプロセッサ１３０６によって生成されたデジタル信号を、ＩおよびＱアナログ出力信号、たとえば、ＩおよびＱ出力電流に変換するためのデジタルアナログ変換器（ＤＡＣ）１３１２（１）、１３１２（２）を含む。
【0049】
[0060] 送信機１３０８内で、ローパスフィルタ１３１４（１）、１３１４（２）が、前のデジタルアナログ変換によって生じた望ましくない信号を除去するために、それぞれ、ＩおよびＱアナログ出力信号をフィルタ処理する。増幅器（ＡＭＰ）１３１６（１）、１３１６（２）が、それぞれ、ローパスフィルタ１３１４（１）、１３１４（２）からの信号を増幅し、ＩおよびＱベースバンド信号を与える。アップコンバータ１３１８が、アップコンバートされた信号１３２４を与えるために、送信（ＴＸ）局部発振器（ＬＯ）信号生成器１３２２からのミキサ１３２０（１）、１３２０（２）を通るＩおよびＱ ＴＸ ＬＯ信号を用いてＩおよびＱベースバンド信号をアップコンバートする。フィルタ１３２６が、周波数アップコンバージョンによって生じた望ましくない信号ならびに受信周波数帯域中の雑音を除去するために、アップコンバートされた信号１３２４をフィルタ処理する。電力増幅器（ＰＡ）１３２８は、所望の出力電力レベルを取得するためにフィルタ１３２６からのアップコンバートされた信号１３２４を増幅し、送信ＲＦ信号を与える。送信ＲＦ信号は、デュプレクサまたはスイッチ１３３０を通してルーティングされ、アンテナ１３３２を介して送信される。
【0050】
[0061] 受信経路では、アンテナ１３３２は、基地局によって送信された信号を受信し、受信ＲＦ信号を与え、受信ＲＦ信号は、デュプレクサまたはスイッチ１３３０を通してルーティングされ、低雑音増幅器（ＬＮＡ）１３３４に与えられる。デュプレクサまたはスイッチ１３３０は、受信（ＲＸ）信号がＴＸ信号から隔離されるように、特定のＲＸ－ＴＸデュプレクサ周波数分離を用いて動作するように設計される。受信ＲＦ信号は、ＬＮＡ１３３４によって増幅され、所望のＲＦ入力信号を取得するためにフィルタ１３３６によってフィルタ処理される。ダウンコンバージョンミキサ１３３８（１）、１３３８（２）が、ＩおよびＱベースバンド信号を生成するために、フィルタ１３３６の出力を、ＲＸ ＬＯ信号生成器１３４０からのＩおよびＱ ＲＸ ＬＯ信号（すなわち、ＬＯ＿ＩおよびＬＯ＿Ｑ）と混合する。ＩおよびＱベースバンド信号は、データプロセッサ１３０６に与えられるＩおよびＱアナログ入力信号を取得するために、ＡＭＰ１３４２（１）、１３４２（２）によって増幅され、ローパスフィルタ１３４４（１）、１３４４（２）によってさらにフィルタ処理される。この例では、データプロセッサ１３０６は、アナログ入力信号を、データプロセッサ１３０６によってさらに処理されるべきデジタル信号に変換するためのアナログデジタル変換器（ＡＤＣ）１３４６（１）、１３４６（２）を含む。
【0051】
[0062] 図１３のワイヤレス通信デバイス１３００では、ＴＸ ＬＯ信号生成器１３２２は、周波数アップコンバージョンのために使用されるＩおよびＱ ＴＸ ＬＯ信号を生成し、ＲＸ ＬＯ信号生成器１３４０は、周波数ダウンコンバージョンのために使用されるＩおよびＱ ＲＸ ＬＯ信号を生成する。各ＬＯ信号は、特定の基本周波数をもつ周期信号である。ＴＸ位相ロックループ（ＰＬＬ）回路１３４８が、データプロセッサ１３０６からタイミング情報を受信し、ＴＸ ＬＯ信号生成器１３２２からのＴＸ ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。同様に、ＲＸ ＰＬＬ回路１３５０が、データプロセッサ１３０６からタイミング情報を受信し、ＲＸ ＬＯ信号生成器１３４０からのＲＸ ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。
【0052】
[0063] 本明細書で開示される態様に関して説明される、様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェアとして実装されるか、メモリまたは別のコンピュータ可読媒体に記憶され、プロセッサまたは他の処理デバイスによって実行される命令として実装されるか、あるいはその両方の組合せとして実装され得ることを当業者はさらに諒解されよう。本明細書で説明されるマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、ＩＣ、またはＩＣチップにおいて採用され得る。本明細書で開示されるメモリは、任意のタイプおよびサイズのメモリであり得、所望される任意のタイプの情報を記憶するように構成され得る。この互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、上記では概してそれらの機能に関して説明された。そのような機能がどのように実装されるかは、特定の適用例、設計選択、および／または全体的なシステムに課される設計制約に依存する。当業者は、説明された機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈されるべきではない。
【0053】
[0064] 本明細書で開示される態様に関して説明された様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明された機能を実施するように設計されたそれらの任意の組合せを用いて実装または実施され得る。プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ（たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、または任意の他のそのような構成）として実装され得る。
【0054】
[0065] 本明細書で開示される態様は、ハードウェアで実施され、および、ハードウェアに記憶され、たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、または当技術分野で知られている任意の他の形態のコンピュータ可読媒体中に存在し得る命令で実施され得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体はＡＳＩＣ中に存在し得る。ＡＳＩＣはリモート局中に存在し得る。代替として、プロセッサおよび記憶媒体は、個別構成要素としてリモート局、基地局、またはサーバ中に存在し得る。
【0055】
[0066] また、本明細書の例示的な態様のいずれかにおいて説明された動作ステップは、例および説明を与えるために説明されたことに留意されたい。説明された動作は、図示されたシーケンス以外の多数の異なるシーケンスで実施され得る。さらに、単一の動作ステップで説明された動作は、実際は、いくつかの異なるステップで実施され得る。さらに、例示的な態様において説明された１つまたは複数の動作ステップは組み合わせられ得る。フローチャート図に示された動作ステップは、当業者には容易に明らかになるように、多数の異なる修正を受け得ることを理解されたい。また、情報および信号は様々な異なる技術および技法のいずれかを使用して表され得ることを、当業者は理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
【0056】
[0067] 本開示の前述の説明は、いかなる当業者でも本開示を作成または使用することができるように提供される。本開示への様々な修正は当業者には容易に明らかであり、本明細書で定義された一般原理は他の変形形態に適用され得る。したがって、本開示は、本明細書で説明された例および設計に限定されるものではなく、本明細書で開示された原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
【0057】
[0068] また、実装例が、以下の番号付けされた条項において説明される。
【0058】
条項１． 集積回路（ＩＣ）パッケージであって、
複数のパッケージ基板相互接続を備えるパッケージ基板と、
複数のダイ相互接続を備えるＩＣチップと、
パッケージ基板とＩＣチップとの間に配設された再配線層（ＲＤＬ）基板と、ＲＤＬ基板が、
複数のダイ相互接続の中のダイ相互接続に結合されたＲＤＬ相互接続を各々備える複数の再配線金属線を備えるＲＤＬ層と、
複数の基板相互接続を備える基板層と、
ＲＤＬ層と基板層との間に配設されたキャパシタとを備える、
複数のダイ相互接続の中のダイ相互接続とキャパシタとに電気的に結合された少なくとも１つの垂直相互接続アクセス（ビア）と
を備える、集積回路（ＩＣ）パッケージ。
複数のパッケージ基板相互接続を備えるパッケージ基板と、
複数のダイ相互接続を備えるＩＣチップと、
パッケージ基板とＩＣチップとの間に配設された再配線層（ＲＤＬ）基板と、ＲＤＬ基板が、
複数のダイ相互接続の中のダイ相互接続に結合されたＲＤＬ相互接続を各々備える複数の再配線金属線を備えるＲＤＬ層と、
複数の基板相互接続を備える基板層と、
ＲＤＬ層と基板層との間に配設されたキャパシタとを備える、
複数のダイ相互接続の中のダイ相互接続とキャパシタとに電気的に結合された少なくとも１つの垂直相互接続アクセス（ビア）と
を備える、集積回路（ＩＣ）パッケージ。
【0059】
条項２． 基板層が、第２のＲＤＬ相互接続を各々備える複数の第２の再配線金属線を備える第２のＲＤＬ層を備える、条項１に記載のＩＣパッケージ。
【0060】
条項３． 複数のダイ相互接続の中のダイ相互接続と、基板層中の複数の基板相互接続の中の少なくとも１つの基板相互接続とに結合された少なくとも１つの第２のビア（second via）をさらに備える、条項２に記載のＩＣパッケージ。
【0061】
条項４． キャパシタとＲＤＬ層との間に配設されたパッシベーション層をさらに備える、条項１から３のいずれかに記載のＩＣパッケージ。
【0062】
条項５． 少なくとも１つのビアが、ＲＤＬ基板を通して配設され、ダイ相互接続に結合された複数の再配線金属線の中の再配線金属線に電気的に結合された、少なくとも１つのスルーシリコンビア（ＴＳＶ）を備える、条項１から４のいずれかに記載のＩＣパッケージ。
【0063】
条項６． 少なくとも１つのＴＳＶの高さ対幅のアスペクト比（aspect ratio of height to width）が、少なくとも２．０である、条項５に記載のＩＣパッケージ。
【0064】
条項７． ＲＤＬ基板を通して配設され、ＲＤＬ層中の複数のＲＤＬ相互接続の中のＲＤＬ相互接続と、基板層中の複数の基板相互接続の中の基板相互接続とに電気的に結合された、複数の第２のビアをさらに備える、条項１から６のいずれかに記載のＩＣパッケージ。
【0065】
条項８． 複数の第２のビアの高さ対幅のアスペクト比が、少なくとも１．０である、条項７に記載のＩＣパッケージ。
【0066】
条項９． ＲＤＬ層と基板層との間に配設された誘電体材料を備える誘電体層と、
誘電体層に埋め込まれたキャパシタパッケージと、キャパシタパッケージがキャパシタを備える、
をさらに備える、条項１から８のいずれかに記載のＩＣパッケージ。
誘電体層に埋め込まれたキャパシタパッケージと、キャパシタパッケージがキャパシタを備える、
をさらに備える、条項１から８のいずれかに記載のＩＣパッケージ。
【0067】
条項１０． 少なくとも１つのビアが、キャパシタパッケージを通して配設され、ダイ相互接続に結合された複数の再配線金属線の中の再配線金属線に電気的に結合された、少なくとも１つのスルーシリコンビア（ＴＳＶ）を備える、条項９に記載のＩＣパッケージ。
【0068】
条項１１． ＲＤＬ基板を通して配設され、ＲＤＬ層中の複数のＲＤＬ相互接続の中のＲＤＬ相互接続と、基板層中の複数の基板相互接続の中の基板相互接続とに電気的に結合された、複数の第２のビアをさらに備え、
ここにおいて、複数の第２のビアが、ＲＤＬ基板の誘電体層を通してキャパシタパッケージの外に配設される、
条項９に記載のＩＣパッケージ。
ここにおいて、複数の第２のビアが、ＲＤＬ基板の誘電体層を通してキャパシタパッケージの外に配設される、
条項９に記載のＩＣパッケージ。
【0069】
条項１２． 複数の再配線金属線の中の少なくとも１つの再配線金属線が、それのそれぞれのＲＤＬ相互接続の垂直経路外にファンアウトされる、条項１から１１のいずれかに記載のＩＣパッケージ。
【0070】
条項１３． 複数のダイ相互接続が、第１のピッチ（first pitch）を有し、
基板層中の複数の基板相互接続が、第１のピッチよりも大きい第２のピッチ（second pitch）を有し、
複数のパッケージ基板相互接続が、第２のピッチを有する、
条項１から１２のいずれかに記載のＩＣパッケージ。
基板層中の複数の基板相互接続が、第１のピッチよりも大きい第２のピッチ（second pitch）を有し、
複数のパッケージ基板相互接続が、第２のピッチを有する、
条項１から１２のいずれかに記載のＩＣパッケージ。
【0071】
条項１４． ＲＤＬ基板を通して配設され、ＲＤＬ層中の複数のＲＤＬ相互接続の中のＲＤＬ相互接続と、複数のパッケージ基板相互接続の中のパッケージ基板相互接続に結合された基板層中の複数の基板相互接続の中の基板相互接続とに電気的に結合された、複数の第２のビアをさらに備える、条項１３に記載のＩＣパッケージ。
【0072】
条項１５． パッケージ基板が第１の外側表面（first outer surface）をさらに備え、複数のパッケージ基板相互接続が第１の外側表面を通して配設され、
ＩＣチップが活性表面をさらに備え、複数のダイ相互接続が活性表面を通して配設され、
第１の外側表面と活性表面との間の距離が、少なくとも２マイクロメートル（μｍ）である、
条項１から１４のいずれかに記載のＩＣパッケージ。
ＩＣチップが活性表面をさらに備え、複数のダイ相互接続が活性表面を通して配設され、
第１の外側表面と活性表面との間の距離が、少なくとも２マイクロメートル（μｍ）である、
条項１から１４のいずれかに記載のＩＣパッケージ。
【0073】
条項１６． セットトップボックスと、エンターテインメントユニットと、ナビゲーションデバイスと、通信デバイスと、固定ロケーションデータユニットと、モバイルロケーションデータユニットと、全地球測位システム（ＧＰＳ）デバイスと、モバイルフォンと、セルラーフォンと、スマートフォンと、セッション開始プロトコル（ＳＩＰ）フォンと、タブレットと、ファブレットと、サーバと、コンピュータと、ポータブルコンピュータと、モバイルコンピューティングデバイスと、ウェアラブルコンピューティングデバイスと、デスクトップコンピュータと、携帯情報端末（ＰＤＡ）と、モニタと、コンピュータモニタと、テレビジョンと、チューナーと、無線機と、衛星無線機と、音楽プレーヤと、デジタル音楽プレーヤと、ポータブル音楽プレーヤと、デジタルビデオプレーヤと、ビデオプレーヤと、デジタルビデオディスク（ＤＶＤ）プレーヤと、ポータブルデジタルビデオプレーヤと、自動車と、ビークル構成要素と、アビオニクスシステムと、ドローンと、マルチコプターとからなるグループから選択されたデバイスに組み込まれる、条項１から１５のいずれかに記載のＩＣパッケージ。
【0074】
条項１７． ＩＣパッケージを作製する方法であって、
複数のパッケージ基板相互接続を備えるパッケージ基板を形成することと、
パッケージ基板上に再配線層（ＲＤＬ）基板を形成することと、形成することが、
ＲＤＬ相互接続を各々備える複数の再配線金属線を備えるＲＤＬ層を形成することと、
複数の基板相互接続を備える基板層を形成することと、
ＲＤＬ層と基板層との間にキャパシタを配設することとを備える、
キャパシタに電気的に結合され、ＩＣチップの複数のダイ相互接続の中の少なくとも１つのダイ相互接続に電気的に結合されるように構成された、少なくとも１つの垂直相互接続アクセス（ビア）を形成することと、
ＩＣチップの複数のダイ相互接続の中の少なくとも１つのダイ相互接続を、複数の再配線金属線の中の少なくとも１つのＲＤＬ相互接続に結合することと
を備える、方法。
複数のパッケージ基板相互接続を備えるパッケージ基板を形成することと、
パッケージ基板上に再配線層（ＲＤＬ）基板を形成することと、形成することが、
ＲＤＬ相互接続を各々備える複数の再配線金属線を備えるＲＤＬ層を形成することと、
複数の基板相互接続を備える基板層を形成することと、
ＲＤＬ層と基板層との間にキャパシタを配設することとを備える、
キャパシタに電気的に結合され、ＩＣチップの複数のダイ相互接続の中の少なくとも１つのダイ相互接続に電気的に結合されるように構成された、少なくとも１つの垂直相互接続アクセス（ビア）を形成することと、
ＩＣチップの複数のダイ相互接続の中の少なくとも１つのダイ相互接続を、複数の再配線金属線の中の少なくとも１つのＲＤＬ相互接続に結合することと
を備える、方法。
【0075】
条項１８． 基板層を形成することが、第２のＲＤＬ相互接続を各々備える複数の第２の再配線金属線を備える第２のＲＤＬ層を形成することを備え、
複数のパッケージ基板相互接続の中の少なくとも１つのパッケージ基板相互接続を複数の第２のＲＤＬ相互接続の中の少なくとも１つの第２のＲＤＬ相互接続に結合すること
をさらに備え、
ＲＤＬ層と基板層との間にキャパシタを配設することが、ＲＤＬ層と第２のＲＤＬ層との間にキャパシタを配設することを備える、
条項１７に記載の方法。
複数のパッケージ基板相互接続の中の少なくとも１つのパッケージ基板相互接続を複数の第２のＲＤＬ相互接続の中の少なくとも１つの第２のＲＤＬ相互接続に結合すること
をさらに備え、
ＲＤＬ層と基板層との間にキャパシタを配設することが、ＲＤＬ層と第２のＲＤＬ層との間にキャパシタを配設することを備える、
条項１７に記載の方法。
【0076】
条項１９． 複数のダイ相互接続の中の少なくとも１つのダイ相互接続と、複数の基板相互接続の中の少なくとも１つの基板相互接続とに電気的に結合された少なくとも１つの第２のビアを形成することをさらに備える、条項１７から１８のいずれかに記載の方法。
【0077】
条項２０． 少なくとも１つの第２のビアを形成することが、キャパシタの垂直経路外に少なくとも１つの第２のビアを形成することをさらに備える、条項１９に記載の方法。
【0078】
条項２１． 基板層を形成することが、第２のＲＤＬ相互接続を各々備える複数の第２の再配線金属線を備える第２のＲＤＬ層を、複数の第２の再配線金属線の中の第２のＲＤＬ相互接続を第２のＲＤＬ相互接続の中の少なくとも１つの第２のＲＤＬ相互接続に電気的に結合するために、パッケージ基板上に形成することを備える、条項１７および１９から２０のいずれかに記載の方法。
【0079】
条項２２． 第２のＲＤＬ層に隣接するキャパシタの第２の側の反対側のキャパシタの第１の側の上方にパッシベーション層を形成することをさらに備える、条項２１に記載の方法。
【0080】
条項２３． 少なくとも１つのビアと、少なくとも１つの第２のビアと、キャパシタとの上に、誘電体材料を備える誘電体層を形成することをさらに備える、条項１９から２２のいずれかに記載の方法。
【0081】
条項２４． 少なくとも１つのビアの各々の上部表面を誘電体層から露出するために、誘電体層の表面を研削する（grind）ことをさらに備える、条項２３に記載の方法。
【0082】
条項２５． 少なくとも１つのビアを複数の再配線金属線の中の少なくとも１つのＲＤＬ相互接続に電気的に結合するために、第２のＲＤＬ層の反対側の誘電体層の第１の側で誘電体層の上方にＲＤＬ層を形成することをさらに備える、条項２４に記載の方法。
【0083】
条項２６． キャリアを与えることと、
キャリア上に複数の第２のビアを形成することと
をさらに備える、条項１７から２５のいずれかに記載の方法。
キャリア上に複数の第２のビアを形成することと
をさらに備える、条項１７から２５のいずれかに記載の方法。
【0084】
条項２７． 再配線層（ＲＤＬ）基板であって、
ＲＤＬ相互接続を各々備える複数の再配線金属線を備えるＲＤＬ層と、
複数の基板相互接続を備える基板層と、
ＲＤＬ層と基板層との間に配設された誘電体材料を備える誘電体層と、
誘電体層に埋め込まれたキャパシタパッケージと、キャパシタパッケージがキャパシタを備える、
キャパシタパッケージを通して配設され、複数のＲＤＬ相互接続の中のＲＤＬ相互接続に電気的に結合された、複数のスルーシリコン垂直相互接続アクセス（ビア）（ＴＳＶ）と
を備える、再配線層（ＲＤＬ）基板。
ＲＤＬ相互接続を各々備える複数の再配線金属線を備えるＲＤＬ層と、
複数の基板相互接続を備える基板層と、
ＲＤＬ層と基板層との間に配設された誘電体材料を備える誘電体層と、
誘電体層に埋め込まれたキャパシタパッケージと、キャパシタパッケージがキャパシタを備える、
キャパシタパッケージを通して配設され、複数のＲＤＬ相互接続の中のＲＤＬ相互接続に電気的に結合された、複数のスルーシリコン垂直相互接続アクセス（ビア）（ＴＳＶ）と
を備える、再配線層（ＲＤＬ）基板。
【0085】
条項２８． キャパシタパッケージが、キャパシタに結合された少なくとも１つの金属線を備える金属層をさらに備え、
複数のＴＳＶの中の少なくとも１つのＴＳＶが、キャパシタに結合された少なくとも１つの金属線に結合される、
条項２７に記載のＲＤＬ基板。
複数のＴＳＶの中の少なくとも１つのＴＳＶが、キャパシタに結合された少なくとも１つの金属線に結合される、
条項２７に記載のＲＤＬ基板。
【0086】
条項２９． 複数のＴＳＶの中の少なくとも１つのＴＳＶが、基板層中の複数の基板相互接続の中の少なくとも１つの基板相互接続に結合される、条項２７に記載のＲＤＬ基板。
【0087】
条項３０． 基板層が、第２のＲＤＬ相互接続を各々備える複数の第２の再配線金属線を備える第２のＲＤＬ層を備える、条項２７から２９のいずれかに記載のＲＤＬ基板。
【0088】
条項３１． ＲＤＬ層が外側表面を備え、複数の再配線金属線のＲＤＬ相互接続が外側表面を通して配設される、条項２７から３０のいずれかに記載のＲＤＬ基板。
【0089】
条項３２． キャパシタパッケージとＲＤＬ層との間に配設されたパッシベーション層をさらに備える、条項２７から３１のいずれかに記載のＲＤＬ基板。
【0090】
条項３３． 複数のＴＳＶが、パッシベーション層を通って延びる、条項３２に記載のＲＤＬ基板。
【0091】
条項３４． 複数のＴＳＶの高さ対幅のアスペクト比が、少なくとも２マイクロメートル（μｍ）である、条項２７から３３のいずれかに記載のＲＤＬ基板。
【0092】
条項３５． 誘電体層を通して配設され、複数のＲＤＬ相互接続の中のＲＤＬ相互接続と、複数の基板相互接続の中の基板相互接続とに電気的に結合された、複数のビアをさらに備える、条項２７から３４のいずれかに記載のＲＤＬ基板。
【0093】
条項３６． ＲＤＬ基板の誘電体層を通して配設され、ＲＤＬ層における複数のＲＤＬ相互接続の中のＲＤＬ相互接続と、基板層における複数の基板相互接続の中の基板相互接続とに電気的に結合された、複数の第２のビアをさらに備える、条項２７から３５のいずれかに記載のＲＤＬ基板。
【0094】
条項３７． 複数の第２のビアの高さ対幅のアスペクト比が、少なくとも１．０である、条項３６に記載のＲＤＬ基板。
【0095】
条項３８． 複数の第２のビアが、ＲＤＬ基板の誘電体層を通してキャパシタパッケージの外に配設される、条項３６から３７のいずれかに記載のＲＤＬ基板。
【0096】
条項３９． キャパシタパッケージが、誘電体材料を備える誘電体層を備え、ここにおいて、キャパシタが、誘電体層に埋め込まれる、条項２７から３８のいずれかに記載のＲＤＬ基板。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C-5D】
【図5E】
【図5F】
【図5G】
【図6A】
【図6B】
【図6C】
【図6D】
【図7A】
【図7B】
【図7C】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図9F】
【図9G】
【図9H】
【図10A】
【図10B】
【図10C】
【図10D】
【図11A】
【図11B】
【図11C】
【図11D】
【図11E】
【図11F】
【図11G】
【図11H】
【図11I】
【図11J】
【図11K】
【図11L】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図12F】
【図13】
【国際調査報告】