知財求人 - 知財ポータルサイト「IP Force」
▶ チャンシン メモリー テクノロジーズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-04-03
(54)【発明の名称】制御方法、半導体メモリ及び電子機器
(51)【国際特許分類】
G11C 7/10 20060101AFI20240327BHJP
G11C 11/4093 20060101ALI20240327BHJP
【ＦＩ】
G11C7/10 152
G11C7/10 505
G11C11/4093 100
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022548787
(86)(22)【出願日】2022-05-23
(85)【翻訳文提出日】2022-08-10
(86)【国際出願番号】 CN2022094333
(87)【国際公開番号】W WO2023178824
(87)【国際公開日】2023-09-28
(31)【優先権主張番号】202210307306.6
(32)【優先日】2022-03-25
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】522246670
【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド
【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．
(74)【代理人】
【識別番号】100145403
【弁理士】
【氏名又は名称】山尾 憲人
(74)【代理人】
【識別番号】100135703
【弁理士】
【氏名又は名称】岡部 英隆
(72)【発明者】
【氏名】厳 允柱
(72)【発明者】
【氏名】王 琳
(72)【発明者】
【氏名】張 志強
(72)【発明者】
【氏名】▲ゴン▼ 園媛
【テーマコード（参考）】
5M024
【Ｆターム（参考）】
5M024BB03
5M024BB34
5M024DD40
5M024JJ03
5M024JJ58
5M024KK02
5M024PP03
(57)【要約】
本願の実施例は、制御方法、半導体メモリ及び電子機器を提供する。所定の検証モードに対して、データマスクピンのインピーダンス制御ポリシーを提供し、所定の検証モードにおけるデータマスクピンのインピーダンスを定義することができるだけでなく、ＤＤＲ５における、データマスクピンをイネーブルするかどうかを制御するための制御信号と、ＰＯＤＴＭにおける、データマスクピンが検証対象であるかどうかを制御するための制御信号と、の関係を明確にし、所定の検証モードでは、データマスクピンのインピーダンスを検証し、回路処理エラーの発生を避けることができる。
【特許請求の範囲】
【請求項1】
半導体メモリに適用される制御方法であって、前記半導体メモリは、データマスクピンを備え、前記データマスクピンは、書き込みデータの入力マスク信号を受信するためのものであり、前記制御方法は、前記半導体メモリが所定の検証モードにある場合、第１モードレジスタにおける第４操作コードが第１状態にあれば、第３モードレジスタにおける第３操作コードに基づいて、前記データマスクピンのインピーダンスを第１値に制御すること、又は、
前記第１モードレジスタにおける第４操作コードが第２状態にあれば、前記データマスクピンのインピーダンスを第２値に制御することを含み、
前記第４操作コードは、前記データマスクピンをイネーブルするかどうかを指示するためのものであり、前記第３操作コードは、前記データマスクピンが所定の検証モードにおける検証対象であるかどうかを指示するためのものである、制御方法。
【請求項2】
前記第１値は、第１インピーダンスパラメータと、第２インピーダンスパラメータと、を含み、前記第１状態は、前記データマスクピンをイネーブルすることを指示し、第３モードレジスタにおける第３操作コードに基づいて、前記データマスクピンのインピーダンスを第１値に制御することは、前記第３操作コードが第３状態にあれば、第１モードレジスタにおける第１操作コードによって、前記データマスクピンのインピーダンスを第１インピーダンスパラメータに制御することであって、前記第３状態は、前記データマスクピンが所定の検証モードにおける検証対象であることを指示する、ことと、
前記第３操作コードが第４状態にあれば、第２モードレジスタにおける第２操作コードによって、前記データマスクピンのインピーダンスを第２インピーダンスパラメータに制御することであって、前記第４状態は、前記データマスクピンが所定の検証モードにおける検証対象ではないことを指示する、ことと、を含み、
前記半導体メモリは、少なくとも１つのデータピンを更に備え、前記データピンは、データを受信又は出力するためのものであり、前記第１操作コードは、少なくとも１つの前記データピンの、出力駆動状態でのインピーダンスが第１インピーダンスパラメータであることを指示するためのものであり、前記第２操作コードは、少なくとも１つの前記データピンの、終了状態でのインピーダンスが第２インピーダンスパラメータであることを指示するためのものであることを特徴とする
請求項１に記載の制御方法。
【請求項3】
前記第２値は、高インピーダンス状態を含み、前記第２状態は、前記データマスクピンをイネーブルしないことを指示し、前記データマスクピンのインピーダンスを第２値に制御することは、第１固定レベル信号によって、前記データマスクピンを高インピーダンス状態に制御することを含むことを特徴とする
請求項２に記載の制御方法。
【請求項4】
前記制御方法は、前記第１モードレジスタに記憶されている第１操作コードと第４操作コード、前記第２モードレジスタに記憶されている第２操作コード及び前記第３モードレジスタに記憶されている第３操作コードを取得することと、
前記第３操作コードと前記第４操作コードに対してそれぞれ復号を行い、第１検証標識信号とイネーブル制御信号を得ることと、
前記半導体メモリが所定の検証モードにある時、前記イネーブル制御信号が第１レベル状態にある場合、前記第１検証標識信号のレベル状態に基づいて、前記第１操作コード又は前記第２操作コードを選択して前記データマスクピンのインピーダンスを制御し、又は、前記イネーブル制御信号が第２レベル状態にある場合、前記第１固定レベル信号によって、前記データマスクピンを高インピーダンス状態に制御することと、を更に含み、
前記第４操作コードが第１状態にある場合、前記イネーブル制御信号は、第１レベル状態にあり、前記第４操作コードが第２状態にある場合、前記イネーブル制御信号は、第２レベル状態にあり、前記第３操作コードが第３状態にある場合、前記第１検証標識信号は、第１レベル状態にあり、前記第３操作コードが第４状態にある場合、前記第１検証標識信号は、第２レベル状態にあることを特徴とする
請求項３に記載の制御方法。
【請求項5】
前記制御方法は、第１非検証状態制御信号と第２インピーダンス制御信号を決定することと、
前記半導体メモリが所定の検証モードにある場合、前記第１検証標識信号のレベル状態と前記イネーブル制御信号のレベル状態に応じて、前記第１固定レベル信号と、前記第１操作コードと、前記第２操作コードとのうちの１つに基づいて、第１インピーダンス制御信号を出力し、又は、前記半導体メモリが所定の検証モードではない場合、前記第１非検証状態制御信号に基づいて、前記第１インピーダンス制御信号を出力することと、
前記半導体メモリの作動状態に基づいて、前記第１インピーダンス制御信号と前記第２インピーダンス制御信号とのうちの１つを選択して前記データマスクピンのインピーダンスを制御することと、を更に含み、
前記第１非検証状態制御信号は、前記データマスクピンの、所定の検証状態以外の状態でのインピーダンスを指示するためのものであり、前記第２インピーダンス制御信号は、前記データピンの、出力駆動状態でのインピーダンスを指示するためのものであり、又は、前記第１非検証状態制御信号は、前記データピンの、出力駆動状態でのインピーダンスを指示するためのものであり、前記第２インピーダンス制御信号は、前記データマスクピンの、所定の検証状態以外の状態でのインピーダンスを指示するためのものであることを特徴とする
請求項４に記載の制御方法。
【請求項6】
前記所定の検証モードは、ＰＯＤＴＭモードを指し、前記ＰＯＤＴＭモードは、パッケージング後に前記データマスクピン又は少なくとも１つの前記データピンのインピーダンスを検証するためのものであり、前記第１モードレジスタの標準番号は、いずれも５であり、前記第１操作コードは、第１モードレジスタに記憶されている２ビット目～１ビット目の操作コードを指し、前記第４操作コードは、前記第１モードレジスタに記憶されている５ビット目の操作コードを指し、前記第２モードレジスタの標準番号は、３４であり、前記第２操作コードは、第３モードレジスタに記憶されている２ビット目～０ビット目の操作コードを指し、前記第３モードレジスタの標準番号は、６１であり、前記第３操作コードは、第３モードレジスタに記憶されている４ビット目～０ビット目の操作コードを指し、
前記第１レベル状態は、高レベル状態であり、前記第２レベル状態は、低レベル状態であることを特徴とする
請求項４又は５に記載の制御方法。
【請求項7】
半導体メモリであって、データマスクピンと、第１モードレジスタと、第３モードレジスタと、第１駆動回路と、を備え、前記第１駆動回路は、前記第１モードレジスタ、前記第３モードレジスタ及び前記データマスクピンにそれぞれ接続され、前記データマスクピンは、書き込みデータの入力マスク信号を受信するように構成され、
前記第１駆動回路は、
前記半導体メモリが所定の検証モードにある場合、前記第１モードレジスタにおける第４操作コードが第１状態にあれば、前記第３モードレジスタにおける第３操作コードに基づいて、前記データマスクピンのインピーダンスを第１値に制御し、又は、
前記第１モードレジスタにおける第４操作コードが第２状態にあれば、前記データマスクピンのインピーダンスを第２値に制御するように構成され、
前記第４操作コードは、前記データマスクピンをイネーブルするかどうかを指示するためのものであり、前記第３操作コードは、前記データマスクピンが所定の検証モードにおける検証対象であるかどうかを指示するためのものである、半導体メモリ。
【請求項8】
前記半導体メモリは、第２モードレジスタを更に備え、前記第２モードレジスタは、前記第１駆動回路に接続され、前記第１値は、第１インピーダンスパラメータと第２インピーダンスパラメータを含み、前記第２値は、高インピーダンス状態を指し、前記第１駆動回路は、
前記第４操作コードが第１状態にあり、且つ前記第３操作コードが第３状態にある場合、前記第１モードレジスタにおける第１操作コードによって、前記データマスクピンのインピーダンスを第１インピーダンスパラメータに制御し、又は、
前記第４操作コードが第１状態にあり、且つ前記第３操作コードが第４状態にある場合、前記第２モードレジスタにおける第２操作コードによって、前記データマスクピンのインピーダンスを第２インピーダンスパラメータに制御し、又は、
前記第４操作コードが第２状態にある場合、第１固定レベル信号によって、前記データマスクピンを高インピーダンス状態に制御するように構成され、
前記第１状態は、前記データマスクピンをイネーブルすることを指示し、前記第２状態は、前記データマスクピンをイネーブルしないことを指示し、前記第３状態は、前記データマスクピンが所定の検証モードにおける検証対象であることを指示し、前記第４状態は、前記データマスクピンが所定の検証モードにおける検証対象ではないことを指示し、前記半導体メモリは、少なくとも１つのデータピンを更に備え、前記データピンは、データを受信又は出力するためのものであり、前記第１操作コードは、少なくとも１つの前記データピンの、出力駆動状態でのインピーダンスが第１インピーダンスパラメータであることを指示するためのものであり、前記第２操作コードは、少なくとも１つの前記データピンの、終了状態でのインピーダンスが第２インピーダンスパラメータであることを指示するためのものであることを特徴とする
請求項７に記載の半導体メモリ。
【請求項9】
前記半導体メモリは、第１復号モジュールと、第２復号モジュールと、を更に備え、前記第１モードレジスタは、第１操作コードと第４操作コードを記憶して出力するように構成され、
前記第２モードレジスタは、第２操作コードを記憶して出力するように構成され、
前記第３モードレジスタは、第３操作コードを記憶して出力するように構成され、
前記第１復号モジュールは、前記第３操作コードを受信し、前記第３操作コードに対して復号を行い、第１検証標識信号を出力するように構成され、
前記第２復号モジュールは、前記第４操作コードを受信し、前記第４操作コードに対して復号を行い、イネーブル制御信号を出力するように構成され、
前記第１駆動回路は、前記イネーブル制御信号、前記第１検証標識信号、前記第１固定レベル信号、前記第１操作コード及び前記第２操作コードを受信し、前記半導体メモリが所定の検証モードにある時、前記イネーブル制御信号が第１レベル状態にある場合、前記第１検証標識信号のレベル状態に応じて、前記第１操作コード又は前記第２操作コードに基づいて、前記データマスクピンのインピーダンスを制御し、又は、前記イネーブル制御信号が第２レベル状態にある場合、前記第１固定レベル信号によって、前記データマスクピンを高インピーダンス状態に制御するように構成され、
前記第４操作コードが第１状態にある場合、前記イネーブル制御信号は、第１レベル状態にあり、前記第４操作コードが第２状態にある場合、前記イネーブル制御信号は、第２レベル状態にあり、前記第３操作コードが第３状態にある場合、前記第１検証標識信号は、第１レベル状態にあり、前記第３操作コードが第４状態にある場合、前記第１検証標識信号は、第２レベル状態にあることを特徴とする
請求項８に記載の半導体メモリ。
【請求項10】
前記半導体メモリは更に、第１非検証状態制御信号、第２インピーダンス制御信号及び第１較正信号を決定するように構成され、前記第１較正信号は、プルアップインピーダンス値を較正するためのものであり、前記第１駆動回路は、前記第１検証標識信号、前記イネーブル制御信号、前記第１固定レベル信号、前記第１操作コード、前記第２操作コード及び前記第１非検証状態制御信号を受信し、前記半導体メモリが所定の検証モードにある場合、前記第１検証標識信号のレベル状態と前記イネーブル制御信号のレベル状態に応じて、前記第１固定レベル信号と、前記第１操作コードと、前記第２操作コードとのうちの１つに基づいて、第１インピーダンス制御信号を出力し、又は、前記半導体メモリが所定の検証モードではない場合、前記第１非検証状態制御信号に基づいて、第１インピーダンス制御信号を出力するように構成される第１信号処理モジュールと、
前記第１インピーダンス制御信号、前記第２インピーダンス制御信号及び前記第１較正信号を受信し、前記第１インピーダンス制御信号、前記第２インピーダンス制御信号及び前記第１較正信号に対して選択と論理組み合わせを行い、第１ターゲット信号を出力するように構成される第１論理モジュールと、
複数の第１インピーダンスユニットを含み、前記第１ターゲット信号を受信し、前記第１ターゲット信号を利用して、複数の前記第１インピーダンスユニットに対して制御を行うことによって、前記データマスクピンのインピーダンスを制御するように構成される第１駆動モジュールと、を備え、
前記第１非検証状態制御信号は、前記データマスクピンの、所定の検証状態以外の状態でのインピーダンスを指示するためのものであり、前記第２インピーダンス制御信号は、前記データピンの、出力駆動状態でのインピーダンスを指示するためのものであり、又は、前記第１非検証状態制御信号は、前記データピンの、出力駆動状態でのインピーダンスを指示するためのものであり、前記第２インピーダンス制御信号は、前記データマスクピンの、所定の検証状態以外の状態でのインピーダンスを指示するためのものであることを特徴とする
請求項９に記載の半導体メモリ。
【請求項11】
前記第１信号処理モジュールは、前記第１操作コードを受信し、前記第１操作コードに対して復号を行い、第１復号信号を出力するように構成される第３復号モジュールと、
前記第２操作コードを受信し、前記第２操作コードに対して復号を行い、第２復号信号を出力するように構成される第４復号モジュールと、
前記第１検証標識信号、前記第１復号信号及び前記第２復号信号を受信し、前記第１検証標識信号のレベル状態に基づいて、前記第１復号信号と前記第２復号信号とのうちの１つを選択して第１予選信号を出力するように構成される第１選択モジュールと、
前記イネーブル制御信号、前記第１予選信号及び第１固定レベル信号を受信し、前記イネーブル制御信号のレベル状態に基づいて、前記第１予選信号と前記第１固定レベル信号とのうちの１つを選択して第１検証状態制御信号を出力するように構成される第２選択モジュールと、
検証イネーブル信号、前記第１検証状態制御信号及び前記第１非検証状態制御信号を受信し、前記検証イネーブル信号のレベル状態に基づいて、前記第１検証状態制御信号と前記第１非検証状態制御信号とのうちの１つを選択して前記第１インピーダンス制御信号を出力するように構成される第３選択モジュールであって、前記検証イネーブル信号は、前記半導体メモリが所定の検証モードにあるかどうかを指示するためのものである、第３選択モジュールと、を備えることを特徴とする
請求項１０に記載の半導体メモリ。
【請求項12】
前記第１復号信号、前記第２復号信号、前記第１予選信号、前記第１固定レベル信号、前記第１検証状態制御信号、前記第１非検証状態制御信号及び前記第１インピーダンス制御信号は、いずれも（Ｍ＋１）ビットのサブ信号を含み、前記第１選択モジュールは、（Ｍ＋１）個の第１データセレクタを含み、前記第２選択モジュールは、（Ｍ＋１）個の第２データセレクタを含み、前記第３選択モジュールは、（Ｍ＋１）個の第３データセレクタを含み、１つの前記第１データセレクタの入力端は、それぞれ、前記第１復号信号の１ビットのサブ信号と前記第２復号信号の１ビットのサブ信号を受信し、１つの前記第１データセレクタの出力端は、前記第１予選信号の１ビットのサブ信号を出力するためのものであり、全ての第１データセレクタの制御端は、いずれも、前記第１検証標識信号を受信し、
１つの前記第２データセレクタの入力端は、前記第１予選信号の１ビットのサブ信号と前記第１固定レベル信号の１ビットのサブ信号を受信し、１つの前記第２データセレクタの出力端は、前記第１検証状態制御信号の１ビットのサブ信号を出力するためのものであり、全ての第２データセレクタの制御端は、いずれも、前記イネーブル制御信号を受信し、
１つの前記第３データセレクタの入力端は、前記第１検証状態制御信号の１ビットのサブ信号と前記第１非検証状態制御信号の１ビットのサブ信号を受信し、１つの前記第３データセレクタの出力端は、前記第１インピーダンス制御信号の１ビットのサブ信号を出力するためのものであり、全ての第３データセレクタの制御端は、いずれも、前記検証イネーブル信号を受信し、
Ｍは、正の整数であることを特徴とする
請求項１１に記載の半導体メモリ。
【請求項13】
前記第２インピーダンス制御信号は、（Ｍ＋１）ビットのサブ信号を含み、前記第１較正信号は、Ｎビットのサブ信号を含み、前記第１ターゲット信号は、Ａ組のサブ信号を含み、且つ各組のサブ信号は、Ｎビットのサブ信号を含み、前記第１駆動モジュールは、Ａ個の第１インピーダンスユニットを備え、各前記第１インピーダンスユニットは、前記第１ターゲット信号における１組のサブ信号を受信し、前記第１論理モジュールは、前記第１インピーダンス制御信号と前記第２インピーダンス制御信号に基づいて、少なくとも１つの前記第１インピーダンスユニットのレベルプルアップ機能の使用を開始するかどうかを決定し、
ａ番目の前記第１インピーダンスユニットのレベルプルアップ機能の使用を開始する場合、前記第１較正信号に基づいて、前記第１ターゲット信号における第ａ組のサブ信号のレベル状態を決定することによって、ａ番目の前記第１インピーダンスユニットのインピーダンス値を標準インピーダンス値に制御し、又は、ａ番目の前記第１インピーダンスユニットのレベルプルアップ機能の使用を開始しない場合、前記第１ターゲット信号における第ａ組のサブ信号がいずれも第１レベル状態にあると決定するように構成され、
ａ、Ｎ、Ａは、いずれも整数であり、ａは、Ａ以下であり、（Ｍ＋１）は、Ａ以下であることを特徴とする
請求項１２に記載の半導体メモリ。
【請求項14】
各前記第１インピーダンスユニットは、いずれも、Ｎ個の第１スイッチトランジスタと、Ｎ個の第２スイッチトランジスタと、２Ｎ個の第１抵抗とを備え、ａ番目の前記第１インピーダンスユニットにおけるｎ番目の第１スイッチトランジスタの制御端は、前記第１ターゲット信号における第ａ組のサブ信号におけるｎ番目のサブ信号に接続され、１つの前記第１スイッチトランジスタの第１端は、１つの前記第１抵抗の第１端に接続され、１つの前記第１スイッチトランジスタの第２端は、電源信号に接続され、
１つの前記第２スイッチトランジスタの制御端は、第２固定レベル信号に接続され、１つの前記第２スイッチトランジスタの第１端は、アース信号に接続され、１つの前記第２スイッチトランジスタの第２端は、１つの前記第１抵抗の第１端に接続され、２Ｎ個の前記第１抵抗の第２端はいずれも前記データマスクピンに接続され、
ｎは、整数であり、且つｎは、Ｎ以下であることを特徴とする
請求項１３に記載の半導体メモリ。
【請求項15】
前記第１スイッチトランジスタは、Ｐチャネル電界効果トランジスタであり、前記第２スイッチトランジスタは、Ｎチャネル電界効果トランジスタであり、前記Ｐチャネル電界効果トランジスタの制御端は、ゲート電極であり、前記Ｐチャネル電界効果トランジスタの第２端は、ソース電極であり、前記Ｐチャネル電界効果トランジスタの第１端は、ドレイン電極であり、前記Ｎチャネル電界効果トランジスタの制御端は、ゲート電極であり、前記Ｎチャネル電界効果トランジスタの第２端は、ドレイン電極であり、前記Ｎチャネル電界効果トランジスタの第１端は、ソース電極であり、前記第１レベル状態は、高レベル状態であり、前記第２レベル状態は、低レベル状態であり、前記第１固定レベル信号におけるサブ信号は、いずれも、高レベル信号であり、前記第２固定レベル信号は、低レベル信号であり、
標準インピーダンス値は、いずれも２４０オームであることを特徴とする
請求項１４に記載の半導体メモリ。
【請求項16】
電子機器であって、請求項７－１５のいずれか１項に記載の半導体メモリを備える、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願の相互参照）
本願は、２０２２年０３月２５日に提出された、出願番号が２０２２１０３０７３０６．６であり、出願名称が「制御方法、半導体メモリ及び電子機器」である中国特許出願に基づいて提出され、当該中国特許出願に基づく優先権を主張し、その全内容が参照として本願に組み込まれる。
本願は、２０２２年０３月２５日に提出された、出願番号が２０２２１０３０７３０６．６であり、出願名称が「制御方法、半導体メモリ及び電子機器」である中国特許出願に基づいて提出され、当該中国特許出願に基づく優先権を主張し、その全内容が参照として本願に組み込まれる。
【0002】
本願は、半導体メモリ技術分野に関し、特に制御方法、半導体メモリ及び電子機器に関する。
【背景技術】
【0003】
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）は、コンピュータにおいて一般的に用いられる半導体記憶デバイスであり、少なくとも、データピンとデータマスクピンが存在する。データピンは、データ書き込みとデータ読み取りの二重機能を有し、データマスクピンは、書き込みデータの入力マスク信号を受信するために用いられ、書き込み操作中、不必要な入力データをマスクし、データ書き込み機能のみをサポートする。バージョン５のメモリ規格（又は、ＤＤＲ５と呼ばれる）において、いくつかの検証モードでは、データマスクピン又はデータピンのインピーダンスに対して検証を行う必要がある。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本願は、所定の検証モードにおけるデータマスクピンに対するインピーダンス制御ポリシーを明確にし、所定の検証モードでは、データマスクピンのインピーダンスを検証し、回路処理エラーを避けることができる制御方法、半導体メモリ及び電子機器を提供する。
【課題を解決するための手段】
【0005】
第１態様によれば、本願の実施例は、半導体メモリに適用される制御方法を提供する。半導体メモリは、データマスクピンを備え、且つデータマスクピンは、書き込みデータの入力マスク信号を受信するためのものであり、方法は、
半導体メモリが所定の検証モードにある場合、第１モードレジスタにおける第４操作コードが第１状態にあれば、第３モードレジスタにおける第３操作コードに基づいて、データマスクピンのインピーダンスを第１値に制御すること、又は、第１モードレジスタにおける第４操作コードが第２状態にあれば、データマスクピンのインピーダンスを第２値に制御することを含み、
第４操作コードは、データマスクピンをイネーブルするかどうかを指示するためのものであり、第３操作コードは、データマスクピンが所定の検証モードにおける検証対象であるかどうかを指示するためのものである。
半導体メモリが所定の検証モードにある場合、第１モードレジスタにおける第４操作コードが第１状態にあれば、第３モードレジスタにおける第３操作コードに基づいて、データマスクピンのインピーダンスを第１値に制御すること、又は、第１モードレジスタにおける第４操作コードが第２状態にあれば、データマスクピンのインピーダンスを第２値に制御することを含み、
第４操作コードは、データマスクピンをイネーブルするかどうかを指示するためのものであり、第３操作コードは、データマスクピンが所定の検証モードにおける検証対象であるかどうかを指示するためのものである。
【0006】
第２態様によれば、本願の実施例は、半導体メモリを提供する。半導体メモリは、データマスクピンと、第１モードレジスタと、第３モードレジスタと、第１駆動回路と、を備え、且つ第１駆動回路は、第１モードレジスタ、第３モードレジスタ及びデータマスクピンにそれぞれ接続され、
データマスクピンは、書き込みデータの入力マスク信号を受信するように構成され、
第１駆動回路は、半導体メモリが所定の検証モードにある場合、第１モードレジスタにおける第４操作コードが第１状態にあれば、第３モードレジスタにおける第３操作コードに基づいて、データマスクピンのインピーダンスを第１値に制御し、又は、第１モードレジスタにおける第４操作コードが第２状態にあれば、データマスクピンのインピーダンスを第２値に制御するように構成され、
第４操作コードは、データマスクピンをイネーブルするかどうかを指示するためのものであり、第３操作コードは、データマスクピンが所定の検証モードにおける検証対象であるかどうかを指示するためのものである。
データマスクピンは、書き込みデータの入力マスク信号を受信するように構成され、
第１駆動回路は、半導体メモリが所定の検証モードにある場合、第１モードレジスタにおける第４操作コードが第１状態にあれば、第３モードレジスタにおける第３操作コードに基づいて、データマスクピンのインピーダンスを第１値に制御し、又は、第１モードレジスタにおける第４操作コードが第２状態にあれば、データマスクピンのインピーダンスを第２値に制御するように構成され、
第４操作コードは、データマスクピンをイネーブルするかどうかを指示するためのものであり、第３操作コードは、データマスクピンが所定の検証モードにおける検証対象であるかどうかを指示するためのものである。
【0007】
第３態様によれば、本願の実施例は、電子機器を提供する。該電子機器は、第２態様のような半導体メモリを備える。
【発明の効果】
【0008】
本願の実施例は、制御方法、半導体メモリ及び電子機器を提供する。所定の検証モードに対して、データマスクピンのインピーダンス制御ポリシーを提供し、所定の検証モードにおけるデータマスクピンのインピーダンスを定義することができるだけでなく、ＤＤＲ５における、データマスクピンをイネーブルするかどうかを制御するための制御信号と、ＰＯＤＴＭにおける、データマスクピンが検証対象であるかどうかを制御するための制御信号と、の関係を明確にし、所定の検証モードでは、データマスクピンのインピーダンスを検証し、回路処理エラーの発生を避けることができる。
【図面の簡単な説明】
【0009】
【図1】本願の実施例による制御方法のフローチャートである。
【図2】本願の実施例による別の制御方法のフローチャートである。
【図3】本願の実施例による半導体メモリの構造概略図である。
【図4】本願の実施例による別の半導体メモリの構造概略図である。
【図5】本願の実施例による第１復号モジュールの構造概略図である。
【図6】本願の実施例による第１駆動回路の構造概略図である。
【図7】本願の実施例による第１駆動回路の詳細構造概略図のその一である。
【図8】本願の実施例による第１駆動回路の詳細構造概略図のその二である。
【図9】本願の実施例による第２駆動回路の構造概略図である。
【図10】本願の実施例による第２駆動回路の詳細構造概略図のその一である。
【図11】本願の実施例による第２駆動回路の詳細構造概略図のその二である。
【図12】本願の実施例による電子機器の構造概略図である。
【発明を実施するための形態】
【0010】
以下、本願の実施例における図面を参照しながら、本願の実施例における技術案を明瞭かつ完全に説明する。ここで説明される具体的な実施例は、関連する出願を解釈するためのものだけであり、該出願を限定するものではないことが理解されるべきである。また、説明を容易にするために、図面において関連する出願に関連する部分のみが示される。
【0011】
別途定義しない限り、本明細書に用いられる全ての技術的用語及び科学的用語は、本願が属する分野における当業者が一般的に理解する意味と同じである。本明細書に用いられる用語は、本願の実施例の目的を記述するためのものだけであり、本願を限定するものではない。
【0012】
下記に記載されている「いくつかの実施例」は、全ての可能な実施例のサブ集合であり、「いくつかの実施例」は、全ての可能な実施例の同一のサブ集合又は異なるサブ集合であってもよく、また、矛盾しない限り、互いに組み合わせられてもよいと理解されるべきである。
【0013】
下記記述に係わる用語「第１／第２／第３」は、類似した対象を区別するためのものであり、対象の特定の順番を説明するためのものではないことに留意されたい。ここで説明した本願の実施例をここで示した又は説明した順番以外の順番で実施可能なものにするために、「第１／第２／第３」は、許された場合であれば特定の順番又は前後順序を互いに取り替えることができることは、理解されるべきである。
【0014】
以下は、本願の実施例に係わる専用用語の解釈及び一部の用語の対応関係である。
【0015】
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）
同期ダイナミックランダムアクセスメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＤＲＡＭ）
ダブルデータレートメモリ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ：ＤＤＲ）
第５世代のＤＤＲ規格（ＤＤＲ５ Ｓｐｅｃｉｆｉｃａｔｉｏｎ：ＤＤＲ５ ＳＰＥＣ）
データピン（ＤＱ Ｐｉｎ： ＤＱ）
データマスクピン（Ｄａｔａ Ｍａｓｋ Ｐｉｎ：ＤＭ）
パッケージ出力ドライバ検証モード（Ｐａｃｋａｇｅ Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ Ｔｅｓｔ Ｍｏｄｅ：ＰＯＤＴＭ）
モードレジスタ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ：ＭＲ）
操作コード（Ｏｐｅｒａｎｄ，ＯＰ）
同期ダイナミックランダムアクセスメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＤＲＡＭ）
ダブルデータレートメモリ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ：ＤＤＲ）
第５世代のＤＤＲ規格（ＤＤＲ５ Ｓｐｅｃｉｆｉｃａｔｉｏｎ：ＤＤＲ５ ＳＰＥＣ）
データピン（ＤＱ Ｐｉｎ： ＤＱ）
データマスクピン（Ｄａｔａ Ｍａｓｋ Ｐｉｎ：ＤＭ）
パッケージ出力ドライバ検証モード（Ｐａｃｋａｇｅ Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ Ｔｅｓｔ Ｍｏｄｅ：ＰＯＤＴＭ）
モードレジスタ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ：ＭＲ）
操作コード（Ｏｐｅｒａｎｄ，ＯＰ）
【0016】
ＤＤＲ５ ＳＰＥＣにおいて、ＰＯＤＴＭと呼ばれる新たな検証モードが定義されており、このモードは、チップをパッケージングした後、ホストによって、１つのデータピンＤＱ又はデータマスクピンＤＭの出力駆動回路（Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ）をイネーブルすると同時に、他のデータピンＤＱ又はデータマスクピンＤＭを終了状態にすることによって、イネーブルされるデータピンＤＱ又はデータマスクピンＤＭの出力起動状態におけるプルアップインピーダンスが想定通りになるかどうかを検証するためのものである。しかしながら、元々、データマスクピンＤＭの出力駆動状態が定義されていないため、ＰＯＤＴＭモードがデータマスクピンＤＭに適合できないことを引き起こし、回路処理エラーを引き起こしやすい。
【0017】
これによれば、本願の実施例は、制御方法を提供する。所定の検証モードに対して、データマスクピンのインピーダンス制御ポリシーを提供し、所定の検証モードにおけるデータマスクピンのインピーダンスを定義することができるだけでなく、ＤＤＲ５における、データマスクピンをイネーブルするかどうかを制御するための制御信号と、ＰＯＤＴＭにおける、データマスクピンが検証対象であるかどうかを制御するための制御信号と、の関係を明確にし、所定の検証モードでは、データマスクピンのインピーダンスを検証し、回路処理エラーの発生を避けることができる。
【0018】
以下、図面を参照しながら、本願の各実施例を詳しく説明する。
【0019】
本願の一実施例において、制御方法を提供する。該方法は、半導体メモリが所定の検証モードにある場合、データマスクピンが検証対象として選択されていれば、第１モードレジスタによって、データマスクピンのインピーダンスを第１インピーダンスパラメータに制御すること、又は、データマスクピンが検証対象でなければ、第２モードレジスタによって、データマスクピンのインピーダンスを第２インピーダンスパラメータに制御することを含んでもよい。
【0020】
説明すべきこととして、本願の実施例による制御方法は、半導体メモリに適用される。半導体メモリは、データマスクピンＤＭと、少なくとも１つのデータピンＤＱとを備える。データピンＤＱは、データを受信又は出力するためのものであり、書き込み（Ｗｒｉｔｅ）機能又は読み取り（Ｒｅａｄ）機能を兼ね備え、終了状態と出力駆動状態が存在する。データマスクピンＤＭは、書き込みデータの入力マスク信号を受信するためのものであり、Ｗｒｉｔｅ機能のみを有し、終了状態が存在する。
【0021】
本願の実施例において、所定の検証モードは、ＤＤＲ５で導入されるＰＯＤＴＭモードを指し、ＰＯＤＴＭモードは、パッケージング後にデータマスクピン又は少なくとも１つのデータピンのインピーダンスを検証するためのものである。より具体的には、ＰＯＤＴＭモードは、ホストによるデータマスクピンＤＭ又はデータピンＤＱのプルアップインピーダンスの検証を許容する。
【0022】
データマスクピンＤＭがＰＯＤＴＭモードにおける検証対象として選択される時、第１モードレジスタがデータマスクピンＤＭのインピーダンスを第１インピーダンスパラメータに制御することを許容する。ここで、第１モードレジスタは、出力駆動状態におけるデータピンＤＱのプルアップ（Ｐｕｌｌ－ｕｐ）インピーダンスを指示するためのものであるため、ホストは、データマスクピンＤＭの出力駆動状態を定義する必要がなく、データマスクピンＤＭの、出力駆動に関わるプルアップインピーダンスを検証することができる。
【0023】
データマスクピンＤＭがＰＯＤＴＭにおける検証対象ではない場合、第２モードレジスタがデータマスクピンＤＭのインピーダンスを第２インピーダンスパラメータに制御することを許容する。ここで、第２モードレジスタは、終了状態におけるインピーダンスを指示するためのものであるため、データマスクピンＤＭによる選択された検証対象の検証結果への影響を避けることができる。
【0024】
このように、半導体メモリが所定の検証モードにある場合、第１モードレジスタと第２モードレジスタがデータマスクピンＤＭのインピーダンスを直接的に定義することを許容する。データマスクピンＤＭにとって、所定の検証モードに対して、出力駆動状態の定義及び関連制御回路を追加する必要がなく、所定の検証モードがデータマスクピンＤＭに適合することを確保し、所定の検証モードでは、データマスクピンのインピーダンスを検証し、回路処理エラーの発生を避けることができる。
【0025】
いくつかの実施例において、半導体メモリが所定の検証モードにある場合、データピンが検証対象として選択されていれば、第１モードレジスタによって、データピンのインピーダンスを第１インピーダンスパラメータに制御すること、又は、データピンが検証対象でなければ、第２モードレジスタによって、データピンのインピーダンスを第２インピーダンスパラメータに制御することを更に含む。
【0026】
このように、データピンＤＱがＰＯＤＴＭモードにおける検証対象として選択されている場合、第１モードレジスタによって、データピンＤＱのプルアップ出力駆動インピーダンスを制御することによって、該データピンＤＱの検証結果を得る。データピンＤＱがＰＯＤＴＭモードにおける検証対象ではない場合、第２モードレジスタによって、データピンＤＱを終了状態にあるように制御し、該データピンＤＱによる選択された検証対象の検証結果への影響を避ける。
【0027】
いくつかの実施例において、第３モードレジスタによって、半導体メモリが所定の検証モードに入っており、且つ検証対象が選択されたと決定し、又は、第３モードレジスタによって、半導体メモリが所定の検証モードに入っていないと決定する。
【0028】
各モードレジスタが対応する制御機能を提供するために、それぞれ複数の操作ビットを有することは、理解されるべきである。本願の実施例において、第１モードレジスタにおける、本願の実施例に関わる操作コードを第１操作コードと呼び、第２モードレジスタにおける、本願の実施例に関わる操作コードを第２操作コードと呼び、第３モードレジスタにおける、本願の実施例に関わる操作コードを第３操作コードと呼ぶ。
【0029】
つまり、本願の実施例において、第３モードレジスタにおける第３操作コードによって、半導体メモリがＰＯＤＴＭモードに入っているかどうかを決定し、ＰＯＤＴＭモードに入った場合、データマスクピンＤＭと少なくとも１つのデータピンＤＱから検証対象を選択する。続いて、第１モードレジスタにおける第１操作コードによって、選択された検証対象のインピーダンスを第１インピーダンスパラメータ（本質的には、プルアップ出力駆動インピーダンスである）に制御し、第２モードレジスタにおける第２操作コードによって、選択されていないピンのインピーダンスを第２インピーダンスパラメータ（本質的には、終端インピーダンスである）に制御することによって、検証対象のインピーダンス検証結果を得る。データマスクピンＤＭにとって、所定の検証モードに対して、出力駆動状態の定義及び関連制御回路を追加する必要がなく、所定の検証モードがデータマスクピンＤＭに適合することを確保し、所定の検証モードでは、データマスクピンのインピーダンスを検証し、回路処理エラーの発生を避けることができる。
【0030】
いくつかの実施例において、第１モードレジスタの標準番号は、５であり、第１操作コードは、第１モードレジスタに記憶されている２ビット目～１ビット目の操作コードを指し、ＭＲ５ ＯＰ［２：１］で表され、第２モードレジスタの標準番号は、３４であり、第２操作コードは、第２モードレジスタに記憶されている２ビット目～０ビット目の操作コードを指し、ＭＲ３４ ＯＰ［２：０］で表され、第３モードレジスタの標準番号は、６１であり、第３操作コードは、第３モードレジスタに記憶されている４ビット目～０ビット目の操作コードを指し、ＭＲ６１ ＯＰ［４：０］で表される。ここで、標準番号は、ＤＤＲ５におけるモードレジスタ番号を指す。
【0031】
以下、表１～表３を参照しながら、第３操作コードＭＲ６１ ＯＰ［４：０］、第１操作コードＭＲ５ ＯＰ［２：１］及び第２操作コードＭＲ３４ ＯＰ［２：０］をそれぞれ具体的に説明する。
【0032】
表１に示すように、ＭＲ６１ ＯＰ［４：０］は、ＰＯＤＴＭ（Ｐａｃｋａｇｅ Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ Ｔｅｓｔ Ｍｏｄｅ）モードに入っているかどうかを決定し、選択されているピンを決定するためのものである。異なるビットの半導体メモリにとって、データマスクピンＤＭとデータピンＤＱの数が異なることは、理解されるべきである。４ビット（Ｘ４）メモリの場合、１つのロービットデータマスクピン（ＤＭＬで表される）と４つのロービットデータピンＤＱ（それぞれＤＱＬ０～ＤＱＬ３と呼ばれる）が存在する。８ビット（Ｘ８）メモリの場合、１つのロービットデータマスクピン（ＤＭＬで表される）と８つのロービットデータピンＤＱ（それぞれＤＱＬ０～ＤＱＬ７と呼ばれる）が存在する。１６ビット（Ｘ１６）メモリの場合、１つのロービットデータマスクピン（ＤＭＬで表される）、１つのハイビットデータマスクピン（ＤＭＵで表される）、８つのロービットデータピンＤＱ（それぞれＤＱＬ０～ＤＱＬ８と呼ばれる）及び８つのハイビットデータピンＤＱ（それぞれＤＱＵ０～ＤＱＵ８と呼ばれる）が存在する。
【0033】
ＭＲ６１ ＯＰ［４：０］＝０００００Ｂであれば、半導体メモリがＰＯＤＴＭモードではないことを示す。ＭＲ６１ ＯＰ［４：０］の値が表１における０００００Ｂ以外の他の組み合わせ形式であれば、半導体メモリがＰＯＤＴＭモードにあることを示す。具体的には、ＭＲ６１ ＯＰ［４：０］＝００００１Ｂであれば、検証対象がロービットデータマスクピンＤＭＬであることを示し、ＭＲ６１ ＯＰ［４：０］＝０００１０Ｂであれば、検証対象がハイビットデータマスクピンＤＭＵ（１６ビットメモリのみに対して有効である）であることを示す。ＭＲ６１ ＯＰ［４：０］＝１００００Ｂであれば、検証対象が０ビット目のデータピンＤＱＬ０であることを示し、その他は、参照しながら理解してもよく、一々解釈しない。
【0034】
【表1】
【0035】
表２に示すように、ＭＲ５ ＯＰ［２：１］は、データピンＤＱのプルアップ出力駆動インピーダンス（Ｐｕｌｌ－ｕｐ Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ Ｉｍｐｅｄａｎｃｅ）を決定するためのものであるため、ＰＯＤＴＭモードでは、ＭＲ５ ＯＰ［２：１］によって、選択されたピンのインピーダンスを第１インピーダンスパラメータに制御する。
ＭＲ５ ＯＰ［２：１］＝００Ｂであれば、プルアップ入力駆動インピーダンスがＲＺＱ／７、即ち、３４オームであるべきであることを示し、ＭＲ５ ＯＰ［２：１］＝０１Ｂであれば、プルアップ入力駆動インピーダンスがＲＺＱ／６、即ち、４０オームであることを示し、ＭＲ５ ＯＰ［２：１］＝１０Ｂであれば、プルアップ入力駆動インピーダンスがＲＺＱ／５、即ち４８オームであるべきであることを示す。ここで、ＲＺＱは、標準インピーダンス値２４０オームである。
ＭＲ５ ＯＰ［２：１］＝００Ｂであれば、プルアップ入力駆動インピーダンスがＲＺＱ／７、即ち、３４オームであるべきであることを示し、ＭＲ５ ＯＰ［２：１］＝０１Ｂであれば、プルアップ入力駆動インピーダンスがＲＺＱ／６、即ち、４０オームであることを示し、ＭＲ５ ＯＰ［２：１］＝１０Ｂであれば、プルアップ入力駆動インピーダンスがＲＺＱ／５、即ち４８オームであるべきであることを示す。ここで、ＲＺＱは、標準インピーダンス値２４０オームである。
【0036】
【表2】
【0037】
表３に示すように、ＭＲ３４ ＯＰ［２：０］は、データピンＤＱ又はデータマスクピンＤＭの終端インピーダンス（ＲＴＴ＿ＰＡＲＫ）を決定するためのものであるため、ＰＯＤＴＭモードにおいて、ＭＲ３４ ＯＰ［２：０］によって、選択されていないピンのインピーダンスを第２インピーダンスパラメータに制御する。
【0038】
ＭＲ５ ＯＰ［２：０］＝００１Ｂであれば、終端インピーダンスがＲＺＱ、２４０オームであることを示し、ＭＲ５ ＯＰ［２：０］＝０１０Ｂであれば、終端インピーダンスがＲＺＱ／２、即ち１２０オームであることを示し、その他は、参照しながら理解してもよく、一々解釈しない。
【0039】
【表3】
【0040】
また、表１～表３における解釈されていない部分は、ＤＤＲ５ ＳＰＥＣを参照しながら理解されてもよい。
【0041】
以上から分かるように、ＤＲＡＭがＰＯＤＴＭモードにある場合、ホスト（Ｈｏｓｔ）がＤＲＡＭにおける単一のピンの出力駆動回路を単独にオンにすると同時に、他のピンを終了状態にあるように制御することによって、パッケージングしたＤＲＡＭに対して特性検証を行うことを許容する。ＰＯＤＴＭモードをオンにするために、ホストは、ＭＲ６１：ＯＰ［４：０］を設定することで、データマスクピンＤＭ又はデータピンＤＱをターゲット検証対象として選択し、ホストは、更に、ＭＲ５ ＯＰ［２：１］＝００Ｂを設定することで、ターゲット検証対象の出力駆動回路のプルアップインピーダンス値を３４オームに制御し、それと同時に、ＤＲＡＭにおける残りのデータマスクピンＤＭ又はデータピンＤＱのインピーダンス状態は、ＭＲ３４ ＯＰ［２：０］によってＲＴＴ＿ＰＡＲＫと定義される。データマスクピンＤＭをイネーブルするかどうかは、ＭＲ５ ＯＰ［５］によって定義されることに留意されたい。また、データマスクピンＤＭがＰＯＤＴＭモードにおけるターゲット検証対象として選択されていれば、ＤＲＡＭは、ＭＲ５ ＯＰ［２：１］に基づいて、データマスクピンＤＭのインピーダンスを設定するべきである。
【0042】
いくつかの実施例において、半導体メモリが所定の検証モードに入っていると決定する場合、該方法は、
第１モードレジスタにおける第１操作コード、第２モードレジスタにおける第２操作コード及び第３モードレジスタにおける第３操作コードを取得することと、
第３操作コードに対して復号処理を行い、第１検証標識信号と少なくとも１つの第２検証標識信号を得ることであって、第１検証標識信号は、データマスクピンが検証対象であるかどうかを指示し、１つの第２検証標識信号は、１つのデータピンが検証対象であるかどうかを指示する、ことと、
第１検証標識信号に基づいて、第１操作コードと第２操作コードとのうちの１つを選択してデータマスクピンのインピーダンスを制御することと、を更に含む。
第１モードレジスタにおける第１操作コード、第２モードレジスタにおける第２操作コード及び第３モードレジスタにおける第３操作コードを取得することと、
第３操作コードに対して復号処理を行い、第１検証標識信号と少なくとも１つの第２検証標識信号を得ることであって、第１検証標識信号は、データマスクピンが検証対象であるかどうかを指示し、１つの第２検証標識信号は、１つのデータピンが検証対象であるかどうかを指示する、ことと、
第１検証標識信号に基づいて、第１操作コードと第２操作コードとのうちの１つを選択してデータマスクピンのインピーダンスを制御することと、を更に含む。
【0043】
説明すべきこととして、第１検証標識信号は、データマスクピンＤＭに対して導入される内部標識信号であり、それは、データマスクピンＤＭがＰＯＤＴＭモードにおける検証対象であるかどうかを指示するためのものであり、第２検証標識信号は、データピンＤＱに対して導入される内部標識信号であり、それは、データピンＤＱがＰＯＤＴＭモードにおける検証対象であるかどうかを指示するためのものである。第１検証標識信号と第２検証標識信号は、いずれも、ＭＲ６１ ＯＰ［４：０］に基づいて復号を行うことで得られたものであり、具体的には、前記表１を参照する。
【0044】
以上のメカニズムを実現するために、以下、具体的な信号処理方法を例示的に提供する。
【0045】
いくつかの実施例において、データマスクピンＤＭに対して、該方法は、
第１非検証状態制御信号と第２インピーダンス制御信号を決定することと、
半導体メモリが所定の検証モードにある場合、第１検証標識信号に応じて、第１操作コードと第２操作コードとのうちの１つに基づいて、第１インピーダンス制御信号を決定し、又は、半導体メモリが所定の検証モードではない場合、第１非検証状態制御信号に基づいて、第１インピーダンス制御信号を決定することと、
半導体メモリの作動状態に基づいて、第１インピーダンス制御信号と第２インピーダンス制御信号とのうちの１つを選択してデータマスクピンのインピーダンスを制御することと、を更に含む。
第１非検証状態制御信号と第２インピーダンス制御信号を決定することと、
半導体メモリが所定の検証モードにある場合、第１検証標識信号に応じて、第１操作コードと第２操作コードとのうちの１つに基づいて、第１インピーダンス制御信号を決定し、又は、半導体メモリが所定の検証モードではない場合、第１非検証状態制御信号に基づいて、第１インピーダンス制御信号を決定することと、
半導体メモリの作動状態に基づいて、第１インピーダンス制御信号と第２インピーダンス制御信号とのうちの１つを選択してデータマスクピンのインピーダンスを制御することと、を更に含む。
【0046】
説明すべきこととして、データマスクピンＤＭとデータピンＤＱの機能が異なるが、工業製造を容易にするために、データマスクピンＤＭとデータピンＤＱは、いずれも、類似する信号制御原理と回路構造を用いる。具体的には、各ピンは、いずれも、読み取り関連属性と書き込み関連属性を有するものと見なされてもよく、各ピンの最終的なインピーダンスは、読み取り関連属性に対応する信号と書き込み関連属性に対応する信号の両者のうちの有効信号によって制御され、それにより各ピンが、異なる作動シーンでは、それぞれ読み取り機能（Ｒｅａｄ機能）と書き込み機能（Ｗｒｉｔｅ機能）をサポートする（データマスクピンＤＭの読み取り機能があるが、使用されない）。
【0047】
ある場合には、第１非検証状態制御信号は、データマスクピンの、所定の検証状態以外の状態でのインピーダンスを指示するためのものであり、第２インピーダンス制御信号は、データピンの、出力駆動状態でのインピーダンスを指示するためのものである。ここで、データマスクピンの、所定の検証状態以外の状態でのインピーダンスは、正常な書き込み時のインピーダンスと非読み書き時のインピーダンスを含んでもよく、いずれも、書き込み関連属性に属する。
【0048】
この場合、第１非検証状態制御信号は、書き込み関連属性に対応する信号と理解されてもよく、第２インピーダンス制御信号は、読み取り関連属性に対応する信号と理解されてもよい。このように、ＰＯＤＴＭモードでは、第１操作コード又は第２操作コードのうちの１つに基づいて、ＰＯＤＴＭモードに対応する第１インピーダンス制御信号を決定し、又は、非ＰＯＤＴＭモードでは、第１非検証状態制御信号に基づいて、書き込み関連属性に対応する第１インピーダンス制御信号を決定し、続いて、半導体メモリの作動状態に基づいて、ＰＯＤＴＭモード又は書き込み関連属性に対応する第１インピーダンス制御信号又は読み取り関連属性に対応する第２インピーダンス制御信号を利用して、データマスクピンのインピーダンスを制御する。第１較正信号は、標準インピーダンスの較正に用いられ、それは、後続の説明を参照されたい。このように、ＰＯＤＴＭモードにおけるデータマスクピンＤＭの信号制御ポリシーを書き込み関連属性の信号制御ポリシーに組み込むことで、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0049】
具体的には、半導体メモリの作動状態は、書き込み状態、読み取り状態、非読み書き状態及び所定の検証モード（ＰＯＤＴＭモード）を含んでもよい。（１）、半導体メモリが書き込み状態又は非読み書き状態又は所定の検証モードにある場合、第１インピーダンス制御信号を利用してデータマスクピンのインピーダンスを制御する。（２）、半導体メモリが読み取り状態にある場合、第２インピーダンス制御信号を利用してデータマスクピンのインピーダンスを制御する。
【0050】
別の場合には、第１非検証状態制御信号は、データピンの、出力駆動状態でのインピーダンスを指示するためのものであり、第２インピーダンス制御信号は、データマスクピンの、所定の検証状態以外の状態でのインピーダンスを指示するためのものである。
【0051】
この場合、第１非検証状態制御信号は、読み取り関連属性に対応する信号と理解されてもよく、第２インピーダンス制御信号は、書き込み関連属性に対応する信号と理解されてもよい。このように、ＰＯＤＴＭモードでは、第１操作コード又は第２操作コードのうちの１つに基づいて、ＰＯＤＴＭモードに対応する第１インピーダンス制御信号を決定し、又は、非ＰＯＤＴＭモードでは、第１非検証状態制御信号に基づいて、読み取り関連属性に対応する第１インピーダンス制御信号を決定し、続いて、半導体メモリの作動状態に基づいて、ＰＯＤＴＭモード又は読み取り関連属性に対応する第１インピーダンス制御信号又は書き込み関連属性に対応する第２インピーダンス制御信号を利用して、データマスクピンのインピーダンスを制御する。このように、ＰＯＤＴＭモードにおけるデータマスクピンＤＭの信号制御ポリシーを読み取り属性に関連する信号制御ポリシーに組み込むことで、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0052】
具体的には、半導体メモリの作動状態は、書き込み状態、読み取り状態、非読み書き状態及び所定の検証モード（ＰＯＤＴＭモード）を含んでもよい。（１）、半導体メモリが書き込み状態又は非読み書き状態にある場合、第２インピーダンス制御信号を利用してデータマスクピンのインピーダンスを制御する。（２）、半導体メモリが読み取り状態又は所定の検証モードにある場合、第１インピーダンス制御信号を利用してデータマスクピンのインピーダンスを制御する。
【0053】
同様に、以下、データピンＤＱの具体的な信号制御方式を例示的に提供する。
【0054】
いくつかの実施例において、データピンＤＱに対して、該方法は、
第３非検証状態制御信号、第４インピーダンス制御信号及び第５インピーダンス制御信号を決定することと、
半導体メモリが所定の検証モードにある場合、第２検証標識信号に応じて、第１操作コードと第２操作コードとのうちの１つに基づいて、第３インピーダンス制御信号を決定し、又は、半導体メモリが所定の検証モードではない場合、第３非検証状態制御信号に基づいて、第３インピーダンス制御信号を決定することと、
半導体メモリの作動状態に基づいて、第３インピーダンス制御信号と第５インピーダンス制御信号を選択してデータピンのインピーダンスを制御し、又は、第４インピーダンス制御信号と第５インピーダンス制御信号を選択してデータピンのインピーダンスを制御することと、を更に含む。
第３非検証状態制御信号、第４インピーダンス制御信号及び第５インピーダンス制御信号を決定することと、
半導体メモリが所定の検証モードにある場合、第２検証標識信号に応じて、第１操作コードと第２操作コードとのうちの１つに基づいて、第３インピーダンス制御信号を決定し、又は、半導体メモリが所定の検証モードではない場合、第３非検証状態制御信号に基づいて、第３インピーダンス制御信号を決定することと、
半導体メモリの作動状態に基づいて、第３インピーダンス制御信号と第５インピーダンス制御信号を選択してデータピンのインピーダンスを制御し、又は、第４インピーダンス制御信号と第５インピーダンス制御信号を選択してデータピンのインピーダンスを制御することと、を更に含む。
【0055】
従って、ある場合には、第３非検証状態制御信号は、対応するデータピンの、終了状態でのインピーダンスを指示するためのものであり、第４インピーダンス制御信号と第５インピーダンス制御信号の両者は、対応するデータピンの、出力駆動状態でのインピーダンスを指示するためのものである。このように、ＰＯＤＴＭモードにおけるデータピンの信号制御ポリシーを書き込み関連属性の信号制御ポリシーに組み込むことで、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0056】
具体的には、半導体メモリの作動状態は、書き込み状態、読み取り状態、非読み書き状態及び所定の検証モード（ＰＯＤＴＭモード）を含んでもよい。（１）、半導体メモリが書き込み状態又は非読み書き状態又は所定の検証モードにある場合、第３インピーダンス制御信号と第５インピーダンス制御信号を利用してデータピンのインピーダンスを制御する。（２）、半導体メモリが読み取り状態にある場合、第４インピーダンス制御信号と第５インピーダンス制御信号を利用してデータピンのインピーダンスを制御する。
【0057】
別の場合には、第３非検証状態制御信号と第５インピーダンス制御信号の両者は、対応するデータピンの、出力駆動状態でのインピーダンスを指示するためのものである。第４インピーダンス制御信号は、対応するデータピンの、終了状態でのインピーダンスを指示するためのものである。このように、ＰＯＤＴＭモードにおけるデータピンの信号制御ポリシーを読み取り関連属性の信号制御ポリシーに組み込むことで、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0058】
具体的には、具体的には、半導体メモリの作動状態は、書き込み状態、読み取り状態、非読み書き状態及び所定の検証モード（ＰＯＤＴＭモード）を含んでもよい。（１）、半導体メモリが書き込み状態又は非読み書き状態にある場合、第４インピーダンス制御信号と第５インピーダンス制御信号を利用してデータピンのインピーダンスを制御する。（２）、半導体メモリが読み取り状態又は所定の検証モードにある場合、第３インピーダンス制御信号と第５インピーダンス制御信号を利用してデータピンのインピーダンスを制御する。
【0059】
Ｗｒｉｔｅ機能がプルアップインピーダンス（終端インピーダンス）に対する制御のみに係わり、Ｒｅａｄ機能がプルアップインピーダンスとプルダウンインピーダンスの両者に対する制御に係わることは、理解されるべきである。データマスクピンＤＭは、Ｒｅａｄ機能を使用することなく、Ｗｒｉｔｅ機能のみを使用するため、データマスクピンＤＭは、プルアップインピーダンスの制御信号のみに係わる。そのプルダウンインピーダンスの制御信号は、固定レベル信号に設定され、それによりインピーダンスの機能をオフにする。また、データピンＤＱがＷｒｉｔｅ機能とＲｅａｄ機能を同時にサポートするため、データピンＤＱは、プルアップインピーダンスの制御信号とプルダウンインピーダンスの制御信号に係わる。
【0060】
従って、データマスクピンＤＭの場合、その読み取り関連属性は、１つの信号（第１非検証状態制御信号又は第２インピーダンス制御信号）のみに係わり、この信号は、プルアップインピーダンスに対する制御を実現するためのものである。データピンＤＱの場合、その読み取り関連属性は、２つの信号（第３非検証状態制御信号＋第５インピーダンス制御信号、又は、第４インピーダンス制御信号＋第５インピーダンス制御信号）に係わり、それらは、それぞれ、プルアップインピーダンスとプルダウンインピーダンスに対する制御を実現する。
【0061】
本願の実施例は、制御方法を提供する。半導体メモリが所定の検証モードにある時、データピンＤＱに関わる第１モードレジスタと第２モードレジスタがデータマスクピンＤＭのインピーダンスを直接的に定義することを許容し、データマスクピンＤＭにとって、所定の検証モードに対して、出力駆動状態の定義及び関連制御回路を追加する必要がなく、所定の検証モードがデータマスクピンＤＭに適合することを確保し、所定の検証モードでは、データマスクピンのインピーダンスを検証し、回路処理エラーの発生を避けることができる。
【0062】
更に、前記制御方法について、所定の検証モードに入った後、データマスクピンのインピーダンス状態は、内部標識信号（第１検証標識信号）によって決定される。しかしながら、ＤＤＲ５において、データマスクピンをイネーブルするかどうかを指示するためのイネーブル制御信号が既に規定されている。イネーブル制御信号でデータマスクピンのインピーダンス状態を制御することが可能であっても、データマスクピンの制御ポリシーの混乱を引き起こし、更に回路処理エラーを引き起こす。データピンが正常な作動モードでは常にイネーブル状態にあり、イネーブルするかどうかの制御に関わらないため、同様な問題が存在しない。
【0063】
【0064】
Ｓ１０１において、半導体メモリが所定の検証モードにある場合、第１モードレジスタにおける第４操作コードが第１状態にあれば、第３モードレジスタにおける第３操作コードに基づいて、データマスクピンのインピーダンスを第１値に制御し、又は、第１モードレジスタにおける第４操作コードが第２状態にあれば、データマスクピンのインピーダンスを第２値に制御する。
【0065】
説明すべきこととして、本願の実施例による制御方法は、前記半導体メモリに適用され、半導体メモリは、データマスクピンＤＭを備え、且つデータマスクピンＤＭは、書き込みデータの入力マスク信号を受信するためのものであり、所定の検証モードは、ＰＯＤＴＭモードを指す。
【0066】
説明すべきこととして、第４操作コードは、データマスクピンＤＭをイネーブルするかどうかを指示するためのものであり、第３操作コードは、データマスクピンＤＭが所定の検証モードにおける検証対象であるかどうかを指示するためのものである。
【0067】
また、第１モードレジスタは、ＭＲ５で表され、第３モードレジスタは、ＭＲ６１で表され、第３操作コードは、ＭＲ６１ ＯＰ［４：０］で表され、具体的には、前記説を参照されたい。また、第４操作コードは、第１モードレジスタに記憶されている５ビット目の操作コードを指し、ＭＲ５ ＯＰ［５］で表される。
【0068】
このように、第３操作コードと第４操作コードがいずれもデータマスクピンＤＭのインピーダンス状態に影響を及ぼすことができるため、回路処理エラーを避けるために、以下のインピーダンス制御ポリシーを提供する。第４操作コードが第１状態にあれば、第３操作コードの状態と組み合わせてデータマスクピンＤＭのインピーダンスを決定し、第４操作コードが第２状態にあれば、データマスクピンＤＭのインピーダンスを直接的に決定する。このように、所定の検証モードでは、データマスクピンのインピーダンスを検証し、回路処理エラーの発生を避けることができる。
【0069】
いくつか実施例において、第１状態は、データマスクピンをイネーブルすることを指示する。第１値は、第１インピーダンスパラメータと、第２インピーダンスパラメータと、を含み、第３モードレジスタにおける第３操作コードに基づいて、データマスクピンのインピーダンスを第１値に制御することは、
第３操作コードが第３状態にあれば、第１モードレジスタにおける第１操作コードによって、データマスクピンのインピーダンスを第１インピーダンスパラメータに制御することであって、第３状態は、データマスクピンが所定の検証モードにおける検証対象であることを指示する、こと、又は、第３操作コードが第４状態にあれば、第２モードレジスタにおける第２操作コードによって、データマスクピンのインピーダンスを第２インピーダンスパラメータに制御することであって、第４状態は、データマスクピンが所定の検証モードにおける検証対象ではないことを指示する、ことを含む。
第３操作コードが第３状態にあれば、第１モードレジスタにおける第１操作コードによって、データマスクピンのインピーダンスを第１インピーダンスパラメータに制御することであって、第３状態は、データマスクピンが所定の検証モードにおける検証対象であることを指示する、こと、又は、第３操作コードが第４状態にあれば、第２モードレジスタにおける第２操作コードによって、データマスクピンのインピーダンスを第２インピーダンスパラメータに制御することであって、第４状態は、データマスクピンが所定の検証モードにおける検証対象ではないことを指示する、ことを含む。
【0070】
説明すべきこととして、半導体メモリは、少なくとも１つのデータピンを更に備え、データピンは、データを受信又は出力するためのものであり、第１操作コードは、少なくとも１つのデータピンの、出力駆動状態でのインピーダンスが第１インピーダンスパラメータであることを指示するためのものであり、第２操作コードは、少なくとも１つのデータピンの、終了状態でのインピーダンスが第２インピーダンスパラメータであることを指示するためのものであり、具体的には、前記説明を参照されたい。
【0071】
ここで、第１操作コードは、ＭＲ５ ＯＰ［２：１］で表され、第２操作コードは、ＭＲ３４ ＯＰ［２：０］で表され、具体的には、前記内容を参照されたい。また、ＤＤＲ５ ＳＰＥＣにおいて、ＭＲ５ ＯＰ［５］＝１Ｂの場合、第４操作コードが第１状態にあると決定し、即ち、データマスクピンをイネーブルする。
【0072】
このように、データマスクピンＤＭがＰＯＤＴＭモードにおける検証対象として選択された場合、第１操作コードがデータマスクピンＤＭのインピーダンスを第１インピーダンスパラメータに制御することを許容する。ここで、第１操作コードは、データピンＤＱの、出力駆動状態でのプルアップ（Ｐｕｌｌ－ｕｐ）インピーダンスを指示するためのものであるため、ホストは、データマスクピンＤＭの出力駆動状態を定義する必要がなく、データマスクピンＤＭの、出力駆動に関わるプルアップインピーダンスを検証することができる。データマスクピンＤＭがＰＯＤＴＭにおける検証対象ではない場合、第２操作コードがデータマスクピンＤＭのインピーダンスを第２インピーダンスパラメータに制御することを許容する。ここで、第２操作コードが終了状態でのインピーダンスを指示するためのものであるため、データマスクピンＤＭが選択した検証対象の検証結果に影響を及ぼすことを避けることができる。
【0073】
いくつかの実施例において、第２値は、高インピーダンス状態Ｈｉ－Ｚを指す。第２状態は、データマスクピンをイネーブルしないことを指示する。図２に示すように、データマスクピンのインピーダンスを第２値に制御することは、
第１固定レベル信号によって、データマスクピンを高インピーダンス状態Ｈｉ－Ｚに制御することを含む。
第１固定レベル信号によって、データマスクピンを高インピーダンス状態Ｈｉ－Ｚに制御することを含む。
【0074】
説明すべきこととして、ＤＤＲ５ ＳＰＥＣにおいて、ＭＲ５ ＯＰ［５］＝０Ｂの場合、第４操作コードが第２状態にあると決定し、即ち、データマスクピンをイネーブルしない。この場合、データマスクピンＤＭは、高インピーダンス状態Ｈｉ－Ｚにある。
【0075】
いくつかの実施例において、該方法は、以下を更に含む。
【0076】
Ｓ２０１において、第１モードレジスタに記憶されている第１操作コードと第４操作コード、第２モードレジスタに記憶されている第２操作コード及び第３モードレジスタに記憶されている第３操作コードを取得する。
【0077】
Ｓ２０２において、第３操作コードと第４操作コードに対してそれぞれ復号を行い、第１検証標識信号とイネーブル制御信号を得る。
【0078】
Ｓ２０３において、半導体メモリが所定の検証モードにある時、イネーブル制御信号が第１レベル状態にある場合、第１検証標識信号のレベル状態に基づいて、第１操作コード又は第２操作コードを選択してデータマスクピンのインピーダンスを制御し、又は、イネーブル制御信号が第２レベル状態にある場合、第１固定レベル信号によって、データマスクピンを高インピーダンス状態に制御する。
【0079】
ここで、第４操作コードが第１状態にある場合、イネーブル制御信号は、第１レベル状態にあり、第４操作コードが第２状態にある場合、イネーブル制御信号は、第２レベル状態にあり、第３操作コードが第３状態にある場合、第１検証標識信号は、第１レベル状態にあり、第３操作コードが第４状態にある場合、第１検証標識信号は、第２レベル状態にある。
【0080】
後続の説明において、第１レベル状態は、論理「１」であってもよく、第２レベル状態は、論理「０」であってもよいが、これは、関連制限にならない。回路論理の適応的調整の場合、第１レベル状態は、論理「０」であってもよく、第２レベル状態は、論理「１」であってもよい。それと同時に、第１固定レベル状態の具体的な値も、回路論理に基づいて適応的に決定される必要がある。
【0081】
表４を参照しながら、所定の検証モードにおける信号制御ポリシーに対して具体的に説明する。表４において、第１検証標識信号は、ＰＯＤＴＭ＿ＥＮで表され、イネーブル制御信号は、ＤＭ＿ｅｎａｂｌｅで表され、検証イネーブル信号ＰＯＤＴＭ＿ＥＮ＝１は、半導体メモリがＰＯＤＴＭモードに入っていることを表し、Ｘは、論理「０」又は論理「１」の両者のいずれであってもよいことを指す。
【0082】
【表4】
【0083】
表４に示すように、ＰＯＤＴＭモード（ＰＯＤＴＭ＿ＥＮ＝１）に入った後、以下のいくつかのケースがある。
【0084】
（１）データマスクピンＤＭの場合、イネーブル制御信号ＤＭ＿ｅｎａｂｌｅが論理「０」であれば、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮがどのような状態にあるかに関わらず、データマスクピンＤＭは、高インピーダンス状態Ｈｉ－Ｚにある。データピンＤＱの場合、検証対象として選択されたデータピンＤＱのインピーダンスは、第１インピーダンスパラメータであり、具体的には、第１操作コードＭＲ５ ＯＰ［２：１］によって制御され、検証対象としないデータピンＤＱのインピーダンスは、第２インピーダンスパラメータであり、具体的には、第２操作コードＭＲ３４ ＯＰ［２：０］によって制御される。
（２）データマスクピンＤＭの場合、イネーブル制御信号ＤＭ＿ｅｎａｂｌｅが論理「１」であり、且つ第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮが論理「０」であれば、データマスクピンＤＭが検証対象ではないことを示し、そのインピーダンスは、第２インピーダンスパラメータＲＴＴ＿ＰＡＲＫであり、具体的には、第２操作コードＭＲ３４ ＯＰ［２：０］によって制御される。データピンＤＱの場合、検証対象として選択されたデータピンＤＱのインピーダンスは、第１インピーダンスパラメータであり、具体的には、第１操作コードＭＲ５ ＯＰ［２：１］によって制御され、検証対象としないデータピンＤＱのインピーダンスは、第２インピーダンスパラメータであり、具体的には、第２操作コードＭＲ３４ ＯＰ［２：０］によって制御される。
（３）データマスクピンＤＭの場合、イネーブル制御信号ＤＭ＿ｅｎａｂｌｅが論理１であり、且つ第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮが論理１であれば、データマスクピンＤＭが検証対象であることを示し、そのインピーダンスは、第１インピーダンスパラメータＲＯＮｐｕであり、具体的には、第１操作コードＭＲ５ ＯＰ［２：１］によって制御される。データピンＤＱの場合、全てのデータピンＤＱがいずれも検証対象ではないため、データピンＤＱのインピーダンスは、いずれも、第２インピーダンスパラメータＲＴＴ ＰＡＲＫであり、具体的には、第２操作コードＭＲ３４ ＯＰ［２：０］によって制御される。
（２）データマスクピンＤＭの場合、イネーブル制御信号ＤＭ＿ｅｎａｂｌｅが論理「１」であり、且つ第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮが論理「０」であれば、データマスクピンＤＭが検証対象ではないことを示し、そのインピーダンスは、第２インピーダンスパラメータＲＴＴ＿ＰＡＲＫであり、具体的には、第２操作コードＭＲ３４ ＯＰ［２：０］によって制御される。データピンＤＱの場合、検証対象として選択されたデータピンＤＱのインピーダンスは、第１インピーダンスパラメータであり、具体的には、第１操作コードＭＲ５ ＯＰ［２：１］によって制御され、検証対象としないデータピンＤＱのインピーダンスは、第２インピーダンスパラメータであり、具体的には、第２操作コードＭＲ３４ ＯＰ［２：０］によって制御される。
（３）データマスクピンＤＭの場合、イネーブル制御信号ＤＭ＿ｅｎａｂｌｅが論理１であり、且つ第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮが論理１であれば、データマスクピンＤＭが検証対象であることを示し、そのインピーダンスは、第１インピーダンスパラメータＲＯＮｐｕであり、具体的には、第１操作コードＭＲ５ ＯＰ［２：１］によって制御される。データピンＤＱの場合、全てのデータピンＤＱがいずれも検証対象ではないため、データピンＤＱのインピーダンスは、いずれも、第２インピーダンスパラメータＲＴＴ ＰＡＲＫであり、具体的には、第２操作コードＭＲ３４ ＯＰ［２：０］によって制御される。
【0085】
このように、本願の実施例は、ＰＯＤＴＭモードにおけるデータマスクピンＤＭのインピーダンス制御ポリシーを提供する。これは、ＰＯＤＴＭモードにおいて、データマスクピンＤＭのインピーダンスを検証し、回路エラーの発生を避けることができる。
【0086】
以上のインピーダンス制御ポリシーを実現するために、以下、具体的な信号処理方法を例示的に提供する。
【0087】
いくつかの実施例において、該方法は、
第１非検証状態制御信号と第２インピーダンス制御信号を決定することと、
半導体メモリが所定の検証モードにある場合、第１検証標識信号のレベル状態とイネーブル制御信号のレベル状態に応じて、第１固定レベル信号と、第１操作コードと、第２操作コードとのうちの１つに基づいて、第１インピーダンス制御信号を出力し、又は、半導体メモリが所定の検証モードではない場合、第１非検証状態制御信号に基づいて、第１インピーダンス制御信号を出力することと、
半導体メモリの作動状態に基づいて、第１インピーダンス制御信号と第２インピーダンス制御信号とのうちの１つを選択してデータマスクピンのインピーダンスを制御することと、を更に含む。
第１非検証状態制御信号と第２インピーダンス制御信号を決定することと、
半導体メモリが所定の検証モードにある場合、第１検証標識信号のレベル状態とイネーブル制御信号のレベル状態に応じて、第１固定レベル信号と、第１操作コードと、第２操作コードとのうちの１つに基づいて、第１インピーダンス制御信号を出力し、又は、半導体メモリが所定の検証モードではない場合、第１非検証状態制御信号に基づいて、第１インピーダンス制御信号を出力することと、
半導体メモリの作動状態に基づいて、第１インピーダンス制御信号と第２インピーダンス制御信号とのうちの１つを選択してデータマスクピンのインピーダンスを制御することと、を更に含む。
【0088】
ある場合には、第１非検証状態制御信号は、データマスクピンの、所定の検証状態以外の状態でのインピーダンスを指示するためのものであり、第２インピーダンス制御信号は、データピンの、出力駆動状態でのインピーダンスを指示するためのものである。このように、ＰＯＤＴＭモードにおけるデータマスクピンＤＭの信号制御ポリシーを書き込み関連属性の信号制御ポリシーに組み込むことで、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0089】
別の場合には、第１非検証状態制御信号は、データピンの、出力駆動状態でのインピーダンスを指示するためのものであり、第２インピーダンス制御信号は、データマスクピンの、所定の検証状態以外の状態でのインピーダンスを指示するためのものである。このように、ＰＯＤＴＭモードにおけるデータマスクピンＤＭの信号制御ポリシーを読み取り属性に関連する信号制御ポリシーに組み込むことで、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0090】
本願の実施例は、制御方法を提供する。第３操作コードと第４操作コードがいずれもデータマスクピンに影響を及ぼすことができるため、回路エラーを避けるために、以下のインピーダンス制御ポリシーを提供する。第４操作コードが第１状態にあれば、第３操作コードの状態と組み合わせてデータマスクピンＤＭのインピーダンスを決定し、第４操作コードが第２状態にあれば、データマスクピンＤＭのインピーダンスを直接的に決定する。このように、ＤＤＲ５における、データマスクピンをイネーブルするかどうかを制御するための制御信号と、ＰＯＤＴＭにおける、データマスクピンが検証対象であるかどうかを制御するための制御信号と、の関係を明確にし、所定の検証モードでは、データマスクピンのインピーダンスを検証し、回路処理エラーの発生を避けることができる。
【0091】
本願のまた１つの実施例において、図３を参照すると、図３は、本願の実施例による半導体メモリ３０の構造概略図を示す。図３に示すように、該半導体メモリ３０は、第１モードレジスタ３０１と、第３モードレジスタ３０３と、データマスクピン３１０と、第１駆動回路３１１とを備え、且つ第１駆動回路３１１は、第１モードレジスタ３０１、第３モードレジスタ３０３及びデータマスクピン３１０にそれぞれ接続され、
データマスクピン３１０は、書き込みデータの入力マスク信号を受信するように構成され、
第１駆動回路３１１は、半導体メモリ３０が所定の検証モードにある場合、第１モードレジスタ３０１における第４操作コードが第１状態にあれば、第３モードレジスタ３０３における第３操作コードに基づいて、データマスクピン３１０のインピーダンスを第１値に制御し、又は、
第１モードレジスタ３０１における第４操作コードが第２状態にあれば、データマスクピン３１０のインピーダンスを第２値に制御するように構成される。
データマスクピン３１０は、書き込みデータの入力マスク信号を受信するように構成され、
第１駆動回路３１１は、半導体メモリ３０が所定の検証モードにある場合、第１モードレジスタ３０１における第４操作コードが第１状態にあれば、第３モードレジスタ３０３における第３操作コードに基づいて、データマスクピン３１０のインピーダンスを第１値に制御し、又は、
第１モードレジスタ３０１における第４操作コードが第２状態にあれば、データマスクピン３１０のインピーダンスを第２値に制御するように構成される。
【0092】
説明すべきこととして、第４操作コードは、データマスクピンをイネーブルするかどうかを指示するためのものであり、第３操作コードは、データマスクピンが所定の検証モードにおける検証対象であるかどうかを指示するためのものである。所定の検証モードは、ＰＯＤＴＭモードであってもよく、ホストがデータマスクピン又はデータピンのプルアップインピーダンスを検証することを許容する。
【0093】
このように、所定の検証モードでは、データマスクピンのインピーダンスを検証し、回路処理エラーの発生を避けることができる。
【0094】
いくつかの実施例において、図４に示すように、半導体メモリ３０は、第２モードレジスタ３０２を更に備え、且つ第２モードレジスタ３０２は、第１駆動回路３１１に接続され、第１値は、第１インピーダンスパラメータと第２インピーダンスパラメータを含み、第２値は、高インピーダンス状態を指す。
【0095】
第１駆動回路３１１は具体的には、第４操作コードが第１状態にあり、且つ第３操作コードが第３状態にある場合、第１モードレジスタ３０１における第１操作コードによって、データマスクピン３１０のインピーダンスを第１インピーダンスパラメータに制御し、又は、第４操作コードが第１状態にあり、且つ第３操作コードが第４状態にある場合、第２モードレジスタ３０２における第２操作コードによって、データマスクピン３１０のインピーダンスを第２インピーダンスパラメータに制御し、又は、第４操作コードが第２状態にある場合、第１固定レベル信号によって、データマスクピンを高インピーダンス状態に制御するように構成される。
【0096】
ここで、第１状態は、データマスクピンをイネーブルすることを指示し、第２状態は、データマスクピンをイネーブルしないことを指示し、第３状態は、データマスクピンが所定の検証モードにおける検証対象であることを指示し、第４状態は、データマスクピンが所定の検証モードにおける検証対象ではないことを指示し、半導体メモリは、少なくとも１つのデータピン３２０を更に備え、データピン３２０は、データを受信又は出力するためのものであり、第１操作コードは、少なくとも１つのデータピン３２０の、出力駆動状態でのインピーダンスが第１インピーダンスパラメータであることを指示するためのものであり、第２操作コードは、少なくとも１つのデータピン３２０の、終了状態でのインピーダンスが第２インピーダンスパラメータであることを指示するためのものである。
【0097】
図４に１つのデータピン３２０のみが例として示され、半導体メモリ３０に実際にはより多くのデータピンが存在することは、理解されるべきである。本願の実施例は、データマスクピン３１０とデータピン３２０の数に対していずれも限定しない。
【0098】
このように、本願の実施例は、ＰＯＤＴＭモードにおけるデータマスクピンＤＭとデータピンＤＱのインピーダンス制御ポリシーを提供する。これは、ＰＯＤＴＭモードでは、データマスクピンＤＭのインピーダンスを検証し、回路エラーの発生を避けることができる。
【0099】
いくつかの実施例において、図４に示すように、半導体メモリ３０は、第１復号モジュール３０４と、第２復号モジュール３０５と、を更に備え、
第１モードレジスタ３０１は、第１操作コードと第４操作コードを記憶して出力するように構成され、
第２モードレジスタ３０２は、第２操作コードを記憶して出力するように構成され、
第３モードレジスタ３０３は、第３操作コードを記憶して出力するように構成され、
第１復号モジュール３０４は、第３操作コードを受信し、第３操作コードに対して復号を行い、第１検証標識信号を出力するように構成され、
第２復号モジュール３０５は、第４操作コードを受信し、第４操作コードに対して復号を行い、イネーブル制御信号を出力するように構成され、
第１駆動回路３１１は、イネーブル制御信号、第１検証標識信号、第１固定レベル信号、第１操作コード及び第２操作コードを受信し、半導体メモリ３０が所定の検証モードにある時、イネーブル制御信号が第１レベル状態にある場合、第１検証標識信号のレベル状態に応じて、第１操作コード又は第２操作コードに基づいて、データマスクピン３１０のインピーダンスを制御し、又は、イネーブル制御信号が第２レベル状態にある場合、第１固定レベル信号によって、データマスクピン３１０を高インピーダンス状態に制御するように構成される。
第１モードレジスタ３０１は、第１操作コードと第４操作コードを記憶して出力するように構成され、
第２モードレジスタ３０２は、第２操作コードを記憶して出力するように構成され、
第３モードレジスタ３０３は、第３操作コードを記憶して出力するように構成され、
第１復号モジュール３０４は、第３操作コードを受信し、第３操作コードに対して復号を行い、第１検証標識信号を出力するように構成され、
第２復号モジュール３０５は、第４操作コードを受信し、第４操作コードに対して復号を行い、イネーブル制御信号を出力するように構成され、
第１駆動回路３１１は、イネーブル制御信号、第１検証標識信号、第１固定レベル信号、第１操作コード及び第２操作コードを受信し、半導体メモリ３０が所定の検証モードにある時、イネーブル制御信号が第１レベル状態にある場合、第１検証標識信号のレベル状態に応じて、第１操作コード又は第２操作コードに基づいて、データマスクピン３１０のインピーダンスを制御し、又は、イネーブル制御信号が第２レベル状態にある場合、第１固定レベル信号によって、データマスクピン３１０を高インピーダンス状態に制御するように構成される。
【0100】
説明すべきこととして、第４操作コードが第１状態にある場合、イネーブル制御信号は、第１レベル状態にあり、第４操作コードが第２状態にある場合、イネーブル制御信号は、第２レベル状態にあり、第３操作コードが第３状態にある場合、第１検証標識信号は、第１レベル状態にあり、第３操作コードが第４状態にある場合、第１検証標識信号は、第２レベル状態にある。
【0101】
いくつかの実施例において、図４に示すように、半導体メモリ３０は、少なくとも１つの第２駆動回路３２１を更に備え、各第２駆動回路３２１は、第１モードレジスタ３０１、第２モードレジスタ３０２及び１つのデータピン３２０に接続され、
第２駆動回路３２１は、半導体メモリ３０が所定の検証モードにある場合、対応するデータピン３２０が検証対象として選択されていれば、第１モードレジスタ３０１における第１操作コードによって、対応するデータピン３２０のインピーダンスを第１インピーダンスパラメータに制御し、又は、対応するデータピン３２０が検証対象でなければ、第２モードレジスタ３０２における第２操作コードによって、対応するデータピン３２０のインピーダンスを第２インピーダンスパラメータに制御するように構成される。
第２駆動回路３２１は、半導体メモリ３０が所定の検証モードにある場合、対応するデータピン３２０が検証対象として選択されていれば、第１モードレジスタ３０１における第１操作コードによって、対応するデータピン３２０のインピーダンスを第１インピーダンスパラメータに制御し、又は、対応するデータピン３２０が検証対象でなければ、第２モードレジスタ３０２における第２操作コードによって、対応するデータピン３２０のインピーダンスを第２インピーダンスパラメータに制御するように構成される。
【0102】
いくつかの実施例において、第３モードレジスタ３０３における第３操作コードは更に、データピンが所定の検証モードにおける検証対象であるかどうかを指示するために用いられる。図４に示すように、第２駆動回路３２１は更に、第１復号モジュール３０４に接続される。これに応じて、
第１復号モジュール３０４更に、第３操作コードに対して復号処理を行い、少なくとも１つの第２検証標識信号を出力するように構成され、１つの第２検証標識信号は、１つのデータピンが検証対象であるかどうかを指示するためのものであり、
第２駆動回路３２１は更に、対応する第２検証標識信号、第１操作コード及び第２操作コードを受信し、半導体メモリ３０が所定の検証モードに入っている場合、第２検証標識信号に基づいて、第１操作コードと第２操作コードとのうちの１つを選択してデータピン３２０のインピーダンスを制御するように構成される。
第１復号モジュール３０４更に、第３操作コードに対して復号処理を行い、少なくとも１つの第２検証標識信号を出力するように構成され、１つの第２検証標識信号は、１つのデータピンが検証対象であるかどうかを指示するためのものであり、
第２駆動回路３２１は更に、対応する第２検証標識信号、第１操作コード及び第２操作コードを受信し、半導体メモリ３０が所定の検証モードに入っている場合、第２検証標識信号に基づいて、第１操作コードと第２操作コードとのうちの１つを選択してデータピン３２０のインピーダンスを制御するように構成される。
【0103】
説明すべきこととして、第１検証標識信号は、データマスクピン３１０に対して導入される内部標識信号であり、それは、データマスクピン３１０がＰＯＤＴＭモードにおける検証対象であるかどうかを指示するためのものであり、第２検証標識信号は、データピン３２０に対して導入される内部標識信号であり、それは、データピン３２０がＰＯＤＴＭモードにおける検証対象であるかどうかを指示するためのものである。第１検証標識信号と第２検証標識信号は、いずれも、第３操作コードに基づいて復号を行うことで得られたものである。
【0104】
以上から分かるように、ＰＯＤＴＭモードに入っている場合、選択されたデータマスクピン又はデータピンのインピーダンスは、第１インピーダンスパラメータ（本質的には、プルアップ出力駆動インピーダンスである）であり、選択されていないデータマスクピン又はデータピンのインピーダンスは、第２インピーダンスパラメータ（本質的には、終端インピーダンスである）であり、それにより選択された検証対象のインピーダンス検証結果を得る。また、データマスクピンにとって、そのインピーダンスは更に、ＤＤＲ５によって規定されるイネーブル制御信号によって決まる。イネーブル制御信号が有効である場合、第１操作コードがデータマスクピンのインピーダンスを第１インピーダンスパラメータに制御することを許容し、又は、第２操作コードがデータマスクピンのインピーダンスを第２インピーダンスパラメータに制御することを許容する。イネーブル制御信号が無効である場合、データマスクピンのインピーダンスを高インピーダンス状態に制御する。このように、データマスクピンにとって、所定の検証モードに対して、出力駆動状態の定義及び関連制御回路を追加する必要がなく、所定の検証モードがデータマスクピンに適合することを確保し、所定の検証モードでは、データマスクピンのインピーダンスを検証し、回路処理エラーの発生を避けることができる。
【0105】
説明すべきこととして、第１モードレジスタの標準番号は、５であり、第１操作コードは、第１モードレジスタに記憶されている２ビット目～１ビット目の操作コードを指し、ＭＲ５ ＯＰ［２：１］で表され、第４操作コードは、第１モードレジスタに記憶されている５ビット目の操作コードを指し、ＭＲ５ ＯＰ［５］で表され、第２モードレジスタの標準番号は、３４であり、第２操作コードは、第２モードレジスタに記憶されている２ビット目～０ビット目の操作コードを指し、ＭＲ３４ ＯＰ［２：０］で表され、第３モードレジスタの標準番号は、６１であり、第３操作コードは、第３モードレジスタに記憶されている４ビット目～０ビット目の操作コードを指し、ＭＲ６１ ＯＰ［４：０］で表される。
【0106】
図５に示すように、８ビット（Ｘ８）の半導体メモリ３０を例として、第１復号モジュール３０４は、第３操作コードＭＲ６１ ＯＰ［４：０］を受信し、復号を行い、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮ、第２検証標識信号ＰＯＤＴＭ＿ＤＱ０＿ＥＮ～ＰＯＤＴＭ＿ＤＱ７＿ＥＮを得るように構成される。ここで、第２検証標識信号ＰＯＤＴＭ＿ＤＱ０＿ＥＮ～ＰＯＤＴＭ＿ＤＱ７＿ＥＮは、それぞれ、データピンＤＱＬ０～ＤＱＬ７がＰＯＤＴＭにおける検証対象であるかどうかを指示するためのものである。第１復号モジュール３０４における論理回路が前記表１に基づいて設計されたものであることは、理解されるべきである。
【0107】
以下、第１駆動回路３１１の具体的な構造の説明を例示的に提供する。
【0108】
本願の実施例において、半導体メモリ３０は更に、第１非検証状態制御信号、第２インピーダンス制御信号及び第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を決定するように構成され、且つ第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］は、プルアップインピーダンス値を較正するためのものである。
【0109】
図６に示すように、第１駆動回路３１１は、
第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮ、イネーブル制御信号ＤＭ＿ｅｎａｂｌｅ、第１固定レベル信号、第１操作コードＭＲ５ ＯＰ［２：１］、第２操作コードＭＲ３４ ＯＰ［２：０］及び第１非検証状態制御信号を受信し、半導体メモリが所定の検証モードにある場合、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮのレベル状態とイネーブル制御信号ＤＭ＿ｅｎａｂｌｅのレベル状態に応じて、第１固定レベル信号と、第１操作コードＭＲ５ ＯＰ［２：１］と、第２操作コードＭＲ３４ ＯＰ［２：０］とのうちの１つに基づいて、第１インピーダンス制御信号を出力し、又は、半導体メモリが所定の検証モードではない場合、第１非検証状態制御信号に基づいて、第１インピーダンス制御信号を出力するように構成される第１信号処理モジュール４１と、
第１インピーダンス制御信号、第２インピーダンス制御信号及び第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を受信し、第１インピーダンス制御信号、第２インピーダンス制御信号及び第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］に対して選択と論理組み合わせを行い、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを出力するように構成される第１論理モジュール４２と、
複数の第１インピーダンスユニットを含み、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを受信し、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを利用して、複数の第１インピーダンスユニットに対して制御を行うことによって、データマスクピン３１０のインピーダンスを制御するように構成される第１駆動モジュール４３と、を備えてもよい。
第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮ、イネーブル制御信号ＤＭ＿ｅｎａｂｌｅ、第１固定レベル信号、第１操作コードＭＲ５ ＯＰ［２：１］、第２操作コードＭＲ３４ ＯＰ［２：０］及び第１非検証状態制御信号を受信し、半導体メモリが所定の検証モードにある場合、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮのレベル状態とイネーブル制御信号ＤＭ＿ｅｎａｂｌｅのレベル状態に応じて、第１固定レベル信号と、第１操作コードＭＲ５ ＯＰ［２：１］と、第２操作コードＭＲ３４ ＯＰ［２：０］とのうちの１つに基づいて、第１インピーダンス制御信号を出力し、又は、半導体メモリが所定の検証モードではない場合、第１非検証状態制御信号に基づいて、第１インピーダンス制御信号を出力するように構成される第１信号処理モジュール４１と、
第１インピーダンス制御信号、第２インピーダンス制御信号及び第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を受信し、第１インピーダンス制御信号、第２インピーダンス制御信号及び第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］に対して選択と論理組み合わせを行い、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを出力するように構成される第１論理モジュール４２と、
複数の第１インピーダンスユニットを含み、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを受信し、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを利用して、複数の第１インピーダンスユニットに対して制御を行うことによって、データマスクピン３１０のインピーダンスを制御するように構成される第１駆動モジュール４３と、を備えてもよい。
【0110】
データマスクピン３１０がＷｒｉｔｅ機能のみをサポートし、外部にデータを出力する必要がなく、終了状態の場合、レベルプルアップ機能のみに係わり、レベルプルダウン機能に係わらないため、第１駆動回路３１１に、レベルプルアップ機能を制御する第１インピーダンス制御信号と第２インピーダンス制御信号がのみ存在し、レベルプルダウン機能を制御する関連信号に係わらないことは、理解されるべきである。また、各第１インピーダンスユニットのプルアップインピーダンス値は、標準インピーダンス値であるべきである。しかしながら、実際の作動環境における温度、電圧などの環境パラメータの変化に伴い、第１インピーダンスユニットのインピーダンス値もこれに応じて変化する。従って、第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］は、各第１インピーダンスユニットのプルアップインピーダンス値を標準インピーダンス値に較正するためのものである。ここで、全ての第１インピーダンスユニットは、いずれも、第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を共有する。
【0111】
説明すべきこととして、第１インピーダンス制御信号と第２インピーダンス制御信号は、それぞれ２つの属性、即ち、書き込み関連属性と読み取り関連属性に対応する。理解すべきこととして、非ＰＯＤＴＭモードでは、実際の作動状態によれば、第１インピーダンス制御信号と第２インピーダンス制御信号の両者の１つが有効であり、それが第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］と組み合わせられた後に第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得る。逆に、ＰＯＤＴＭモードでは、第２インピーダンス制御信号は、常に無効であり、第１インピーダンス制御信号と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を組み合わせた後に第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得る。ここで、第１インピーダンス制御信号と第２インピーダンス制御信号のうちの有効信号は、第１インピーダンスユニットのレベルプルアップ機能をオン又はオフにするためのものであり、第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］は、第１インピーダンスユニットのレベルプルアップ機能をオンにする場合、該第１インピーダンスユニットのインピーダンス値を標準インピーダンス値に較正するためのものである。
【0112】
いくつかの実施例において、図６に示すように、第１信号処理モジュール４１は、
第１操作コードＭＲ５ ＯＰ［２：１］を受信し、第１操作コードに対して復号を行い、第１復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第３復号モジュール４１１と、
第２操作コードＭＲ３４ ＯＰ［２：０］を受信し、第２操作コードに対して復号を行い、第２復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第４復号モジュール４１２と、
第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮ、第１復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］及び第２復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を受信し、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮのレベル状態に基づいて、第１復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］と第２復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］とのうちの１つを選択して第１予選信号を出力するように構成される第１選択モジュール４１３と、
イネーブル制御信号ＤＭ＿ｅｎａｂｌｅ、第１予選信号及び第１固定レベル信号を受信し、イネーブル制御信号ＤＭ＿ｅｎａｂｌｅのレベル状態に基づいて、第１予選信号と第１固定レベル信号とのうちの１つを選択して第１検証状態制御信号を出力するように構成される第２選択モジュール４１４と、
検証イネーブル信号ＰＯＤＴＭ＿ＥＮ、第１検証状態制御信号及び第１非検証状態制御信号を受信し、検証イネーブル信号ＰＯＤＴＭ＿ＥＮのレベル状態に基づいて、第１検証状態制御信号と第１非検証状態制御信号とのうちの１つを選択して第１インピーダンス制御信号を出力するように構成される第３選択モジュール４１５であって、検証イネーブル信号は、半導体メモリが所定の検証モードにあるかどうかを指示するためのものである、第３選択モジュール４１５と、を備える。
第１操作コードＭＲ５ ＯＰ［２：１］を受信し、第１操作コードに対して復号を行い、第１復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第３復号モジュール４１１と、
第２操作コードＭＲ３４ ＯＰ［２：０］を受信し、第２操作コードに対して復号を行い、第２復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第４復号モジュール４１２と、
第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮ、第１復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］及び第２復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を受信し、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮのレベル状態に基づいて、第１復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］と第２復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］とのうちの１つを選択して第１予選信号を出力するように構成される第１選択モジュール４１３と、
イネーブル制御信号ＤＭ＿ｅｎａｂｌｅ、第１予選信号及び第１固定レベル信号を受信し、イネーブル制御信号ＤＭ＿ｅｎａｂｌｅのレベル状態に基づいて、第１予選信号と第１固定レベル信号とのうちの１つを選択して第１検証状態制御信号を出力するように構成される第２選択モジュール４１４と、
検証イネーブル信号ＰＯＤＴＭ＿ＥＮ、第１検証状態制御信号及び第１非検証状態制御信号を受信し、検証イネーブル信号ＰＯＤＴＭ＿ＥＮのレベル状態に基づいて、第１検証状態制御信号と第１非検証状態制御信号とのうちの１つを選択して第１インピーダンス制御信号を出力するように構成される第３選択モジュール４１５であって、検証イネーブル信号は、半導体メモリが所定の検証モードにあるかどうかを指示するためのものである、第３選択モジュール４１５と、を備える。
【0113】
説明すべきこととして、検証イネーブル信号ＰＯＤＴＭ＿ＥＮは、半導体メモリが所定の検証モードＰＯＤＴＭにあるかどうかを指示するためのものであり、それは、同様に、第３制御コードＭＲ６１ ＯＰ［４：０］に基づいて復号を行い、前記表１に示すように、ＭＲ６１ ＯＰ［４：０］の値が表１における０００００Ｂ以外の他の組み合わせ形式である場合、半導体メモリが所定の検証モードＰＯＤＴＭにあることを示し、検証イネーブル信号ＰＯＤＴＭ＿ＥＮは、第１レベル状態（例えば、論理「１」）にある。ＭＲ６１ ＯＰ［４：０］＝０００００Ｂの場合、半導体メモリが所定の検証モードＰＯＤＴＭではないことを示し、検証イネーブル信号ＰＯＤＴＭ＿ＥＮは、第２レベル状態（例えば、論理「０」）にある。又は、第１検証標識信号又は第２検証標識信号のうちの１つの信号が第１レベル状態にあれば、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが第１レベル状態にあり、第１検証標識信号と第２検証標識信号がいずれも第２レベル状態にあれば、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが第２レベル状態にあると理解されてもよい。
【0114】
理解すべきこととして、第３復号モジュール４１１における論理回路は、前記表２に基づいて設計されたものであり、即ち、第１復号信号は、駆動インピーダンスＲｏｎのインピーダンス値（第１インピーダンスパラメータ）を表すためのものであり、第４復号モジュール４１２における論理回路は、前記表３に基づいて設計されたものであり、即ち、第２復号信号は、終端インピーダンスＲＴＴのインピーダンス値（第２インピーダンスパラメータ）を表すためのものである。また、Ｍは、正の整数であり、その具体的な値は、実際の作動シーンに応じて決定される必要がある。
【0115】
図６に示す第１駆動回路３１１について、第１非検証状態制御信号と第２インピーダンス制御信号の定義によって、２つの具体的な実施形態が存在してもよい。
【0116】
一実施形態において、第１非検証状態制御信号は、データマスクピンの、所定の検証状態以外の状態でのインピーダンスを指示するためのものであり、第２インピーダンス制御信号は、データピンの、出力駆動状態でのインピーダンスを指示するためのものである。つまり、ＰＯＤＴＭモードにおけるデータマスクピンの信号制御ポリシーを書き込み関連属性の信号制御ポリシーに組み込むことで、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0117】
これに応じて、図７に示すように、第１インピーダンス制御信号は、ＯＤＴ＿ＭＵＸ［Ｍ：０］で表され、第２インピーダンス制御信号は、ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］で表される。特に、図６に比べて、図７における第１駆動回路３１１は、第１前処理モジュール４４と、第２前処理モジュール４５と、を更に備え、第１前処理モジュール４４は、第１操作コードＭＲ５ ＯＰ［２：１］に対して復号を行い、第２インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］を得るように構成され、第２前処理モジュール４５は、ＲＴＴ＿ＷＲに係わるＭＲ３４［５：３］、ＲＴＴ＿ＮＯＭ＿ＷＲに係わるＭＲ３５［２：０］、ＲＴＴ＿ＮＯＭ＿ＲＤに係わるＭＲ３５［５：３］、ＲＴＴ＿ＰＡＲＫに係わるＭＲ３４［２：０］、ＤＱＳ＿ＲＴＴ＿ＰＡＲＫに係わるＭＲ３３［５：３］に基づいて、第１非検証状態制御信号を決定するように構成される。以上の信号の具体的な意味は、ＤＤＲ５ ＳＰＥＣにおける規定を参照し、且つこれらの信号は、本願の実施例の実施に影響を及ぼさないため、説明を省略する。また、後続の説明において、半導体メモリ３０がＰＯＤＴＭモードにあれば、検証イネーブル信号ＰＯＤＴＭ＿ＥＮは、論理「１」であり、半導体メモリ３０がＰＯＤＴＭモードでなければ、検証イネーブル信号ＰＯＤＴＭ＿ＥＮは、論理「０」であり、データマスクピン３１０がＰＯＤＴＭモードの検証対象であれば、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮは、論理「１」であり、データマスクピン３１０がＰＯＤＴＭモードの検証対象でなければ、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮは、論理「０」であり、データマスクピン３１０をイネーブルすれば、イネーブル制御信号ＤＭ＿ｅｎａｂｌｅは、論理「１」であり、データマスクピン３１０をイネーブルしなければ、イネーブル制御信号ＤＭ＿ｅｎａｂｌｅは、論理「０」である。第１固定レベル信号は、ＶＤＤで表され、且つ第１固定レベル信号ＶＤＤは、全ての第１インピーダンスユニットのレベルプルアップ機能をオフにすることを指示する。理解すべきこととして、第１固定レベル信号の具体的な値は、回路の論理原理によって決まり、対応する回路論理に応じて調整されてもよい。
【0118】
以下、４つの作動シーンによって、図７の作動原理を説明する。
【0119】
作動シーン１：イネーブル制御信号ＤＭ＿ｅｎａｂｌｅは、データマスクピン３１０をイネーブルすることを指示し、半導体メモリ３０は、ＰＯＤＴＭモードに入っており、且つデータマスクピン３１０は、検証対象である。この場合、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮが論理「１」であるため、第１選択モジュール４１３は、第１復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］を出力し、第１予選信号を得る。イネーブル制御信号ＤＭ＿ｅｎａｂｌｅが論理「１」であるため、第２選択モジュール４１４は、第１予選信号を出力し、第１検証状態制御信号を得る。検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「１」であるため、第３選択モジュール４１５は、第１検証状態制御信号を出力し、第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］を得る。前述したように、ＰＯＤＴＭモードにおける第２インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］が常に無効であるため、第１論理モジュール４２は、実際には、第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］に対して論理組み合わせを行い、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得て、更に、データマスクピン３１０のインピーダンスを第１インピーダンスパラメータに制御する。ここで、第２インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］が無効であることは、以下の少なくとも２つの方式で実現してもよい。第１前処理モジュール４４に、対応する信号遮断論理を追加し、又は、第１論理モジュール４２に、対応する信号遮断論理を追加する。
【0120】
以上から分かるように、作動シーン１について、データマスクピン３１０のインピーダンスは、実際には、第１操作コードＭＲ５ ＯＰ［２：１］によって制御され、具体的には、第１インピーダンスパラメータである。
【0121】
作動シーン２：イネーブル制御信号ＤＭ＿ｅｎａｂｌｅは、データマスクピン３１０をイネーブルすることを指示し、半導体メモリ３０は、ＰＯＤＴＭモードに入っており、且つデータマスクピン３１０は、検証対象ではない。この場合、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮが論理「０」であるため、第１選択モジュール４１３は、第２復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を出力し、第１予選信号を得る。イネーブル制御信号ＤＭ＿ｅｎａｂｌｅが論理「１」であるため、第２選択モジュール４１４は、第１予選信号を出力し、第１検証状態制御信号を得る。検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「１」であるため、第３選択モジュール４１５は、第１検証状態制御信号を出力し、第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］を得る。前述したように、ＰＯＤＴＭモードにおける第２インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］が常に無効であるため、第１論理モジュール４２は、実際には、第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］に対して論理組み合わせを行い、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得て、更に、データマスクピン３１０のインピーダンスを第２インピーダンスパラメータに制御する。
【0122】
以上から分かるように、作動シーン２について、データマスクピン３１０のインピーダンスは、実際には、第２操作コードＭＲ３４ ＯＰ［２：０］によって制御され、具体的には、第２インピーダンスパラメータである。
【0123】
作動シーン３：イネーブル制御信号ＤＭ＿ｅｎａｂｌｅは、データマスクピン３１０をイネーブルしないことを指示し、且つ半導体メモリ３０は、ＰＯＤＴＭモードに入っている。この場合、イネーブル制御信号ＤＭ＿ｅｎａｂｌｅが論理「０」であるため、第２選択モジュール４１４は、第１固定レベル信号ＶＤＤを出力し、第１検証状態制御信号を得る。検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「１」であるため、第３選択モジュール４１５は、第１検証状態制御信号を出力し、第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］を得る。前述したように、ＰＯＤＴＭモードにおける第２インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］が常に無効であるため、第１論理モジュール４２は、実際には、第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］に対して論理組み合わせを行い、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得る。第１固定レベル信号ＶＤＤが全ての第１インピーダンスユニットのレベルプルアップ機能をオフにすることを指示するため、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥは、第１駆動モジュール４３を切断状態に制御する。従って、データマスクピン３１０は、高インピーダンス状態Ｈｉ－Ｚにある。
【0124】
以上から分かるように、作動シーン３について、データマスクピン３１０のインピーダンスは、実際には、第１固定レベル信号ＶＤＤによって制御され、具体的には、高インピーダンス状態Ｈｉ－Ｚである。
【0125】
作動シーン４：半導体メモリ３０は、ＰＯＤＴＭモードに入っていない。この場合、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「０」であるため、第３選択モジュール４１５は、第２前処理モジュール４５によって決定された第１非検証状態制御信号を出力し、第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］を得る。データマスクピン３１０がＷｒｉｔｅ機能のみをサポートし、非ＰＯＤＴＭモードにおける第２インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］が無効であり、且つ第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］が有効であるため、第１論理モジュール４２は、第１インピーダンス制御信号ＯＤＴ＿ＭＵＸ［Ｍ：０］と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を組み合わせた後に第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得て、更に、データマスクピン３１０のインピーダンスを制御する。
【0126】
以上から分かるように、作動シーン４について、データマスクピン３１０のインピーダンスは、実際には、第２前処理モジュール４５によって制御され、具体的には、実際の需要によって決まる。
【0127】
別の実施形態において、第１非検証状態制御信号は、データピンの、出力駆動状態でのインピーダンスを指示するためのものであり、第２インピーダンス制御信号は、データマスクピンの、所定の検証状態以外の状態でのインピーダンスを指示するためのものである。つまり、ＰＯＤＴＭモードにおけるデータマスクピンの信号制御ポリシーを読み取り属性に関連する信号制御ポリシーに組み込むことで、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0128】
これに応じて、図８に示すように、第１インピーダンス制御信号は、ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］で表され、第２インピーダンス制御信号は、ＯＤＴ＿ＣＴＲＬ［Ｍ：０］で表される。特に、図６に比べて、図８における半導体メモリ３０も、第１前処理モジュール４４と、第２前処理モジュール４５と、を備える。
【0129】
同様に、以下、４つの作動シーンによって、図８の作動原理を説明する。
【0130】
作動シーン１：イネーブル制御信号ＤＭ＿ｅｎａｂｌｅは、データマスクピン３１０をイネーブルすることを指示し、半導体メモリ３０は、ＰＯＤＴＭモードに入っており、且つデータマスクピン３１０は、検証対象である。この場合、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮが論理「１」であるため、第１選択モジュール４１３は、第１復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］を出力し、第１予選信号を得る。イネーブル制御信号ＤＭ＿ｅｎａｂｌｅが論理「１」であるため、第２選択モジュール４１４は、第１予選信号を出力し、第１検証状態制御信号を得る。検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「１」であるため、第３選択モジュール４１５は、第１検証状態制御信号を出力し、第１インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］を得る。前述したように、ＰＯＤＴＭモードにおける第２インピーダンス制御信号ＯＤＴ＿ＣＴＲＬ［Ｍ：０］が常に無効であるため、第１論理モジュール４２は、実際には、第１インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］に対して論理組み合わせを行い、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得て、更に、データマスクピン３１０のインピーダンスを第１インピーダンスパラメータに制御する。
【0131】
このように、作動シーン１について、データマスクピン３１０のインピーダンスは、依然として、第１操作コードＭＲ５ ＯＰ［２：１］によって制御され、具体的には、第１インピーダンスパラメータである。
【0132】
作動シーン２：イネーブル制御信号ＤＭ＿ｅｎａｂｌｅは、データマスクピン３１０をイネーブルすることを指示し、半導体メモリ３０は、ＰＯＤＴＭモードに入っており、且つデータマスクピン３１０は、検証対象ではない。この場合、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮが論理「０」であるため、第１選択モジュール４１３は、第２復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を出力し、第１予選信号を得る。イネーブル制御信号ＤＭ＿ｅｎａｂｌｅが論理「１」であるため、第２選択モジュール４１４は、第１予選信号を出力し、第１検証状態制御信号を得る。検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「１」であるため、第３選択モジュール４１５は、第１検証状態制御信号を出力し、第１インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］を得る。前述したように、ＰＯＤＴＭモードにおける第２インピーダンス制御信号ＯＤＴ＿ＣＴＲＬが常に無効であるため、第１論理モジュール４２は、実際には、第１インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］に対して論理組み合わせを行い、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得て、更に、データマスクピン３１０のインピーダンスを第２インピーダンスパラメータに制御する。
【0133】
このように、作動シーン２について、データマスクピン３１０のインピーダンスは、依然として、第２操作コードＭＲ３４ ＯＰ［２：０］によって制御され、具体的には、第２インピーダンスパラメータである。
【0134】
作動シーン３：イネーブル制御信号ＤＭ＿ｅｎａｂｌｅは、データマスクピン３１０をイネーブルしないことを指示し、且つ半導体メモリ３０は、ＰＯＤＴＭモードに入っている。この場合、イネーブル制御信号ＤＭ＿ｅｎａｂｌｅが論理「０」であるため、第２選択モジュール４１４は、第１固定レベル信号ＶＤＤを出力し、第１検証状態制御信号を得る。検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「１」であるため、第３選択モジュール４１５は、第１検証状態制御信号を出力し、第１インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］を得る。前述したように、ＰＯＤＴＭモードにおける第２インピーダンス制御信号ＯＤＴ＿ＣＴＲＬが常に無効であるため、第１論理モジュール４２は、実際には、第１インピーダンス制御信号ＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］に対して論理組み合わせを行い、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得る。第１固定レベル信号ＶＤＤが全ての第１インピーダンスユニットのレベルプルアップ機能をオフにすることを指示するため、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥは、第１駆動モジュール４３を切断状態に制御する。従って、データマスクピン３１０は、高インピーダンス状態Ｈｉ－Ｚにある。
【0135】
以上から分かるように、作動シーン３について、データマスクピン３１０のインピーダンスは、依然として、第１固定レベル信号ＶＤＤによって制御され、具体的には、高インピーダンス状態Ｈｉ－Ｚである。
【0136】
作動シーン４：半導体メモリ３０は、ＰＯＤＴＭモードに入っていない。この場合、検証イネーブル信号ＰＯＤＴＭ＿ＥＮが論理「０」であるため、第３選択モジュール４１５は、第１前処理モジュール４４によって決定された第１非検証状態制御信号を出力し、第１インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］を得る。それと同時に、第２前処理モジュール４５は、第２インピーダンス制御信号ＯＤＴ＿ＣＴＲＬ［Ｍ：０］を出力する。前述したように、データマスクピンＤＭがＷｒｉｔｅ機能のみをサポートし、非ＰＯＤＴＭモードにおける第１インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］が無効であり、且つ第２インピーダンス制御信号ＯＤＴ＿ＣＴＲＬ［Ｍ：０］が有効であるため、第１論理モジュール４２は、第２インピーダンス制御信号ＯＤＴ＿ＣＴＲＬ［Ｍ：０］と第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］を組み合わせた後に第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥを得て、更に、データマスクピン３１０のインピーダンスを制御する。
【0137】
このように、作動シーン４について、データマスクピン３１０のインピーダンスも、第２前処理モジュール４５によって制御され、具体的には、実際の需要によって決まる。
【0138】
更に説明すべきこととして、図７と図８において、信号通路に付される記号「／」は、ここで、実際には複数本の信号通路が存在することを表すためのものであり、１本のみを描いて示している。換言すれば、ＭＲ３４ ＯＰ［２：０］、ＭＲ５ ＯＰ［２：１］、ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］、ＲＴＴ＿ＣＯＤＥ［Ｍ：０］、ＩＭＰｐｕ＿ＣＯＤＥ ［Ｍ：０］、ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］、ＯＤＴ＿ＣＴＲＬ［Ｍ：０］、ＯＤＴ＿ＭＵＸ［Ｍ：０］、ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥのうちの各信号は、いずれも複数のサブ信号を含み、各サブ信号は、いずれもそれぞれの信号通路を有する。
【0139】
【0140】
いくつかの実施例において、図７又は図８に示すように、第１復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］、第２復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］、第１予選信号、第１固定レベル信号、第１検証状態制御信号、第１非検証状態制御信号及び第１インピーダンス制御信号は、いずれも（Ｍ＋１）ビットのサブ信号を含み、それは、［Ｍ：０］で表され、第１選択モジュール４１３は、（Ｍ＋１）個の第１データセレクタを含み、第２選択モジュール４１４は、（Ｍ＋１）個の第２データセレクタを含み、第３選択モジュール４１５は、（Ｍ＋１）個の第３データセレクタを含み、１つの第１データセレクタの入力端は、それぞれ、第１復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］の１ビットのサブ信号と第２復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］の１ビットのサブ信号を受信し、１つの第１データセレクタの出力端は、第１予選信号の１ビットのサブ信号を出力するためのものであり、全ての第１データセレクタの制御端は、いずれも、第１検証標識信号ＰＯＤＴＭ＿ＤＭ＿ＥＮを受信する。１つの第２データセレクタの入力端は、第１予選信号の１ビットのサブ信号と第１固定レベル信号の１ビットのサブ信号を受信し、１つの第２データセレクタの出力端は、第１検証状態制御信号の１ビットのサブ信号を出力するためのものであり、全ての第２データセレクタの制御端は、いずれも、イネーブル制御信号ＤＭ＿ｅｎａｂｌｅを受信する。１つの第３データセレクタの入力端は、第１検証状態制御信号の１ビットのサブ信号と第１非検証状態制御信号の１ビットのサブ信号を受信し、１つの第３データセレクタの出力端は、第１インピーダンス制御信号の１ビットのサブ信号を出力するためのものであり、全ての第３データセレクタの制御端は、いずれも、検証イネーブル信号ＰＯＤＴＭ＿ＥＮを受信し、Ｍは、正の整数である。
【0141】
説明すべきこととして、第１検証状態制御信号は、第１検証状態制御信号［Ｍ：０］で表され、第１予選信号は、第１予選信号［Ｍ：０］で表され、第１固定レベル信号は、ＶＤＤ［Ｍ：０］で表され、第１非検証状態制御信号は、第１非検証状態制御信号［Ｍ：０］で表され、第１インピーダンス制御信号は、第１インピーダンス制御信号［Ｍ：０］で表される。このように、１番目の第１データセレクタは、それぞれ、ＲＯＮｐｕ＿ＣＯＤＥ［０］、ＲＴＴ＿ＣＯＤＥ［０］及びＰＯＤＴＭ＿ＤＭ＿ＥＮを受信し、ＰＯＤＴＭ＿ＤＭ＿ＥＮに基づいて、ＲＯＮｐｕ＿ＣＯＤＥ［０］とＲＴＴ＿ＣＯＤＥ［０］とのうちの１つを選択して第１予選信号［０］を出力し、１番目の第２データセレクタは、それぞれ、第１予選信号［０］、ＶＤＤ［０］及びＤＭ＿ｅｎａｂｌｅを受信し、ＤＭ＿ｅｎａｂｌｅに基づいて、第１予選信号［０］とＶＤＤ［０］とのうちの１つを選択して第１検証状態制御信号［０］を出力し、１番目の第３データセレクタは、それぞれ、第１検証状態制御信号［０］、第１非検証状態制御信号［０］及びＰＯＤＴＭ＿ＥＮを受信し、ＰＯＤＴＭ＿ＥＮに基づいて、第１検証状態制御信号［０］と第１非検証状態制御信号［０］とのうちの１つを選択して第１インピーダンス制御信号［０］を出力する。その他は、これを参照しながら理解されてもよい。
【0142】
いくつかの実施例において、第２インピーダンス制御信号は、（Ｍ＋１）ビットのサブ信号を含み、第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］は、Ｎビットのサブ信号を含む。第１ターゲット信号は、Ａ組のサブ信号を含み、且つ各組のサブ信号は、Ｎビットのサブ信号を含み、第１ターゲット信号における第１組の信号は、ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］で表され、第１ターゲット信号における第２組の信号は、ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿２［Ｎ－１：０］で表され、……、第１ターゲット信号における第Ａ組の信号は、ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿Ａ［Ｎ－１：０］で表される。第１駆動モジュール５３は、Ａ個の第１インピーダンスユニットを備え、且つ各第１インピーダンスユニットは、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥにおける１組のサブ信号を受信するように構成され、即ち、１番目の第１インピーダンスユニットは、ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］を受信するように構成され、２番目の第１インピーダンスユニットは、ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿２［Ｎ－１：０］を受信するように構成され、……、Ａ番目の第１インピーダンスユニットは、ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿Ａ［Ｎ－１：０］を受信するように構成される。
【0143】
図７又は図８に示すように、第１論理モジュール４２は具体的には、第１インピーダンス制御信号と第２インピーダンス制御信号に基づいて、少なくとも１つの第１インピーダンスユニットのレベルプルアップ機能の使用を開始するかどうかを決定し、そして、ａ番目の第１インピーダンスユニットのレベルプルアップ機能の使用を開始する場合、第１較正信号に基づいて、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥにおける第ａ組のサブ信号のレベル状態を決定することによって、ａ番目の第１インピーダンスユニットのインピーダンス値を標準インピーダンス値に制御し、又は、ａ番目の第１インピーダンスユニットのレベルプルアップ機能の使用を開始しない場合、第１ターゲット信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥにおける第ａ組のサブ信号がいずれも第１レベル状態（実際の回路論理に基づいて決定する必要があり、関連制限にならない）にあると決定するように構成され、ａ、Ｎ、Ａは、いずれも整数であり、ａは、Ａ以下であり、（Ｍ＋１）は、Ａ以下である。
【0144】
理解すべきこととして、第１論理モジュール４２にとって、第１インピーダンス制御信号と第２インピーダンス制御信号の両者のうち、１つのみの有効信号が存在する。Ｍ＋１≦Ａの場合、該有効信号における１ビットのサブ信号は、１つ又は複数の第１インピーダンスユニットのレベルプルアップ機能の使用を開始するかどうかを制御する。また、複数の第１インピーダンスユニットが並列接続状態にあり、且つ各第１インピーダンスユニットは、標準インピーダンス値ＲＺＱを提供することができる。このように、データマスクピン３１０のプルアップインピーダンスがＲＺＱ／２に調整される必要があれば、２つの第１インピーダンスユニットのレベルプルアップ機能をオンにし、残りの第１インピーダンスユニットのレベルプルアップ機能をオフにする。データマスクピン３１０のプルアップインピーダンスがＲＺＱ／３に調整される必要があれば、３つの第１インピーダンスユニットのレベルプルアップ機能の使用を開始し、残りの第１インピーダンスユニットのレベルプルアップ機能をオフにする。その他は、これを参照しながら理解されたい。
【0145】
例示的に、Ｍ＋１＝Ａ＝７の場合、第１インピーダンス制御信号と第２インピーダンス制御信号の両者のうちの有効信号がＩＭＰｐｕ＿ＣＯＤＥ［６：０］であるとすれば、ＩＭＰｐｕ＿ＣＯＤＥ［０］は、１番目の第１インピーダンスユニット、ＩＭＰｐｕ＿ＣＯＤＥ［１］は、２番目の第１インピーダンスユニットを制御し、……、ＩＭＰｐｕ＿ＣＯＤＥ［６］は、７番目の第１インピーダンスユニットを制御する。具体的には、ＩＭＰｐｕ＿ＣＯＤＥ［６：０］＝１１１１１１１とすれば、第１ターゲット信号における各組のサブ信号（計７組）のレベル値は、いずれも、第１較正信号のレベル値と同じであり、それにより、７個の第１インピーダンスユニットのプルアップインピーダンス値がいずれもＲＺＱであり、それによりデータマスクピン３１０のプルアップインピーダンスがＲＺＱ／７である。ＩＭＰｐｕ＿ＣＯＤＥ［６：０］＝１１１１０００とすれば、第１ターゲット信号における第１組のサブ信号～第３組のサブ信号のそれぞれのレベル値はいずれも第１レベル状態であり、且つ第４組のサブ信号～第７組のサブ信号のうちの各組のサブ信号のレベル値は、いずれも、第１較正信号のレベル値と同じであり、それにより、１番目の第１インピーダンスユニット～３番目の第１インピーダンスユニットがいずれも切断状態であり、且つ４番目の第１インピーダンスユニット～７番目の第１インピーダンスユニットのプルアップインピーダンス値がいずれもＲＺＱであり、それによりデータマスクピン３１０のプルアップインピーダンスがＲＺＱ／４である。その他は、これを参照しながら理解されてもよい。
【0146】
例示的に、Ｍ＋１＝４、Ａ＝７の場合には、第１インピーダンス制御信号と第２インピーダンス制御信号の両者のうちの有効信号がＩＭＰｐｕ＿ＣＯＤＥ［３：０］であるとすれば、ＩＭＰｐｕ＿ＣＯＤＥ［０］は、１番目の第１インピーダンスユニットを制御し、ＩＭＰｐｕ＿ＣＯＤＥ［１］は、２番目の第１インピーダンスユニットと３番目の第１インピーダンスユニットを制御し、ＩＭＰｐｕ＿ＣＯＤＥ［２］は、４番目の第１インピーダンスユニットと５番目のインピーダンスユニットを制御し、ＩＭＰｐｕ＿ＣＯＤＥ［３］は、６番目の第１インピーダンスユニットと７番目の第１インピーダンスユニットを制御する。具体的には、ＩＭＰｐｕ＿ＣＯＤＥ［３：０］＝１１１１とすれば、第１ターゲット信号における各組のサブ信号のレベル値は、いずれも、第１較正信号のレベル値と同じであり、それにより、７個の第１インピーダンスユニットのプルアップインピーダンス値がＲＺＱであり、それによりデータマスクピン３１０のプルアップインピーダンスがＲＺＱ／７である。ＩＭＰｐｕ＿ＣＯＤＥ［３：０］＝１１００とすれば、第１ターゲット信号における第１組のサブ信号～第３組のサブ信号のそれぞれのレベル値は、いずれも第１レベル状態であり、且つ第４組のサブ信号～第７組のサブ信号のうちの各組のサブ信号のレベル値は、いずれも第１較正信号のレベル値と同じであり、それにより、１番目の第１インピーダンスユニット～３番目の第１インピーダンスユニットがいずれも切断状態であり、且つ４番目の第１インピーダンスユニット～７番目の第１インピーダンスユニットのプルアップインピーダンス値がいずれもＲＺＱであり、それによりデータマスクピン３１０のプルアップインピーダンスがＲＺＱ／４である。その他は、これを参照しながら理解されてもよい。
【0147】
つまり、ある第１インピーダンスユニットのレベルプルアップ機能の使用を開始する場合、第１較正信号を利用して、該第１インピーダンスユニットのプルアップインピーダンス値を標準インピーダンス値に較正し、逆に、該第１インピーダンスユニットのレベルプルアップ機能の使用を開始しない場合、第１レベル状態にある固定信号を利用して第１インピーダンスユニットの関連回路を切断する。
【0148】
いくつかの実施例において、図７又は図８に示すように、各第１インピーダンスユニットは、いずれも、Ｎ個の第１スイッチトランジスタ（例えば、図７又は図８における第１スイッチトランジスタ４３１）と、Ｎ個の第２スイッチトランジスタ（例えば、図７又は図８における第２スイッチトランジスタ４３２）と、２Ｎ個の第１抵抗（例えば、図７又は図８における第１抵抗４３３）とを備え、ａ番目の第１インピーダンスユニットにおけるｎ番目の第１スイッチトランジスタの制御端は、第１ターゲット信号における第ａ組のサブ信号におけるｎ番目のサブ信号に接続され、１つの第１スイッチトランジスタの第１端は、１つの第１抵抗の第１端に接続され、１つの第１スイッチトランジスタの第２端は、電源信号に接続され、１つの第２スイッチトランジスタの制御端は、第２固定レベル信号に接続され、１つの第２スイッチトランジスタの第１端は、アース信号ＶＳＳに接続され、１つの第２スイッチトランジスタの第２端は、１つの第１抵抗の第１端に接続され、２Ｎ個の第１抵抗の第２端はいずれもデータマスクピン３１０に接続される。ｎは、Ｎ以下である。
【0149】
理解すべきこととして、データマスクピン３１０がＲｅａｄ機能をサポートせず、レベルプルダウン機能を使用する必要がないため、第２固定レベル信号を利用して、第２スイッチトランジスタをオフにし、その具体的な数値は、実際の回路状況に応じて決定されてもよい。
【0150】
説明すべきこととして、図７又は図８において、１番目の第１インピーダンスユニットを例として、１番目の第１インピーダンスユニットは、第１ターゲット信号における第１組のサブ信号ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］を受信するように構成され、且つＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］は、ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿１［０］、ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿１［１］……ＰＵ１＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１］というＮ個のサブ信号を含み、各サブ信号は、１つの第１スイッチトランジスタの作動状態を制御するためのものであり、それにより、該第１インピーダンスユニットを、標準インピーダンス値でレベルプルアップ機能を実行するか又はレベルプルアップ機能を実行しないように制御する。
【0151】
また、図７又は図８において、１番目の第１インピーダンスユニットにおいて、３つの第１スイッチトランジスタ（１つの第１スイッチトランジスタ４３１のみに対して符号付けられた）、３つの第２スイッチトランジスタ（１つの第２スイッチトランジスタ４３２のみに対して符号付けられた）及び６つの第１抵抗（１つの第１抵抗４３３のみに対して符号付けられた）が示されているが、実際のシーンにおいて、第１スイッチトランジスタ／第２スイッチトランジスタ／第１抵抗の数は、いずれも、より多くてもよいか又はより少なくてもよい。
【0152】
理解すべきこととして、データマスクピン３１０は、データ書き込み機能のみをサポートし、終端インピーダンスを提供するため、レベルプルダウン機能を実行する必要がない。従って、全ての第２スイッチトランジスタの第１端はいずれも第２固定レベル信号に接続されることは、全ての第２スイッチトランジスタがいずれも導通しないことに相当する。例示的に、第２固定レベル信号は、アース信号ＶＳＳであってもよいが、その具体的なレベルの値は、回路論理に応じて決定される必要があり、本願の実施例は、限定を構成しない。
【0153】
以下、第２駆動回路３２１の具体的な構造の説明を例示的に提供する。理解すべきこととして、第２駆動回路３２１における何らかの信号と第１駆動回路３１１における何らかの信号とは、中国語の名称が異なるが、信号のソースと波形がほぼ同じであるため、同じ英語の名称を用いる。
【0154】
本願の実施例において、半導体メモリ３０は更に、第３非検証状態制御信号、第４インピーダンス制御信号、第５インピーダンス制御信号、第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］及び第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］を決定するように構成される。
【0155】
図９に示すように、第２駆動回路４１２は、
第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮ（例えば、前記ＰＯＤＴＭ＿ＤＱ０＿ＥＮ、又はＰＯＤＴＭ＿ＤＱ１＿ＥＮ……又はＰＯＤＴＭ＿ＤＱ７＿ＥＮ）、第１操作コードＭＲ５ ＯＰ［２：１］、第２操作コードＭＲ３４ ＯＰ［２：０］及び第３非検証状態制御信号を受信し、半導体メモリ３０が所定の検証モードにある場合、第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮに応じて、第１操作コードＭＲ５ ＯＰ［２：１］と第２操作コードＭＲ３４ ＯＰ［２：０］とのうちの１つに基づいて、第３インピーダンス制御信号を出力し、又は、半導体メモリ３０が所定の検証モードではない場合、第３非検証状態制御信号に基づいて、第３インピーダンス制御信号を出力するように構成される第２信号処理モジュール５１と、
第３インピーダンス制御信号、第４インピーダンス制御信号及び第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］を受信し、第３インピーダンス制御信号、第４インピーダンス制御信号及び第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］に対して選択と論理組み合わせを行い、第２ターゲット信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥを出力するように構成される第２論理モジュール５２１と、
第５インピーダンス制御信号と第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］を受信し、第５インピーダンス制御信号と第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］に対して論理組み合わせ処理を行い、第３ターゲット信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを出力するように構成される第３論理モジュール５２２と、
複数の第２インピーダンスユニットを備え、第２ターゲット信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥと第３ターゲット信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを受信し、第２ターゲット信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥと第３ターゲット信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを利用して、複数の第２インピーダンスユニットに対して制御を行うことによって、対応するデータピン３２０のインピーダンスを制御するように構成される第２駆動モジュール５３と、を備えてもよい。
第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮ（例えば、前記ＰＯＤＴＭ＿ＤＱ０＿ＥＮ、又はＰＯＤＴＭ＿ＤＱ１＿ＥＮ……又はＰＯＤＴＭ＿ＤＱ７＿ＥＮ）、第１操作コードＭＲ５ ＯＰ［２：１］、第２操作コードＭＲ３４ ＯＰ［２：０］及び第３非検証状態制御信号を受信し、半導体メモリ３０が所定の検証モードにある場合、第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮに応じて、第１操作コードＭＲ５ ＯＰ［２：１］と第２操作コードＭＲ３４ ＯＰ［２：０］とのうちの１つに基づいて、第３インピーダンス制御信号を出力し、又は、半導体メモリ３０が所定の検証モードではない場合、第３非検証状態制御信号に基づいて、第３インピーダンス制御信号を出力するように構成される第２信号処理モジュール５１と、
第３インピーダンス制御信号、第４インピーダンス制御信号及び第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］を受信し、第３インピーダンス制御信号、第４インピーダンス制御信号及び第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］に対して選択と論理組み合わせを行い、第２ターゲット信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥを出力するように構成される第２論理モジュール５２１と、
第５インピーダンス制御信号と第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］を受信し、第５インピーダンス制御信号と第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］に対して論理組み合わせ処理を行い、第３ターゲット信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを出力するように構成される第３論理モジュール５２２と、
複数の第２インピーダンスユニットを備え、第２ターゲット信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥと第３ターゲット信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを受信し、第２ターゲット信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥと第３ターゲット信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを利用して、複数の第２インピーダンスユニットに対して制御を行うことによって、対応するデータピン３２０のインピーダンスを制御するように構成される第２駆動モジュール５３と、を備えてもよい。
【0156】
説明すべきこととして、各データピン３２０は、いずれも、それぞれの第２駆動回路３２１に対応し、本願の実施例は、１つの第２駆動回路３２１のみを例として解釈を行う。
【0157】
理解すべきこととして、データピン３２０は、Ｗｒｉｔｅ機能とＲｅａｄ機能をサポートし、レベルプルアップ機能とレベルプルダウン機能の両者に係わる。従って、第２駆動回路３２１において、レベルプルアップ機能を制御する第３インピーダンス制御信号と第４インピーダンス制御信号が存在するだけでなく、レベルプルダウン機能を制御する第５インピーダンス制御信号も存在する。
【0158】
説明すべきこととして、第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］は、プルアップインピーダンス値を較正するためのものであり、即ち、第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］は、各第２インピーダンスユニットのプルアップインピーダンス値を標準インピーダンス値に較正するためのものである。第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］は、プルダウンインピーダンス値を較正するためのものであり、即ち、第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］は、各第２インピーダンスユニットのプルダウンインピーダンス値を標準インピーダンス値に較正するためのものである。
【0159】
また、第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］と第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］がいずれもプルアップインピーダンス値を較正するためのものであるため、一部の実施例において、第１インピーダンスユニットと第２インピーダンスユニットの偏差が誤差許容範囲内にあると認められる。従って、第１較正信号ＺＱ１＿ＣＯＤＥ［Ｎ－１：０］と第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］は、同じ信号であってもよい。
【0160】
また、第２駆動回路３２１にとって、第２論理モジュール５２１によって、第３インピーダンス制御信号と第４インピーダンス制御信号とのうちの有効信号と、第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］と、を組み合わせることで、第２インピーダンスユニット５３のレベルプルアップ機能を制御する第２ターゲット信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥを形成する。該部分の回路の回路構造と信号処理プロセスは、いずれも、第１駆動回路３１１を参照しながら理解されてもよく、ここで説明を省略する。これに加えて、第２駆動回路３２１は更に、第３論理モジュール５２２によって、第５インピーダンス制御信号と第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］を組み合わせ、第２インピーダンスユニット５３のレベルプルダウン機能を制御する第３ターゲット信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを形成する。
【0161】
いくつかの実施例において、図９に示すように、第２信号処理モジュール５１は、
第１操作コードＭＲ５ ＯＰ［２：１］を受信し、第１操作コードＭＲ５ ＯＰ［２：１］に対して復号を行い、第３復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第５復号モジュール５１１と、
第２操作コードＭＲ３４ ＯＰ［２：０］を受信し、第２操作コードＭＲ３４ ＯＰ［２：０］に対して復号を行い、第４復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第６復号モジュール５１２と、
第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮ、第３復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］及び第４復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を受信し、第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮに基づいて、第３復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］と第４復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］とのうちの１つを選択して第３検証状態制御信号を出力するように構成される第４選択モジュール５１３と、
検証イネーブル信号ＰＯＤＴＭ＿ＥＮ、第３検証状態制御信号及び第３非検証状態制御信号を受信し、検証イネーブル信号ＰＯＤＴＭ＿ＥＮに基づいて、第３検証状態制御信号と第３非検証状態制御信号とのうちの１つを選択して第３インピーダンス制御信号を出力するように構成される第５選択モジュール５１４であって、検証イネーブル信号ＰＯＤＴＭ＿ＥＮは、半導体メモリ３０が所定の検証モードにあるかどうかを指示するためのものである、第５選択モジュール５１４と、を備えてもよい。
第１操作コードＭＲ５ ＯＰ［２：１］を受信し、第１操作コードＭＲ５ ＯＰ［２：１］に対して復号を行い、第３復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第５復号モジュール５１１と、
第２操作コードＭＲ３４ ＯＰ［２：０］を受信し、第２操作コードＭＲ３４ ＯＰ［２：０］に対して復号を行い、第４復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を出力するように構成される第６復号モジュール５１２と、
第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮ、第３復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］及び第４復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］を受信し、第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮに基づいて、第３復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］と第４復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］とのうちの１つを選択して第３検証状態制御信号を出力するように構成される第４選択モジュール５１３と、
検証イネーブル信号ＰＯＤＴＭ＿ＥＮ、第３検証状態制御信号及び第３非検証状態制御信号を受信し、検証イネーブル信号ＰＯＤＴＭ＿ＥＮに基づいて、第３検証状態制御信号と第３非検証状態制御信号とのうちの１つを選択して第３インピーダンス制御信号を出力するように構成される第５選択モジュール５１４であって、検証イネーブル信号ＰＯＤＴＭ＿ＥＮは、半導体メモリ３０が所定の検証モードにあるかどうかを指示するためのものである、第５選択モジュール５１４と、を備えてもよい。
【0162】
図９に示す第２駆動回路３２１について、第３非検証状態制御信号と第４インピーダンス制御信号の定義に応じて、２つの具体的な実施形態が存在してもよい。
【0163】
一実施例において、第３非検証状態制御信号は、対応するデータピンの、終了状態でのインピーダンスを指示するためのものであり、第４インピーダンス制御信号と第５インピーダンス制御信号の両者は、対応するデータピンの、出力駆動状態でのインピーダンスを指示するためのものである。つまり、ＰＯＤＴＭモードにおけるデータピンの信号制御ポリシーを書き込み関連属性の信号制御ポリシーに組み込むことで、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0164】
これに応じて、図１０に示すように、第３インピーダンス制御信号は、ＯＤＴ＿ＭＵＸ［Ｍ：０］で表され、第４インピーダンス制御信号は、ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］で表され、第５インピーダンス制御信号は、ＩＭＰｐｄ＿ＣＯＤＥ［Ｍ：０］で表される。特に、図９に比べて、図１０における第２駆動回路３２１は、第３前処理モジュール５４と、第４前処理モジュール５５と、を更に備え、第３前処理モジュール４４は、第１操作コードＭＲ５ ＯＰ［２：１］に対して復号を行い、第４インピーダンス制御信号ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］を得るように構成され、第４前処理モジュール５５は、ＲＴＴ＿ＷＲに係わるＭＲ３４［５：３］、ＲＴＴ＿ＮＯＭ＿ＷＲに係わるＭＲ３５［２：０］、ＲＴＴ＿ＮＯＭ＿ＲＤに係わるＭＲ３５［５：３］、ＲＴＴ＿ＰＡＲＫに係わるＭＲ３４［２：０］、ＤＱＳ＿ＲＴＴ＿ＰＡＲＫに係わるＭＲ３３［５：３］に基づいて、第３非検証状態制御信号を決定するように構成される。また、後続の説明において、半導体メモリ３０がＰＯＤＴＭモードにあれば、検証イネーブル信号ＰＯＤＴＭ＿ＥＮは、論理「１」であり、対応するデータピン３２０がＰＯＤＴＭモードの検証対象であれば、対応する第１検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮは、論理「１」である。
【0165】
ここで、図１０における第２駆動回路３２１の基本作動原理は、図７における第１駆動回路３１１の作動原理とほぼ同じであり、図７に対する前記説明を参照しながら理解されてもよく、本願の実施例は、説明を省略する。特に、データピン３２０が正常な作動モードで一般的にいずれもイネーブル状態にあり、ＤＤＲ５ ＳＰＥＣにおいて、データピン３２０をイネーブルするかどうかを制御するための信号が設定されていないため、図１０における第２駆動回路３２１は、図７における第１駆動回路３１１に比べて、１つの選択モジュールだけ少なく、また、図１０における第２駆動回路３２１は、図７における第１駆動回路３１１に比べて、レベルプルダウンインピーダンスに対する制御部分だけ多い。その信号処理原理は、後続の説明を参照されたい。
【0166】
別の実施例において、第３非検証状態制御信号と第５インピーダンス制御信号の両者は、対応するデータピンの、出力駆動状態でのインピーダンスを指示するためのものである。第４インピーダンス制御信号は、対応するデータピンの、終了状態でのインピーダンスを指示するためのものである。つまり、ＰＯＤＴＭモードにおけるデータピンの信号制御ポリシーを読み取り関連属性の信号制御ポリシーに組み込むことで、ＰＯＤＴＭモードのインピーダンス制御を実現する。
【0167】
これに応じて、図１１に示すように、第３インピーダンス制御信号は、ＩＭＰｐｕ＿ＣＯＤＥ［Ｍ：０］で表され、第４インピーダンス制御信号は、ＯＤＴ＿ＣＴＲＬ［Ｍ：０］で表され、第５インピーダンス制御信号は、ＩＭＰｐｄ＿ＣＯＤＥ［Ｍ：０］で表される。特に、図９に比べて、図１１における半導体メモリ３０も、第３前処理モジュール５４と、第４前処理モジュール５５と、を備える。
【0168】
ここで、図１１における第２駆動回路３２１の基本作動原理は、図８における第１駆動回路３１１の作動原理とほぼ同じであり、図８に対する前記説明を参照しながら理解されてもよく、本願の実施例は、説明を省略する。同様に、図１１における第２駆動回路３２１は、図８における第１駆動回路３１１に比べて、１つの選択モジュールだけ少なく、且つ図１１における第２駆動回路３２１は、図８における第１駆動回路３１１に比べて、レベルプルダウンインピーダンスに対する制御部分だけ多い。その信号処理原理は、後続の説明を参照されたい。
【0169】
【0170】
いくつかの実施例において、第３復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］、第４復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］、第３検証状態制御信号、第３非検証状態制御信号及び第３インピーダンス制御信号は、いずれも（Ｍ＋１）ビットのサブ信号を含み、第４選択モジュール５１３は、（Ｍ＋１）個の第４データセレクタを含み、第５選択モジュール５１４は、（Ｍ＋１）個の第５データセレクタを含み、１つの第４データセレクタの入力端は、第３復号信号ＲＯＮｐｕ＿ＣＯＤＥ［Ｍ：０］の１ビットのサブ信号と第４復号信号ＲＴＴ＿ＣＯＤＥ［Ｍ：０］の１ビットのサブ信号を受信し、１つの第４データセレクタの出力端は、第３検証状態制御信号の１ビットのサブ信号を出力するためのものであり、全ての第４データセレクタの制御端は、いずれも、第２検証標識信号ＰＯＤＴＭ＿ＤＱ＿ＥＮを受信し、１つの第５データセレクタの入力端は、第３検証状態制御信号の１ビットのサブ信号と第３非検証状態制御信号の１ビットのサブ信号を受信し、１つの第５データセレクタの出力端は、第３インピーダンス制御信号の１ビットのサブ信号を出力するためのものであり、全ての第５データセレクタの制御端は、いずれも、検証イネーブル信号ＰＯＤＴＭ＿ＥＮを受信する。
【0171】
説明すべきこととして、第３検証状態制御信号は、第３検証状態制御信号［Ｍ：０］で表され、第３非検証状態制御信号は、第３非検証状態制御信号［Ｍ：０］で表され、第３インピーダンス制御信号は、第３インピーダンス制御信号［Ｍ：０］で表される。このように、１番目の第４データセレクタは、それぞれ、ＲＯＮｐｕ＿ＣＯＤＥ［０］、ＲＴＴ＿ＣＯＤＥ［０］及びＰＯＤＴＭ＿ＤＱ＿ＥＮを受信し、ＰＯＤＴＭ＿ＤＱ＿ＥＮに基づいて、ＲＯＮｐｕ＿ＣＯＤＥ［０］とＲＴＴ＿ＣＯＤＥ［０］とのうちの１つを選択して第３検証状態制御信号［０］を出力し、１番目の第５データセレクタは、それぞれ、第３検証状態制御信号［０］、第３非検証状態制御信号［０］及びＰＯＤＴＭ＿ＥＮを受信し、ＰＯＤＴＭ＿ＥＮに基づいて、第３検証状態制御信号［０］と第３非検証状態制御信号［０］とのうちの１つを選択して第３インピーダンス制御信号［０］を出力する。その他は、これを参照しながら理解されてもよい。
【0172】
いくつかの実施例において、第４インピーダンス制御信号は、（Ｍ＋１）ビットのサブ信号を含み、第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］と第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］は、いずれも、Ｎビットのサブ信号を含む。第２ターゲット信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥと第３ターゲット信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥは、いずれもＡ組のサブ信号を含み、且つ各組のサブ信号は、Ｎビットのサブ信号を含む。ここで、第２駆動モジュール５３は、Ａ個の第２インピーダンスユニットを備え、且つ各第２インピーダンスユニットは、第２ターゲット信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥにおける１組のサブ信号と第３ターゲット信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥにおける１組のサブ信号を受信するように構成される。つまり、１番目の第２インピーダンスユニットは、ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］とＰＤ＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］を受信するように構成され、２番目の第２インピーダンスユニットは、ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ＿２［Ｎ－１：０］とＰＤ＿ＭＡＩＮ＿ＣＯＤＥ＿２［Ｎ－１：０］を受信するように構成され、……、Ａ番目の第２インピーダンスユニットは、ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ＿Ａ［Ｎ－１：０］とＰＤ＿ＭＡＩＮ＿ＣＯＤＥ＿Ａ［Ｎ－１：０］を受信するように構成される。
【0173】
第２論理モジュール５２１は具体的には、第３インピーダンス制御信号と第４インピーダンス制御信号に基づいて、少なくとも１つの第２インピーダンスユニットのレベルプルアップ機能の使用を開始するかどうかを決定し、そして、ａ番目の第２インピーダンスユニットのレベルプルアップ機能の使用を開始する場合、第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］に基づいて、第２ターゲット信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥにおける第ａ組のサブ信号のレベル状態を決定することによって、ａ番目の第２インピーダンスユニットのインピーダンス値を標準インピーダンス値に制御し、又は、ａ番目の第２インピーダンスユニットのレベルプルアップ機能の使用を開始しない場合、第２ターゲット信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥにおける第ａ組のサブ信号がいずれも第１レベル状態にあると決定するように構成される。第３論理モジュール５２２は具体的には、第５インピーダンス制御信号に基づいて、少なくとも１つの第２インピーダンスユニットのレベルプルダウン機能の使用を開始するかどうかを決定し、そして、ａ番目の第２インピーダンスユニットのレベルプルダウン機能の使用を開始する場合、第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］に基づいて、第３ターゲット信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥにおける第ａ組のサブ信号のレベル状態を決定することによって、ａ番目の第２インピーダンスユニットのインピーダンス値を標準インピーダンス値に制御し、又は、ａ番目の第２インピーダンスユニットのレベルプルダウン機能の使用を開始しない場合、第３ターゲット信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥにおける第ａ組のサブ信号がいずれも第２レベル状態にあると決定するように構成される。
【0174】
説明すべきこととして、第２論理モジュール５２１によって、第３インピーダンス制御信号と第４インピーダンス制御信号とのうちの有効信号と、第２較正信号ＺＱ２＿ＣＯＤＥ［Ｎ－１：０］と、を組み合わせることで、第２ターゲット信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥを得て、更に、第２インピーダンスユニットのレベルプルアップ機能を制御する。第２論理モジュール５２１と第１論理モジュール４２の構造と機能はほぼ同じであり、その作動原理は、第１論理モジュール４２に対する前記説明を参照してもよく、ここで説明を省略する。
【0175】
第３論理モジュール５３３は、第５インピーダンス制御信号ＩＭＰｐｄ＿ＣＯＤＥ［Ｍ：０］と第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］を組み合わせ、第３ターゲット信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥを得て、更に、第２インピーダンスユニットのレベルプルダウン機能を制御するように構成される。同様に、第５インピーダンス制御信号ＩＭＰｐｄ＿ＣＯＤＥ［Ｍ：０］の１ビットのサブ信号は、１つ又は複数の第２インピーダンスユニットのレベルプルダウン機能の使用を開始するかどうかを制御する。この上で、ある第２インピーダンスユニット機能のレベルプルダウン機能の使用を開始する場合、第３較正信号ＺＱ３＿ＣＯＤＥ［Ｎ－１：０］を利用して、該第２インピーダンスユニットのプルダウンインピーダンス値を標準インピーダンス値に較正することによって、レベルプルダウン機能を実行する。逆に、該第２インピーダンスユニットのプルダウン機能の使用を開始しない場合、第２レベル状態にある固定信号を利用して、第２インピーダンスユニットの関連回路を切断する。
【0176】
いくつかの実施例において、各第２インピーダンスユニットは、いずれも、Ｎ個の第３スイッチトランジスタ（例えば、図１０又は図１１における第３スイッチトランジスタ５３１）と、Ｎ個の第４スイッチトランジスタ（例えば、図１０又は図１１における第４スイッチトランジスタ５３２）と、２Ｎ個の第２抵抗（例えば、図１０又は図１１における第２抵抗５３３）と、を備え、ａ番目の第２インピーダンスユニットにおけるｎ番目の第３スイッチトランジスタの制御端は、第２ターゲット信号における第ａ組のサブ信号におけるｎ番目のサブ信号に接続され、１つの第３スイッチトランジスタの第１端は、１つの第２抵抗の第１端に接続され、１つの第３スイッチトランジスタの第２端は、電源信号に接続され、ａ番目の第２インピーダンスユニットにおけるｎ番目の第４スイッチトランジスタの制御端は、第３ターゲット信号における第ａ組のサブ信号におけるｎ番目のサブ信号に接続され、１つの第４スイッチトランジスタの第１端は、アース信号に接続され、１つの第４スイッチトランジスタの第２端は、１つの第２抵抗の第１端に接続され、２Ｎ個の第２抵抗の第２端は、いずれも、対応するデータピンに接続される。
【0177】
説明すべきこととして、図１０又は図１１において、１番目の第２インピーダンスユニットを例として、１番目の第２インピーダンスユニットは、第２ターゲット信号における第１組のサブ信号ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］と第３ターゲット信号における第１組のサブ信号ＰＤ＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］を受信するように構成される。ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］は、ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ＿１［０］、ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ＿１［１］……ＰＵ２＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１］というサブ信号を含み、各サブ信号は、１つの第３スイッチトランジスタの作動状態を制御し、それにより、該第２インピーダンスユニットを、標準インピーダンス値でレベルプルアップ機能を実行するか又はレベルプルアップ機能を実行しないように制御するためのものである。ＰＤ＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１：０］は、ＰＤ＿ＭＡＩＮ＿ＣＯＤＥ＿１［０］、ＰＤ＿ＭＡＩＮ＿ＣＯＤＥ＿１［１］……ＰＤ＿ＭＡＩＮ＿ＣＯＤＥ＿１［Ｎ－１］というサブ信号を含み、各サブ信号は、１つの第４スイッチトランジスタの作動状態を制御し、それにより、該第２インピーダンスユニットを、標準インピーダンス値でレベルプルダウン機能を実行するか又はレベルプルダウン機能を実行しないように制御するためのものである。
【0178】
また、図１０又は図１１において、１番目の第２インピーダンスユニットにおいて、３つの第３スイッチトランジスタ（１つの第３スイッチトランジスタ５３１のみに対して符号付けられた）、３つの第４スイッチトランジスタ（１つの第４スイッチトランジスタ５３２のみに対して符号付けられた）及び６つの第２抵抗（１つの第２抵抗５３３のみに対して符号付けられた）が示されているが、実際のシーンにおいて、第３スイッチトランジスタ／第４スイッチトランジスタ／第２抵抗の数は、いずれも、より多くてもよいか又はより少なくてもよい。
【0179】
実行可能な回路論理において、第１レベル状態は、高レベル状態（論理「１」）であり、第２レベル状態は、低レベル状態（論理「０」）である。高レベル状態は、Ｎチャネル電界効果トランジスタを導通させるか又はＰチャネル電界効果トランジスタを導通させないレベル値を指し、低レベル状態は、Ｎチャネル電界効果トランジスタを導通させないか又はＰチャネル電界効果トランジスタを導通させるレベル値を指し、第１固定レベル信号におけるサブ信号は、いずれも、高レベル信号であり、前記第２固定レベル信号は、低レベル信号である。ここで、第１固定レベル信号と第２固定レベル信号の選択は、いずれも、回路倫理に応じて決定され、第１固定レベル信号は、電源信号ＶＤＤであってもよく、第２固定レベル信号は、アース信号ＶＳＳであってもよい。
【0180】
第１スイッチトランジスタと第３スイッチトランジスタは、いずれも、Ｐチャネル電界効果トランジスタであり、第２スイッチトランジスタと第４スイッチトランジスタは、いずれも、Ｎチャネル電界効果トランジスタであり、Ｐチャネル電界効果トランジスタの制御端は、ゲート電極であり、Ｐチャネル電界効果トランジスタの第２端は、ソース電極であり、Ｐチャネル電界効果トランジスタの第１端は、ドレイン電極であり、Ｎチャネル電界効果トランジスタの制御端は、ゲート電極であり、Ｎチャネル電界効果トランジスタの第２端は、ドレイン電極であり、Ｎチャネル電界効果トランジスタの第１端は、ソース電極であり、標準インピーダンス値は、いずれも、２４０オームである。
【0181】
本願の実施例は、半導体メモリを提供する。第３操作コードと第４操作コードがいずれもデータマスクピンのインピーダンス状態に影響を及ぼすことができるため、回路処理エラーを避けるために、以下のインピーダンス制御ポリシーを提供する。第４操作コードが第１状態にあれば、第３操作コードの状態と組み合わせてデータマスクピンＤＭのインピーダンスを決定し、第４操作コードが第２状態にあれば、データマスクピンＤＭのインピーダンスを直接的に決定する。このように、ＤＤＲ５における、データマスクピンをイネーブルするかどうかを制御するための制御信号と、ＰＯＤＴＭにおける、データマスクピンが検証対象であるかどうかを制御するための制御信号と、の関係を明確にし、所定の検証モードでは、データマスクピンのインピーダンスを検証し、回路処理エラーの発生を避けることができる。
【0182】
本願のまた１つの実施例において、図１２を参照すると、図１２は、本願の実施例による電子機器６０の構造概略図を示す。図１２に示すように、電子機器６０は、前記実施例のいずれか１項に記載の半導体メモリ３０を備えてもよい。
【0183】
本願の実施例において、半導体メモリ３０は、ＤＲＡＭチップであってもよい。
【0184】
更に、いくつかの実施例において、ＤＲＡＭチップは、ＤＤＲ５メモリ規格に合致する。
【0185】
本願の実施例は、主に、半導体メモリにおけるデータマスクピンに対するインピーダンス制御方法及び関連制御回路に関し、所定の検証モードに対して、データマスクピンのインピーダンス制御ポリシーを提供し、所定の検証モードでは、データマスクピンのインピーダンスを検証し、回路処理エラーの発生を避けることができる。
【0186】
以上は、本願の好ましい実施例だけであり、本願の保護範囲を限定するためのものではない。
【0187】
説明すべきこととして、本願において、「含む」、「備える」という用語またはその他の任意の変形は、非排他的な「含む」を意図的にカバーするものであり、それにより、一連の要素を含むプロセス、方法、物品または装置は、それらの要素を含むだけではなく、明確にリストされていていない他の要素も含み、またはこのようなプロセス、方法、物品または装置に固有の要素も含む。更なる限定が存在しない場合、「……を１つ含む」なる文章によって規定される要素は、該要素を有するプロセス、方法、物品又は装置内に、他の同じ要素が更に存在することを排除しない。
【0188】
上記本願の実施例の番号は説明のためだけであり、実施例の優劣を代表するものではない。
【0189】
本願によるいくつかの方法の実施例に記載の方法について、矛盾しない限り、任意に組み合わせて、新たな方法の実施例を得ることができる。
【0190】
本願によるいくつかの製品の実施例に記載の特徴について、矛盾しない限り、任意に組み合わせて、新たな製品の実施例を得ることができる。
【0191】
本願によるいくつかの方法又は機器の実施例に記載の特徴について、矛盾しない限り、任意に組み合わせて、新たな方法の実施例又は機器の実施例を得ることができる。
【0192】
以上は本願の具体的な実施形態に過ぎず、本願の保護範囲はそれらに制限されるものではなく、当業者が本願に開示された技術範囲内で容易に想到しうる変更や置換はいずれも、本願の保護範囲内に含まれるべきである。従って、本願の保護範囲は特許請求の範囲の保護範囲を基準とするべきである。
【産業上の利用可能性】
【0193】
本願の実施例は、制御方法、半導体メモリ及び電子機器を提供する。所定の検証モードに対して、データマスクピンのインピーダンス制御ポリシーを提供し、所定の検証モードにおけるデータマスクピンのインピーダンスを定義することができるだけでなく、ＤＤＲ５における、データマスクピンをイネーブルするかどうかを制御するための制御信号と、ＰＯＤＴＭにおける、データマスクピンが検証対象であるかどうかを制御するための制御信号と、の関係を明確にし、所定の検証モードでは、データマスクピンのインピーダンスを検証し、回路処理エラーの発生を避けることができる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【国際調査報告】