(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-04-03
(54)【発明の名称】制御方法、半導体メモリ及び電子機器
(51)【国際特許分類】
G11C 7/10 20060101AFI20240327BHJP
G11C 11/4093 20060101ALI20240327BHJP
【FI】
G11C7/10 152
G11C7/10 505
G11C11/4093 100
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2022549395
(86)(22)【出願日】2022-05-19
(85)【翻訳文提出日】2022-08-16
(86)【国際出願番号】 CN2022093942
(87)【国際公開番号】W WO2023178821
(87)【国際公開日】2023-09-28
(31)【優先権主張番号】202210307454.8
(32)【優先日】2022-03-25
(33)【優先権主張国・地域又は機関】CN
(31)【優先権主張番号】202210498332.1
(32)【優先日】2022-05-09
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】522246670
【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド
【氏名又は名称原語表記】CHANGXIN MEMORY TECHNOLOGIES,INC.
(74)【代理人】
【識別番号】100205659
【氏名又は名称】齋藤 拓也
(74)【代理人】
【識別番号】100185269
【氏名又は名称】小菅 一弘
(72)【発明者】
【氏名】オム ユンジュ
(72)【発明者】
【氏名】ワン リン
(72)【発明者】
【氏名】チャン ジーチアン
(72)【発明者】
【氏名】ゴン ユアンユアン
【テーマコード(参考)】
5M024
【Fターム(参考)】
5M024BB03
5M024BB34
5M024DD40
5M024JJ03
5M024JJ56
5M024JJ58
5M024PP03
(57)【要約】
本開示の実施例は、制御方法、半導体メモリ及び電子機器を提供し、半導体メモリが予め設定された検証モードにある時に、データピンに関連する第1モードレジスターと第2モードレジスターが直接データマスクピンのインピーダンスを定義することが許容され、データマスクピンにとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【選択図】
図1
【特許請求の範囲】
【請求項1】
制御方法であって、データ書き込みの入力マスク信号を受信するためのデータマスクピンを備える半導体メモリに適用され、
前記半導体メモリが予め設定された検証モードにある時に、前記データマスクピンが検証対象として選択された場合、前記データマスクピンのインピーダンスを、第1インピーダンスパラメータとなるように第1モードレジスターによって制御するステップ、又は、
前記データマスクピンが検証対象でない場合、前記データマスクピンのインピーダンスを、第2インピーダンスパラメータとなるように第2モードレジスターによって制御するステップを含み、
前記半導体メモリは、データを受信又は出力するための少なくとも1つのデータピンを更に備え、前記第1モードレジスターは、少なくとも1つの前記データピンの出力駆動状態時のインピーダンスが第1インピーダンスパラメータであることを指示するためのものであり、前記第2モードレジスターは、少なくとも1つの前記データピンの終了状態時のインピーダンスが第2インピーダンスパラメータであることを指示するためのものである、制御方法。
【請求項2】
前記半導体メモリが予め設定された検証モードにある時に、前記制御方法は、
前記データピンが検証対象として選択された場合、前記データピンのインピーダンスを、第1インピーダンスパラメータとなるように前記第1モードレジスターによって制御するステップ、又は、
前記データピンが検証対象でない場合、前記データピンのインピーダンスを、第2インピーダンスパラメータとなるように前記第2モードレジスターによって制御するステップを更に含む
請求項1に記載の制御方法。
【請求項3】
第3モードレジスターによって、前記半導体メモリが予め設定された検証モードに入っており、しかも検証対象が選択済みであることを決定するステップと、又は、
前記第3モードレジスターによって、前記半導体メモリが予め設定された検証モードに入っていないことを決定するステップを更に含む
請求項1に記載の制御方法。
【請求項4】
前記半導体メモリが予め設定された検証モードに入ったことを決定した場合、前記制御方法は、
前記第1モードレジスター内の第1オペコド、前記第2モードレジスター内の第2オペコド及び前記第3モードレジスター内の第3オペコドを取得するステップと、
前記第3オペコドをデコード処理して、第1検証標識信号を得るステップであって、前記第1検証標識信号は前記データマスクピンが検証対象であるか否かを指示するためのものであるステップと、
前記第1検証標識信号に基づいて、前記第1オペコドと前記第2オペコドのうちの1つを選択して前記データマスクピンのインピーダンスを制御するステップと、を更に含む
請求項3に記載の制御方法。
【請求項5】
前記制御方法は、
第1非検証状態制御信号と第2インピーダンス制御信号を決定するステップと、
前記半導体メモリが予め設定された検証モードにある時に、前記第1検証標識信号に基づいて、前記第1オペコドと前記第2オペコドのうちの1つに基づいて第1インピーダンス制御信号を決定し、又は、前記半導体メモリが予め設定された検証モードでない時に、前記第1非検証状態制御信号に基づいて第1インピーダンス制御信号を決定するステップと、
前記半導体メモリの動作状態に基づいて、前記第1インピーダンス制御信号と前記第2インピーダンス制御信号のうちの1つを選択して前記データマスクピンのインピーダンスを制御するステップと、を更に含み、
前記第1非検証状態制御信号は、前記データマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものであり、前記第2インピーダンス制御信号は、前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、又は、前記第1非検証状態制御信号は、前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、前記第2インピーダンス制御信号は、前記データマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものである
請求項4に記載の制御方法。
【請求項6】
前記半導体メモリが予め設定された検証モードに入ったことを決定した場合、
前記第3オペコドをデコード処理して、少なくとも1つの第2検証標識信号を得るステップであって、1つの前記第2検証標識信号は1つの前記データピンが検証対象であるか否かを指示するためのものであるステップと、
前記第2検証標識信号に基づいて、前記第1オペコドと第2オペコドのうちの1つを選択して対応する前記データピンのインピーダンスを制御するステップと、を更に含む
請求項4に記載の制御方法。
【請求項7】
前記制御方法は、
第3非検証状態制御信号、第4インピーダンス制御信号及び第5インピーダンス制御信号を決定するステップと、
前記半導体メモリが予め設定された検証モードにある時に、前記第2検証標識信号に基づいて、前記第1オペコドと前記第2オペコドのうちの1つに基づいて第3インピーダンス制御信号を決定し、又は、前記半導体メモリが予め設定された検証モードでない時に、前記第3非検証状態制御信号に基づいて第3インピーダンス制御信号を決定するステップと、
前記半導体メモリの動作状態に基づいて、前記第3インピーダンス制御信号と前記第5インピーダンス制御信号を選択して前記データピンのインピーダンスを制御し、又は、前記第4インピーダンス制御信号と前記第5インピーダンス制御信号を選択して前記データピンのインピーダンスを制御するステップと、を更に含み、
前記第3非検証状態制御信号は、対応する前記データピンの終了状態におけるインピーダンスを指示するためのものであり、前記第4インピーダンス制御信号と前記第5インピーダンス制御信号は、共同で対応する前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、又は、前記第3非検証状態制御信号と前記第5インピーダンス制御信号は、共同で対応する前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、前記第4インピーダンス制御信号は、対応する前記データピンの終了状態におけるインピーダンスを指示するためのものである
請求項6に記載の制御方法。
【請求項8】
前記予め設定された検証モードとは、パッケージング後に前記データマスクピン又は少なくとも1つの前記データピンのインピーダンスを検証するためのPODTMモードであり、
前記第1モードレジスターの標準番号が5であり、前記第1オペコドとは第1モードレジスターに記憶された第2ビット~第1ビットのオペコドであり、前記第2モードレジスターの標準番号が34であり、前記第2オペコドとは第2モードレジスターに記憶された第2ビット~第0ビットのオペコドであり、前記第3モードレジスターの標準番号が61であり、前記第3オペコドとは第3モードレジスターに記憶された第4ビット~第0ビットのオペコドである
請求項4に記載の制御方法。
【請求項9】
半導体メモリであって、第1モードレジスター、第2モードレジスター、データマスクピン及び第1駆動回路を備え、前記第1駆動回路がそれぞれ前記第1モードレジスター、前記第2モードレジスター及び前記データマスクピンに接続され、
前記データマスクピンは、データ書き込みの入力マスク信号を受信するように構成され、
前記第1駆動回路は、前記半導体メモリが予め設定された検証モードにある時に、前記データマスクピンが検証対象として選択された場合、前記データマスクピンのインピーダンスを、第1インピーダンスパラメータとなるように前記第1モードレジスターによって制御し、又は、前記データマスクピンが検証対象でない場合、前記データマスクピンのインピーダンスを、第2インピーダンスパラメータとなるように前記第2モードレジスターによって制御するように構成され、
前記半導体メモリは、更にデータを受信又は出力するための少なくとも1つのデータピンを備え、前記第1モードレジスターは、少なくとも1つの前記データピンの出力駆動状態時のインピーダンスが第1インピーダンスパラメータであることを指示するためのものであり、前記第2モードレジスターは、少なくとも1つの前記データピンの終了状態時のインピーダンスが第2インピーダンスパラメータであることを指示するためのものである、半導体メモリ。
【請求項10】
前記半導体メモリは、前記第1モードレジスター、前記第2モードレジスター及び1つの前記データピンにそれぞれ接続される少なくとも1つの第2駆動回路を更に備え、
前記第2駆動回路は、前記半導体メモリが予め設定された検証モードにある時に、対応する前記データピンが検証対象として選択された場合、前記データピンのインピーダンスを、第1インピーダンスパラメータとなるように前記第1モードレジスターによって制御し、又は、対応する前記データピンが検証対象でない場合、前記データピンのインピーダンスを、第2インピーダンスパラメータとなるように前記第2モードレジスターによって制御するように構成される
請求項9に記載の半導体メモリ。
【請求項11】
前記半導体メモリは、第3モードレジスターと第1デコードモジュールを更に備え、
前記第1モードレジスターは、第1オペコドを記憶、出力するように構成され、
前記第2モードレジスターは、第2オペコドを記憶、出力するように構成され、
前記第3モードレジスターは、第3オペコドを記憶、出力するように構成され、前記第3オペコドは前記半導体メモリが予め設定された検証モードに入ったか否かを指示するためのものであり、
前記第1デコードモジュールは、第3オペコドを受信し、前記第3オペコドをデコードし、第1検証標識信号を出力するように構成され、前記第1検証標識信号は前記データマスクピンが検証対象であるか否かを指示するためのものであり、
前記第1駆動回路は、更に、前記第1検証標識信号、前記第1オペコド及び前記第2オペコドを受信し、前記半導体メモリが予め設定された検証モードに入った場合、前記第1検証標識信号に基づいて、前記第1オペコドと前記第2オペコドのうちの1つを選択して前記データマスクピンのインピーダンスを制御するように構成される
請求項10に記載の半導体メモリ。
【請求項12】
前記半導体メモリは、更に、第1非検証状態制御信号、第2インピーダンス制御信号、及びプルアップ抵抗値を較正するための第1較正信号を決定するように構成され、
前記第1駆動回路は、
前記第1検証標識信号、前記第1オペコド、前記第2オペコド及び前記第1非検証状態制御信号を受信し、前記半導体メモリが予め設定された検証モードにある時に、前記第1検証標識信号に基づいて、前記第1オペコドと前記第2オペコドのうちの1つに基づいて第1インピーダンス制御信号を出力し、又は、前記半導体メモリが予め設定された検証モードでない時に、前記第1非検証状態制御信号に基づいて第1インピーダンス制御信号を出力するように構成される第1信号処理モジュールと、
前記第1インピーダンス制御信号、前記第2インピーダンス制御信号及び前記第1較正信号を受信し、前記第1インピーダンス制御信号、前記第2インピーダンス制御信号及び前記第1較正信号に対して選択と論理組合を行って、第1目標信号を出力するように構成される第1論理モジュールと、
複数の第1インピーダンスユニットを備え、前記第1目標信号を受信し、前記第1目標信号を用いて複数の第1インピーダンスユニットを制御することによって、前記データマスクピンのインピーダンスを制御するように構成される第1駆動モジュールと、を備え、
前記第1非検証状態制御信号は、前記データマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものであり、前記第2インピーダンス制御信号は、前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、又は、前記第1非検証状態制御信号は、前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、前記第2インピーダンス制御信号は、前記データマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものである
請求項11に記載の半導体メモリ。
【請求項13】
前記第1信号処理モジュールは、
第1オペコドを受信し、前記第1オペコドをデコードし、第1デコード信号を出力するように構成される第2デコードモジュールと、
第2オペコドを受信し、前記第2オペコドをデコードし、第2デコード信号を出力するように構成される第3デコードモジュールと、
前記第1検証標識信号、前記第1デコード信号及び前記第2デコード信号を受信し、前記第1検証標識信号に基づいて、前記第1デコード信号と前記第2デコード信号のうちの1つを選択して第1検証状態制御信号を出力するように構成される第1選択モジュールと、
検証イネーブル信号、前記第1検証状態制御信号及び前記第1非検証状態制御信号を受信し、前記検証イネーブル信号に基づいて、前記第1検証状態制御信号と前記第1非検証状態制御信号のうちの1つを選択して前記第1インピーダンス制御信号を出力するように構成される第2選択モジュールであって、前記検証イネーブル信号は前記半導体メモリが予め設定された検証モードにあるか否かを指示するためのものである第2選択モジュールと、を備える
請求項12に記載の半導体メモリ。
【請求項14】
前記第1デコード信号、前記第2デコード信号、前記第1検証状態制御信号、前記第1非検証状態制御信号及び前記第1インピーダンス制御信号は、いずれも(M+1)ビットのサブ信号を含み、前記第1選択モジュールは、(M+1)個の第1データセレクタを含み、前記第2選択モジュールは、(M+1)個の第2データセレクタを含み、
1つの前記第1データセレクタの入力端子がそれぞれ前記第1デコード信号の1ビットのサブ信号と前記第2デコード信号の1ビットのサブ信号を受信し、1つの前記第1データセレクタの出力端子が前記第1検証状態制御信号の1ビットのサブ信号を出力するためのものであり、全ての第1データセレクタの制御端子がいずれも前記第1検証標識信号を受信し、
1つの前記第2データセレクタの入力端子が前記第1検証状態制御信号の1ビットのサブ信号と前記第1非検証状態制御信号の1ビットのサブ信号を受信し、1つの前記第2データセレクタの出力端子が前記第1インピーダンス制御信号の1ビットのサブ信号を出力するためのものであり、全ての第2データセレクタの制御端子がいずれも前記検証イネーブル信号を受信し、
Mが正整数である
請求項13に記載の半導体メモリ。
【請求項15】
前記第2インピーダンス制御信号は、(M+1)ビットのサブ信号を含み、前記第1較正信号は、Nビットのサブ信号を含み、前記第1目標信号は、A組のサブ信号を含み、各組のサブ信号がNビットのサブ信号を含み、
前記第1駆動モジュールは、A個の第1インピーダンスユニットを備え、各前記第1インピーダンスユニットは、それぞれ前記第1目標信号内の1組のサブ信号を受信するためのものであり、
前記第1論理モジュールは、前記第1インピーダンス制御信号と前記第2インピーダンス制御信号に基づいて、少なくとも1つの前記第1インピーダンスユニットのレベルプルアップ機能が起動されるか否かを決定し、また、a番目の前記第1インピーダンスユニットのレベルプルアップ機能を起動する場合、前記第1較正信号に基づいて、前記第1目標信号内のa組目のサブ信号のレベル状態を決定して、a番目の前記第1インピーダンスユニットの抵抗値を標準抵抗値に制御し、又は、a番目の前記第1インピーダンスユニットのレベルプルアップ機能を起動しない場合、前記第1目標信号内のa組目のサブ信号が全て第1レベル状態にあることを決定するように構成され、
各前記第1インピーダンスユニットは、いずれもN個の第1スイッチトランジスタ、N個の第2スイッチトランジスタ及び2N個の第1抵抗器を含み、a番目の前記第1インピーダンスユニットにおけるn番目の第1スイッチトランジスタの制御端子が前記第1目標信号におけるa組目のサブ信号内のn番目のサブ信号に接続され、1つの前記第1スイッチトランジスタの第1端子が1つの前記第1抵抗器の第1端子に接続され、1つの前記第1スイッチトランジスタの第2端子が1つの電源信号に接続され、1つの前記第2スイッチトランジスタの制御端子がアース信号に接続され、1つの前記第2スイッチトランジスタの第1端子がアース信号に接続され、1つの前記第2スイッチトランジスタの第2端子が1つの前記第1抵抗器の第1端子に接続され、2N個の前記第1抵抗器の第2端子がいずれも前記データマスクピンに接続され、
n、a、N、Aがいずれも整数であり、nがN以下であり、aがA以下であり、(M+1)がA以下である
請求項14に記載の半導体メモリ。
【請求項16】
前記第1デコードモジュールは、更に、前記第3オペコドをデコード処理して、少なくとも1つの第2検証標識信号を出力するように構成され、1つの前記第2検証標識信号は1つの前記データピンが検証対象であるか否かを指示するためのものであり、
前記第2駆動回路は、更に、対応する前記第2検証標識信号、前記第1オペコド及び前記第2オペコドを受信し、前記半導体メモリが予め設定された検証モードに入った場合、前記第2検証標識信号に基づいて、前記第1オペコドと前記第2オペコドのうちの1つを選択して前記データピンのインピーダンスを制御するように構成される
請求項11に記載の半導体メモリ。
【請求項17】
前記半導体メモリは、更に、第3非検証状態制御信号、第4インピーダンス制御信号、第5インピーダンス制御信号、プルアップ抵抗値を較正するための第2較正信号、及びプルダウン抵抗値を較正するための第3較正信号を決定するように構成され、
前記第2駆動回路は、
前記第2検証標識信号、前記第1オペコド、前記第2オペコド及び前記第3非検証状態制御信号を受信し、前記半導体メモリが予め設定された検証モードにある時に、前記第2検証標識信号により、前記第1オペコドと前記第2オペコドのうちの1つに基づいて第3インピーダンス制御信号を出力し、又は、前記半導体メモリが予め設定された検証モードでない時に、前記第3非検証状態制御信号に基づいて第3インピーダンス制御信号を出力するように構成される第2信号処理モジュールと、
前記第3インピーダンス制御信号、前記第4インピーダンス制御信号及び前記第2較正信号を受信し、前記第3インピーダンス制御信号、前記第4インピーダンス制御信号及び前記第2較正信号に対して選択と論理組合を行って、第2目標信号を出力するように構成される第2論理モジュールと、
前記第5インピーダンス制御信号と前記第3較正信号を受信し、前記第5インピーダンス制御信号と前記第3較正信号に対して論理組合処理を行って、第3目標信号を出力するように構成される第3論理モジュールと、
複数の第2インピーダンスユニットを備え、前記第2目標信号と前記第3目標信号を受信し、前記第2目標信号と前記第3目標信号を用いて複数の前記第2インピーダンスユニットを制御して、対応する前記データピンのインピーダンスを制御するように構成される第2駆動モジュールと、を備え、
前記第3非検証状態制御信号は、対応する前記データピンの終了状態におけるインピーダンスを指示するためのものであり、前記第4インピーダンス制御信号と前記第5インピーダンス制御信号は、共同で対応する前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、又は、前記第3非検証状態制御信号と前記第5インピーダンス制御信号は、共同で対応する前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、前記第4インピーダンス制御信号は、対応する前記データピンの終了状態におけるインピーダンスを指示するためのものである
請求項16に記載の半導体メモリ。
【請求項18】
前記第2信号処理モジュールは、
前記第1オペコドを受信し、前記第1オペコドをデコードし、第3デコード信号を出力するように構成される第4デコードモジュールと、
前記第2オペコドを受信し、前記第2オペコドをデコードし、第4デコード信号を出力するように構成される第5デコードモジュールと、
前記第2検証標識信号、前記第3デコード信号及び前記第4デコード信号を受信し、前記第2検証標識信号に基づいて、前記第3デコード信号と前記第4デコード信号のうちの1つを選択して第3検証状態制御信号を出力するように構成される第3選択モジュールと、
検証イネーブル信号、前記第3検証状態制御信号及び前記第3非検証状態制御信号を受信し、前記検証イネーブル信号に基づいて、前記第3検証状態制御信号と前記第3非検証状態制御信号のうちの1つを選択して前記第3インピーダンス制御信号を出力するように構成される第4選択モジュールであって、前記検証イネーブル信号は前記半導体メモリが予め設定された検証モードにあるか否かを指示するためのものである第4選択モジュールと、を備える
請求項17に記載の半導体メモリ。
【請求項19】
前記第3デコード信号、前記第4デコード信号、前記第3検証状態制御信号、前記第3非検証状態制御信号及び前記第3インピーダンス制御信号は、いずれも(M+1)ビットのサブ信号を含み、前記第3選択モジュールは、(M+1)個の第3データセレクタを含み、前記第4選択モジュールは、(M+1)個の第4データセレクタを含み、
1つの前記第3データセレクタの入力端子は、前記第3デコード信号の1ビットのサブ信号と前記第4デコード信号の1ビットのサブ信号を受信し、1つの前記第3データセレクタの出力端子は、前記第3検証状態制御信号の1ビットのサブ信号を出力するためのものであり、全ての第3データセレクタの制御端子は、いずれも前記第2検証標識信号を受信し、
1つの前記第4データセレクタの入力端子は、前記第3検証状態制御信号の1ビットのサブ信号と前記第3非検証状態制御信号の1ビットのサブ信号を受信し、1つの前記第4データセレクタの出力端子は、前記第3インピーダンス制御信号の1ビットのサブ信号を出力するためのものであり、全ての第4データセレクタの制御端子はいずれも前記検証イネーブル信号を受信する
請求項18に記載の半導体メモリ。
【請求項20】
前記第4インピーダンス制御信号は、(M+1)ビットのサブ信号を含み、前記第2較正信号と前記第3較正信号は、いずれもNビットのサブ信号を含み、前記第2目標信号と前記第3目標信号は、いずれもA組のサブ信号を含み、各組のサブ信号がNビットのサブ信号を含み、
前記第2駆動モジュールは、A個の第2インピーダンスユニットを備え、各前記第2インピーダンスユニットは、前記第2目標信号内の1組のサブ信号と前記第3目標信号内の1組のサブ信号を受信するためのものであり、
前記第2論理モジュールは、前記第3インピーダンス制御信号と前記第4インピーダンス制御信号に基づいて、少なくとも1つの前記第2インピーダンスユニットのレベルプルアップ機能が起動されるか否かを決定し、また、a番目の前記第2インピーダンスユニットのレベルプルアップ機能を起動する場合、前記第2較正信号に基づいて、前記第2目標信号内のa組目のサブ信号のレベル状態を決定して、a番目の前記第2インピーダンスユニットの抵抗値を標準抵抗値に制御し、又は、a番目の前記第2インピーダンスユニットのレベルプルアップ機能を起動しない場合、前記第2目標信号内のa組目のサブ信号が全て第1レベル状態にあることを決定するように構成され、
前記第3論理モジュールは、前記第5インピーダンス制御信号に基づいて、少なくとも1つの前記第2インピーダンスユニットのレベルプルダウン機能が起動されるか否かを決定し、また、a番目の前記第2インピーダンスユニットのレベルプルダウン機能を起動する場合、前記第3較正信号に基づいて、前記第3目標信号内のa組目のサブ信号のレベル状態を決定して、a番目の前記第2インピーダンスユニットの抵抗値を標準抵抗値に制御し、又は、a番目の前記第2インピーダンスユニットのレベルプルダウン機能を起動しない場合、前記第3目標信号内のa組目のサブ信号が全て第2レベル状態にあることを決定するように構成され、
各前記第2インピーダンスユニットは、いずれもN個の第3スイッチトランジスタ、N個の第4スイッチトランジスタ及び2N個の第2抵抗器を含み、a番目の前記第2インピーダンスユニットにおけるn番目の第3スイッチトランジスタの制御端子は、前記第2目標信号におけるa組目のサブ信号内のn番目のサブ信号に接続され、1つの前記第3スイッチトランジスタの第1端子は1つの前記第2抵抗器の第1端子に接続され、1つの前記第3スイッチトランジスタの第2端子は電源信号に接続され、a番目の前記第2インピーダンスユニットにおけるn番目の第4スイッチトランジスタの制御端子は前記第3目標信号におけるa組目のサブ信号内のn番目のサブ信号に接続され、1つの前記第4スイッチトランジスタの第1端子はアース信号に接続され、1つの前記第4スイッチトランジスタの第2端子は1つの前記第2抵抗器の第1端子に接続され、2N個の前記第2抵抗器の第2端子はいずれも対応する前記データピンに接続される
請求項19に記載の半導体メモリ。
【請求項21】
第1レベル状態がハイレベル状態であり、第2レベル状態がローレベル状態であり、
第1スイッチトランジスタと第3スイッチトランジスタはいずれもP型チャネル電界効果トランジスタであり、第2スイッチトランジスタと第4スイッチトランジスタはいずれもN型チャネル電界効果トランジスタであり、
前記P型チャネル電界効果トランジスタの制御端子がゲート電極であり、前記P型チャネル電界効果トランジスタの第2端子がソース電極であり、前記P型チャネル電界効果トランジスタの第1端子がドレイン電極であり、前記N型チャネル電界効果トランジスタの制御端子がゲート電極であり、前記N型チャネル電界効果トランジスタの第2端子がドレイン電極であり、前記N型チャネル電界効果トランジスタの第1端子がソース電極であり、
標準抵抗値がいずれも240オームである
請求項15-20のいずれか一項に記載の半導体メモリ。
【請求項22】
請求項9-21のいずれか一項に記載の半導体メモリを備える、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
(関連出願の相互参照)
本開示は、出願番号が202210307454.8であり、出願日が2022年3月25日である中国特許出願、及び出願番号が202210498332.1であり、出願日が2022年5月9日である中国特許出願に基づいて出願され、これら2つの中国特許出願の優先権を主張し、これら2つの中国特許出願の内容全体が援用によって本開示に組み込まれる。
【0002】
本開示は、半導体の技術分野に関し、特に、制御方法、半導体メモリ及び電子機器に関するものである。
【背景技術】
【0003】
ダイナミック・ランダム・アクセス・メモリ(Dynamic Random Access Memory:DRAM)は、コンピュータでよく使われる半導体記憶部品であり、少なくともデータピンとデータマスクピンが存在する。ここで、データピンは、データ書き込みとデータ読み取りという二重の機能を有し、データマスクピンは、データ書き込みの入力マスク信号を受信するためのものであり、書き込み動作中に不必要な入力データを遮断することに用いられ、データ書き込み機能だけをサポートする。第5版のメモリ規格(DDR5とも称する)において、幾つかの検証モードではデータマスクピン又はデータピンのインピーダンスを検証する必要がある。
【発明の概要】
【0004】
本開示は、予め設定された検証モードにおけるデータマスクピンの制御方法を明らかにし、回路処理エラーを回避する、制御方法、半導体メモリ及び電子機器を提供する。
【0005】
第1局面においては、本開示の実施例は、データ書き込みの入力マスク信号を受信するためのデータマスクピンを備える半導体メモリに適用される制御方法であって、
半導体メモリが予め設定された検証モードにある時に、データマスクピンが検証対象として選択された場合、データマスクピンのインピーダンスを、第1インピーダンスパラメータとなるように第1モードレジスターによって制御するステップ、又は、データマスクピンが検証対象でない場合、データマスクピンのインピーダンスを、第2インピーダンスパラメータとなるように第2モードレジスターによって制御するステップを含み、
半導体メモリは、更に、データを受信又は出力するための少なくとも1つのデータピンを備え、第1モードレジスターは、少なくとも1つのデータピンの出力駆動状態時のインピーダンスが第1インピーダンスパラメータであることを指示するためのものであり、第2モードレジスターは、少なくとも1つのデータピンの終了状態時のインピーダンスが第2インピーダンスパラメータであることを指示するためのものである、制御方法を提供する。
【0006】
第2局面においては、本開示の実施例は、第1モードレジスター、第2モードレジスター、データマスクピン及び第1駆動回路を備え、第1駆動回路がそれぞれ第1モードレジスター、第2モードレジスター及びデータマスクピンに接続される半導体メモリであって、
データマスクピンは、データ書き込みの入力マスク信号を受信するように構成され、
第1駆動回路は、半導体メモリが予め設定された検証モードにある時に、データマスクピンが検証対象として選択された場合、データマスクピンのインピーダンスを第1インピーダンスパラメータとなるように第1モードレジスターにより制御し、又は、
データマスクピンが検証対象でない場合、データマスクピンのインピーダンスを第2インピーダンスパラメータとなるように第2モードレジスターにより制御するように構成され、
半導体メモリは、更にデータを受信又は出力するための少なくとも1つのデータピンを備え、第1モードレジスターは、少なくとも1つのデータピンの出力駆動状態時のインピーダンスが第1インピーダンスパラメータであることを指示するためのものであり、第2モードレジスターは、少なくとも1つのデータピンの終了状態時のインピーダンスが第2インピーダンスパラメータであることを指示するためのものである、半導体メモリを提供する。
【0007】
第3局面においては、本開示の実施例は、第2局面に記載の半導体メモリを備える、電子機器を提供する。
【0008】
本開示の実施例は、制御方法、半導体メモリ及び電子機器を提供し、半導体メモリが予め設定された検証モードにある時に、データピンに関連する第1モードレジスターと第2モードレジスターが直接データマスクピンDMのインピーダンスを定義することが許容され、データマスクピンDMにとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【図面の簡単な説明】
【0009】
【
図1】本開示の実施例に係る制御方法の流れの模式図である。
【
図2】本開示の実施例に係る別の制御方法の流れの模式図である。
【
図3】本開示の実施例に係る半導体メモリの構造模式図である。
【
図4A】本開示の実施例に係る半導体メモリの第1部分構造模式図である。
【
図4B】本開示の実施例に係る半導体メモリの第2部分構造模式図である。
【
図5】本開示の実施例に係る第1デコードモジュールの構造模式図である。
【
図6】本開示の実施例に係る第1駆動回路の構造模式図である。
【
図7】本開示の実施例に係る第1駆動回路の第1詳細構造模式図である。
【
図8】本開示の実施例に係る第1駆動回路の第2詳細構造模式図である。
【
図9】本開示の実施例に係る第2駆動回路の構造模式図である。
【
図10】本開示の実施例に係る第2駆動回路の第1詳細構造模式図である。
【
図11】本開示の実施例に係る第2駆動回路の第2詳細構造模式図である。
【
図12】本開示の実施例に係る電子機器の構成模式図である。
【発明を実施するための形態】
【0010】
以下において、本開示の実施例における図面を参照しながら本開示の実施例における技術手段を明確に、完全に説明する。ここで説明される具体的な実施例は関連出願を解釈するためのものに過ぎず、当該出願を限定する意図がないことが理解可能である。また、説明の便宜上、図面には関連出願に関連する部分のみを示していることを更に説明する必要がある。
【0011】
他に定義されない限り、本明細書で使用される全ての技術用語及び科学用語は本開示が属する技術分野の当業者によって一般的に理解されるのと同じ意味を有する。本明細書で使用される用語は単に本開示の実施例の目的を記載するためのものに過ぎず、本開示を限定するものではない。
【0012】
以下の記載において、言及される「幾つかの実施例」は、あらゆる可能な実施例の部分集合を記載しているが、「幾つかの実施例」はあらゆる可能な実施例の同じ部分集合又は異なる部分集合であってよく、且つ矛盾なく互いに組み合わせることができることが理解される。
【0013】
説明すべきことは、本開示の実施例で言及される用語「第1/第2/第3」は類似する対象を区別するためのものに過ぎず、対象についての特定の順序付けではなく、また、「第1/第2/第3」は、ここで記載される本開示の実施例がここで図示又は記載される以外の順序で実施可能にするように、可能である限り特定の順序又は先後順序を交換することができることが理解される点である。
【0014】
以下は本開示の実施例に関わる専門用語の説明及び一部の用語の対応関係である。
【0015】
ダイナミック・ランダム・アクセス・メモリ(Dynamic Random Access Memory:DRAM)
同期ダイナミック・ランダム・アクセス・メモリ(Synchronous Dynamic Random Access Memory:SDRAM)
ダブルデータレートメモリ(Double Data Rate SDRAM:DDR)
第5世代DDR規格(DDR5 Specification:DDR5 SPEC)
データピン(DQ Pin:DQ)
データマスクピン(Data Mask Pin:DM)
パッケージング後の出力駆動検証モード(Package Output Driver Test Mode:PODTM)
モードレジスター(Mode Register:MR)
オペコド(Operand:OP)
DDR5 SPECにおいては、PODTMと称される新しい検証モードが規定されており、それは、チップをパッケージングした後に、ホストによって、1つのデータピンDQ又はデータマスクピンDMの出力駆動回路(Output Driver)をイネーブルすると共に、他のデータピンDQ又はデータマスクピンDMを終了状態にし、それによって、イネーブルしたデータピンDQ又はデータマスクピンDMの出力駆動状態におけるプルアップインピーダンスが予想と一致するか否かを検証することに用いられる。しかしながら、データマスクピンDMの出力駆動状態が元々定義されていないので、PODTMモードがデータマスクピンDMに適応することがなく、回路処理エラーを引き起こしやすい。
【0016】
これに鑑みて、本開示の実施例は、制御方法を提供し、半導体メモリが予め設定された検証モードにある時に、データピンDQに関連する第1モードレジスターと第2モードレジスターが直接データマスクピンDMのインピーダンスを定義することが許容され、データマスクピンDMにとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンDMに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0017】
以下、図面を参照しながら本開示の各実施例を詳細に説明する。
【0018】
本開示の一実施例では、本開示の実施例に係る制御方法の流れの模式図を示す
図1を参照する。
図1に示すように、当該方法は下記のステップS101を含んでもよい。
【0019】
S101では、半導体メモリが予め設定された検証モードにある時に、データマスクピンが検証対象として選択された場合、データマスクピンのインピーダンスを、第1インピーダンスパラメータとなるように第1モードレジスターによって制御し、又は、データマスクピンが検証対象でない場合、データマスクピンのインピーダンスを、第2インピーダンスパラメータとなるように第2モードレジスターによって制御する。
【0020】
本開示の実施例に係る制御方法が半導体メモリに適用されることを説明すべきである。半導体メモリは、データマスクピンDMと少なくとも1つのデータピンDQを含む。ここで、データピンDQは、データを受信又は出力するためのものであり、書き込み(Write)機能又は読み取り(Read)機能を兼ね備え、終了状態と出力駆動状態が存在する。データマスクピンDMは、データ書き込みの入力マスク信号を受信するためのものであり、Write機能しか持たなく、終了状態が存在する。
【0021】
本開示の実施例では、予め設定された検証モードとは、DDR5に導入されているPODTMモードであり、PODTMモードは、パッケージング後にデータマスクピン又は少なくとも1つのデータピンのインピーダンスを検証することに用いられる。より具体的には、PODTMモードにおいて、ホストがデータマスクピンDM又はデータピンDQのプルアップインピーダンスを検証することが許容される。
【0022】
データマスクピンDMがPODTMモードにおける検証対象として選択された時に、データマスクピンDMのインピーダンスを、第1インピーダンスパラメータとなるに第1モードレジスターによって制御することが許容される。ここで、第1モードレジスターがデータピンDQの出力駆動状態におけるプルアップ(Pull-up)インピーダンスを指示するためのものであり、そのため、ホストはデータマスクピンDMの出力駆動に関連するプルアップインピーダンスを検証することができ、データマスクピンDMの出力駆動状態を定義する必要がない。
【0023】
データマスクピンDMがPODTMにおける検証対象でない時に、データマスクピンDMのインピーダンスを、第2インピーダンスパラメータとなるように第2モードレジスターによって制御することが許容される。ここで、第2モードレジスターは、終了状態におけるインピーダンスを指示するためのものであり、そのため、データマスクピンDMが選択された検証対象の検証結果に影響を及ぼすことを回避することができる。
【0024】
このようにして、半導体メモリが予め設定された検証モードにある時に、第1モードレジスターと第2モードレジスターが直接データマスクピンDMのインピーダンスを定義することが許容され、データマスクピンDMにとって、予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンDMに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0025】
幾つかの実施例では、当該方法は、
半導体メモリが予め設定された検証モードにある時に、データピンが検証対象として選択された場合、データピンのインピーダンスを、第1インピーダンスパラメータとなるように第1モードレジスターによって制御し、又は、データピンが検証対象でない場合、データピンのインピーダンスを、第2インピーダンスパラメータとなるように第2モードレジスターによって制御するステップを更に含む。
【0026】
このようにして、データピンDQがPODTMモードにおける検証対象として選択された時に、第1モードレジスターによってデータピンDQのプルアップ出力駆動インピーダンスを制御して、それによって当該データピンDQの検証結果を取得する。データピンDQがPODTMモードにおける検証対象でない時に、データピンDQを、終了状態となるように第2モードレジスターによって制御し、当該データピンDQが選択された検証対象の検証結果に影響を及ぼすことを回避する。
【0027】
幾つかの実施例では、第3モードレジスターによって、半導体メモリが予め設定された検証モードに入っており、しかも検証対象が選択済みであることを決定し、又は、第3モードレジスターによって、半導体メモリが予め設定された検証モードに入っていないことを決定する。
【0028】
各モードレジスターはそれぞれ複数のオペコドビット位置を有し、対応する制御機能を提供することを理解すべきである。本開示の実施例では、第1モードレジスターにおける本開示の実施例に関連するオペコドを第1オペコドと称し、第2モードレジスターにおける本開示の実施例に関連するオペコドを第2オペコドと称し、第3モードレジスターにおける本開示の実施例に関連するオペコドを第3オペコドと称する。
【0029】
つまり、本開示の実施例では、第3モードレジスターにおける第3オペコドによって、半導体メモリがPODTMモードに入ったか否かを決定し、また、PODTMモードに入った場合、データマスクピンDMと少なくとも1つのデータピンDQから検証対象を選択し、次に、選択された検証対象のインピーダンスを、第1インピーダンスパラメータ(本質的にはプルアップ出力駆動インピーダンスである)となるように第1モードレジスターにおける第1オペコドによって制御し、選択されないピンのインピーダンスを、第2インピーダンスパラメータ(本質的には終端インピーダンス)となるように第2モードレジスターにおける第2オペコドによって制御して、検証対象のインピーダンス検証結果を取得する。データマスクピンDMにとって、予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンDMに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0030】
幾つかの実施例では、第1モードレジスターの標準番号が5であり、第1オペコドとは第1モードレジスターに記憶された第2ビット~第1ビットのオペコドであり、MR5 OP[2:1]で表し、第2モードレジスターの標準番号が34であり、第2オペコドとは第2モードレジスターに記憶された第2ビット~第0ビットのオペコドであり、MR34 OP[2:0]で表し、第3モードレジスターの標準番号が61であり、第3オペコドとは第3モードレジスターに記憶された第4ビット~第0ビットのオペコドであり、MR61 OP[4:0]で表す。ここで、標準番号とはDDR5におけるモードレジスター番号である。
【0031】
以下、表1~表3を参照しながら、第3オペコドMR61 OP[4:0]、第1オペコドMR5 OP[2:1]及び第2オペコドMR34 OP[2:0]をそれぞれ具体的に説明する。
【0032】
表1に示すように、MR61 OP[4:0]は、PODTM(Package Output Driver Test Mode)モードに入ったか否かを決定し、且つ選択されたピンを決定するためのものである。異なるビットの半導体メモリにとって、データマスクピンDMとデータピンDQの数量が異なることを理解すべきである。4ビット(X4)メモリにとって、1つの下位データマスクピン(DMLで表す)と4つの下位データピンDQ(それぞれDQL0~DQL3と称する)が存在し、8ビット(X8)メモリにとっては、1つの下位データマスクピン(DMLで表す)と8つの下位データピンDQ(それぞれDQL0~DQL7と称する)が存在し、16ビット(X16)メモリにとっては、1つの下位データマスクピン(DMLで表す)、1つの上位データマスクピン(DMUで表す)、8つの下位データピンDQ(それぞれDQL0~DQL8と称する)及び8つの上位データピンDQ(それぞれDQU0~DQU8と称する)が存在する。
【0033】
MR61 OP[4:0]=00000Bの場合、半導体メモリがPODTMモードでないことを意味し、MR61 OP[4:0]の値が表1における00000B以外の他の組合形式である場合、半導体メモリがPODTMモードにあることを意味する。具体的には、MR61 OP[4:0]=00001Bの場合、検証対象が下位データマスクピンDMLであることを意味し、MR61 OP[4:0]=00010Bの場合、検証対象が上位データマスクピンDMUであることを意味する(16ビットメモリのみに有効)。MR61 OP[4:0]=10000Bの場合、検証対象が第0ビットのデータピンDQL0であることを意味し、他には参照しながら理解できるため、一つ一つ説明しない。
【0034】
【0035】
表2に示すように、MR5 OP[2:1]がデータピンDQのプルアップ出力駆動インピーダンス(Pull-up Output Driver Impedance)を決定するためのものであるため、PODTMモードにおいて選択されたピンのインピーダンスを第1インピーダンスパラメータとなるようにMR5 OP[2:1]によって制御する。
【0036】
MR5 OP[2:1]=00Bの場合、プルアップ入力駆動インピーダンスがRZQ/7、即ち34オームであることを意味し、MR5 OP[2:1]=01Bの場合、プルアップ入力駆動インピーダンスがRZQ/6、即ち40オームであることを意味し、MR5 OP[2:1]=10Bの場合、プルアップ入力駆動インピーダンスがRZQ/5、即ち48オームであることを意味し、ここで、RZQが標準抵抗値240オームである。
【0037】
【0038】
表3に示すように、MR34 OP[2:0]がデータピンDQ又はデータマスクピンDMの終端インピーダンス(RTT_PARK)を決定するためのものであるため、PODTMモードにおいて選択されないピンのインピーダンスを第2インピーダンスパラメータとなるようにMR34 OP[2:0]によって制御する。
【0039】
MR5 OP[2:0]=001Bの場合、終端インピーダンスがRZQ、即ち240オームであることを意味し、MR5 OP[2:0]=010Bの場合、終端インピーダンスがRZQ/2、即ち120オームであることを意味し、他には参照しながら理解できるため、一つ一つ説明しない。
【0040】
【0041】
また、表1~表3における説明していない部分についてはDDR5 SPECを参照すれば良い。
【0042】
以上から分かるように、DRAMがPODTMモードにある時に、ホスト(Host)でDRAMにおける単一ピンの出力駆動回路を単独でオンにすると共に、他のピンを終了状態に制御することが許容され、このようにしてパッケージング後のDRAMの特性検証を行う。PODTMモードを使用するために、ホストは、MR61:OP[4:0]を設置することによって、目標検証対象としてデータマスクピンDM又はデータピンDQを選択し、更に、MR5 OP[2:1]=00Bを設置することによって、目標検証対象の出力駆動回路のプルアップインピーダンス値を、34オームとなるように制御すると共に、DRAMにおける他のデータマスクピンDM又はデータピンDQのインピーダンス状態を、RTT_PARKとなるようにMR34 OP[2:0]によって定義する。データマスクピンDMをイネーブルするか否かはMR5 OP[5]によって定義されることに注意されたい。また、データマスクピンDMがPODTMモードにおける目標検証対象として選択された場合、DRAMはMR5 OP[2:1]によりデータマスクピンDMのインピーダンスを設置すべきである。
【0043】
以上の仕組みを実現するために、以下、具体的な信号処理方法を例示する。
【0044】
図2に示すように、幾つかの実施例では、半導体メモリが予め設定された検証モードに入ったことを決定した場合、当該方法は、下記のステップS201、S202及びS203を更に含む。
【0045】
S201では、第1モードレジスター内の第1オペコド、第2モードレジスター内の第2オペコド及び第3モードレジスター内の第3オペコドを取得する。
【0046】
S202では、第3オペコドをデコード処理して、第1検証標識信号を得、第1検証標識信号はデータマスクピンが検証対象であるか否かを指示するためのものである。
【0047】
S203では、第1検証標識信号に基づいて、第1オペコドと第2オペコドのうちの1つを選択してデータマスクピンのインピーダンスを制御する。
【0048】
幾つかの実施例では、半導体メモリが予め設定された検証モードに入ったことを決定した場合、ステップS201の後、当該方法は、ステップS204及びS205を更に含む。
【0049】
S204では、第3オペコドをデコード処理して、少なくとも1つの第2検証標識信号を得、1つの第2検証標識信号は1つのデータピンが検証対象であるか否かを指示するためのものである。
【0050】
S205では、第2検証標識信号に基づいて、第1オペコドと第2オペコドのうちの1つを選択して対応するデータピンのインピーダンスを制御する。
【0051】
ステップS202とステップS204の実行順序を制限せず、ステップS203がステップS202の後に実行され、ステップS205がステップS204の後に実行されることを理解すべきである。
【0052】
説明すべきこととして、第1検証標識信号は、データマスクピンDMに対して導入された内部標識信号であり、データマスクピンDMがPODTMモードにおける検証対象であるか否かを指示し、第2検証標識信号は、データピンDQに対して導入された内部標識信号であり、データピンDQがPODTMモードにおける検証対象であるか否かを指示するためのものである。第1検証標識信号と第2検証標識信号はいずれもMR61 OP[4:0]に基づいてデコードして得られるものであり、具体的には上記の表1を参照する。
【0053】
幾つかの実施例では、データマスクピンDMに対しては、当該方法は、
第1非検証状態制御信号と第2インピーダンス制御信号を決定するステップと、
半導体メモリが予め設定された検証モードにある時に、第1検証標識信号に基づいて、第1オペコドと第2オペコドのうちの1つに基づいて第1インピーダンス制御信号を決定し、又は、半導体メモリが予め設定された検証モードでない時に、第1非検証状態制御信号に基づいて第1インピーダンス制御信号を決定するステップと、
半導体メモリの動作状態に基づいて、第1インピーダンス制御信号と第2インピーダンス制御信号のうちの1つを選択してデータマスクピンのインピーダンスを制御するステップと、を更に含む。
【0054】
説明すべきこととしては、データマスクピンDMとデータピンDQの機能に異なるが、産業化製造の便宜上、共に類似する信号制御原理と回路構造を採用している。具体的には、各ピンはそれぞれ読み取り関連属性と書き込み関連属性を有するものと見なしてもよく、各ピンの最終的なインピーダンスは読み取り関連属性に対応する信号と書き込み関連属性に対応する信号の二者のうちの有効信号によって制御され、これで各ピンは異なる動作場面でそれぞれ読み取り機能(Read機能)と書き込み機能(Write機能)をサポートする(ただし、DMの読み取り機能が起動されない)。
【0055】
ある場合、第1非検証状態制御信号はデータマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものであり、第2インピーダンス制御信号はデータピンの出力駆動状態におけるインピーダンスを指示するためのものである。ここで、データマスクピンの予め設定された検証状態以外の状態におけるインピーダンスは、正常書き込み時のインピーダンスと非読み取り非書き込み時のインピーダンスを含んでもよく、いずれも書き込み関連属性である。
【0056】
この時に、第1非検証状態制御信号は書き込み関連属性に対応する信号と理解してもよく、第2インピーダンス制御信号は読み取り関連属性に対応する信号と理解してもよい。このようにして、PODTMモードでは、第1オペコド又は第2オペコドのうちの1つに基づいてPODTMモードに対応する第1インピーダンス制御信号を決定し、又は、非PODTMモードでは、第1非検証状態制御信号に基づいて書き込み関連属性に対応する第1インピーダンス制御信号を決定し、次に、半導体メモリの動作状態に基づいて、PODTMモード又は書き込み関連属性に対応する第1インピーダンス制御信号又は読み取り関連属性に対応する第2インピーダンス制御信号を用いてデータマスクピンのインピーダンスを制御する。具体的に言えば、半導体メモリの動作状態は、書き込み状態、読み取り状態、非読み取り非書き込み状態及び予め設定された検証モード(PODTMモード)を含んでもよい。ここで、(1)半導体メモリが書き込み状態又は非読み取り非書き込み状態又は予め設定された検証モードにある時に、第1インピーダンス制御信号を用いてデータマスクピンのインピーダンスを制御する。(2)半導体メモリが読み取り状態にある時に、第2インピーダンス制御信号を用いてデータマスクピンのインピーダンスを制御する。
【0057】
このようにして、データマスクピンDMのPODTMモードにおける信号制御ポリシーを書き込み関連属性の信号制御ポリシーと組み合わせることによって、PODTMモードのインピーダンス制御を実現する。
【0058】
別の場合、第1非検証状態制御信号はデータピンの出力駆動状態におけるインピーダンスを指示するためのものであり、第2インピーダンス制御信号はデータマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものである。
【0059】
この時に、第1非検証状態制御信号は読み取り関連属性に対応する信号であると理解してもよく、第2インピーダンス制御信号は書き込み関連属性に対応する信号であると理解してもよい。このようにして、PODTMモードでは、第1オペコド又は第2オペコドのうちの1つに基づいてPODTMモードに対応する第1インピーダンス制御信号を決定し、又は、非PODTMモードでは、第1非検証状態制御信号に基づいて読み取り関連属性に対応する第1インピーダンス制御信号を決定し、次に、半導体メモリの動作状態に基づいて、PODTMモード又は読み取り関連属性に対応する第1インピーダンス制御信号又は書き込み関連属性に対応する第2インピーダンス制御信号を用いてデータマスクピンのインピーダンスを制御する。具体的に言えば、半導体メモリの動作状態は、書き込み状態、読み取り状態、非読み取り非書き込み状態及び予め設定された検証モード(PODTMモード)を含んでもよい。ここで、(1)半導体メモリが書き込み状態又は非読み取り非書き込み状態にある時に、第2インピーダンス制御信号を用いてデータマスクピンのインピーダンスを制御する。(2)半導体メモリが読み取り状態又は予め設定された検証モードにある時に、第1インピーダンス制御信号を用いてデータマスクピンのインピーダンスを制御する。
【0060】
このようにして、データマスクピンDMのPODTMモードにおける信号制御ポリシーを読み取り属性に関連する信号制御ポリシーと組み合わせることによって、PODTMモードのインピーダンス制御を実現する。
【0061】
類似的に、以下、データピンDQの具体的な信号制御方式を例示する。
【0062】
幾つかの実施例では、データピンDQに対しては、当該方法は、
第3非検証状態制御信号、第4インピーダンス制御信号及び第5インピーダンス制御信号を決定するステップと、
半導体メモリが予め設定された検証モードにある時に、第2検証標識信号により、第1オペコドと第2オペコドのうちの1つに基づいて第3インピーダンス制御信号を決定し、又は、半導体メモリが予め設定された検証モードでない時に、第3非検証状態制御信号に基づいて第3インピーダンス制御信号を決定するステップと、
半導体メモリの動作状態に基づいて、第3インピーダンス制御信号と第5インピーダンス制御信号を選択してデータピンのインピーダンスを制御し、又は、第4インピーダンス制御信号と第5インピーダンス制御信号を選択してデータピンのインピーダンスを制御するステップと、を更に含む。
【0063】
従って、ある場合、第3非検証状態制御信号は対応するデータピンの終了状態におけるインピーダンスを指示するためのものであり、第4インピーダンス制御信号と第5インピーダンス制御信号は共同で対応するデータピンの出力駆動状態におけるインピーダンスを指示するためのものである。具体的に言えば、半導体メモリの動作状態は、書き込み状態、読み取り状態、非読み取り非書き込み状態及び予め設定された検証モード(PODTMモード)を含んでもよい。ここで、(1)半導体メモリが書き込み状態又は非読み取り非書き込み状態又は予め設定された検証モードにある時に、第3インピーダンス制御信号と第5インピーダンス信号を用いてデータピンのインピーダンスを制御する。(2)半導体メモリが読み取り状態にある時に、第4インピーダンス制御信号と第5インピーダンス制御信号を用いてデータピンのインピーダンスを制御する。
【0064】
このようにして、データピンのPODTMモードにおける信号制御ポリシーを書き込み関連属性の信号制御ポリシーと組み合わせることによって、PODTMモードのインピーダンス制御を実現する。
【0065】
別の場合、第3非検証状態制御信号と第5インピーダンス制御信号は共同で対応するデータピンの出力駆動状態におけるインピーダンスを指示するためのものであり、第4インピーダンス制御信号は対応するデータピンの終了状態におけるインピーダンスを指示するためのものである。具体的に言えば、半導体メモリの動作状態は、書き込み状態、読み取り状態、非読み取り非書き込み状態及び予め設定された検証モード(PODTMモード)を含んでもよい。ここで、(1)半導体メモリが書き込み状態又は非読み取り非書き込み状態にある時に、第4インピーダンス制御信号と第5インピーダンス信号を用いてデータピンのインピーダンスを制御する。(2)半導体メモリが読み取り状態又は予め設定された検証モードにある時に、第3インピーダンス制御信号と第5インピーダンス制御信号を用いてデータピンのインピーダンスを制御する。
【0066】
このようにして、データピンのPODTMモードにおける信号制御ポリシーを読み取り属性に関連する信号制御ポリシーと組み合わせることによって、PODTMモードのインピーダンス制御を実現する。
【0067】
Write機能がプルアップインピーダンス(終端インピーダンスとする)の制御だけに関わり、Read機能が同時にプルアップインピーダンスとプルダウンインピーダンスの制御に関わることを理解すべきである。データマスクピンDMがRead機能を起動せず、Write機能のみを起動するので、データマスクピンDMはプルアップインピーダンスの制御信号だけに関わり、そのプルダウンインピーダンスの制御信号が固定レベル信号に設置されてプルダウンインピーダンスの機能をオフにする。また、データピンDQが同時にWrite機能とRead機能をサポートするため、データピンDQはプルアップインピーダンスの制御信号とプルダウンインピーダンスの制御信号に関わる。
【0068】
従って、データマスクピンDMにとっては、その読み取り関連属性はプルアップインピーダンスの制御を実現するための1種の信号(第1非検証状態制御信号又は第2インピーダンス制御信号)だけに関わり、データピンDQにとっては、その読み取り関連属性はそれぞれプルアップインピーダンスとプルダウンインピーダンスの制御を実現する2種の信号(第3非検証状態制御信号+第5インピーダンス制御信号、又は、第4インピーダンス制御信号+第5インピーダンス制御信号)に関わる。
【0069】
本開示の実施例は、制御方法を提供し、半導体メモリが予め設定された検証モードにある時に、データピンDQに関連する第1モードレジスターと第2モードレジスターが直接データマスクピンDMのインピーダンスを定義することが許容され、データマスクピンDMにとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンDMに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0070】
本開示の一実施例では、本開示の実施例に係る半導体メモリ30の構造模式図を示す
図3を参照する。
図3に示すように、当該半導体メモリ30は、第1モードレジスター301、第2モードレジスター302、データマスクピン310及び第1駆動回路311を含み、第1駆動回路311がそれぞれ第1モードレジスター301、第2モードレジスター302及びデータマスクピン310に接続される半導体メモリであって、
データマスクピン310は、データ書き込みの入力マスク信号を受信するように構成され、
第1駆動回路311は、半導体メモリ30が予め設定された検証モードにある時に、データマスクピン310が検証対象として選択された場合、データマスクピン310のインピーダンスを、第1インピーダンスパラメータとなるように第1モードレジスター301によって制御し、又は、データマスクピン310が検証対象でない場合、データマスクピン310のインピーダンスを、第2インピーダンスパラメータとなるように第2モードレジスター302によって制御するように構成される。
【0071】
ここで、半導体メモリ30は、更にデータを受信又は出力するための少なくとも1つのデータピンを備え、第1モードレジスター301は、少なくとも1つのデータピンの出力駆動状態時のインピーダンスが第1インピーダンスパラメータであることを指示するためのものであり、第2モードレジスター302は、少なくとも1つのデータピンの終了状態時のインピーダンスが第2インピーダンスパラメータであることを指示するためのものである。
【0072】
このようにして、半導体メモリ30が予め設定された検証モードにある時に、第1モードレジスター301と第2モードレジスター302で直接データマスクピン310のインピーダンスを定義することが許容され、データマスクピン310にとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピン310に適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0073】
幾つかの実施例では、
図4Aに示すように、半導体メモリ30は、第1モードレジスター301、第2モードレジスター302及び1つのデータピン320にそれぞれ接続される少なくとも1つの第2駆動回路321を更に備え、
第2駆動回路321は、半導体メモリ30が予め設定された検証モードにある時に、対応するデータピン320が検証対象として選択された場合、対応するデータピン320のインピーダンスが第1インピーダンスパラメータとなるように第1モードレジスター301によって制御し、又は、対応するデータピン320が検証対象でない場合、対応するデータピン320のインピーダンスを第2インピーダンスパラメータとなるように第2モードレジスター302によって制御するように構成される。
【0074】
図4Aにおいては、例示するためにデータピン320が1つだけ示されており、半導体メモリ30において実際にはより多いデータピンが存在することを理解すべきである。本開示の実施例はデータマスクピン310とデータピン320の数量を限定しない。
【0075】
説明すべきこととして、予め設定された検証モードはPODTMモードであってもよく、ホストがデータマスクピン又はデータピンのプルアップインピーダンスを検証することを許容する。
【0076】
幾つかの実施例では、
図4Bに示すように、半導体メモリ30は、更に第3モードレジスター303と第1デコードモジュール304を備え、
第1モードレジスター301は、第1オペコドを記憶、出力するように構成され、
第2モードレジスター302は、第2オペコドを記憶、出力するように構成され、
第3モードレジスター303は、第3オペコドを記憶、出力するように構成され、第3オペコドは半導体メモリ30が予め設定された検証モードに入ったか否かを指示するためのものであり、
第1デコードモジュール304は、第3オペコドを受信し、第3オペコドをデコードし、第1検証標識信号を出力するように構成され、第1検証標識信号はデータマスクピン310が検証対象であるか否かを指示するためのものであり、
第1駆動回路311は、更に、第1検証標識信号、第1オペコド及び第2オペコドを受信し、半導体メモリ30が予め設定された検証モードに入った場合、第1検証標識信号に基づいて、第1オペコドと第2オペコドのうちの1つを選択してデータマスクピン310のインピーダンスを制御するように構成される。
【0077】
幾つかの実施例では、
図4Bに示すように、第1デコードモジュール304は、更に、第3オペコドをデコード処理し、少なくとも1つの第2検証標識信号を出力するように構成され、1つの第2検証標識信号は1つのデータピンが検証対象であるか否かを指示するためのものであり、
第2駆動回路321は、更に、対応する第2検証標識信号、第1オペコド及び第2オペコドを受信し、半導体メモリ30が予め設定された検証モードに入った場合、第2検証標識信号に基づいて、第1オペコドと第2オペコドのうちの1つを選択してデータピン320のインピーダンスを制御するように構成される。
【0078】
説明すべきこととして、第1検証標識信号はデータマスクピン310に対して導入された内部標識信号であり、データマスクピン310がPODTMモードにおける検証対象であるか否かを指示し、第2検証標識信号はデータピン320に対して導入された内部標識信号であり、データピン320がPODTMモードにおける検証対象であるか否かを指示するためのものである。第1検証標識信号と第2検証標識信号はいずれも第3オペコドデコードに基づいて得られるものである。
【0079】
このようにして、本開示の実施例では、第3モードレジスターにおける第3オペコドによって、半導体メモリ30がPODTMモードに入ったか否かを決定し、PODTMモードに入った場合、データマスクピンと少なくとも1つのデータピンから検証対象を選択し、次に、第1モードレジスターにおける第1オペコドに基づいて、選択された検証対象のインピーダンスを、第1インピーダンスパラメータ(本質的にはプルアップ出力駆動インピーダンス)となるように制御し、第2モードレジスターにおける第2オペコドに基づいて、選択されない検証対象のインピーダンスを、第2インピーダンスパラメータ(本質的には終端インピーダンス)となるように制御して、検証対象のインピーダンス検証結果を取得する。データマスクピンにとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0080】
説明すべきこととして、第1モードレジスターの標準番号が5であり、第1オペコドとは第1モードレジスターに記憶された第2ビット~第1ビットのオペコドであり、MR5 OP[2:1]で表し、第2モードレジスターの標準番号が34であり、第2オペコドとは第2モードレジスターに記憶された第2ビット~第0ビットのオペコドであり、MR34 OP[2:0]で表し、第3モードレジスターの標準番号が61であり、第3オペコドとは第3モードレジスターに記憶された第4ビット~第0ビットのオペコドであり、MR61 OP[4:0]で表す。
【0081】
図5に示すように、8ビット(X8)の半導体メモリ30を例とすると、第1デコードモジュール304は、第3オペコドMR61 OP[4:0]を受信し、デコードして、第1検証標識信号PODTM_DM_EN、第2検証標識信号PODTM_DQ0_EN~PODTM_DQ7_ENを得るためのものである。ここで、第2検証標識信号PODTM_DQ0_EN~PODTM_DQ7_ENはそれぞれデータピンDQL0~DQL7がPODTMにおける検証対象であるか否かを指示するためのものであるためのものである。第1デコードモジュール304における論理回路が上記の表1に応じて設計されることを理解すべきである。
【0082】
以下、第1駆動回路311の具体的な構造を例示的に説明する。
【0083】
本開示の実施例では、半導体メモリ30は、更に、第1非検証状態制御信号、第2インピーダンス制御信号及び第1較正信号ZQ1_CODE[N-1:0]を決定するように構成される。
【0084】
図6に示すように、第1駆動回路311は、
第1検証標識信号PODTM_DM_EN、第1オペコドMR5 OP[2:1]、第2オペコドMR34 OP[2:0]及び第1非検証状態制御信号を受信し、半導体メモリ30が予め設定された検証モードにある時に、第1検証標識信号PODTM_DM_ENにより、第1オペコドMR5 OP[2:1]と第2オペコドMR34 OP[2:0]のうちの1つに基づいて第1インピーダンス制御信号を出力し、又は、半導体メモリ30が予め設定された検証モードでない時に、第1非検証状態制御信号に基づいて第1インピーダンス制御信号を出力するように構成される第1信号処理モジュール41と、
第1インピーダンス制御信号、第2インピーダンス制御信号及び第1較正信号ZQ1_CODE[N-1:0]を受信し、第1インピーダンス制御信号、第2インピーダンス制御信号及び第1較正信号ZQ1_CODE[N-1:0]に対して選択と論理組合を行って、第1目標信号PU1_MAIN_CODEを出力するように構成される第1論理モジュール42と、
複数の第1インピーダンスユニットを含み、第1目標信号PU1_MAIN_CODEを受信し、第1目標信号PU1_MAIN_CODEを用いて複数の第1インピーダンスユニットを制御して、データマスクピン310のインピーダンスを制御するように構成される第1駆動モジュール43と、を備えてもよい。
【0085】
理解すべきこととして、データマスクピン310はWrite機能だけをサポートし、外部にデータを出力する必要がなく、終了状態時に、レベルプルダウン機能に関わらず、レベルプルアップ機能だけに関わるので、第1駆動回路311にはレベルプルアップ機能を制御する第1インピーダンス制御信号と第2インピーダンス制御信号だけが存在し、レベルプルダウン機能を制御する関連信号に関わらない。また、各第1インピーダンスユニットはプルアップ抵抗値が全て標準抵抗値である。しかし、実際の動作環境の温度、電圧等の環境パラメータの変化に伴い、第1インピーダンスユニットの抵抗値も対応的に変化する。従って、第1較正信号ZQ1_CODE[N-1:0]は各第1インピーダンスユニットの抵抗値を標準抵抗値に較正するためのものである。ここで、全ての第1インピーダンスユニットは第1較正信号ZQ1_CODE[N-1:0]を共用する。
【0086】
説明すべきこととしては、第1インピーダンス制御信号と第2インピーダンス制御信号がそれぞれ書き込み関連属性と読み取り関連属性という2種の属性に対応する。理解すべきことは、非PODTMモードでは、実際の動作状態に基づいて、第1インピーダンス制御信号と第2インピーダンス制御信号の二者のうちの1つが有効になり、第1較正信号ZQ1_CODE[N-1:0]と組み合わせて第1目標信号PU1_MAIN_CODEを得、また、PODTMモードでは、第2インピーダンス制御信号が無効であり、第1インピーダンス制御信号と第1較正信号ZQ1_CODE[N-1:0]を組み合わせて第1目標信号PU1_MAIN_CODEを得る。ここで、第1インピーダンス制御信号と第2インピーダンス制御信号のうちの有効信号は第1インピーダンスユニットのレベルプルアップ機能をオン又はオフにするためのものであり、第1較正信号ZQ1_CODE[N-1:0]は第1インピーダンスユニットのレベルプルアップ機能がオンにされる時に、当該第1インピーダンスユニットの抵抗値を標準抵抗値に較正するためのものである。
【0087】
幾つかの実施例では、
図6に示すように、第1信号処理モジュール41は、
第1オペコドMR5 OP[2:1]を受信し、第1オペコドMR5 OP[2:1]をデコードし、第1デコード信号RONpu_CODE[M:0]を出力するように構成される第2デコードモジュール411と、
第2オペコドMR34 OP[2:0]を受信し、第2オペコドMR34 OP[2:0]をデコードし、第2デコード信号RTT_CODE[M:0]を出力するように構成される第3デコードモジュール412と、
第1検証標識信号PODTM_DM_EN、第1デコード信号RONpu_CODE[M:0]及び第2デコード信号RTT_CODE[M:0]を受信し、第1検証標識信号PODTM_DM_ENに基づいて、第1デコード信号RONpu_CODE[M:0]と第2デコード信号RTT_CODE[M:0]のうちの1つを選択して第1検証状態制御信号を出力するように構成される第1選択モジュール413と、
検証イネーブル信号PODTM_EN、第1検証状態制御信号及び第1非検証状態制御信号を受信し、検証イネーブル信号PODTM_ENにより、第1検証状態制御信号と第1非検証状態制御信号のうちの1つを選択して第1インピーダンス制御信号を出力するように構成される第2選択モジュール414と、を備える。
【0088】
理解すべきこととして、第2デコードモジュール411における論理回路が上記の表2に基づいて設計され、即ち、第1デコード信号が駆動インピーダンスRonの抵抗値(第1インピーダンスパラメータ)を表すためのものであり、第3デコードモジュール412における論理回路が上記の表3に基づいて設計され、即ち、第2デコード信号が終端インピーダンスRTTの抵抗値(第2インピーダンスパラメータ)を表すためのものである。また、Mは正整数であり、その具体的な値を実際の動作場面に応じて決定する必要がある。
【0089】
説明すべきことは、検証イネーブル信号PODTM_ENは半導体メモリが予め設定された検証モードPODTMにあるか否かを指示するためのものであり、同様に第3オペコドMR61 OP[4:0]によりデコードして得られ、上記の表1に示すように、MR61 OP[4:0]の値が表1における00000B以外の他の組合形式である時に、半導体メモリが予め設定された検証モードPODTMにあることを意味し、このため、検証イネーブル信号PODTM_ENが第1レベル状態(例えば、論理「1」)にあり、MR61 OP[4:0]=00000Bの時に、半導体メモリが予め設定された検証モードPODTMでないことを意味し、このため、検証イネーブル信号PODTM_ENが第2レベル状態(例えば、論理「0」)にある。又は、第1検証標識信号又は第2検証標識信号のうちの1つの信号が第1レベル状態にある場合、検証イネーブル信号PODTM_ENが第1レベル状態にあり、第1検証標識信号と第2検証標識信号が共に第2レベル状態にある場合、検証イネーブル信号PODTM_ENが第2レベル状態にあるように理解してもよい。
【0090】
図6に示す第1駆動回路311は、第1非検証状態制御信号と第2インピーダンス制御信号の定義によっては、具体的な実施形態が2種存在してもよい。
【0091】
一実施形態では、第1非検証状態制御信号はデータマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものであり、第2インピーダンス制御信号はデータピンの出力駆動状態におけるインピーダンスを指示するためのものである。つまり、データマスクピンのPODTMモードにおける信号制御ポリシーを書き込み関連属性の信号制御ポリシーと組み合わせることによって、PODTMモードのインピーダンス制御を実現する。
【0092】
対応的に、
図7に示すように、第1インピーダンス制御信号がODT_MUX[M:0]で表され、第2インピーダンス制御信号がIMPpu_CODE[M:0]で表されている。特に、
図6と比べると、
図7における第1駆動回路311は、更に、第1オペコドMR5 OP[2:1]をデコードして第2インピーダンス制御信号IMPpu_CODE[M:0]を得るための第1前処理モジュール44と、RTT_WRに関わるMR34[5:3]、RTT_NOM_WRに関わるMR35[2:0]、RTT_NOM_RDに関わるMR35[5:3]、RTT_PARKに関わるMR34[2:0]、DQS_RTT_PARKに関わるMR33[5:3]に基づいて、第1非検証状態制御信号を決定するための第2前処理モジュール45と、を備え、上記信号の具体的な定義についてはDDR5 SPECの規定を参照でき、且つこの部分の信号は本開示の実施例の実施に影響を及ぼさないので、詳細な説明を省略する。また、後の説明において、半導体メモリ30がPODTMモードにある場合、検証イネーブル信号PODTM_ENが論理「1」であり、半導体メモリ30がPODTMモードでない場合、検証イネーブル信号PODTM_ENが論理「0」であり、データマスクピン310がPODTMモードの検証対象である場合、第1検証標識信号PODTM_DM_ENが論理「1」であり、データマスクピン310がPODTMモードの検証対象でない場合、第1検証標識信号PODTM_DM_ENが論理「0」である。
【0093】
以下、3種の動作場面に分けて
図7の動作原理を説明する。
【0094】
動作場面1では、半導体メモリ30がPODTMモードに入っており、且つデータマスクピン310が検証対象である。この時に、第1検証標識信号PODTM_DM_ENが論理「1」であるため、第1選択モジュール413は第1デコード信号RONpu_CODE[M:0]を出力して、第1検証状態制御信号を得、検証イネーブル信号PODTM_ENが論理「1」であるため、第2選択モジュール414は第1選択モジュール413の決定した第1検証状態制御信号を出力して、第1インピーダンス制御信号ODT_MUX[M:0]を得る。上述したように、PODTMモードにおける第2インピーダンス制御信号IMPpu_CODE[M:0]が無効であるため、第1論理モジュール42は、実際に第1インピーダンス制御信号ODT_MUX[M:0]と第1較正信号ZQ1_CODE[N-1:0]を論理的に組み合わせて第1目標信号PU1_MAIN_CODEを得て、更にデータマスクピン310のインピーダンスを制御する。ここで、第2インピーダンス制御信号IMPpu_CODE[M:0]の無効化は、第1前処理モジュール44に対応する信号遮断論理を増加するか、又は第1論理モジュール42に対応する信号遮断論理を増加するという少なくとも2種の方式によって実現してもよい。
【0095】
以上から分かるように、動作場面1においては、データマスクピン310のインピーダンスは実際に第1オペコドMR5 OP[2:1]によって制御される。
【0096】
動作場面2では、半導体メモリ30がPODTMモードに入っており、且つデータマスクピン310が検証対象でない。この時に、第1検証標識信号PODTM_DM_ENが論理「0」であるため、第1選択モジュール413は第2デコード信号RTT_CODE[M:0]を出力して、第1検証状態制御信号を得、検証イネーブル信号PODTM_ENが論理「1」であるため、第2選択モジュール414は第1選択モジュール413の決定した第1検証状態制御信号を出力して、第1インピーダンス制御信号ODT_MUX[M:0]を得る。上述したように、PODTMモードにおける第2インピーダンス制御信号IMPpu_CODE[M:0]が無効であるため、第1論理モジュール42は、実際に第1インピーダンス制御信号ODT_MUX[M:0]と第1較正信号ZQ1_CODE[N-1:0]を論理的に組み合わせて第1目標信号PU1_MAIN_CODEを得て、更にデータマスクピン310のインピーダンスを制御する。
【0097】
以上から分かるように、動作場面2においては、データマスクピン310のインピーダンスは実際に第2オペコドMR34 OP[2:0]によって制御される。
【0098】
動作場面3では、半導体メモリ30がPODTMモードになっていない。この時に、検証イネーブル信号PODTM_ENが論理「0」であるため、第2選択モジュール414は第2前処理モジュール45で決定された第1非検証状態制御信号を出力して、第1インピーダンス制御信号ODT_MUX[M:0]を得ると同時に、第1前処理モジュール44は第2インピーダンス制御信号IMPpu_CODE[M:0]を出力する。データマスクピン310がWrite機能だけをサポートするため、非PODTMモードにおける第2インピーダンス制御信号IMPpu_CODE[M:0]が無効であり、且つ第1インピーダンス制御信号ODT_MUX[M:0]が有効であるため、第1論理モジュール42は、第1インピーダンス制御信号ODT_MUX[M:0]と第1較正信号ZQ1_CODE[N-1:0]を組み合わせて第1目標信号PU1_MAIN_CODEを得て、更にデータマスクピン310のインピーダンスを制御する。
【0099】
以上から分かるように、動作場面3においては、データマスクピン310のインピーダンスは第2前処理モジュール45によって制御され、具体的には実際の動作状態によって定められる。
【0100】
別の実施形態では、第1非検証状態制御信号はデータピンの出力駆動状態におけるインピーダンスを指示するためのものであり、第2インピーダンス制御信号はデータマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものである。つまり、データマスクピンのPODTMモードにおける信号制御ポリシーを読み取り関連属性の信号制御ポリシーと組み合わせることによって、PODTMモードのインピーダンス制御を実現する。
【0101】
対応的に、
図8に示すように、第1インピーダンス制御信号がIMPpu_CODE[M:0]で表され、第2インピーダンス制御信号がODT_CTRL[M:0]で表されている。特に、
図6と比べると、
図8における半導体メモリ30も、第1オペコドMR5 OP[2:1]をデコードして第1非検証状態制御信号を得るための第1前処理モジュール44と、RTT_WRに関わるMR34[5:3]、RTT_NOM_WRに関わるMR35[2:0]、RTT_NOM_RDに関わるMR35[5:3]、RTT_PARKに関わるMR34[2:0]、DQS_RTT_PARKに関わるMR33[5:3]に基づいて、第2インピーダンス制御信号を決定するための第2前処理モジュール45を備える。
【0102】
類似的に、以下、3種の動作場面に分けて
図8の動作原理を説明する。
【0103】
動作場面1では、半導体メモリ30がPODTMモードに入っており且つデータマスクピン310が検証対象である。この時に、第1検証標識信号PODTM_DM_ENが論理「1」であるため、第1選択モジュール413は第1デコード信号RONpu_CODE[M:0]を出力して、第1検証状態制御信号を得、検証イネーブル信号PODTM_ENが論理「1」であるため、第2選択モジュール414は第1選択モジュール413の決定した第1検証状態制御信号を出力して、第1インピーダンス制御信号IMPpu_CODE[M:0]を得る。上述したように、PODTMモードにおける第2インピーダンス制御信号ODT_CTRL[M:0]が無効であるため、第1論理モジュール42は、実際に第1インピーダンス制御信号IMPpu_CODE[M:0]と第1較正信号ZQ1_CODE[N-1:0]を論理的に組み合わせて第1目標信号PU1_MAIN_CODEを得て、更にデータマスクピン310のインピーダンスを制御する。
【0104】
このようにして、動作場面1においては、データマスクピン310のインピーダンスはやはり第1オペコドMR5 OP[2:1]によって制御される。
【0105】
動作場面2では、半導体メモリ30がPODTMモードに入っており、且つデータマスクピン310が検証対象でない。この時に、第1検証標識信号PODTM_DM_ENが論理「0」であるため、第1選択モジュール413は第2デコード信号RTT_CODE[M:0]を出力して、第1検証状態制御信号を得、検証イネーブル信号PODTM_ENが論理「1」であるため、第2選択モジュール414は第1選択モジュール413で決定された第1検証状態制御信号を出力して、第1インピーダンス制御信号IMPpu_CODE[M:0]を得る。上述したように、PODTMモードにおける第2インピーダンス制御信号ODT_CTRLが無効であるため、第1論理モジュール42は、実際に第1インピーダンス制御信号IMPpu_CODE[M:0]と第1較正信号ZQ1_CODE[N-1:0]を論理的に組み合わせて第1目標信号PU1_MAIN_CODEを得て、更にデータマスクピン310のインピーダンスを制御する。
【0106】
このようにして、動作場面2においては、データマスクピン310のインピーダンスはやはり第2オペコドMR34 OP[2:0]によって制御される。
【0107】
動作場面3では、半導体メモリ30がPODTMモードになっていない。この時に、検証イネーブル信号PODTM_ENが論理「0」であるため、第2選択モジュール414は第1前処理モジュール44で決定された第1非検証状態制御信号を出力して、第1インピーダンス制御信号IMPpu_CODE[M:0]を得る。同時に第2前処理モジュール45は第2インピーダンス制御信号ODT_CTRL [M:0]を出力する。上述したように、データマスクピンDMがWrite機能だけをサポートするため、非PODTMモードにおける第1インピーダンス制御信号IMPpu_CODE[M:0]が無効であり、且つ第2インピーダンス制御信号ODT_CTRL[M:0]が有効であるため、第1論理モジュール42は、第2インピーダンス制御信号ODT_CTRL[M:0]と第1較正信号ZQ1_CODE[N-1:0]を組み合わせて第1目標信号PU1_MAIN_CODEを得て、更にデータマスクピン310のインピーダンスを制御する。
【0108】
このようにして、動作場面3においては、データマスクピン310のインピーダンスも第2前処理モジュール45によって制御され、具体的には実際の動作状態によって決められる。
【0109】
更に説明すべきことは、
図7と
図8では、信号通路に付いている「/」という符号はここで実際に複数本の信号通路が存在することを示すためのものであり、例示するように1本しか描かれていない点である。言い換えると、MR34 OP[2:0]、MR5 OP[2:1]、RONpu_CODE[M:0]、RTT_CODE[M:0]、IMPpu_CODE [M:0]、ZQ1_CODE[N-1:0]、ODT_CTRL[M:0]、ODT_MUX[M:0]、PU1_MAIN_CODEのうちの各信号はそれぞれ自分の信号通路を有する複数のサブ信号を含む。
【0110】
以下、
図7又は
図8を参照しながら第1駆動回路311における信号処理過程を説明する。
【0111】
幾つかの実施例では、
図7又は
図8に示すように、第1デコード信号RONpu_CODE[M:0]、第2デコード信号RTT_CODE[M:0]、第1検証状態制御信号、第1非検証状態制御信号及び第1インピーダンス制御信号はいずれも(M+1)ビットのサブ信号を含み、[M:0]で表し、第1選択モジュール413は、(M+1)個の第1データセレクタを含み、第2選択モジュール414は、(M+1)個の第2データセレクタを含み、1つの第1データセレクタの入力端子がそれぞれ第1デコード信号RONpu_CODE[M:0]の1ビットのサブ信号と第2デコード信号RTT_CODE[M:0]の1ビットのサブ信号を受信し、1つの第1データセレクタの出力端子が第1検証状態制御信号の1ビットのサブ信号を出力するためのものであり、全ての第1データセレクタの制御端子がいずれも第1検証標識信号PODTM_DM_ENを受信し、1つの第2データセレクタの入力端子が第1検証状態制御信号の1ビットのサブ信号と第1非検証状態制御信号の1ビットのサブ信号を受信し、1つの第2データセレクタの出力端子が第1インピーダンス制御信号の1ビットのサブ信号を出力するためのものであり、全ての第2データセレクタの制御端子がいずれも検証イネーブル信号PODTM_ENを受信し、Mが正整数である。
【0112】
説明すべきこととしては、第1検証状態制御信号が第1検証状態制御信号[M:0]で表され、第1非検証状態制御信号が第1非検証状態制御信号[M:0]で表され、第1インピーダンス制御信号が第1インピーダンス制御信号[M:0]で表される。このようにして、1番目の第1データセレクタは、それぞれRONpu_CODE[0]、RTT_CODE[0]及びPODTM_DM_ENを受信し、PODTM_DM_ENに基づいて、RONpu_CODE[0]とRTT_CODE[0]のうちの1つを選択して第1検証状態制御信号[0]を出力し、1番目の第2データセレクタは、それぞれ第1検証状態制御信号[0]、第1非検証状態制御信号[0]及びPODTM_ENを受信し、PODTM_ENに基づいて、第1検証状態制御信号[0]と第1非検証状態制御信号[0]のうちの1つを選択して第1インピーダンス制御信号[0]を出力し、他について参照して理解できる。
【0113】
幾つかの実施例では、第2インピーダンス制御信号は、(M+1)ビットのサブ信号を含み、第1較正信号ZQ1_CODE[N-1:0]は、Nビットのサブ信号を含む。第1目標信号は、A組のサブ信号を含み、各組のサブ信号がNビットのサブ信号を含み、第1目標信号内の1組目の信号がPU1_MAIN_CODE_1[N-1:0]で表され、第1目標信号内の2組目の信号がPU1_MAIN_CODE_2[N-1:0]で表され…第1目標信号内のA組目の信号がPU1_MAIN_CODE_A[N-1:0]で表される。
【0114】
第1駆動モジュール43は、それぞれ第1目標信号PU1_MAIN_CODE内の1組のサブ信号を受信するためのA個の第1インピーダンスユニットを備え、
図7又は
図8に示すように、第1論理モジュール42は、具体的には、第1インピーダンス制御信号と第2インピーダンス制御信号に基づいて、少なくとも1つの第1インピーダンスユニットのレベルプルアップ機能が起動されるか否かを決定し、また、a番目の第1インピーダンスユニットのレベルプルアップ機能を起動する場合、第1較正信号に基づいて、第1目標信号PU1_MAIN_CODE内のa組目のサブ信号のレベル状態を決定して、a番目の第1インピーダンスユニットの抵抗値を標準抵抗値に制御し、又は、a番目の第1インピーダンスユニットのレベルプルアップ機能を起動しない場合、第1目標信号PU1_MAIN_CODE内のa組目のサブ信号が全て第1レベル状態にあることを決定するように構成され、a、N、Aがいずれも整数であり、aがA以下であり、(M+1)がA以下である。
【0115】
理解すべきこととしては、複数の第1インピーダンスユニットが並列接続状態にあり、各第1インピーダンスユニットが標準抵抗値RZQを提供することができる。このようにして、データマスクピン310のプルアップインピーダンスをRZQ/2に調整する必要がある場合、2つの第1インピーダンスユニットのレベルプルアップ機能をオンにし、残りの第1インピーダンスユニットのレベルプルアップ機能をオフにし、データマスクピン310のプルアップインピーダンスをRZQ/3に調整する必要がある場合、3つの第1インピーダンスユニットのレベルプルアップ機能を起動し、残りの第1インピーダンスユニットのレベルプルアップ機能をオフにし、他には参照して理解されたい。
【0116】
理解すべきこととしては、第1論理モジュール42にとっては、第1インピーダンス制御信号と第2インピーダンス制御信号の二者のうち、有効信号が1つだけ存在する。M+1≦Aである場合、当該有効信号内の1ビットのサブ信号は1つ又は複数の第1インピーダンスユニットのレベルプルアップ機能が起動されるか否かを制御する。
【0117】
例として、M+1=A=7である場合、第1インピーダンス制御信号と第2インピーダンス制御信号の二者のうちの有効信号がIMPpu_CODE[6:0]であると仮定すると、IMPpu_CODE[0]が1番目の第1インピーダンスユニットを制御し、IMPpu_CODE[1]が2番目の第1インピーダンスユニットを制御し…IMPpu_CODE[6]が7番目の第1インピーダンスユニットを制御する。具体的には、IMPpu_CODE[6:0]=1111111であると仮定すると、第1目標信号内の各組のサブ信号(合計7組)のレベル値が共に第1較正信号のレベル値と対応的に同じであり、これで7つの第1インピーダンスユニットのプルアップ抵抗値が共にRZQとなり、更にデータマスクピン310のプルアップインピーダンスがRZQ/7となり、IMPpu_CODE[6:0]=1111000であると仮定すると、第1目標信号内の1組目のサブ信号~3組目のサブ信号のそれぞれのレベル値が共に第1レベル状態であり、且つ4組目のサブ信号~7組目のサブ信号内の各組のサブ信号のレベル値が共に第1較正信号のレベル値と対応的に同じであり、これで1番目の第1インピーダンスユニット~3番目の第1インピーダンスユニットが共に切断状態となり、且つ4番目の第1インピーダンスユニット~7番目の第1インピーダンスユニットのプルアップ抵抗値が共にRZQとなり、更にデータマスクピン310のプルアップインピーダンスがRZQ/4となる。他について参照して理解できる。
【0118】
例として、M+1=4、A=7の場合、第1インピーダンス制御信号と第2インピーダンス制御信号二者のうちの有効信号がIMPpu_CODE[3:0]であると仮定すると、IMPpu_CODE[0]が1番目の第1インピーダンスユニットを制御し、IMPpu_CODE[1]が2番目の第1インピーダンスユニットと3番目の第1インピーダンスユニットを制御し、IMPpu_CODE[2]が4番目の第1インピーダンスユニットと5番目のインピーダンスユニットを制御し、IMPpu_CODE[3]が6番目の第1インピーダンスユニットと7番目の第1インピーダンスユニットを制御する。具体的には、IMPpu_CODE[3:0]=1111であると仮定すると、第1目標信号内の各組のサブ信号のレベル値が共に第1較正信号のレベル値と同じであり、これで7つの第1インピーダンスユニットのプルアップ抵抗値がRZQとなり、更にデータマスクピン310のプルアップインピーダンスがRZQ/7となり、IMPpu_CODE[3:0]=1100であると仮定すると、第1目標信号内の1組目のサブ信号~3組目のサブ信号のそれぞれのレベル値が共に第1レベル状態であり、且つ4組目のサブ信号~7組目のサブ信号内の各組のサブ信号のレベル値が共に第1較正信号のレベル値と対応的に同じであり、これで1番目の第1インピーダンスユニット~3番目の第1インピーダンスユニットが切断状態となり、且つ4番目の第1インピーダンスユニット~7番目の第1インピーダンスユニットのプルアップ抵抗値が共にRZQとなり、更にデータマスクピン310のプルアップインピーダンスがRZQ/4となる。他について参照して理解できる。
【0119】
これに基づき、ある第1インピーダンスユニットのレベルプルアップ機能を起動する場合、第1較正信号を用いて当該第1インピーダンスユニットのプルアップ抵抗値を標準抵抗値に較正し、逆に、当該第1インピーダンスユニットのレベルプルアップ機能を起動しない場合、第1レベル状態にある固定信号を用いて第1インピーダンスユニットの関連回路を切断する。
【0120】
幾つかの実施例では、
図7又は
図8に示すように、各第1インピーダンスユニットは、いずれもN個の第1スイッチトランジスタ(例えば、
図7又は
図8における第1スイッチトランジスタ431)、N個の第2スイッチトランジスタ(例えば、
図7又は
図8における第2スイッチトランジスタ432)及び2N個の第1抵抗器(例えば、
図7又は
図8における第1抵抗器433)を備え、a番目の第1インピーダンスユニットにおけるn番目の第1スイッチトランジスタの制御端子が第1目標信号におけるa組目のサブ信号内のn番目のサブ信号に接続され、1つの第1スイッチトランジスタの第1端子が1つの第1抵抗器の第1端子に接続され、1つの第1スイッチトランジスタの第2端子が1つの電源信号に接続され、1つの第2スイッチトランジスタの制御端子がアース信号VSSに接続され、1つの第2スイッチトランジスタの第1端子がアース信号VSSに接続され、1つの第2スイッチトランジスタの第2端子が1つの第1抵抗器の第1端子に接続され、2N個の第1抵抗器の第2端子がいずれもデータマスクピンに接続される。nがN以下である。特に、第2スイッチトランジスタの制御端子に接続される信号は具体的な回路論理により決定される必要があり、主に第2スイッチトランジスタを非導通状態に制御することに用いられる。
【0121】
説明すべきこととして、
図7又は
図8では、1番目の第1インピーダンスユニットを例とすると、1番目の第1インピーダンスユニットが第1目標信号内の1組目のサブ信号PU1_MAIN_CODE_1[N-1:0]を受信するためのものであり、且つPU1_MAIN_CODE_1[N-1:0]がPU1_MAIN_CODE_1[0]、PU1_MAIN_CODE_1[1]…PU1_MAIN_CODE_1[N-1]といったN個のサブ信号を含み、各サブ信号が、1つの第1スイッチトランジスタの動作状態を対応的に制御することで、標準抵抗値でレベルプルアップ機能を実行するか、又はレベルプルアップ機能を実行しないように当該第1インピーダンスユニットを制御するためのものである。
【0122】
また、
図7又は
図8では、1番目の第1インピーダンスユニットは、3つの第1スイッチトランジスタ(1つの第1スイッチトランジスタ431のみに番号が記載されている)、3つの第2スイッチトランジスタ(1つの第2スイッチトランジスタ432のみに番号が記載されている)及び6つの第1抵抗器(1つの第1抵抗器433のみに番号が記載されている)のみが示されているが、実際の場合、第1スイッチトランジスタ/第2スイッチトランジスタ/第1抵抗器の数量はより多くても、より少なくてもよい。
【0123】
理解すべきこととして、データマスクピン310はデータ書き込み機能のみをサポートし、終端インピーダンスを提供するので、レベルプルダウン機能を実行する必要がない。従って、全ての第2スイッチトランジスタの第1端子がいずれもアース信号VSSに接続され、全ての第2スイッチトランジスタが導通しないことに相当する。
【0124】
以下、第2駆動回路321の具体的な構造を例示的に説明する。理解すべきこととして、第2駆動回路321内の何らかの信号の名称が第1駆動回路311内の何らかの信号と異なるが、信号源と波形が基本的に同じなので、同じ英語名が採用されている。
【0125】
本開示の実施例では、半導体メモリ30は、更に、第3非検証状態制御信号、第4インピーダンス制御信号、第5インピーダンス制御信号、第2較正信号ZQ2_CODE[N-1:0]及び第3較正信号ZQ3_CODE[N-1:0]を決定するように構成される。
【0126】
図9に示すように、第2駆動回路321は、
第2検証標識信号PODTM_DQ_EN(例えば、上記のPODTM_DQ0_EN又はPODTM_DQ1_EN…又はPODTM_DQ7_EN)、第1オペコドMR5 OP[2:1]、第2オペコドMR34 OP[2:0]及び第3非検証状態制御信号を受信し、半導体メモリ30が予め設定された検証モードにある時に、第2検証標識信号PODTM_DQ_ENにより、第1オペコドMR5 OP[2:1]と第2オペコドMR34 OP[2:0]のうちの1つに基づいて第3インピーダンス制御信号を出力し、又は、半導体メモリ30が予め設定された検証モードでない時に、第3非検証状態制御信号に基づいて第3インピーダンス制御信号を出力するように構成される第2信号処理モジュール51と、
第3インピーダンス制御信号、第4インピーダンス制御信号及び第2較正信号ZQ2_CODE[N-1:0]を受信し、第3インピーダンス制御信号、第4インピーダンス制御信号及び第2較正信号ZQ2_CODE[N-1:0]に対して選択と論理組合を行って、第2目標信号PU2_MAIN_CODEを出力するように構成される第2論理モジュール521と、
第5インピーダンス制御信号と第3較正信号ZQ3_CODE[N-1:0]を受信し、第5インピーダンス制御信号と第3較正信号ZQ3_CODE[N-1:0]に対して論理組合処理を行って、第3目標信号PD_MAIN_CODEを出力するように構成される第3論理モジュール522と、
複数の第2インピーダンスユニットを含み、第2目標信号PU2_MAIN_CODEと第3目標信号PD_MAIN_CODEを受信し、第2目標信号PU2_MAIN_CODEと第3目標信号PD_MAIN_CODEを用いて複数の第2インピーダンスユニットを制御して、対応するデータピン320のインピーダンスを制御するように構成される第2駆動モジュール53と、を備えてもよい。
【0127】
説明すべきこととして、各データピン320がそれぞれ各自の第2駆動回路321に対応し、本開示の実施例では1つの第2駆動回路321を例として説明する。
【0128】
理解すべきこととして、データピン320はWrite機能とRead機能をサポートし、同時にレベルプルアップ機能とレベルプルダウン機能に関わるので、第2駆動回路321にはレベルプルアップ機能を制御する第3インピーダンス制御信号と第4インピーダンス制御信号が存在するだけでなく、レベルプルダウン機能を制御する第5インピーダンス制御信号も存在する。
【0129】
説明すべきこととして、第2較正信号ZQ2_CODE[N-1:0]がプルアップ抵抗値を較正するためのものであり、即ち、第2較正信号ZQ2_CODE[N-1:0]が各第2インピーダンスユニットのプルアップ抵抗値を標準抵抗値に較正するためのものである。第3較正信号ZQ3_CODE[N-1:0]がプルダウン抵抗値を較正するためのものであり、即ち、第3較正信号ZQ3_CODE[N-1:0]が各第2インピーダンスユニットのプルダウン抵抗値を標準抵抗値に較正するためのものである。
【0130】
また、第1較正信号ZQ1_CODE[N-1:0]と第2較正信号ZQ2_CODE[N-1:0]がいずれもプルアップ抵抗値を較正するものであり、一部の実施例では、第1インピーダンスユニットと第2インピーダンスユニットのずれが誤差許容範囲内にあると考えられるので、第1較正信号ZQ1_CODE[N-1:0]と第2較正信号ZQ2_CODE[N-1:0]が同じ信号であってもよい。
【0131】
更に説明すべきこととして、第2駆動回路321にとっては、第2論理モジュール521によって第3インピーダンス制御信号と第4インピーダンス制御信号のうちの有効信号と第2較正信号ZQ2_CODE[N-1:0]を組み合わせて、第2インピーダンスユニット53のレベルプルアップ機能を制御するための第2目標信号PU2_MAIN_CODEを形成する。この部分の回路の回路構造と信号処理過程については第1駆動回路311を参照して対応的に理解でき、ここで詳細な説明を省略する。
【0132】
このほか、第2駆動回路321は、更に、第3論理モジュール522によって第5インピーダンス制御信号と第3較正信号ZQ3_CODE[N-1:0]を組み合わせて、第2インピーダンスユニット53のレベルプルダウン機能を制御するための第3目標信号PD_MAIN_CODEを形成する。
【0133】
幾つかの実施例では、
図9に示すように、第2信号処理モジュール51は、
第1オペコドMR5 OP[2:1]を受信し、第1オペコドMR5 OP[2:1]をデコードし、第3デコード信号RONpu_CODE[M:0]を出力するように構成される第4デコードモジュール511と、
第2オペコドMR34 OP[2:0]を受信し、第2オペコドMR34 OP[2:0]をデコードし、第4デコード信号RTT_CODE[M:0]を出力するように構成される第5デコードモジュール512と、
第2検証標識信号PODTM_DQ_EN、第3デコード信号RONpu_CODE[M:0]及び第4デコード信号RTT_CODE[M:0]を受信し、第2検証標識信号に基づいて、第3デコード信号RONpu_CODE[M:0]と第4デコード信号RTT_CODE[M:0]のうちの1つを選択して第3検証状態制御信号を出力するように構成される第3選択モジュール513と、
検証イネーブル信号PODTM_EN、第3検証状態制御信号及び第3非検証状態制御信号を受信し、検証イネーブル信号PODTM_ENにより、第3検証状態制御信号と第3非検証状態制御信号のうちの1つを選択して第3インピーダンス制御信号を出力するように構成される第4選択モジュール514であって、検証イネーブル信号PODTM_ENは半導体メモリ30が予め設定された検証モードにあるか否かを指示するためのものである第4選択モジュール514と、を備えてもよい。
【0134】
図9に示す第2駆動回路321は、第3非検証状態制御信号と第4インピーダンス制御信号の定義によっては、具体的な実施形態が2種存在してもよい。
【0135】
一実施例では、第3非検証状態制御信号は対応するデータピンの終了状態におけるインピーダンスを指示するためのものであり、第4インピーダンス制御信号と第5インピーダンス制御信号は共同で対応するデータピンの出力駆動状態におけるインピーダンスを指示するためのものである。つまり、データピンのPODTMモードにおける信号制御ポリシーを書き込み関連属性の信号制御ポリシーと組み合わせることによって、PODTMモードのインピーダンス制御を実現する。
【0136】
対応的に、
図10に示すように、第3インピーダンス制御信号がODT_MUX[M:0]で表され、第4インピーダンス制御信号がIMPpu_CODE[M:0]で表され、第5インピーダンス制御信号がIMPpd_CODE[M:0]で表されている。特に、
図9と比べると、
図10における第2駆動回路321は、更に、第1オペコドMR5 OP[2:1]をデコードして第4インピーダンス制御信号IMPpu_CODE[M:0]を得るための第3前処理モジュール54と、RTT_WRに関わるMR34[5:3]、RTT_NOM_WRに関わるMR35[2:0]、RTT_NOM_RDに関わるMR35[5:3]、RTT_PARKに関わるMR34[2:0]、DQS_RTT_PARKに関わるMR33[5:3]により、第3非検証状態制御信号を決定するための第4前処理モジュール55を備える。また、後の説明において、半導体メモリ30がPODTMモードにある場合、検証イネーブル信号PODTM_ENが論理「1」であり、半導体メモリ30がPODTMモードでない場合、検証イネーブル信号PODTM_ENが論理「0」であり、対応するデータピン320がPODTMモードの検証対象である場合、対応する第1検証標識信号PODTM_DQ_ENが論理「1」であり、対応するデータピン320がPODTMモードの検証対象でない場合、対応する第1検証標識信号PODTM_DQ_ENが論理「0」である。
【0137】
図10における第2駆動回路321は
図7における第1駆動回路311の動作原理と大体同じであり、上記の
図7についての説明を参照して対応的に理解でき、本開示の実施例で詳細な説明が省略される。また、
図10における第2駆動回路321においてはレベルプルダウンインピーダンスの制御部分となる第3論理モジュール522が増設されており、その信号処理原理については後の説明を参照されたい。理解すべきこととして、データピン320がWrite機能とRead機能をサポートするため、非PODTMモードで、実際の動作要求に応じて第3インピーダンス制御信号を有効にするか、又は第4インピーダンス制御信号を有効にするかを決定する必要があり、更に有効にされた信号と第2較正信号ZQ2_CODE[M:0]を論理的に組み合わせて、第2目標信号PU2_MAIN_CODEを得る。
【0138】
別の実施例では、第3非検証状態制御信号と第5インピーダンス制御信号は共同で対応するデータピンの出力駆動状態におけるインピーダンスを指示するためのものであり、第4インピーダンス制御信号は対応するデータピンの終了状態におけるインピーダンスを指示するためのものである。つまり、データピンのPODTMモードにおける信号制御ポリシーを読み取り関連属性の信号制御ポリシーと組み合わせることによって、PODTMモードのインピーダンス制御を実現する。
【0139】
対応的に、
図11に示すように、第3インピーダンス制御信号がIMPpu_CODE[M:0]で表され、第4インピーダンス制御信号がODT_CTRL[M:0]で表され、第5インピーダンス制御信号がIMPpd_CODE[M:0]で表されている。特に、
図9と比べると、
図11における半導体メモリ30も、第1オペコドMR5 OP[2:1]をデコードして第3非検証状態制御信号を得るための第3前処理モジュール54と、RTT_WRに関わるMR34[5:3]、RTT_NOM_WRに関わるMR35[2:0]、RTT_NOM_RDに関わるMR35[5:3]、RTT_PARKに関わるMR34[2:0]、DQS_RTT_PARKに関わるMR33[5:3]により、第4インピーダンス制御信号を決定するための第4前処理モジュール55と、を備える。
【0140】
図11における第2駆動回路321は
図8における第1駆動回路311の動作原理と大体同じであり、上記の
図8についての説明を参照して対応的に理解でき、本開示の実施例で詳細な説明が省略される。また、
図11における第2駆動回路321においてはレベルプルダウンインピーダンスの制御部分となる第3論理モジュール522が増設されており、その信号処理原理について後の説明を参照されたい。
【0141】
以下、
図10又は
図11を参照しながら第2駆動回路321内の信号処理過程を説明する。
【0142】
幾つかの実施例では、第3デコード信号RONpu_CODE[M:0]、第4デコード信号RTT_CODE[M:0]、第3検証状態制御信号、第3非検証状態制御信号及び第3インピーダンス制御信号は、いずれも(M+1)ビットのサブ信号を含み、第3選択モジュール513は、(M+1)個の第3データセレクタを含み、第4選択モジュール514は、(M+1)個の第4データセレクタを含み、1つの第3データセレクタの入力端子が第3デコード信号RONpu_CODE[M:0]の1ビットのサブ信号と第4デコード信号RTT_CODE[M:0]の1ビットのサブ信号を受信し、1つの第3データセレクタの出力端子が第3検証状態制御信号の1ビットのサブ信号を出力するためのものであり、全ての第3データセレクタの制御端子がいずれも第2検証標識信号PODTM_DQ_ENを受信し、1つの第4データセレクタの入力端子が第3検証状態制御信号の1ビットのサブ信号と第3非検証状態制御信号の1ビットのサブ信号を受信し、1つの第4データセレクタの出力端子が第3インピーダンス制御信号の1ビットのサブ信号を出力するためのものであり、全ての第4データセレクタの制御端子がいずれも検証イネーブル信号PODTM_ENを受信する。
【0143】
説明すべきこととして、第3検証状態制御信号が第3検証状態制御信号[M:0]で表され、第3非検証状態制御信号が第3非検証状態制御信号[M:0]で表され、第3インピーダンス制御信号が第3インピーダンス制御信号[M:0]で表される。このようにして、1番目の第3データセレクタは、それぞれRONpu_CODE[0]、RTT_CODE[0]及びPODTM_DQ_ENを受信し、PODTM_DQ_ENにより、RONpu_CODE[0]とRTT_CODE[0]のうちの1つを選択して第3検証状態制御信号[0]を出力し、1番目の第4データセレクタは、それぞれ第3検証状態制御信号[0]、第3非検証状態制御信号[0]及びPODTM_ENを受信し、PODTM_ENにより、第3検証状態制御信号[0]と第3非検証状態制御信号[0]のうちの1つを選択して第3インピーダンス制御信号[0]を出力し、他には参照しながら理解して類推することができる。
【0144】
幾つかの実施例では、第4インピーダンス制御信号は、(M+1)ビットのサブ信号を含み、第2較正信号ZQ2_CODE[N-1:0]と第3較正信号ZQ3_CODE[N-1:0]は、いずれもNビットのサブ信号を含み、第2目標信号PU2_MAIN_CODEと第3目標信号PD_MAIN_CODEは、いずれもA組のサブ信号を含み、各組のサブ信号がいずれもNビットのサブ信号を含む。第2駆動モジュール53は、それぞれ第2目標信号PU2_MAIN_CODE内の1組のサブ信号と第3目標信号PD_MAIN_CODE内の1組のサブ信号を受信するためのものA個の第2インピーダンスユニットを備え、第2論理モジュール521は、具体的には、第3インピーダンス制御信号と第4インピーダンス制御信号に基づいて、少なくとも1つの第2インピーダンスユニットのレベルプルアップ機能が起動されるか否かを決定し、また、a番目の第2インピーダンスユニットのレベルプルアップ機能を起動する場合、第2較正信号ZQ2_CODE[N-1:0]により第2目標信号PU2_MAIN_CODE内のa組目のサブ信号のレベル状態を決定して、a番目の第2インピーダンスユニットの抵抗値を標準抵抗値に制御し、又は、a番目の第2インピーダンスユニットのレベルプルアップ機能を起動しない場合、第2目標信号PU2_MAIN_CODE内のa組目のサブ信号が全て第1レベル状態にあることを決定するように構成される。第3論理モジュール522は、具体的には、第5インピーダンス制御信号に基づいて、少なくとも1つの第2インピーダンスユニットのレベルプルダウン機能が起動されるか否かを決定し、また、a番目の第2インピーダンスユニットのレベルプルダウン機能を起動する場合、第3較正信号ZQ3_CODE[N-1:0]により第3目標信号PD_MAIN_CODE内のa組目のサブ信号のレベル状態を決定して、a番目の第2インピーダンスユニットの抵抗値を標準抵抗値に制御し、又は、a番目の第2インピーダンスユニットのレベルプルダウン機能を起動しない場合、第3目標信号PD_MAIN_CODE内のa組目のサブ信号がいずれも第2レベル状態にあることを決定するように構成される。
【0145】
説明すべきこととして、第2論理モジュール521によって第3インピーダンス制御信号と第4インピーダンス制御信号のうちの有効信号と第2較正信号ZQ2_CODE[N-1:0]を組み合わせて、第2目標信号PU2_MAIN_CODEを得て、更に第2インピーダンスユニットのレベルプルアップ機能を制御する。第2論理モジュール521は構造と機能が第1論理モジュール42と大体同じであり、動作原理については上記の第1論理モジュール42についての説明を参照でき、ここで詳細な説明が省略される。
【0146】
第3論理モジュール522は第5インピーダンス制御信号IMPpd_CODE[M:0]と第3較正信号ZQ3_CODE[N-1:0]を組み合わせて、第3目標信号PD_MAIN_CODEを得て、更に第2インピーダンスユニットのレベルプルダウン機能を制御するためのものである。類似的に、第5インピーダンス制御信号IMPpd_CODE[M:0]の1ビットのサブ信号は1つ又は複数の第2インピーダンスユニットのレベルプルダウン機能が起動されるか否かを制御する。これに基づき、ある第2インピーダンスユニットのレベルプルダウン機能を起動する場合、第3較正信号ZQ3_CODE[N-1:0]を用いて当該第2インピーダンスユニットのプルダウン抵抗値を標準抵抗値に較正して、レベルプルダウン機能を実行し、逆に、当該第2インピーダンスユニットのレベルプルダウン機能を起動しない場合、第2レベル状態にある固定信号を用いて第2インピーダンスユニットの関連回路を切断する。
【0147】
幾つかの実施例では、各第2インピーダンスユニットは、いずれもN個の第3スイッチトランジスタ(例えば、
図10又は
図11における第3スイッチトランジスタ531)、N個の第4スイッチトランジスタ(例えば、
図10又は
図11における第4スイッチトランジスタ532)及び2N個の第2抵抗器(例えば、
図10又は
図11における第2抵抗器533)を備え、a番目の第2インピーダンスユニットにおけるn番目の第3スイッチトランジスタの制御端子が第2目標信号におけるa組目のサブ信号内のn番目のサブ信号に接続され、1つの第3スイッチトランジスタの第1端子が1つの第2抵抗器の第1端子に接続され、1つの第3スイッチトランジスタの第2端子が電源信号に接続され、a番目の第2インピーダンスユニットにおけるn番目の第4スイッチトランジスタの制御端子が第3目標信号におけるa組目のサブ信号内のn番目のサブ信号に接続され、1つの第4スイッチトランジスタの第1端子がアース信号に接続され、1つの第4スイッチトランジスタの第2端子が1つの第2抵抗器の第1端子に接続され、2N個の第2抵抗器の第2端子がいずれも対応するデータピンに接続される。
【0148】
説明すべきこととして、
図10又は
図11においては、1番目の第2インピーダンスユニットを例とすると、1番目の第2インピーダンスユニットが第2目標信号内の1組目のサブ信号PU2_MAIN_CODE_1[N-1:0]と第3目標信号内の1組目のサブ信号PD_MAIN_CODE_1[N-1:0]を受信するためのものである。ここで、PU2_MAIN_CODE_1[N-1:0]は、PU2_MAIN_CODE_1[0]、PU2_MAIN_CODE_1[1]…PU2_MAIN_CODE_1[N-1]といったサブ信号を含み、各サブ信号が、1つの第3スイッチトランジスタの動作状態を対応して制御することで、標準抵抗値でレベルプルアップ機能を実行するか、又はレベルプルアップ機能を実行しないように当該第2インピーダンスユニットを制御するためのものであり、PD_MAIN_CODE_1[N-1:0]は、PD_MAIN_CODE_1[0]、PD_MAIN_CODE_1[1]…PD_MAIN_CODE_1[N-1]といったサブ信号を含み、各サブ信号が、1つの第4スイッチトランジスタの動作状態を対応的に制御することで、標準抵抗値でレベルプルダウン機能を実行するか、又はレベルプルダウン機能を実行しないように当該第2インピーダンスユニットを制御するためのものである。
【0149】
また、
図10又は
図11においては、1番目の第2インピーダンスユニットは、3つの第3スイッチトランジスタ(1つの第3スイッチトランジスタ531のみに番号を付した)、3つの第4スイッチトランジスタ(1つの第4スイッチトランジスタ532のみに番号を付した)及び6つの第2抵抗器(1つの第2抵抗器533のみに番号を付した)のみが示されているが、実際の場合、第3スイッチトランジスタ/第4スイッチトランジスタ/第2抵抗器の数量はより多くても、より少なくてもよい。
【0150】
上記内容において、第1レベル状態がハイレベル状態であり、第2レベル状態がローレベル状態である。ハイレベル状態とはN型チャネル電界効果トランジスタを導通させるか、又はP型チャネル電界効果トランジスタを導通させないレベル値であり、ローレベル状態とはN型チャネル電界効果トランジスタを導通させないか、又はP型チャネル電界効果トランジスタを導通させるレベル値である。
【0151】
第1スイッチトランジスタと第3スイッチトランジスタがいずれもP型チャネル電界効果トランジスタであり、第2スイッチトランジスタと第4スイッチトランジスタがいずれもN型チャネル電界効果トランジスタであり、P型チャネル電界効果トランジスタの制御端子がゲート電極であり、P型チャネル電界効果トランジスタの第2端子がソース電極であり、P型チャネル電界効果トランジスタの第1端子がドレイン電極であり、N型チャネル電界効果トランジスタの制御端子がゲート電極であり、N型チャネル電界効果トランジスタの第2端子がドレイン電極であり、N型チャネル電界効果トランジスタの第1端子がソース電極であり、標準抵抗値がいずれも240オームである。
【0152】
本開示の実施例は、半導体メモリを提供し、半導体メモリが予め設定された検証モードにある時に、データピンに関連する第1モードレジスターと第2モードレジスターが直接データマスクピンのインピーダンスを定義することが許容され、データマスクピンにとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンとに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0153】
本開示のまた1つの実施例では、本開示の実施例に係る電子機器60の構成模式図を示す
図12を参照する。
図12に示すように、電子機器60は、上記実施例のいずれかに記載の半導体メモリ30を備えてもよい。
【0154】
本開示の実施例では、半導体メモリ30はDRAMチップであってもよい。
【0155】
更に、幾つかの実施例では、DRAMチップがDDR5メモリ規格に合致する。
【0156】
本開示の実施例は、主に、半導体メモリによるデータマスクピンとデータピンの制御方法及び関連制御回路に関する。半導体メモリが予め設定された検証モードにある時に、データピンに関連する第1モードレジスターと第2モードレジスターが直接データマスクピンのインピーダンスを定義することが許容され、データマスクピンにとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【0157】
以上は本開示の好適な実施例に過ぎず、本開示の保護範囲を限定するためのものではない。
【0158】
説明すべきこととして、本開示において、用語「含む」、「からなる」又はその他のあらゆる変形は非排他的包含を含むように意図され、それにより一連の要素を含むプロセス、方法、物品又は装置は、それらの要素のみならず、明示されていない他の要素、又はこのようなプロセス、方法、物品又は装置に固有の要素をも含む。特に断らない限り、語句「一つの……を含む」により限定される要素は、該要素を含むプロセス、方法、物品又は装置に別の同じ要素がさらに存在することを排除するものではない。
【0159】
上記の本開示の実施例番号は説明するためのものに過ぎず、実施例の優劣を表すことがない。
【0160】
本開示により提供される幾つかの方法の実施例で開示された方法は、矛盾なく任意に組み合わせて、新たな方法の実施例を得ることができる。
【0161】
本開示により提供される幾つかの製品の実施例で開示された特徴は、矛盾なく任意に組み合わせて、新たな製品の実施例を得ることができる。
【0162】
本開示により提供される幾つかの方法又は機器の実施例で開示された特徴は、矛盾なく任意に組み合わせて、新たな方法の実施例又は機器の実施例を得ることができる。
【0163】
以上は本開示の具体的な実施形態に過ぎず、本開示の保護範囲がそれに限定されるものでなく、本開示に記載された技術範囲内に当業者に容易に想到される変化又は取り替えは、全て本開示の保護範囲に含まれる。従って、本開示の保護範囲は請求項の保護範囲に準ずるものとする。
【産業上の利用可能性】
【0164】
本開示の実施例は、制御方法、半導体メモリ及び電子機器を提供し、半導体メモリが予め設定された検証モードにある時に、データピンに関連する第1モードレジスターと第2モードレジスターが直接データマスクピンDMのインピーダンスを定義することが許容され、データマスクピンDMにとっては予め設定された検証モードに応じて出力駆動状態の定義及び関連制御回路を増加する必要がなく、予め設定された検証モードをデータマスクピンに適応させることを確保し、予め設定された検証モードでデータマスクピンのインピーダンスを検証することができ、回路処理エラーの発生を回避する。
【手続補正書】
【提出日】2022-08-16
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
制御方法であって、データ書き込みの入力マスク信号を受信するためのデータマスクピンを備える半導体メモリに適用され、
前記半導体メモリが予め設定された検証モードにある時に、前記データマスクピンが検証対象として選択された場合、前記データマスクピンのインピーダンスを、第1インピーダンスパラメータとなるように第1モードレジスターによって制御するステップ、又は、
前記データマスクピンが検証対象でない場合、前記データマスクピンのインピーダンスを、第2インピーダンスパラメータとなるように第2モードレジスターによって制御するステップを含み、
前記半導体メモリは、データを受信又は出力するための少なくとも1つのデータピンを更に備え、前記第1モードレジスターは、少なくとも1つの前記データピンの出力駆動状態時のインピーダンスが第1インピーダンスパラメータであることを指示するためのものであり、前記第2モードレジスターは、少なくとも1つの前記データピンの終了状態時のインピーダンスが第2インピーダンスパラメータであることを指示するためのものである、制御方法。
【請求項2】
第3モードレジスターによって、前記半導体メモリが予め設定された検証モードに入っており、しかも検証対象が選択済みであることを決定するステップと、又は、
前記第3モードレジスターによって、前記半導体メモリが予め設定された検証モードに入っていないことを決定するステップを更に含む
請求項1に記載の制御方法。
【請求項3】
前記半導体メモリが予め設定された検証モードに入ったことを決定した場合、前記制御方法は、
前記第1モードレジスター内の第1オペコド、前記第2モードレジスター内の第2オペコド及び前記第3モードレジスター内の第3オペコドを取得するステップと、
前記第3オペコドをデコード処理して、第1検証標識信号を得るステップであって、前記第1検証標識信号は前記データマスクピンが検証対象であるか否かを指示するためのものであるステップと、
前記第1検証標識信号に基づいて、前記第1オペコドと前記第2オペコドのうちの1つを選択して前記データマスクピンのインピーダンスを制御するステップと、を更に含む
請求項
2に記載の制御方法。
【請求項4】
前記制御方法は、
第1非検証状態制御信号と第2インピーダンス制御信号を決定するステップと、
前記半導体メモリが予め設定された検証モードにある時に、前記第1検証標識信号に基づいて、前記第1オペコドと前記第2オペコドのうちの1つに基づいて第1インピーダンス制御信号を決定し、又は、前記半導体メモリが予め設定された検証モードでない時に、前記第1非検証状態制御信号に基づいて第1インピーダンス制御信号を決定するステップと、
前記半導体メモリの動作状態に基づいて、前記第1インピーダンス制御信号と前記第2インピーダンス制御信号のうちの1つを選択して前記データマスクピンのインピーダンスを制御するステップと、を更に含み、
前記第1非検証状態制御信号は、前記データマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものであり、前記第2インピーダンス制御信号は、前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、又は、前記第1非検証状態制御信号は、前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、前記第2インピーダンス制御信号は、前記データマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものである
請求項
3に記載の制御方法。
【請求項5】
前記半導体メモリが予め設定された検証モードに入ったことを決定した場合、
前記第3オペコドをデコード処理して、少なくとも1つの第2検証標識信号を得るステップであって、1つの前記第2検証標識信号は1つの前記データピンが検証対象であるか否かを指示するためのものであるステップと、
前記第2検証標識信号に基づいて、前記第1オペコドと第2オペコドのうちの1つを選択して対応する前記データピンのインピーダンスを制御するステップと、を更に含む
請求項
3に記載の制御方法。
【請求項6】
前記制御方法は、
第3非検証状態制御信号、第4インピーダンス制御信号及び第5インピーダンス制御信号を決定するステップと、
前記半導体メモリが予め設定された検証モードにある時に、前記第2検証標識信号に基づいて、前記第1オペコドと前記第2オペコドのうちの1つに基づいて第3インピーダンス制御信号を決定し、又は、前記半導体メモリが予め設定された検証モードでない時に、前記第3非検証状態制御信号に基づいて第3インピーダンス制御信号を決定するステップと、
前記半導体メモリの動作状態に基づいて、前記第3インピーダンス制御信号と前記第5インピーダンス制御信号を選択して前記データピンのインピーダンスを制御し、又は、前記第4インピーダンス制御信号と前記第5インピーダンス制御信号を選択して前記データピンのインピーダンスを制御するステップと、を更に含み、
前記第3非検証状態制御信号は、対応する前記データピンの終了状態におけるインピーダンスを指示するためのものであり、前記第4インピーダンス制御信号と前記第5インピーダンス制御信号は、共同で対応する前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、又は、前記第3非検証状態制御信号と前記第5インピーダンス制御信号は、共同で対応する前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、前記第4インピーダンス制御信号は、対応する前記データピンの終了状態におけるインピーダンスを指示するためのものである
請求項
5に記載の制御方法。
【請求項7】
前記予め設定された検証モードとは、パッケージング後に前記データマスクピン又は少なくとも1つの前記データピンのインピーダンスを検証するためのPODTMモードであり、
前記第1モードレジスターの標準番号が5であり、前記第1オペコドとは第1モードレジスターに記憶された第2ビット~第1ビットのオペコドであり、前記第2モードレジスターの標準番号が34であり、前記第2オペコドとは第2モードレジスターに記憶された第2ビット~第0ビットのオペコドであり、前記第3モードレジスターの標準番号が61であり、前記第3オペコドとは第3モードレジスターに記憶された第4ビット~第0ビットのオペコドである
請求項
3に記載の制御方法。
【請求項8】
前記半導体メモリが予め設定された検証モードにある時に、前記制御方法は、
前記データピンが検証対象として選択された場合、前記データピンのインピーダンスを、第1インピーダンスパラメータとなるように前記第1モードレジスターによって制御するステップ、又は、
前記データピンが検証対象でない場合、前記データピンのインピーダンスを、第2インピーダンスパラメータとなるように前記第2モードレジスターによって制御するステップを更に含む
請求項1に記載の制御方法。
【請求項9】
半導体メモリであって、第1モードレジスター、第2モードレジスター、データマスクピン及び第1駆動回路を備え、前記第1駆動回路がそれぞれ前記第1モードレジスター、前記第2モードレジスター及び前記データマスクピンに接続され、
前記データマスクピンは、データ書き込みの入力マスク信号を受信するように構成され、
前記第1駆動回路は、前記半導体メモリが予め設定された検証モードにある時に、前記データマスクピンが検証対象として選択された場合、前記データマスクピンのインピーダンスを、第1インピーダンスパラメータとなるように前記第1モードレジスターによって制御し、又は、前記データマスクピンが検証対象でない場合、前記データマスクピンのインピーダンスを、第2インピーダンスパラメータとなるように前記第2モードレジスターによって制御するように構成され、
前記半導体メモリは、更にデータを受信又は出力するための少なくとも1つのデータピンを備え、前記第1モードレジスターは、少なくとも1つの前記データピンの出力駆動状態時のインピーダンスが第1インピーダンスパラメータであることを指示するためのものであり、前記第2モードレジスターは、少なくとも1つの前記データピンの終了状態時のインピーダンスが第2インピーダンスパラメータであることを指示するためのものである、半導体メモリ。
【請求項10】
前記半導体メモリは、前記第1モードレジスター、前記第2モードレジスター及び1つの前記データピンにそれぞれ接続される少なくとも1つの第2駆動回路を更に備え、
前記第2駆動回路は、前記半導体メモリが予め設定された検証モードにある時に、対応する前記データピンが検証対象として選択された場合、前記データピンのインピーダンスを、第1インピーダンスパラメータとなるように前記第1モードレジスターによって制御し、又は、対応する前記データピンが検証対象でない場合、前記データピンのインピーダンスを、第2インピーダンスパラメータとなるように前記第2モードレジスターによって制御するように構成される
請求項9に記載の半導体メモリ。
【請求項11】
前記半導体メモリは、第3モードレジスターと第1デコードモジュールを更に備え、
前記第1モードレジスターは、第1オペコドを記憶、出力するように構成され、
前記第2モードレジスターは、第2オペコドを記憶、出力するように構成され、
前記第3モードレジスターは、第3オペコドを記憶、出力するように構成され、前記第3オペコドは前記半導体メモリが予め設定された検証モードに入ったか否かを指示するためのものであり、
前記第1デコードモジュールは、第3オペコドを受信し、前記第3オペコドをデコードし、第1検証標識信号を出力するように構成され、前記第1検証標識信号は前記データマスクピンが検証対象であるか否かを指示するためのものであり、
前記第1駆動回路は、更に、前記第1検証標識信号、前記第1オペコド及び前記第2オペコドを受信し、前記半導体メモリが予め設定された検証モードに入った場合、前記第1検証標識信号に基づいて、前記第1オペコドと前記第2オペコドのうちの1つを選択して前記データマスクピンのインピーダンスを制御するように構成される
請求項10に記載の半導体メモリ。
【請求項12】
前記半導体メモリは、更に、第1非検証状態制御信号、第2インピーダンス制御信号、及びプルアップ抵抗値を較正するための第1較正信号を決定するように構成され、
前記第1駆動回路は、
前記第1検証標識信号、前記第1オペコド、前記第2オペコド及び前記第1非検証状態制御信号を受信し、前記半導体メモリが予め設定された検証モードにある時に、前記第1検証標識信号に基づいて、前記第1オペコドと前記第2オペコドのうちの1つに基づいて第1インピーダンス制御信号を出力し、又は、前記半導体メモリが予め設定された検証モードでない時に、前記第1非検証状態制御信号に基づいて第1インピーダンス制御信号を出力するように構成される第1信号処理モジュールと、
前記第1インピーダンス制御信号、前記第2インピーダンス制御信号及び前記第1較正信号を受信し、前記第1インピーダンス制御信号、前記第2インピーダンス制御信号及び前記第1較正信号に対して選択と論理組合を行って、第1目標信号を出力するように構成される第1論理モジュールと、
複数の第1インピーダンスユニットを備え、前記第1目標信号を受信し、前記第1目標信号を用いて複数の第1インピーダンスユニットを制御することによって、前記データマスクピンのインピーダンスを制御するように構成される第1駆動モジュールと、を備え、
前記第1非検証状態制御信号は、前記データマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものであり、前記第2インピーダンス制御信号は、前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、又は、前記第1非検証状態制御信号は、前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、前記第2インピーダンス制御信号は、前記データマスクピンの予め設定された検証状態以外の状態におけるインピーダンスを指示するためのものである
請求項11に記載の半導体メモリ。
【請求項13】
前記第1信号処理モジュールは、
第1オペコドを受信し、前記第1オペコドをデコードし、第1デコード信号を出力するように構成される第2デコードモジュールと、
第2オペコドを受信し、前記第2オペコドをデコードし、第2デコード信号を出力するように構成される第3デコードモジュールと、
前記第1検証標識信号、前記第1デコード信号及び前記第2デコード信号を受信し、前記第1検証標識信号に基づいて、前記第1デコード信号と前記第2デコード信号のうちの1つを選択して第1検証状態制御信号を出力するように構成される第1選択モジュールと、
検証イネーブル信号、前記第1検証状態制御信号及び前記第1非検証状態制御信号を受信し、前記検証イネーブル信号に基づいて、前記第1検証状態制御信号と前記第1非検証状態制御信号のうちの1つを選択して前記第1インピーダンス制御信号を出力するように構成される第2選択モジュールであって、前記検証イネーブル信号は前記半導体メモリが予め設定された検証モードにあるか否かを指示するためのものである第2選択モジュールと、を備える
請求項12に記載の半導体メモリ。
【請求項14】
前記第1デコード信号、前記第2デコード信号、前記第1検証状態制御信号、前記第1非検証状態制御信号及び前記第1インピーダンス制御信号は、いずれも(M+1)ビットのサブ信号を含み、前記第1選択モジュールは、(M+1)個の第1データセレクタを含み、前記第2選択モジュールは、(M+1)個の第2データセレクタを含み、
1つの前記第1データセレクタの入力端子がそれぞれ前記第1デコード信号の1ビットのサブ信号と前記第2デコード信号の1ビットのサブ信号を受信し、1つの前記第1データセレクタの出力端子が前記第1検証状態制御信号の1ビットのサブ信号を出力するためのものであり、全ての第1データセレクタの制御端子がいずれも前記第1検証標識信号を受信し、
1つの前記第2データセレクタの入力端子が前記第1検証状態制御信号の1ビットのサブ信号と前記第1非検証状態制御信号の1ビットのサブ信号を受信し、1つの前記第2データセレクタの出力端子が前記第1インピーダンス制御信号の1ビットのサブ信号を出力するためのものであり、全ての第2データセレクタの制御端子がいずれも前記検証イネーブル信号を受信し、
Mが正整数である
請求項13に記載の半導体メモリ。
【請求項15】
前記第2インピーダンス制御信号は、(M+1)ビットのサブ信号を含み、前記第1較正信号は、Nビットのサブ信号を含み、前記第1目標信号は、A組のサブ信号を含み、各組のサブ信号がNビットのサブ信号を含み、
前記第1駆動モジュールは、A個の第1インピーダンスユニットを備え、各前記第1インピーダンスユニットは、それぞれ前記第1目標信号内の1組のサブ信号を受信するためのものであり、
前記第1論理モジュールは、前記第1インピーダンス制御信号と前記第2インピーダンス制御信号に基づいて、少なくとも1つの前記第1インピーダンスユニットのレベルプルアップ機能が起動されるか否かを決定し、また、a番目の前記第1インピーダンスユニットのレベルプルアップ機能を起動する場合、前記第1較正信号に基づいて、前記第1目標信号内のa組目のサブ信号のレベル状態を決定して、a番目の前記第1インピーダンスユニットの抵抗値を標準抵抗値に制御し、又は、a番目の前記第1インピーダンスユニットのレベルプルアップ機能を起動しない場合、前記第1目標信号内のa組目のサブ信号が全て第1レベル状態にあることを決定するように構成され、
各前記第1インピーダンスユニットは、いずれもN個の第1スイッチトランジスタ、N個の第2スイッチトランジスタ及び2N個の第1抵抗器を含み、a番目の前記第1インピーダンスユニットにおけるn番目の第1スイッチトランジスタの制御端子が前記第1目標信号におけるa組目のサブ信号内のn番目のサブ信号に接続され、1つの前記第1スイッチトランジスタの第1端子が1つの前記第1抵抗器の第1端子に接続され、1つの前記第1スイッチトランジスタの第2端子が1つの電源信号に接続され、1つの前記第2スイッチトランジスタの制御端子がアース信号に接続され、1つの前記第2スイッチトランジスタの第1端子がアース信号に接続され、1つの前記第2スイッチトランジスタの第2端子が1つの前記第1抵抗器の第1端子に接続され、2N個の前記第1抵抗器の第2端子がいずれも前記データマスクピンに接続され、
n、a、N、Aがいずれも整数であり、nがN以下であり、aがA以下であり、(M+1)がA以下である
請求項14に記載の半導体メモリ。
【請求項16】
前記第1デコードモジュールは、更に、前記第3オペコドをデコード処理して、少なくとも1つの第2検証標識信号を出力するように構成され、1つの前記第2検証標識信号は1つの前記データピンが検証対象であるか否かを指示するためのものであり、
前記第2駆動回路は、更に、対応する前記第2検証標識信号、前記第1オペコド及び前記第2オペコドを受信し、前記半導体メモリが予め設定された検証モードに入った場合、前記第2検証標識信号に基づいて、前記第1オペコドと前記第2オペコドのうちの1つを選択して前記データピンのインピーダンスを制御するように構成される
請求項11に記載の半導体メモリ。
【請求項17】
前記半導体メモリは、更に、第3非検証状態制御信号、第4インピーダンス制御信号、第5インピーダンス制御信号、プルアップ抵抗値を較正するための第2較正信号、及びプルダウン抵抗値を較正するための第3較正信号を決定するように構成され、
前記第2駆動回路は、
前記第2検証標識信号、前記第1オペコド、前記第2オペコド及び前記第3非検証状態制御信号を受信し、前記半導体メモリが予め設定された検証モードにある時に、前記第2検証標識信号により、前記第1オペコドと前記第2オペコドのうちの1つに基づいて第3インピーダンス制御信号を出力し、又は、前記半導体メモリが予め設定された検証モードでない時に、前記第3非検証状態制御信号に基づいて第3インピーダンス制御信号を出力するように構成される第2信号処理モジュールと、
前記第3インピーダンス制御信号、前記第4インピーダンス制御信号及び前記第2較正信号を受信し、前記第3インピーダンス制御信号、前記第4インピーダンス制御信号及び前記第2較正信号に対して選択と論理組合を行って、第2目標信号を出力するように構成される第2論理モジュールと、
前記第5インピーダンス制御信号と前記第3較正信号を受信し、前記第5インピーダンス制御信号と前記第3較正信号に対して論理組合処理を行って、第3目標信号を出力するように構成される第3論理モジュールと、
複数の第2インピーダンスユニットを備え、前記第2目標信号と前記第3目標信号を受信し、前記第2目標信号と前記第3目標信号を用いて複数の前記第2インピーダンスユニットを制御して、対応する前記データピンのインピーダンスを制御するように構成される第2駆動モジュールと、を備え、
前記第3非検証状態制御信号は、対応する前記データピンの終了状態におけるインピーダンスを指示するためのものであり、前記第4インピーダンス制御信号と前記第5インピーダンス制御信号は、共同で対応する前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、又は、前記第3非検証状態制御信号と前記第5インピーダンス制御信号は、共同で対応する前記データピンの出力駆動状態におけるインピーダンスを指示するためのものであり、前記第4インピーダンス制御信号は、対応する前記データピンの終了状態におけるインピーダンスを指示するためのものである
請求項16に記載の半導体メモリ。
【請求項18】
前記第2信号処理モジュールは、
前記第1オペコドを受信し、前記第1オペコドをデコードし、第3デコード信号を出力するように構成される第4デコードモジュールと、
前記第2オペコドを受信し、前記第2オペコドをデコードし、第4デコード信号を出力するように構成される第5デコードモジュールと、
前記第2検証標識信号、前記第3デコード信号及び前記第4デコード信号を受信し、前記第2検証標識信号に基づいて、前記第3デコード信号と前記第4デコード信号のうちの1つを選択して第3検証状態制御信号を出力するように構成される第3選択モジュールと、
検証イネーブル信号、前記第3検証状態制御信号及び前記第3非検証状態制御信号を受信し、前記検証イネーブル信号に基づいて、前記第3検証状態制御信号と前記第3非検証状態制御信号のうちの1つを選択して前記第3インピーダンス制御信号を出力するように構成される第4選択モジュールであって、前記検証イネーブル信号は前記半導体メモリが予め設定された検証モードにあるか否かを指示するためのものである第4選択モジュールと、を備える
請求項17に記載の半導体メモリ。
【請求項19】
前記第3デコード信号、前記第4デコード信号、前記第3検証状態制御信号、前記第3非検証状態制御信号及び前記第3インピーダンス制御信号は、いずれも(M+1)ビットのサブ信号を含み、前記第3選択モジュールは、(M+1)個の第3データセレクタを含み、前記第4選択モジュールは、(M+1)個の第4データセレクタを含み、
1つの前記第3データセレクタの入力端子は、前記第3デコード信号の1ビットのサブ信号と前記第4デコード信号の1ビットのサブ信号を受信し、1つの前記第3データセレクタの出力端子は、前記第3検証状態制御信号の1ビットのサブ信号を出力するためのものであり、全ての第3データセレクタの制御端子は、いずれも前記第2検証標識信号を受信し、
1つの前記第4データセレクタの入力端子は、前記第3検証状態制御信号の1ビットのサブ信号と前記第3非検証状態制御信号の1ビットのサブ信号を受信し、1つの前記第4データセレクタの出力端子は、前記第3インピーダンス制御信号の1ビットのサブ信号を出力するためのものであり、全ての第4データセレクタの制御端子はいずれも前記検証イネーブル信号を受信する
請求項18に記載の半導体メモリ。
【請求項20】
前記第4インピーダンス制御信号は、(M+1)ビットのサブ信号を含み、前記第2較正信号と前記第3較正信号は、いずれもNビットのサブ信号を含み、前記第2目標信号と前記第3目標信号は、いずれもA組のサブ信号を含み、各組のサブ信号がNビットのサブ信号を含み、
前記第2駆動モジュールは、A個の第2インピーダンスユニットを備え、各前記第2インピーダンスユニットは、前記第2目標信号内の1組のサブ信号と前記第3目標信号内の1組のサブ信号を受信するためのものであり、
前記第2論理モジュールは、前記第3インピーダンス制御信号と前記第4インピーダンス制御信号に基づいて、少なくとも1つの前記第2インピーダンスユニットのレベルプルアップ機能が起動されるか否かを決定し、また、a番目の前記第2インピーダンスユニットのレベルプルアップ機能を起動する場合、前記第2較正信号に基づいて、前記第2目標信号内のa組目のサブ信号のレベル状態を決定して、a番目の前記第2インピーダンスユニットの抵抗値を標準抵抗値に制御し、又は、a番目の前記第2インピーダンスユニットのレベルプルアップ機能を起動しない場合、前記第2目標信号内のa組目のサブ信号が全て第1レベル状態にあることを決定するように構成され、
前記第3論理モジュールは、前記第5インピーダンス制御信号に基づいて、少なくとも1つの前記第2インピーダンスユニットのレベルプルダウン機能が起動されるか否かを決定し、また、a番目の前記第2インピーダンスユニットのレベルプルダウン機能を起動する場合、前記第3較正信号に基づいて、前記第3目標信号内のa組目のサブ信号のレベル状態を決定して、a番目の前記第2インピーダンスユニットの抵抗値を標準抵抗値に制御し、又は、a番目の前記第2インピーダンスユニットのレベルプルダウン機能を起動しない場合、前記第3目標信号内のa組目のサブ信号が全て第2レベル状態にあることを決定するように構成され、
各前記第2インピーダンスユニットは、いずれもN個の第3スイッチトランジスタ、N個の第4スイッチトランジスタ及び2N個の第2抵抗器を含み、a番目の前記第2インピーダンスユニットにおけるn番目の第3スイッチトランジスタの制御端子は、前記第2目標信号におけるa組目のサブ信号内のn番目のサブ信号に接続され、1つの前記第3スイッチトランジスタの第1端子は1つの前記第2抵抗器の第1端子に接続され、1つの前記第3スイッチトランジスタの第2端子は電源信号に接続され、a番目の前記第2インピーダンスユニットにおけるn番目の第4スイッチトランジスタの制御端子は前記第3目標信号におけるa組目のサブ信号内のn番目のサブ信号に接続され、1つの前記第4スイッチトランジスタの第1端子はアース信号に接続され、1つの前記第4スイッチトランジスタの第2端子は1つの前記第2抵抗器の第1端子に接続され、2N個の前記第2抵抗器の第2端子はいずれも対応する前記データピンに接続される
請求項19に記載の半導体メモリ。
【請求項21】
第1レベル状態がハイレベル状態であり、第2レベル状態がローレベル状態であり、
第1スイッチトランジスタと第3スイッチトランジスタはいずれもP型チャネル電界効果トランジスタであり、第2スイッチトランジスタと第4スイッチトランジスタはいずれもN型チャネル電界効果トランジスタであり、
前記P型チャネル電界効果トランジスタの制御端子がゲート電極であり、前記P型チャネル電界効果トランジスタの第2端子がソース電極であり、前記P型チャネル電界効果トランジスタの第1端子がドレイン電極であり、前記N型チャネル電界効果トランジスタの制御端子がゲート電極であり、前記N型チャネル電界効果トランジスタの第2端子がドレイン電極であり、前記N型チャネル電界効果トランジスタの第1端子がソース電極であり、
標準抵抗値がいずれも240オームである
請求項15-20のいずれか一項に記載の半導体メモリ。
【請求項22】
請求項9-
20のいずれか一項に記載の半導体メモリを備える、電子機器。
【国際調査報告】