特表 2024-514888 高帯域幅インターフェースのためのローカライズされたＮＯＣスイッチングインターコネクト

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-04-03

(54)【発明の名称】高帯域幅インターフェースのためのローカライズされたＮＯＣスイッチングインターコネクト

(51)【国際特許分類】

   G06F 15/78 20060101AFI20240327BHJP

【ＦＩ】

G06F15/78 530

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023562959

(86)(22)【出願日】2022-03-08

(85)【翻訳文提出日】2023-10-13

(86)【国際出願番号】 US2022019366

(87)【国際公開番号】W WO2022220959

(87)【国際公開日】2022-10-20

(31)【優先権主張番号】17/232,207

(32)【優先日】2021-04-16

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】グプタ，アマン

(72)【発明者】

【氏名】アーマド，サグヒーア

(72)【発明者】

【氏名】アーベル，イガル

(72)【発明者】

【氏名】モーシェッド，アッバス

(72)【発明者】

【氏名】キム，ウン・ミ

【テーマコード（参考）】

5B062

【Ｆターム（参考）】

5B062AA01

5B062AA05

5B062FF05

(57)【要約】

本明細書における実施形態は、少なくとも２つのレベルのスイッチング、すなわち、スパースネットワーク及びノンブロッキングネットワークを有するＮｏＣを含む集積回路について説明する。一実施形態では、ノンブロッキングネットワークは、ＮｏＣ内のスパースネットワークと、ＨＢＭ２／３又はＤＤＲ５などの追加の帯域幅を必要とするメモリシステムとの間のインターフェースを提供するローカライズされたインターコネクトである。ノンブロッキングネットワークによって提供される追加の利益を必要としないＮｏＣに接続されたハードウェア要素は、単独でスパースネットワークに接続することができる。このようにして、ＮｏＣは、より低い帯域幅のハードウェア要素間の通信を提供するためのスパースネットワーク（スイッチング要素の密度がより低い）と、スパースネットワークとより高い帯域幅のハードウェア要素との間の通信を容易にするためのローカライズされたノンブロッキングネットワークとを提供する。

【特許請求の範囲】

【請求項1】

第１のハードウェアエンティティと、
第２のハードウェアエンティティと、
前記第１のハードウェアエンティティと前記第２のハードウェアエンティティとの間の接続性を提供するネットワークオンチップ（ＮｏＣ）と、を備え、前記ＮｏＣは、
前記第１のハードウェアエンティティに結合されたスパースネットワークと、
前記第２のハードウェアエンティティに結合されたノンブロッキングネットワークと、を備え、前記ノンブロッキングネットワークは、前記スパースネットワークと前記第２のハードウェアエンティティとの間にローカライズされたインターフェースを提供する、
集積回路。

【請求項2】

第１のハードウェア回路と、
第２のハードウェア回路と、
前記第１のハードウェア回路と前記第２のハードウェア回路との間の接続性を提供するネットワークオンチップ（ＮｏＣ）と、を備え、前記ＮｏＣは、
前記第１のハードウェア回路に結合されたスパースネットワークと、
前記第２のハードウェア回路に結合されたノンブロッキングネットワークと、を備え、前記ノンブロッキングネットワークは、前記スパースネットワークと前記第２のハードウェア回路との間にローカライズされたインターフェースを提供する、
集積回路。

【請求項3】

前記ノンブロッキングネットワークは、少なくとも１つのノンブロッキングクロスバーを備え、前記スパースネットワークは、ノンブロッキング通信を保証しない、請求項１又は２に記載の集積回路。

【請求項4】

前記ノンブロッキングネットワークは、各々が前記スパースネットワークに結合された複数のノンブロッキングクロスバーを備える、請求項３に記載の集積回路。

【請求項5】

前記スパースネットワークは、複数の相互接続されたスイッチを備え、前記少なくとも１つのノンブロッキングクロスバーは、前記複数の相互接続されたスイッチのうちの少なくとも２つに結合されている、請求項３に記載の集積回路。

【請求項6】

前記少なくとも１つのノンブロッキングクロスバーは、複数のエグレス論理ブロックに接続されており、前記複数のエグレス論理ブロックは、複数の高帯域幅メモリ（ＨＢＭ）擬似チャネル（ＰＣ）に接続されている、請求項３に記載の集積回路。

【請求項7】

前記少なくとも１つのノンブロッキングクロスバーは、前記ＨＢＭ ＰＣの偶数チャネル及び奇数チャネルを表す２つの４×４クロスバーを含む８×８クロスバーであり、前記２つの４×４クロスバーの各入力は、それぞれの前記４×４クロスバーの各出力にアクセスすることができる、請求項６に記載の集積回路。

【請求項8】

前記少なくとも１つのノンブロッキングクロスバーは、複数のエグレス論理ブロックに接続されており、前記複数のエグレス論理ブロックは、同じダブルデータレート５（ＤＤＲ５）メモリコントローラに接続されている、請求項３に記載の集積回路。

【請求項9】

前記少なくとも１つのノンブロッキングクロスバーは、４×２クロスバーであり、前記４×２クロスバーへの４つの前記入力の各々は、前記４×２クロスバーの２つの前記出力の各々にアクセスすることができる、請求項８に記載の集積回路。

【請求項10】

前記スパースネットワークは、前記ノンブロッキングネットワークが前記第２のハードウェア回路に提供する第２の接続よりも狭い帯域幅を有する、前記第１のハードウェア回路への第１の接続を提供する、請求項１又は２に記載の集積回路。

【請求項11】

スパースネットワークとノンブロッキングネットワークとを備えるＮｏＣを提供することと、
前記ＮｏＣ内の前記スパースネットワークにおいて第１のハードウェアエンティティからデータであって、前記データの意図された宛先が、前記ノンブロッキングネットワークに接続された第２のハードウェアエンティティである、データを受信することと、
前記スパースネットワークを介して前記データを前記ノンブロッキングネットワークに送信することと、
前記ノンブロッキングネットワークを介して前記データを前記第２のハードウェアエンティティに送信することと、を含み、前記ノンブロッキングネットワークは、前記スパースネットワークと前記第２のハードウェアエンティティとの間にローカライズされたインターフェースを提供する、
方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施例は、概して、高帯域幅要素とインターフェースするために、ネットワークオンチップ（network on chip、ＮｏＣ）内に、ローカライズされたノンブロッキングインターコネクトを追加することに関する。

【背景技術】

【0002】

システムオンチップ（system on chip、ＳｏＣ）（例えば、フィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ）、プログラマブル論理デバイス（programmable logic device、ＰＬＤ）、又は特定用途向け集積回路（application specific integrated circuit、ＡＳＩＣ））は、ＳｏＣ内の論理ブロック（例えば、プログラマブル論理ブロック、プロセッサ、メモリなど）間でデータパケットをルーティングするために、ネットワークオンチップ（ＮｏＣ）として知られるパケットネットワーク構造を含むことができる。

【0003】

ＮｏＣは、エグレス論理ブロック（例えば、二次回路）への読み出し又は書き込み要求を実行するイングレス論理ブロック（例えば、一次回路）を含むことができる。今日では、デバイスが、ＰＣＩｅ及び高速ＩＯのような高帯域幅インターフェースをサポートし、高帯域幅メモリ（high bandwidth memory、ＨＢＭ２／３）又はダブルデータレート５（double date rate、ＤＤＲ５）ランダムアクセスメモリ（ＲＡＭ）などの高帯域幅メモリシステムをサポートするので、オンチップデータ移動の要件が増加している。集積回路は、そのような高速トラフィックをルーティングするためにハード化されたＮｏＣを使用することができる。しかしながら、典型的なＮｏＣ構造は、しばしば、高帯域幅を必要とするメモリを効率的かつ効果的に使用するために必要なスイッチ密度を提供しない。

【発明の概要】

【課題を解決するための手段】

【0004】

ＮｏＣにおいてスパースネットワーク及びノンブロッキングネットワークを動作させるための技法が説明される。一実施例は、第１のハードウェアエンティティと、第２のハードウェアエンティティと、第１のハードウェアエンティティと第２のハードウェアエンティティとの間の接続性を提供するＮｏＣとを含む、集積回路である。ＮｏＣは、第１のハードウェアエンティティに結合されたスパースネットワークと、第２のハードウェアエンティティに結合されたノンブロッキングネットワークとを含み、ノンブロッキングネットワークは、スパースネットワークと第２のハードウェアエンティティとの間にローカライズされたインターフェースを提供する。

【0005】

本明細書で説明される一実施例は、第１のハードウェア回路と、第２のハードウェア回路と、第１のハードウェア回路と第２のハードウェア回路との間の接続性を提供するＮｏＣとを含む、集積回路である。ＮｏＣは、第１のハードウェア回路に結合されたスパースネットワークと、第２のハードウェア回路に結合されたノンブロッキングネットワークとを含み、ノンブロッキングネットワークは、スパースネットワークと第２のハードウェア回路との間にローカライズされたインターフェースを提供する。

【0006】

本明細書で説明される一実施例は、スパースネットワークとノンブロッキングネットワークとを含むＮｏＣを提供することと、ＮｏＣ内のスパースネットワークにおいて第１のハードウェアエンティティからデータであって、データの意図された宛先が、ノンブロッキングネットワークに接続された第２のハードウェアエンティティである、データを受信することと、スパースネットワークを介してノンブロッキングネットワークにデータを送信することと、ノンブロッキングネットワークを介して第２のハードウェアエンティティにデータを送信することと、を含み、ノンブロッキングネットワークは、スパースネットワークと第２のハードウェアエンティティとの間にローカライズされたインターフェースを提供する、方法である。

【0007】

上記の特徴が詳細に理解され得るように、上記で簡潔に要約されたより具体的な説明が、例示的な実装形態を参照することによって行われ得、それらの実装形態のうちのいくつかが添付の図面に示される。しかしながら、添付の図面は、典型的な例示の実装形態のみを示しており、したがって、その範囲を限定するものと見なされるべきではないことに留意されたい。

【図面の簡単な説明】

【0008】

【図1】一実施例による、スパースネットワークとノンブロッキングネットワークとを含むＮｏＣを有する集積回路のブロック図である。

【図2】実施例による、ＨＢＭのためのローカライズされたインターコネクトを含むＮｏＣを有するＩＣのブロック図である。

【図3】一実施例による、図２に図示されたクロスバーのブロック図である。

【図4】一実施例による、図３に図示されたクロスバーのブロック図である。

【図5】一実施例による、ＤＤＲ５のためのローカライズされたインターコネクトを含むＮｏＣを有するＩＣのブロック図である。

【図6】一実施例による、図５のクロスバーのブロック図である。

【図7】一実施例による、ＮｏＣ内でデータを送信するための方法７００のフロー図である。

【発明を実施するための形態】

【0009】

理解を容易にするために、可能な場合には、図面に共通する同一の要素を示すために同一の参照番号が使用されている。一例の要素は、他の例に有益に組み込まれ得ることが企図される。

【0010】

様々な特徴が、図面を参照して以下に記載される。図面は縮尺どおりに描かれている場合もあるし、描かれていない場合もあり、同様の構造又は機能の要素は図面全体を通して同様の参照番号によって表されていることに留意されたい。図面は、特徴の説明を容易にすることのみを意図していることに留意されたい。それらは、明細書の網羅的な説明として、又は特許請求の範囲に対する限定として意図されていない。加えて、図示された例は、示された全ての態様又は利点を有する必要はない。特定の実施例に関連して説明される態様又は利点は、必ずしもその実施例に限定されず、そのように例解されていない場合、又はそのように明示的に説明されていない場合であっても、任意の他の実施例において実施することができる。

【0011】

本明細書における実施形態は、少なくとも２つのレベルのスイッチング、すなわち、スパースネットワーク及びノンブロッキングネットワークを有するＮｏＣを含む集積回路（例えば、ＳｏＣ）について説明する。一実施形態では、ノンブロッキングネットワークは、ＮｏＣ内のスパースネットワークと、ＨＢＭ２／３又はＤＤＲ５などの追加の帯域幅を必要とするメモリシステムとの間のインターフェースを提供するローカライズされたインターコネクトである。ノンブロッキングネットワークによって提供される追加の利益を必要としないＮｏＣに接続されたハードウェア要素は、単独でスパースネットワークに接続することができる。このようにして、ＮｏＣは、より低い帯域幅のハードウェア要素間の通信を提供するためのスパースネットワーク（スイッチング要素の密度がより低い）と、スパースネットワークとより高い帯域幅のハードウェア要素との間の通信を容易にするためのローカライズされたノンブロッキングネットワークとを提供する。

【0012】

図１は、一実施例による、スパースネットワーク１２５とノンブロッキングネットワーク１３０とを含むＮｏＣ１２０を有する集積回路１００のブロック図である。一実施形態では、ＩＣ１００は、ＡＳＩＣ内にハード化された回路のみを含む。別の実施形態では、ＩＣ１００（例えば、ＳｏＣ）は、ハード化された論理とプログラマブル論理との混合を含む。それにもかかわらず、ＮｏＣ１２０は、ＩＣ１００内のそのフットプリントが低減されるように、プログラマブル回路ではなくハード化された回路を使用して形成され得る。

【0013】

図示のように、ＮｏＣ１２０は、処理要素（processing element、ＰＥ）１０５と二次ユニット１３５とを相互接続する。ＰＥ１０５は、プログラマブル論理ブロック又はハード化されたプロセッサを含むことができる。つまり、ＮｏＣ１２０は、ＩＣ１００内の異なるハード化された回路要素又はプログラマブル回路要素が通信することを可能にするために、ＩＣ１００内で使用され得る。例えば、ＰＥ１０５Ａは、１つのＮｏＣマスタユニット１１０Ａ（例えば、イングレス論理ブロック）を使用して、二次ユニット１３５Ａと通信することができる。１つのＮＭＵ１１０に接続されているように示されているが、ＰＥ１０５は、複数のＮＭＵ１１０に結合することができる。いずれの場合も、別の実施形態では、ＰＥ１０５Ａは、同じＮＭＵ１１０Ａを使用して、複数の二次ユニット１３５（これらのエンドポイントが同じ通信プロトコルを使用すると仮定する）と通信することができる。構成中、コンパイラが、二次ユニット１３５及び他のＰＥ１０５と通信するためにＮｏＣ１２０内でＰＥ１０５が使用するデータ経路を決定する。つまり、経路は、ＮｏＣ１２０が動作を開始する前に設定されてもよく、ＮｏＣ１２０が再構成されない限り変更されない。したがって、ＰＥ１０５Ａが二次ユニット１３５Ｂにデータを送信するたびに、ＮｏＣ１２０が再構成されるまで、ＮｏＣ１２０を通る同じ経路を使用する。

【0014】

データをルーティングするために、ＮｏＣ１２０は、スパースネットワーク１２５及びノンブロッキングネットワーク１３０を含み、これらは、それら自体と、イングレス論理ブロック（例えば、ＮＭＵ１１０）及びエグレス論理ブロック（例えば、ＮｏＣスレーブユニット（NoC Slave Unit、ＮＳＵ）１１５）との間に接続を有する。上述したように、いくつかのハードウェア要素（例えば、ＨＢＭ又はＤＤＲ５などの二次ユニット１３５Ｂ及び１３５Ｃ）は、他のハードウェア要素よりも高い帯域幅でより効率的に動作する。二次ユニット１３５Ｂ及び１３５Ｃに追加の利益を提供するために、ＮｏＣは、二次ユニット１３５Ｂ及び１３５ＣとＮｏＣ１２０の残りの部分、すなわちスパースネットワーク１２５との間のインターフェースとして機能するノンブロッキングネットワーク１３０を含む。一実施形態では、ノンブロッキングネットワーク１３０は、ノンブロッキングネットワーク１３０への入力とノンブロッキングネットワークからの出力との間の完全なノンブロッキング接続を提供するスイッチング要素（例えば、クロスバー）を備える。つまり、ノンブロッキングネットワーク１３０への入力は、ノンブロッキングネットワーク１３０の任意の出力へのアクセスを有する。対照的に、スパースネットワーク１２５は、ノンブロッキング入力／出力を保証しない。結果として、スパースネットワーク１２５は、接続されたＰＥ１０５及び二次ユニット１３５Ａに対して、ノンブロッキングネットワーク１３０ほど多くの帯域幅を提供しないが、スパースネットワーク１２５におけるスイッチング要素の密度は低くてもよく、これは、ノンブロッキングネットワークと比較して、ＩＣ１００において必要な面積は少なくてすみ、コストが低減され得ることを意味する。

【0015】

図１では、全ての二次ユニット１３５が、ノンブロッキングネットワーク１３０によって提供される追加の利益を効率的に使用することができるわけではない。例えば、二次ユニット１３５Ａはプログラマブル論理又はより低速のメモリシステムであってもよく、二次ユニット１３５ＢはｎＨＢＭシステムであってもよく、二次ユニット１３５ＣはＤＤＲ５メモリシステムである。図示のように、二次ユニット１３５Ａはスパースネットワーク１２５につながれていて、二次ユニット１３５Ｂ及び１３５Ｃはノンブロッキングネットワーク１３０につながれている。したがって、２つのＰＥ１０５間、又はＰＥ１０５と二次ユニット１３５Ａとの間のＮｏＣ１２０内の接続は、単独でスパースネットワーク１２５内に配置され得る。対照的に、スパースネットワーク１２５及びノンブロッキングネットワーク１３０の両方を含む、ＰＥ１０５と二次ユニット１３５Ｂ又は１３５Ｃのうちの１つとの間の接続。

【0016】

ＮｏＣ１２０は、ＰＥ１０５が、同様にＮｏＣ１２０に接続された他の全てのハードウェア論理ブロックと通信することを可能にするように構成され得るが、他の実施形態では、ＰＥ１０５は、ＮｏＣ１２０に接続された他のハードウェア論理ブロック（例えば、他のＰＥ及び二次ユニット１３５）のサブセットのみと通信し得る。例えば、ＮｏＣ１２０の１つの構成では、ＰＥ１０５Ａは、ＰＥ１０５Ｂと通信することができるが、ＰＥ１０５Ｃとは通信することができないか、又は二次ユニット１３５のサブセットのみと通信することができる場合がある。しかしながら、ＮｏＣ１２０は、ＰＥ１０５Ａが全てのこれらのハードウェア要素とＮｏＣ１２０において通信経路を確立するように再構成されてもよい。

【0017】

一実施形態では、ＩＣ１００は、ユーザ設計に従ってＰＥ１０５を構成するＦＰＧＡである。つまり、この実施例では、ＦＰＧＡは、プログラマブル論理ブロックとハード化された論理ブロックの両方を含む。しかしながら、他の実施形態では、ＩＣ１００は、ハード化された論理ブロックのみを含むＡＳＩＣである。つまり、ＩＣ１００は、プログラマブル論理（programmable logic、ＰＬ）ブロックを含まなくてもよく、その場合、ＰＥ１０５はハード化されたプロセッサ又は処理回路である。この実施例では、論理ブロックはプログラム不可能であるが、ＮｏＣ１２０は依然として、異なる通信プロトコル間で切り替え、インターフェースにおけるデータ幅を変更し、又はその動作周波数を調整するようにプログラム可能であり得る。

【0018】

図２は、実施例による、ＨＢＭのためのローカライズされたインターコネクトを含むＮｏＣ１２０を有するＩＣ１００のブロック図である。つまり、ノンブロッキングネットワーク１３０は、ＮｏＣ１２０の残りの部分（例えば、スパースネットワーク１２５）とＨＢＭ内の構成要素、すなわち、ＨＢＭ疑似チャネル（pseudo channel、ＰＣ）２１５、ＨＢＭコントローラ２２０、並びにＨＢＭ物理（physical、ＰＨＹ）及び入力／出力（input/output、Ｉ／Ｏ）層２２５との間のローカライズされたインターコネクトとして機能する。

【0019】

この実施例では、スパースネットワーク１２５は、複数の相互接続されたスイッチ２０５を含む。上述したように、これらのスイッチは、スパースネットワーク１２５への任意の入力がスパースネットワーク１２５の任意の出力と通信することができるノンブロッキング接続を保証しない場合がある。これは、スパースネットワーク１２５によって提供される帯域幅を低減するが、ＩＣ１００内のＮｏＣ１２０のコスト及びフットプリントも低減する。ＮｏＣに接続された多くのハードウェア要素にとって、相互接続されたスイッチ２０５によって提供される帯域幅は十分である。

【0020】

しかしながら、ＨＢＭは増加した帯域幅から利益を得ることができるので、ＮｏＣは、ＨＢＭ ＰＣ２１５（ＨＢＭ ＰＣポートとも呼ぶことができる）への完全なノンブロッキング接続を提供するための８×８クロスバー２１０を有するノンブロッキングネットワーク１３０を含む。この実施例では、各ＨＢＭコントローラ２２０は、同じアドレス空間、すなわち、ＨＢＭコントローラ２２０に対応するアドレス空間を共有する２つのＨＢＭ ＰＣ２１５を有する。ＨＢＭ ＰＣ２１５は、次に、ＮｏＣ１２０のノンブロッキングネットワーク１３０へのアクセスを提供するそれぞれのＮＳＵ１１５に結合される。

【0021】

一実施形態では、スパースネットワーク１２５及びノンブロッキングネットワーク１３０は、データを送信するために同じＮｏＣプロトコルを使用する。しかし、データがＮｏＣから外部ハードウェア要素（例えば、ＨＢＭ ＰＣ２１５）に出る（ＮｏＣからエグレスする）ときに、ＮＳＵ１１５は、データをＮｏＣプロトコルからＨＢＭプロトコル（例えば、ＡＸＩ－メモリマップド（AXI-memory mapped、ＡＸＩ－ＭＭ）などのアドバンスド拡張インターフェース（Advanced eXtensible Interface、ＡＸＩ）プロトコルに変換する。別の変換プロセスは、データがＮＭＵ（図２には図示せず）からＮｏＣ１２０に転送されるときに実行される。例えば、ＮＭＵは、データをアドバンスド拡張インターフェース（ＡＸＩ）プロトコルからＮｏＣプロトコルに変換することができる。

【0022】

図示のように、８×８クロスバー２１０は、８つの入力及び８つの出力を含む。クロスバー２１０は、データがスパースネットワーク１２５からＨＢＭ ＰＣ２１５に転送され、最終的にＨＢＭ ＰＨＹ／ＩＯ層２２５に転送されることを可能にする。それに応答して、クロスバー２１０はまた、データがＨＢＭ ＰＣ２１５からスパースネットワーク１２５に転送され、最終的にＮＭＵ及びＰＥ（図２には図示せず）に転送されることを可能にする。一実施形態では、８×８クロスバー２１０は、ノンブロッキングであるため、入力が全ての出力（又は図３及び図４に示されるように出力のサブセット）にアクセスすることができる。つまり、入力は、出力の全てにアクセスする必要がなく、その場合、入力がクロスバー２１０の出力の８つ全てを使用する能力を有していなくても、クロスバー２１０は、完全にノンブロッキングであり得る。

【0023】

図２は、ＨＢＭスタックの一部のみを図示している。一実施形態では、ＨＢＭは、１つのＨＢＭメモリスタックに供給する複数の独立したメモリコントローラを使用する。例えば、１つのＨＢＭ２Ｅスタックは、最大８つのＨＢＭコントローラ２２０を有することができ、各々が２つのＰＣ２１５に分割されている。各ＨＢＭ ＰＣ２１５は、１つ又は２つのＮｏＣチャネルに接続されて所望の帯域幅をサポートする。一実施例では、ＨＢＭ２Ｅデバイスは３２００Ｍｂｐｓで動作し、各々が１６個のＨＢＭ ＰＣを有し、各ＰＣは最大２５．６ＧＢｐｓの帯域幅をサポートすることができる。特定のＮｏＣ周波数に応じて、ＮｏＣ１２０内の１～２チャネルの１２８ビットデータを使用して、ＨＢＭ ＰＣ帯域幅を維持することができる。更に、複数のＰＥを複数のＨＢＭコントローラ２２０に接続することができる。クロスバー２１０は、ＮｏＣトラフィックをそれぞれのＨＢＭ ＰＣ２１５に「ローカライズ」する。これにより、スパースネットワーク１２５は、ＮｏＣ１２０内のトラフィックルーティングの「力仕事」を行うことができ、一方、ローカライズされたクロスバー２１０は、トラフィックを特定のロケーション（すなわち、ＨＢＭスタックに結合されたＮＳＵ１１５）にルーティングする。

【0024】

つまり、８×８スイッチクロスバー２１０は、８つのＨＢＭ ＰＣ２１５にわたってトラフィックをローカライズする。一実施例では、各ＮｏＣチャネルは１２８ビット幅（１ＧＨｚにおいて）であるように設計され、その場合、２つのＮｏＣチャネルが各ＨＢＭ ＰＣ２１５をサポートすることができる。

【0025】

図３は、一実施例による、図２に図示された８×８クロスバー２１０のブロック図である。ここで、８×８クロスバー２１０は、２つの４×４クロスバー３０５に分割される。具体的には、８×８クロスバー２１０は、４×４偶数クロスバー３０５Ａと、４×４奇数クロスバー３０５Ｂとを含む。

【0026】

各ＨＢＭ ＰＣから出てくる２つのポートは、同じアドレスをターゲットとする。このようなポートは、「偶数」ポート及び「奇数」ポートとして定義され、ＨＢＭ境界で負荷バランシングのために使用される。したがって、８×８クロスバー２１０は、２つの真の４×４クロスバー３０５（クロスバースイッチと呼ぶこともできる）に分割することができる。つまり、このＨＢＭ実装形態では、偶数ポートが奇数ポートと通信することを可能にする利点はなく、その逆も同様である。偶数クロスバー３０５Ａは、ＨＢＭ ＰＣの偶数ポートにのみ接続し、奇数クロスバー３０５Ｂは、奇数ポートにのみ接続する。これにより、偶数及び奇数クロスバー３０５間の水平ルーティング／接続の必要性がなくなる。言い換えれば、８×８クロスバー２１０のこの実装形態では、データはクロスバー３０５間を流れない。８×８クロスバー２１０のこの最適化は、クロスバー３０５Ａの偶数入力のみがクロスバー３０５Ａの偶数出力と通信することができ、クロスバー３０５Ｂの奇数入力がクロスバー３０５Ｂの奇数出力と通信することができるのではなく、各入力が８つの出力全てと通信することができる８×８クロスバー実装形態と比べて、クロスバー２１０内の論理を低減することを可能にする。これは、８×８クロスバー２１０の全体のフットプリントを低減し得る。

【0027】

図３の８×８クロスバー２１０は、「真の」クロスバーではないが、それにもかかわらず、このＨＢＭ例では入力が入力の８つ全てにアクセスする必要がないので、すなわち、偶数入力は偶数出力へのアクセスのみを必要とし、奇数入力は奇数出力へのアクセスのみを必要とするので、ノンブロッキングクロスバーである。しかしながら、他の実施形態では、８×８クロスバーは、各入力が８つの出力全てにアクセスすることができる真の８×８クロスバーを使用して実装され得る。

【0028】

８×８クロスバー２１０は、静的実装形態であり、ＮｏＣのスパースネットワーク部分におけるＮｏＣスイッチのようなルーティングテーブル／アドレス変換論理を有していない場合がある。これは、ＮｏＣコンパイラが、パケットがＨＢＭ入力ポートに到達するまでパケットをルーティングする必要がなく、クロスバースイッチの入力における可能な最良のロケーションにパケットをルーティングするだけであることを意味する。偶数及び奇数クロスバー３０５は、８×８クロスバー３１０への入力パケットから来るアドレス情報に２つの追加ビットを付加し、それに応じてパケットをルーティングする。ＨＢＭスタックから受信された応答データは、２ビットを使用して８×８クロスバーを通るのと同じ経路をたどる。２ビットは、パケットが８×８クロスバー２１０から出てくるときに応答からドロップされ、ＮｏＣ内のスパースネットワークを介してルーティングされる。

【0029】

図４は、一実施例による、図３に図示されたクロスバーのブロック図である。つまり、図４は、図３で紹介した偶数及び奇数クロスバー３０５の一実装形態を図示している。図４は、任意の入力（Ｉ０～Ｉ３）が任意の出力（Ｏ０～Ｏ３）にアクセスすることができる４×４クロスバー３０５のノンブロッキング属性を図示している。更に、４×４クロスバー３０５は、受信されたパケット（スパースネットワークから受信されたデータ、又はＨＢＭスタックから受信された応答データのいずれか）のアドレス情報に２ビットを付加して、４×４クロスバー３０５を介して図３の８×８クロスバー２１０からパケットをルーティングするルーティング論理４０５を含む。

【0030】

上記で説明したアーキテクチャは、ローカライズされたＨＢＭトラフィックのためのハード化されたＮｏＣにおける輻輳を改善し、全てのＮｏＣ物理チャネルからの全てのＨＢＭポートを接続するために必要なスイッチの数を低減する。接続トポロジは、特にＨＢＭインターリーブアクセスの場合に、水平ＮｏＣレイテンシを大幅に低減し（スパースネットワークによって提供される）、電力消費を改善し、メモリ効率を改善する。これはまた、ＮｏＣを構成するときにコンパイラの複雑さを低減するのに役立つ。

【0031】

図５は、一実施例による、ＤＤＲ５のためのローカライズされたインターコネクトを含むＮｏＣ１２０を有するＩＣ１００のブロック図である。図５は、ノンブロッキングネットワーク１３０が、ＨＢＭスタックではなくＤＤＲ５メモリスタックを接続するために最適化されていることを除いて、図２と同様である。ここで、ノンブロッキングネットワーク１３０は、ＮｏＣトラフィックをそれぞれのＤＤＲ５コントローラ５１０（ＤＤＲ５コントローラポートとも呼ばれる）にローカライズする４×２クロスバー５０５を含む。上記のように、このアーキテクチャは、スパースネットワーク１２５内のスイッチ２０５が、ＮｏＣ１２０内でデータをルーティングする力仕事を行うことを可能にし、一方、ローカライズされた４×２クロスバー５０５（クロスバースイッチと呼ぶこともできる）は、トラフィックをＤＤＲ５スタックに接続された特定のＮＳＵ１１５にルーティングする。

【0032】

図５では、４×２スイッチクロスバーは、２つのＤＤＲ５チャネルポートにわたってトラフィックをローカライズする。各ＤＤＲ５コントローラ５１０は、少なくとも１つのＮＳＵ１１５に接続され、これは、ＮｏＣプロトコルを、例えば、ＤＤＲ５スタックによって使用されるＡＸＩ－ＭＭに変換する。一実施例では、各ＮｏＣチャネルは、（１ＧＨｚにおいて）１２８ビット幅であるように設計される。したがって、２つのＮｏＣチャネルが各ＤＤＲ５コントローラ５１０をサポートする。各ＤＤＲ５コントローラ５１０を出る２つのポートは、ｘ３２モードにおいて同じアドレスをターゲットとし得る。

【0033】

図２の８×８クロスバーと同様に、一実施形態では、４×２クロスバー５０５は静的実装形態であり、スパースネットワーク１２５内のスイッチ２０５残りのようなルーティングテーブル／アドレス変換論理を有さない。これは、ＮｏＣコンパイラが、パケットがＤＤＲ５入力ポートに到着するまでパケットをルーティングする必要がなく、クロスバー５０５の入力における可能な最良のロケーションにパケットをルーティングするだけであることを意味する。

【0034】

図６は、一実施例による、図５の４×２クロスバー５０５のブロック図である。つまり、図６は、図５で紹介したクロスバー５０５の一実装形態を図示している。ここで、４×２クロスバー５０５は、トップツーボトムトラフィックのために最適化され、４つのＮｏＣパケットプロトコル（ＮＰＰ）スイッチ２０５から受信されたデータを、ＤＤＲ５コントローラ５１０の２つのポートのいずれかにルーティングする。４×２クロスバー５０５は、スパースネットワーク内のスイッチ２０５の４つの物理チャネル全てに接続され、これにより、各ＤＤＲポートへの×１６モードのアクセスが可能になる。

【0035】

クロスバー５０５はまた、ＤＤＲ５コントローラ５１０のための仮想チャネル（virtual channel、ＶＣ）要件をサポートすることができる。要求ＶＣ優先順位サポートには、ＬＬ（Low Latency、低レイテンシ）、ＩＳＯＣ（Isochronous、等時性）及びＢＥ（Best Effort、ベストエフォート）の３つのレベルがある。

【0036】

ルートテーブルルックアップの代わりに、クロスバー５０５は、（２つのＮＳＵ１１５に対応する）ＤＤＲポートのための２つの宛先ＩＤのうちの１つに一致する宛先ＩＤを使用することができる。ＤＤＲ要求トークンは、５つの要求ＶＣ：ＬＬＲ／ＩＳＲ／ＢＥＲ／ＩＳＷ／ＢＥＷに従って指定され得る。クロスバー５０５は、各々５つのＶＣを有する４つの要求ポートと、３つの優先順位レベルとをサポートすることができる。対照的に、ＤＤＲ応答トークンは、４つの応答ＶＣ（各々４つのＶＣを有する２つの応答ポートと、２つの優先順位レベル）に従って指定することができる。

【0037】

上記で説明したＮｏＣアーキテクチャは、ローカライズされたＤＤＲ５トラフィックのためのハード化されたＮｏＣでの輻輳を改善し、全てのＮｏＣ物理チャネルからの全てのＤＤＲ５ポートを接続するために必要なスイッチの数を低減することができる。接続トポロジは、特にＤＤＲ５インターリーブアクセスの場合に、（スパースネットワークにおいて）水平ＮｏＣレイテンシを大幅に低減し、電力消費を改善し、ＤＤＲポートごとにより多くのＶＣサポートを提供し、メモリ効率を改善する。これはまた、ＮｏＣを構成するときにコンパイラの複雑さを低減するのに役立つ。

【0038】

図７は、一実施例による、スパースネットワーク部分とノンブロッキングネットワーク部分とを含むＮｏＣ内でデータを送信する方法７００のフローチャートである。ブロック７０５において、ＮｏＣのスパースネットワークは、第１のハードウェアエンティティからデータを受信する。第１のハードウェアエンティティは、ＮｏＣ上でトランザクションを開始する、ＮｏＣに結合された任意の一次ハードウェア要素（例えば、図１のＰＥ）であってよい。データ（例えば、１以上のパケット）は、ＮｏＣがアドレス情報の形態でデータをルーティングすべき意図された宛先を示すことができる。一実施形態では、意図された宛先は、ＮｏＣのノンブロッキングネットワークに接続された第２のハードウェアエンティティである。しかしながら、第１のハードウェアエンティティはまた、ＮｏＣに結合された他のハードウェアエンティティにデータを送信することもでき、ＮｏＣは、ノンブロッキングネットワークに結合されることもでき、又はその代わりに、第１のハードウェアエンティティのようにスパースネットワークに結合されることもできる。

【0039】

ブロック７１０において、スパースネットワークは、データをノンブロッキングネットワークに送信する。一実施例では、スパースネットワークは、データがＮｏＣ内のノンブロッキングネットワークに到達するまで、スイッチ及び事前に構成されたルートを使用してデータをルーティングする。

【0040】

ブロック７１５において、ノンブロッキングネットワーク（例えば、１以上のクロスバー）は、ノンブロッキングネットワークを介してデータを第２のハードウェアエンティティに送信する。つまり、ノンブロッキングネットワークは、第２のハードウェアエンティティとスパースネットワークとの間でＮｏＣ内に配置される。このようにして、ノンブロッキングネットワークは、スパースネットワークと第２のハードウェアエンティティとの間にローカライズされたインターフェースを提供する。

【0041】

第２のハードウェアエンティティは、二次又は一次ハードウェア要素であってもよい。一実施形態では、第２のハードウェアエンティティは、スパースネットワークに接続された第１のハードウェアエンティティよりも大きい帯域幅使用量を有する。一実施形態では、第２のハードウェアエンティティは、ＨＢＭ又はＤＤＲ５などのメモリシステムである。

【0042】

前述では、本開示において提示される実施形態が参照される。しかしながら、本開示の範囲は、特定の記載された実施形態に限定されない。代わりに、説明される特徴及び要素の任意の組み合わせは、異なる実施形態に関連するか否かにかかわらず、企図される実施形態を実装及び実践するために企図される。更に、本明細書に開示される実施形態は、他の可能な解決策又は従来技術に勝る利点を達成し得るが、特定の利点が所与の実施形態によって達成されるか否かは、本開示の範囲を限定するものではない。したがって、前述の態様、特徴、実施形態、及び利点は、単に例示的なものであり、特許請求の範囲に明示的に記載されている場合を除き、添付の特許請求の範囲の要素又は限定とは見なされない。

【0043】

上記は特定の例を対象とするが、他の例及び更なる例が、その基本的な範囲から逸脱することなく考案され得、その範囲は、以下の「特許請求の範囲」によって決定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【国際調査報告】