特表 2024-515152 電力半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-04-05

(54)【発明の名称】電力半導体デバイス

(51)【国際特許分類】

   H01L 29/74 20060101AFI20240329BHJP

   H01L 29/747 20060101ALI20240329BHJP

【ＦＩ】

H01L29/74 F

H01L29/747

H01L29/743

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023553049

(86)(22)【出願日】2022-01-31

(85)【翻訳文提出日】2023-08-31

(86)【国際出願番号】 EP2022052225

(87)【国際公開番号】W WO2022184353

(87)【国際公開日】2022-09-09

(31)【優先権主張番号】21160204.0

(32)【優先日】2021-03-02

(33)【優先権主張国・地域又は機関】EP

(81)【指定国・地域】

(71)【出願人】

【識別番号】523380173

【氏名又は名称】ヒタチ・エナジー・リミテッド

【氏名又は名称原語表記】ＨＩＴＡＣＨＩ ＥＮＥＲＧＹ ＬＴＤ

(74)【代理人】

【識別番号】100185694

【弁理士】

【氏名又は名称】山下 隆志

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】ベムラパティ，ウママヘスワラ

(72)【発明者】

【氏名】ロフィティス，ネオファイトス

(72)【発明者】

【氏名】ボベッキー，ヤン

(72)【発明者】

【氏名】ウドレア，フローリン

(72)【発明者】

【氏名】スティアスニー，トーマス

(72)【発明者】

【氏名】コルバシェ，キアラ

(72)【発明者】

【氏名】アントニウ，マリナ

【テーマコード（参考）】

5F005

【Ｆターム（参考）】

5F005AA01

5F005AA03

5F005AC00

5F005AC01

5F005AC02

5F005AE01

5F005AH01

5F005DA00

5F005DA01

5F005EA00

(57)【要約】

電力半導体デバイス（１）は、カソード電極（２）と、第１の導電率タイプのカソード領域（９）と、第２の導電率タイプのベース層（８）と、第１の導電率タイプのドリフト層（７）と、第２の導電率タイプのアノード層（５）と、アノード電極（３）と、ゲート電極（４）とを含むゲート整流サイリスタセル（２０）を備えている。ベース層（８）は、カソード領域（９）とドリフト層（７）の間に配置された、第１の深さ（Ｄ１）を有するカソードベース領域（８１）と、ゲート電極（４）とドリフト層（７）の間に配置された、第２の深さ（Ｄ２）を有するゲートベース領域（８２）と、カソードベース領域（８１）とゲートベース領域（８２）の間に配置された、第１の深さ（Ｄ１）と第２の深さ（Ｄ２）の間である２つの異なる値の第３の深さ（Ｄ３）を有する中間ベース領域（８３）とを備えている。

【特許請求の範囲】

【請求項1】

ゲート整流サイリスタセル（２０）と、第１の主面（２１）と、前記第１の主面（２１）とは反対側の第２の主面（２２）とを備える電力半導体デバイス（１）であって、前記ゲート整流サイリスタセル（２０）が、前記第１の主面（２１）から前記第２の主面（２２）への順に、
－ 前記第１の主面（２１）に配置されたカソード電極（２）と、
－ 第１の導電率タイプのカソード領域（９）と、
－ 前記カソード領域（９）への第１の接合（３１）を形成する、前記第１の導電率タイプとは異なる第２の導電率タイプのベース層（８）と、
－ 前記ベース層（８）との第２の接合（３２）を形成する前記第１の導電率タイプのドリフト層（７）と、
－ 前記第２の導電率タイプのアノード層（５）と、
－ 前記第２の主面（２２）に配置されたアノード電極（３）と
を備え、前記ゲート整流サイリスタセル（２０）が、前記カソード領域（９）に対して横方向に配置されるゲート電極（４）をさらに備え、
前記ベース層（８）が、
－ 前記カソード領域（９）と前記ドリフト層（７）の間に配置された、第１の深さ（Ｄ１）を有するカソードベース領域（８１）と、
－ 前記ゲート電極（４）と前記ドリフト層（７）の間に配置された、第２の深さ（Ｄ２）を有するゲートベース領域（８２）と、
－ 前記カソードベース領域（８１）と前記ゲートベース領域（８２）の間に配置された、少なくとも２つの異なる値の第３の深さ（Ｄ３）を有する中間ベース領域（８３）と
を備え、
前記少なくとも２つの値の前記第３の深さ（Ｄ３）は、いずれも前記第１の深さ（Ｄ１）より深く、前記第２の深さ（Ｄ２）より浅く、
前記ゲートベース領域（８２）の最大ドーピング濃度が前記中間ベース領域（８３）の最大ドーピング濃度より高く、
前記中間ベース領域（８３）の前記最大ドーピング濃度が前記カソードベース領域（８１）の最大ドーピング濃度より高い、
電力半導体デバイス（１）。

【請求項2】

中間ベース領域（８３）が、一方の側の前記ゲート電極（４）と前記カソード領域（９）との間のギャップと、他方の側の前記第２の接合（３２）との間の領域を含む、
請求項１に記載の電力半導体デバイス（１）。

【請求項3】

前記中間ベース領域（８３）が、
－ 前記ゲート電極（４）と前記第２の接合（３２）の間の隣接する領域および、
－ 前記カソード領域（９）と前記第２の接合（３２）の間の隣接する領域
のうちの少なくとも１つをさらに含む、請求項２に記載の電力半導体デバイス（１）。

【請求項4】

前記第１の主面（２１）に最も近いエリアにおける前記ゲートベース領域（８２）の最大ドーピング濃度が前記第１の主面（２１）に最も近い前記カソードベース領域（８１）の最大ドーピング濃度より高い、
請求項１から３のいずれか１項に記載の電力半導体デバイス（１）。

【請求項5】

前記第１の深さ（Ｄ１）が前記カソードベース領域（８１）の最低深さであり、
前記第２の深さ（Ｄ２）が前記ゲートベース領域（８２）の最高深さである、
前記少なくとも２つの値の前記第３の深さ（Ｄ３）が前記第１の深さ（Ｄ１）より深く、かつ、前記第２の深さ（Ｄ２）より浅い、
請求項１から４のいずれか１項に記載の電力半導体デバイス（１）。

【請求項6】

前記第１の深さ（Ｄ１）が前記ドリフト層（７）までの前記カソード領域（９）の最短距離であり、
前記第２の深さ（Ｄ２）が前記ドリフト層（７）までの前記ゲート電極（４）の最長距離であり、
前記少なくとも２つの値の前記第３の深さ（Ｄ３）が前記第１の深さ（Ｄ１）より深く、かつ、前記第２の深さ（Ｄ２）より浅い、
請求項１から５のいずれか１項に記載の電力半導体デバイス（１）。

【請求項7】

前記第１の深さ（Ｄ１）が５μｍと１１０μｍの間の範囲の値を有する、
請求項１から６のいずれか１項に記載の電力半導体デバイス（１）。

【請求項8】

前記第２の接合（３２）のうちの前記カソードベース領域（８１）と前記ドリフト層（７）の間に配置されている部分が少なくとも部分的に第１の平面に配置され、
前記第２の接合（３２）のうちの前記ゲートベース領域（８２）と前記ドリフト層（７）の間に配置されている部分が少なくとも部分的に第２の平面に配置され、
前記第２の接合（３２）のうちの前記中間ベース領域（８３）と前記ドリフト層（７）の間に配置されている部分が前記第１の平面と前記第２の平面の間に配置される、
請求項１から７のいずれか１項に記載の電力半導体デバイス（１）。

【請求項9】

前記第２の接合（３２）のうちの前記中間ベース領域（８３）と前記ドリフト層（７）の間に配置されている前記部分が、
－ 階段を形成している第１のベース移行領域（１０）と、
－ 他の階段を形成している第２のベース移行領域（１１）と、
－ 前記第１のベース移行領域（１０）と前記第２のベース移行領域（１１）の間の平面と
を含む、
請求項１から８のいずれか１項に記載の電力半導体デバイス（１）。

【請求項10】

前記カソード領域（９）の幅（Ｗ１）が５０μｍと２５０μｍの間の範囲である、
請求項１から９のいずれか１項に記載の電力半導体デバイス（１）。

【請求項11】

前記カソード領域（９）の幅（Ｗ１）と前記ゲート電極（４）の幅（Ｗ２）の差が１０μｍから７０μｍの範囲である、
請求項１から１０のいずれか１項に記載の電力半導体デバイス（１）。

【請求項12】

前記第１の主面（２１）では、前記カソード領域（９）が、円、矩形、八角形および六角形を含むグループのうちの形態を有する、
請求項１から１１のいずれか１項に記載の電力半導体デバイス（１）。

【請求項13】

前記アノード層（５）がゲートアノード領域（５１）およびカソードアノード領域（５２）を含み、前記ゲートアノード領域（５１）の最大ドーピング濃度が前記カソードアノード領域（５２）の最大ドーピング濃度未満である、
請求項１から１２のいずれか１項に記載の電力半導体デバイス（１）。

【請求項14】

前記ゲート整流サイリスタセル（２０）が前記第１の導電率タイプのバッファ層（６）を備え、
前記バッファ層（６）が前記ドリフト層（７）と前記アノード層（５）の間に配置され、また、ゲートバッファ領域（６１）およびカソードバッファ領域（６２）を含み、
前記ゲートバッファ領域（６１）の最大ドーピング濃度が前記カソードバッファ領域（６２）の最大ドーピング濃度より高い、
請求項１から１３のいずれか１項に記載の電力半導体デバイス（１）。

【請求項15】

前記ゲート整流サイリスタセル（２０）が、非対称集積ゲート整流サイリスタセル（１００）（非対称ＩＧＣＴ）、逆導通集積ゲート整流サイリスタセル（１０４）（ＲＣ－ＩＧＣＴセル）、逆阻止集積ゲート整流サイリスタセル（１０９）（ＲＢ－ＩＧＣＴセル）、および双方向性ターンオフサイリスタセル（１１０）（ＢＴＴセル）を含むグループのうちの構成要素として実現される、
請求項１から１４のいずれか１項に記載の電力半導体デバイス（１）。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は電力半導体デバイスに関する。
本開示は電力半導体デバイスの分野に関し、より詳細には、それには限定されないが高電圧電力半導体デバイスに関する。電力半導体デバイスは、例えばゲートを介してターンオフさせることができる４層ｎｐｎｐ能動サイリスタ構造を含む。電力半導体デバイスは、１つのゲート整流サイリスタセルまたは複数のゲート整流サイリスタセルを備えることができる。

【背景技術】

【0002】

文書ＵＳ７８１６７０６Ｂ２は電力半導体デバイスを記述している。
刊行物「Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｐｅｒａｔｉｏｎ ｏｆ ＨＰＴ＋ＩＧＣＴｓ」、Ｍ．Ａｒｎｏｌｄら、ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＰＣＩＭ Ｅｕｒｏｐｅ、Ｍａｙ１７－１９，２０１１、Ｇｅｒｍａｎｙは、ＩＧＣＴで略称される集積ゲート整流サイリスタ（ｉｎｔｅｇｒａｔｅｄ ｇａｔｅ－ｃｏｍｍｕｔａｔｅｄ ｔｈｙｒｉｓｔｏｒ）に関している。

【0003】

文書ＣＮ１０８２４２４６５Ａは、ゲート整流サイリスタおよびその供給方法を記述している。ＴＯＢＩＡＳ ＷＩＫＳＴＲＯＭらによる文書「Ｔｈｅ Ｃｏｒｒｕｇａｔｅｄ Ｐ－Ｂａｓｅ ＩＧＣＴ－ａ Ｎｅｗ Ｂｅｎｃｈｍａｒｋ ｆｏｒ Ｌａｒｇｅ Ａｒｅａ ＳＱＡ Ｓｃａｌｉｎｇ」、ＰＯＷＥＲ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ ＡＮＤ ＩＣ’Ｓ，２００７．ＩＳＰＳＤ’０７．１９^ＴＨＩＮＴＥＲＮＡＴＩＯＮＡＬ ＳＹＭＰＯＳＩＵＭ ＯＮ，ＩＥＥＥ，ＰＩ、１ Ｍａｙ２００７（２００７－０５－０１）、２９～３２ページ、ＸＰ０３１１２９６６０、ＩＳＢＮ：９７８－１－４２４４－１ ０９５－８は、並外れた安全動作領域（ＳＯＡ：Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）を有するＩＧＣＴを記述している。文書ＥＰ２６２２６３９Ｂ１は逆導通電力半導体デバイスを記述している。文書ＣＮ１０４７９５４３９Ｂはゲート整流サイリスタチップを記述している。

【発明の概要】

【課題を解決するための手段】

【0004】

本開示の実施形態は、改善されたターンオフ性能を有する電力半導体デバイスの提供に関している。

【0005】

実施形態によれば、電力半導体デバイスは、ゲート整流サイリスタセルと、第１の主面と、第１の主面とは反対側の第２の主面とを備える。ゲート整流サイリスタセルは、第１の主面から第２の主面への順に、第１の主面に配置されたカソード電極と、第１の導電率タイプのカソード領域と、カソード領域への第１の接合を形成する第２の導電率タイプのベース層と、ベース層との第２の接合を形成する第１の導電率タイプのドリフト層と、第２の導電率タイプのアノード層と、第２の主面に配置されたアノード電極とを備える。第２の導電率タイプは第１の導電率タイプとは異なっている。ゲート整流サイリスタセルは、カソード領域に対して横方向に配置されるゲート電極をさらに備える。ベース層は、カソード領域とドリフト層の間に配置された、第１の深さを有するカソードベース領域と、ゲート電極とドリフト層の間に配置された、第２の深さを有するゲートベース領域と、カソードベース領域とゲートベース領域の間に配置された、少なくとも２つの異なる値の第３の深さを有する中間ベース領域とを備える。少なくとも２つの値の第３の深さは、いずれも第１の深さより深く、第２の深さより浅い。

【0006】

ゲート整流サイリスタセルは、３つ以上の全く異なるベース領域を含むことが有利である。カソードベース領域は最良のオン状態性能に対して最適化することができ、ゲートベース領域は最良のターンオフ性能に対して構成することができ、また、中間ベース領域は最適化における余分の１自由度をもたらし、本質的にゲートベース領域およびカソードベース領域の個別の最適化を可能にし、したがってゲート整流サイリスタセルは、より低いオン状態電圧および大きいターンオフ電流能力の両方を達成する。

【0007】

「深さ」は、本明細書においては、第１の主面から第２の主面の方向に測定された厚さとして理解される。

【0008】

第１の主面および／または第２の主面は、製造公差の限界内で平らにすることができる。

【0009】

第２の接合は以下のような形状を有することができる。ゲートベース領域の上方を横方向、すなわち第２の主面に対して平行に移動すると、第２の接合は、第２の主面に対して一定の高さに位置することができる。中間ベース領域の上方をゲートベース領域から離れる方向にカソードベース領域に向かって横方向に移動すると、第２の接合の高さは単調に増加することができ、例えば厳密に単調に増加することができる。カソードベース領域の上方を移動すると、第２の接合の高さは、常にゲートベース領域および／または中間領域におけるよりも高くなり得る。

【0010】

他の実施形態によれば、カソード電極はカソード領域とオーム接点を形成する。アノード電極はアノード層とオーム接点を形成する。ゲート電極はベース層とオーム接点を形成する。アノード層はドリフト層によってベース層から分離される。第１の接合および第２の接合はｐ－ｎ接合として実現される。ベース層は他の領域を含むことができる。

【0011】

他の実施形態によれば、中間ベース領域は、一方の側のゲート電極とカソード領域との間のギャップと、他方の側の第２の接合との間の領域を含む。２つの異なる値の第３の深さはこの領域に存在し得る。例えば２つの異なる値の第３の深さは、カソード電極およびゲート電極と、ゲートベース領域からカソードベース領域へ向かう横方向に重畳しない。

【0012】

他の実施形態によれば、中間ベース領域は、ゲート電極と第２の接合の間の隣接する領域、およびカソード領域と第２の接合の間の隣接する領域のうちの少なくとも１つをさらに含む。

【0013】

他の実施形態によれば、ゲートベース領域の最大または平均ドーピング濃度は、中間ベース領域の最大または平均ドーピング濃度より高い。中間ベース領域の最大または平均ドーピング濃度は、カソードベース領域の最大または平均ドーピング濃度より高い。「より高い」は、少なくとも２倍または少なくとも１０倍を意味し得る。

【0014】

他の実施形態によれば、中間ベース領域および／または第１の主面におけるゲートベース領域、または第１の主面に最も近いエリアにおけるゲートベース領域のドーピング濃度（平均または最大）は、第１の接合におけるカソードベース領域および／または第１の主面に最も近いエリアにおけるカソードベース領域のドーピング濃度（最大または平均）より高い。

【0015】

他の実施形態によれば、第１の深さはカソードベース領域の最低深さである。第２の深さはゲートベース領域の最高深さである。

【0016】

他の実施形態によれば、第１の深さはドリフト層までのカソード領域の最短距離である。第２の深さはドリフト層までのゲート電極の最長距離である。

【0017】

他の実施形態によれば、第３の深さの値の各々は第１の深さより深く、また、第２の深さより浅い。有利には、中間ベース領域によってカソードベース領域からゲートベース領域への滑らかな移行が達成される。

【0018】

他の実施形態によれば、第２の接合のうちの中間ベース領域とドリフト層の間に配置されている部分は、階段を形成している第１のベース移行領域、他の階段を形成している第２のベース移行領域、および第１のベース移行領域と第２のベース移行領域の間の平面を含む。本明細書においては、平面は、例えば第１の主面および／または第２の主面に対して平行に走っている部分である。

【0019】

他の実施形態によれば、カソード領域は、円、矩形、八角形および六角形を第１の主面に含むグループの形態を有する。この形態は、電力半導体デバイスの上面図で見ることができる。有利には、カソード領域またはカソード電極の形状は、改善された性能および設計自動化のためのより多くの自由度を含む、抵抗およびインダクタンスが小さいゲートのための柔軟な設計を可能にする。

【0020】

他の実施形態によれば、ゲート電極は第１の主面におけるカソード領域を取り囲む。
他の実施形態によれば、アノード層はゲートアノード領域およびカソードアノード領域を含む。ゲートアノード領域の最大ドーピング濃度はカソードアノード領域の最大ドーピング濃度未満である。ゲートアノード領域はゲート電極と隣接する。カソードアノード領域はカソード領域と隣接する。したがって、アノード層は２つの全く異なる領域すなわちエリアに分割される。カソードアノード領域はカソード領域の下方に垂直方向に配置され、また、ゲートアノード領域はゲート電極の下方に垂直方向に配置される。ゲートの下方のゲートアノード領域は、例えばＰＮＰトランジスタ利得を小さくするために低いドーピング濃度を有する。

【0021】

他の実施形態によれば、ゲート整流サイリスタセルは第１の導電率タイプのバッファ層を備える。バッファ層はドリフト層とアノード層の間に配置される。バッファ層は、例えばゲートバッファ領域およびカソードバッファ領域を含む。ゲートバッファ領域の最大ドーピング濃度はカソードバッファ領域の最大ドーピング濃度より高い。したがってバッファ層は２つの全く異なる領域すなわちエリアに分割される。カソードバッファ領域はカソード領域の下方に垂直方向に配置され、また、ゲートバッファ領域はゲート電極の下方に垂直方向に配置される。ゲートの下方のゲートバッファ領域は、例えばＰＮＰトランジスタ利得を小さくするために高いドーピング濃度を有する。

【0022】

他の実施形態によれば、ゲート整流サイリスタセルは、集積ゲート整流サイリスタセル、略称ＩＧＣＴセルとして実現される。ゲート整流サイリスタセルは、ゲート電極に提供される信号によってターンオフさせることができる。ゲート整流サイリスタセルは、非対称集積ゲート整流サイリスタセル（略称非対称ＩＧＣＴ）、逆導通集積ゲート整流サイリスタセル（ＲＣ－ＩＧＣＴセル）、逆阻止集積ゲート整流サイリスタセル（ＲＢ－ＩＧＣＴセル）、および双方向性ターンオフサイリスタセル（ＢＴＴセル）を含むグループのうちの構成要素として実現することができる。したがって提案されるゲート－カソード設計概念は、非対称ＩＧＣＴ、逆導通ＩＧＣＴ、逆阻止ＩＧＣＴおよびＢＴＴなどの異なるＧＣＴファミリに適用することができる。ＲＢ－ＩＧＣＴセルは、順方向および逆方向の両方で阻止するように構成される。

【0023】

実施形態によれば、電力半導体デバイスは、
－ 半導体基板に第１の導電率タイプのドリフト層を提供するステップと、
－ 第１の導電率タイプのカソード領域を提供するステップと、
－ 第２の導電率タイプのアノード層を提供するステップと、
－ 第１の主面にカソード電極を提供し、かつ、第１の主面に、カソード領域に対して横方向にゲート電極を提供するステップと、
－ 第２の主面にアノード電極を提供するステップと、
－ 第２の導電率タイプのベース層を製造するステップと
を含む方法によって製造される。

【0024】

他の実施形態によれば、ベース層は、電力半導体デバイスを製造した後に、ベース層が、
－ カソード領域とドリフト層の間に配置された、第１の深さを有するカソードベース領域と、
－ ゲート電極とドリフト層の間に配置された、第２の深さを有するゲートベース領域と、
－ カソードベース領域とゲートベース領域の間に配置された、少なくとも２つの異なる値の第３の深さを有する中間ベース領域と
を備えるよう、ゲートベースドーピングプロセス、中間ベースドーピングプロセスおよびカソードベースドーピングプロセスを実施することによって製造される。２つの値の第３の深さは、いずれも第１の深さより深く、第２の深さより浅い。

【0025】

有利には、中間ベース領域は、カソードベース領域からのゲートベース領域をデカップリングすることを可能にする。有利には、電力半導体デバイスは、大きいターンオフ能力および小さいオン状態電圧降下を有する。上で示したステップおよびプロセスは、上で与えられた順序で実施されない。電力半導体デバイスを製造するための方法は電力半導体デバイスのために適している。したがって電力半導体デバイスに関連して説明されている特徴および利点は、方法のために使用することができ、また、その逆についても同様である。

【0026】

他の実施形態によれば、中間ベースドーピングプロセスは、カソード領域のエリアの少なくとも一部を覆う第１のマスクを堆積させるステップ、および第１のイオン注入プロセスを実施するステップを含む。ゲートベースドーピングプロセスは、カソード領域のエリアを覆い、また、中間ベース領域のエリアの少なくとも一部を覆う第２のマスクを堆積させるステップ、および第２のイオン注入プロセスを実施するステップを含む。カソードベースドーピングプロセスは、マスクを使用することなく第３のイオン注入プロセスを実施するステップを含む。

【0027】

他の実施形態によれば、電力半導体デバイスは、オン状態損失が少なく、また、ターンオフ能力が大きい、ＧＣＴで略称される微細パターンゲート整流サイリスタとして実現される。これは、微細パターンセル設計によって達成される。電力半導体デバイスは、例えばバイポーラシリコンデバイスの分野に属する。

【0028】

他の実施形態によれば、提案されるＧＣＴ設計概念では、ｐベース領域の深さおよびドーピングプロファイルが最適化される。ベース層はｐベース層と呼ぶことができる。ベース層は、（ｉ）比較的浅い深さおよび最大ドーピング濃度を有するカソードベース領域、（ｉｉ）カソードベース領域に対して比較すると、より深い深さおよびより高い最大ドーピング濃度を有するゲートベース領域、および（ｉｉｉ）カソードベース領域およびゲートベース領域に対して比較すると、中間の深さおよび中間の最大ドーピング濃度を有する中間ベース領域の３つの全く異なる領域を有する。中間ベース領域（中間ｐベース領域とも呼ばれる）は最適化における余分の１自由度をもたらし、本質的にゲートベース領域（ゲートｐベース領域とも呼ばれる）およびカソードベース領域（カソードｐベース領域とも呼ばれる）の個別の最適化を可能にし、カソードベース領域は最良のオン状態性能に対して設計され、また、ゲートベース領域は最良のターンオフ性能に対して構成され、それにより小さいオン状態電圧降下および大きいターンオフ電流能力が得られる。電力半導体デバイス（プレーナＧＣＴと共に）は、微細パターンＧＣＴ（小さいカソードおよびゲート特徴サイズ）、ならびにカソード領域のセルラー設計のイネーブラーである。

【0029】

他の実施形態によれば、電力半導体デバイスは、オン状態電圧ＶＴと最大制御可能電流（ｍａｘｉｍｕｍ ｃｏｎｔｒｏｌｌａｂｌｅ ｃｕｒｒｅｎｔ）（ＭＣＣで略称される）の間の最新技術トレードオフを最適化し、はるかに小さいオン状態電圧降下を可能にし、また、それと同時により大きい電流制御可能性を可能にする。これは、少なくとも３つの異なるレベルの最大ドーピング濃度および深さを有するベース層を構造化することによって達成される。ドーピング濃度は、例えばドーピング密度と呼ぶことも可能である。

【0030】

他の実施形態によれば、ゲート整流サイリスタセルは、一様なベース深さまたは２つの全く異なるベース領域のみを特徴としない。ゲート整流サイリスタセルは、動的なだれ現象の間に生成されるキャリアのより良好な処理、およびターンオフ中のプラズマおよび正孔のより良好な抽出を可能にする。したがって電流密度が局所的に増加しても、サイリスタのラッチング（再トリガリング）に何ら悪影響を及ぼさない。ＭＣＣは、オン状態電圧を高くすることなく達成することができる。一方、電力半導体デバイスは、大きいＭＣＣを達成し、また、オン状態電圧をも低くする。

【0031】

他の実施形態によれば、オン状態電圧（伝導損）をより低くし、また、それと同時にターンオフ電流能力を大きくするために、３つおよびそれ以上の全く異なるｐベース領域を有するゲート整流サイリスタセルが設計される（多重レベルコルゲーション）。ゲート整流サイリスタセルは、例えば、多重レベルコルゲーションと組み合わせた、２５０μｍ未満の狭い幅のカソードおよび／またはゲート領域を有する。例では、ゲート整流サイリスタセルは、分割されたバッファ領域および／または分割されたアノード領域を含む。ゲート整流サイリスタセルは、六角形、八角形、円形および／または矩形（縞形態）などのカソード形状を有する、より小さい特徴サイズのセル設計を獲得する。

【0032】

他の実施形態によれば、電力半導体デバイスは、ドアをより高い電力密度に向かって開く、より少ない損失およびより高い耐久性を獲得する。方法は、強化された性能を有するＧＣＴの処理を利用可能にする。ベースが浅い場合、また、温度が上昇する場合、小さければ小さいほど、ますます良好である。例では、ベースが７５μｍより浅い場合、例えば１５０μｍ未満の狭いフィンガがＭＣＣ幅の改善を促進することになる。ゲートコンタクト領域の寸法は、典型的にはカソード領域の寸法に等しい。ゲート整流サイリスタセルは、より狭いカソードおよびゲート領域を使用して実現することができる（例えばカソード領域の幅は２５０μｍ未満である）。

【0033】

本開示は、電力半導体デバイスおよび対応する製造方法のいくつかの態様を含む。これらの態様のうちの１つに関連して説明されるすべての特徴もまた、特定の態様の文脈でそれぞれの特徴が明確に言及されていない場合であっても、本明細書において、他の態様に関連して開示される。

【0034】

添付の図は、さらなる理解を提供するために含まれている。図においては、同じ構造および／または機能性の要素は、同じ参照符号によって参照され得る。図に示されている実施形態は例証的な表現であり、必ずしもスケール通りには描かれていないことを理解されたい。

【図面の簡単な説明】

【0035】

【図1】異なる実施形態による電力半導体デバイスの断面図である。

【図2】異なる実施形態による電力半導体デバイスの断面図である。

【図3A】異なる実施形態による電力半導体デバイスの断面図である。

【図3B】異なる実施形態による電力半導体デバイスの断面図である。

【図4】異なる実施形態による電力半導体デバイスの断面図である。

【図5】異なる実施形態による電力半導体デバイスの断面図である。

【図6】異なる実施形態による電力半導体デバイスの断面図である。

【図7】異なる実施形態による電力半導体デバイスの斜視図である。

【図8】異なる実施形態による電力半導体デバイスの斜視図である。

【図9A】異なる実施形態による電力半導体デバイスの上面図である。

【図9B】異なる実施形態による電力半導体デバイスの上面図である。

【図9C】異なる実施形態による電力半導体デバイスの上面図である。

【図9D】異なる実施形態による電力半導体デバイスの上面図である。

【図10】実施形態による電力半導体デバイスの断面およびマスクを示す図である。

【図11】異なる実施形態による電力半導体デバイスの図および特性である。

【図12】異なる実施形態による電力半導体デバイスの図および特性である。

【図13】異なる実施形態による電力半導体デバイスの図および特性である。

【図14】異なる実施形態による電力半導体デバイスの図および特性である。

【発明を実施するための形態】

【0036】

図１は、実施形態による電力半導体デバイス１の断面図である。電力半導体デバイス１は、ゲート電極４とカソード電極２の間に負の電圧を印加することによってターンオフさせることができる４層ｎｐｎｐ能動サイリスタ構造を含む。電力半導体デバイス１は、セルで略称されるゲート整流サイリスタセル２０を含む。電力半導体デバイス１は、第１の主面２１および第２の主面２２を備えている。図１は、知られているゲート整流サイリスタセルを示している。セルは、アノード層５、バッファ層６、ドリフト層７（第２のベース層と呼ぶことができる）、ベース層８およびカソード領域９（カソード層とも呼ぶことができる）を有している。カソード領域９はｎ＋ドープ領域によって形成されている。カソード領域９は、カソードメタライゼーションとも呼ぶことができるカソード電極２と接触している。ベース層８はｐドープベース層として実現され、カソード電極２とは反対側でカソード領域９と接触している。

【0037】

ドリフト層７はｎドープされ、ｎドープされた第２のベース層とも呼ぶことができる。ベース層８はｐドープされている。ドリフト層７は、カソード領域９とは反対側でベース層８と接触している。バッファ層６はｎドープされている。バッファ層６は、ベース層８とは反対側でドリフト層７と接触している。アノード層５すなわちアノード領域はｐドープされている。電力半導体デバイス１のアノード層５は、ベース層８とは反対側でバッファ層６と接触している。アノードメタライゼーションと呼ぶことができるアノード電極３は、バッファ層６とは反対側でアノード層５と接触している。ｎドープ層すなわち領域によって第１の導電率タイプが実現されている。ｐドープ層すなわち領域によって第２の導電率タイプが実現されている。第２の導電率タイプは第１の導電率タイプとは異なっている。

【0038】

集積ゲート整流サイリスタ（ＩＧＣＴで略称される）は高電圧（ＨＶ）単一ウェーハ半導体デバイスであり、多くのゲート整流サイリスタセル２０（ＧＣＴセル）でできている。個々のＧＣＴセル２０は、カソード電極２、ゲート電極４およびアノード電極３を包含している。ＧＣＴセル２０は、ゲートコンタクトとも呼ばれる、環状金属領域の形態の少なくとも１つのゲート電極４を、ＧＣＴウェーハとも呼ばれる電力半導体デバイスウェーハの中央、中心および／または周囲のいずれかに含む。ゲートコンタクト領域は、ウェーハ中のすべてのゲート電極４と物理的に連続しており、ゲート電極４が互いに、および例えばゲートコンタクト領域と一体で、電気的および熱的に接続されていることを意味している。個々のＧＣＴセル２０は、導電率が異なる４つの層を含むか、またはそれらからなっており、サイリスタ構造を形成している。

【0039】

最新技術のＧＣＴセルは、ゲート電極４に電圧を印加することによってターンオフする。正孔は、ベース層８からゲート電極４へ抽出され、また、極めて速やかにカソード領域９からの電子のすべての注入が停止する。ターンオフの次のフェーズの間、カソード領域９は、デバイスが完全にターンオフするまでオフを維持する。その後、電力半導体デバイス１が完全にターンオフするまで、ドープベース層８、ドープドリフト層７、ドープバッファ層６およびドープアノード層５のみが電流を導き、それらは、オープンベースＰＮＰトランジスタと類似した半導体層の組合せをもたらす。ＩＧＣＴは、大きい電流をターンオフすると、ターンオフ中のサイリスタの寄生再トリガリングのため、失敗し得る。サイリスタの寄生再トリガリングは、ウェーハデバイス中の少なくとも１つのカソードセグメントの近傍で観察される大電流密度、動的なだれ現象によって誘導される現象、ならびに固有設計非対称および電気インピーダンス不平衡によるものである。

【0040】

サイリスタの内部構造を有する電力半導体デバイス１は、ターンオフ中、すべての数のキャリアまたは低減された数のキャリアがカソード領域９の近傍から離れて維持される場合、電流をターンオフするための大きい能力を有するゲート電極４を介してターンオフさせることができる。一方、オン状態損失の低減は、カソードからの電子の注入を強化することによって、電力半導体デバイス１のベース層８の厚さを薄くし、および／または最大ドーピング濃度を低くすることによって電子再結合を低減することによって達成することができ、これは、ターンオフ能力に対して逆の効果を有している。

【0041】

カソード領域９とベース層８の間の界面、およびゲート電極４とベース層８の間の界面は単一の平面に配置されている。カソード領域９とベース層８の間の界面、およびゲート電極４とベース層８の間の界面は平らで、かつ、共面である。ベース層８およびカソード領域９は第１の接合３１を形成している。ドリフト層７およびベース層８は第２の接合３２を形成している。バッファ層６およびアノード層５は第３の接合３３を形成している。バッファ層が省略される場合、ドリフト層７およびアノード層５が第３の接合３３を形成する。

【0042】

図２は、図１に示されている実施形態の他の開発である実施形態による電力半導体デバイス１の断面図である。ＧＣＴセル２０のｐドープベース層８は、２つの全く異なる領域、すなわちカソード領域９と隣接しているカソードベース領域８１、およびゲート電極４と隣接し、カソード領域９からは距離を隔てて配置されているゲートベース領域８２を有している。阻止状態における場を変調し、かつ、動的なだれ現象に駆動されると、生成された正孔をカソードから焦点外れにするために、ゲートベース領域８２はカソードベース領域８１より高い最大ドーピング濃度を有し、および／またはゲートベース領域８２はカソードベース領域８１より深い深さを有している。カソードベース領域８１はカソードｐベース領域と呼ぶことも可能である。ゲートベース領域８２はゲートｐベース領域と呼ぶことができる。

【0043】

図３Ａは、図１および図２に示されている実施形態の他の開発である実施形態による電力半導体デバイス１の断面図である。ゲート整流サイリスタセル２０にはバッファ層６がない。ドリフト層７およびアノード層５が第３の接合３３を形成している。ベース層８は、少なくとも３つの全く異なるベース領域、すなわちカソードベース領域８１、ゲートベース領域８２および中間ベース領域８３を含む。カソードベース領域８１は、電子再結合の低減、より小さいシート抵抗および薄いウェーハ厚さを可能にするために、比較的浅い深さおよび比較的低い最大ドーピング濃度を有している。ゲートベース領域８２は、ターンオフ中、ドリフト層７（第２のベース層と呼ぶことができる）の内側深くからプラズマを引き出し、高い電界および動的なだれキャリアの生成の場所をゲート電極４の真下の所望の場所に加え、また、高い電圧をサポートするために、比較的深い深さおよび高い最大ドーピング濃度を有している。したがってターンオフ中、プラズマ除去プロセスがより速くなり、また、カソード領域９またはカソード電極２の近傍に達することなく、動的なだれ現象によって生成されるあらゆるキャリアがゲート電極４によって除去される。

【0044】

カソードベース領域８１は、カソード領域９の中心部分の下方に垂直方向に配置されている。ゲートベース領域８２は、ゲート電極９の中心部分の下方に垂直方向に配置されている。中間ベース領域８３は、カソード領域９とゲート電極４の間のギャップの下方に垂直方向に配置されているが、追加として、ゲート電極９の縁部分およびカソード領域９の縁部分の下方に配置することも可能である。

【0045】

中間ベース領域８３は、ゲートベース領域８２およびカソードベース領域８１に対して比較すると、中間の深さおよび中間の最大ドーピング濃度を有している。中間ベース領域８３の深さ、幅および最大ドーピング濃度によって、２つの他の領域８１、８２の厳密な範囲、ならびに移行エリアの形状が決まる。さらに、全く異なる中間レベルを有することにより、最適化における余分の１自由度が達成され、本質的に他の２つのベース領域８１、８２の個別の最適化、最良のオン状態性能のためのカソードベース領域８１、および最良のターンオフ性能のためのゲートベース領域８２を可能にし、ターンオフ能力とオン状態性能の間のトレードオフを阻止する。有利には、電力半導体デバイス１は、高い動的なだれ現象の領域の正確なピンポイント指示を達成し、また、オープンベーストランジスタモードにおけるターンオフの間、なだれ現象生成キャリアおよびサイリスタの再トリガリングからの大電流密度の完全な抑制を達成する。それと同時に、電力半導体デバイス１によれば、オン状態性能を改善するために、浅いカソードベース領域８１を設計することができる。有利には、電力半導体デバイス１は、大きいターンオフ能力および小さいオン状態電圧降下を達成する。電力半導体デバイス１は、最大制御可能電流（ＭＣＣ）を大きくし、その一方でオン状態電圧降下を小さくする。

【0046】

カソードベース領域８１は第１の深さＤ１を有している。第１の深さＤ１はカソード領域９とドリフト層７の間の最短距離である。第１の深さＤ１は、５μｍと１１０μｍの間、別法として２０μｍと１１０μｍの間、また、別法として５０μｍと８０μｍの間の範囲の値を有している。使用する値は、４．５ｋＶ ＧＣＴセル２０に対して選択することができるが、他のＧＣＴセルに対して選択することも可能である。

【0047】

ゲートベース領域８２は第２の深さＤ２を有している。第２の深さＤ２は、ゲート電極４とドリフト層７の間の最長距離である。第２の深さＤ２は、７０μｍと１６０μｍの間、また、別法として１００μｍと１３０μｍの間の範囲の値を有している。

【0048】

中間ベース領域８３は第３の深さＤ３を有している。第３の深さ８３は少なくとも２つの異なる値を有している。典型的には第３の深さＤ３は３つ以上の異なる値を有している。第３の深さＤ３の値は、３０μｍと１４０μｍの間、また、別法として８０μｍと１００μｍの間の範囲である。ベース層８の深さは、例えばベース層８の厚さである。第３の深さＤ３は、例えば中間ベース領域８３の厚さである。第３の深さＤ３は、例えばドリフト層７までの中間ベース領域８３の表面の距離である。

【0049】

使用する値は、第１の深さＤ１が第２の深さＤ２未満になるように選択される。第３の深さＤ３は第１の深さＤ１と第２の深さＤ２の間である。第３の深さＤ３の少なくとも２つの値、すなわち個々の値は、第１の深さＤ１と第２の深さＤ２の間である。第３の深さは少なくとも２つの異なる値を有しているため、第２の接合３２は、中間ベース領域８３に例えば傾斜または階段を有している。

【0050】

第１の深さＤ１の値がカソード領域９とドリフト層７の間の最短距離である場合、また、第２の深さＤ２の値がゲート電極４とドリフト層７の間の最長距離である場合、第１の深さＤ１の値は第２の深さＤ２の値未満である。第３の深さＤ３の少なくとも２つの値、すなわち個々の値は、第２の深さＤ２の前記値より小さく、また、第１の深さＤ１の前記値より大きい。

【0051】

第２の接合３２の一部、すなわちカソードベース領域８１とドリフト層７の間に配置されている界面は、少なくとも部分的に第１の平面に配置されている。第２の接合３２の一部、すなわちゲートベース領域８２とドリフト層７の間に配置されている界面は、少なくとも部分的に第２の平面に配置されている。界面、すなわち中間ベース領域８３とドリフト層７の間に配置されている第２の接合３２の一部は、第１の平面と第２の平面の間に配置されている。第１の平面および第２の平面は第１の主面２１に対して平行である。

【0052】

カソード領域９の幅Ｗ１またはカソード電極２の幅は、５０μｍと２５０μｍの間、別法として１００μｍと２００μｍの間の範囲である。ｐベースが浅い場合、Ｗ１は狭いことが有利である。例えばベース層８が７５μｍより浅い場合、例えば１５０μｍ未満の狭いフィンガがＭＣＣの改善を促進することになる。ゲート電極４の幅Ｗ２の寸法は、典型的にはカソード領域９の幅Ｗ１の寸法に等しい。提案されている設計は、より高い定格では失敗の機構をもたらす。幅Ｗ１は、カソード領域９の一方の縁の、図４に示されている断面図におけるカソード領域９の反対側の縁までの距離である。幅Ｗ２は、ゲート電極４の一方の縁の、図４に示されている断面図におけるゲート電極４の反対側の縁までの距離である。

【0053】

電力半導体デバイス１は良好なＭＣＣトレードオフを達成し、電力半導体デバイス１によれば、オン状態電圧降下をはるかに小さくすることができ、また、それと同時に、電流制御可能性をより高くすることができる。これは、少なくとも３つの異なるレベルの最大ドーピング濃度および深さを有するベース層８を構造化することによって達成される。電力半導体デバイス１によれば、動的なだれ現象の間に生成されるキャリアをより良好に処理することができ、また、ターンオフ中のプラズマおよび正孔をより良好に抽出することができる。したがって電流密度が局所的に増加しても、サイリスタのラッチングに何ら悪影響を及ぼさない。これは、オン状態電圧降下を大きくすることなく達成することができる。図３Ａに示されている実施形態とは対照的に、図１および図２に示されている例は、一様なベース深さ、または２つの全く異なるベース領域のみ、のいずれかを特徴としている。

【0054】

ゲート整流サイリスタセル２０は二重コルゲーションによって実現されている。ベース層８とドリフト層７の間の第２の接合３２は平らではない。

【0055】

図には示されていない代替実施形態では、ゲート整流サイリスタセル２０は４つ以上の全く異なるｐベース領域を含む。

【0056】

図３Ｂは、図１および図２に示されている実施形態の他の開発である実施形態による電力半導体デバイス１の断面図である。ドリフト層７への中間ベース領域８３の界面すなわち接合は、第１のベース移行領域１０および第２のベース移行領域１１を含む。第１のベース移行領域１０および第２のベース移行領域１１の形状は、アノード層５から移動する正孔に、ゲート電極４に向かって指し示す横方向の速度成分を加える。

【0057】

図４は、図１、図２、図３Ａおよび図３Ｂに示されている実施形態の他の開発である実施形態による電力半導体デバイス１の断面図である。電力半導体デバイス１はＭ個のゲート整流サイリスタセル２０を含む。この例では数Ｍは２である。電力半導体デバイス１は、ゲート整流サイリスタセル２０および他のゲート整流サイリスタセル２３を備えている。典型的には、セルの数Ｍは２より大きい。

【0058】

カソード領域９の幅Ｗ１は、５０μｍと２５０μｍの間、別法として１００μｍと２００μｍの間の範囲である。ゲート電極４の幅Ｗ２は、５０μｍと２５０μｍの間、別法として１００μｍと２００μｍの間の範囲である。カソード領域９の幅Ｗ１とゲート電極４の幅Ｗ２の差は１０μｍから７０μｍの範囲である。別法として差は３０μｍ未満、別法として１０μｍ未満、また、別法として５μｍ未満である。

【0059】

例では、カソード領域９とドリフト層７の間の距離は、オン状態電圧降下を最小化するために１０μｍ程度の短さにすることができる。さらに、セル寸法が小さくなるとＭＣＣが大きくなり、また、ゲート－カソード篏合が大きくなることがあり、例えばカソード層幅Ｗ１は２５０μｍ未満である。有利には、セル寸法を小さくし、かつ、ゲート－カソード篏合を大きくする場合に、ＭＣＣを大きくするか、または不変を維持することができる。これは、サイリスタセル２０がより大きい電流密度をラッチすることによるものである。

【0060】

したがってカソード領域９と第２の接合３２の間の距離（この距離は第１の深さＤ１とも呼ばれる）は、１０μｍ程度の短さにすることができ、また、カソード領域９の幅Ｗ１は２００μｍ未満にすることができる。電力半導体デバイス１は、極めて浅いカソードベース領域８１と狭いカソードセグメント幅Ｗ１の組合せに似ている。この事例では、セル寸法は比例的に小さくなり（例えば１０％の逸脱が可能にされる）、また、ゲート－カソード篏合の等価増加が達成され、その一方でＧＣＴセル２０の総能動面積はほぼ不変を維持する。

【0061】

例では、電力半導体デバイス１はウェーハ上で製造され、例えばＧＣＴウェーハであってもよい９１ｍｍウェーハ上で製造される。電力半導体デバイス１は微細パターンＧＣＴ（狭いカソードおよび極めて浅いカソードベース領域を有するゲート領域）を実現している。ウェーハは例えばシリコンウェーハである。単一のウェーハは厳密に１つの電力半導体デバイス１を含むことができる。電力半導体デバイス１は１ウェーハのサイズを有している。

【0062】

より狭いカソードおよびゲート領域（例えば２５０μｍ未満のカソード領域幅Ｗ１）を有するゲート整流サイリスタセル２０は、改善された性能および設計自動化のためのより高い自由度を含む、ゲート抵抗およびインダクタンスが小さい柔軟な設計のための任意選択の形状のカソード電極２および／またはカソード領域９を有する微細パターンＧＣＴをもたらす。

【0063】

図５は、図１～図４に示されている実施形態の他の開発である実施形態による電力半導体デバイス１の断面図である。電力半導体デバイス１では、なだれ電流はゲート電極４の下方のエリアに拘束され、また、第１の接合３１（カソード／ベース層接合と呼ぶことも可能である）は逆バイアスに維持される。したがって故障発生時は、電力半導体デバイス１は、ターンオフに失敗するオープンベースＰＮＰである。これを克服するために、また、ターンオフ能力をさらに改善するために、図５に示されている分割バッファ設計、および／または図６に示されている分割アノード設計によってＰＮＰトランジスタ利得を小さくすることができる。

【0064】

分割バッファ設計では、バッファ６はゲートバッファ領域６１およびカソードバッファ領域６２を備えている。ゲートバッファ領域６１は、ゲート電極４の少なくとも真下に位置している、さらに、ゲートバッファ領域６１もまた、カソード領域９とゲート電極４の間のギャップの下方であってもよい。カソードバッファ領域６２はカソード領域９の真下である。ゲートバッファ領域６１は、カソードバッファ領域６２に対して比較すると、より高い最大ドーピング濃度を有している。

【0065】

したがってバッファ層６は２つの全く異なるエリアに分割され、そのうちの一方は、カソード領域９の下方に垂直方向に配置され、また、他方はゲート電極４の下方に配置されている。ゲートバッファ領域６１の高い最大ドーピング濃度がＰＮＰトランジスタ利得を小さくしている。

【0066】

図６は、図１～図５に示されている実施形態の他の開発である実施形態による電力半導体デバイス１の断面図である。アノード層５はゲートアノード領域５１およびカソードアノード領域５２を備えている。ゲートアノード領域５１は、ゲート電極４の少なくとも真下である。さらに、ゲートアノード領域５１もまた、カソード領域９とゲート電極４の間のギャップの下方であってもよい。カソードアノード領域５２はカソード領域９の真下である。したがってアノード層５は２つの全く異なるエリアすなわち領域に分割され、そのうちの一方は、カソード領域９の下方に垂直方向に配置され、また、他方はゲート電極４の下方に配置されている。ゲートアノード領域５１は、カソードアノード領域５２に対して比較すると、より低い最大ドーピング濃度を有しており、例えばＰＮＰトランジスタ利得を小さくしている。

【0067】

図７は、図１～図６に示されている実施形態の他の開発である実施形態による電力半導体デバイス１の斜視図である。ゲート電極４はカソード領域９を取り囲んでおり、したがってカソード電極２をも取り囲んでいる。相応じて中間ベース領域８３はカソードベース領域８１を取り囲んでいる。さらに、ゲートベース領域８２は中間ベース領域８３を取り囲んでいる。

【0068】

図８は、図１～図７に示されている実施形態の他の開発である実施形態による電力半導体デバイス１の斜視図である。ゲート整流サイリスタセル２０はプレーナＧＣＴすなわち平らなＧＣＴとして実現されており、したがってシリコンはエッチングされず、すなわちシリコンの第１の主面２１は平らである。カソード領域９はベース層８に接続され、したがってカソードベース領域８１に接続されている。カソード領域９は電力半導体デバイス１の基板の内側に製造されている。ゲートとカソードの間の絶縁は、ゲートおよびカソードのメタライゼーションの高さの相違を介して達成されている。カソードメタライゼーションは、ゲートメタライゼーションに対して比較するとより分厚い。ゲート整流サイリスタセル２０は、カソード電極２とカソード領域９の間に配置されている追加カソードメタライゼーション２ａをさらに含む。したがってカソード電極２および追加カソードメタライゼーション２ａの二重層はゲート電極４より分厚い。任意選択で、他の図に示されている電力半導体デバイス１の例は、図８で説明されているように、カソード領域９および／または追加カソードメタライゼーション２ａを含むことができる。図７、図８および図９Ａ～図９Ｄは、円形および六角形のカソード電極２およびカソード領域９の設計、ならびにプレーナおよびメサカソード設計例を示している。電力半導体デバイス１の基板は、シリコンおよび例えば炭化ケイ素などのワイド－バンドギャップ半導体のうちの少なくとも１つである。

【0069】

図９Ａ～図９Ｄは、図１～図８に示されている実施形態の他の開発である異なる実施形態による電力半導体デバイス１の上面図である。カソード領域９および延いてはカソード電極２は、図９Ａに示されているように円の形態、図９Ｂに示されているように六角形の形態、図９Ｃに示されているように矩形または縞の形態、および／または図９Ｄに示されているように八角形の形態を有することができる。他の形態も適切である。カソードセグメント特徴サイズを小さくする可能性により、異なる形状のカソード領域９およびカソード電極２を実現することができる。設計者は、縞の形状のカソードフィンガ（図９Ｃ）、および／または図７および図８に示されているプレーナＧＣＴ概念と共に、六角形または円形のセル概念（低解像度リソグラフィを使用する技術のためにより適している）を使用することができる。利点は、電気パラメータ（ＭＭＣ）および上で説明した２５０μｍより狭いカソードおよびゲート領域の可能な処理のさらなる改善である。

【0070】

図１０は、上記の図に示されている実施形態の他の開発である実施形態による電力半導体デバイス１の断面およびマスクを示したものである。ベース層８は、少なくともゲートベースドーピングプロセス８６、中間ベースドーピングプロセス８５およびカソードベースドーピングプロセス８７を実施することによって製造されている。中間ベースドーピングプロセス８５は、カソード領域９のエリアの少なくとも一部を覆う第１のマスク８８を堆積させるステップ、および第１のイオン注入プロセスを実施するステップを含む。ゲートベースドーピングプロセス８６は、カソード領域９のエリアを覆い、また、中間ベース領域８３のエリアの少なくとも一部を覆う第２のマスク８９を堆積させるステップ、および第２のイオン注入プロセスを実施するステップを含む。カソードベースドーピングプロセス８７は、マスクを使用することなく第３のイオン注入プロセスを実施するステップを含む。図１０では、太い矩形は、イオン注入によって第１の主面２１にイオンを提供することができるエリアを示している。イオンは矢印によって示されている。

【0071】

ゲートベースドーピングプロセス８６、中間ベースドーピングプロセス８５およびカソードベースドーピングプロセス８７は、第２の導電率タイプのドーピングを提供する。ゲートベースドーピングプロセス８６は、ゲートベース領域８２を得るために、第２のマスク８９を使用して打込み低ドープｐ領域を実現するように構成されている。中間ベースドーピングプロセス８５は、中間ベース領域８３を得るために、第１のマスク８８を使用して打込み低ドープｐ領域を実現するように構成されている。カソードベースドーピングプロセス８７は、カソードベース領域８１を得るために、マスクを使用することなく打込み低ドープｐ領域を実現するように構成されている。

【0072】

さらに、浅いベースドーピングプロセス９０がマスクを使用することなく実施される。浅いベースドーピングプロセスは、ベース層８、すなわち第１の主面に向かうベース層８の界面に打込み高ドープ領域を製造するように構成されている。

【0073】

ゲートベースドーピングプロセス８６、中間ベースドーピングプロセス８５、カソードベースドーピングプロセス８７および浅いベースドーピングプロセス９０は、第２の導電率タイプのドーピング（ｐドーピング）を提供する。

【0074】

電力半導体デバイス１を製造するための他のプロセスは従来のプロセスまたはステップである。他のプロセスは、
－ 半導体基板に第１の導電率タイプのドリフト層７を提供するステップと、
－ 第１の導電率タイプのカソード領域９を提供するステップと、
－ 第２の導電率タイプのアノード層５を提供するステップと、
－ 第１の主面２１にカソード電極２を提供し、かつ、第１の主面に、カソード領域９に対して横方向にゲート電極４を提供するステップと、
－ 第２の主面２２にアノード電極３を提供するステップと
を含む。

【0075】

製造中のプロセスの順序は、上で書かれた順序とは異なっていてもよい。製造のための方法は、上では言及されていない他のプロセスを含むことができ、例えばパッシベーション層を提供するステップを含むことができる。

【0076】

電力半導体デバイス１を製造した後、例えば３つのベースドーピングプロセス８５～８７の後、また、最後のアニールステップの後および／最後の高温ステップの後、ベース層８は、上で説明した中間ベース領域８３、カソードベース領域８１およびゲートベース領域８２を備える。ドーパント分布の例は図１０に示されている。

【0077】

任意選択で、バッファ層６がさらに提供される。
図１１～図１４は、上で示した実施形態の他の開発である異なる実施形態による電力半導体デバイス１の図および特性である。図１１～図１３には、電力半導体デバイス１の断面図、上面図および電流／電圧特性が示されている。図１１に示されているように、ゲート整流サイリスタセル２０は、非対称ＩＧＣＴセルで略称される非対称集積ゲート整流サイリスタセル１００として実現されている。ゲート整流サイリスタセル２０は、他のカソード電極１０１および他のカソード領域１０２を備えている。Ｉ／Ｖ特性では、ＦＣは順方向導通を表し、また、ＦＢは順方向阻止を表している。

【0078】

図１２で明らかであるように、ゲート整流サイリスタセル２０は、逆導通集積ゲート整流サイリスタセル１０４、すなわちＲＣ－ＩＧＣＴセルとして実現されている。電力半導体デバイス１はダイオード１０５をさらに備えている。図１２の断面図に示されているように、分離領域１０６は、ゲート整流サイリスタセル２０すなわちセルをダイオード１０５から分離している。ダイオード１０５は、ダイオードアノード１０７およびダイオードカソード１０８を有するＰＮ接合として実現されている。ダイオードアノード１０７は第１の主面２１に配置されている。ダイオードカソード１０８は第２の主面２２に配置されている。ＲＣは逆導通を表している。

【0079】

図１３に示されているように、ゲート整流サイリスタセル２０は、逆阻止ゲート整流サイリスタセル１０９、略称ＲＢ－ＩＧＣＴとして実現されている。この例ではバッファ層６は省略されている。ＲＢは逆阻止を表している。

【0080】

さらに、図１４に示されているように、電力半導体デバイス１は、ＢＴＴで略称される双方向性ターンオフサイリスタ１１０として実現されており、ゲート整流サイリスタセル２０およびゲート整流サイリスタセル２０に逆並列接続されている他のゲート整流サイリスタセル１１５を備えている。他のゲート整流サイリスタセル１１５は、他のカソード電極１０１、他のカソード領域１０２、他のゲート電極１１１、他のベース層１１２、他のアノード電極１１３および他のアノード層１１４を備えている。

【0081】

図１１～図１４に示されている例のベース層８は、図３Ａ、図３Ｂまたは図４に示されているように実現される。したがって新しいゲート－カソード設計概念を非対称ＩＧＣＴ、逆導通ＩＧＣＴ、逆阻止ＩＧＣＴおよびＢＴＴなどの異なるＧＣＴファミリに適用することができる。

【0082】

本開示は、様々な変更態様および代替形態に対して従順であるが、図にはそれらの詳細が一例として図に示されており、また、詳細に説明されることになる。しかしながら本開示を説明されている特定の実施形態に限定することは意図されていないことを理解されたい。それとは逆に、添付の特許請求の範囲によって定義されている本開示の範囲の範疇であるすべての変更態様、等価物および代替を包含することが意図されている。

【0083】

図１～図１４に示されている、言及された実施形態は、改善された電力半導体デバイス１および製造方法の例示的実施形態を表しており、したがってそれらは、改善された電力半導体デバイスおよび方法によるすべての実施形態の完全なリストを構成していない。実際の電力半導体デバイスおよび方法は、例えば配置、デバイス、層、領域、設計およびプロセスに関して、示されている実施形態から変化し得る。

【符号の説明】

【0084】

１ 電力半導体デバイス
２ カソード電極
２ａ 追加カソードメタライゼーション
３ アノード電極
４ ゲート電極
５ アノード層
６ バッファ層
７ ドリフト層
８ ベース層
９ カソード領域
１０ 第１のベース移行領域
１１ 第２のベース移行領域
１３ カソードエリア
２０ ゲート整流サイリスタセル
２１ 第１の主面
２２ 第２の主面
３１ 第１の接合
３２ 第２の接合
３３ 第３の接合
５１ ゲートアノード領域
５２ カソードアノード領域
６１ ゲートバッファ領域
６２ カソードバッファ領域
８１ カソードベース領域
８２ ゲートベース領域
８３ 中間ベース領域
８５ 中間ベースドーピングプロセス
８６ ゲートベースドーピングプロセス
８７ カソードベースドーピングプロセス
９０ 浅いベースドーピングプロセス
１００ 非対称集積ゲート整流サイリスタセル
１０１ 他のカソード電極
１０２ 他のカソード領域
１０４ 逆導通集積ゲート整流サイリスタセル
１０５ ダイオード
１０６ 分離領域
１０７ ダイオードアノード
１０８ ダイオードカソード
１０９ 逆阻止集積ゲート整流サイリスタセル
１１０ 双方向性ターンオフサイリスタセル
１１１ 他のゲート電極
１１２ 他のベース層
１１３ 他のアノード電極
１１４ 他のアノード層

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図9C】

【図9D】

【図10】

【図11】

【図12】

【図13】

【図14】

【国際調査報告】