▶ アー・ベー・ベー・パワー・グリッズ・スウィツァーランド・アクチェンゲゼルシャフトの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-04-05
(54)【発明の名称】パワー半導体デバイス
(51)【国際特許分類】
H01L 29/78 20060101AFI20240329BHJP
H01L 29/739 20060101ALI20240329BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 653A
H01L29/78 655A
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023553107
(86)(22)【出願日】2022-01-28
(85)【翻訳文提出日】2023-10-17
(86)【国際出願番号】 EP2022052061
(87)【国際公開番号】W WO2022184350
(87)【国際公開日】2022-09-09
(31)【優先権主張番号】21159962.6
(32)【優先日】2021-03-01
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】519431812
【氏名又は名称】ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト
【氏名又は名称原語表記】ＨＩＴＡＣＨＩ ＥＮＥＲＧＹ ＳＷＩＴＺＥＲＬＡＮＤ ＡＧ
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】ロマーノ，ジャンパオロ
(72)【発明者】
【氏名】ノール，ラーズ
(72)【発明者】
【氏名】アランゴ，ユリース
(72)【発明者】
【氏名】ビルツ，ステファン
(72)【発明者】
【氏名】ミハイラ，アンドレイ
(57)【要約】
少なくとも１つの実施形態において、パワー半導体デバイス（１）は、半導体本体（２）と、半導体本体（２）における少なくとも１つのソース領域（２１）と、半導体本体（２）におけるゲート電極（３）と、半導体本体（２）とゲート電極（３）との間のゲート絶縁体（４，４１，４２）と、少なくとも１つのソース領域（２１）およびゲート絶縁体（４，４１，４２）における少なくとも１つのウエル領域（２２）とを備え、ゲート絶縁体（４，４１，４２）は、可変誘電容量を有し、誘電容量は、いずれの場合でも、誘電率と、その特定の位置におけるゲート絶縁体（４，４１，４２）の幾何学的厚さとの商であり、誘電容量は、ゲート絶縁体（４，４２）の残りの領域よりも少なくとも１つのウエル領域（２２）において大きい。
【特許請求の範囲】
【請求項1】
パワー半導体デバイス（１）であって、－ 半導体本体（２）と、
－ 前記半導体本体（２）における少なくとも１つのソース領域（２１）と、
－ 前記半導体本体（２）におけるゲート電極（３）と、
－ 前記半導体本体（２）と前記ゲート電極（３）との間のゲート絶縁体（４，４１，４２）と、
－ 前記少なくとも１つのソース領域（２１）および前記ゲート絶縁体（４，４１，４２）における少なくとも１つのウエル領域（２２）とを備え、
－ 前記ゲート絶縁体（４，４１，４２）は、可変誘電容量を有し、前記誘電容量は、いずれの場合でも、誘電率と、その特定の位置における前記ゲート絶縁体（４，４１，４２）の幾何学的厚さとの商であり、
－ 前記誘電容量は、前記ゲート絶縁体（４，４２）の残りの領域よりも前記少なくとも１つのウエル領域（２２）において大きく、
－ 断面でみると、前記ゲート絶縁体（４，４１，４２）は、前記より大きい誘電容量を有する２つの第１のゲート絶縁体領域（４１）と、前記より小さい誘電容量を有する中央の第２のゲート絶縁体領域（４２）とからなり、前記少なくとも１つのウエル領域（２２）は、前記第１のゲート絶縁体領域（４１）とのみ直接接触しており、前記第２のゲート絶縁体領域（４２）とは直接接触していない、
パワー半導体デバイス（１）。
【請求項2】
－ 前記半導体本体（２）が、バンドギャップが大きい材料または炭化ケイ素からなる、および－ 前記パワー半導体デバイス（１）が、電界効果トランジスタまたは絶縁ゲートバイポーラトランジスタである、
の少なくとも一方である、先行する請求項に記載のパワー半導体デバイス（１）。
【請求項3】
前記ゲート絶縁体（４，４１，４２）が、第１の材料（Ｍ１）および第２の材料（Ｍ２）を含み、前記第２の材料（Ｍ２）が、前記第１の材料（Ｍ１）よりも高い比誘電率を有し、前記第２の材料（Ｍ２）が、前記ゲート電極（３）と前記半導体本体（２）との間に完全に延在する連続的な層である、
先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
【請求項4】
前記第１の材料（Ｍ１）が、前記半導体本体（２）から離れた前記第２の材料（Ｍ２）の側部に位置し、前記半導体本体（２）が、前記第２の材料（Ｍ２）と直接接触しているが、前記第１の材料（Ｍ１）とは接触しておらず、
前記第２の材料（Ｍ２）の前記連続的な層が、一定の幾何学的層厚さを有する、
先行する請求項に記載のパワー半導体デバイス（１）。
【請求項5】
前記第２の材料（Ｍ２）が、前記半導体本体（２）から離れた前記第１の材料（Ｍ１）の側部に位置し、それによって前記第１の材料（Ｍ１）および前記第２の材料（Ｍ２）の両方が前記半導体本体（２）と直接接触している、請求項３に記載のパワー半導体デバイス（１）。
【請求項6】
前記ゲート絶縁体（４，４１，４２）が、一定の幾何学的厚さを有し、前記第１の材料（Ｍ１）および前記第２の材料（Ｍ２）が共通平面において互いに隣り合って位置し、前記第１の材料（Ｍ１）および前記第２の材料（Ｍ２）が、前記半導体本体（２）と直接接触している、
請求項３に記載のパワー半導体デバイス（１）。
【請求項7】
前記ゲート絶縁体（４，４１，４２）が１つの材料からなり、それによって前記ゲート絶縁体（４，４１，４２）が非可変比誘電率を有するが、可変幾何学的厚さを有し、前記幾何学的厚さが、断面でみると、前記ゲート絶縁体（４，４１，４２）の中央部分において最大である、
請求項１および２のいずれか１項に記載のパワー半導体デバイス（１）。
【請求項8】
前記ゲート電極（３）が、平面構成を有し、それによって前記ゲート電極（３）が、前記半導体本体（２）の上側部（２０）上に位置し、前記上側部（２０）が平面状である、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
【請求項9】
前記ゲート電極（３）が、トレンチ構成を有し、それによって前記ゲート電極（３）が、前記半導体本体（５）のトレンチ（５）内に延在し、前記ゲート電極（３）が、前記少なくとも１つのウエル領域（２２）よりも前記半導体本体（２）に深く延在し、前記少なくとも１つのウエル領域（２２）が、前記トレンチ（５）と直接隣り合う、請求項１～７のいずれか１項に記載のパワー半導体デバイス（１）。
【請求項10】
前記第１のゲート絶縁体領域（４１）が、前記ゲート電極（３）の縁部に位置し、前記第２のゲート絶縁体領域（４２）が、前記ゲート電極（３）の中間部分に位置する、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
【請求項11】
前記半導体本体が、ドリフト領域（２３）をさらに備えており、前記ドリフト領域（２３）および前記少なくとも１つのソース領域（２１）が、第１の導電型を有し、前記少なくとも１つのウエル領域（２２）が、前記第１の導電型とは異なる第２の導電型を有し、
前記第２のゲート絶縁体領域（４２）が接触している前記半導体本体（２）の唯一の領域が、前記ドリフト領域（２３）であり、
断面でみると、前記第１のゲート絶縁体領域（４１）が、前記少なくとも１つのソース領域（２１）および前記少なくとも１つのウエル領域（２２）、ならびに前記ドリフト領域（２３）と接触している、
先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
【請求項12】
前記半導体本体（２）に対向する前記ゲート電極（３）の界面に沿った前記第２のゲート絶縁体領域（４２）の割合は、前記界面の全体的な範囲の２０％以上８０％以下であり、断面でみると、前記第１のゲート絶縁体領域（４１）が、前記第２のゲート絶縁体領域（４２）の周りで対称的に前記界面に沿って位置する、
先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
【請求項13】
前記第１のゲート絶縁体領域（４１）の前記誘電容量が、前記第２のゲート絶縁体領域（４２）の前記誘電容量の少なくとも１．４倍、最大で６倍である、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
【請求項14】
前記ゲート絶縁体（４，４１，４２）の幾何学的厚さ全体が、１０ｎｍ以上１．５μｍ以下である、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
【請求項15】
少なくとも２つのソース領域（２１）と、前記ソース領域（２１）のうちの前記少なくとも２つと電気接触しているソース電極（３１）とを備え、断面でみると、
－ 前記ゲート電極（３）が、前記少なくとも２つのソース領域（２１）のうちの２つの間に位置し、
－ 前記ソース電極（３１）が前記半導体本体（２）から離れた側部上で前記ゲート電極（３）を被覆し、それによって前記ソース電極（３１）が、前記少なくとも２つのソース領域（２１）のための共通電極である、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
【発明の詳細な説明】
【技術分野】
【0001】
パワー半導体デバイスが提供される。
【背景技術】
【0002】
文献、ＷＯ２０１４／２０４４９１Ａ１は、低損失パワーＳｉＣ ＭＯＳＦＥＴについて言及している。
【0003】
文献、米国特許第８，４３６，３６７（Ｂ１）号は、安全動作域が増加したＳｉＣパワー垂直ＤＭＯＳについて言及している。
【0004】
文献、米国特許出願公開第２０１６／００６４５５０（Ａ１）号は、第１の導電型を有する第１の領域と、第２の導電型を有し、第１の領域と接触している本体領域と、第１の導電型を有し、本体領域によって第１の領域から分離されている第２の領域と、第１の領域、本体領域、および第２の領域と接触している絶縁膜と、絶縁膜を介して本体領域に対向しているゲート電極とを含む絶縁ゲート型スイッチングデバイスを提供する。本体領域は、第１の本体領域と、第２の本体領域とを含む。第１の本体領域は、第２の本体領域よりも大きい理論的閾値レベルＶｔｈを有する。
【0005】
文献、米国特許出願公開第２０１６／０２２５９０５（Ａ１）号および米国特許出願公開第２０２０／０２５９０１２（Ａ１）号は、ゲート電極を備える半導体デバイスについて言及している。
【発明の概要】
【発明が解決しようとする課題】
【0006】
解決しようとする課題は、スイッチング挙動が改善されたパワー半導体デバイスを提供することである。
【課題を解決するための手段】
【0007】
本開示の実施形態は、独立特許請求項に定義されるようなパワー半導体デバイスに関する。例示的なさらなる発展は、従属特許請求項の主題を構成する。
【0008】
パワー半導体デバイスは、バンドギャップが大きい材料に基づくことができ、ゲート電極と、高ｋ材料を全体的または部分的に含み得るゲート絶縁体とを備える。ゲート絶縁体が、中央領域において、例えば縁部よりも大きい可変誘電容量を有する。バンドギャップが大きい材料が、例えばＳｉＣに基づいている。
【0009】
そのようなゲート絶縁体を利用して、デバイスのオン状態のより低い抵抗と、さらに同程度に短いスイッチング時間が維持可能である。
【0010】
少なくとも１つの実施形態において、パワー半導体デバイスは、少なくとも１つのソース領域を有する半導体本体を備える。さらに、パワー半導体デバイスは、半導体本体におけるゲート電極と、半導体本体とゲート電極との間のゲート絶縁体とを備える。少なくとも１つのウエル領域は、少なくとも１つのソース領域およびゲート絶縁体に位置する。ゲート絶縁体は、可変誘電容量を有し、その誘電容量は、いずれの場合でも、総誘電率とその特定の位置におけるゲート絶縁体の幾何学的厚さとの商であり得る。誘電容量は、ゲート絶縁体の残りの領域よりも少なくとも１つのウエル領域において大きい。任意選択的に、断面でみると、ゲート絶縁体は、より大きい誘電容量を有する２つの第１のゲート絶縁体領域と、より小さい誘電容量を有する中央の第２のゲート絶縁体領域とからなり、少なくとも１つのウエル領域は、第１のゲート絶縁体領域とのみ直接接触しており、第２のゲート絶縁体領域とは直接接触していない。
【0011】
換言すれば、誘電容量は、Ｃｄｉｅｌｅｃｔｒｉｃ＝εε０／ｔであり、εは比誘電率、ε０は電気定数、ｔはゲート絶縁体の幾何学的厚さである。Ｃｄｉｅｌｅｃｔｒｉｃは、チャネル領域上でよりも接合型電界効果トランジスタ領域、略してＪＦＥＴ領域上で低い。チャネル領域は、少なくとも１つのウエル領域がゲート絶縁体に近い領域を指す場合があり、ＪＦＥＴ領域は、ゲート電極の上面図でみると、ゲート電極の中央領域を指す場合がある。
【0012】
比誘電率（relative dielectric constant）は、比誘電率（relative permittivity）、略記するとそれぞれεもしくはκと称される場合もあり、または単にｋと称される場合もある。比誘電率は、例えば、温度３００Ｋ、および例えば周波数１ｋＨｚで測定された値を指すが、これに限定されない。
【0013】
ここで、さらに以下において、「ゲート絶縁体」なる語は、ゲート電極の下方、すなわちゲート電極と半導体本体との間の絶縁体を指す場合がある。例えば、ゲート電極の上部上、すなわち、半導体本体から離れたゲート電極の側部上などのさらなる電気絶縁材料は、「ゲート絶縁体」なる語によって意図されない場合があるが、ゲート電極と半導体本体との間で即座に電気絶縁を確実にする絶縁材料のみを意図する。
【0014】
「ソース領域」なる語は、電界効果トランジスタにおけるソースおよびバイポーラトランジスタにおけるエミッタの両方を指し得る。
【0015】
したがって、パワー半導体デバイスは、スイッチング挙動改善のための可変誘電領域を有する、炭化ケイ素（ＳｉＣと略される）金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴと略される）、またはＳｉＣ金属－絶縁体－半導体電界効果トランジスタ（ＭＩＳＦＥＴと略される）であり得る。例えば、炭化ケイ素材料に基づくパワーＭＯＳＦＥＴを説明する。ゲート絶縁体は、少なくとも１つの高ｋ材料を用いて部分的または全体的に形成される。加えて、ゲート絶縁体は、以下の２つの区分に分割される。第１の区分は、チャネル領域と重複しており、第２の区分はＪＦＥＴ領域上に延在する。ＪＦＥＴ領域上に延在する誘電体は、第１の区分と比較すると、異なる材料および／または異なる層厚さで形成され得る。上述のゲート構造によって、デバイススイッチングの速度を下げることなく通電する高ｋ誘電体の利点の活用を可能にする。
【0016】
それ以外の場合、高誘電率材料を使用することは、ゲート端子からみて容量を増加させ、スイッチング速度を下げるようになり得る。異なる材料および／または厚さを有する上述の２つのゾーンのゲート絶縁体を使用することは、ゲート容量の減少を可能にする。
【0017】
炭化ケイ素パワー半導体デバイスは、例えば、６５０Ｖ～１．２ｋＶの電圧による低電圧用途におけるケイ素系パワー半導体デバイスと置き換えられ得る。ＳｉＣ市場は低電圧デバイスによって大部分が推進されているが、牽引用途など、中電圧および高電圧系統のための≧３．３ｋＶのＳｉＣパワーＭＯＳＦＥＴの使用も多くの注目を集めている。優れた材料の特性にかかわらず、様々な用途におけるＳｉＣパワーデバイスの広範な使用前には、対処しなければならないいくつかの問題が依然として存在する。例えば、ゲート誘電体／炭化ケイ素の界面の品質を改善することに労力の大部分が集中している。実際、ＳｉＯ２などのゲート絶縁体を形成するための酸化プロセス中において、いくつかの界面捕獲状態および欠陥が生じ、ＳｉＣのバンドギャップ内に存在することが知られている。これらの欠陥は、電荷捕獲およびクーロン散乱機構に起因して反転チャネル移動度を著しく劣化させる。
【0018】
ゲート絶縁体のために高ｋ材料を使用することは、同じ印加電圧および誘電体厚さに対して反転チャネルにおけるキャリア数が高いことを示唆する。この結果、ＲＤＳ，ＯＮとも称されるターンオン状態におけるドレインとソースとの間の抵抗が低くなる。加えて、高ｋゲート誘電体が、高い閾値電圧安定性と、より低い界面状態密度とを実現することが証明されている。ただし、高誘電率材料の１つの欠点は、ゲート容量、例えば、ゲート－ソース容量ＣＧＳおよびゲート－ドレインミラー容量ＣＧＤがより高い値を有し、これがスイッチング速度を低速にすることである。
【0019】
本明細書において、ゲート絶縁体の改良された構造を説明する。一定の誘電容量を有するゲート誘電体と比較すると、本明細書で説明する構造は、異なる領域に分割され、第１の絶縁体ゲート領域がチャネル領域上に延在し、例えば少なくとも１つの高ｋ材料を用いて形成され、第２の絶縁体ゲート領域が異なる構成を有するＪＦＥＴ領域に対応し、チャネル領域のように同じ厚さを有してＳｉＯ２で形成可能であり、またはより厚くてもよく、ＳｉＯ２または高ｋ材料のいずれかまたはその組み合わせで形成可能である。したがって、本明細書で説明するデバイスの１つの設計上の特徴は、ＪＦＥＴ領域上に延在するゲート絶縁体のより低い誘電容量を有することであり、それによってさらにゲート容量を減少させる。
【0020】
少なくとも１つの実施形態によれば、半導体本体が、ＳｉＣである。ただし、半導体本体が、代替的に、Ｓｉを有することもでき、または、Ｇａ２Ｏ３またはＧａＮなどの高バンドギャップ化合物半導体材料を有することもできる。
【0021】
少なくとも１つの実施形態によれば、パワー半導体デバイスが、電界効果トランジスタ、または絶縁ゲートバイポーラトランジスタ、略してＩＧＢＴである。例えば、本明細書で説明するパワー半導体デバイスは、例えば、ＭＯＳＦＥＴおよびＩＧＢＴなどのＭＯＳ系ＳｉＣトレンチデバイスまたは平面デバイスであるか、あるいはそれらに含まれる。したがって、パワー半導体デバイスは、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、金属－絶縁体－半導体電界効果トランジスタ（ＭＩＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を含む、またはそれらのグループから選択されたデバイスである、またはそのようなデバイスであり得る。
【0022】
少なくとも１つの実施形態によれば、ゲート絶縁体は、第１の材料および第２の材料を含む。第２の材料は、第１の材料よりも高い比誘電率を有し、結果として高ｋ材料であり得る。例えば、第２の材料と第１の材料の比誘電率間の比率は、例えば、少なくとも係数１．２だけ、または少なくとも係数１．５だけ、または少なくとも係数２．５だけ、および／または最大で係数４．５だけなど、１．２～５の間で変化する。例えば、第１の材料がＳｉＯ２であり、第２の材料が、例えば、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２のグループから選択される。
【0023】
少なくとも１つの実施形態によれば、第２の材料のみが、チャネル領域上に直接、すなわち、ウエル領域上に直接存在する。第１の低ｋ材料がウエル領域から離れた場所にのみ適用されることが可能であり、それによって第１の材料がＪＦＥＴ領域に限定され得る。
【0024】
少なくとも１つの実施形態によれば、第２の材料が連続的な層として存在する。上記の連続的な層は、ゲート電極と半導体本体との間に完全に延在し得る。したがって、第２の材料、すなわち、高ｋ材料にわたって延びることなく、ゲート電極と半導体本体との間に直接の直線的接続線が存在しなくてもよい。
【0025】
少なくとも１つの実施形態によれば、第１の材料が、半導体本体から離れた第２の材料からなる側部に位置する。この場合、第２の材料が、半導体本体と直接接触でき、第１の材料が半導体本体から離れていて、半導体本体と直接接触していなくてもよい。例えば、第２の材料が、連続的な層として半導体本体に最初に適用され、次いで、第１の材料が構造化するように適用され、またはその逆である。
【0026】
少なくとも１つの実施形態によれば、第２の材料の連続的な層が、一定の幾何学的層厚さを有する。「一定の幾何学的層厚さ」なる語は、その層の最大の厚さの最大１０％、または最大５％という厚さばらつきを許容し得る。したがって、例えば製造許容範囲に起因する不意の厚さばらつきは、本文脈では可変厚さと見なされないものとする。
【0027】
少なくとも１つの実施形態によれば、第２の材料が、半導体本体から離れた第１の材料からなる側部に位置する。この場合、第１の材料および第２の材料の両方は、半導体本体と直接接触していることが可能である。例えば、第１の材料は、構造化するように半導体本体に適用され、それによって半導体本体の一部のみが、後のゲート電極領域における第１の材料によって被覆され、次いで、第１の材料が、例えば、この場合も一定の厚さを有し得る連続的な層として適用される。
【0028】
少なくとも１つの実施形態によれば、ゲート絶縁体が、一定の幾何学的厚さを有する。この場合、第１の材料および第２の材料が、共通平面において互いに隣り合って位置する。例えば、両方の材料が、一定の厚さを有する半導体本体の上側部上に直接適用される。例えば、両方の材料が、上側部の上面図でみると、分離性かつ非重複で適用される。したがって、第１および第２の材料は、互いに重複せずに互いに直接隣り合ってもよい。それ以外では、第１および第２の材料は、例えば製造プロセスに起因して重複し得る。
【0029】
少なくとも１つの実施形態によれば、ゲート絶縁体が、正確に１つの材料からなる。したがって、ゲート絶縁体は、非可変比誘電率、結果として可変幾何学的厚さを有する。
【0030】
少なくとも１つの実施形態によれば、ゲート絶縁体の幾何学的厚さが、断面でみると、ゲート絶縁体の中央部分で最大である。「断面」なる語は、半導体本体の上側部に対して垂直で、上側部の上面図でみると、例えば、ゲート電極がストリップ電極の場合に、ゲート電極の主な範囲の方向に対して垂直な面を指し得る。ゲート絶縁体の中央部分は、ドリフト層に直接接触しているゲート絶縁体のその領域である。
【0031】
少なくとも１つの実施形態によれば、ゲート電極が、平面構成を有する。したがって、ゲート電極が半導体本体の上側部上に位置し、上側部が平面状である。この場合、ゲート電極もゲート絶縁体も、半導体本体において貫通していない。
【0032】
少なくとも１つの実施形態によれば、ゲート電極が、トレンチ構成を有する。この場合、ゲート電極が、半導体本体のトレンチ内に延在する。例えば、ゲート絶縁体が、トレンチの側壁およびトレンチの底部を被覆し、ゲート電極が、トレンチ内のゲート絶縁体に埋め込まれている。
【0033】
少なくとも１つの実施形態によれば、ゲート電極が、少なくとも１つのウエル領域および／または少なくとも１つのソース領域よりも、半導体本体により深く延在する。結果として、ゲート絶縁体も、少なくとも１つのウエル領域および／または少なくとも１つのソース領域の深さよりも大きい深さを有する。「深さ」は、半導体本体の上側部から離れた方向に延び、その上側部に対して垂直な方向を指し得る。
【0034】
少なくとも１つの実施形態によれば、少なくとも１つのウエル領域および／または少なくとも１つのソース領域が、トレンチと直接隣り合う。それによって、少なくとも１つのウエル領域および／または少なくとも１つのソース領域が、トレンチの側壁においてゲート絶縁体と直接接触していることが可能である。
【0035】
少なくとも１つの実施形態によれば、ゲート絶縁体が、より大きい誘電容量を有する、２つ、または３つ以上の第１のゲート絶縁体領域と、より小さい誘電容量を有する、１つ、または少なくとも１つの中央の第２のゲート絶縁体領域とからなる。これは、例えば、ゲート電極を介して、半導体本体の上側部に対して垂直な断面でみる場合に該当する。上記の断面でみると、第１のゲート絶縁体領域が、ゲート電極の縁部に位置することができ、第２のゲート絶縁体領域が、ゲート電極の中間部分に位置することができる。
【0036】
少なくとも１つの実施形態によれば、例えば、ゲート電極を通って半導体本体の上側部に対して垂直な断面でみると、少なくとも１つのウエル領域が、第１のゲート絶縁体領域のうちの少なくとも１つとのみ直接接触し、第２のゲート絶縁体領域とは接触しない。したがって、少なくとも１つのウエル領域が、より高い誘電容量を有するそれぞれの第１のゲート絶縁体領域に限定されることができる。
【0037】
少なくとも１つの実施形態によれば、半導体本体が、ドリフト領域をさらに備える。ドリフト領域および少なくとも１つのソース領域が、第１の導電型、例えばｎ導電型を有することができ、したがってｎドープであり得る。例えば、少なくとも１つのソース領域および少なくとも１つのウエル領域が、ドリフト領域に埋め込まれ、それによって半導体本体の大部分が、ドリフト領域からなり得る。このドリフト層が、同質のドーピング濃度を有し得る。
【0038】
少なくとも１つの実施形態によれば、少なくとも１つのウエル領域が、第１の導電型とは異なる第２の導電型を有する。例えば、少なくとも１つのウエル領域が、ｐ導電型を有し、したがってｐドープである。半導体本体内で、少なくとも１つのウエル領域が、それぞれのソース領域をドリフト領域から完全に分離することが可能であり、それによってそれぞれのソース領域とドリフト領域との間に直接接触がない。
【0039】
少なくとも１つの実施形態によれば、例えば、ゲート電極を通って半導体本体の上側部に対して垂直な断面でみると、第２のゲート絶縁体領域が接触している半導体本体の領域のみがドリフト領域である。それによって、第２のゲート絶縁体領域が、少なくとも１つのウエル領域から離れることができ、少なくとも１つのソース領域を形成し得る。
【0040】
少なくとも１つの実施形態によれば、例えば、ゲート電極を通って半導体本体の上側部に対して垂直な断面でみると、第１のゲート絶縁体領域が、少なくとも１つのソース領域および／または少なくとも１つのウエル領域、ならびにドリフト領域と接触している。それによって、第１のゲート絶縁体領域が、半導体本体のそれらの３つの領域全てに近接できる。ただし、ドリフト領域と接触している第１のゲート絶縁体領域の割合は、例えば、少なくとも１つのソース領域および／または少なくとも１つのウエル領域と接触している割合より小さい。
【0041】
少なくとも１つの実施形態によれば、半導体が、コレクタ層をさらに備える。このコレクタ層が、ウエル領域と同じ導電型を有する。コレクタ層が、上側部の反対側の半導体本体の下側部に位置し得る。ソース領域の全てに対して１つのコレクタ層が存在し得る。コレクタ電極が、コレクタ層に対して直接適用され得る。コレクタ層が存在する場合、パワー半導体デバイスがＩＧＢＴであり得る。
【0042】
少なくとも１つの実施形態によれば、半導体が、少なくとも１つのドレイン領域をさらに備える。このドレイン領域が、少なくとも１つのソース領域と同じ導電型を有する。例えば、ドレイン領域が、下側部における層である。例えば、ドリフト領域が、上側部とドレイン領域との間に位置する。ソース領域の全てに対して１つの共通ドレイン領域が存在し得る。ドレイン電極が、少なくとも１つのドレイン領域と直接接触し得る。ドレイン領域が存在する場合、パワー半導体デバイスが、ＭＯＳＦＥＴまたはＭＩＳＦＥＴであり得る。ドレイン層が、ドリフト層よりも高いドーピング濃度を有する。
【0043】
少なくとも１つの実施形態によれば、半導体本体に対向するゲート電極の界面に沿った第２のゲート絶縁体領域の割合は、その界面の全体的範囲の少なくとも２０％であり、または少なくとも３０％、もしくは少なくとも４０％、および／また最大で８０％もしくは最大で７０％もしくは最大で６０％である。界面が、ゲート絶縁体と半導体本体との間の接触面であり得る。上述した値は、例えば、ゲート電極を通る例えば最短の線に沿って半導体本体の上側部に対して垂直な断面でみる場合に該当する。ゲート電極が平面状の場合、界面が、直線に沿って延びてもよく、ゲート電極がトレンチ設計を有する場合、界面が断面でみるときに、Ｕ字形であり得る。
【0044】
少なくとも１つの実施形態によれば、断面でみると、第１のゲート絶縁体領域が、第２のゲート絶縁体領域の周りで対称的に界面に沿って位置する。それによって、断面でみると、第１のおよび第２のゲート絶縁体領域の設計に関して、ゲート絶縁体を通る鏡面対称の線が存在し得る。
【0045】
少なくとも１つの実施形態によれば、ゲート絶縁体全体の幾何学的厚さが、少なくとも５ｎｍ、または少なくとも４０ｎｍ、または少なくとも１００ｎｍである。代替的または追加的に、この幾何学的厚さが、最大１．５μｍまたは最大０．８μｍまたは最大０．５μｍである。
【0046】
少なくとも１つの実施形態によれば、半導体本体が少なくとも１つのプラグを備える。例えば、このプラグが、少なくとも１つの割り当てられたウエル領域との電気接触を実現するために、ソース電極と直接接触している。例えば、少なくとも１つのプラグおよび少なくとも１つのウエル領域が、同じ導電型を有し、少なくとも１つのプラグがより強力にドープされ得る。
【0047】
少なくとも１つの実施形態によれば、パワー半導体デバイスが、ソース領域およびソース電極のうちの少なくとも２つを備える。ソース電極が、ソース領域のうちの少なくとも２つと電気接触しており、例えば直接接触している。それによって、上記の少なくとも２つのソース領域が、同電位であり得る。任意選択肢として、ソース電極はまた、少なくとも１つのプラグと直接接触し得る。
【0048】
少なくとも１つの実施形態によれば、上側部に対して垂直な断面でみると、ゲート電極が、少なくとも２つのソース領域のうちの２つの間に位置する。それによって、２つのソース領域が、１つのゲート電極に割り当てられ得る。ソース領域が、それぞれのゲート電極に隣り合って対称的に配置され得る。
【0049】
少なくとも１つの実施形態によれば、上側部に対して垂直な断面でみると、ソース電極が、半導体本体から離れた側部上のゲート電極を部分的または全体的に被覆する。ソース電極およびゲート電極が、１つまたは複数の絶縁材料からなる１つまたは複数の層によって電気的絶縁される。それによって、ソース電極が、少なくとも２つの割り当てられたソース領域の共通電極であり得る。
【0050】
少なくとも１つの実施形態によれば、パワー半導体デバイスが、セル設計を有する。これは、例えば、上面図でみると、ゲート電極が四角形または略四角形の形状を有するが、それに限定されないことを意味し得る。それ以外では、パワー半導体デバイスが、ストライプ設計であり得、それによってゲート電極が幅よりも大幅に長い。セル設計およびストライプ設計の両方において、複数のゲート電極が存在し得る。
【0051】
少なくとも１つの実施形態によれば、パワー半導体デバイスが、パワーデバイスである。例えば、パワー半導体デバイスが、少なくとも１Ａ、もしくは少なくとも２０Ａのドレイン電極またはコレクタ層を通る最大電流のために構成されている。代替的または追加的に、パワー半導体デバイスが、少なくとも０．１ｋＶまたは少なくとも０．６ｋＶまたは少なくとも１．２ｋＶの最大電圧のために構成されている。
【0052】
パワー半導体デバイスが、例えばハイブリッド自動車またはプラグイン電気自動車において、電気モーターのためにバッテリからの直流を交流に変換する、例えば車両におけるパワーモジュールのためのものである。さらに、パワー半導体デバイスが、例えば自動車のような車両におけるヒューズであり得る。パワー半導体デバイスが、例えば変換器として、電車または鉄道網において使用されることも可能である。
【0053】
パワー半導体デバイスが、図面を参照して、例示的な実施形態を用いてより詳細に説明される。個別の図面において同一である要素は、同一の参照番号で示される。要素間の関係は、一定の縮尺で示されていないが、むしろ、個別の要素が理解を助けるために誇張して大きく示される場合がある。
【図面の簡単な説明】
【0054】
【図1】本明細書で説明するパワー半導体デバイスの例示的な実施形態の概略斜視図であって、ゲート電極領域の詳細図も提供される図である。
【図2】本明細書で説明するパワー半導体デバイスの例示的な実施形態の概略斜視図であって、ゲート電極領域の詳細図も提供される図である。
【図3】本明細書で説明するパワー半導体デバイスの例示的な実施形態の概略断面図である。
【図4】本明細書で説明するパワー半導体デバイスの例示的な実施形態の概略断面図である。
【図5】本明細書で説明するパワー半導体デバイスの例示的な実施形態の概略断面図である。
【図6】本明細書で説明するパワー半導体デバイスの例示的な実施形態の概略断面図である。
【図7】本明細書で説明するパワー半導体デバイスの例示的な実施形態の概略断面図である。
【図8】本明細書で説明するパワー半導体デバイスの例示的な実施形態の概略断面図である。
【図9】本明細書で説明するパワー半導体デバイスの例示的な実施形態の概略断面図である。
【図10】本明細書で説明するパワー半導体デバイスの例示的な実施形態の概略断面図である。
【図11】本明細書で説明するパワー半導体デバイスの例示的な実施形態の概略断面図である。
【図12】本明細書で説明するパワー半導体デバイスの例示的な実施形態の概略断面図である。
【図13】本明細書で説明するパワー半導体デバイスの例示的な実施形態の概略断面図である。
【図14】本明細書で説明するパワー半導体デバイスの例示的な実施形態の概略断面図である。
【図15】修正されたパワー半導体デバイスの概略斜視図である。
【発明を実施するための形態】
【0055】
図１において、パワー半導体デバイス１の例示的な実施形態が図示されている。パワー半導体デバイス１は、半導体本体２を備える。半導体本体２は、半導体本体２の上側部２０に２つのソース領域２１と、ソース領域２１に２つのウエル領域２２とを備える。さらに、ウエル領域２２およびソース領域２１が埋め込まれるドリフト領域２３が存在する。ウエル領域２２は、ソース領域２１をドリフト領域２３から分離する。パワー半導体デバイス１がＭＩＳＦＥＴまたはＭＯＳＦＥＴの場合、上側部２０の反対側の半導体本体２の下側部２９に任意のドレイン領域２４が存在し得る。任意選択肢として、ドリフト領域２３とドレイン領域２４との間に不図示のバッファ層が存在し得る。
【0056】
任意選択肢として、ウエル領域２２との電気接触を提供する２つのプラグ２５が上側部２０に存在する。例えば、ソース領域２１およびウエル領域２２は、ソース電極３１によって電気接触される。ドレイン領域２４は、ドレイン電極３２によって電気接触され得る。
【0057】
例えば、ソース領域２１およびドレイン領域２４はｎ＋ドープであり、ドリフト領域２３はｎ－ドープであり、ウエル領域２２はｐドープであり、任意のプラグ２５はｐ＋ドープである。それ以外では、ドーピング型は、全て反転され得る。
【0058】
例えば、ソース領域２１、ドレイン領域２４およびプラグの最大ドーピング濃度は、少なくとも１×１０１８ｃｍ－３、または少なくとも５×１０１８ｃｍ－３、または少なくとも１×１０１９ｃｍ－３、および／または最大で５×１０２０ｃｍ－３、または最大で２×１０２０ｃｍ－３、または最大で１×１０２０ｃｍ－３である。さらに、ウエル領域２２の最大ドーピング濃度は、少なくとも５×１０１６ｃｍ－３、または少なくとも１×１０１７ｃｍ－３、および／または最大で５×１０１９ｃｍ－３、または最大で５×１０１８ｃｍ－３であり得る。パワー半導体デバイス１の電圧階級に応じて、ドリフト領域２３の最大ドーピング濃度は、少なくとも１×１０１４ｃｍ－３、または少なくとも５×１０１４ｃｍ－３、または少なくとも１×１０１５ｃｍ－３、および／または最大で１×１０１７ｃｍ－３、または最大で５×１０１６ｃｍ－３、または最大で１×１０１６ｃｍ－３であり得る。
【0059】
半導体本体２は、基板およびエピタキシャルに成長した半導体区分、またはエピタキシャルに成長した半導体区分のみからなり得る。基板の存在に応じて、例えば、基板は、ドレイン領域２４に含まれ、ドリフト領域２３は、その上部上で成長される。ドリフト領域厚さは、例えば３μｍ～０．２ｍｍの範囲であることが可能で、および／またはドレイン領域厚さは、１μｍ以上０．５ｍｍ以下であり得る。
【0060】
さらに、パワー半導体デバイス１は、ドリフト領域２３のウエル領域２２間に位置する上側部２０においてゲート電極３を含む。例えば、ゲート電極３は、金属、またはポリＳｉなどの高伝導半導体材料からなる。
【0061】
ゲート電極３と半導体本体２との間には、ゲート絶縁体４が存在する。ゲート絶縁体４は、２つの異なるゾーン、すなわち、２つの第１のゲート絶縁体領域４１と、１つの第２のゲート絶縁体領域４２とを備える。第２のゲート絶縁体領域４２は、第１のゲート絶縁体領域４１よりも小さい誘電容量を有する。ゲート絶縁体４の特定の位置毎において、それぞれの局所的誘電容量は、総誘電率および局所的材料の局所的幾何学的厚さの商を指す。図１の平面設計の場合、幾何学的厚さは、平面的な上側部２０に対して垂直に測定される。
【0062】
図１によれば、ゲート絶縁体４は、一定の幾何学的厚さを有し、したがって第１および第２のゲート絶縁体領域４１、４２の全ては、同じ幾何学的厚さを有する。異なる誘電容量を得るために、第１のゲート絶縁体領域４１は、第２のゲート絶縁体領域４２の第１の材料Ｍ１よりも高い比誘電率を有する第２の材料Ｍ２からなる。第２の材料Ｍ２は、高ｋ材料と称され得る。例えば、第１の材料Ｍ１は、ＳｉＯ２であり、第２の材料Ｍ２は、Ｙ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、Ｔａ２Ｏ５、またはＴｉＯ２である。例えば、第１のゲート絶縁体領域４１の誘電容量と第２のゲート絶縁体領域４２の誘電容量との比率は、少なくとも１．２、および／または最大１０である。
【0063】
第２のゲート絶縁体領域４２は、ドリフト領域２３においてのみ半導体本体２と接触している一方、第１のゲート絶縁体領域４１は、ソース領域２１、ウエル領域２２、および、例えばより小さい割合のために、ドリフト領域２３に接触する。第１のゲート絶縁体領域４１は、第２のゲート絶縁体領域４２に隣り合って鏡面対称のように配置される。第１のゲート絶縁体領域４１および第２のゲート絶縁体領域４２の全ては、上側部２０に対して平行な平面において、上側部２０上に直接位置する。
【0064】
図１に示す以外で、ドレイン電極３２は、バイアによって上側部２０まで延ばされることができ、または、例えば、ドレイン層２４を不図示の窪みによって局所的に露出させることによって、同様に上側部２０上に位置し得る。
【0065】
ゲート電極３と、したがってゲート絶縁体４とはストリップ形状を有してもよく、したがって長さ方向Ｇに沿ったゲート電極３の長さは、ゲート電極３の幅よりも大きい。それ以外では、パワー半導体デバイスが、セル設計を有してもよく、それによってゲート電極３は、四角形、または略四角形を有するが、それに限定されない。下方の断面は、長さ方向Ｇに対して垂直である。
【0066】
図２の例示的な実施形態において、第２のゲート絶縁体領域４２は、第１のゲート絶縁体領域４１よりも大きい幾何学的厚さを有する。したがって、第１のゲート絶縁体領域４１および第２のゲート絶縁体領域４２は、異なる誘電容量が異なる幾何学的厚さによって得ることができるため、同じまたは異なる材料を有し得る。例えば、ウエル領域２２上の第１のゲート絶縁体領域４１は、高ｋ材料、すなわち、第２の材料Ｍ２からなり、第２のゲート絶縁体領域４２は、ＳｉＯ２などの第１の材料Ｍ１からなり得る。
【0067】
ゲート絶縁体４およびゲート電極３の両方からなるスタック全体は、一定の厚さを有し得、それによってゲート電極３は、断面でみるとＵ字形を有し得る。
【0068】
それ以外について、図２は、図１と同様である。
図３の例示的な実施形態において、第２のゲート絶縁体領域４２の厚さは、ゲート絶縁体４およびゲート電極３からなるスタック全体の厚さに対応する。それによって、ゲート電極３は、第１のゲート絶縁体領域４１に限定されることが可能である。断面でみると、ゲート電極３は、第２のゲート絶縁体領域４２によって、２つの等しい部分に分割可能である。例えば、第２のゲート絶縁体領域４２は、ＳｉＯ２のような低ｋを有する第１の材料Ｍ１を有し、または高ｋを有する第２の材料Ｍ２を有し、第１のゲート絶縁体領域４１は、高ｋを有する第２の材料Ｍ２を有する。
図３の例示的な実施形態において、第２のゲート絶縁体領域４２の厚さは、ゲート絶縁体４およびゲート電極３からなるスタック全体の厚さに対応する。それによって、ゲート電極３は、第１のゲート絶縁体領域４１に限定されることが可能である。断面でみると、ゲート電極３は、第２のゲート絶縁体領域４２によって、２つの等しい部分に分割可能である。例えば、第２のゲート絶縁体領域４２は、ＳｉＯ２のような低ｋを有する第１の材料Ｍ１を有し、または高ｋを有する第２の材料Ｍ２を有し、第１のゲート絶縁体領域４１は、高ｋを有する第２の材料Ｍ２を有する。
【0069】
さらに、パワー半導体デバイス１は、半導体本体２から離れたゲート電極３の側部に位置する上部ゲート絶縁体領域６を含み得る。上部ゲート絶縁体領域６は、ソース電極３１をゲート電極３から電気的に分離し得る。そのような上部ゲート絶縁体領域６は、図１および図２のパワー半導体デバイス１にも存在し得る。
【0070】
例えば、ゲート絶縁体４は、例えば、少なくとも１μｍおよび／または最大２０μｍの全幅Ｗを有する。上側部２０に沿って、第２のゲート絶縁体領域４２は幅Ｗ２を有し、第１のゲート絶縁体領域４１の各々は幅Ｗ１を有し、したがってＷ＝Ｗ２＋２×Ｗ１である。
【0071】
それ以外について、図３は、図２と同様である。
図４によれば、ゲート絶縁体４は、上側部２０において直接、一定の厚さを有する連続的な層を備える。例えば、この層は、第２の高ｋ材料Ｍ２を有する。上側部２０から離れたこの層の側部上に、例えば第１の材料Ｍ１を有する被膜が存在する。第１の材料Ｍ１からなる被膜は、第２の材料Ｍ２からなる層よりも小さい幅を有し、その層と被膜との両方が、例えば第２の材料Ｍ２などの同じ材料を有することも可能である。
図４によれば、ゲート絶縁体４は、上側部２０において直接、一定の厚さを有する連続的な層を備える。例えば、この層は、第２の高ｋ材料Ｍ２を有する。上側部２０から離れたこの層の側部上に、例えば第１の材料Ｍ１を有する被膜が存在する。第１の材料Ｍ１からなる被膜は、第２の材料Ｍ２からなる層よりも小さい幅を有し、その層と被膜との両方が、例えば第２の材料Ｍ２などの同じ材料を有することも可能である。
【0072】
例えば、断面でみると、被膜は、台形の形状を有することができ、それによって上側部２０から離れる方向において狭くなる。ゲート絶縁体４およびゲート電極３の両方からなるスタック全体は、図２にあるように、例えば一定の厚さを有し得る。
【0073】
それ以外について、図４は、図１～図３と同様である。
また、図５のゲート絶縁体４は、上記被膜および層を備える。図４とは逆に、被膜は、上側部２０上に直接適用され、層は、被膜と、上側部２０の一部とを完全に被覆する。この場合も、層は一定の厚さを有し得る。
また、図５のゲート絶縁体４は、上記被膜および層を備える。図４とは逆に、被膜は、上側部２０上に直接適用され、層は、被膜と、上側部２０の一部とを完全に被覆する。この場合も、層は一定の厚さを有し得る。
【0074】
それ以外について、図５は、図４と同様である。
図６によれば、第１のゲート絶縁体領域４１は、例えば製造問題に起因して、第２のゲート絶縁体領域４２よりも大きい幾何学的厚さを有する。これは、所望の誘電容量を得るために、第２のゲート絶縁体領域４２のために第１の材料Ｍ１、および第１のゲート絶縁体領域４１のために第２の材料Ｍ２を選択することによって補償され得る。それによって、材料Ｍ１、Ｍ２の比誘電率は、第１および第２のゲート絶縁体領域４１、４２の幾何学的厚さを補償し得る。
図６によれば、第１のゲート絶縁体領域４１は、例えば製造問題に起因して、第２のゲート絶縁体領域４２よりも大きい幾何学的厚さを有する。これは、所望の誘電容量を得るために、第２のゲート絶縁体領域４２のために第１の材料Ｍ１、および第１のゲート絶縁体領域４１のために第２の材料Ｍ２を選択することによって補償され得る。それによって、材料Ｍ１、Ｍ２の比誘電率は、第１および第２のゲート絶縁体領域４１、４２の幾何学的厚さを補償し得る。
【0075】
それ以外について、図６は、図１～図５と同様である。
図７によれば、パワー半導体デバイス１は、トレンチ設計を有し、したがって半導体本体２において、下側部２９に向かって延びるトレンチ５が存在する。ゲート電極３およびゲート絶縁体４は、大部分または完全にトレンチ５内に位置する。トレンチ５は、トレンチ５と、したがってゲート絶縁体４と直接隣り合うウエル領域２２よりも下側部２９に近くに延びる。ゲート電極３は、ゲート電極５をソース電極３１から分離するために、上部ゲート絶縁体領域６によって被覆されることができる。
図７によれば、パワー半導体デバイス１は、トレンチ設計を有し、したがって半導体本体２において、下側部２９に向かって延びるトレンチ５が存在する。ゲート電極３およびゲート絶縁体４は、大部分または完全にトレンチ５内に位置する。トレンチ５は、トレンチ５と、したがってゲート絶縁体４と直接隣り合うウエル領域２２よりも下側部２９に近くに延びる。ゲート電極３は、ゲート電極５をソース電極３１から分離するために、上部ゲート絶縁体領域６によって被覆されることができる。
【0076】
トレンチ５の側壁５１において、第１のゲート絶縁体領域４１が存在し、トレンチ底部５２において、第２のゲート絶縁体領域４２が存在する。側壁５１に沿って、第１のゲート絶縁体領域４１が第１の長さＬ１を有する。トレンチ５の深さは、第１の長さＬ１および第２の長さＬ２の和に相当する。トレンチ５の幅は、第３の長さＬ３に相当する。例えば、長さＬ２は、側壁またはチャネルに対して垂直方向でみると、第１のゲート絶縁体領域４１の厚さよりも大きい。
【0077】
すなわち、断面でみると、ゲート絶縁体４と半導体本体２との間の界面が全体長さＬ＝Ｌ１＋Ｌ２＋Ｌ３＋Ｌ２＋Ｌ１を有する一方、第２のゲート絶縁体領域４２が、結果として、長さＬ＊＝Ｌ２＋Ｌ３＋Ｌ２を有する。トレンチ底部５２において、第２のゲート絶縁体領域４２の幾何学的厚さはＬ２である。
【0078】
第１および第２のゲート絶縁体領域４１、４２は、同じ材料、例えば第２の材料Ｍ２を有し得る。
【0079】
それ以外について、図７は、図１～図６と同様である。
図８によれば、側壁５１およびトレンチ底部５２の全ての上に一定の厚さの層が存在する。この層上、およびトレンチ底部５２上に、第２のゲート絶縁体領域４２を画定する被膜が存在する。例えば、第２のゲート絶縁体領域４２のための被膜は、第１の材料Ｍ１を有し、大部分が第１のゲート絶縁体領域４１のための層は、第２の材料Ｍ２を有する。
図８によれば、側壁５１およびトレンチ底部５２の全ての上に一定の厚さの層が存在する。この層上、およびトレンチ底部５２上に、第２のゲート絶縁体領域４２を画定する被膜が存在する。例えば、第２のゲート絶縁体領域４２のための被膜は、第１の材料Ｍ１を有し、大部分が第１のゲート絶縁体領域４１のための層は、第２の材料Ｍ２を有する。
【0080】
それ以外について、図８は、図７と同様である。
図９の実施形態では、まず、被膜がトレンチ底部５２に適用され、次いで、層がその被膜、および側壁５１の残りの部分に適用される。例えば、第２のゲート絶縁体領域４２のための被膜は、第１の材料Ｍ１を有し、大部分が第１のゲート絶縁体領域４１のための層は、第２の材料Ｍ２を有する。
図９の実施形態では、まず、被膜がトレンチ底部５２に適用され、次いで、層がその被膜、および側壁５１の残りの部分に適用される。例えば、第２のゲート絶縁体領域４２のための被膜は、第１の材料Ｍ１を有し、大部分が第１のゲート絶縁体領域４１のための層は、第２の材料Ｍ２を有する。
【0081】
それ以外について、図９は、図７および図８と同様である。
図１０によれば、その被膜は、例えば湾曲するトレンチ底部５２を補償するために可変厚さを有する。この文脈において、図７～図１２では、トレンチ５は、矩形の断面を有するように理想化されて図示されていることに留意されたい。ただし、エッチングプロセスに起因して、トレンチ５は、断面でみると、台形形状、または丸みを帯びた角部を有する矩形形状を有し得る。
図１０によれば、その被膜は、例えば湾曲するトレンチ底部５２を補償するために可変厚さを有する。この文脈において、図７～図１２では、トレンチ５は、矩形の断面を有するように理想化されて図示されていることに留意されたい。ただし、エッチングプロセスに起因して、トレンチ５は、断面でみると、台形形状、または丸みを帯びた角部を有する矩形形状を有し得る。
【0082】
それ以外について、図１０は、図７～図９と同様である。
図１１の実施形態では、トレンチ５の側壁５１は、第１のゲート分離領域４１を画定する、例えば第２の材料Ｍ２の一定の厚さを有する層とともに設けられる。第２のゲート分離領域４２のために、トレンチ底部５２において、第１の材料Ｍ１が適用される。追加的または代替的に、各側壁５１およびトレンチ底部５２は、本質的に第２の材料Ｍ２によってのみ被覆可能である。
図１１の実施形態では、トレンチ５の側壁５１は、第１のゲート分離領域４１を画定する、例えば第２の材料Ｍ２の一定の厚さを有する層とともに設けられる。第２のゲート分離領域４２のために、トレンチ底部５２において、第１の材料Ｍ１が適用される。追加的または代替的に、各側壁５１およびトレンチ底部５２は、本質的に第２の材料Ｍ２によってのみ被覆可能である。
【0083】
それ以外について、図１１は、図７～図１０と同様である。
図１２によれば、この場合も、側壁５１は第２の材料Ｍ２で被覆され、トレンチ底部５２は第１の材料Ｍ１によって被覆される。図１１以外において、第１の材料Ｍ１は、例えば、側壁５１上の他方の材料へも薄層として延びる。
図１２によれば、この場合も、側壁５１は第２の材料Ｍ２で被覆され、トレンチ底部５２は第１の材料Ｍ１によって被覆される。図１１以外において、第１の材料Ｍ１は、例えば、側壁５１上の他方の材料へも薄層として延びる。
【0084】
それ以外について、図１２は、図７～図１１と同様である。
図１～図１２のパワー半導体デバイス１において、電流は、ソース領域２１からドレイン領域２４へ、すなわち、上側部２０から下側部２９へ本質的に垂直方向に流れる。それとは逆に、図１３では、ドレイン領域２４およびソース領域２１の両方が上側部２０に位置する。
図１～図１２のパワー半導体デバイス１において、電流は、ソース領域２１からドレイン領域２４へ、すなわち、上側部２０から下側部２９へ本質的に垂直方向に流れる。それとは逆に、図１３では、ドレイン領域２４およびソース領域２１の両方が上側部２０に位置する。
【0085】
【0086】
図１～図１３において、パワー半導体デバイス１は、ＭＩＳＦＥＴまたはＭＯＳＦＥＴである。図１４のパワー半導体デバイス１は、ＩＧＢＴである。したがって、下側部２９において、ウエル層２２と同じ導電型、例えばｐドープを有するコレクタ層２６が存在する。ドリフト領域２３とコレクタ層２６との間に不図示のバッファ層が存在し得る。例えば、コレクタ層２６のドーピング濃度については、同様のことが任意選択のプラグ２５にも適用される。結果として、ゲート電極４から離れたコレクタ層２６の側部において、コレクタ電極３３が存在する。
【0087】
【0088】
図１５において、修正された半導体デバイス９が示されている。修正された半導体デバイス９は、一定の誘電容量を有し、したがって一定の実効厚さを有する修正されたゲート絶縁体９１を備える。図１～図１４のパワー半導体デバイス１と比較すると、図１５の修正された半導体デバイス９は、低減された、すなわち、低速化したスイッチング挙動を有する。
【0089】
本明細書で説明するゲート絶縁体設計の好ましい効果を証明するために、図１６～図１９において、１．２ｋＶの電圧用に構成されたパワー半導体デバイス１を考慮したコンピュータ支援設計技術ＴＣＡＤによるシミュレーション結果が示されている。図１６および図１７は、図１のパワー半導体デバイス１を参照し、図１８および図１９は、図２のパワー半導体デバイス１を参照する。シミュレーションされた回路は、誘導負荷スイッチング、ＩＬＳ、すなわち、負荷として、制御されていないダイオードを用いたインダクタを有する被験デバイスのために使用される標準である。一例として、供給電圧は６００Ｖに設定され、負荷電流は５０Ａに設定される。
【0090】
曲線Ｃは、図１および図２の文脈で上述されたそれぞれのゲート絶縁体４を示し、第１のゲート絶縁体領域４１は高ｋ材料を有し、第２のゲート絶縁体領域４２はＳｉＯ２を有する。曲線Ａは、図１および図２と同じ形状を有するが、高ｋ材料のみを用いた修正されたゲート絶縁体９１を示し、したがって、曲線Ｂは、ＳｉＯ２のみを用いた修正されたゲート絶縁体９１を示す。図１６および図１８は、ターンオフ段階中に時間Ｔに応じたゲートソース間電圧Ｖｇｓを示し、図１７および図１９は、ターンオン段階中におけるゲートソース間電圧Ｖｇｓを示す。
【0091】
【0092】
ここで説明する本発明は、例示的な実施形態を参照して与えられた記載によって限定されない。むしろ、本発明は、請求項における特徴の特定の任意組み合わせを含む任意の新規の特徴および特徴の任意の組み合わせを、この特徴またはこの組み合わせ自体が請求項または例示的な実施形態に明示されていなくても、包含する。
【0093】
本特許出願は、欧州特許出願第２１１５９９６２．６号の優先権を主張するものであり、その開示内容は参照として本明細書に組み込まれる。
【符号の説明】
【0094】
参照符号の一覧
１ パワー半導体デバイス
２ 半導体本体
２０ 上側部
２１ ソース領域
２２ ウエル領域
２３ ドリフト領域
２４ ドレイン領域
２５ プラグ
２６ コレクタ層
２９ 下側部
３ ゲート電極
３１ ソース電極
３２ ドレイン電極
３３ コレクタ電極
４ ゲート絶縁体
４１ 第１のゲート絶縁体領域
４２ 第２のゲート絶縁体領域
５ トレンチ
５１ 側壁
５２ トレンチ底部
６ 上部ゲート絶縁体領域
９ 修正された半導体デバイス
９１ 修正されたゲート絶縁体
Ａ 高ｋ材料のみの使用についてのシミュレーションデータ
Ｂ ＳｉＯ２のみの使用についてのシミュレーションデータ
Ｃ 第１および第２のゲート絶縁体領域の使用についてのシミュレーションデータ
Ｇ ゲート電極の長さ方向
Ｌ１ 第１のゲート絶縁体領域の第１の長さ
Ｌ２ 第２の長さ
Ｌ３ 第３の長さ
Ｍ１ より低い比誘電率を有する材料
Ｍ２ より高い比誘電率を有する材料
Ｔ 任意の単位の時間
Ｖｇｓ Ｖを単位とするゲートソース間電圧
Ｗ ゲート絶縁体全体の幅
Ｗ１ 第１のゲート絶縁体領域の幅
Ｗ２ 第２のゲート絶縁体領域の幅
１ パワー半導体デバイス
２ 半導体本体
２０ 上側部
２１ ソース領域
２２ ウエル領域
２３ ドリフト領域
２４ ドレイン領域
２５ プラグ
２６ コレクタ層
２９ 下側部
３ ゲート電極
３１ ソース電極
３２ ドレイン電極
３３ コレクタ電極
４ ゲート絶縁体
４１ 第１のゲート絶縁体領域
４２ 第２のゲート絶縁体領域
５ トレンチ
５１ 側壁
５２ トレンチ底部
６ 上部ゲート絶縁体領域
９ 修正された半導体デバイス
９１ 修正されたゲート絶縁体
Ａ 高ｋ材料のみの使用についてのシミュレーションデータ
Ｂ ＳｉＯ２のみの使用についてのシミュレーションデータ
Ｃ 第１および第２のゲート絶縁体領域の使用についてのシミュレーションデータ
Ｇ ゲート電極の長さ方向
Ｌ１ 第１のゲート絶縁体領域の第１の長さ
Ｌ２ 第２の長さ
Ｌ３ 第３の長さ
Ｍ１ より低い比誘電率を有する材料
Ｍ２ より高い比誘電率を有する材料
Ｔ 任意の単位の時間
Ｖｇｓ Ｖを単位とするゲートソース間電圧
Ｗ ゲート絶縁体全体の幅
Ｗ１ 第１のゲート絶縁体領域の幅
Ｗ２ 第２のゲート絶縁体領域の幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【国際調査報告】