特表 2024-516448 半導体デバイスのセル構造及び半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-04-15

(54)【発明の名称】半導体デバイスのセル構造及び半導体デバイス

(51)【国際特許分類】

   H01L 29/739 20060101AFI20240408BHJP

   H01L 29/78 20060101ALI20240408BHJP

【ＦＩ】

H01L29/78 655A

H01L29/78 653A

H01L29/78 655G

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023567226

(86)(22)【出願日】2021-12-24

(85)【翻訳文提出日】2023-11-01

(86)【国際出願番号】 CN2021141280

(87)【国際公開番号】W WO2022247262

(87)【国際公開日】2022-12-01

(31)【優先権主張番号】202121152384.0

(32)【優先日】2021-05-26

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】516164151

【氏名又は名称】珠海格力▲電▼器股▲分▼有限公司

【氏名又は名称原語表記】ＧＲＥＥ ＥＬＥＣＴＲＩＣ ＡＰＰＬＩＡＮＣＥＳ， ＩＮＣ． ＯＦ ＺＨＵＨＡＩ

(71)【出願人】

【識別番号】523220363

【氏名又は名称】エッジレス セミコンダクター カンパニー，リミテッド オブ ジュハイ

(74)【代理人】

【識別番号】110002262

【氏名又は名称】ＴＲＹ国際弁理士法人

(72)【発明者】

【氏名】林 苡任

(72)【発明者】

【氏名】史 波

(72)【発明者】

【氏名】肖 ▲てぃん▼

(57)【要約】

本開示は、半導体デバイスのセル構造及び半導体デバイスを提供する。該セル構造は、第１導電型の基板と、前記基板の上面内に順に並べて設けられた少なくとも１つの第１のトレンチゲート、少なくとも１つの第２のトレンチゲート、少なくとも１つの第３のトレンチゲート及び少なくとも１つの第４のトレンチゲートと、前記ウェル領域の上面内に位置し且つ前記第１のトレンチゲートの両側、前記第３のトレンチゲートの両側及び前記第４のトレンチゲートの両側に位置する第１導電型のソース領域と、前記基板の上方に位置するとともに前記ソース領域に電気的に接続されるエミッタ金属層とを備え、前記第１のトレンチゲート、前記第２のトレンチゲート及び前記第３のトレンチゲートと前記エミッタ金属層との間は第１の層間誘電体層によって隔離され、前記第４のトレンチゲートは前記エミッタ金属層に電気的に接続される。このようなセル構造は、オン電圧降下、飽和電流及び短絡時間の３つのパラメータのより良いトレードオフのバランスを実現することができる。

【特許請求の範囲】

【請求項1】

半導体デバイスのセル構造であって、
第１導電型の基板と、
前記基板の上面内において順に並べて設けられた少なくとも１つの第１のトレンチゲート、少なくとも１つの第２のトレンチゲート、少なくとも１つの第３のトレンチゲート及び少なくとも１つの第４のトレンチゲートと、
前記基板の上面内に位置し且ついずれか２つの隣接するトレンチゲートの間に設けられた第２導電型のウェル領域と、
前記ウェル領域の上面内に位置し且つ前記第１のトレンチゲートの両側、前記第３のトレンチゲートの両側及び前記第４のトレンチゲートの両側に設けられた第１導電型のソース領域と、
前記基板の上方に位置するとともに前記ソース領域に電気的に接続されるエミッタ金属層と、を備え、
前記第１のトレンチゲート、前記第３のトレンチゲート及び前記第４のトレンチゲートはそれぞれ、各自の両側にある前記ソース領域と接触し、
前記第１のトレンチゲート、前記第２のトレンチゲート及び前記第３のトレンチゲートは、第１の層間誘電体層によって前記エミッタ金属層から隔離され、前記第４のトレンチゲートは前記エミッタ金属層に電気的に接続される
半導体デバイスのセル構造。

【請求項2】

前記第１のトレンチゲート、前記第２のトレンチゲート及び前記第３のトレンチゲートは、外部ゲート駆動回路に接続される
請求項１に記載の半導体デバイスのセル構造。

【請求項3】

前記第１のトレンチゲート、前記第２のトレンチゲート、前記第３のトレンチゲート及び前記第４のトレンチゲートの深さは、いずれも前記ウェル領域の深さより大きい
請求項１に記載の半導体デバイスのセル構造。

【請求項4】

前記第４のトレンチゲートの上方に位置する第２の層間誘電体層を更に備え、
前記第２の層間誘電体層は、前記第２の層間誘電体層を貫穿するコンタクトホールを備え、前記エミッタ金属層は、前記コンタクトホール内に充填された導電性材料を介して前記第４のトレンチゲートと電気的に接続する
請求項１に記載の半導体デバイスのセル構造。

【請求項5】

前記第１のトレンチゲートは、前記基板の上面内に位置する第１のゲートトレンチ、前記第１のゲートトレンチ内に設けられた第１のゲート、及び、前記第１のゲートトレンチと前記第１のゲートとの間に設けられた第１のゲート絶縁層を備える
請求項１に記載の半導体デバイスのセル構造。

【請求項6】

前記第２のトレンチゲートは、前記基板の上面内に位置する第２のゲートトレンチ、前記第２のゲートトレンチ内に設けられた第２のゲート、及び、前記第２のゲートトレンチと前記第２のゲートとの間に設けられた第２のゲート絶縁層を備える
請求項１に記載の半導体デバイスのセル構造。

【請求項7】

前記第３のトレンチゲートは、前記基板の上面内に位置する第３のゲートトレンチ、前記第３のゲートトレンチ内に設けられた第３のゲート、及び、前記第３のゲートトレンチと前記第３のゲートとの間に設けられた第３のゲート絶縁層を備える
請求項１に記載の半導体デバイスのセル構造。

【請求項8】

前記第４のトレンチゲートは、前記基板の上面内に位置する第４のゲートトレンチ、前記第４のゲートトレンチ内に設けられた第４のゲート、及び、前記第４のゲートトレンチと前記第４のゲートとの間に設けられた第４のゲート絶縁層を備える
請求項１に記載の半導体デバイスのセル構造。

【請求項9】

前記基板の下方に位置する第１導電型のフィールドストップ層と、
前記フィールドストップ層の下方に位置する第２導電型のコレクタ領域と、
前記コレクタ領域の下方に位置し且つ前記コレクタ領域に電気的に接続されるコレクタ金属層と、を更に備える
請求項１に記載の半導体デバイスのセル構造。

【請求項10】

請求項１乃至９のいずれか一項に記載の半導体デバイスのセル構造を複数備える
半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

＜関連出願の相互参照＞
本開示は、２０２１年０５月２６日に中国特許庁に提出された、出願番号が２０２１２１１５２３８４．０で、発明の名称が「半導体デバイスのセル構造及び半導体デバイス」である中国特許出願の優先権を主張し、そのすべての内容を本開示に組み込む。

【0002】

本開示は、半導体デバイスの技術分野に関し、具体的には半導体デバイスのセル構造及び半導体デバイスに関する。

【背景技術】

【0003】

ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、すなわち絶縁ゲートバイポーラ型トランジスタは、弱電により強電を制御するコア半導体デバイスとして、工業、４Ｃ（通信、コンピュータ、コンシューマーエレクトロニクス、カーエレクトロニクス）、家電などの産業分野に広く応用されている。ＩＧＢＴデバイスは数十個のパラメータを有するため、各パラメータ間のバランスがＩＧＢＴの設計上の難点になっている。例えば、逆方向の耐圧と順方向のオン電圧降下は一対のトレードオフ関係のパラメータであり、破壊電圧（ＢＶ）が増加すると、飽和電圧降下（Ｖｃｅｓａｔ，小さいほど好ましい）が増加し、例えば、Ｖｃｅｓａｔが低下すると、ターンオフ時間が増加する。飽和電流とオン電圧降下、短絡耐量との間にもトレードオフの関係があり、一般的に、飽和電流が増加すると、Ｖｃｅｓａｔが減少し、短絡耐量が減少する。そのため、各パラメータを合理的に設計することは特に重要である。

【0004】

現在主流のＩＧＢＴ構造はフィールドストップ型を含み、具体的には、図１に示すようなプレーナゲートフィールドストップ型ＩＧＢＴ（Ｎ型ドリフト領域、Ｐｂｏｄｙベース領域、Ｎ＋ソース領域、プレーナゲート、層間誘電体層、エミッタ、Ｎ型フィールドストップ層ＦＳ、Ｐ＋コレクタ領域及びコレクタを含む）と、図２に示すようなトレンチゲートフィールドストップ型ＩＧＢＴ（Ｎ型ドリフト領域、Ｐｂｏｄｙベース領域、Ｎ＋ソース領域、トレンチゲート、層間誘電体層、エミッタ、Ｎ型フィールドストップ層ＦＳ、Ｐ＋コレクタ領域及びコレクタを含む）とに分けられる。その中で、現在最も主流のＩＧＢＴ構造はトレンチゲートフィールドストップ型であり、トレンチゲートＩＧＢＴは、プレーナゲートＩＧＢＴに比べてセルのサイズがより小さくてＩＧＢＴの電流密度が増加しているが、電流密度の増加により短絡時間が低下し、すなわち短絡安全動作領域（Ｓｈｏｒｔ Ｃｉｒｃｕｉｔ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ，ＳＣＳＯＡ）が減少するため、トレンチゲートＩＧＢＴにおいては、飽和電流、Ｖｃｅｓａｔ及び短絡耐量の３つのパラメータ間のトレードオフのバランスが実現できない。

【発明の概要】

【発明が解決しようとする課題】

【0005】

以上の課題に鑑みて、本開示は、関連技術においてトレンチゲートＩＧＢＴが飽和電流、Ｖｃｅｓａｔ、短絡耐量の３つのパラメータ間のトレードオフのバランスを実現できないという技術課題を解決する半導体デバイスのセル構造及び半導体デバイスを提供する。

【課題を解決するための手段】

【0006】

第１の態様によれば、本開示は半導体デバイスのセル構造を提案する。該セル構造は、
第１導電型の基板と、
前記基板の上面内において順に並べて設けられた少なくとも１つの第１のトレンチゲート、少なくとも１つの第２のトレンチゲート、少なくとも１つの第３のトレンチゲート及び少なくとも１つの第４のトレンチゲートと、
前記基板の上面内に位置し且ついずれか２つの隣接するトレンチゲートの間に設けられた第２導電型のウェル領域と、
前記ウェル領域の上面内に位置し且つ前記第１のトレンチゲートの両側、前記第３のトレンチゲートの両側及び前記第４のトレンチゲートの両側に設けられた第１導電型のソース領域と、
前記基板の上方に位置するとともに前記ソース領域に電気的に接続されるエミッタ金属層と、を備える。
ここで、前記第１のトレンチゲート、前記第３のトレンチゲート及び前記第４のトレンチゲートはそれぞれ、各自の両側にある前記ソース領域と接触し、
前記第１のトレンチゲート、前記第２のトレンチゲート及び前記第３のトレンチゲートは、第１の層間誘電体層によって前記エミッタ金属層から隔離され、前記第４のトレンチゲートは前記エミッタ金属層に電気的に接続される。

【0007】

本開示の実施例によれば、いくつかの実施形態において、前記第１のトレンチゲート、前記第２のトレンチゲート及び前記第３のトレンチゲートは外部ゲート駆動回路に接続される。

【0008】

本開示の実施例によれば、いくつかの実施形態において、前記第１のトレンチゲート、前記第２のトレンチゲート、前記第３のトレンチゲート及び前記第４のトレンチゲートの深さは、いずれも前記ウェル領域の深さより大きい。

【0009】

本開示の実施例によれば、いくつかの実施形態においては、前記第４のトレンチゲートの上方に位置する第２の層間誘電体層を更に備え、
前記第２の層間誘電体層は、前記第２の層間誘電体層を貫穿するコンタクトホールを備え、前記エミッタ金属層は、前記コンタクトホール内に充填された導電性材料を介して前記第４のトレンチゲートと電気的に接続する。

【0010】

本開示の実施例によれば、いくつかの実施形態において、前記第１のトレンチゲートは、前記基板の上面内に位置する第１のゲートトレンチ、前記第１のゲートトレンチ内に設けられた第１のゲート、及び、前記第１のゲートトレンチと前記第１のゲートとの間に設けられた第１のゲート絶縁層を備える。

【0011】

本開示の実施例によれば、いくつかの実施形態において、前記第２のトレンチゲートは、前記基板の上面内に位置する第２のゲートトレンチ、前記第２のゲートトレンチ内に設けられた第２のゲート、及び、前記第２のゲートトレンチと前記第２のゲートとの間に設けられた第２のゲート絶縁層を備える。

【0012】

本開示の実施例によれば、いくつかの実施形態において、前記第３のトレンチゲートは、前記基板の上面内に位置する第３のゲートトレンチ、前記第３のゲートトレンチ内に設けられた第３のゲート、及び、前記第３のゲートトレンチと前記第３のゲートとの間に設けられた第３のゲート絶縁層を備える。

【0013】

本開示の実施例によれば、いくつかの実施形態において、前記第４のトレンチゲートは、前記基板の上面内に位置する第４のゲートトレンチ、前記第４のゲートトレンチ内に設けられた第４のゲート、及び、前記第４のゲートトレンチと前記第４のゲートとの間に設けられた第４のゲート絶縁層を備える。

【0014】

本開示の実施例によれば、いくつかの実施形態においては、
前記基板の下方に位置する第１導電型のフィールドストップ層と、
前記フィールドストップ層の下方に位置する第２導電型のコレクタ領域と、
前記コレクタ領域の下方に位置し且つ前記コレクタ領域に電気的に接続されるコレクタ金属層と、を更に備える。

【0015】

第２の態様によれば、本開示は、第１の態様のいずれか一項に記載の半導体デバイスのセル構造を複数備える半導体デバイスを提供する。

【発明の効果】

【0016】

以上の技術案によれば、少なくとも以下のような技術的効果を達成することができる。
本開示は、半導体デバイスのセル構造及び半導体デバイスを提供する。該半導体デバイスのセル構造は、第１導電型の基板と、前記基板の上面内において順に並べて設けられた少なくとも１つの第１のトレンチゲート、少なくとも１つの第２のトレンチゲート、少なくとも１つの第３のトレンチゲート及び少なくとも１つの第４のトレンチゲートと、前記基板の上面内に位置し且ついずれか２つの隣接するトレンチゲートの間に位置する第２導電型のウェル領域と、前記ウェル領域の上面内に位置し且つ前記第１のトレンチゲートの両側、前記第３のトレンチゲートの両側及び前記第４のトレンチゲートの両側に位置する第１導電型のソース領域と、前記基板の上方に位置するとともに前記ソース領域に電気的に接続されるエミッタ金属層とを備える。ここで、前記第１のトレンチゲート、前記第２のトレンチゲート及び前記第３のトレンチゲートと前記エミッタ金属層との間は第１の層間誘電体層によって隔離され、前記第４のトレンチゲートは前記エミッタ金属層に電気的に接続される。このようなセル構造は、オン電圧降下、飽和電流及び短絡時間の３つのパラメータのより良いトレードオフのバランスを実現できるとともに、デバイスのｄｖ／ｄｔ耐性を高めることができる。

【図面の簡単な説明】

【0017】

図面は、本開示に対するさらなる理解を提供するためのものであり、明細書の一部を構成し、以下の具体的な実施形態とともに本開示を解釈するが、本開示に対する限定にはならない。

【図1】従来のプレーナゲートフィールドストップ型ＩＧＢＴのセル構造の断面構造の概略図である。

【図2】従来のトレンチゲートフィールドストップ型ＩＧＢＴのセル構造の断面構造の概略図である。

【図3】本開示の例示的な一実施例に係る半導体デバイスのセル構造の断面構造の概略図である。

【図4】本開示の例示的な一実施例に係る半導体デバイスのセル構造の正面平面概略図である。

【図5】本開示の例示的な一実施例に係る半導体デバイスの断面構造の概略図である。

【図6】本開示の例示的な一実施例に係る半導体デバイスのセル構造の製造方法のフローチャートである。

【図7】本開示の例示的な一実施例に係る半導体デバイスのセル構造の製造方法の関連ステップによって形成される第１の中間構造の断面構造の概略図である。

【図8】本開示の例示的な一実施例に係る半導体デバイスのセル構造の製造方法の関連ステップによって形成される第２の中間構造の断面構造の概略図である。

【図9】本開示の例示的な一実施例に係る半導体デバイスのセル構造の製造方法の関連ステップによって形成される第３の中間構造の断面構造の概略図である。

【発明を実施するための形態】

【0018】

以下、図面及び実施例を用いて本開示の実施形態を詳細に説明することにより、本開示がどのように技術的手段を適用して技術的問題を解決し、対応する技術的効果を達成するかの実現過程を十分に理解させて実施可能にする。本開示の実施例及び実施例における各構成は、互いに衝突しない限り、互いに組み合わせることができ、形成される技術案はいずれも本開示の保護範囲に属する。図面では、明確にするために、層及び領域の寸法及び相対的な寸法が誇張される可能性がある。同じ符号はずっと同じ要素を表す。

【0019】

なお、「第１の」、「第２の」、「第３の」などの用語を用いて様々な要素、部品、領域、層及び／又は部分を記述することができるが、これらの要素、部品、領域、層及び／又は部分はこのような用語により限定されてはならない。このような用語は、１つの要素、部品、領域、層又は部分を、他の要素、部品、領域、層又は部分から区別するために使用されるものに過ぎない。よって、以下で説明される第１の要素、部品、領域、層又は部分は、本開示の教示から逸脱しない前提で、第２の要素、部品、領域、層又は部分として表されてもよい。

【0020】

なお、「…の上方にある」、「…の上方に位置する」、「…の下方にある」、「…の下方に位置する」などの空間関係の用語は説明の便宜上で使用され、それによって図面に示される１つの要素又は構成と他の要素又は構成との関係が説明される。ただし、空間関係の用語は、図面に示される方向付けに加えて、使用時及び動作中のデバイスの異なる方向付けも含むことを意図する。例えば、「他の要素の下方にある」と記述された要素又は構成は、図面におけるデバイスが反転した場合、他の要素又は構成の「上にある」ように方向付けられる。つまり、「…の下方にある」及び「…の下にある」という例示的な用語は、上と下の２つの方向付けを含みうる。デバイスは、別の態様に方向付けられる（９０度回転するか、又は他の態様に方向付けられる）ことができ、ここで使用される空間記述用語はそれに応じて解釈される。

【0021】

ここで使用される用語は、具体的な実施例を説明するためのものに過ぎず、本開示に対する限定にはならない。本明細書において、単数形の「１」、「１つ」及び「前記／該」は、文脈上で他の態様として明記されていない限り、複数形も含むことを意図する。また、「構成する」及び／又は「含む」という用語は、本明細書で使用される場合、かかる構成、整数、ステップ、動作、素子及び／又は部品の存在を特定するが、１つ以上の他の構成、整数、ステップ、動作、素子、部品及び／又はグループの存在又は付加を排除しない。「及び／又は」という用語は、ここで使用される場合、列挙された関連項目の任意及びすべての組み合わせを含む。

【0022】

ここでは、本開示の好適な実施例（及び中間構造）の概略的な断面図を参照しながら本開示の実施例を説明する。このように、図面に示す形状が例えば製造技術及び／又は許容差によって発生する変化は予想可能である。つまり、本開示の実施例は、ここで示される領域の特定の形状に限定されず、製造などによる形状バラツキも含むべきである。例えば、矩形として示される注入領域においては、注入領域から非注入領域まで二元的に変化するわけではなく、その縁部には通常、丸いか又は湾曲する特徴及び／又は注入濃度勾配を有する。同じく、注入によって埋蔵領域が形成される場合、該埋蔵領域と、注入が行われる際に経過された表面との間の領域にも多少注入される可能性がある。よって、図に示される領域は実質的に模式的なものであり、それらの形状はデバイスの領域の実際の形状を示すことを意図しておらず、本開示の範囲を限定することも意図していない。

【0023】

本開示が完全に理解されるために、以下の記述においては詳細な構造及びステップを提案して、本開示による技術案を説明する。本開示の好適な実施例は以下のように詳しく記述されるが、本開示はこれらの詳しい記述以外にも他の実施形態を有しうる。

【0024】

＜実施例１＞
図３と図４に示すように、本開示の実施例は、基板１０１、少なくとも１つの第１のトレンチゲート１０２、少なくとも１つの第２のトレンチゲート１０３、少なくとも１つの第３のトレンチゲート１０４、少なくとも１つの第４のトレンチゲート１０５、ウェル領域１０６、ソース領域１０７、第１の層間誘電体層１０８、第２の層間誘電体層１０９、エミッタ金属層１１０、フィールドストップ層１１１、コレクタ領域１１２及びコレクタ金属層（図示せず）を備える、半導体デバイスのセル構造を提供する。

【0025】

なお、図４において第１のトレンチゲート１０２、第２のトレンチゲート１０３、第３のトレンチゲート１０４及び第４のトレンチゲート１０５の形状及び位置を明確に示すために、図４ではウェル領域１０６、ソース領域１０７、第１の層間誘電体層１０８、第２の層間誘電体層１０９、エミッタ金属層１１０、フィールドストップ層１１１、コレクタ領域１１２及びコレクタ金属層を示していない。ただ、図３を併せて参照すると、ウェル領域１０６、ソース領域１０７、第１の層間誘電体層１０８、第２の層間誘電体層１０９、エミッタ金属層１１０、フィールドストップ層１１１、コレクタ領域１１２及びコレクタ金属層の形状及び位置は理解できる。

【0026】

例示的に、基板１０１は第１導電型の基板である。基板１０１はエピタキシャル成長されたドリフト層であってもよい。

【0027】

少なくとも１つの第１のトレンチゲート１０２、少なくとも１つの第２のトレンチゲート１０３、少なくとも１つの第３のトレンチゲート１０４、少なくとも１つの第４のトレンチゲート１０５は、順に基板１０１の上面内に並べて設けられる。

【0028】

第１のトレンチゲート１０２、第２のトレンチゲート１０３、第３のトレンチゲート１０４及び第４のトレンチゲート１０５は、同じ方向に沿って延びる。

【0029】

第１のトレンチゲート１０２は、基板１０１の上面内に位置する第１のゲートトレンチ（図示せず）と、第１のゲートトレンチ内に設けられた第１のゲート（図示せず）と、第１のゲートトレンチと第１のゲートとの間に設けられた第１のゲート絶縁層（図示せず）とを備える。第１のゲート絶縁層は、第１のゲートを基板１０１から隔離する。

【0030】

第２のトレンチゲート１０３は、基板１０１の上面内に位置する第２のゲートトレンチ（図示せず）と、第２のゲートトレンチ内に設けられた第２のゲート（図示せず）と、第２のゲートトレンチと第２のゲートとの間に設けられた第２のゲート絶縁層（図示せず）とを備える。第２のゲート絶縁層は、第２のゲートを基板１０１から隔離する。

【0031】

第３のトレンチゲート１０４は、基板１０１の上面内に位置する第３のゲートトレンチ（図示せず）と、第３のゲートトレンチ内に設けられた第３のゲート（図示せず）と、第３のゲートトレンチと第３のゲートとの間に設けられた第３のゲート絶縁層（図示せず）とを備える。第３のゲート絶縁層は、第３のゲートを基板１０１から隔離する。

【0032】

第４のトレンチゲート１０５は、基板１０１の上面内に位置する第４のゲートトレンチ（図示せず）と、第４のゲートトレンチ内に設けられた第４のゲート（図示せず）と、第４のゲートトレンチと第４のゲートとの間に設けられた第４のゲート絶縁層（図示せず）とを備える。第４のゲート絶縁層は、第４のゲートを基板１０１から隔離する。

【0033】

ウェル領域１０６は第２導電型のウェル領域である。ウェル領域１０６は、いずれかの、互いに隣接する２つのトレンチゲートの間に位置する。第１のトレンチゲート１０２、第２のトレンチゲート１０３、第３のトレンチゲート１０４及び第４のトレンチゲート１０５の深さは、いずれもウェル領域１０６の深さより大きい。ウェル領域１０６の上面は、基板１０１の上面に面一である。各トレンチゲートは、その両側にあるウェル領域１０６と接触する。ウェル領域１０６の接合深さは２．５ｕｍであってもよい。

【0034】

ソース領域１０７は第１導電型のソース領域である。ソース領域１０７は、ウェル領域１０６の表面内に設けられ、且つ第１のトレンチゲート１０２の両側、第３のトレンチゲート１０４の両側及び第４のトレンチゲート１０５の両側に設けられる。第１のトレンチゲート１０２は、その両側にあるソース領域１０７にそれぞれ接触し、第３のトレンチゲート１０４は、その両側にあるソース領域１０７にそれぞれ接触し、第４のトレンチゲート１０５は、その両側にあるソース領域１０７にそれぞれ接触する。ソース領域１０７の上面は、ウェル領域１０６の上面に面一である。ソース領域１０７の接合深さはウェル領域１０６の接合深さより小さく、ソース領域１０７の接合深さは０．８ｕｍであってもよい。

【0035】

第１の層間誘電体層１０８は、第１のトレンチゲート１０２、第２のトレンチゲート１０３及び第３のトレンチゲート１０４の上方に設けられ、且つ第１のトレンチゲート１０２、第２のトレンチゲート１０３及び第３のトレンチゲート１０４をエミッタ金属層１１０から隔離するように、第１のトレンチゲート１０２、第２のトレンチゲート１０３及び第３のトレンチゲート１０４の上面を覆う。

【0036】

第２の層間誘電体層１０９は、第４のトレンチゲート１０５の上方に設けられる。さらに、第２の層間誘電体層１０９は、第２の層間誘電体層１０９を貫穿するコンタクトホール（図示せず）を備える。コンタクトホール内には導電性材料が充填され、この導電性材料はエミッタ金属層１１０の材料と同じであってもよい。

【0037】

第１の層間誘電体層１０８は、第２の層間誘電体層１０９と材料が同じであってもよく、該材料はホウリンケイ酸ガラス（ＢＰＳＧ）であってもよく、厚さは１ｕｍである。

【0038】

エミッタ金属層１１０は、基板１０１の上方に位置し且つソース領域１０７の上面を覆い、ソース領域１０７と電気的接続を形成し、並びにコンタクトホール内に充填された導電性材料を介して第４のトレンチゲート１０５との電気的接続を実現する。

【0039】

第１のトレンチゲート１０２、第２のトレンチゲート１０３及び第３のトレンチゲート１０４は、外部ゲート駆動回路に接続される。

【0040】

以上から分かるように、第１のトレンチゲート１０２及び第３のトレンチゲート１０４は、外部ゲート駆動回路に接続されるとともに、各自の両側にあるソース領域１０７に接触するため、第１のトレンチゲート１０２及び第３のトレンチゲート１０４はいずれも真のゲートである。第１のトレンチゲート１０２、第３のトレンチゲート１０４及びエミッタが外部から電圧印加されると、まずはウェル領域１０６において反転チャネルが形成され、次に第１のトレンチゲート１０２及び第３のトレンチゲート１０４の両側のソース領域１０７が反転電子チャネルにおける電子の、エミッタからコレクタまでの通路を実現し、オン電流が形成される。

【0041】

第２のトレンチゲート１０３は外部ゲート駆動回路に接続されるが、第２のトレンチゲート１０３の両側にはソース領域１０７がないため、第２のトレンチゲート１０３はダミーゲートである。第２のトレンチゲート１０３とエミッタが外部から電圧印加されると、ウェル領域１０６において反転チャネルが形成される（キャリアの蓄積）が、ソース領域１０７がないため、反転電子通路が形成できず、オン電流が形成されない。しかし、第２のトレンチゲート１０３とエミッタが外部から電圧印加されると、反転電子の存在により、コレクタの正孔は上向きに等速に吸引されることができ、正孔電流の輸送に有利である。そのため、Ｖｃｅｓａｔが降下して、オン損失が低減することができる。

【0042】

第４のトレンチゲート１０５はその両側のソース領域１０７に接触するが、第４のトレンチゲート１０５は、エミッタ金属層１１０に電気的に接続され、外部ゲート制御回路には接続されないため、ゲート制御が実現できない。その結果、ウェル領域１０６において反転電子が形成されなく、電子の通路も実現されなくて導電チャネルが形成できず、飽和電流が低下し、短絡時間Ｔｓｃが向上する。

【0043】

ここで、真のゲートとダミーゲートは交互に設けられ、第１のトレンチゲート１０２と第３のトレンチゲート１０４との間は、少なくとも１つの第２のトレンチゲート１０３によって隔離され、第２のトレンチゲート１０３と第４のトレンチゲート１０５との間は、少なくとも１つの第３のトレンチゲート１０４によって隔離される。

【0044】

ここで、第１のトレンチゲート１０２、第２のトレンチゲート１０３、第３のトレンチゲート１０４及び第４のトレンチゲート１０５の数は該セル構造の大きさに相関し、第１のトレンチゲート１０２、第２のトレンチゲート１０３、第３のトレンチゲート１０４及び第４のトレンチゲート１０５の数は、飽和電流、Ｖｃｅｓａｔ及び短絡耐量の間のトレードオフのバランスを達成できるように設定される。

【0045】

また、真のゲート間はダミーゲートによって隔てられ、それによって過大な電流密度を回避でき、デバイスのｄｖ／ｄｔ耐性を高めることができる。

【0046】

例示的に、図３に示すように、第１のトレンチゲート１０２の数は１であってもよく、第２のトレンチゲート１０３の数は２であってもよく、第３のトレンチゲート１０４の数は１であってもよく、第４のトレンチゲート１０５の数は２であってもよい。

【0047】

フィールドストップ層１１１は第１導電型のフィールドストップ層であり、フィールドストップ層１１１は基板１０１の下方に位置する。

【0048】

コレクタ領域１１２は第２導電型のコレクタ領域であり、コレクタ領域１１２はフィールドストップ層１１１の下方に位置する。

【0049】

コレクタ金属層はコレクタ領域１１２の下方に位置し且つコレクタ領域１１２と電気的に接続される。

【0050】

本実施例において、第１導電型と第２導電型とは互いに反対になる。例えば、第１導電型がＮ型の場合に第２導電型はＰ型であり、第１導電型がＰ型の場合に第２導電型はＮ型である。具体的には、実際に製造されるデバイスの種類に応じて合理的に選択すればよい。

【0051】

この半導体デバイスのセル構造はＩＧＢＴのセル構造である。

【0052】

本実施例では、半導体デバイスのセル構造が提案される。該セル構造は、第１導電型の基板１０１と、基板１０１の上面内において順に並べて設けられた少なくとも１つの第１のトレンチゲート１０２、少なくとも１つの第２のトレンチゲート１０３、少なくとも１つの第３のトレンチゲート１０４及び少なくとも１つの第４のトレンチゲート１０５と、基板１０１の上面内に位置し且ついずれか２つの隣接するトレンチゲートの間に位置する第２導電型のウェル領域１０６と、ウェル領域１０６の上面内に位置し且つ第１のトレンチゲート１０２の両側、第３のトレンチゲート１０４の両側及び第４のトレンチゲート１０５の両側に位置する第１導電型のソース領域１０７と、基板１０１の上方に位置するとともにソース領域１０７に電気的に接続されるエミッタ金属層１１０と、を備える。ここで、第１のトレンチゲート１０２、第２のトレンチゲート１０３及び第３のトレンチゲート１０４は第１の層間誘電体層１０８によってエミッタ金属層１１０から隔離されており、第４のトレンチゲート１０５はエミッタ金属層１１０に電気的に接続される。このようなセル構造は、オン電圧降下、飽和電流及び短絡時間の３つのパラメータのより良いトレードオフのバランスを実現することができ、デバイスのｄｖ／ｄｔ耐性を高めることもできる。

【0053】

＜実施例２＞
実施例１をもとに、本実施例は半導体デバイスを提供し、該半導体デバイスは複数の、実施例１に係るセル構造を備える。その構造は図５に示す通りである。

【0054】

＜実施例３＞
実施例１をもとに、本実施例は半導体デバイスのセル構造の製造方法を提供する。図６は本開示の実施例に係る半導体デバイスのセル構造の製造方法のフローチャートである。図７～図９は、本開示の実施例に係る半導体デバイスのセル構造の製造方法の関連ステップによって形成される断面構造の概略図である。以下、図６及び図７～図９を参照しながら本開示の実施例による半導体デバイスのセル構造の製造方法の１つの例示的な方法の詳しいステップを説明する。

【0055】

図６に示すように、本実施例の半導体デバイスのセル構造の製造方法は、以下のステップを含む。

【0056】

ステップＳ１１０において、第１導電型の基板１０１を提供する。

【0057】

基板１０１は、エピタキシャルシリコンウェハ又はフローティングゾーン法（すなわちＦＺ法）によって成長されたシリコンウェハである。基板１０１はエピタキシャル成長されたドリフト層であってもよい。

【0058】

ステップＳ１２０において、基板１０１の上面内に、順に並べられる少なくとも１つの第１のトレンチゲート１０２、少なくとも１つの第２のトレンチゲート１０３、少なくとも１つの第３のトレンチゲート１０４及び少なくとも１つの第４のトレンチゲート１０５を形成する。

【0059】

第１のトレンチゲート１０２、第２のトレンチゲート１０３、第３のトレンチゲート１０４及び第４のトレンチゲート１０５は、同じ方向に沿って延びる。

【0060】

第１のトレンチゲート１０２は、基板１０１の上面内に位置する第１のゲートトレンチ（図示せず）と、第１のゲートトレンチ内に設けられた第１のゲート（図示せず）と、第１のゲートトレンチと第１のゲートとの間に設けられた第１のゲート絶縁層（図示せず）とを備える。第１のゲート絶縁層は、第１のゲートを基板１０１から隔離する。

【0061】

第２のトレンチゲート１０３は、基板１０１の上面内に位置する第２のゲートトレンチ（図示せず）と、第２のゲートトレンチ内に設けられた第２のゲート（図示せず）と、第２のゲートトレンチと第２のゲートとの間に設けられた第２のゲート絶縁層（図示せず）とを備える。第２のゲート絶縁層は、第２のゲートを基板１０１から隔離する。

【0062】

第３のトレンチゲート１０４は、基板１０１の上面内に位置する第３のゲートトレンチ（図示せず）と、第３のゲートトレンチ内に設けられた第３のゲート（図示せず）と、第３のゲートトレンチと第３のゲートとの間に設けられた第３のゲート絶縁層（図示せず）とを備える。第３のゲート絶縁層は、第３のゲートを基板１０１から隔離する。

【0063】

第４のトレンチゲート１０５は、基板１０１の上面内に位置する第４のゲートトレンチ（図示せず）と、第４のゲートトレンチ内に設けられた第４のゲート（図示せず）と、第４のゲートトレンチと第４のゲートとの間に設けられた第４のゲート絶縁層（図示せず）とを備える。第４のゲート絶縁層は、第４のゲートを基板１０１から隔離する。

【0064】

各トレンチゲートのゲート材料は、多結晶シリコンを含む。

【0065】

ステップＳ１３０において、基板１０１の上面内に、いずれか２つの隣接するトレンチゲートの間において第２導電型のウェル領域１０６を形成する。

【0066】

ウェル領域１０６は第２導電型のウェル領域である。ウェル領域１０６は、いずれか２つの隣接するトレンチゲートの間に位置する。第１のトレンチゲート１０２、第２のトレンチゲート１０３、第３のトレンチゲート１０４及び第４のトレンチゲート１０５の深さは、いずれもウェル領域１０６の深さより大きい。ウェル領域１０６の上面は基板１０１の上面に面一である。各トレンチゲートは、その両側にあるウェル領域１０６に接触する。

【0067】

ここで、第１導電型がＮ型であって第２導電型がＰ型である場合、Ｐ型のウェル領域１０６はホウ素イオンの注入によって形成される。注入エネルギーは１００ＫｅＶであり、１０００度の熱的プロセスにより約２．５ｕｍのドーピング接合深さを形成する。Ｐ型のウェル領域１０６のイオン注入は全面イオン注入であり、マスクを必要としない。各トレンチゲートのゲートにホウ素イオンが注入されても、ゲートの性能への影響は小さい。

【0068】

ステップＳ１４０において、図７に示すように、ウェル領域１０６の上面内に、第１のトレンチゲート１０２の両側、第３のトレンチゲート１０４の両側及び第４のトレンチゲート１０５の両側において第１導電型のソース領域１０７を形成する。ここで、第１のトレンチゲート１０２、第３のトレンチゲート１０４及び第４のトレンチゲート１０５はそれぞれ、各自の両側のソース領域１０７と接触する。

【0069】

ソース領域１０７は第１導電型のソース領域である。ソース領域１０７は、ウェル領域１０６の表面内に設けられ、且つ第１のトレンチゲート１０２の両側、第３のトレンチゲート１０４の両側及び第４のトレンチゲート１０５の両側に設けられる。第１のトレンチゲート１０２は、その両側にあるソース領域１０７にそれぞれ接触し、第３のトレンチゲート１０４は、その両側にあるソース領域１０７にそれぞれ接触し、第４のトレンチゲート１０５は、その両側にあるソース領域１０７にそれぞれ接触する。ソース領域１０７の上面はウェル領域１０６の上面に面一である。

【0070】

ここで、第１導電型がＮ型であって第２導電型がＰ型である場合、Ｎ型のソース領域１０７はリンイオンの注入によって形成される。注入エネルギーは９０Ｋｅｖであり、そして９５０度の熱プロセスにより０．８ｕｍのドーピング接合深さに形成される。Ｎ型のソース領域１０７のイオン注入にはマスクが必要である。

【0071】

ステップＳ１４０の後に、以下のステップを更に含む。

【0072】

Ｓ１４２において、図８に示すように、基板１０１の上方に誘電体層１１３を堆積させる。

【0073】

Ｓ１４４において、図９に示すように、誘電体層１１３をパターニングすることにより、第１のトレンチゲート１０２、第２のトレンチゲート１０３及び第３のトレンチゲート１０４の上方において第１の層間誘電体層１０８を形成し、第４のトレンチゲート１０５の上方において第２の層間誘電体層１０９を形成する。ここで、第２の層間誘電体層１０９は、第２の層間誘電体層１０９を貫穿するコンタクトホールを備える。

【0074】

上述した誘電体層の材料はホウリンケイ酸ガラス（ＢＰＳＧ）を含み、堆積厚さは１ｕｍである。

【0075】

誘電体層のパターニングプロセスは主にホールエッチングプロセスであり、ホールエッチングプロセスは２種類あり、１つ目はソース領域１０７の上方においてホールを開けてソース領域１０７とエミッタ金属層１１０とを接続させることであり、２つ目は第４のトレンチゲート１０５の上方においてホール（すなわち上述のコンタクトホール）を開けて第４のトレンチゲート１０５と後に形成されるエミッタ金属層１１０とを電気的に接続させることである。

【0076】

ステップＳ１５０において、基板１０１の上方において、ソース領域１０７に電気的に接続されるエミッタ金属層１１０を形成する。ここで、第１のトレンチゲート１０２、第２のトレンチゲート１０３及び第３のトレンチゲート１０４と、エミッタ金属層１１０との間は、第１の層間誘電体層１０８によって隔離される。第４のトレンチゲート１０５はエミッタ金属層１１０に電気的に接続される。

【0077】

具体的に、エミッタ金属層１１０は、コンタクトホール内に充填された導電性材料を介して第４のトレンチゲート１０５と電気的接続を実現する。この導電性材料は、エミッタ金属層１１０の材料と同じものであってもよい。

【0078】

第１のトレンチゲート１０２、第２のトレンチゲート１０３及び第３のトレンチゲート１０４は、外部ゲート駆動回路に接続される。

【0079】

以上から分かるように、第１のトレンチゲート１０２及び第３のトレンチゲート１０４は、外部ゲート駆動回路に接続されるとともに各自の両側のソース領域１０７に接触するため、第１のトレンチゲート１０２及び第３のトレンチゲート１０４はいずれも真のゲートである。第１のトレンチゲート１０２、第３のトレンチゲート１０４及びエミッタが外部から電圧印加されると、まずはウェル領域１０６において反転チャネルが形成され、次に第１のトレンチゲート１０２及び第３のトレンチゲート１０４の両側のソース領域１０７が、反転電子チャネルにおける電子の、エミッタからコレクタまでの通路を実現し、オン電流が形成される。

【0080】

第２のトレンチゲート１０３は外部ゲート駆動回路に接続されるが、第２のトレンチゲート１０３の両側にはソース領域１０７がないため、第２のトレンチゲート１０３はダミーゲートである。第２のトレンチゲート１０３とエミッタが外部から電圧印加されると、ウェル領域１０６において反転チャネルが形成される（キャリアの蓄積）が、ソース領域１０７がないため、反転電子通路が形成できず、オン電流が形成されない。しかし、第２のトレンチゲート１０３とエミッタが外部から電圧印加されると、反転電子の存在により、コレクタの正孔は上向きに等速に吸引されることができ、正孔電流の輸送に有利である。そのため、Ｖｃｅｓａｔが降下して、オン損失が低減することができる。

【0081】

第４のトレンチゲート１０５はその両側のソース領域１０７に接触するが、第４のトレンチゲート１０５は、エミッタ金属層１１０に電気的に接続され、外部ゲート制御回路には接続されないため、ゲート制御が実現できない。その結果、ウェル領域１０６において反転電子が形成されなく、電子の通路も実現されなくて導電チャネルが形成できず、飽和電流が低下し、短絡時間Ｔｓｃが向上する。

【0082】

ここで、真のゲートとダミーゲートは交互に設けられ、第１のトレンチゲート１０２と第３のトレンチゲート１０４との間は、少なくとも１つの第２のトレンチゲート１０３によって隔離され、第２のトレンチゲート１０３と第４のトレンチゲート１０５との間は、少なくとも１つの第３のトレンチゲート１０４によって隔離される。

【0083】

ここで、第１のトレンチゲート１０２、第２のトレンチゲート１０３、第３のトレンチゲート１０４及び第４のトレンチゲート１０５の数は該セル構造の大きさに相関し、第１のトレンチゲート１０２、第２のトレンチゲート１０３、第３のトレンチゲート１０４及び第４のトレンチゲート１０５の数は、飽和電流、Ｖｃｅｓａｔ及び短絡耐量の間のトレードオフのバランスを達成できるように設定される。

【0084】

また、真のゲート間はダミーゲートによって隔てられ、それによって過大な電流密度を回避でき、デバイスのｄｖ／ｄｔ耐性を高めることができる。

【0085】

例示的に、第１のトレンチゲート１０２の数は１であってもよく、第２のトレンチゲート１０３の数は２であってもよく、第３のトレンチゲート１０４の数量は１であってもよく、第４のトレンチゲート１０５の数は２であってもよい。

【0086】

ステップＳ１５０の後には、さらに表面パッシベーション層の堆積、エッチングを行ってから、裏面の薄肉化プロセスを行い、次いでイオン注入、金属化などのプロセスを行う必要がある。

【0087】

ステップＳ１６０において、基板１０１の下方において第１導電型のフィールドストップ層１１１を形成する。

【0088】

フィールドストップ層１１１は第１導電型のフィールドストップ層であり、フィールドストップ層１１１は基板１０１の下方に位置する。

【0089】

ステップＳ１７０において、フィールドストップ層１１１の下方において第２導電型のコレクタ領域１１２を形成する。

【0090】

コレクタ領域１１２は第２導電型のコレクタ領域であり、コレクタ領域１１２はフィールドストップ層１１１の下方に位置する。

【0091】

ステップＳ１８０において、コレクタ領域１１２の下方において、コレクタ領域１１２に電気的に接続されるコレクタ金属層を形成する。

【0092】

本実施例において、第１導電型と第２導電型とは互いに反対になる。例えば、第１導電型がＮ型の場合に第２導電型はＰ型であり、第１導電型がＰ型の場合に第２導電型はＮ型である。具体的には、実際に製造されるデバイスの種類に応じて合理的に選択すればよい。

【0093】

以上から分かるように、本開示に係る半導体デバイスは、従来のトレンチゲートＩＧＢＴの製造プロセスの流れと一致しており、プロセスの複雑性を増加させず、コストを増加させない。

【0094】

本実施例では、半導体デバイスのセル構造の製造方法を提供する。該半導体デバイスのセル構造の製造方法は、第１導電型の基板１０１を提供するステップと、基板１０１の上面内に、順に並べられる少なくとも１つの第１のトレンチゲート１０２、少なくとも１つの第２のトレンチゲート１０３、少なくとも１つの第３のトレンチゲート１０４及び少なくとも１つの第４のトレンチゲート１０５を形成するステップと、基板１０１の上面内に、いずれか２つの隣接するトレンチゲートの間において第２導電型のウェル領域１０６を形成するステップと、ウェル領域１０６の上面内に、第１のトレンチゲート１０２の両側、第３のトレンチゲート１０４の両側及び第４のトレンチゲート１０５の両側において第１導電型のソース領域１０７を形成するステップであって、第１のトレンチゲート１０２、第３のトレンチゲート１０４及び第４のトレンチゲート１０５はそれぞれ各自の両側のソース領域１０７に接触するステップと、基板１０１の上方において、ソース領域１０７に電気的に接続されるエミッタ金属層１１０を形成するステップと、を含む。第１のトレンチゲート１０２、第２のトレンチゲート１０３及び第３のトレンチゲート１０４とエミッタ金属層１１０との間は、第１の層間誘電体層１０８によって隔離される。第４のトレンチゲート１０５はエミッタ金属層１１０に電気的に接続される。この製造方法により製造されるセル構造は、オン電圧降下、飽和電流及び短絡時間の３つのパラメータのより良いトレードオフのバランスを実現することができるとともに、デバイスのｄｖ／ｄｔ耐性を高めることができる。

【0095】

以上は、本開示の好適な実施例にすぎず、本開示を限定するものではなく、当業者にとって、本開示は、様々な変更及び変更があり得る。本開示の精神と原則の中で行われるいかなる修正、均等置換、改善などは、すべて本開示の保護範囲に含まれるべきである。本開示に開示された実施形態は上記の通りであるが、その内容は本開示の理解を容易にするために採用された実施形態にすぎず、本開示を限定するものではない。本開示が属する技術分野内のいかなる技術者も、本開示に開示された精神及び範囲を逸脱することなく、実施の形式及び細部においていかなる修正及び変更を加えることができるが、本開示の保護範囲は、依然として添付の特許請求の範囲に規定された範囲に準拠しなければならない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【国際調査報告】