特表 2024-516706 画素回路及びその駆動方法、表示パネル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-04-16

(54)【発明の名称】画素回路及びその駆動方法、表示パネル

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20240409BHJP

   G09G 3/20 20060101ALI20240409BHJP

   G09F 9/30 20060101ALI20240409BHJP

   H10K 50/00 20230101ALI20240409BHJP

   H10K 59/12 20230101ALI20240409BHJP

【ＦＩ】

G09G3/3233

G09G3/20 624B

G09G3/20 611H

G09G3/20 642A

G09F9/30 338

G09F9/30 365

H10K50/00

H10K59/12

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023568147

(86)(22)【出願日】2022-04-27

(85)【翻訳文提出日】2023-11-02

(86)【国際出願番号】 CN2022089523

(87)【国際公開番号】W WO2023040278

(87)【国際公開日】2023-03-23

(31)【優先権主張番号】202111100960.1

(32)【優先日】2021-09-18

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】520032974

【氏名又は名称】云谷（固安）科技有限公司

(74)【代理人】

【識別番号】100112656

【弁理士】

【氏名又は名称】宮田 英毅

(74)【代理人】

【識別番号】100089118

【弁理士】

【氏名又は名称】酒井 宏明

(72)【発明者】

【氏名】郭恩卿

(72)【発明者】

【氏名】潘康観

(72)【発明者】

【氏名】盖翠麗

(72)【発明者】

【氏名】陳発祥

(72)【発明者】

【氏名】▲ケイ▼汝博

(72)【発明者】

【氏名】王剛

(72)【発明者】

【氏名】李俊峰

【テーマコード（参考）】

3K107

5C080

5C094

5C380

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107CC14

3K107CC31

3K107DD38

3K107DD39

3K107HH05

5C080AA06

5C080DD05

5C080DD26

5C080FF11

5C080JJ03

5C080JJ04

5C080JJ06

5C080JJ07

5C094AA01

5C094AA22

5C094BA03

5C094BA27

5C094DB04

5C380AA01

5C380AB24

5C380BA01

5C380BA10

5C380BB02

5C380BB09

5C380CC03

5C380CC26

5C380CC33

5C380CC39

5C380CC52

5C380CC65

5C380CC66

5C380CC77

5C380CD017

5C380CD018

5C380CD027

5C380CD028

(57)【要約】

本願の実施例は、画素回路及びその駆動方法、表示パネルを開示する。画素回路は、駆動モジュール、データ書込モジュール、補償モジュール、漏電抑制モジュール及び第１の記憶モジュールを備える。補償モジュールの第１の端は、駆動モジュールの第２の端に電気接続され、補償モジュールの制御端には、第１の発光制御信号がアクセスされ、漏電抑制モジュールの第１の端は、駆動モジュールの制御端に電気接続され、漏電抑制モジュールの第２の端は、補償モジュールの第２の端に電気接続され、漏電抑制モジュールの制御端には、第１の発光制御信号がアクセスされ、第１の記憶モジュールの第１の端は、補償モジュールの第２の端に電気接続され、第１の記憶モジュールの第２の端には、リファレンス電圧信号がアクセスされ、第１の記憶モジュールは、第１の記憶モジュールの第１の端と第１の記憶モジュールの第２の端とで電圧差が形成されると、該電圧差を不変に維持するように構成される。
【選択図】図５

【特許請求の範囲】

【請求項1】

制御端、第１の端及び第２の端を備える駆動モジュールと、
第１の走査信号がアクセスされる走査制御端、前記駆動モジュールの第１の端に電気接続される第１の端、及びデータ信号がアクセスされる第２の端を備えるデータ書込モジュールと、
第１の発光制御信号がアクセスされる制御端、前記駆動モジュールの第２の端に電気接続される第１の端、及び第２の端を備える補償モジュールと、
前記第１の発光制御信号がアクセスされる制御端、前記駆動モジュールの制御端に電気接続される第１の端、及び前記補償モジュールの第２の端に電気接続される第２の端を備え、前記補償モジュールと初期化段階及びデータ書込段階において導通される漏電抑制モジュールと、
前記補償モジュールの第２の端に電気接続される第１の端、及びリファレンス電圧信号がアクセスされる第２の端を備え、前記データ書込段階及び発光段階において、第１の記憶モジュールの第１の端と前記第１の記憶モジュールの第２の端とで電圧差が形成されると、該電圧差を不変に維持するように構成される第１の記憶モジュールと、
を備える、
画素回路。

【請求項2】

前記補償モジュールは、
第１の極が前記駆動モジュールの第２の端に電気接続され、第２の極が前記漏電抑制モジュールの第２の端に電気接続され、ゲート電極に前記第１の発光制御信号がアクセスされる第１のトランジスタを備える、
請求項１に記載の画素回路。

【請求項3】

前記漏電抑制モジュールは、
第１の極が前記駆動モジュールの制御端に電気接続され、第２の極が前記補償モジュールの第２の端に電気接続され、ゲート電極に前記第１の発光制御信号がアクセスされる第２のトランジスタを備える、
請求項１に記載の画素回路。

【請求項4】

前記第１の記憶モジュールは、
第１の極が前記補償モジュールの第２の端に電気接続され、第２の極に前記リファレンス電圧信号がアクセスされる第１のコンデンサを備える、
請求項１に記載の画素回路。

【請求項5】

前記データ書込モジュールは、
第１の極が前記駆動モジュールの第１の端に電気接続され、第２の極に前記データ信号がアクセスされ、ゲート電極に前記第１の走査信号がアクセスされる第３のトランジスタを備える、
請求項１に記載の画素回路。

【請求項6】

前記データ書込モジュールは、前記第１の発光制御信号がアクセスされる同期制御端をさらに備え、前記第１の走査信号及び前記第１の発光制御信号の共同制御で前記データ信号を伝送する、
請求項１に記載の画素回路。

【請求項7】

前記データ書込モジュールは、
第２の極に前記データ信号がアクセスされ、ゲート電極に前記第１の走査信号がアクセスされる第３のトランジスタと、
第１の極が前記駆動モジュールの第１の端に電気接続され、第２の極が前記第３のトランジスタの第１の極に電気接続され、ゲート電極に前記第１の発光制御信号がアクセスされる第４のトランジスタと、
備える、
請求項６に記載の画素回路。

【請求項8】

前記駆動モジュールの制御端に電気接続される第１の端、及び第１の電源信号がアクセスされる第２の端を備え、発光段階において前記駆動モジュールの制御端の電位を不変に維持するように構成される第２の記憶モジュールをさらに備える、
請求項１に記載の画素回路。

【請求項9】

前記第２の記憶モジュールは、
第１の極が前記駆動モジュールの制御端に電気接続され、第２の極に前記第１の電源信号がアクセスされる第２のコンデンサを備える、
請求項８に記載の画素回路。

【請求項10】

第２の発光制御信号がアクセスされる制御端、前記駆動モジュールの第１の端に電気接続される第１の端、及び第１の電源信号がアクセスされる第２の端を備える第１の発光制御モジュールと、
前記第２の発光制御信号がアクセスされる制御端、前記駆動モジュールの第２の端に電気接続される第１の端、及び発光素子に電気接続される第２の端を備える第２の発光制御モジュールと、
第２の走査信号がアクセスされる制御端、前記第２の発光制御モジュールの第２の端に電気接続される第１の端、及び初期化信号がアクセスされる第２の端を備える初期化モジュールと、
をさらに備え、
前記第１の発光制御モジュール、前記第２の発光制御モジュール及び前記初期化モジュールは、前記初期化段階において同時に導通される、
請求項１に記載の画素回路。

【請求項11】

前記第１の発光制御モジュールは、
第１の極が前記駆動モジュールの第１の端に電気接続され、第２の極に前記第１の電源信号がアクセスされ、ゲート電極に前記第２の発光制御信号がアクセスされる第５のトランジスタを備える、
請求項１０に記載の画素回路。

【請求項12】

前記第２の発光制御モジュールは、第１の極が前記駆動モジュールの第２の端に電気接続され、第２の極が前記発光素子に電気接続され、ゲート電極に前記第２の発光制御信号がアクセスされる第６のトランジスタを備える、
請求項１０に記載の画素回路。

【請求項13】

前記初期化モジュールは、
第１の極が前記第２の発光制御モジュールの第２の端に電気接続され、第２の極に前記初期化信号がアクセスされ、ゲート電極に前記第２の走査信号がアクセスされる第７のトランジスタを備える、
請求項１０に記載の画素回路。

【請求項14】

前記リファレンス電圧信号は、前記初期化信号として兼用される、
請求項１１に記載の画素回路。

【請求項15】

前記発光素子は、
前記第２の発光制御モジュールの第２の端と電気接続される陽極、及び第２の電源信号がアクセスされる陰極を備える、
請求項１０に記載の画素回路。

【請求項16】

請求項１～１５のいずれか１項に記載の画素回路を備える、
表示パネル。

【請求項17】

駆動モジュール、漏電抑制モジュール、データ書込モジュール、補償モジュール及び第１の記憶モジュールを備え、前記データ書込モジュールは、第１の端が前記駆動モジュールの第１の端に電気接続され、第２の端にデータ信号がアクセスされ、制御端に第１の走査信号がアクセスされ、前記補償モジュールは、第１の端が前記駆動モジュールの第２の端に電気接続され、制御端に第１の発光制御信号がアクセスされ、前記漏電抑制モジュールは、第１の端が前記駆動モジュールの制御端に電気接続され、第２の端が前記補償モジュールの第２の端に電気接続され、制御端に前記第１の発光制御信号がアクセスされ、前記第１の記憶モジュールは、第１の端が前記補償モジュールの第２の端に電気接続され、第２の端にリファレンス電圧信号がアクセスされる画素回路の駆動方法であって、
初期化段階において、前記第１の発光制御信号は、前記駆動モジュールの第１の端及び前記駆動モジュールの第２の端にそれぞれ異なる電圧がアクセスされる場合、前記駆動モジュールを導通させて初期化するように、前記補償モジュール及び前記漏電抑制モジュールを導通されるように制御することと、
データ書込段階において、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールを導通されるように制御し、前記第１の走査信号は、前記データ信号を前記駆動モジュールの制御端に書き込むように、前記データ書込モジュールを導通されるように制御し、前記第１の記憶モジュールの第１の端及び前記駆動モジュールの制御端の電位は等しく、且つ前記第１の記憶モジュールの第１の端と前記第１の記憶モジュールの第２の端とで電圧差が形成されることと、
発光段階において、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールをオフに制御し、前記第１の走査信号は、前記データ書込モジュールをオフに制御し、前記第１の記憶モジュールは、前記漏電抑制モジュールの第１の端及び前記漏電抑制モジュールの第２の端の電位を等しくするように、前記第１の記憶モジュールの第１の端と前記第１の記憶モジュールの第２の端との電圧差を不変に維持することと、
を含む、
画素回路の駆動方法。

【請求項18】

前記画素回路は、第１の端が前記駆動モジュールの第１の端に電気接続され、第２の端に第１の電源信号がアクセスされ、制御端に第２の発光制御信号がアクセスされる第１の発光制御モジュールと、第１の端が前記駆動モジュールの第２の端に電気接続され、第２の端が発光素子に電気接続され、制御端に前記第２の発光制御信号がアクセスされる第２の発光制御モジュールと、第１の端が前記第２の発光制御モジュールの第２の端に電気接続され、第２の端に初期化信号がアクセスされ、制御端に第２の走査信号がアクセスされる初期化モジュールとをさらに備え、
前記初期化段階は、第１の初期化サブ段階及び第２の初期化サブ段階を含み、前記第１の初期化サブ段階において、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールを導通されるように制御し、前記第２の発光制御信号は、前記第１の発光制御モジュール及び前記第２の発光制御モジュールを導通されるように制御し、前記第２の走査信号は、初期化モジュールを導通されるように制御し、前記リファレンス電圧信号は、駆動トランジスタのゲート電極及び前記発光素子の陽極を初期化し、前記第２の初期化サブ段階において、前記第２の発光制御信号は、前記第１の発光制御モジュール及び前記第２の発光制御モジュールをオフに制御し、前記リファレンス電圧信号は、前記発光素子の陽極を初期化し、
前記データ書込段階において、前記第２の走査信号は、前記初期化モジュールをオフに制御し、前記第１の走査信号は、前記データ書込モジュールを導通されるように制御し、
前記発光段階において、前記第１の走査信号は、前記データ書込モジュールをオフに制御し、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールをオフに制御し、前記第２の発光制御モジュールは、前記第１の発光制御モジュール及び前記第２の発光制御モジュールを導通されるように制御する、
請求項１７に記載の方法。

【請求項19】

前記第２の初期化サブ段階と前記データ書込段階との間には、第１の過渡段階がさらに含まれ、
前記第１の過渡段階において、前記第２の走査信号は、前記初期化モジュールをオフに制御し、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールをオフに制御する、
請求項１８に記載の方法。

【請求項20】

前記データ書込段階と前記発光段階との間には、第２の過渡段階が含まれ、
前記第２の過渡段階において、前記第１の走査信号は、前記データ書込モジュールをオフに制御し、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールをオフに制御する、
請求項１８に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、２０２１年０９月１８日に中国専利局に出願された、出願番号が２０２１１１１００９６０．１である中国特許出願の優先権を主張し、該出願の全ての内容は引用により本願に組み込まれている。

【0002】

本願の実施例は、表示技術の分野に関し、例えば画素回路及びその駆動方法、表示パネルに関する。

【背景技術】

【0003】

表示技術の絶え間ない発展に伴い、人々の、表示パネルへの要求もますます高まっており、表示パネルは、高表示品質、複数種類のフレームレートモード及び低消費電力の方向へと発展している。表示パネルの電量消費は、主に画素回路及び発光素子にある。画素回路については、フレームレートを低くすることにより消費電力を低減できるが、表示パネルのリフレッシュレートが低くなると、画素回路に漏電の問題が存在するため、表示画面にフリッカーの現象が出現し、表示パネルの表示品質に影響を与える。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本願の実施例は、低リフレッシュレートでの画素回路の漏電問題を改善して、低消費電力と高表示品質とを両立させる効果を実現するための画素回路及びその駆動方法、表示パネルを提供する。

【課題を解決するための手段】

【0005】

本願の実施例は、
制御端、第１の端及び第２の端を備える駆動モジュールと、
第１の走査信号がアクセスされる走査制御端、前記駆動モジュールの第１の端に電気接続される第１の端、及びデータ信号がアクセスされる第２の端を備えるデータ書込モジュールと、
第１の発光制御信号がアクセスされる制御端、前記駆動モジュールの第２の端に電気接続される第１の端、及び第２の端を備える補償モジュールと、
前記第１の発光制御信号がアクセスされる制御端、前記駆動モジュールの制御端に電気接続される第１の端、及び前記補償モジュールの第２の端に電気接続される第２の端を備え、前記補償モジュールと初期化段階及びデータ書込段階において導通される漏電抑制モジュールと、
前記補償モジュールの第２の端に電気接続される第１の端、及びリファレンス電圧信号がアクセスされる第２の端を備え、前記データ書込段階及び発光段階において、前記第１の記憶モジュールの第１の端と前記第１の記憶モジュールの第２の端とで電圧差が形成されると、該電圧差を不変に維持するように構成される第１の記憶モジュールと、を備える画素回路の技術案を提供する。

【0006】

本発明の出願は、本発明の出願の任意の実施例に記載の画素回路を備える表示パネルをさらに提供する。

【0007】

本願は、
初期化段階において、前記第１の発光制御信号は、前記駆動モジュールの第１の端及び前記駆動モジュールの第２の端にそれぞれ異なる電圧がアクセスされる場合、前記駆動モジュールを導通させて初期化するように、前記補償モジュール及び前記漏電抑制モジュールを導通されるように制御することと、
データ書込段階において、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールを導通されるように制御し、前記第１の走査信号は、前記データ信号を前記駆動モジュールの制御端に書き込むように、前記データ書込モジュールを導通されるように制御し、前記第１の記憶モジュールの第１の端及び前記駆動モジュールの制御端の電位は等しく、且つ前記第１の記憶モジュールの第１の端と前記第１の記憶モジュールの第２の端とで電圧差が形成されることと、
発光段階において、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールをオフに制御し、前記第１の走査信号は、前記データ書込モジュールをオフに制御し、前記第１の記憶モジュールは、前記漏電抑制モジュールの第１の端及び前記漏電抑制モジュールの第２の端の電位を等しくするように、前記第１の記憶モジュールの第１の端と前記第１の記憶モジュールの第２の端との電圧差を不変に維持することと、を含み、本願の任意の実施例に係る画素回路に適用される画素回路の駆動方法をさらに提供する。

【発明の効果】

【0008】

本願の実施例は、漏電抑制モジュールを、駆動モジュールの制御端と補償モジュールの第２の端との間に位置するように設け、第１の記憶モジュールを、リファレンス電圧信号と補償モジュールの第２の端との間に位置するように設ける。このように、駆動モジュールの制御端には、１つの漏れ電流通路しか設けられず、該通路は、駆動モジュールの制御端と駆動モジュールの第２の端とを接続し、該通路は、第１の発光制御信号により制御される漏電抑制モジュールと補償モジュールとで構成される。補償モジュールの第２の端の電位が大幅にドリフトした後に限って、漏電抑制モジュールは大きな漏れ電流を生成し、駆動モジュールの制御端の電位はドリフトする。且つ本願の実施例において、駆動モジュールの制御端の電位が補償モジュールの第２の端の電位に近いため、漏電抑制モジュールの漏れ電流が小さく、この唯一の漏電通路の漏れ電流の大きさが減少され、これにより、駆動モジュールの制御端の電位がより安定し、高電流保持率が実現され、表示パネルのフリッカー現象が改善される。

【0009】

本願の実施例は、駆動モジュールの制御端のリセット経路及びリセット方法を突破的に改良し、第１の記憶モジュールと漏電抑制モジュールとを組み合わせて、駆動モジュールの制御端の漏電を効果的に抑制し、低フレームレートでの高品質の表示の実現に有利で、低消費電力と高表示品質とを両立させる効果の実現に有利である。

【0010】

上記効果を実現すると同時に、本願の実施例に係る画素回路は、初期化段階において、駆動モジュールの第１の端及び駆動モジュールの第２の端にそれぞれ異なる電圧がアクセスされる場合、例えば、駆動モジュールの第１の端に第１の電源信号がアクセスされ、第２の端に第２の電源信号がアクセスされる場合、駆動モジュールは導通され、大きな電流が流れることが可能であり、駆動モジュールの制御端を初期化すると同時に駆動モジュールのバイアス状態の改善に有利で、残像の問題の改善に有利である。

【図面の簡単な説明】

【0011】

【図1】１つの画素回路の回路模式図である。

【図2】図１に示す画素回路のレイアウトの模式図である。

【図3】別の画素回路の回路模式図である。

【図4】図３に示す画素回路のレイアウトの模式図である。

【図5】本願の実施例に係る１つの画素回路の構造模式図である。

【図6】本願の実施例に係る別の画素回路の構造模式図である。

【図7】本願の実施例に係るさらに別の画素回路の構造模式図である。

【図8】図７に示す画素回路のレイアウトの模式図である。

【図9】本願の実施例に係る１つの画素回路の駆動方法のフローの模式図である。

【図10】本願の実施例に係る１つの画素回路の駆動の時間順序の模式図である。

【発明を実施するための形態】

【0012】

以下、図面及び実施例を参照しながら本願について説明する。ここで説明される具体的な実施例は、本願を解釈するためのものに過ぎず、本願を限定するものではないことを理解できる。なお、説明を容易にするために、図面には、全ての構造ではなく、本願に関連する部分のみが示されている。

【0013】

図１及び図２を参照し、該画素回路は、７Ｔ１Ｃ構造である。画素回路は、トランジスタＭ１’、トランジスタＭ２’、トランジスタＭ３’、トランジスタＭ４’、トランジスタＭ５’、トランジスタＭ６’、トランジスタＭ７’及びコンデンサＣｓｔ’を備える。例示的に、全てのトランジスタは、いずれもＰ型トランジスタであり、低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉｌｉｃｏｎ、ＬＴＰＳ）プロセスを採用して作られてなる。ＬＴＰＳトランジスタは、移動度が高く、駆動能力が強く及びプロセスコストが低いという利点を有し、画素回路に広く応用されているが、ＬＴＰＳトランジスタには、漏れ電流が大きいため、画素回路で生成される駆動電流の変動が大きいという欠点がある。これは、トランジスタＭ１’が駆動トランジスタであり、トランジスタＭ１’のゲート電極Ｇ’の電圧がコンデンサＣｓｔ’により保存されているが、ゲート電極Ｇ’に２つの漏電通路が存在し、即ちトランジスタＭ３’及びトランジスタＭ４’を介して漏電するからである。一般的に、トランジスタＭ３’を介してドレイン電極Ｄ’から電流が漏れ入り、トランジスタＭ４’を介してリファレンス電圧信号Ｖｒｅｆから電流が漏れ出る。複数のノードの電位の差異で制限され、ゲート電極Ｇ’の漏れ電流の１つの入と１つの出とが完全に相殺されにくいため、ゲート電極Ｇ’の電位に大きな変動が出現して、トランジスタＭ１’の駆動電流に大きな変動が出現してしまう。

【0014】

該技術的課題を解決するために、引き続き図１を参照し、１つ目の改良案は、２つの漏電通路のトランジスタをデュアルゲートトランジスタに変更するものである。トランジスタＭ３’は等価的に、直列されるトランジスタＭ３－１’及びトランジスタＭ３－２’となり、トランジスタＭ４’は等価的に、直列されるトランジスタＭ４－１’及びトランジスタＭ４－２’となる。シングルゲートトランジスタと比べて、デュアルゲートトランジスタは、より低い漏れ電流を有するため、ゲート電極Ｇ’の電位の変動をある程度低減できるが、該案の漏電効果の改善は思わしくない。

【0015】

２つ目の改良案は、２つの漏電通路のトランジスタを低温多結晶酸化物（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ、ＬＴＰＯ）トランジスタに変更するものである。ＬＴＰＳトランジスタと比べて、ＬＴＰＯトランジスタは、漏れ電流が小さいという優勢を有し、ゲート電極Ｇ’の漏れ電流による問題を良好に解決できる。しかし、該案は、表示パネルの製造プロセスに酸化物薄膜トランジスタのプロセスを追加したため、プロセスコストが大幅に高められる。

【0016】

図３及び図４を参照し、３つ目の改良案は、７Ｔ１Ｃ回路にトランジスタＭ８’を加えて８Ｔ１Ｃ回路を得るものである。１つ目の改良案と比べて、該案は、ゲート電極Ｇ’の漏電問題をさらに改善した。しかし、図２と図４との対比からわかるように、該案は、７Ｔ１Ｃの回路レイアウトを踏まえて、発光制御信号ＥＭＢ’を追加する必要があるため、該案のレイアウト配置が複雑になる。

【0017】

以上のことから、上記画素回路は、低消費電力、低漏電、低コスト及びレイアウト配置の簡単化などの複数種類の効果を同時に配慮できない。

【0018】

本願の実施例は、画素回路を提供する。図５を参照し、画素回路は、駆動モジュール１００、データ書込モジュール２００、補償モジュール３００、漏電抑制モジュール４００及び第１の記憶モジュール５００を備える。駆動モジュール１００は、制御端、第１の端及び第２の端を備える。好ましくは、駆動モジュール１００は、駆動トランジスタＭＤを備える。駆動トランジスタＭＤがＰ型トランジスタであることを例に説明すると、駆動トランジスタＭＤのゲート電極Ｇは、即ち駆動モジュール１００の制御端であり、駆動トランジスタＭＤのソース電極Ｓは、第２のノードＮ２、即ち駆動モジュール１００の第１の端であり、駆動トランジスタＭＤのドレイン電極Ｄは、第３のノードＮ３、即ち駆動モジュール１００の第２の端である。駆動トランジスタＭＤのゲート電極Ｇとドレイン電極Ｄとを導通させれば、駆動トランジスタＭＤは、ダイオード接続方式をなし、この際、ソース電極Ｓがハイレベルで、ドレイン電極Ｄがローレベルである場合、駆動トランジスタＭＤは導通され、駆動電流を生成する。

【0019】

データ書込モジュール２００は、走査制御端、第１の端及び第２の端を備え、データ書込モジュール２００の第１の端は、駆動モジュール１００の第１の端に電気接続され、データ書込モジュール２００の第２の端には、データ信号Ｄａｔａがアクセスされ、データ書込モジュール２００の走査制御端には、第１の走査信号Ｓ１がアクセスされる。補償モジュール３００は、制御端、第１の端及び第２の端を備え、補償モジュール３００の第１の端は、駆動モジュール１００の第２の端に電気接続され、補償モジュール３００の第２の端は、第１のノードＮ１であり、補償モジュール３００の制御端には、第１の発光制御信号ＥＭＢがアクセスされる。漏電抑制モジュール４００は、制御端、第１の端及び第２の端を備え、漏電抑制モジュール４００の第１の端は、駆動モジュール１００の制御端（ゲート電極Ｇ）に電気接続され、漏電抑制モジュール４００の第２の端は、補償モジュール３００の第２の端（第１のノードＮ１）に電気接続され、漏電抑制モジュール４００の制御端には、第１の発光制御信号ＥＭＢがアクセスされる。第１の記憶モジュール５００は、第１の端及び第２の端を備え、第１の記憶モジュール５００の第１の端は、補償モジュール３００の第２の端（第１のノードＮ１）に電気接続され、第１の記憶モジュール５００の第２の端には、リファレンス電圧信号Ｖｒｅｆがアクセスされる。

【0020】

図５に示す画素回路の駆動過程は、初期化段階、データ書込段階及び発光段階を含む。漏電抑制モジュール４００及び補償モジュール３００は、いずれも第１の発光制御信号ＥＭＢがアクセスされるため、両者の開閉状態が同じである。第１の発光制御信号ＥＭＢは、漏電抑制モジュール４００及び補償モジュール３００を初期化段階及びデータ書込段階において導通されるように制御する。第１の記憶モジュール５００は、データ書込段階及び発光段階において、第１の記憶モジュール５００の第１の端と第１の記憶モジュール５００の第２の端とで電圧差が形成されると、該電圧差を不変に維持するように構成される。

【0021】

初期化段階において、漏電抑制モジュール４００及び補償モジュール３００が導通され、駆動モジュール１００の第２の端と駆動モジュール１００の制御端（ゲート電極Ｇ）とが導通される。駆動モジュール１００は、ダイオード接続方式をなし、駆動モジュール１００の第１の端及び駆動モジュール１００の第２の端にそれぞれ異なる電圧がアクセスされる場合、例えば、駆動モジュール１００の第１の端に第１の電源信号がアクセスされ、駆動モジュール１００の第２の端に第２の電源信号がアクセスされる場合、駆動モジュール１００が導通され、大きな電流が流れ、駆動モジュール１００の制御端（ゲート電極Ｇ）を初期化すると同時に駆動モジュール１００のバイアス状態の改善に有利で、残像の問題の改善に有利である。

【0022】

データ書込段階において、データ書込モジュール２００、漏電抑制モジュール４００及び補償モジュール３００は、いずれも導通され、データ信号Ｄａｔａは、データ書込モジュール２００、導通された駆動モジュール１００、補償モジュール３００及び漏電抑制モジュール４００を経由して駆動モジュール１００の制御端（ゲート電極Ｇ）に書き込まれる。漏電抑制モジュール４００が導通状態にあるため、駆動モジュール１００の制御端（ゲート電極Ｇ）及び第１のノードＮ１の電位は等しく、同期して変化する。これと同時に、第１の記憶モジュール５００の第１の端と第１の記憶モジュール５００の第２の端とで電圧差が形成され、第１の記憶モジュール５００の第２の端は、一定のリファレンス電圧信号Ｖｒｅｆであり、第１の記憶モジュール５００の第１の端は、第１のノードＮ１の電位を記憶する。駆動モジュール１００の制御端（ゲート電極Ｇ）の電位が一定である場合、第１のノードＮ１の電位も変化しなくなり、第１の記憶モジュール５００の第１の端と第２の端とで固定の電圧差が形成される。

【0023】

発光段階において、データ書込モジュール２００、漏電抑制モジュール４００及び補償モジュール３００は、いずれもオフされ、第１の記憶モジュール５００は、第１の記憶モジュール５００の第１の端と第１の記憶モジュール５００の第２の端との電圧差を不変に維持する。且つ第１の記憶モジュール５００の第２の端に電位が一定であるリファレンス電圧信号Ｖｒｅｆがアクセスされるため、第１の記憶モジュール５００の第１の端（即ち第１のノードＮ１）の電位は、データ書込段階時の電位に保持される。駆動モジュール１００の制御端（ゲート電極Ｇ）も、データ書込段階時の電位に保持され、そのため、漏電抑制モジュール４００の第１の端及び漏電抑制モジュール４００の第２の端の電位が等しくなるように保持されて、漏電抑制モジュール４００の漏れ電流が小さくされ、駆動モジュール１００の制御端（ゲート電極Ｇ）の漏電が抑制される。

【0024】

上記分析から分かるように、本願の実施例は、漏電抑制モジュール４００を、駆動モジュール１００の制御端（ゲート電極Ｇ）と補償モジュール３００の第２の端（第１のノードＮ１）との間に位置するように設け、第１の記憶モジュール５００を、リファレンス電圧信号Ｖｒｅｆと補償モジュール３００の第２の端（第１のノードＮ１）との間に位置するように設ける。このように、駆動モジュール１００の制御端（ゲート電極Ｇ）には、１つの漏れ電流通路しか設けられず、該通路は、駆動モジュール１００の制御端と駆動モジュール１００の第２の端とを接続し、該通路は、第１の発光制御信号により制御される漏電抑制モジュール４００と補償モジュール３００とで構成される。補償モジュール３００の第２の端（第１のノードＮ１）の電位が大幅にドリフトした後に限って、漏電抑制モジュール４００は大きな漏れ電流を生成し、駆動モジュール１００の制御端（ゲート電極Ｇ）の電位はドリフトする。且つ本願の実施例において、駆動モジュール１００の制御端（ゲート電極Ｇ）の電位が補償モジュール３００の第２の端（第１のノードＮ１）の電位に近いため、漏電抑制モジュール４００の漏れ電流が小さく、この唯一の漏電通路の漏れ電流の大きさが減少され、これにより、駆動モジュール１００の制御端（ゲート電極Ｇ）の電位がより安定し、高電流保持率が実現され、表示パネルのフリッカー現象が改善される。

【0025】

本願の実施例は、駆動モジュール１００の制御端（ゲート電極Ｇ）のリセット経路及びリセット方法を突破的に改良し、駆動モジュール１００の制御端（ゲート電極Ｇ）をリセットするデュアルゲートトランジスタの代わりに第１の記憶モジュール５００を採用し、且つ第１の記憶モジュール５００と漏電抑制モジュール４００とを組み合わせて、駆動モジュール１００の制御端（ゲート電極Ｇ）の漏電を効果的に抑制し、低フレームレートでの高品質の表示の実現に有利で、低消費電力と高表示品質とを両立させる効果の実現に有利である。

【0026】

上記効果を実現すると同時に、本願の実施例に係る画素回路は、初期化段階において、駆動モジュール１００の第１の端及び駆動モジュール１００の第２の端にそれぞれ異なる電圧がアクセスされる場合、例えば、駆動モジュール１００の第１の端に第１の電源信号がアクセスされ、第２の端に第２の電源信号がアクセスされる場合、駆動モジュール１００は導通され、大きな電流が流れることが可能であり、駆動モジュール１００の制御端（ゲート電極Ｇ）を初期化すると同時に駆動モジュール１００のバイアス状態の改善に有利で、残像の問題の改善に有利である。

【0027】

以下、駆動モジュール１００の第１の端及び第２の端にそれぞれ異なる電圧がアクセスされ、駆動モジュール１００が大きな電流を生成する場合について説明する。

【0028】

引き続き図５を参照し、上記実施例を踏まえ、好ましくは、画素回路は、第１の発光制御モジュール７００、第２の発光制御モジュール８００及び初期化モジュール９００をさらに備える。第１の発光制御モジュール７００は、制御端、第１の端及び第２の端を備え、第１の発光制御モジュール７００の第１の端は、駆動モジュール１００の第１の端（第２のノードＮ２）に電気接続され、第１の発光制御モジュール７００の第２の端には、第１の電源信号ＶＤＤがアクセスされ、第１の発光制御モジュール７００の制御端には、第２の発光制御信号ＥＭがアクセスされる。第２の発光制御モジュール８００は、制御端、第１の端及び第２の端を備え、第２の発光制御モジュール８００の制御端には、第２の発光制御信号ＥＭがアクセスされ、第２の発光制御モジュール８００の第１の端は、駆動モジュール１００の第２の端（第３のノードＮ３）に電気接続され、第２の発光制御モジュール８００の第２の端は、発光素子ＯＬＥＤに電気接続される。発光素子ＯＬＥＤは、陽極及び陰極を備える。例示的に、第２の発光制御モジュール８００の第２の端は、発光素子ＯＬＥＤの陽極に電気接続され、発光素子ＯＬＥＤの陰極には、第２の電源信号ＶＳＳがアクセスされる。

【0029】

初期化モジュール９００は、制御端、第１の端及び第２の端を備え、初期化モジュール９００の制御端には、第２の走査信号Ｓ２がアクセスされ、初期化モジュール９００の第１の端は、第２の発光制御モジュール８００の第２の端に電気接続され、初期化モジュール９００の第２の端には、初期化信号がアクセスされる。好ましくは、リファレンス電圧信号Ｖｒｅｆは、初期化信号として兼用される。

【0030】

初期化段階において、漏電抑制モジュール４００及び補償モジュール３００は導通され、駆動モジュール１００は、ダイオード接続方式をなす。及び、第１の発光制御モジュール７００、第２の発光制御モジュール８００及び初期化モジュール９００は同時に導通される。第１の電源信号ＶＤＤは、第１の発光制御モジュール７００を介して駆動モジュール１００の第１の端（第２のノードＮ２）に書き込まれ、第２の電源信号ＶＳＳは、第２の発光制御モジュール８００を介して駆動モジュール１００の第２の端（第３のノードＮ３）に書き込まれ、駆動モジュール１００は導通され、大電流を生成する。該電流は、初期化モジュール９００により流出し、発光素子ＯＬＥＤを流れることなく、これにより、発光素子ＯＬＥＤの陽極を初期化可能であるし、発光素子ＯＬＥＤの初期化段階における導通も回避する。

【0031】

これから分かるように、本願の実施例に係る画素回路は、初期化段階において大電流を生成するように駆動モジュールを制御し、生成された大電流が初期化モジュール９００を介して流出することを実現し、駆動モジュール１００の制御端（ゲート電極Ｇ）及び発光素子ＯＬＥＤの陽極を初期化すると同時に、駆動モジュール１００のバイアス状態の改善に有利で、残像の問題の改善に有利である。

【0032】

引き続き図５を参照し、上記実施例を踏まえ、好ましくは、画素回路は、第２の記憶モジュール６００をさらに備える。第２の記憶モジュール６００は、第１の端及び第２の端を備え、第２の記憶モジュール６００の第１の端は、駆動モジュール１００の制御端（ゲート電極Ｇ）に電気接続され、第２の記憶モジュール６００の第２の端には、第１の電源信号ＶＤＤがアクセスされる。第２の記憶モジュール６００は、電位を記憶するという機能を有し、発光段階において駆動モジュール１００の制御端の電位を不変に維持するように構成される。このように、第１の記憶モジュール５００と第２の記憶モジュール６００とは互いに連携し、第１の記憶モジュール５００は、第１のノードＮ１の電位を不変に維持し、第２の記憶モジュール６００は、駆動モジュール１００の制御端（ゲート電極Ｇ）の電位を不変に維持し、これにより、第１のノードＮ１及びゲート電極Ｇの電位が等しくなるように保持されて、駆動モジュール１００の制御端（ゲート電極Ｇ）の漏電を低減し、高電流保持率を実現し、表示パネルのフリッカー現象を改善することにさらに有利である。

【0033】

図６を参照し、上記実施例を踏まえ、本願の実施例は、複数のモジュールにおけるトランジスタの設置方式について説明する。

【0034】

本願の１つの実施形態において、好ましくは、補償モジュール３００は、第１のトランジスタＭ１を備える。第１のトランジスタＭ１の第１の極は、駆動モジュール１００の第２の端（第３のノードＮ３）に電気接続され、第１のトランジスタＭ１の第２の極は、漏電抑制モジュール４００の第２の端（第１のノードＮ１）に電気接続され、第１のトランジスタＭ１のゲート電極には、第１の発光制御信号ＥＭＢがアクセスされる。本願の実施例は、補償モジュール３００を１つのトランジスタしか備えないように設けており、回路構造が簡単で、実現されやすい。

【0035】

引き続き図６を参照し、本願の１つの実施形態において、好ましくは、漏電抑制モジュール４００は、第２のトランジスタＭ２を備える。第２のトランジスタＭ２の第１の極は、駆動モジュール１００の制御端（ゲート電極Ｇ）に電気接続され、第２のトランジスタＭ２の第２の極は、補償モジュール３００の第２の端（第１のノードＮ１）に電気接続され、第２のトランジスタＭ２のゲート電極には、第１の発光制御信号ＥＭＢがアクセスされる。本願の実施例は、漏電抑制モジュール４００を１つのトランジスタしか備えないように設けており、回路構造が簡単で、実現されやすい。

【0036】

引き続き図６を参照し、本願の１つの実施形態において、好ましくは、データ書込モジュール２００は、第３のトランジスタＭ３を備える。第３のトランジスタＭ３の第１の極は、駆動モジュール１００の第１の端（第２のノードＮ２）に電気接続され、第３のトランジスタＭ３の第２の極には、データ信号Ｄａｔａがアクセスされ、第３のトランジスタＭ３のゲート電極には、第１の走査信号Ｓ１がアクセスされる。本願の実施例は、データ書込モジュール２００を１つのトランジスタしか備えないように設けており、画素回路に必要なトランジスタの数が少ない。

【0037】

引き続き図６を参照し、本願の１つの実施形態において、好ましくは、第１の発光制御モジュール７００は、第５のトランジスタＭ５を備える。第５のトランジスタＭ５の第１の極は、駆動モジュール１００の第１の端（第２のノードＮ２）に電気接続され、第５のトランジスタＭ５の第２の極には、第１の電源信号ＶＤＤがアクセスされ、第５のトランジスタＭ５のゲート電極には、第２の発光制御信号ＥＭがアクセスされる。本願の実施例は、第１の発光制御モジュール７００を１つのトランジスタしか備えないように設けており、回路構造が簡単で、実現されやすい。

【0038】

引き続き図６を参照し、本願の１つの実施形態において、好ましくは、第２の発光制御モジュール８００は、第６のトランジスタＭ６を備える。第６のトランジスタＭ６の第１の極は、駆動モジュール１００の第２の端に電気接続され、第６のトランジスタＭ６の第２の極は、発光素子ＯＬＥＤに電気接続され、第６のトランジスタＭ６のゲート電極には、第２の発光制御信号ＥＭがアクセスされる。本願の実施例は、第２の発光制御モジュール８００を１つのトランジスタしか備えないように設けており、回路構造が簡単で、実現されやすい。

【0039】

引き続き図６を参照し、本願の１つの実施形態において、好ましくは、初期化モジュール９００は、第７のトランジスタＭ７を備える。第７のトランジスタＭ７の第１の極は、第２の発光制御モジュール８００の第２の端に電気接続され、第７のトランジスタＭ７の第２の極には、初期化信号がアクセスされ、第７のトランジスタＭ７のゲート電極には、第２の走査信号Ｓ２がアクセスされる。本願の実施例は、初期化モジュール９００を１つのトランジスタしか備えないように設けており、回路構造が簡単で、実現されやすい。

【0040】

引き続き図６を参照し、本願の１つの実施形態において、好ましくは、第１の記憶モジュール５００は、第１のコンデンサＣ１を備える。第１のコンデンサＣ１の第１の極は、補償モジュール３００の第２の端（第１のノードＮ１）に電気接続され、第１のコンデンサＣ１の第２の極には、リファレンス電圧信号Ｖｒｅｆがアクセスされる。本願の実施例は、第１の記憶モジュール５００を１つのコンデンサしか備えないように設けており、回路構造が簡単で、実現されやすい。

【0041】

引き続き図６を参照し、本願の１つの実施形態において、好ましくは、第２の記憶モジュール６００は、第２のコンデンサＣ２を備える。第２のコンデンサＣ２の第１の極は、駆動モジュール１００の制御端（ゲート電極Ｇ）に電気接続され、第２のコンデンサＣ２の第２の極には、第１の電源信号ＶＤＤがアクセスされる。本願の実施例は、第２の記憶モジュール６００を１つのコンデンサしか備えないように設けており、回路構造が簡単で、実現されやすい。

【0042】

図６は、画素回路における全てのトランジスタがいずれもＰ型トランジスタで、ＬＴＰＳプロセスにより製造されてなることを例示的に示しており、これは本願を限定するものではない。他の実施例において、画素回路における一部又は全部のトランジスタをＮ型トランジスタとして設けてもよく、実際の応用では必要に応じて設定してもよい。

【0043】

図６には、第１のトランジスタＭ１及び第２のトランジスタＭ２がいずれもシングルゲートトランジスタであることを例示的に示しており、本願を限定するものではない。他の実施例において、第１のトランジスタＭ１及び／又は第２のトランジスタＭ２をデュアルゲートトランジスタとして設けてもよい。

【0044】

図７を参照し、上記実施例と異なる点は、データ書込モジュール２００が同期制御端をさらに備えることであり、同期制御端には、第１の発光制御信号ＥＭＢがアクセスされ、データ書込モジュール２００は、第１の走査信号Ｓ１及び第１の発光制御信号ＥＭＢの共同制御でデータ信号Ｄａｔａを伝送する。好ましくは、データ書込モジュール２００は、第４のトランジスタＭ４をさらに備える。第４のトランジスタＭ４のゲート電極には、第１の発光制御信号ＥＭＢがアクセスされ、第４のトランジスタＭ４は、第３のトランジスタＭ３の第１の極と駆動モジュール１００の第１の端（第２のノードＮ２）との間に直列接続される。本願の実施例がこのように設けるのは、画素回路の他の機能に影響を与えないことを前提に、レイアウトのビアホールの数を減少させるためである。

【0045】

図７及び図８を参照し、画素回路のレイアウトは、第１の方向Ｘに沿って延伸し且つ第１の金属層に位置する第１の走査線、第１の発光制御信号線、第２の発光制御信号線及び第２の走査線を備える。第１の走査線は、第１の走査信号Ｓ１を伝送し、第１の発光制御信号線は、第１の発光制御信号ＥＭＢを伝送し、第２の発光制御信号線は、第２の発光制御信号ＥＭを伝送し、第２の走査線は、第２の走査信号Ｓ２を伝送する。

【0046】

画素回路のレイアウトは、第１の方向Ｘに沿って延伸し且つ第２の金属層に位置するリファレンス電圧信号線をさらに備え、リファレンス電圧信号線は、リファレンス電圧信号Ｖｒｅｆを伝送する。

【0047】

画素回路のレイアウトは、第２の方向Ｙに沿って延伸し且つ第３の金属層に位置するデータ線及び第１の電源信号線をさらに備える。データ線は、データ信号Ｄａｔａを伝送し、第１の電源信号線は、第１の電源信号ＶＤＤを伝送する。

【0048】

画素回路のレイアウトは、活性層に位置する半導体パターンをさらに備え、半導体パターンと第１の金属層に位置する複数の信号線とが交差する位置には、トランジスタが形成される。半導体パターンにおけるＳ形の部分と第１の金属層とは交差して駆動トランジスタＭＤを形成する。

【0049】

半導体パターンと第１の走査線とが交差する位置には、第３のトランジスタＭ３が形成される。第１の走査線と半導体パターンとが交差する部分は、第３のトランジスタＭ３のゲート電極であり、即ち第３のトランジスタＭ３のゲート電極は、第１の走査線に電気接続される。半導体パターンの第１の走査線の両側に位置する部分は、第３のトランジスタの第１の極及び第２の極であり、第３のトランジスタＭ３の第２の極は、ビアホール１１０によりデータ線に接続され、第３のトランジスタＭ３の第１の極は、第４のトランジスタＭ４の第２の極に電気接続される。

【0050】

半導体パターンと第１の発光制御信号線とが交差する位置には、第４のトランジスタＭ４、第２のトランジスタＭ２及び第１のトランジスタＭ１が形成される。第４のトランジスタＭ４のゲート電極は、第１の発光制御信号線に電気接続され、第４のトランジスタＭ４の第１の極は、駆動トランジスタＭＤの第１の極に電気接続され、第４のトランジスタＭ４の第２の極は、第３のトランジスタＭ３の第１の極に電気接続される。第１のトランジスタＭ１のゲート電極は、第１の発光制御信号線に電気接続され、第１のトランジスタＭ１の第１の極は、駆動トランジスタＭＤの第２の極に電気接続され、第１のトランジスタＭ１の第２の極は、第２のトランジスタＭ２の第２の極に電気接続される。第２のトランジスタＭ２のゲート電極は、第１の発光制御信号線に電気接続され、第２のトランジスタＭ２の第１の極は、ビアホール１１０及び接続線１２０により駆動トランジスタＭＤのゲート電極に接続され、第２のトランジスタＭ２の第２の極は、第１のトランジスタＭ１の第２の極に電気接続される。例示的に、接続線１２０は、第３の金属層に位置する。

【0051】

半導体パターンと第２の発光制御信号線とが交差する位置には、第５のトランジスタＭ５及び第６のトランジスタＭ６が形成される。第５のトランジスタＭ５のゲート電極は、第２の発光制御信号線に電気接続され、第５のトランジスタＭ５の第１の極は、駆動トランジスタＭＤの第１の極に電気接続され、第５のトランジスタＭ５の第２の極は、ビアホール１１０により第１の電源信号線に接続される。第６のトランジスタＭ６のゲート電極は、第２の発光制御信号線に電気接続され、第６のトランジスタＭ６の第１の極は、駆動トランジスタＭＤの第２の極に電気接続され、第６のトランジスタＭ６の第２の極は、ビアホール１１０により発光素子の陽極１３０に電気接続される。

【0052】

半導体パターンと第２の走査線とが交差する位置には、第７のトランジスタＭ７が形成される。第７のトランジスタＭ７のゲート電極は、第２の走査線に電気接続され、第７のトランジスタＭ７の第１の極は、第６のトランジスタＭ６の第２の極に電気接続され、第７のトランジスタＭ７の第２の極は、ビアホール１１０及び接続線１２０によりリファレンス電圧信号線に接続される。

【0053】

駆動トランジスタＭＤのゲート電極は、第２のコンデンサＣ２の第１の極の極板とされ、第２のコンデンサＣ２の第２の極の極板は、第３の金属層に設けられ、直接第１の電源信号線に電気接続されてもよいし、第２の金属層に設けられ、ビアホール１１０を設けることにより第１の電源信号線に電気接続されてもよい。

【0054】

第１のコンデンサＣ１の第１の極の極板は、第２の金属層に位置し、ビアホール１１０及び接続線１２０により第１のトランジスタＭ１の第２の極に接続される。第１のコンデンサＣ１の第２の極の極板は、第３の金属層に位置し、ビアホール１１０及び接続線１２０によりリファレンス電圧信号線に接続される。或いは、第１のコンデンサＣ１の第１の極の極板は、第３の金属層に位置し、ビアホール１１０及び接続線１２０により第１のトランジスタＭ１の第２の極に接続される。第１のコンデンサＣ１の第２の極の極板は、第２の金属層に位置し、直接リファレンス電圧信号線に接続される。

【0055】

そのため、図８に示すレイアウトから、第３のトランジスタＭ３の下部において、半導体パターンと第１の発光制御信号線とは、自然に第４のトランジスタＭ４を形成し、且つ第４のトランジスタＭ４の存在は、画素回路の機能に影響を与えないことが見られる。しかしながら、Ｍ４が設けられなければ、半導体パターンが第１の発光制御信号線に跨るように、半導体パターンを中断させてビアホール及び接続線を設け、或いは第１の発光制御信号線が半導体パターンに跨るように、第１の発光制御信号線を中断させてビアホール及び接続線を設ける必要がある。そのため、本願の実施例は、画素回路に第４のトランジスタＭ４を追加することにより、画素回路の他の機能に影響を与えないことを前提に、レイアウトのビアホールの数を減少させることを実現する。

【0056】

これから分かるように、本願の実施例は、８Ｔ２Ｃ構造の画素回路を提供し、レイアウトから見て、図２と図８とを対比し、関連技術の７Ｔ１Ｃ画素回路と比べると、本願の実施例に係る８Ｔ２Ｃ画素回路には、新たな信号線が追加されていない。図４と図８とを対比し、関連技術の８Ｔ１Ｃ回路と比べると、本願の実施例に係る８Ｔ２Ｃ画素回路は、１本の第１の方向Ｘに沿って延伸する信号線が減少されており、そのため、本願の実施例は、配線空間の節約に有利であり、１インチ当たりの画素数（Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈ、ＰＰＩ）の設計の向上に有利である。

【0057】

以上のことから、本願の実施例は、少なくとも以下の効果を含む。

【0058】

第１に、高電流保持率が実現され、表示パネルのフリッカー現象が改善され、低フレームレートでの高品質の表示の実現に有利で、低消費電力と高表示品質とを両立させる効果の実現に有利である。

【0059】

第２に、駆動トランジスタＭＤのゲート電極Ｇを初期化すると同時に駆動トランジスタＭＤのバイアス状態の改善に有利で、残像の問題の改善に有利である。

【0060】

第３に、配線空間の節約に有利であり、高ＰＰＩの設計の実現に有利である。

【0061】

本願の実施例は、表示パネルをさらに提供する。該表示パネルは、本願の任意の実施例に係る画素回路を備え、相応する効果を具備し、繰り返し説明しない。

【0062】

本願の実施例は、画素回路の駆動方法をさらに提供し、該駆動方法は、本願の任意の実施例に係る画素回路に適用可能であり、相応する効果を具備する。図７及び図９を参照し、画素回路の駆動方法は、以下を含む。

【0063】

Ｓ１１０において、初期化段階において、第１の発光制御信号ＥＭＢは、駆動モジュール１００の第１の端及び駆動モジュール１００の第２の端にそれぞれ異なる電圧がアクセスされる場合、駆動モジュール１００を導通させて初期化するように、補償モジュール３００及び漏電抑制モジュール４００を導通されるように制御する。

【0064】

Ｓ１２０において、データ書込段階において、第１の発光制御信号ＥＭＢは、補償モジュール３００及び漏電抑制モジュール４００を導通されるように制御し、第１の走査信号Ｓ１は、データ信号Ｄａｔａを駆動モジュール１００の制御端に書き込むように、データ書込モジュール２００を導通されるように制御し、第１の記憶モジュール５００の第１の端及び駆動モジュール１００の制御端の電位は等しく、且つ第１の記憶モジュール５００の第１の端と第１の記憶モジュール５００の第２の端とで電圧差が形成される。

【0065】

Ｓ１３０において、発光段階において、第１の発光制御信号ＥＭＢは、補償モジュール３００及び漏電抑制モジュール４００をオフに制御し、第１の走査信号Ｓ１は、データ書込モジュール２００をオフに制御し、第１の記憶モジュール５００は、漏電抑制モジュール４００の第１の端及び第２の端の電位を等しくするように、第１の記憶モジュール５００の第１の端と第１の記憶モジュール５００の第２の端との電圧差を不変に維持する。

【0066】

上記実施例を踏まえ、好ましくは、初期化段階は、第１の初期化サブ段階及び第２の初期化サブ段階を含む。

【0067】

第１の初期化サブ段階において、第１の発光制御信号ＥＭＢは、補償モジュール３００及び漏電抑制モジュール４００を導通されるように制御し、第２の発光制御信号ＥＭは、第１の発光制御モジュール７００及び第２の発光制御モジュール８００を導通されるように制御し、第２の走査信号Ｓ２は、駆動モジュール１００を導通させるように、初期化モジュール９００を導通されるように制御し、生成された駆動電流は、初期化モジュール９００を介して流出する。駆動モジュール１００は導通され、大きな電流が流れ、駆動モジュール１００の制御端（ゲート電極Ｇ）を初期化すると同時に駆動モジュール１００のバイアス状態の改善に有利で、残像の問題の改善に有利である。

【0068】

第２の初期化サブ段階において、第２の発光制御信号ＥＭは、第１の発光制御モジュール７００及び第２の発光制御モジュール８００をオフに制御し、リファレンス電圧信号Ｖｒｅｆは、引き続き発光素子ＯＬＥＤの陽極を初期化する。

【0069】

図１０は、本願の実施例に係る１つの画素回路の駆動の時間順序の模式図である。以下、図７及び図１０を参照しながら画素回路の駆動過程について説明する。

【0070】

第１の初期化サブ段階ｔ１１において、第２の走査信号Ｓ２、第１の発光制御信号ＥＭＢ及び第２の発光制御信号ＥＭはローレベルであり、第１のトランジスタＭ１、第２のトランジスタＭ２、第５のトランジスタＭ５、第６のトランジスタＭ６及び第７のトランジスタＭ７は導通され、駆動トランジスタＭＤのゲート電極Ｇ及び発光素子ＯＬＥＤの陽極は同時にリセットされ、駆動トランジスタＭＤのゲート電極Ｇには、リファレンス電圧信号Ｖｒｅｆが書き込まれ、この際、駆動トランジスタＭＤには大きな電流が流れ、駆動トランジスタＭＤのバイアス状態を改善して残像の問題を改善することに有利である。

【0071】

第２の初期化サブ段階ｔ１２において、第１の初期化段階ｔ１１と異なる点は、第２の発光制御信号ＥＭがローレベルからハイレベルに変わり、第５のトランジスタＭ５及び第６のトランジスタＭ６がオフされ、駆動トランジスタＭＤが大電流を生成しなくなることである。ゲート電極Ｇの電位は、第１のコンデンサＣ１により保持され、リファレンス電圧信号Ｖｒｅｆは、引き続き発光素子ＯＬＥＤの陽極を初期化する。

【0072】

データ書込段階ｔ２において、第２の走査信号Ｓ２はハイレベルであり、第７のトランジスタＭ７はオフされる。第１の走査信号Ｓ１及び第１の発光制御信号ＥＭＢはローレベルであり、第３のトランジスタＭ３、第４のトランジスタＭ４、第１のトランジスタＭ１及び第２のトランジスタＭ２は導通され、データ信号Ｄａｔａは、第３のトランジスタＭ３、第４のトランジスタＭ４、駆動トランジスタＭＤ、第１のトランジスタＭ１及び第２のトランジスタＭ２を介してゲート電極Ｇ及び第１のノードＮ１に書き込まれ、即ち第１のコンデンサＣ１及び第２のコンデンサＣ２に書き込まれる。リファレンス電圧信号Ｖｒｅｆがデータ信号Ｄａｔａの電圧よりも低いため、データ書込段階ｔ２において、ゲート電極Ｇの電位は徐々に上昇する。

【0073】

発光段階ｔ３において、第１の走査信号Ｓ１及び第１の発光制御信号ＥＭＢはハイレベルであり、第３のトランジスタＭ３、第４のトランジスタＭ４、第１のトランジスタＭ１及び第２のトランジスタＭ２はオフされる。第２の発光制御信号ＥＭはローレベルであり、第５のトランジスタＭ５及び第６のトランジスタＭ６は導通され、発光素子ＯＬＥＤは点灯される。その間、第１のコンデンサＣ１及び第２のコンデンサＣ２は、第１のノードＮ１及びゲート電極Ｇの電位をラッチする。第１のノードＮ１とゲート電極Ｇの電位が非常に近いため、第２のトランジスタＭ２の漏れ電流が非常に小さく、そのため、ゲート電極Ｇの電位がより安定し、表示パネルのフリッカーの問題が改善される。

【0074】

引き続き図１０を参照し、段階ｔ０は初期状態であり、１つ前のフレームの発光段階と考えられる。

【0075】

図１０には、第２の初期化サブ段階ｔ１２とデータ書込段階ｔ２との間に第１の過渡段階がさらに含まれることを例示的に示している。第１の過渡段階において第２の走査信号Ｓ２はローレベルからハイレベルに変わり、第１の発光制御信号ＥＭＢはローレベルからハイレベルに変わり、これは本願を限定するものではない。他の実施例において、第１の過渡段階が設けられず、第２の走査信号Ｓ２は、データ書込段階ｔ２においてローレベルからハイレベルに変わり、第１の発光制御信号ＥＭＢは、初期化段階及びデータ書込段階ｔ２においてローレベルに保持されてもよい。

【0076】

図１０には、データ書込段階ｔ２と発光段階ｔ３との間に第２の過渡段階がさらに含まれることを例示的に示している。第２の過渡段階において第１の走査信号Ｓ１及び第１の発光制御信号ＥＭＢはローレベルからハイレベルに変わり、これは本願を限定するものではない。他の実施例において、第２の過渡段階が設けられず、第１の走査信号Ｓ１及び第１の発光制御信号ＥＭＢは、発光段階ｔ３においてローレベルからハイレベルに変わってもよい。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【手続補正書】

【提出日】2023-11-02

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

制御端、第１の端及び第２の端を備える駆動モジュールと、
第１の走査信号がアクセスされる走査制御端、前記駆動モジュールの第１の端に電気接続される第１の端、及びデータ信号がアクセスされる第２の端を備えるデータ書込モジュールと、
第１の発光制御信号がアクセスされる制御端、前記駆動モジュールの第２の端に電気接続される第１の端、及び第２の端を備える補償モジュールと、
前記第１の発光制御信号がアクセスされる制御端、前記駆動モジュールの制御端に電気接続される第１の端、及び前記補償モジュールの第２の端に電気接続される第２の端を備え、前記補償モジュールと初期化段階及びデータ書込段階において導通される漏電抑制モジュールと、
前記補償モジュールの第２の端に電気接続される第１の端、及びリファレンス電圧信号がアクセスされる第２の端を備え、前記データ書込段階及び発光段階において、第１の記憶モジュールの第１の端と前記第１の記憶モジュールの第２の端とで電圧差が形成されると、前記電圧差を不変に維持するように構成される第１の記憶モジュールと、
を備える、
画素回路。

【請求項2】

前記補償モジュールは、
第１の極が前記駆動モジュールの第２の端に電気接続され、第２の極が前記漏電抑制モジュールの第２の端に電気接続され、ゲート電極に前記第１の発光制御信号がアクセスされる第１のトランジスタを備え、
及び／又は、
前記漏電抑制モジュールは、
第１の極が前記駆動モジュールの制御端に電気接続され、第２の極が前記補償モジュールの第２の端に電気接続され、ゲート電極に前記第１の発光制御信号がアクセスされる第２のトランジスタを備える、
請求項１に記載の画素回路。

【請求項3】

前記第１の記憶モジュールは、
第１の極が前記補償モジュールの第２の端に電気接続され、第２の極に前記リファレンス電圧信号がアクセスされる第１のコンデンサを備え、
及び／又は
前記データ書込モジュールは、
第１の極が前記駆動モジュールの第１の端に電気接続され、第２の極に前記データ信号がアクセスされ、ゲート電極に前記第１の走査信号がアクセスされる第３のトランジスタを備える、
請求項１に記載の画素回路。

【請求項4】

前記データ書込モジュールは、
前記第１の発光制御信号がアクセスされる同期制御端と、
第２の極に前記データ信号がアクセスされ、ゲート電極に前記第１の走査信号がアクセスされる第３のトランジスタと、
第１の極が前記駆動モジュールの第１の端に電気接続され、第２の極が前記第３のトランジスタの第１の極に電気接続され、ゲート電極に前記第１の発光制御信号がアクセスされる第４のトランジスタと、
をさらに備え、
前記第１の走査信号及び前記第１の発光制御信号の共同制御で前記データ信号を伝送する、
請求項１に記載の画素回路。

【請求項5】

前記駆動モジュールの制御端に電気接続される第１の端と、第１の電源信号がアクセスされる第２の端と、第１の極が前記駆動モジュールの制御端に電気接続され、第２の極に前記第１の電源信号がアクセスされる第２のコンデンサとを備え、発光段階において前記駆動モジュールの制御端の電位を不変に維持するように構成される第２の記憶モジュールをさらに備える、
請求項１に記載の画素回路。

【請求項6】

第２の発光制御信号がアクセスされる制御端、前記駆動モジュールの第１の端に電気接続される第１の端、及び第１の電源信号がアクセスされる第２の端を備える第１の発光制御モジュールと、
前記第２の発光制御信号がアクセスされる制御端、前記駆動モジュールの第２の端に電気接続される第１の端、及び発光素子に電気接続される第２の端を備える第２の発光制御モジュールと、
第２の走査信号がアクセスされる制御端、前記第２の発光制御モジュールの第２の端に電気接続される第１の端、及び初期化信号がアクセスされる第２の端を備える初期化モジュールと、
をさらに備え、
前記第１の発光制御モジュール、前記第２の発光制御モジュール及び前記初期化モジュールは、前記初期化段階において同時に導通され、
前記第１の発光制御モジュールは、
第１の極が前記駆動モジュールの第１の端に電気接続され、第２の極に前記第１の電源信号がアクセスされ、ゲート電極に前記第２の発光制御信号がアクセスされる第５のトランジスタを備え、
及び／又は
前記第２の発光制御モジュールは、第１の極が前記駆動モジュールの第２の端に電気接続され、第２の極が前記発光素子に電気接続され、ゲート電極に前記第２の発光制御信号がアクセスされる第６のトランジスタを備え、
及び／又は
前記初期化モジュールは、
第１の極が前記第２の発光制御モジュールの第２の端に電気接続され、第２の極に前記初期化信号がアクセスされ、ゲート電極に前記第２の走査信号がアクセスされる第７のトランジスタを備え、
及び／又は、
前記発光素子は、前記第２の発光制御モジュールの第２の端と電気接続される陽極、及び第２の電源信号がアクセスされる陰極を備える、
請求項１に記載の画素回路。

【請求項7】

前記リファレンス電圧信号は、前記初期化信号として兼用される、
請求項６に記載の画素回路。

【請求項8】

請求項１～７のいずれか１項に記載の画素回路を備える、
表示パネル。

【請求項9】

駆動モジュール、漏電抑制モジュール、データ書込モジュール、補償モジュール及び第１の記憶モジュールを備え、前記データ書込モジュールは、第１の端が前記駆動モジュールの第１の端に電気接続され、第２の端にデータ信号がアクセスされ、制御端に第１の走査信号がアクセスされ、前記補償モジュールは、第１の端が前記駆動モジュールの第２の端に電気接続され、制御端に第１の発光制御信号がアクセスされ、前記漏電抑制モジュールは、第１の端が前記駆動モジュールの制御端に電気接続され、第２の端が前記補償モジュールの第２の端に電気接続され、制御端に前記第１の発光制御信号がアクセスされ、前記第１の記憶モジュールは、第１の端が前記補償モジュールの第２の端に電気接続され、第２の端にリファレンス電圧信号がアクセスされる画素回路の駆動方法であって、
初期化段階において、前記第１の発光制御信号は、前記駆動モジュールの第１の端及び前記駆動モジュールの第２の端にそれぞれ異なる電気信号がアクセスされる場合、前記駆動モジュールを導通させて初期化するように、前記補償モジュール及び前記漏電抑制モジュールを導通されるように制御することと、
データ書込段階において、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールを導通されるように制御し、前記第１の走査信号は、前記データ信号を前記駆動モジュールの制御端に書き込むように、前記データ書込モジュールを導通されるように制御し、前記第１の記憶モジュールの第１の端及び前記駆動モジュールの制御端の電位は等しく、且つ前記第１の記憶モジュールの第１の端と前記第１の記憶モジュールの第２の端とで電圧差が形成されることと、
発光段階において、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールをオフに制御し、前記第１の走査信号は、前記データ書込モジュールをオフに制御し、前記第１の記憶モジュールは、前記漏電抑制モジュールの第１の端及び前記漏電抑制モジュールの第２の端の電位を等しくするように、前記第１の記憶モジュールの第１の端と前記第１の記憶モジュールの第２の端との電圧差を不変に維持することと、
を含む、
画素回路の駆動方法。

【請求項10】

前記画素回路は、第１の端が前記駆動モジュールの第１の端に電気接続され、第２の端に第１の電源信号がアクセスされ、制御端に第２の発光制御信号がアクセスされる第１の発光制御モジュールと、第１の端が前記駆動モジュールの第２の端に電気接続され、第２の端が発光素子に電気接続され、制御端に前記第２の発光制御信号がアクセスされる第２の発光制御モジュールと、第１の端が前記第２の発光制御モジュールの第２の端に電気接続され、第２の端に初期化信号がアクセスされ、制御端に第２の走査信号がアクセスされる初期化モジュールとをさらに備え、
前記初期化段階は、第１の初期化サブ段階及び第２の初期化サブ段階を含み、前記第１の初期化サブ段階において、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールを導通されるように制御し、前記第２の発光制御信号は、前記第１の発光制御モジュール及び前記第２の発光制御モジュールを導通されるように制御し、前記第２の走査信号は、初期化モジュールを導通されるように制御し、前記リファレンス電圧信号は、駆動トランジスタのゲート電極及び前記発光素子の陽極を初期化し、前記第２の初期化サブ段階において、前記第２の発光制御信号は、前記第１の発光制御モジュール及び前記第２の発光制御モジュールをオフに制御し、前記リファレンス電圧信号は、前記発光素子の陽極を初期化し、
前記駆動方法は、
前記データ書込段階において、前記第２の走査信号は、前記初期化モジュールをオフに制御し、前記第１の走査信号は、前記データ書込モジュールを導通されるように制御し、
前記発光段階において、前記第１の走査信号は、前記データ書込モジュールをオフに制御し、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールをオフに制御し、前記第２の発光制御信号は、前記第１の発光制御モジュール及び前記第２の発光制御モジュールを導通されるように制御することをさらに含み、
前記第２の初期化サブ段階と前記データ書込段階との間には、第１の過渡段階がさらに含まれ、
前記駆動方法は、
前記第１の過渡段階において、前記第２の走査信号は、前記初期化モジュールをオフに制御し、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールをオフに制御することをさらに含み、
及び／又は
前記データ書込段階と前記発光段階との間には、第２の過渡段階が含まれ、
前記駆動方法は、
前記第２の過渡段階において、前記第１の走査信号は、前記データ書込モジュールをオフに制御し、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールをオフに制御することをさらに含む、
請求項９に記載の方法。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正の内容】

【0007】

本願は、
初期化段階において、前記第１の発光制御信号は、前記駆動モジュールの第１の端及び前記駆動モジュールの第２の端にそれぞれ異なる電気信号がアクセスされる場合、前記駆動モジュールを導通させて初期化するように、前記補償モジュール及び前記漏電抑制モジュールを導通されるように制御することと、
データ書込段階において、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールを導通されるように制御し、前記第１の走査信号は、前記データ信号を前記駆動モジュールの制御端に書き込むように、前記データ書込モジュールを導通されるように制御し、前記第１の記憶モジュールの第１の端及び前記駆動モジュールの制御端の電位は等しく、且つ前記第１の記憶モジュールの第１の端と前記第１の記憶モジュールの第２の端とで電圧差が形成されることと、
発光段階において、前記第１の発光制御信号は、前記補償モジュール及び前記漏電抑制モジュールをオフに制御し、前記第１の走査信号は、前記データ書込モジュールをオフに制御し、前記第１の記憶モジュールは、前記漏電抑制モジュールの第１の端及び前記漏電抑制モジュールの第２の端の電位を等しくするように、前記第１の記憶モジュールの第１の端と前記第１の記憶モジュールの第２の端との電圧差を不変に維持することと、を含み、本願の任意の実施例に係る画素回路に適用される画素回路の駆動方法をさらに提供する。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正の内容】

【0010】

上記効果を実現すると同時に、本願の実施例に係る画素回路は、初期化段階において、駆動モジュールの第１の端及び駆動モジュールの第２の端にそれぞれ異なる電気信号がアクセスされる場合、例えば、駆動モジュールの第１の端に第１の電源信号がアクセスされ、第２の端に第２の電源信号がアクセスされる場合、駆動モジュールは導通され、大きな電流が流れることが可能であり、駆動モジュールの制御端を初期化すると同時に駆動モジュールのバイアス状態の改善に有利で、残像の問題の改善に有利である。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正の内容】

【0021】

初期化段階において、漏電抑制モジュール４００及び補償モジュール３００が導通され、駆動モジュール１００の第２の端と駆動モジュール１００の制御端（ゲート電極Ｇ）とが導通される。駆動モジュール１００は、ダイオード接続方式をなし、駆動モジュール１００の第１の端及び駆動モジュール１００の第２の端にそれぞれ異なる電気信号がアクセスされる場合、例えば、駆動モジュール１００の第１の端に第１の電源信号がアクセスされ、駆動モジュール１００の第２の端に第２の電源信号がアクセスされる場合、駆動モジュール１００が導通され、大きな電流が流れ、駆動モジュール１００の制御端（ゲート電極Ｇ）を初期化すると同時に駆動モジュール１００のバイアス状態の改善に有利で、残像の問題の改善に有利である。

【手続補正5】

【補正対象書類名】明細書

【補正対象項目名】００２６

【補正方法】変更

【補正の内容】

【0026】

上記効果を実現すると同時に、本願の実施例に係る画素回路は、初期化段階において、駆動モジュール１００の第１の端及び駆動モジュール１００の第２の端にそれぞれ異なる電気信号がアクセスされる場合、例えば、駆動モジュール１００の第１の端に第１の電源信号がアクセスされ、第２の端に第２の電源信号がアクセスされる場合、駆動モジュール１００は導通され、大きな電流が流れることが可能であり、駆動モジュール１００の制御端（ゲート電極Ｇ）を初期化すると同時に駆動モジュール１００のバイアス状態の改善に有利で、残像の問題の改善に有利である。

【手続補正6】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正の内容】

【0027】

以下、駆動モジュール１００の第１の端及び第２の端にそれぞれ異なる電気信号がアクセスされ、駆動モジュール１００が大きな電流を生成する場合について説明する。

【手続補正7】

【補正対象書類名】明細書

【補正対象項目名】００６３

【補正方法】変更

【補正の内容】

【0063】

Ｓ１１０において、初期化段階において、第１の発光制御信号ＥＭＢは、駆動モジュール１００の第１の端及び駆動モジュール１００の第２の端にそれぞれ異なる電気信号がアクセスされる場合、駆動モジュール１００を導通させて初期化するように、補償モジュール３００及び漏電抑制モジュール４００を導通されるように制御する。

【国際調査報告】