特表2024-517079ワイドバンドギャップ半導体デバイス上にオーミックコンタクトを形成する方法およびワイドバンドギャップ半導体デバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-04-19
(54)【発明の名称】ワイドバンドギャップ半導体デバイス上にオーミックコンタクトを形成する方法およびワイドバンドギャップ半導体デバイス
(51)【国際特許分類】
H01L 21/28 20060101AFI20240412BHJP
H01L 21/265 20060101ALI20240412BHJP
H01L 29/12 20060101ALI20240412BHJP
H01L 29/78 20060101ALI20240412BHJP
H01L 21/336 20060101ALI20240412BHJP
【ＦＩ】
H01L21/28 A
H01L21/28 301B
H01L21/28 301R
H01L21/265 Z
H01L29/78 652T
H01L29/78 652B
H01L29/78 658A
H01L29/78 653C
H01L29/78 652H
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023561763
(86)(22)【出願日】2022-03-25
(85)【翻訳文提出日】2023-11-28
(86)【国際出願番号】 EP2022057969
(87)【国際公開番号】W WO2022214338
(87)【国際公開日】2022-10-13
(31)【優先権主張番号】21166967.6
(32)【優先日】2021-04-06
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】523380173
【氏名又は名称】ヒタチ・エナジー・リミテッド
【氏名又は名称原語表記】ＨＩＴＡＣＨＩ ＥＮＥＲＧＹ ＬＴＤ
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】スンダラムーシー，ビノス
(72)【発明者】
【氏名】ノール，ラーズ
(72)【発明者】
【氏名】ビルツ，ステファン
【テーマコード（参考）】
4M104
【Ｆターム（参考）】
4M104AA03
4M104BB02
4M104BB04
4M104BB05
4M104BB06
4M104BB07
4M104BB14
4M104BB16
4M104BB17
4M104BB18
4M104BB30
4M104BB34
4M104CC01
4M104DD26
4M104DD35
4M104DD37
4M104DD43
4M104DD79
4M104FF03
4M104GG03
4M104GG06
4M104GG09
4M104GG18
4M104HH15
(57)【要約】
本開示は、１５ｋｅＶ未満の注入エネルギーを使用してワイドバンドギャップ半導体デバイス（１）の第１表面（４）を通してドーパントを浅く注入して、ワイドバンドギャップ半導体材料（２）の少なくとも１つの界面領域（５）を形成することと、１１００℃未満の温度で、注入されたドーパントを含む界面領域（５）を熱処理することと、少なくとも１つの界面領域（５）の上に金属材料を堆積させて、少なくとも１つのオーミックコンタクト領域（３）を形成することとを含む、ワイドバンドギャップ半導体デバイス上にオーミックコンタクトを形成する方法に関する。本開示はさらに、ワイドバンドギャップ半導体材料（２）と、ワイドバンドギャップ半導体材料（２）内にドープされて配置された少なくとも１つの界面領域（５）と、少なくとも１つの界面領域（５）の上に配置された少なくとも１つのオーミックコンタクト領域（３）とを含む半導体本体またはエピタキシャル層を備えるワイドバンドギャップ半導体デバイス（１）に関する。
【特許請求の範囲】
【請求項1】
１５ｋｅＶ未満の注入エネルギーを使用してワイドバンドギャップ半導体デバイス（１）の第１表面（４）を通してドーパントを浅く注入して、ワイドバンドギャップ半導体材料（２）内に少なくとも１つの界面領域（５）を形成するステップと、前記注入されたドーパントを含む前記少なくとも１つの界面領域（５）を１１００℃未満の温度で急速熱処理するステップと、
前記少なくとも１つの界面領域（５）を急速熱処理した後、前記少なくとも１つの界面領域（５）の上に金属材料を堆積させて、少なくとも１つのオーミックコンタクト領域（３）を形成するステップと、
場合により、７００℃未満のアニール温度で前記堆積した金属材料をアニールするステップと
を含む、ワイドバンドギャップ半導体デバイス（１）上にオーミックコンタクトを形成する方法。
【請求項2】
浅い注入が、１０ｋｅＶ未満、特に５ｋｅＶ以下の注入エネルギーで実行される、請求項１に記載の方法。
【請求項3】
急速熱処理が、１０００℃の温度および／または５分間の持続時間で実行される、請求項１または２に記載の方法。
【請求項4】
前記堆積した金属材料が、４５０℃、５５０℃または７００℃のアニール温度でアニールされる、請求項１～３のいずれか１項に記載の方法。
【請求項5】
前記ドーパントの浅い注入が、１０１４／ｃｍ２から１０１８／ｃｍ２の間の線量を使用して前記ドーパントを前記ワイドバンドギャップ半導体材料（２）に注入することを含む、前記ワイドバンドギャップ半導体材料が炭化ケイ素を含む、
前記堆積した金属材料が、前記少なくとも１つの界面領域（５）において前記ワイドバンドギャップ半導体材料（２）と化学的に反応することなく、少なくとも１つのコンタクト金属層（３３）を形成する、または
前記堆積した金属材料によって形成された前記少なくとも１つのオーミックコンタクト領域（３）が、前記少なくとも１つの界面領域（５）よりも厚い
の少なくとも１つである、請求項１～４のいずれか１項に記載の方法。
【請求項6】
前記第１表面が、前記ワイドバンドギャップ半導体デバイス（１）の上面に対応し、前記金属材料が、前記少なくとも１つの界面領域（５）の上に堆積されて、前記ワイドバンドギャップ半導体デバイス（１）の表側に前記少なくとも１つのオーミックコンタクト領域（３）を形成する、請求項１～５のいずれか１項に記載の方法。
【請求項7】
前記界面領域（５）を形成した後、特定のワイドバンドギャップ半導体デバイス（１）を形成するためのさらなる処理ステップが行われる、請求項１～６のいずれか１項に記載の方法。
【請求項8】
前記少なくとも１つの界面領域（５）もしくは前記少なくとも１つのオーミックコンタクト領域（３）のうちの少なくとも１つを形成する前に、前記ワイドバンドギャップ半導体デバイス（１）の表側処理を実行するステップ、または前記金属材料を堆積させる前に、酸化物層もしくはパッシベーション層（５８）のうちの少なくとも一方を形成するステップ
の少なくとも１つをさらに含む、請求項１～７のいずれか１項に記載の方法。
【請求項9】
前記ワイドバンドギャップ半導体デバイス（１）の裏側処理を実行するステップであって、前記裏側処理が、前記界面領域（５）の熱処理をもたらす熱処理ステップを含む、ステップ、または前記半導体デバイス（１）の第２表面上に少なくとも１つの裏側コンタクトを形成するステップであって、前記少なくとも１つの裏側コンタクトを形成するステップが、前記界面領域（５）の熱処理をもたらすアニールステップを含む、ステップ
の少なくとも１つをさらに含む、請求項１～８のいずれか１項に記載の方法。
【請求項10】
前記ワイドバンドギャップ半導体材料（２）内に少なくとも１つのトレンチ構造（１４）を形成するステップ、または前記第１表面（４）上に表側構造（５７）を形成するステップと、前記少なくとも１つの界面領域（５）および／または前記少なくとも１つのオーミックコンタクト領域（３）を横方向に自己整合させるために、前記少なくとも１つのトレンチ構造（１４）または前記表側構造（５７）をそれぞれ使用するステップと
をさらに含む、請求項１～９のいずれか１項に記載の方法。
【請求項11】
少なくとも１つの凹部（３５）を形成するために前記ワイドバンドギャップ半導体材料（２）をエッチングするステップであって、前記少なくとも１つのオーミックコンタクト領域（３）、または前記少なくとも１つのコンタクト領域（３）の第３表面上に形成された表側電極層（３４）のうちの少なくとも１つが、エッチングマスクとして機能する、ステップをさらに含む、請求項１～１０のいずれか１項に記載の方法。
【請求項12】
請求項１～１１のいずれか１項に記載の方法によって形成されたワイドバンドギャップ半導体デバイス（１）。
【請求項13】
ワイドバンドギャップ半導体材料（２）を含む半導体本体またはエピタキシャル層と、前記ワイドバンドギャップ半導体材料（２）の浅い注入層内にドープされて配置された少なくとも１つの界面領域（５）であって、前記少なくとも１つの界面領域（５）が１５ｋｅＶ未満の注入エネルギーに対応する第１の厚さ（Ｔ１）を有する、少なくとも１つの界面領域（５）と、
前記少なくとも１つの界面領域（５）の上のコンタクト層内に配置された９９％を超える金属材料を含む少なくとも１つのオーミックコンタクト領域（３）であって、前記少なくとも１つのオーミックコンタクト領域（３）が前記第１の厚さ（Ｔ１）よりも厚い第２の厚さ（Ｔ２）を有する、少なくとも１つのオーミックコンタクト領域（３）と
を備える、ワイドバンドギャップ半導体デバイス（１）。
【請求項14】
前記第１の厚さ（Ｔ１）が、１０ｋｅＶ未満、特に５ｋｅＶ以下の注入エネルギーに対応する、請求項１３に記載のワイドバンドギャップ半導体デバイス（１）。
【請求項15】
前記少なくとも１つの界面領域（５）が、５０ｎｍ未満、特に２５ｎｍ、または１０ｎｍ未満の厚さ（Ｔ１）を有する、請求項１３または１４に記載のワイドバンドギャップ半導体デバイス（１）。
【請求項16】
前記少なくとも１つのオーミックコンタクト領域（３）が、１００ｎｍの厚さ（Ｔ２）を有する、請求項１３～１５のいずれか１項に記載のワイドバンドギャップ半導体デバイス（１）。
【請求項17】
前記ワイドバンドギャップ半導体材料（２）内に配置された少なくとも１つの活性領域をさらに備え、前記少なくとも１つの活性領域が第３の厚さを有し、前記第３の厚さが、前記第１の厚さ（Ｔ１）もしくは前記第２の厚さ（Ｔ２）の少なくとも一方よりも厚い、または
前記少なくとも１つのドープされた界面領域（５）が、前記少なくとも１つの活性領域よりも高いドーパント濃度を有する、または
前記少なくとも１つの活性領域のドーパント材料が、前記少なくとも１つの界面領域（５）のドーパント材料とは異なる
の少なくとも１つである、請求項１３～１６のいずれか１項に記載のワイドバンドギャップ半導体デバイス（１）。
【請求項18】
前記少なくとも１つのオーミックコンタクト領域（３）が、前記ワイドバンドギャップ半導体デバイス（１）の表側コンタクトを形成する、請求項１３～１７のいずれか１項に記載のワイドバンドギャップ半導体デバイス（１）。
【請求項19】
前記ワイドバンドギャップ半導体デバイス（１）が、１．５～３μｍの範囲のセルピッチを有する、および／または前記ワイドバンドギャップ半導体デバイス（１）が、複数のソース領域およびゲート領域を備え、対応するソースコンタクトおよびゲートコンタクトの幅が、０．７５μｍ～１．５μｍの範囲である、
請求項１３～１８のいずれか１項に記載のワイドバンドギャップ半導体デバイス（１）。
【請求項20】
前記ワイドバンドギャップ半導体デバイス（１）が、トレンチ構造（１４）を備えるトレンチデバイスであり、前記少なくとも１つの界面領域（５）および前記少なくとも１つのオーミックコンタクト領域（３）が、前記少なくとも１つのトレンチ構造（１４）に横方向に隣接している、請求項１３～１９のいずれか１項に記載のワイドバンドギャップ半導体デバイス（１）。
【請求項21】
前記少なくとも１つのトレンチ構造（１４）が、埋め込みゲート（１６）と、前記埋め込みゲート（１６）の上に配置された絶縁領域（１７）と、前記絶縁領域（１７）と前記少なくとも１つの界面領域（５）との間に横方向に配置された少なくとも１つの垂直パッシベーション層（１８）とを備える、請求項２０に記載のワイドバンドギャップ半導体デバイス（１）。
【請求項22】
前記ワイドバンドギャップ半導体デバイス（１）が、前記半導体本体または前記エピタキシャル層の上方の層（５５）に配置された少なくとも１つの表側構造（５７）を備える平面型デバイスであり、前記少なくとも１つの界面領域（５）および前記少なくとも１つのオーミックコンタクト領域（３）が、前記少なくとも１つの表側構造（５７）に横方向に隣接している、請求項１３～１９のいずれか１項に記載のワイドバンドギャップ半導体デバイス（１）。
【請求項23】
前記少なくとも１つの表側構造が、金属ゲート（５９）とゲート絶縁体（６０）とを備え、前記ゲート絶縁体（６０）が、前記金属ゲート（５９）の上面に配置された水平絶縁領域と、前記金属ゲート（５９）の少なくとも１つの側面に配置された垂直絶縁領域とを備え、前記少なくとも１つの垂直絶縁領域が、前記金属ゲート（５９）と少なくとも１つのオーミックコンタクト領域（３）との間に横方向に配置される、請求項２２に記載のワイドバンドギャップ半導体デバイス（１）。
【請求項24】
前記ワイドバンドギャップ半導体材料（２）が、炭化ケイ素ウェハもしくは炭化ケイ素エピタキシャル層の炭化ケイ素材料を含む、または前記少なくとも１つの界面領域（５）が、注入された蛍光体イオン、注入されたホウ素イオン、注入されたヒ素イオン、注入されたアンチモンイオン、および注入されたアルミニウムイオンのうちの少なくとも１つを含む、または
少なくとも１つのオーミックコンタクト領域（３）が、ニッケル、チタン、アルミニウム、白金、パラジウム、コバルト、タングステン、炭化タングステン、窒化チタン、炭化チタン、タンタル、炭化タンタルまたはモリブデンのうちの少なくとも１つを含む
の少なくとも１つである、請求項１３～２３のいずれか１項に記載のワイドバンドギャップ半導体デバイス（１）。
【請求項25】
前記半導体デバイス（１）が、接合障壁ショットキーダイオード、金属絶縁半導体電界効果トランジスタ、金属酸化物半導体電界効果トランジスタ（５０）、絶縁ゲートバイポーラトランジスタ、接合ゲート電界効果トランジスタ、バイポーラ接合トランジスタ、または蓄積型電界効果トランジスタ（１０）のうちの１つを備えるパワー半導体デバイスである、請求項１３～２４のいずれか１項に記載のワイドバンドギャップ半導体デバイス（１）。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ワイドバンドギャップ半導体デバイス上にオーミックコンタクトを形成する方法であって、ワイドバンドギャップ半導体材料の少なくとも１つの界面領域の上に金属材料を堆積させてアニールするステップを含む方法に関する。本開示はさらに、ワイドバンドギャップ半導体材料と少なくとも１つのオーミックコンタクト領域とを含む半導体本体またはエピタキシャル層を備えるワイドバンドギャップ半導体デバイスに関する。
【背景技術】
【0002】
Ｍ．Ｗ．Ｃｏｌｅ、Ｐ．Ｃ．Ｊｏｓｈｉ、およびＭ．Ｅｒｖｉｎによる論文は「Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ｐｕｌｓｅ ｌａｓｅｒ ｄｅｐｏｓｉｔｅｄ Ｎｉ２ Ｓｉ Ｏｈｍｉｃ ｃｏｎｔａｃｔｓ ｏｎ ｎ－ＳｉＣ ｆｏｒ ｈｉｇｈ ｐｏｗｅｒ ａｎｄ ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｄｅｖｉｃｅ ａｐｐｌｉｃａｔｉｏｎｓ」Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ８９，４４１３（２００１）に関連する。著者らは、７００～９５０℃の範囲のアニール温度の関数としてコンタクトの電気的、構造的、組成的、および表面形態学的特性を調査し、堆積したままのコンタクトおよび７００℃のアニールされたコンタクトが非オーミックであることを見出した。９５０℃でのアニールは、優れたオーミック挙動、急激な空隙のない界面、および滑らかな表面形態をもたらした。
【0003】
より最近になって、Ｖ．Ｋ．Ｓｕｎｄａｒａｍｏｏｒｔｈｙ，Ｒ．Ａ．Ｍｉｎａｍｉｓａｗａ，Ｌ．Ｋｒａｎｚ，Ｌ．Ｋｎｏｌｌ，Ｇ．Ａｌｆｉｅｒｉによる論文「Ｆｏｒｍａｔｉｏｎ ｏｆ Ｏｈｍｉｃ ｃｏｎｔａｃｔｓ ｔｏ ｎ－ｔｙｐｅ ４Ｈ－ＳｉＣ ａｔ ｌｏｗ ａｎｎｅａｌｉｎｇ ｔｅｍｐｅｒａｔｕｒｅｓ」（炭化ケイ素および関連材料に関する国際会議、２０１７年９月）は、ドーパント偏析技術を使用した、低いアニール温度によるｎ型４Ｈ－ＳｉＣ層へのオーミックコンタクトの形成を報告した。これは、ｎ－ＳｉＣエピ層にリンを注入し、その後１７００℃で活性化することによって達成された。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の実施形態は、実施が容易であり、製造中に大きな柔軟性を可能にする、改良されたワイドバンドギャップ半導体デバイスおよびその製造方法に関する。例えば、比較的低い温度でのオーミックコンタクトの形成を可能にする改善された製造方法が必要とされている。
【課題を解決するための手段】
【0005】
本開示の第１の態様によれば、ワイドバンドギャップ半導体デバイス上にオーミックコンタクトを形成する方法が提供される。この方法は、１５ｋｅＶ未満の注入エネルギーを使用してワイドバンドギャップ半導体デバイスの第１表面を通してドーパントを浅く注入して、ワイドバンドギャップ半導体材料内に少なくとも１つの界面領域を形成することと、１１００℃未満の温度で、注入されたドーパントを含む少なくとも１つの界面領域を、特に急速熱処理によって熱処理することと、その後、少なくとも１つの界面領域の上に金属材料を堆積させて、少なくとも１つのオーミックコンタクト領域を形成することとを含む。場合により、方法は、堆積した金属材料を７００℃未満のアニール温度でアニールすることをさらに含む。
【0006】
とりわけ、本発明者らは、１５ｋｅＶ未満の注入エネルギーを有する適切なドーパントをワイドバンドギャップ半導体材料に注入することによって比較的浅い界面層を形成することにより、その後、１１００℃未満の温度で熱処理された後、金属材料が少なくとも１つの界面領域の上に堆積することにより、オーミックコンタクトを形成するための後続のアニールステップの温度が完全にまたは少なくとも大幅に低下することを回避できることを見出した。例えば、１０１６／ｃｍ２のリン線量を炭化ケイ素（ＳｉＣ）に５ｋｅＶのエネルギーで注入し、次いで１０００℃で短時間活性化させた後、ニッケルをドープ表面に堆積させてオーミックコンタクトを形成することができる。
【0007】
比較的低い注入エネルギーは、ドーパントが比較的薄い界面領域にのみ注入されることを確実にし、結果として高い局所濃度をもたらし、キャリア偏析を可能にする。これにより、コンタクト領域が形成される前にさらなる処理ステップを実行して追加の層を形成することが可能になり、それにより、開示された製造方法の柔軟性が大幅に向上する。
【0008】
金属材料を堆積させた後に任意の低温アニールステップを含めることにより、特定の金属材料、例えば炭化チタン（ＴｉＣ）のオーミックコンタクト挙動を改善または可能にすることができる。
【0009】
少なくとも一実施形態では、浅い注入は、１０ｋｅＶ未満、特に５ｋｅＶ以下の注入エネルギーで実行される。
【0010】
少なくとも一実施形態では、急速熱処理は、１０００℃の温度および／または５分間の持続時間で実行される。
【0011】
少なくとも一実施形態では、堆積した金属材料は、４５０℃、５５０℃または７００℃のアニール温度でアニールされる。
【0012】
上記の処理パラメータは非常に浅い界面領域をもたらし、これは非常に短い処理時間および／または非常に低い温度で熱処理することができる。とりわけ、これは、半導体デバイスの他の部分およびその製造プロセスに対する副作用を低減する。
【0013】
少なくとも１つの実施形態では、ワイドバンドギャップ半導体材料は炭化ケイ素を含む。少なくとも１つの実施形態では、堆積した金属材料は、少なくとも１つの界面領域においてワイドバンドギャップ半導体材料と化学的に反応することなく、少なくとも１つのコンタクト金属層を形成する。少なくとも１つの実施形態では、堆積した金属材料によって形成された少なくとも１つのオーミックコンタクト領域は、少なくとも１つの界面領域よりも厚い。従来の炭化ケイ素ベースのワイドバンドギャップ半導体デバイスとは対照的に、炭化ケイ素などのワイドバンドギャップ半導体材料上に金属材料を堆積させることによって形成された層は、半導体材料と反応して例えばシリサイド層を形成せず、代わりに、下層の界面領域など、任意の中間層より厚くてもよいコンタクト金属層などの金属層を形成する。
【0014】
少なくとも１つの実施形態によれば、第１表面は、ワイドバンドギャップ半導体デバイスの上面に対応し、金属材料は、少なくとも１つの界面領域の上に堆積して、ワイドバンドギャップ半導体デバイスの表側に少なくとも１つのオーミックコンタクト領域を形成する。第１の態様による方法は、比較的短いおよび／または低温の処理ステップが、ワイドバンドギャップ半導体デバイスの上面または上面近くに形成された活性構造への影響を低減するので、表側処理に特に有用である。
【0015】
少なくとも１つの実施形態によれば、界面領域を形成した後、特定のワイドバンドギャップ半導体デバイスを形成するためのさらなる処理ステップが行われる。開示されたプロセスは、例えば金属酸化膜半導体（ＭＯＳ）処理が行われる前など、処理の非常に早い段階で急速熱処理を実行することができ、したがってさらなる処理ステップのいずれにも影響を及ぼさないという点で、半導体処理中の複雑さを低減する。
【0016】
少なくとも１つの実施形態によれば、ワイドバンドギャップ半導体デバイスの表側処理は、少なくとも１つの界面領域または少なくとも１つのオーミックコンタクト領域のうちの少なくとも１つを形成する前に実行される。例えば、金属材料を堆積させる前に、ワイドバンドギャップ半導体デバイスの表面に酸化物層またはパッシベーション層の少なくとも一方を形成してもよい。ワイドバンドギャップ半導体デバイスの初期の表側処理は、とりわけ、コンタクトアニールステップが完全に存在しないこと、または比較的低いアニール温度によって可能になり、これは、半導体デバイスの他の部分、例えば、以前に形成された酸化物層またはパッシベーション層に影響を与えない。特に、低温アニールを実行するため、アニールは表側誘電体を加工した後に行うことができる。これは、リソグラフィ整合プロセスなしでオーミックコンタクトを形成できることを意味する。
【0017】
少なくとも１つの実施形態によれば、界面領域の熱処理をもたらす熱処理ステップを含む、ワイドバンドギャップ半導体デバイスの裏側処理が実行される。例えば、少なくとも１つの裏側コンタクトが半導体デバイスの第２表面上に形成されてもよく、少なくとも１つの裏側コンタクトの形成は、界面領域の熱処理をもたらすアニールステップを含む。裏側コンタクトの形成など、半導体デバイスの表側コンタクトが形成される前に通常実行されるいくつかのステップは、その製造中に半導体デバイスの加熱につながる可能性がある。そのような熱処理ステップはまた、界面領域内のドーパントを活性化し、したがって、界面領域に注入されたドーパントに関する別個の熱処理ステップの必要性を排除することができる。
【0018】
本開示の第２の態様によれば、ワイドバンドギャップ半導体デバイスが開示される。半導体デバイスは、ワイドバンドギャップ半導体材料を含む半導体本体またはエピタキシャル層と、ワイドバンドギャップ半導体材料の注入層内にドープおよび配置された少なくとも１つの界面領域であって、少なくとも１つの界面領域が第１の厚さを有する、少なくとも１つの界面領域と、少なくとも１つの界面領域の上のコンタクト層内に配置された少なくとも１つのオーミックコンタクト領域であって、少なくとも１つのオーミックコンタクト領域が第１の厚さよりも厚い第２の厚さを有する、少なくとも１つのオーミックコンタクト領域とを備える。好ましくは、注入層は浅く、第１の厚さは１５ｋｅＶ未満の注入エネルギーに対応する。好ましくは、少なくとも１つのオーミックコンタクト領域は、９９％を超える金属材料を含む。
【0019】
第２の態様によるワイドバンドギャップ半導体デバイスは、例えば第１の態様による製造方法を用いて容易に製造することができ、オーミックコンタクトの有利な特性とワイドバンドギャップ半導体デバイスを使用する有利な特性とを組み合わせる。例えば、炭化ケイ素のエピタキシャル層内に配置された非常に薄く高度にドープされた界面領域は、その上に配置された金属コンタクト層の高温アニールを必要とせずにオーミックコンタクト挙動を可能にする。
【0020】
少なくとも１つの実施形態によれば、第１の厚さは、１０ｋｅＶ未満、特に５ｋｅＶ以下の注入エネルギーに対応する。
【0021】
少なくとも１つの実施形態によれば、少なくとも１つの界面領域は、５０ｎｍ未満、特に２５ｎｍ、または１０ｎｍ未満の厚さを有する。
【0022】
少なくとも１つの実施形態によれば、少なくとも１つのオーミックコンタクト領域は１００ｎｍの厚さを有する。
【0023】
上記のデバイスパラメータおよび寸法は、良好な電気的および化学的特性を有する非常にコンパクトなオーミックコンタクト構造をもたらす。
【0024】
少なくとも１つの実施形態によれば、少なくとも１つのオーミックコンタクト領域は、ワイドバンドギャップ半導体デバイスの表側コンタクト、例えば、ワイドバンドギャップ半導体デバイスの活性領域付近のコンタクト構造を形成する。
【0025】
少なくとも１つの実施形態によれば、ワイドバンドギャップ半導体デバイスは、１．５～３μｍの範囲のセルピッチを有する。および／またはワイドバンドギャップ半導体デバイスは、複数のソース領域およびゲート領域を備え、対応するソースコンタクトおよびゲートコンタクトの幅は、０．７５μｍ～１．５μｍの範囲である。第１の態様に関して上記で詳述したように、低温アニールは、表側誘電体層が処理された後に行うことができる。これは、リソグラフィ整合プロセスなしでオーミックコンタクトを行うことができ、低いセルピッチを可能にし、それにより、より良好なデバイス性能を可能にすることを意味する。
【0026】
少なくとも１つの実施形態によれば、ワイドバンドギャップ半導体デバイスは、少なくとも１つのトレンチ構造を備えるトレンチデバイスである。少なくとも１つの界面領域および少なくとも１つのオーミックコンタクト領域は、少なくとも１つのトレンチ構造に横方向に隣接する。このような半導体デバイスでは、トレンチ構造を使用して、自己整合オーミックコンタクト領域をトレンチ構造の隣に配置することができる。
【0027】
代替的な実施形態によれば、ワイドバンドギャップ半導体デバイスは、半導体本体またはエピタキシャル層の上の層に配置された少なくとも１つの表側構造を備える平面型デバイスである。少なくとも１つの界面領域および少なくとも１つのオーミックコンタクト領域は、少なくとも１つの表側構造に横方向に隣接する。同様に、平面型半導体デバイスでは、ドーパントの注入前に形成された表側構造を使用して、表側構造の隣に、例えば複合コンタクトおよびゲート層に、自己整合オーミックコンタクト領域を配置することができる。
【0028】
第１の態様による上記製造方法は、例えば、接合障壁ショットキー（ＪＢＳ）ダイオード、金属絶縁半導体電界効果トランジスタ（ＭＩＳＦＥＴ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、接合ゲート電界効果トランジスタ（ＪＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、蓄積型電界効果トランジスタ（ＡＣＣＵＦＥＴ）などの各種パワー半導体デバイスの形成に好適である。
【0029】
本開示の第３の態様によれば、第１の態様による方法のいずれか１つによって形成されるワイドバンドギャップ半導体デバイスが開示される。
【0030】
製造方法に関連して説明した特徴および利点は、これらおよび同様のワイドバンドギャップ半導体デバイスに使用することができ、その逆も可能である。
【0031】
本開示は、本発明のいくつかの態様を含む。各特徴が特定の態様の文脈で明示的に言及されていない場合であっても、態様の１つに関して説明されたすべての特徴は、他の態様に関しても本明細書に開示される。
【0032】
添付の図面は、さらなる理解を提供するために含まれる。図では、同じ構造および／または機能の要素は、同じ参照符号で参照され得る。図に示される実施形態は例示的な表現であり、必ずしも一定の縮尺で描かれていないことを理解されたい。
【図面の簡単な説明】
【0033】
【図1】本開示の一実施形態によるワイドバンドギャップ半導体デバイスを概略的に示す。
【図2】ワイドバンドギャップ半導体デバイス上にコンタクトを形成する方法を概略的に示す。
【図3】注入後の熱処理なしで、１０００℃でアニールした６つの異なる試験構造のＩ－Ｖ特性を示す。
【図4】注入後の熱処理なしで、４５０℃でアニールした６つの異なる試験構造のＩ－Ｖ特性を示す。
【図5】注入後に１０００℃で熱処理した、４５０℃でアニールした６つの異なる試験構造のＩ－Ｖ特性を示す。
【図6】注入後およびメタライゼーション前のＳｉＣ層のＳＩＭＳ分析を示す。
【図7】事前の熱処理なしで、４５０℃でアニールしたオーミックコンタクトのＳＩＭＳ分析を示す。
【図8】１０００℃でドーパントを熱処理した後、４５０℃でアニールしたオーミックコンタクトのＳＩＭＳ分析を示す。
【図9A】本開示の実施形態による様々なワイドバンドギャップ半導体トレンチデバイスを形成するための処理ステップを示す。
【図9B】本開示の実施形態による様々なワイドバンドギャップ半導体トレンチデバイスを形成するための処理ステップを示す。
【図10A】本開示の実施形態による様々なワイドバンドギャップ半導体トレンチデバイスを形成するための処理ステップを示す。
【図10B】本開示の実施形態による様々なワイドバンドギャップ半導体トレンチデバイスを形成するための処理ステップを示す。
【図11A】本開示の実施形態による様々なワイドバンドギャップ半導体トレンチデバイスを形成するための処理ステップを示す。
【図11B】本開示の実施形態による様々なワイドバンドギャップ半導体トレンチデバイスを形成するための処理ステップを示す。
【図12A】本開示の実施形態による様々なワイドバンドギャップ半導体トレンチデバイスを形成するための処理ステップを示す。
【図12B】本開示の実施形態による様々なワイドバンドギャップ半導体トレンチデバイスを形成するための処理ステップを示す。
【図13A】本開示の一実施形態によるフィールドおよびメサ構造を有するワイドバンドギャップ半導体デバイスを形成するための処理ステップを示す。
【図13B】本開示の一実施形態によるフィールドおよびメサ構造を有するワイドバンドギャップ半導体デバイスを形成するための処理ステップを示す。
【図13C】本開示の一実施形態によるフィールドおよびメサ構造を有するワイドバンドギャップ半導体デバイスを形成するための処理ステップを示す。
【図13D】本開示の一実施形態によるフィールドおよびメサ構造を有するワイドバンドギャップ半導体デバイスを形成するための処理ステップを示す。
【図13E】本開示の一実施形態によるフィールドおよびメサ構造を有するワイドバンドギャップ半導体デバイスを形成するための処理ステップを示す。
【図13F】本開示の一実施形態によるフィールドおよびメサ構造を有するワイドバンドギャップ半導体デバイスを形成するための処理ステップを示す。
【図14A】本開示の一実施形態による平面型ワイドバンドギャップ半導体デバイスを形成するための処理ステップを示す。
【図14B】本開示の一実施形態による平面型ワイドバンドギャップ半導体デバイスを形成するための処理ステップを示す。
【図14C】本開示の一実施形態による平面型ワイドバンドギャップ半導体デバイスを形成するための処理ステップを示す。
【図14D】本開示の一実施形態による平面型ワイドバンドギャップ半導体デバイスを形成するための処理ステップを示す。
【図15A】本開示の実施形態に従って形成されたニッケルコンタクトのＴＥＭ画像を示す。
【図15B】本開示の実施形態に従って形成されたニッケルコンタクトのＴＥＭ画像を示す。
【発明を実施するための形態】
【0034】
図１は、本開示の一実施形態によるワイドバンドギャップ半導体デバイス１を示す。ワイドバンドギャップ半導体デバイス１は、ワイドバンドギャップ半導体材料２と、ワイドバンドギャップ半導体材料２の上に形成されたコンタクト領域３とを含む。例えば、コンタクト領域３は、ワイドバンドギャップ半導体材料２を含む半導体本体、例えば基板またはエピタキシャル層（エピ層）の少なくとも１つの上部第１表面４上に形成されたメタライゼーション特徴部を備えることができる。
【0035】
図１に示すように、ワイドバンドギャップ半導体デバイス１は、コンタクト領域３の直下のワイドバンドギャップ半導体材料２内に形成された高ドープ界面領域５を備える。なお、界面領域５の第１の厚さＴ１は、コンタクト領域３の第２の厚さＴ２よりも薄い。すなわち、高ドープ界面領域５を規定するドーパントの電荷キャリアは、半導体材料２の比較的狭い部分に空間的に偏析している。これに関連して高ドープとは、界面領域５内のドーパントの電荷キャリアの濃度が、界面領域５の外側のワイドバンドギャップ半導体材料２内のドーパントの電荷キャリアを少なくとも１０倍、任意選択的に１００倍上回ることを意味する。
【0036】
そのような構造は、例えば、図２に関して以下に詳述するような処理ステップを使用して形成することができる。
【0037】
最初の処理ステップＳ１では、ワイドバンドギャップ半導体材料２にドーパントを注入する。例えば、蛍光体イオンは、イオン飛程の深さで第１表面４を通って炭化ケイ素エピ層に注入されてもよい。注入は、１５ｋｅＶ以下、例えば５ｋｅＶの注入エネルギーで、１０１６／ｃｍ２のリン線量で行うことができる。リン（Ｐ）に加えて、他の適切なドーパントは、ホウ素（Ｂ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）およびアルミニウム（Ａｌ）を含む。
【0038】
続くステップＳ２では、注入されたドーパントを熱処理する。ドーパントの熱処理は、非常に狭い界面領域５におけるドーパントの偏析をもたらす。界面領域５の厚さＴ１は、５０ｎｍ未満、例えば２５ｎｍであってもよい。
【0039】
このようなドーパントの熱処理ステップを「活性化」ということがある。しかしながら、従来の活性化手順とは対照的に、ステップＳ２の熱処理は、より低い活性化温度および／またはより短い処理時間を必要とし得る。したがって、従来の半導体処理ステップとのいかなる混乱も避けるために、「熱処理」または「短時間活性化」という用語のうちの１つが以下で使用される。
【0040】
界面領域５を形成した後、簡略化のために図２には示されていないが、様々な特定のワイドバンドギャップ半導体デバイス１の形成に関して後述するさらなる処理ステップを行うことができる。
【0041】
図２に示す方法では、ステップＳ３において、ワイドバンドギャップ半導体デバイス１の第１表面４上に金属材料が堆積される。任意の適切な堆積方法および材料を使用することができる。例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、タングステン（Ｗ）、炭化タングステン（ＷＣ）、窒化チタン（ＴｉＮ）、炭化チタン（ＴｉＣ）、タンタル（Ｔａ）、炭化タンタル（ＴａＣ）、またはモリブデン（Ｍｏ）を、電子ビーム（ｅビーム）蒸着、スパッタリング、または化学蒸着（ＣＶＤ）を用いてワイドバンドギャップ半導体デバイス１の上面４に堆積させてもよい。
【0042】
任意選択のステップＳ４では、ステップＳ３で堆積した金属材料を含むコンタクト領域３をアニールすることができる。従来のコンタクト形成手順に反して、例えばＮｉベースのコンタクトを形成するために、アニールを省略してもよい。ＴｉＣなどの他の材料については、比較的低いアニール温度を使用することができる。例えば、蛍光体注入界面領域５上に堆積した金属材料は、４５０℃の温度でアニールされて、ワイドバンドギャップ半導体デバイス１内に以前に形成された活性構造（図１には示されていない）のためのコンタクト領域３として作用する金属層を形成することができる。
【0043】
次に説明するように、上記のステップによって形成されたコンタクト領域３は、比較的低い短い活性化および／またはアニール温度にもかかわらず、オーミック特性を有する。したがって、個々の半導体デバイスおよびそれらの製造方法を後述する前に、図２による製造プロセスで使用される様々なパラメータの影響を、図３～図８を参照して説明する。
【0044】
図３は、熱処理ステップＳ２の非存在下で、ステップＳ４において１０００℃のアニール温度でアニールした６つの異なる試験構造のＩ－Ｖ特性を示す。図から分かるように、１０００℃の比較的高いアニール温度を使用して金属材料をアニールすると、形成されたコンタクト領域３の線形Ｉ－Ｖ特性、すなわちオーミック挙動が生じる。
【0045】
一般に、電気コンタクト領域３のオーミック挙動が望ましい。しかしながら、ステップＳ３で堆積させた金属材料を比較的高い温度、すなわち１０００℃に加熱する必要性は、半導体デバイス１の中または上部に形成された他の部品に悪影響を及ぼす可能性がある。例えば、ワイドバンドギャップ半導体デバイス１の制御ゲートおよび同様の構造を絶縁するために形成された酸化物層またはパッシベーション層は、そのような高温アニールステップ中に損傷を受けるか、または少なくとも弱まる可能性がある。
【0046】
図４は、ステップＳ４において４５０℃のより低い温度でアニールした６つの同様に形成された試験構造のＩ－Ｖ特性を示す。ここでも、ステップＳ１におけるドーパントの注入と、ステップＳ３で堆積させた金属材料のアニールとの間に、熱処理ステップＳ２は実行されなかった。４５０℃のみのより低いアニール温度の使用は、ワイドバンドギャップ半導体デバイス１の中または上に形成された他の部分に対する悪影響を緩和する。しかしながら、図４から明らかなように、電流Ｉと電圧Ｖとの間の関係は非線形であり、ワイドバンドギャップ半導体デバイス１の性能に悪影響を及ぼす。
【0047】
図５は、本開示の一実施形態による６つのさらなる試験構造のＩ－Ｖ特性を示す。具体的には、ステップＳ１における蛍光体の注入後、ステップＳ３における金属材料の堆積前に、ステップＳ２においてこれらの試験構造を温度１０００℃で熱処理した。そして、続くステップＳ４において、コンタクト領域３を４５０℃の低温アニール温度でアニールした。図５に見られるように、この最後のグループの試験構造は、４５０℃の比較的低いアニール温度においても線形のオーミック応答を示す。
【0048】
【0049】
図６は、ステップＳ２の後、すなわち炭化ケイ素（ＳｉＣ）などのワイドバンドギャップ半導体材料２の最上層に低い注入エネルギーを使用してドーパント、例えばリン（Ｐ－）を浅く注入した後のＳＩＭＳ分析の結果を示す。図６の深さ０ｎｍに対応するワイドバンドギャップ半導体材料２の第１表面４に近い厚さ２５ｎｍの比較的薄い表面層２ａに、ドーパントの大部分が存在することが分かる。ワイドバンドギャップ半導体デバイス材料２の残りの深い層２ｂは、注入ステップの影響をほとんど受けないままである。これは、部分的には、１５ｋｅＶ以下の比較的低い注入エネルギーを使用して達成され、これにより、ワイドバンドギャップ半導体デバイス材料２へのドーパントの深い注入が防止される。この例では、薄い表面層２ａと深い層２ｂとの境界は、ドーパントの強度カウントが最大値の１０％まで低下した点に一致する。しかしながら、例えばそれぞれ層２ａおよび層２ｂ内のドーパントの平均強度カウントの比に基づく、他の境界定義が可能である。
【0050】
【0051】
図７では、高ドープ界面領域５を事前に熱処理することなく、Ｎｉなどの金属材料の厚さ１００ｎｍの層を第１表面４上に堆積させた。したがって、コンタクト領域３と、以前の第１表面４に対応する高ドープワイドバンドギャップ半導体デバイス材料２との間のコンタクト界面は、図７において１００ｎｍにある。金属材料を、熱処理を行わずにこれらのサンプル上に不活性雰囲気中４５０℃でアニールした場合、注入されたリン系ドーパントは、ニッケルの成膜時および／またはアニール時に形成された金属シリサイド層の上面層３ａに移動した。分析した例では、深さ１００ｎｍにおけるリン（Ｐ－）の強度カウントは、わずか２０である。したがって、コンタクト領域３とワイドバンドギャップ半導体材料２との間のコンタクト界面における正味のキャリア濃度は、元のエピ層仕様、例えば成長したままのまたは前の処理ステップから受け取ったままのワイドバンドギャップ半導体材料２に匹敵する。また、ＳｉＣ材料のケイ素（Ｓｉ－）および炭素（Ｃ３－）原子の一部は、コンタクト領域３に移動する。その結果、図４に示すように、比較的不十分な非オーミックコンタクト挙動となる。
【0052】
図８に示すサンプルは、注入ステップＳ１を実行した後、およびステップＳ３で金属材料を堆積させる前に、ドーパントを含むワイドバンドギャップ半導体デバイス材料２の表面層２ａを熱処理することによって短い活性化プロセスを受けた。サンプルを真空中１０００℃で急速熱処理（ＲＴＰ）ステップに供した後、５０ｎｍのニッケル層を堆積させ、続いてニッケル堆積後に４５０℃でアニールした場合、注入されたドーパントは、注入中に以前に形成された高ドープ表面層２ａの厚さに対応する狭い界面領域５内に留まった。表面付近のわずかな痕跡を除いて、図８に示すように、コンタクト領域３内にリンは実質的に存在しない。いずれにしても、測定したサンプルでは、コンタクト層３全体のリン含有量は、対応するニッケル濃度の１％未満である。さらに、コンタクト層３には非常に低濃度のＳｉまたはＣ原子しか見ることができない。すなわち、コンタクト層３は、９９％を超える、測定したサンプルでは９９．８％を超える純金属を含む、金属コンタクトに対応する。最後に、図７に示す結果とは対照的に、酸素（Ｏ－）濃度の明確なピークが界面領域５の上部に見られる。これにより、コンタクト領域３とワイドバンドギャップ半導体材料２との間のコンタクト界面における実効的な正味のキャリア濃度が増加し、４５０℃という比較的低い温度でオーミックコンタクトが実現される。
【0053】
以下の表は、ＲＴＰを使用して１０００℃で熱処理した、５ｋｅＶで１０１６／ｃｍ２のリン線量を浅く注入することによるｎ－ＳｉＣ半導体層上に図２に関して説明した方法を使用して異なるアニール温度で見出された、２つの異なる金属、ＮｉおよびＴｉＣの比接触抵抗を示す。
【0054】
【表1】
【0055】
先に示したように、図２に開示した方法を使用して、ワイドバンドギャップ半導体デバイス１内に既に存在する酸化物界面またはパッシベーション層に影響を与えないアニールなしまたは低いアニール温度でオーミックコンタクト挙動を達成することができる。したがって、比較的低い注入エネルギーによる浅い注入とそれに続く熱処理または短い活性化ステップとの組み合わせは、プロセス統合における柔軟性を提供し、ＳｉＣデバイス構造などのいくつかの新規なワイドバンドギャップ半導体デバイスを可能にする。追加の利点として、Ｔｉ、ＴｉＮ、ＴｉＣまたはＴａＮなどの新規な低抵抗ゲート金属を集積して、ＳｉＣパワーＭＯＳＦＥＴなどの製造されたワイドバンドギャップ半導体パワーデバイスのスイッチング速度を高速化することができる。
【0056】
ステップＳ２におけるドーパントの短時間活性化は、デバイス製造プロセスで使用されるさらなる層を注入した後、任意の酸化物および／またはパッシベーション層を形成する前に行うことができる。次いで、オーミックコンタクトは、デバイス製造の任意の後の段階で、アニール温度なしまたは例えば４５０℃の低いアニール温度で形成されてもよい。結果として、パッシベーション層またはゲート酸化物層における激しいドーパント拡散を防止することができ、結果として、完成したワイドバンドギャップ半導体デバイス１の閾値電圧安定性を改善することができる。
【0057】
【0058】
【0059】
一例として、図９Ａ～図１２Ｂに示すようなＡＣＣＵＦＥＴ１０の４つの異なる構成が記載される。ＡＣＣＵＦＥＴ１０の本体およびその裏側メタライゼーションを形成するために必要なデバイス固有の処理ステップは、簡略化のために示されていない。ドーパントの浅い注入ならびにドーピング偏析およびメタライゼーションに必要な手順ステップのみが、それぞれ図９Ａ～図１２Ａおよび図９Ｂ～図１２Ｂに示されている。
【0060】
図９Ａは、製造の中間段階における半導体トレンチデバイスを示す。
図９Ａの例は、表側コンタクトの形成前の段階におけるＡＣＣＵＦＥＴ１０の半導体構造を示す。この段階で、ＡＣＣＵＦＥＴ１０は、互いの上に配置されたｎ－型ＳｉＣ層１１、ｐ－ＳｉＣ層１２、およびｎ＋ＳｉＣ層１３を含む。３つの層１１～１３の中央領域には、例えばエピタキシャル層の異方性エッチングにより、トレンチ構造１４が形成されている。トレンチ構造１４内には、下部ＳｉＯ２絶縁領域１５、埋め込みゲート１６、および上部ＳｉＯ２絶縁領域１７が形成されている。３つのＳｉＣ層１１～１３とゲート１６およびＳｉＯ２絶縁領域１５，１７との間には、トレンチ構造１４の両側に垂直パッシベーション層１８が形成されている。例えば、トレンチ構造１４を周囲のＳｉＣ材料から電気的に絶縁するために酸化物層が形成される。
図９Ａの例は、表側コンタクトの形成前の段階におけるＡＣＣＵＦＥＴ１０の半導体構造を示す。この段階で、ＡＣＣＵＦＥＴ１０は、互いの上に配置されたｎ－型ＳｉＣ層１１、ｐ－ＳｉＣ層１２、およびｎ＋ＳｉＣ層１３を含む。３つの層１１～１３の中央領域には、例えばエピタキシャル層の異方性エッチングにより、トレンチ構造１４が形成されている。トレンチ構造１４内には、下部ＳｉＯ２絶縁領域１５、埋め込みゲート１６、および上部ＳｉＯ２絶縁領域１７が形成されている。３つのＳｉＣ層１１～１３とゲート１６およびＳｉＯ２絶縁領域１５，１７との間には、トレンチ構造１４の両側に垂直パッシベーション層１８が形成されている。例えば、トレンチ構造１４を周囲のＳｉＣ材料から電気的に絶縁するために酸化物層が形成される。
【0061】
完成したＡＣＣＵＦＥＴ１０において、上部ｎ＋型ＳｉＣ層１３はソース領域として機能し、中間ｐ－型ＳｉＣ層１２はチャネル領域として機能し、底部ｎ－型ＳｉＣ層１１はＡＣＣＵＦＥＴ１０のドレイン領域として機能する。埋め込みゲート１６は、ＡＣＣＵＦＥＴ１０のチャネル領域として機能する中間ｐ－型ＳｉＣ層１２における導通を有効または無効にする。
【0062】
図９Ａに示す状況では、ｎ－型ＳｉＣ層１１の下面に、ドレインコンタクト１９の形態の裏側メタライゼーションが既に形成されている。言い換えれば、半導体デバイスの活性領域の形成および裏側処理の両方が完了している。この段階では、エピ層１１～１３のスタックの反対側の表面、すなわち図９Ａに示すｎ＋型ＳｉＣ層の上面に、ドーパントの浅い注入が行われる。例えば、リンまたは同様のドーパントが、５ｋｅＶの比較的低い注入エネルギーを使用して注入されてもよい。
【0063】
次いで、この注入層を短時間、例えば５分間の持続時間で１０００℃の温度で熱処理して、図９Ｂに示すようにドーピング偏析を達成する。これにより、ｎ＋型ＳｉＣ層１３の最上層に比較的薄い界面領域５が形成される。その後、金属材料が半導体構造の上面に堆積される。その結果、図９Ｂにも示されるように、オーミック金属コンタクト２０が界面領域５の上面に形成される。
【0064】
ＡＣＣＵＦＥＴ１０内に先に形成されたトレンチ構造１４の存在が、形成されたオーミック金属コンタクト２０の自己整合をもたらすという事実に注目されたい。図９Ａに示す浅い注入ステップの間、パッシベーション層１８および上部ＳｉＯ２絶縁領域１７を形成するために使用される材料の化学的特性に起因して、ＡＣＣＵＦＥＴ１０の中央領域内には、高いドーパント濃度を有する界面領域は形成されない。同様に、トレンチ構造１４に対応する中央領域では、金属の堆積は起こらない。その結果、オーミック金属コンタクト２０を形成するために別個のマスキング手順は必要とされない。同時に、ソースとして機能する下層のｎ＋型ＳｉＣ層１３とオーミック金属コンタクト２０との整合が可能になり、狭いセルピッチを有するトレンチ半導体デバイスの製造が可能になる。
【0065】
さらなるステップにおいて、ソースコンタクト２１として機能する表側メタライゼーションが、ＡＣＣＵＦＥＴ１０の全幅にわたって形成され、２つのオーミック金属コンタクト２０をソース電位に電気的に接続することができる。なお、ソースコンタクト２１は、絶縁領域１７およびパッシベーション層１８によって埋め込みゲート１６から電気的に絶縁されている。
【0066】
図９Ａおよび図９Ｂに示すＡＣＣＵＦＥＴ１０では、トレンチ構造は、表側メタライゼーションから裏側メタライゼーションまで、すなわちエピ層１１～１３の全高にわたって延在する。しかしながら、図１０Ａおよび図１０Ｂに示す半導体トレンチデバイスに対して同様の処理ステップを実行することもできる。
【0067】
図１０Ａおよび図１０Ｂに示すＡＣＣＵＦＥＴ１０は、トレンチ構造１４が裏側メタライゼーション１９まで延在しないという点で、図９Ａおよび図９Ｂに関して上述した構造とは異なる。代わりに、トレンチ構造１４は、上部ｎ＋型ＳｉＣ層１３、ｐ－型ＳｉＣ層１２を貫通し、ｎ－型ＳｉＣ層１１内で終端する。したがって、ｎ－型ＳｉＣ層１１は、途切れない本体部分１１ａと、２つの途切れた側方部分１１ｂとを含む。
【0068】
図１１Ａおよび図１１Ｂは、さらなるＡＣＣＵＦＥＴ１０の形態の第３の半導体トレンチデバイスを示す。図９Ａおよび図９Ｂに示すＡＣＣＵＦＥＴ１０とは対照的に、図１１ＡのＡＣＣＵＦＥＴ１０は、下部ｎ－型ＳｉＣ層１１および上部ｎ＋型ＳｉＣ層１３のみを含む。この構成では、下部ｎ－型ＳｉＣ層１１は、下部ＳｉＯ２絶縁領域１５に横方向に隣接する下部のエミッタ領域と、ゲート１６に横方向に隣接する上部のチャネル領域の両方の役割を果たす。そうでなければ、図１１Ａおよび図１１Ｂに示すＡＣＣＵＦＥＴ１０のセットアップおよび製造は、図９Ａおよび図９Ｂに関して上述したＡＣＣＵＦＥＴ１０のものに対応する。
【0069】
図１２Ａおよび図１２Ｂは、さらなるＡＣＣＵＦＥＴ１０の形態の第４の半導体トレンチデバイスを示す。図１１Ａおよび図１１Ｂに示すＡＣＣＵＦＥＴ１０と同様に、図１２Ａおよび図１２Ｂに示すＡＣＣＵＦＥＴは、エミッタ領域およびチャネル領域の両方として機能する下部ｎ－型ＳｉＣ層１１、ならびに上部ｎ＋型ＳｉＣ層１３のみを含む。さらに、図１０Ａおよび図１０ｂに関して上述したように、トレンチ構造１４は、エピタキシャル層１１および１３を完全に貫通するのではなく、下部ｎ－型ＳｉＣ層１１を途切れない本体部分１１ａと２つの途切れた側方部分１１ｂとに分割する、特定のチャネル深さまでのみ延在する。
【0070】
図９Ａ～図１２Ｂに示すすべての実施形態において、ＡＣＣＵＦＥＴ１０のソース領域のオーミック金属コンタクト２０は、自己整合によって作製することができる。オーミック金属コンタクト２０は低温でアニールされるので、それらは、ＡＣＣＵＦＥＴ１０の完全な表処理の大部分が終了した後に形成され得る。例えば、上述したように、金属コンタクト２０を形成する前に、パッシベーション層１８、ＳｉＯ２絶縁領域１５および１７、ならびに埋め込みゲート１６を形成することができる。
【0071】
さらに、ソース領域へのコンタクト２０および埋め込みゲート１６へのコンタクト（図９Ａ～図１２Ｂには図示せず）が同時に形成され、それにより、別個のリソグラフィステップを必要とせずに狭いセルピッチを形成することが可能になる。典型的なセルピッチ、例えば、図９Ａ～図１２Ｂに示すＡＣＣＵＦＥＴ１０のソース領域およびゲート領域の幅は、１．５～３μｍの範囲にある。ソースおよびゲートコンタクトの幅は、０．７５μｍ～１．５μｍの範囲である。記載された自己整合がなければ、標準的なリソグラフィ整合プロセスによってこれらの端子にオーミックコンタクト２０を形成することは困難であろう。しかしながら、ＡＣＣＵＦＥＴ１０を処理する際の改善された柔軟性に起因して、オーミックコンタクト２０は、トレンチ構造１４の側壁上に比較的薄い垂直パッシベーション層１８を形成した後に、自己整合によって形成することができる。４５０℃未満の比較的低いアニール温度でアニールが実行されるため、ソースおよびゲート領域との間に短絡が形成される機会が少なくなる。
【0072】
図１３Ａ～図１３Ｆは、ワイドバンドギャップ半導体デバイスの別の実施形態を示す。この実施形態は、例えば、欧州特許出願公開第３ ４１６ １８４号明細書に開示されているようなフィールドプレートおよびメサ構造を使用するエッジ終端設計のための手法を用いて、分離オーミックコンタクトを形成するための上述の方法の組み合わせを使用して、本質的に注入および活性化のない半導体デバイス１を形成することが可能であることを示している。
【0073】
その内容が参照により本明細書に含まれる欧州特許出願公開第３ ４１６ １８４号明細書に開示されている半導体デバイスでは、注入および１６００℃を超える高温活性化が、ＳｉＣデバイス内にオーミックコンタクト形成のための高ドープ領域およびｐドープ終端領域を形成するために使用される。しかしながら、高エネルギー線量を伴う注入は、通常、ＳｉＣ半導体材料にいわゆるストラングリング効果を引き起こし、それによって隣接領域のバックグラウンドドーピングに影響を及ぼす。さらに、ドープ領域の高温活性化は、ＳｉＣ材料表面上のステップバンチングを引き起こし、デバイス特性に影響を及ぼす。しかしながら、上記で詳述したように、オーミックコンタクトがドーパント偏析によって形成される場合、これらの効果は回避され得るか、または少なくとも緩和され得る。
【0074】
図１３Ａは、いわゆるメサ構造を有する半導体デバイス３０を製造するためのマスキングステップを示す。この段階で、半導体デバイス３０は、ＳｉＣ層３１、例えばＳｉＣ基板またはＳｉＣエピタキシャル層のみを含む。実際のメサ構造を形成するために、半導体デバイス３０の終端領域ＴＲにフォトレジストマスク３２を配置する。対照的に、活性領域ＡＲはフォトレジストマスク３２によって覆われないままである。
【0075】
その後、先に詳述したように、浅い界面領域５にドーパントを注入し、１１００℃未満の温度で熱処理する。図１３Ｂに示すように、界面領域５は露出した活性領域ＡＲに限定されることに留意されたい。
【0076】
図１３Ｃおよび図１３Ｄにそれぞれ示す２つの後続のステップでは、界面領域５上に最初にコンタクト金属層３３が堆積され、次いで表側電極層３４が堆積される。界面領域５でのキャリア偏析により、コンタクト金属層３３からの金属材料も表側電極層３４からのものもＳｉＣ層３１の半導体材料と反応しない。図１３Ａ～図１３Ｆの概略図は縮尺通りではないが、界面領域５がコンタクト金属層３３および表側電極層３４の各々よりも薄いという事実に注目されたい。さらに、図示の実施形態では、コンタクト金属層３３は、表側電極層３４よりも薄い。
【0077】
図１３Ｅに示す次のステップでは、フォトレジストマスク３２がＳｉＣ層３１から除去され、終端領域ＴＲ内のＳｉＣ層３１の半導体材料を露出させる。なお、この段階では、活性領域ＡＲにおけるＳｉＣ層３１の半導体材料は、コンタクト金属層３３および表側電極層３４によって覆われている。
【0078】
したがって、異方性エッチングステップにおいて、表側電極層３４はマスクとして効果的に作用し、さらなるフォトリソグラフィ処理ステップの必要性を軽減する。これは、終端領域ＴＲにおいてＳｉＣ層３１の半導体材料をエッチングするが、表側電極層３４の金属材料のかなりの部分を除去しない、使用されるエッチャントの選択性によって達成される。その結果、図１３Ｆに示すように、終端領域ＴＲに凹部３５が形成される。凹部３５は、ＳｉＣ層３１の上面またはコンタクト金属層３３の底面に対して深さｄＲを有する。終端領域ＴＲの凹部３５は、最終パワー半導体デバイス３０においてメサ型の終端構造を形成する。
【0079】
図１３Ｆに示すように、終端領域ＴＲは、フィールドプレートとメサ領域との組み合わせを使用して形成され、これは、例えば、最大１．７ｋＶ以上の電圧の半導体デバイス３０にとって有効な終端である。したがって、図１３Ａ～図１３Ｆに示すように、ドーパント偏析オーミックコンタクトおよびメサ終端を使用することによって、高エネルギー線量注入および高温活性化なしに低電圧ＡＣＣＵＦＥＴ構造を達成することが可能である。
【0080】
【0081】
図１４Ａに示す段階では、ＭＯＳＦＥＴ５０の半導体材料内のデバイス固有特徴のほとんどが既に形成されている。記載された実施形態では、ＭＯＳＦＥＴ５０は、ＭＯＳＦＥＴ５０のチャネル領域を含むｎ－型ＳｉＣ層５１と、横方向に離間した２つのｐ－型ＳｉＣ領域５２とを含む。各ｐ－型ＳｉＣ領域５２内には、外側ｐ＋ＳｉＣ領域５３と内側ｎ＋ＳｉＣ領域５４とが形成されている。領域５３および５４は、完成したＭＯＳＦＥＴ５０のソースとして機能する。また、ｎ－型ＳｉＣ層５１の下面には、ドレイン電極６５となる裏側メタライゼーションが既に形成されている。
【0082】
エピタキシャル層５１の上面５６および活性領域５２～５４の上方のコンタクトおよびゲート層５５内に、表側構造５７が形成されている。図示の実施形態では、表側構造５７は、ＭＯＳＦＥＴ５０のチャネル領域の上に形成されたパッシベーション層５８と、金属ゲート５９と、例えばＳｉＯ２から形成されたゲート絶縁体６０とを備える。
【0083】
図１４Ａに示す半導体構造の表側に実際のソースコンタクトが形成される前に、図１４Ｂに示すように、内側ｎ＋ＳｉＣ領域５４の浅い表面領域にドーパントが注入される。この目的のために、外側ｐ＋ＳｉＣ領域５３はフォトレジストマスク６１で覆われている。なお、フォトレジストマスク６１は、内側ｎ＋ＳｉＣ領域５４とわずかに重なっていてもよい。さらに、表側構造５７のゲート絶縁体６０の垂直絶縁領域もまた、内側ｎ＋ＳｉＣ領域５４と部分的に重なってもよい。さらに、ゲート絶縁体６０は、別個にマスクされる必要はないが、浅い注入自体においてマスクとして機能することに留意されたい。その結果、内側ｎ＋ＳｉＣ領域５４の中央部分のみが、浅い注入に使用される種に曝される。
【0084】
その結果、図１４Ｃに示すように、界面領域５として作用する高ドープ領域６２は、内側ｎ＋ＳｉＣ領域５４内にのみ形成される。少なくともこの領域では、図１４Ｄに示すように、オーミック金属コンタクト６３とソース領域に対応する下層のｐ－型ＳｉＣ領域との間にオーミックコンタクトが形成される。図１４Ｄはまた、ＭＯＳＦＥＴ５０のおもて面全体をカプセル化する金属ソース電極６４が、表側構造５７のオーミック金属コンタクト６３およびゲート絶縁体６０の上に形成されることを示す。
【0085】
この実施形態では、表側構造５７は、浅い注入中に高ドープ領域６２を整合するのに役立つことに留意されたい。これにより、非常に狭いピッチの構造を有する平面型半導体デバイスを形成することができる。オーミックコンタクト９３は、誘電体パッシベーション層５８およびゲート絶縁体６０の形成を含むＭＯＳＦＥＴの表側処理が完了した後に形成することができる。これにより、リソグラフィ整合のための間隔を可能にする必要なく、ゲート構造の端子の縁部の近くに配置されるソースコンタクトの整合が可能になる。これは、形成されたＭＯＳＦＥＴ５０の高いセル密度およびより良好なオン状態性能を達成するのに役立つ。
【0086】
図１５Ａおよび図１５Ｂは、上記で詳述したドーパント偏析を使用して炭化ケイ素ワイドバンドギャップ半導体材料２上にニッケルを堆積させることによって形成された電気コンタクトに関する透過型電子顕微鏡（ＴＥＭ）によって得られた２つの画像を示す。
【0087】
図１５Ａは、４５０℃の比較的低いアニール温度でアニールされたＮｉコンタクトを示す。このようにして形成されたＮｉコンタクト層は、本質的に乱されていない下層のＳｉＣ層の上に非常に滑らかなＮｉ界面を有する。形成されたＮｉ金属層は単結晶であり、４５０℃のアニール温度で下層の高ドープＳｉＣ材料と反応しないことが分かる。
【0088】
図１５Ｂは、１０００℃の比較的高いアニール温度でアニールされたＮｉコンタクトを示す。図１５Ａに示すコンタクトとは対照的に、１０００℃の温度でアニールされたコンタクトは、より粗い形態を有する。例えば、比較的高い割合のニッケルシリサイドが界面層に形成され、下のＳｉＣ材料を乱す。
【0089】
形成されたコンタクトの分析は、４５０℃の低いアニール温度が、オーミックコンタクトを形成するのに十分であるだけでなく、形成されたコンタクトの改善された結晶構造を実際にもたらすことを示している。対照的に、１０００℃のより高いアニール温度は、形成されるコンタクトに有害である。
【0090】
本発明は、様々な変更および代替形態を受け入れることができるが、その詳細は、例として図面に示されており、詳細に説明される。しかしながら、その意図は、本発明を記載された特定の実施形態に限定するものではないことを理解されたい。それどころか、その意図は、添付の特許請求の範囲によって定義される本発明の範囲内に入るすべての修正形態、均等物、および代替形態を網羅することである。
【0091】
上述の図１、図２、および図９Ａ～図１４Ｄに示す実施形態は、改善された半導体デバイスおよびその製造方法の例示的な実施形態を表す。したがって、それらは、改良された半導体回路デバイスおよび製造方法によるすべての実施形態の完全なリストを構成するものではない。実際のデバイスおよび方法は、例えば、特定の配置、デバイス、および材料に関して、示された実施形態とは異なり得る。
【0092】
参照符号
【符号の説明】
【0093】
１ ワイドバンドギャップ半導体デバイス
２ ワイドバンドギャップ半導体デバイス材料
２ａ 表面層
２ｂ 深い層
３ コンタクト領域
３ａ 上面層
４ 第１表面
５ 界面領域
１０ ＡＣＣＵＦＥＴ
１１ ｎ－型ＳｉＣ層
１１ａ 途切れない本体部分
１１ｂ 途切れた側方部分
１２ ｐ－型ＳｉＣ層
１３ ｎ＋型ＳｉＣ層
１４ トレンチ構造
１５ （下部ＳｉＯ２）絶縁領域
１６ （埋め込み）ゲート
１７ （上部ＳｉＯ２）絶縁領域
１８ （垂直）パッシベーション層
１９ ドレインコンタクト
２０ オーミック金属コンタクト
２１ ソースコンタクト
３０ 半導体デバイス（メサ構造）
３１ ＳｉＣ層
３２ フォトレジストマスク
３３ コンタクト金属層
３４ 表側電極層
３５ 凹部
５０ ＭＯＳＦＥＴ
５１ ｎ－型ＳｉＣ層
５２ ｐ－型ＳｉＣ領域
５３ （外側）ｐ＋ＳｉＣ領域
５４ （内側）ｎ＋ＳｉＣ領域
５５ （コンタクトおよびゲート）層
５６ 上面
５７ 表側構造
５８ パッシベーション層
５９ 金属ゲート
６０ ゲート絶縁体
６１ フォトレジストマスク
６２ 高ドープ領域
６３ オーミック金属コンタクト
６４ ソース電極
６５ ドレイン電極
ｄＲ 凹部の深さ
ＡＲ 活性領域
ＴＲ 終端領域
Ｔ１ 第１の厚さ
Ｔ２ 第２の厚さ
Ｓ１～Ｓ４ 処理ステップ
２ ワイドバンドギャップ半導体デバイス材料
２ａ 表面層
２ｂ 深い層
３ コンタクト領域
３ａ 上面層
４ 第１表面
５ 界面領域
１０ ＡＣＣＵＦＥＴ
１１ ｎ－型ＳｉＣ層
１１ａ 途切れない本体部分
１１ｂ 途切れた側方部分
１２ ｐ－型ＳｉＣ層
１３ ｎ＋型ＳｉＣ層
１４ トレンチ構造
１５ （下部ＳｉＯ２）絶縁領域
１６ （埋め込み）ゲート
１７ （上部ＳｉＯ２）絶縁領域
１８ （垂直）パッシベーション層
１９ ドレインコンタクト
２０ オーミック金属コンタクト
２１ ソースコンタクト
３０ 半導体デバイス（メサ構造）
３１ ＳｉＣ層
３２ フォトレジストマスク
３３ コンタクト金属層
３４ 表側電極層
３５ 凹部
５０ ＭＯＳＦＥＴ
５１ ｎ－型ＳｉＣ層
５２ ｐ－型ＳｉＣ領域
５３ （外側）ｐ＋ＳｉＣ領域
５４ （内側）ｎ＋ＳｉＣ領域
５５ （コンタクトおよびゲート）層
５６ 上面
５７ 表側構造
５８ パッシベーション層
５９ 金属ゲート
６０ ゲート絶縁体
６１ フォトレジストマスク
６２ 高ドープ領域
６３ オーミック金属コンタクト
６４ ソース電極
６５ ドレイン電極
ｄＲ 凹部の深さ
ＡＲ 活性領域
ＴＲ 終端領域
Ｔ１ 第１の厚さ
Ｔ２ 第２の厚さ
Ｓ１～Ｓ４ 処理ステップ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図13C】
【図13D】
【図13E】
【図13F】
【図14A】
【図14B】
【図14C】
【図14D】
【図15A】
【図15B】
【国際調査報告】