特表 2024-517117 マルチビット誤り率を低減するためにデータワードの奇数及び偶数ビットを交互のサブバンクに格納するメモリアレイ及び関連する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-04-19

(54)【発明の名称】マルチビット誤り率を低減するためにデータワードの奇数及び偶数ビットを交互のサブバンクに格納するメモリアレイ及び関連する方法

(51)【国際特許分類】

   G06F 12/06 20060101AFI20240412BHJP

   G11C 5/00 20060101ALI20240412BHJP

   G11C 11/418 20060101ALI20240412BHJP

   G11C 7/18 20060101ALI20240412BHJP

   G11C 5/02 20060101ALI20240412BHJP

   G06F 11/10 20060101ALN20240412BHJP

【ＦＩ】

G06F12/06 515H

G11C5/00 100

G11C11/418 120

G11C7/18

G11C5/02 100

G06F11/10 648

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023564528

(86)(22)【出願日】2022-04-03

(85)【翻訳文提出日】2023-10-20

(86)【国際出願番号】 US2022023210

(87)【国際公開番号】W WO2022231766

(87)【国際公開日】2022-11-03

(31)【優先権主張番号】17/240,935

(32)【優先日】2021-04-26

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】314015767

【氏名又は名称】マイクロソフト テクノロジー ライセンシング，エルエルシー

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】コラール，プラモド

【テーマコード（参考）】

5B015

5B160

【Ｆターム（参考）】

5B015JJ13

5B015KB07

5B015NN09

5B015PP01

5B160AA16

5B160HA04

(57)【要約】

マルチビット誤り率を低減するために、データワードの奇数及び偶数データビットを交互のサブバンクに格納するためのメモリアレイを開示する。メモリアレイは、第１及び第２メモリバンクの第１サブバンクの連続する列内の第１の複数のデータワードの奇数データビットと、第１及び第２メモリバンクの第２サブバンクの連続する列内の第１の複数のデータワードの偶数データビットを交互に配置する。例えば、N個の各データワードの最下位ビットは、第１サブバンクの第１N個の連続する列に格納される。N個のデータワードの第２ビットは、第２サブバンクの次のN個の連続する列に格納される。N個のデータワードの各ビット位置のN個のデータビットは、対応する列muxセットにインタリーブされる。サブバンク間で奇数ビットと偶数ビットを交互に使用すると、マルチビットソフトエラーが低減される。

【特許請求の範囲】

【請求項1】

メモリアレイ回路であって、
第１メモリバンクと、
第２メモリバンクと、
を含み、
前記第１メモリバンク及び前記第２メモリバンクの各々は、バンクアレイ回路を含み、
前記バンクアレイ回路は、
列及びメモリ行に配置されたメモリビットセル回路と、
複数のメモリ行を含む少なくとも１つのサブバンクと、
複数の列多重（mux）セットであって、各々が前記列のうちの１つ以上の連続する列を含み、前記複数の列muxセットは、偶数列muxセットと交互に配置された奇数列muxセットを含む、複数の列muxセットと、
を含み、
前記第１メモリバンク及び前記第２メモリバンクのうちの第１の選択されたバンク内のバンクアレイ回路内の少なくとも１つのサブバンクのうちの第１サブバンクの第１メモリ行は、前記第１の選択されたバンクの奇数列muxセットの各々の１つ以上の連続する列のメモリビットセル回路内の少なくとも第１データワードの奇数データビットを格納するように構成され、
前記第１メモリバンク及び前記第２メモリバンクのうちの第２の選択されたバンク内のバンクアレイ回路内の少なくとも１つのサブバンクのうちの第２サブバンクの第１メモリ行は、前記第２の選択されたバンクの偶数列muxセットの各々の１つ以上の連続する列のメモリビットセル回路内の少なくとも第１データワードの偶数データビットを格納するように構成される、
メモリアレイ回路。

【請求項2】

前記第１サブバンクの前記第１メモリ行は、前記第１の選択されたバンクの前記奇数列muxセットの各々の前記１つ以上の連続する列内の前記メモリビットセル回路内の少なくとも第２データワードの偶数データビットを格納するように構成され、
前記第２サブバンクの前記第１メモリ行は、前記第２の選択されたバンクの前記奇数列muxセットの各々の前記１つ以上の連続する列内の前記メモリビットセル回路内の少なくとも前記第２データワードの奇数データビットを格納するように構成される、
請求項１に記載のメモリアレイ回路。

【請求項3】

前記第１の選択されたバンクの前記バンクアレイ回路内の前記少なくとも１つのサブバンクのうちの前記第１サブバンクの前記第１メモリ行は、前記第１の選択されたバンクの前記奇数列muxセットの各々の前記１つ以上の連続する列内の前記メモリビットセル回路内の第３データワードの奇数データビットを格納するように構成され、
前記第２の選択されたバンクの前記バンクアレイ回路内の前記少なくとも１つのサブバンクのうちの前記第２サブバンクの前記第１メモリ行は、前記第２の選択されたバンクの前記偶数列muxセットの各々の前記１つ以上の連続する列内の前記メモリビットセル回路内の前記第３データワードの前記偶数データビットを格納するように構成される、
請求項２に記載のメモリアレイ回路。

【請求項4】

前記第１の選択されたバンクの前記バンクアレイ回路内の前記少なくとも１つのサブバンクのうちの前記第１サブバンクの第２メモリ行は、前記第１の選択されたバンクの前記奇数列muxセットの各々の前記１つ以上の連続する列内の前記メモリビットセル回路内の第４データワードの奇数データビットを格納するように構成され、
前記第２の選択されたバンクの前記バンクアレイ回路内の前記少なくとも１つのサブバンクのうちの前記第２サブバンクの第２メモリ行は、前記第２の選択されたバンクの前記偶数列muxセットの各々の前記１つ以上の連続する列内の前記メモリビットセル回路内の前記第４データワードの偶数データビットを格納するように構成される、
請求項３に記載のメモリアレイ回路。

【請求項5】

前記少なくとも１つのサブバンクのうちの前記第１サブバンクは、前記第１の選択されたバンクの前記バンクアレイ回路内の前記複数のメモリ行のすべてを含み、
前記少なくとも１つのサブバンクのうちの前記第２サブバンクは、前記第２の選択されたバンクの前記バンクアレイ回路内の前記複数のメモリ行のすべてを含む、
請求項２に記載のメモリアレイ回路。

【請求項6】

前記第１メモリバンク及び前記第２メモリバンクの各々における前記バンクアレイ回路内の前記列の各々は、前記列のうちの１つの列内に配置された前記メモリビットセル回路の各々に結合されたビット線をさらに含み、
前記列のうち少なくとも１つの奇数列を含む前記奇数列muxセットの各々は、前記奇数列muxセットのうちの１つの入力に結合された前記列のうちの前記少なくとも１つの奇数列の前記ビット線をさらに含み、
前記列のうちの少なくとも１つの偶数列を含む前記偶数列muxセットの各々は、前記偶数列muxセットのうちの１つの入力に結合された前記列のうちの前記少なくとも１つの偶数列の前記ビット線をさらに含む、
請求項５に記載のメモリアレイ回路。

【請求項7】

前記第１メモリバンク及び前記第２メモリバンクの各々における前記バンクアレイ回路内の前記複数のメモリ行は、複数の内側メモリ行及び複数の外側メモリ行を含み、
前記第１の選択されたバンク内の前記バンクアレイ回路内の前記少なくとも１つのサブバンクのうちの前記第１サブバンクは、前記第１の選択されたバンク内の前記バンクアレイ回路内の前記複数の内側メモリ行及び前記複数の外側メモリ行のうちの一方を含み、
前記第２の選択されたバンク内の前記バンクアレイ回路内の前記少なくとも１つのサブバンクのうちの前記第２サブバンクは、
前記第１の選択されたバンク内の前記複数の内側メモリ行及び前記複数の外側メモリ行のうちの他方、
前記第２の選択されたバンク内の前記複数の内側メモリ行、
前記第２の選択されたバンク内の前記複数の外側メモリ行、
のうちの１つを含む、請求項２に記載のメモリアレイ回路。

【請求項8】

前記第１メモリバンク及び前記第２メモリバンクの各々における前記バンクアレイ回路の前記複数の内側メモリ行は、各列に配置された第１の複数のメモリビットセル回路を含み、
前記第１メモリバンク及び前記第２メモリバンクの各々における前記バンクアレイ回路の前記複数の外側メモリ行は、各列に配置された第２の複数のメモリビットセル回路を含み、
前記第１メモリバンク及び前記第２メモリバンクの各々における前記バンクアレイ回路の各列は、
前記第１の複数のメモリビットセル回路の各々に結合された内側サブバンクビット線と、
前記第２の複数のメモリビットセル回路の各々に結合された外側サブバンクビット線と、
を更に含み、
前記奇数列muxセットの各々は、前記奇数列muxセットの入力に結合された前記奇数列muxセットの前記１つ以上の連続する列の各々の前記内側サブバンクビット線と前記外側サブバンクビット線を含み、
前記偶数列muxセットの各々は、前記偶数列muxセットの入力に結合された前記偶数列muxセットの前記１つ以上の連続する列の各々の前記少なくとも内側サブバンクビット線と前記外側サブバンクビット線を含む、請求項７に記載のメモリアレイ回路。

【請求項9】

前記バンクアレイ回路は、前記複数のメモリ行の各々における前記メモリビットセル回路の各々に結合されたワード線を更に含み、
前記第１メモリバンク内の前記バンクアレイ回路の前記複数の内側メモリ行は、前記バンクアレイ回路内の前記少なくとも１つのサブバンクのうちの前記第１サブバンクの前記第１メモリ行を含み、
前記第２メモリバンク内の前記バンクアレイ回路の前記複数の内側メモリ行は、前記バンクアレイ回路内の前記少なくとも１つのサブバンクのうちの前記第２サブバンクの前記第１メモリ行を含み、
前記第１サブバンク内の前記第１メモリ行の前記ワード線は、前記第１の選択されたバンク内の前記奇数列muxセットの前記１つ以上の連続する列内の前記内側サブバンクビット線上に前記少なくとも第１データワードの前記奇数データビットを生成するように活性化されるように構成され、
前記第２サブバンク内の前記第１メモリ行の前記ワード線は、前記第１メモリバンク及び前記第２メモリバンクのうちの前記第２メモリバンクの前記偶数列muxセットの前記１つ以上の連続する列内の前記内側サブバンクビット線上に前記少なくとも第１データワードの前記偶数データビットを生成するように活性化されるように構成される、
請求項８に記載のメモリアレイ回路。

【請求項10】

前記複数の列muxセットのうちの各列muxセットは、マルチプレクサ入力とマルチプレクサ出力とを含むマルチプレクサを含み、
前記各列muxセットの入力は、前記マルチプレクサ入力を含む、請求項９に記載のメモリアレイ回路。

【請求項11】

前記バンクアレイ回路は、
前記第１の選択されたバンク内の前記奇数列muxセットの前記マルチプレクサの各々に結合された第１選択線であって、前記第１選択線は、前記第１の選択されたバンク内の前記奇数列muxセットの各々における前記１つ以上の連続する列の中から、前記第１データワードに対応する前記内側サブバンクビット線を選択するように活性化されるように構成される、第１選択線と、
前記第２の選択されたバンク内の前記偶数列muxセットの各々のマルチプレクサに結合された第２選択線であって、前記第２選択線は、前記偶数列muxセットの各々における前記１つ以上の連続する列の中から、前記第１データワードに対応する前記内側サブバンクビット線を選択するように活性化されるように構成される、第２選択線と、
を更に含む、請求項１０に記載のメモリアレイ回路。

【請求項12】

前記第１の選択されたバンク内の前記偶数列muxセットの前記マルチプレクサの各々に結合された第３選択線であって、前記第３選択線は、前記第１メモリバンク及び前記第２メモリバンクのうちの前記第１メモリバンク内の前記奇数列muxセットの各々における前記１つ以上の連続する列の中から、前記第２データワードに対応する前記内側サブバンクビット線を選択するように活性化されるように構成される、第３選択線と、
前記第２の選択されたバンク内の前記奇数列muxセットのマルチプレクサの各々に結合された第４選択線であって、前記第４選択線は、前記偶数列muxセットの各々における前記１つ以上の連続する列の中から、前記第２データワードに対応する前記内側サブバンクビット線を選択するように活性化されるように構成される、第４選択線と、
を更に含む、請求項１０に記載のメモリアレイ回路。

【請求項13】

前記第１メモリバンク及び前記第２メモリバンク内の前記バンクアレイ回路の前記複数の内側メモリ行の各列内の前記内側サブバンクビット線は、第１金属層内に配置され、
前記第１メモリバンク及び前記第２メモリバンク内の前記バンクアレイ回路の前記複数の外側メモリ行の各列内の前記外側サブバンクビット線は、
前記第１金属層内に配置され、前記第２の複数のメモリビットセル回路に結合される第１外側サブバンクビット線部分と、
第２金属層内に配置される第２外側サブバンクビット線部分と、
前記第１外側サブバンクビット線部分及び前記第２外側サブバンクビット線部分に結合された垂直相互接続アクセス（via）と、
を含む、請求項１０に記載のメモリアレイ回路。

【請求項14】

前記第１メモリバンク及び前記第２メモリバンクは、第１方向に分離され、
前記第１メモリバンク内の前記バンクアレイ回路内の第１奇数列muxセット内の列のうちの少なくとも１つの列は、前記第２メモリバンク内の前記バンクアレイ回路内の前記第１奇数列muxセット内の列のうちの少なくとも１つの列と同一直線上にある、請求項１に記載のメモリアレイ回路。

【請求項15】

メモリアレイ回路における方法であって、
メモリアレイ回路の第１メモリバンク及び第２メモリバンクのうちの第１の選択されたバンクの少なくとも１つのサブバンクのうちの第１サブバンク内のメモリビットセル回路の第１メモリ行内の第１ワード線を活性化して、第１サブバンクビット線上に前記第１メモリ行に格納された第１データビットを生成するステップであって、前記第１データビットは、少なくとも第１データワードの奇数データビットを含む、ステップと、
前記メモリアレイ回路の前記第１メモリバンク及び前記第２メモリバンクのうちの第２の選択されたバンクの少なくとも１つのサブバンクのうちの第２サブバンク内のメモリビットセル回路の第２メモリ行内の第２ワード線を活性化して、第２サブバンクビット線上に前記第２メモリ行に格納された第２データビットを生成するステップであって、前記第２データビットは、前記少なくとも第１データワードの偶数データビットを含む、ステップと、
第１選択線を制御するステップであって、
前記第１サブバンクビット線に結合されたマルチプレクサを制御して、前記メモリアレイ回路の第１奇数データ出力に前記第１データワードの前記奇数データビットを生成し、
前記第２サブバンクビット線に結合されたマルチプレクサを制御して、前記メモリアレイ回路の第１偶数データ出力に前記第１データワードの前記偶数データビットを生成する、ステップと、
を含む方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の技術は、デジタルデータを格納するためのメモリシステムに関するものであり、特に、マルチビットエラーの発生を低減するパターンでデータの記憶をサポートするように構成されたメモリアレイ回路に関するものである。

【背景技術】

【0002】

電子装置に使用されるメモリアレイは、処理装置が迅速にアクセスできる大量のデジタルデータをコンパクトに格納する。メモリアレイは、デジタルデータビットを格納するメモリビットセル回路（「メモリビットセル」）の２次元（２D）アレイ（すなわち、メモリ行及びメモリ列に編成される）である。メモリアレイ内のメモリビットセルのメモリ行は、データワード全体を格納できる。これは、例えば、長さが６４、１２８、又は２５６ビットであることがよくある。メモリアレイの領域密度を増加させることが、現在望まれている。この目的は、メモリ行のメモリビットセルの領域とメモリビットセル間の距離を削減する技術の向上によって実現される。その結果、入射高エネルギ粒子線によって影響を受ける可能性のある所定の領域に含まれるメモリビットセルの数が増加している。粒子線衝突と呼ばれる、メモリアレイに入射する特定の高エネルギ粒子線は、特定の領域内のメモリビットセルの状態を、格納されているデータの状態を反転させることができる（例えば、「０」から「１」へ、又はその逆）。同じデータワードのデータビットを格納している複数のメモリビットセルが領域内にある場合、データワードの１つ以上のデータビットが影響を受ける可能性がある。従って、マルチビットエラーの数は、通常、メモリアレイ内のメモリビットセルの密度が増加するにつれて、メモリアレイ内で増加する。データワードがエラー訂正コード（ECC）によって保護されている場合、単一ビットエラーを簡単に検出して訂正することができる。使用されるECCスキームに応じて、データワードの２つ以上のデータビットのエラーも検出できる。しかし、複数のビットエラーを訂正すると、ECCに必要な回路の量が増加し、メモリアクセス時間が増加する可能性がある。

【0003】

列多重化は、メモリアレイ１００内の複数のビットエラーのインスタンスを減らすために使用されるデータ記憶方式である。図１は、列多重化を説明するために提供されるメモリアレイ１００を示している。メモリアレイ１００は、第１メモリバンク１０２A及び第２メモリバンク１０２Bを含む。第１メモリバンク１０２A内の第１メモリ行１０４A（１）は、データワードA～Dを格納するものとして示され、第２メモリバンク１０２B内の第１メモリ行１０４B（１）は、データワードE～Hを格納するものとして示される。データワードA～Hは、各々４つのデータビットを有する。データビットA１～A４、B１～B４、C１～C４、及びD１～D４は、データワードのビットが第４メモリビットセルごとに格納されるようにインタリーブされる。例えば、データビットA１とデータビットA２がより離れて、高エネルギ粒子線によってそれらのメモリ状態が反転される可能性が低くなるように、データビットを分配することによって、メモリアレイ１００においてマルチビットエラーが低減される。データビットA１～D１は、第１列マルチプレクサ（mux）セット１０６A（１）に格納される。データビットA２～D２、A３～D３、A４～D４は、第１メモリバンク１０２Aの列muxセット１０６A（２）～１０６A（４）に格納される。例えば、データワードA～Dの第１ビット（すなわち、データビットA１、B１、C１及びD１）は、列muxセット１０６A（１）の連続するメモリビットセル回路１１０に格納される。データワードE～Hは、第２メモリバンク１０２B内の列muxセット１０６B（１）～１０６B（４）にまたがって格納される。

【0004】

例えば、データビットC１を格納するメモリビットセル回路１１０を中心とした粒子線衝突は、データビットC１の状態にエラーを生じさせ、データビットC１のいずれかの側のデータビットB１及びD１のメモリ状態にもエラーを生じさせる。この場合、粒子線衝突は、データワードB－Dの各々にシングルビットエラーを生じさせるが、ダブルビットエラーは生じない。列muxセット１０６A（１）－１０６A（４）の各々において、４つのデータワードの対応するデータビット（例えば、A１－D１）をインタリーブすることはCM４として知られており、これは、粒子線衝突がメモリ行１０４A（１）又は１０４B（１）のようなメモリ行内の４つ以上の連続するメモリビットセル１１０のメモリ状態に影響を与えない限り、メモリアレイ１００をダブルビットエラーから保護する。

【0005】

列muxセット１０６A（１）－１０６A（４）は、対応するmux１１２A（１）－１１２A（４）を含み、列muxセット１０６B（１）－１０６B（４）は、対応するmux１１２B（１）－１１２B（４）を含む。データは、データ出力１１４A（１）－１１４A（４）上の第１メモリバンク１０２Aから読み取られ、データ出力１１４A（１）－１１４A（４）は、mux１１２A（１）－１１２A（４）及び１１２B（１）－１１２B（４）の出力に結合される。データは、データ出力１１４A（１）－１１４A（４）上の第２メモリバンク１０２Bから読み取られる。データ出力１１４A（１）－１１４A（４）は、１１２B（１）－１１２B（４）の出力に結合される。データワードAの読み出しは、第１メモリバンク１０２Aの第１メモリ行１０４A（１）に対応するワード線１１６A（１）を活性化することを含む。これにより、すべてのメモリビットセル１１０の値が、mux１１２A（１）～１１２A（４）への入力として提供されるビット線１１８A（１）～１１８A（１６）上に生成される。データビットA１～A４は、選択線１２０Aを活性化して各mux１１２A（１）～１１２A（４）を制御して第１入力を選択することに応答して、データ出力１１４A（１）～１１４A（４）上に生成される。選択線１２０Aは、データワードB～Dの１つを選択するために使用することもできる。選択線１２０Bは、データ出力１１４B（１）～１１４B（４）上でデータワードE～Hの１つを生成するために使用される。データ出力１１４A（１）～１１４A（４）及びデータ出力１１４B（１）～１１４B（４）は、第１メモリバンク１０２Aと第２メモリバンク１０２Bとの間を選択し、メモリアレイ出力１２４を生成する列回路１２２（１）～１２２（４）に結合される。

【0006】

メモリアレイ１００に格納されるデータワードは、説明のために４ビットのみの長さである。上述したように、４列の幅の列muxセットを有するメモリバンクは、粒子衝突がメモリ行内の４個のデータビットのみ、又はそれ以下に影響を及ぼす場合、マルチビットエラーから保護する。しかし、列muxセットが４ビット幅のメモリバンクは、データワードの長さの４倍長いメモリ行を有する。このような長いメモリ行を有することは、メモリアレイのプロファイルを著しく変化させ、アレイ特性に悪影響を及ぼし、メモリアレイをチップ上に配置することの困難さを増大させる可能性がある。メモリビットセルジオメトリ（geometries）が減少すると、より多くの連続したビットが同じ粒子線衝突の影響を受ける可能性がある。図１に示すように、マルチビットエラーから保護するには、各列muxセット内の列数を増やす必要があり、メモリアレイプロファイルに基づく問題が更に悪化する。

【発明の概要】

【0007】

ここに開示される例示的な態様は、マルチビット誤り率を低減するために、データワードの奇数及び偶数データビットを交互のサブバンクに格納するためのメモリアレイを含む。列多重化メモリアレイ内のマルチビットエラーを低減する方法も開示される。例示的な態様では、メモリアレイは、第１及び第２メモリバンクの第１サブバンクの奇数列内の第１の複数のデータワードの奇数ビットと、第１及び第２メモリバンクの第２サブバンクの偶数列内の第１の複数のデータワードの偶数ビットを交互に配置する。このようにしてデータワードの奇数／偶数ビットを交互にすることは、マルチビットソフトエラーを低減する。メモリアレイの各メモリバンクは、列及びメモリ行に配置されたメモリビットセルを有するバンクアレイ回路を含む。バンクアレイ回路のサブバンクは、複数のメモリ行を含む。一例では、多数（N）のデータワードが各メモリ行に格納される。この例では、N個のデータワードの各々で同じビット位置に対応するデータビットが列内でインタリーブされ、マルチビットソフトエラーを低減する。例えば、N個のデータワードの各々の最下位ビットは、バンクアレイ回路の第１N個の連続する列に格納され、第１N個の列は列マルチプレクサ（mux）セットに含まれる。N個のデータワードの他のビット位置の各々のデータビットは、N個の連続する列でインタリーブされ、同じビット位置のN個の連続する列の各々は、対応する列muxセットに結合される。列muxセットは、各ビット位置でN個のデータビットの１つを選択するmuxを含むことができる。このように、第１データワードのデータビットは、従来の列muxメモリアレイ内のNビット間隔ではなく、開示されたメモリアレイではメモリ行内で２×Nデータビット間隔であり、マルチビットソフトエラーを実質的に排除する。

【0008】

幾つかの例では、各メモリバンクは、第１の複数のメモリ行を含む第１サブバンクと、第２の複数のメモリ行を含む第２サブバンクとを含む。バンクアレイ回路の各列は、第１の複数のメモリ行内の第１の複数の連続するメモリビットセルを含み、第１の複数の連続するメモリビットセルは、第１サブバンクビット線に結合される。幾つかの例では、バンクアレイ回路の各列は、第２の複数のメモリ行内の第２の複数の連続するメモリビットセルを含み、第２の複数の連続するメモリビットセルは、第２サブバンクビット線に結合される。第１サブバンクビット線及び第２サブバンクビット線は、対応する列muxセットの別々の入力に結合される。このようにして、アレイのアクセス時間を改善するために、多数の負荷が第１及び第２サブバンクビット線間で分割される。

【0009】

例示的な態様において、第１メモリバンク及び第２メモリバンクを含むメモリアレイ回路が開示される。第１メモリバンク及び第２メモリバンクの各々は、列及びメモリ行に配置されたメモリビットセル回路を含むバンクアレイ回路を含む。バンクアレイ回路は更に、複数のメモリ行を含む少なくとも１つのサブバンクを含む。バンクアレイ回路はまた、複数の列muxセットを含み、各列muxセットは、列のうちの１つ以上の連続した列を含み、複数の列muxセットは更に、偶数列muxセットと交互に配置された奇数列muxセットを含む。第１メモリバンク及び第２メモリバンクのうちの第１の選択されたバンク内のバンクアレイ回路の少なくとも１つのサブバンクのうちの第１サブバンクの第１メモリ行は、第１の選択されたバンクの奇数列muxセットの各々の１つ以上の連続した列内のメモリビットセル回路内の少なくとも第１データワードの奇数データビットを格納するように構成される。第１メモリバンク及び第２メモリバンクのうちの第２の選択されたバンク内のバンクアレイ回路の少なくとも１つのサブバンクのうちの第２サブバンクの第１メモリ行は、第２の選択されたバンクの偶数列muxセットの各々の１つ以上の連続した列内のメモリビットセル回路内の少なくとも第１データワードの偶数データビットを格納するように構成される。

【0010】

別の例示的な態様において、メモリアレイ回路内の方法が開示される。メモリアレイ回路の第１メモリバンク及び第２メモリバンクのうちの第１の選択されたバンクの少なくとも１つのサブバンクのうちの第１サブバンク内のメモリビットセル回路の第１メモリ行内の第１ワード線を活性化して、第１サブバンクビット線上に第１メモリ行に格納された第１データビットを生成し、第１データビットは、少なくとも第１データワードの奇数データビットを含む。メモリアレイ回路の第１メモリバンク及び第２メモリバンクのうちの第２の選択されたバンクの少なくとも１つのサブバンクのうちの第２サブバンク内のメモリビットセル回路の第２メモリ行内の第２ワード線を活性化して、第２サブバンクビット線上に第２メモリ行に格納された第２データビットを生成し、第２データビットは、少なくとも第１データワードの偶数データビットを含む。本方法は更に、第１選択線を制御して、第１サブバンクビット線に結合されたマルチプレクサを制御して、メモリアレイ回路の第１奇数データ出力上に第１データワードの奇数データビットを生成し、第２サブバンクビット線に結合されたマルチプレクサを制御して、メモリアレイ回路の第１偶数データ出力上に第１データワードの偶数データビットを生成する。

【図面の簡単な説明】

【0011】

本明細書に組み込まれ、本明細書の一部を構成する添付の図面は、開示の幾つかの態様を示しており、説明とともに、開示の原則を説明するのに役立つ。

【0012】

【図1】列多重（mux）データビットを有する従来のバンクアレイ回路を各々含む２つのメモリバンクを含むメモリアレイ回路の図である。

【0013】

【図2】第１及び第２メモリバンクを含む例示的なメモリアレイ回路の図であり、第１及び第２メモリバンクの各々が、第１メモリバンクの奇数列muxセットの各々に結合された第１メモリバンクの１つ以上の連続する列と、第２メモリバンクの偶数列muxセットの各々に結合された第２メモリバンクの１つ以上の連続する列とを有するバンクアレイ回路を各々含む。

【0014】

【図3】図２のメモリアレイ回路の例を示す図であり、各バンクアレイ回路は、内側サブバンクビット線に結合された各列のメモリビットセル回路を有する内側メモリ行を含む内側サブバンクと、外側サブバンクビット線に結合された各列のメモリビットセル回路を有する外側行を含む外側サブバンクとを含む。

【0015】

【図4】図２のメモリアレイ回路から第１データワードを読み出す方法を示すフローチャートであり、各奇数列muxセットに結合された第１及び第２メモリバンクの第１の選択されたバンクの１つ以上の連続する列と、各偶数列muxセットに結合された第１及び第２メモリバンクの第２の選択されたバンクの１つ以上の連続する列とを含むバンクアレイ回路を含む。

【0016】

【図5】図２に示す２つのメモリアレイ回路を含む集積回路の図であり、各々は、第１データワードの奇数データビットを格納する第１メモリバンク内の奇数列muxセットと、第１データワードの偶数データビットを格納する第２メモリバンク内の偶数列muxセットとを含む２つのメモリバンクを含む。

【0017】

【図6】システムバスに結合された複数のデバイスを含む例示的なプロセッサベースのシステムのブロック図であり、プロセッサベースのシステムは、図２、図３及び図５に示すメモリアレイ回路のように、第１メモリバンクの奇数列muxセット内の第１データワードの奇数データビット及び第２メモリバンクの偶数列muxセット内の第１データワードの偶数データビットを格納する少なくとも１つのメモリアレイ回路を含む。

【発明を実施するための形態】

【0018】

ここに開示される例示的な態様は、マルチビット誤り率を低減するために、データワードの奇数及び偶数データビットを交互のサブバンクに格納するためのメモリアレイを含む。列多重化メモリアレイ内のマルチビットエラーを低減する方法も開示される。例示的な態様では、メモリアレイは、第１及び第２メモリバンクの間で第１サブバンクの奇数列に第１の複数のデータワードの奇数ビットを、第１及び第２メモリバンクの間で第２サブバンクの偶数列内に第１の複数のデータワードの偶数ビットを、交互に記憶する。このようにしてデータワードの奇数／偶数ビットを交互にすることは、マルチビットソフトエラーを低減する。メモリアレイの各メモリバンクは、列及びメモリ行に配置されたメモリビットセルを有するバンクアレイ回路を含む。バンクアレイ回路のサブバンクは、複数のメモリ行を含む。一例では、多数（N）のデータワードが各メモリ行に格納される。この例では、N個のデータワードの各々で同じビット位置に対応するデータビットが列内でインタリーブされ、マルチビットソフトエラーを低減する。例えば、N個のデータワードの各々の最下位ビットは、バンクアレイ回路の第１N個の連続する列に格納され、第１N個の列は列マルチプレクサ（mux）セットに含まれる。N個のデータワードの他のビット位置の各々のデータビットは、N個の連続する列でインタリーブされ、同じビット位置のN個の連続する列の各々は、対応する列muxセットに結合される。列muxセットは、各ビット位置でN個のデータビットの１つを選択するmuxを含むことができる。このように、第１データワードのデータビットは、従来の列muxメモリアレイ内のNビット間隔ではなく、開示されたメモリアレイではメモリ行内で２×Nデータビット間隔であり、マルチビットソフトエラーを実質的に排除する。

【0019】

幾つかの例では、各メモリバンクは、第１の複数のメモリ行を含む第１サブバンクと、第２の複数のメモリ行を含む第２サブバンクとを含む。バンクアレイ回路の各列は、第１の複数のメモリ行内の第１の複数の連続するメモリビットセルを含み、第１の複数の連続するメモリビットセルは、第１サブバンクビット線に結合される。幾つかの例では、バンクアレイ回路の各列は、第２の複数のメモリ行内の第２の複数の連続するメモリビットセルを含み、第２の複数の連続するメモリビットセルは、第２サブバンクビット線に結合される。第１サブバンクビット線及び第２サブバンクビット線は、対応する列muxセットの別々の入力に結合される。このようにして、アレイのアクセス時間を改善するために、多数の負荷が第１及び第２サブバンクビット線間で分割される。

【0020】

メモリアレイのFailure－In－Time（FIT）レートは、メモリアレイから読み取られるデータでシングルビット又はマルチビットエラーが検出される頻度の指標である。FITレートは、主にソフトエラーレート（Soft-Error Rate （SER））に基づいている。ソフトエラーは、高エネルギ粒子線（例えば、中性子やアルファ粒子）がメモリアレイの領域に衝突すると発生する。メモリアレイは、メモリ行と列に配置されたメモリビットセル回路の２次元アレイにデジタル（例えばバイナリ）データビットを格納する。高エネルギ粒子線衝突は、領域内のすべてのメモリビットセル内のデータビットの論理状態に影響を与える可能性がある。技術が進歩し、メモリビットセルが小さくなるにつれて、高エネルギ粒子線衝突の影響を受ける可能性のあるデータビットの数が増加する。この問題に対処する現在の取り組みには、誤り訂正符号（error-correction codes （ECC））と、列インタリーブとしても知られる列多重化（「column muxing」）がある。ECCを使用すると、比較的少量のロジックで１ビットエラーを検出して訂正することができ、比較的少量の時間でそれを行うことができる。２ビットエラーも検出して訂正することができるが、そのためのコストはロジック回路の大幅な増加であり、メモリアレイの面積が増加し、メモリアレイの消費電力が増加し、メモリアレイのアクセス時間が増加する。

【0021】

列多重化は、マルチビットエラーの数を減らす方法である。メモリ行の連続したメモリビットセル内で互いに異なるデータワードのデータビットを相互にインタリーブすることにより、高エネルギ粒子線衝突の効果は、単一データワード内の複数データビットエラーとは対照的に、複数データワード上の単一ビットエラーになる。列多重化の制限は、インタリーブによってメモリアレイ内のメモリ行の長さが増加し、複数のインタリーブされたデータワードが含まれることである。現在、４列の列多重化（CM４）には、メモリアレイのメモリ行が４つのデータワードを保持するのに十分な長さである必要がある。メモリ行が長くなると、メモリアレイの形状因子（例えば、プロファイル）が変化し、メモリアレイが使用される集積回路（IC）での電力消費とタイミングだけでなく、配置とルーティングのオプションにも影響を与える可能性がある。しかし、メモリビットセルが小さくなると、CM４はマルチビットエラーを回避するのに十分ではない可能性がある。SER又はFITレートを低く保つために、８列を列多重するCM８が考えられるが、CM８を実装すると、CM４と比較してメモリアレイのメモリ行の長さが２倍になり、ICの形状因子に問題が生じる可能性がある。

【0022】

図２に示す例示的なメモリアレイ回路２００は、第１メモリバンク２０２A及び第２メモリバンク２０２Bを含む。メモリアレイ回路２００は、列多重化を採用し、第１メモリバンク２０２Aと第２メモリバンク２０２Bとの間で奇数データビット２０４O及び偶数データビット２０４Eの記憶を交互に行い、電力、性能、タイミング及び領域への影響を低減してマルチビットエラー保護を増大させる。メモリバンク２０２A及び２０２Bは、各々メモリビットセル回路（「メモリビットセル」）２０８で形成されたバンクアレイ回路２０６A及び２０６Bを含む。第１及び第２メモリバンク２０２A及び２０２Bは、各々がメモリアレイ回路２００の記憶の各々の部分（例えば、半分）を提供する別個のアレイであり、単一のより大きなアレイを使用する問題を低減する。メモリビットセル２０８は、ワイヤ又はトレースによって相互接続された半導体トランジスタで形成される。メモリビットセル２０８は、非限定的な例として、シリコンで形成された６個のトランジスタ（６T）、８個のトランジスタ（８T）、又は１０個のトランジスタ（１０T）のSRAMビットセルのような静的ランダムアクセスメモリ（SRAM）ビットセル回路であってもよい。メモリアレイ回路２００は、SRAMビットセルに限定されず、他のタイプのメモリビットセルを含んでもよい。メモリアレイ回路２００及び本明細書に開示される他のメモリアレイ回路は、例えば、基板上及び集積回路内に配置されてもよい。

【0023】

バンクアレイ回路２０６A及びバンクアレイ回路２０６Bは同等の構造である。従って、ここでのバンクアレイ回路２０６Aの説明は、バンクアレイ回路２０６Bの説明でもある。バンクアレイ回路２０６Aのメモリビットセル２０８は、列２１０A（１）～２１０A（１６）及びメモリ行２１２A（１）～２１２A（８）に配置されている。バンクアレイ回路２０６Bのメモリビットセル２０８は、列２１０B（１）～２１０B（１６）及びメモリ行２１２B（１）～２１２B（８）に配置されている。メモリアレイ回路２００に対応するメモリ回路は、データワードの数、及びパリティ又はECCビットを含む各データワード内のビットの数によって決定される任意の数の列、例えば２８８列などを有することができる。メモリアレイ回路２００に対応するメモリアレイ回路は、所望のアレイ容量に応じて、２５６などの任意の数のメモリ行を有することができる。

【0024】

メモリアレイ回路２００に格納されたデータは、読み出し動作においてメモリアレイ回路内のメモリビットセル２０８から検索される。これについては、列２１０A（１）～２１０A（１６）の構成、各列のメモリビットセル２０８に格納されたデータ、及びメモリアレイ回路２００内の読み出し動作を実行するために使用されるその他の特徴について詳細に説明した後に説明する。

【0025】

例示的な態様において、データワードA～Hは、第１行２１２A（１）及び２１２B（１）に格納される。データビットA１～D１は、すべてデータワードA～D内の同じビット位置（すなわち、第１ビット位置）に対応するため、本明細書では、データワードA、B、C及びDの対応するビットとして参照される。データワードA～Dの奇数データビット２０４O及びデータワードE～Hの偶数データビット２０４Eは、第１バンクアレイ回路２０６Aの第１メモリ行２１２A（１）に格納される。データワードE～Hの偶数データビット（２０４E）及びデータワードA～Dの奇数データビット（２０４O）は、第１バンクアレイ回路２０６Bの第１メモリ行２１２B（１）に格納される。データワードA～Dは、各々ビットA１～A４、B１～B４、C１～C４、D１～D４を含む。データワードA、B、C、及びDの各々第１及び第３ビット位置にあるデータビットA１～D１及びA３～D３は、本明細書では奇数データビット２０４Oと呼ばれる。各々第２及び第４ビット位置にあるデータビットA２～D２及びA４～D４は、本明細書では偶数データビット２０４Eと呼ばれる。

【0026】

例えば、列２１０A（１）～２１０A（４）は、奇数データビット（２０４O）が格納されているため、奇数列２１０Oと呼ばれる。列２１０A（５）～２１０A（８）は、偶数列２１０Eと呼ばれ、偶数データビット（２０４E）が格納されている。バンクアレイ回路２０６Aの列２１０A（１）～２１０A（４）（奇数列２１０O）は、mux２１４（１）に結合され、列muxセット２１６A（１）を形成する。列muxセット２１６A（１）は、列２１０A（１）～２１０A（４）のいずれかのメモリビットセル２０８に格納されたデータを読み出すために用いられる。奇数列２１０Oに結合された列muxセット２１６A（１）は、奇数列muxセット２１８Oと呼ばれる。列muxセット２１６A（３）、２１６B（１）、及び２１６B（３）は、奇数列２１０Oに結合されているため、奇数列muxセット２１８Oとも呼ばれる。列muxセット２１６A（２）、２１６A（４）、２１６B（２）、及び２１６B（４）は、偶数列２１０Eに結合されているため、偶数列muxセット２１８Eである。従って、メモリアレイ回路２００では、奇数列２１０AO及び２１０BOは各々奇数列muxセット２１８Oに結合され、偶数列２１０AE及び２１０BEは各々偶数列muxセット２１８Eに結合される。

【0027】

上述したように、メモリアレイ回路２００の例示的な態様は、メモリアレイ回路２００の第１メモリバンク２０２Aの同一のメモリ行２１２A（１）にデータワードAのすべてのデータビットA１～A４を格納するのではなく、データワードAの第１データビットA１及び第３データビットA３（奇数データビット２０４O）を第１メモリバンク２０２Aに格納し、第２及び第４データビットA２及びA４を第２メモリバンク１０２Bに格納することである。ビットA１及びA３は、各々第１メモリバンク２０２Aの第１列muxセット２１６A（１）及び第３列muxセット２１６A（３）に結合された奇数列２１０Oのメモリビットセル２０８に格納される。第２データビットA２及び第４データビットA４（偶数データビット２０４E）は、各々第２メモリバンク２０２Bの第２列muxセット２１６B（２）及び第４列muxセット２１６B（４）に結合された偶数列２１０Eのメモリビットセル２０８に格納される。

【0028】

図２のメモリアレイ回路２００では、例えば、ビットA１～D１に対応する奇数列２１０Oが列muxセット２１６A（１）に結合されている。他の例では、メモリ行２１２A（１）は、例えば、３２データワードまでの１つ以上のデータワードのデータビットを格納することができる。従って、少なくとも１つの奇数列２１０Oは、奇数列muxセット２１８Oの各々に結合され、少なくとも１つの偶数列２１０Eは、偶数列muxセット２１８Eの各々に結合される。

【0029】

データワードE～Hは、また、第１バンクアレイ回路２０６Aの第１メモリ行２１２A（１）及び第２バンクアレイ回路２０６Aの第１メモリ行２１２B（１）に格納される。例えば、データワードEの第１データビットE１及び第３データビットE３は、各々第１列muxセット２１６B（１）及び第３列muxセット２１６B（３）に結合された奇数列２１０Oに格納される。第２データビットE２及び第４データビットE４は、各々第２列muxセット２１６A（２）及び第４列muxセット２１６A（４）に結合された偶数列２１０Eに格納される。

【0030】

別の言い方をすれば、第１メモリバンク２０２Aのバンクアレイ回路２０６Aの第１メモリ行２１２A（１）は、列２１０A（１）～２１０A（４）及び２１０A（９）～２１０A（１２）のデータワードA～Dのうち、奇数列muxセット２１６A（１）及び２１６A（３）に対応する奇数データビット２０４Oをメモリビットセル２０８に格納する。第２メモリバンク２０２Bのバンクアレイ回路２０６Bの第１メモリ行２１２B（１）は、偶数列muxセット２１６B（２）、２１６B（４）に対応する列２１０B（５）、２１０B（１３）に、データワードA～Dの偶数データビット２０４Eを格納する。第１メモリバンク２０２Aのバンクアレイ回路２０６Aの第１メモリ行２１２A（１）は、偶数列muxセット２１６A（２）及び２１６A（４）に各々結合された列２１０A（５）～２１０A（８）及び２１０A（１３）～２１０A（１６）のメモリビットセル２０８に、データワードE～Hの偶数データビット２０４E（E２～H２及びE４～H４）を格納する。第２メモリバンク２０２Bのバンクアレイ回路２０６Bの第１メモリ行２１２B（１）は、奇数列muxセット２１６B（１）及び２１６B（３）に各々結合された列２１０B（１）～２１０B（４）及び２１０B（９）～２１０B（１２）のメモリビットセル２０８に、データワードE～Hの奇数データビット２０４O（E１～H１及びE３～H３）を格納する。

【0031】

バンクアレイ回路２０６Aの第２メモリ行２１２A（２）は、奇数列muxセット２１６A（１）の列２１０A（１）～２１０A（４）に奇数データビットI１～L１を格納し、偶数列muxセット２１６A（２）の列２１０A（５）～２１０A（８）にデータビットM２～P２を格納する。具体的には、バンクアレイ回路２０６Aの第２メモリ行２１２A（２）は、各々奇数列muxセット２１６A（１）及び２１６A（３）に結合された奇数列２１０A（１）及び２１０A（９）に、データワードIの奇数データビット２０４Oを格納し、バンクアレイ回路２０６Bの第２メモリ行２１２B（２）は、偶数列muxセット２１６B（２）及び２１６B（４）に結合された偶数列２１０B（５）及び２１０B（１３）に、データワードIの偶数データビット２０４Eを格納する。同様に、データワード（例えば、Q～T）のデータビットQ１～T１は、奇数列muxセット２１６A（１）に含まれる奇数列２１０A（１）～２１０A（４）内のメモリ行２１２A（３）に格納される。

【0032】

メモリアレイ回路２００の利点を、データビットAについて説明する。第１メモリバンク２０２Aの列２１０A（１）内のA１に最も近い、データワードAの別のデータビットは、列２１０A（９）のデータビットA３である。データビットB１～D１及びE２～H２は、メモリ行２１２A（１）のデータビットA１とデータビットA３とを分離する。この例では、データビットA３は、第１メモリ行２１２A（１）のデータビットA１から８列離れており、これは、列多重化のみの場合よりもソフトエラーに対する高い保護を提供する。従って、列多重化は、第１メモリバンク２０２Aと第２メモリバンク２０２Bとの間の奇数のデータビット２０４Oと偶数のデータビット２０４Eの交互記憶の例示的な態様と組み合わされ、データワードAのデータビットA１～A４の分離を向上させる。従って、データビットA１～A４の複数のビットが単一の入射高エネルギ粒子線の影響を受ける可能性が低くなる。第１メモリバンク２０２AのデータビットA１及びA３は、８つのデータワードのすべてのデータビットが同じ行にあるCM８列多重化を採用するメモリアレイ回路と同様の程度に保護され、メモリアレイ回路２００の場合よりもメモリ行の長さが２倍になる。

【0033】

列２１０A（１）～２１０A（１６）は、ビット線２２０A（１）～２２０A（１６）も含む。ビット線２２０A（１）は、列２１０A（１）内のすべてのメモリビットセル２０８に結合される。すなわち、列２１０A（１）～２１０A（１６）の各々において、対応するビット線２２０A（１）～２２０A（１６）は、メモリ行２１２A（１）～２１２A（８）の各々におけるメモリビットセル２０８に結合される。この点に関して、バンクアレイ回路２０６Aは単一サブバンク２２３Aを含み、バンクアレイ回路２０６Bは単一サブバンク２２３Bを含む。ビット線２２０A（１）～２２０A（４）は、サブバンク２２３A及び２２３Bのサブバンクビット線２２０A（１）～２２０A（４）とも呼ばれる。ビット線２２０A（１）～２２０A（４）は、mux２１４A（１）～２１４A（４）のmux入力２２２A（１）～２２２A（４）に結合される。

【0034】

バンクアレイ回路２０６Aのメモリ行２１２A（１）～２１２A（８）は、メモリビットセル２０８に結合されたワード線２２４A（１）～２２４A（８）も含む。例として、ワード線２２４A（１）は、メモリ行２１２A（１）内のすべてのメモリビットセル２０８に結合される。第１メモリ行２１２A（１）からデータワードA～Hの１つを読み出すことは、ワード線２２４A（１）を活性化することを含む。ワード線２２４A（１）を活性化することは、ワード線２２４A（１）上にデジタル信号２２５A（１）を生成して、ビット線２２０A（１）～２２０A（１６）上のデータビットA１～D１、E２～H２、A３～D３、及びE４～H４の生成を制御することを含む。同様に、すべてのデータビットE１～H１、A２～D２、E３～H３、及びA４～D４の状態は、ワード線２２４B（１）の活性化に応答して、ビット線２２０B（１）～２２０A（１６）上で各々生成される。これは、ワード線２２４B（１）上にデジタル信号２２５B（１）を生成することを含む。例えば、データワードAを読み出す場合、このようにワード線２２４A（１）を活性化すると、データビットA１及びA３が各々、mux２１４A（１）及び２１４A（３）に提供される。データワードAの読み出しには、ワード線２２４B（１）の活性化も含まれ、mux２１４B（２）及び２１４B（４）に結合されたビット線２２０B（５）～２２０B（１３）上に、データビットA２及びA４が各々生成される。

【0035】

また、メモリアレイ回路２００は、選択線２２６、２２８を含み、mux２１４A（１）～２１４A（４）及び２１４B（１）～２１４B（４）を通してデータワードA～Hのうちのどれが読み出されるかを制御する。選択線２２６は、バンクアレイ回路２０６Aの奇数列muxセット２１８Oのmux２１４A（１）及び２１４A（３）に結合される。選択線２２６は、列回路２３０（１）及び２３０（３）に供給されるりょうmux入力２２２A（１）及び２２２A（９）上のデータビットA１及びA３を選択する。また、選択線２２６は、バンクアレイ回路２０６Bの偶数列muxセット２１８Eのmux２１４B（２）及び２１４B（４）に結合され、mux入力２２２B（５）及び２２２B（１３）上のデータビットA２及びA４を選択して、列回路２３０（２）及び２３０（４）に供給されるようにする。デジタル信号２２７は、選択線２２６上に生成され、所望のデータワードA～Dの１つに対応する入力を選択する。データビットA１～A４は、列回路２３０（１）～２３０（４）のデータ出力２３２（１）～２３２（４）上に生成される。データ出力２３２（１）及び２３２（３）は、奇数データ出力２３２（１）及び２３２（３）とも呼ばれる。データ出力２３２（２）及び２３２（４）は、偶数データ出力２３２（２）及び２３２（４）とも呼ばれる。

【0036】

選択線２２８は、バンクアレイ回路２０６Bの奇数列muxセット２１８Oのmux２１４B（１）及び２１４B（３）、ならびにバンクアレイ回路２０６Aの偶数列muxセット２１８Eのmux２１４A（２）及び２１４A（４）に結合される。メモリアレイ回路２００からデータワードE～Hのいずれかを読み出すとき、選択線２２８上にデジタル信号２２９が生成される。例えば、データワードEを読み出すとき、第２奇数データ出力２３２（１）、２３２（３）及び第２偶数データ出力２３２（２）、２３２（４）上にデータビットE１～E４が生成される。

【0037】

データビットA１～A４は、各々のmux２１４A（１）、２１４B（２）、２１４A（３）、２１４B（４）の同じビット位置にあるmux入力２２２A（１）、２２２B（５）、２２２A（９）、及び２２２B（１３）に提供される。従って、選択線２２６で生成されたデジタル信号２２７により、mux２１４A（１）、２１４B（２）、２１４A（３）、及び２１４B（４）は、データビットA１～A４を列回路２３０（１）～２３０（４）に提供する。同様に、データビットE１～E４は、mux２１４B（１）、２１４A（２）、２１４B（３）、２１４A（４）の同じ相対位置に結合され、選択線２２８上に生成されるデジタル信号２２９は、列回路２３０（１）～２３０（４）に供給されるようデータビットE１～E４を選択する。

【0038】

メモリアレイ回路２００からデータワードAを読み出すためのアクセス時間は、ビット線２２０A（１）～２２０A（１６）及び２２０B（１）～２２０B（１６）の容量によって部分的に決定される。例えば、ビット線２２０A（１）の容量は、ビット線２２０A（１）が結合されるメモリビットセル２０８の数に依存する。図２の例では、メモリアレイ回路２００は、８つのメモリ行２１２A（１）～２１２A（８）のみを含むが、これは説明のために使用される単なる例である。IC内のメモリアレイ回路は、例えば、最大で数百以上の任意の数のメモリ行を有することができる。これは、各列のビット線が数百以上のメモリビットセル２０８に結合することを意味する。ビット線の容量は、ビット線に結合されたメモリビットセル２０８の数と共に増加する。

【0039】

図３に示された例示的なメモリアレイ回路３００は、上記に開示された態様を含み、更に、図２のメモリアレイ回路２００と比較して、アクセス時間を改善する利点を有するビット線容量を低減するための特徴を含む。以下に説明される態様を除き、メモリアレイ回路３００は、図２のメモリアレイ回路２００に関して上述したように動作するように構成される。

【0040】

メモリアレイ回路３００は、バンクアレイ回路３０４A及び３０４Bを含む第１及び第２メモリバンク３０２A及び３０２Bを含む。バンクアレイ回路３０４Aは、列muxセット３０８A（１）～３０８A（４）にグループ化される列３０６A（１）～３０６A（１６）を含む。列３０６A（１）～３０６A（４）及び３０６A（９）～３０６A（１２）は、データビットA１～D１及びA３～D３が格納されるため、奇数列３０６Oとも呼ばれる。列３０６A（５）～３０６A（８）及び３０６A（１３）～３０６A（１６）は、データビットE２～H２及びE４～H４が格納されているため、偶数列３０６Eとも呼ばれる。列muxセット３０８A（１）～３０８A（４）は、奇数列muxセット３０８O（例えば、３０８A（１）及び３０８A（３））及び偶数列muxセット３０８E（例えば、３０８A（２）及び３０８A（４））を含む。バンクアレイ回路３０４Bはまた、奇数列muxセット３０８O及び偶数列muxセット３０８Eを含む。奇数列muxセット３０８Oは奇数列３０６Oを含み、偶数列muxセット３０８Eは偶数列３０６Eを含む。

【0041】

図２を参照すると、サブバンクビット線２２０A（２）～２２０A（１６）が各々の列２１０A（２）～２１０A（１６）のすべてのメモリビットセル２０８に結合されるのと同様に、列２１０A（１）のすべてのメモリビットセル２０８はサブバンクビット線２２０A（１）に結合される。従って、バンクアレイ回路２０６A内のすべてのメモリ行２１２A（１）～２１２A（８）は、同じサブバンク２２３Aに含まれる。また、バンクアレイ回路２０６Bは、サブバンク２２３B内のすべてのメモリ行２１０B（１）～２１０B（８）を含む。

【0042】

バンクアレイ回路３０４Aが図２のバンクアレイ回路２０６Aと異なるのは、少なくとも、バンクアレイ回路３０４Aが単一のサブバンクを有するのではなく、内側メモリ行３１０AI（１）～３１０AI（４）を含む内側サブバンク３０９AIと、外側メモリ行３１０AO（１）～３１０AO（４）を含む外側サブバンク３０９AOとに論理的に分割されていることである。内側メモリ行３１０AI（１）～３１０AI（４）は、列muxセット３０８（１）～３０８（４）の列３０６A（１）～３０６A（１６）に配置された第１の複数のメモリビットセル３１２を含む。外側メモリ行３１０AO（１）～３１０AO（４）は、列muxセット３０８（１）～３０８（４）の列３０６A（１）～３０６A（１６）に配置された第２の複数のメモリビットセル３１２を含む。列３０６A（１）～３０６A（１６）内の第１の複数のメモリビットセル３１２は、内側サブバンクビット線３１４AI（１）～３１４AI（１６）に結合される。外側サブバンク３０９AO内の列３０６A（１）～３０６A（１６）は、外側メモリ行３１０AO（１）～３１０AO（４）内の第２の複数のメモリビットセル３１２に結合された外側サブバンクビット線３１４AO（１）～３１４AO（１６）を含む。外側サブバンクビット線３１４AO（１）～３１４AO（１６）も、対応する列muxセット３０８A（１）～３０８A（４）に含まれる。各列muxセット（例えば、３０８A（１））は、１つ以上の連続する列（例えば、３０６A（１）～３０６A（４））を含み、バンクアレイ回路３０４Aは、偶数列muxセット３０８Eと交互に奇数列muxセット３０８Oを含む。

【0043】

バンクアレイ回路３０４Aは、列muxセット３０８A（１）～３０８A（４）に対応するmux３１６A（１）～３１６A（４）を含む。メモリバンク３０４Bはまた、列muxセット３０８B（１）～３０８B（４）に対応するmux３１６B（１）～３１６B（４）を含む。例えば、mux３１６A（１）は、内側サブバンクビット線３１４AI（１）～３１４AI（４）に結合された内側mux入力３１８AI（１）～３１８AI（４）と、外側サブバンクビット線３１４AO（１）～３１４AO（４）に結合された外側mux入力３１８AO（１）～３１８AO（４）とを含む。mux３１６A（２）～３１６A（４）は、同様に、サブバンク３０９AIの内側サブバンクビット線３１４AI（５）～３１４AI（１６）、及びサブバンク３０９AOの外側サブバンクビット線３１４AO（５）～３１４AO（１６）に結合される。mux３１６A（１）～３１６A（４）及び３１６B（１）～３１６B（４）は、アレイ出力３２１を生成する列回路３２０に結合されたmux出力３１９を含む。

【0044】

図３に示す例では、サブバンク３０９AI内の内側メモリ行３１０AI（１）及びサブバンク３０９BI内の内側メモリ行３１０BI（１）にデータワードA～Hが格納されていることを理解すべきである。なお、混雑回避のため、図３にはデータワードA～Hを示していない。バンクアレイ回路３０４Aはワード線３２２A（１）～３２２A（８）を含み、バンクアレイ回路３０４Bはワード線３２２B（１）～３２２B（８）を含む。データワードAの読み出し動作は、ワード線３２２A（１）を活性化して、列muxセット３０８A（１）の列３０６A（１）～３０６A（４）の内側サブバンクビット線３１４AI（１）～３１４AI（４）上にデータビットA１～D１を生成すること、列muxセット３０８A（３）の列３０６A（９）～３０６A（１２）の内側サブバンクビット線３１４AI（９）～３１４AI（１２）上にデータビットA３～D３を生成することを含む。ワード線３２２B（１）を活性化すると、列muxセット３０８B（２）の列３０６B（５）～３０６B（９）の内側サブバンクビット線３１４BI（５）～３１４BI（９）上にデータビットA２～D２が生成され、列muxセット３０８B（４）の列３０６B（１３）～３０６B（１６）の内側サブバンクビット線３１４BI（１３）～３１４BI（１６）上にデータビットA４～D４が生成される。なお、ワード線３２２A（１）及び３２２B（１）を活性化することにより、データワードE～Hのデータビットが各々mux３１６B（１）、３１６A（２）、３１６B（３）及び３１６A（４）に生成されるが、データワードE～Hに対応するmux出力３１９は、データワードA、B、C又はDの読み出し動作において、アレイ出力３２１に生成するために列回路３２０によって選択されない。

【0045】

図３の例では、第１メモリバンク３０２A及び第２メモリバンク３０２Bのうち、第１の選択されたバンクである第１メモリバンク３０２A内の内側サブバンク３０９AIの内側メモリ行３１０AI（１）に格納された４つのデータワードA～Dが含まれている。奇数列３０６O（すなわち、列３０６A（１）～３０６A（４））は、奇数列muxセット３０８A（１）に含まれる連続する奇数列３０６Oである。他の例では、各奇数列muxセットに１つ以上の奇数列３０６Oが存在し、各偶数列muxセット３０８Eに１つ以上の偶数列３０６Eが存在してもよい。例としては、奇数列muxセット３０８Oに１から３２又はそれ以上の連続する奇数列３０６O、偶数列muxセット３０８Eに１から３２の連続する偶数列３０６Eが含まれる。この例では、第１の選択されたバンク（例えば３０２A）の第１サブバンク（例えば、３０９AI）において、データワードAの奇数データビット（例えば、A１とA３）を、奇数列muxセット３０８Oの１つ以上の連続する奇数列３０６Oのうちの１つのメモリビットセル３１２に格納することができる。第１及び第２メモリバンク３０２A及び３０２Bの第２の選択されたバンクのサブバンク３０９BIのメモリ行３１０BI（１）において、データワードAの偶数データビット（例えば、A２とA４）を、偶数列muxセット３０８Eの１つ以上の連続する偶数列３０６Eのうちの１つのメモリビットセル３１２に格納することができる。あるいは、データワードAの偶数データビットA２及びA４を、メモリバンク３０２Aのサブバンク３０９AOのメモリ行３１０AO（１）～３１０AO（４）のうちの１つ、又はメモリバンク３０２Bのサブバンク３０９BOのメモリ行３１０BO（１）～３１０BO（４）のうちの１つに格納することもできる。

【0046】

すなわち、メモリバンク３０２Aのサブバンク３０９AIのメモリ行３１０AI（１）～３１０AI（４）のうちの１つは、データワードA～Dの奇数データA１～D１及びA３～D３を、第１の選択されたバンク（３０２A）の１つ以上の連続する列３０６AI（１）～３０６AI（４）に格納するように構成されている。また、メモリバンク３０２A及びメモリバンク３０２Bの第２の選択されたバンク内のバンクアレイ回路（３０４A又は３０４B）内の第２サブバンク（例えば、３０９AO、３０９BI、３０９BO）のメモリ行（例えば、３１０AO（１）～３１０AO（４）、３１０BI（１）～３１０BI（４）、又は３１０BO（１）～３１０BO（４））のうちの１つは、メモリビットセル３１２のデータワードAの偶数データビットA２～D２及びA４～D４を、第２の選択されたバンク（３０２A又は３０２B）の偶数列muxセット３０８Eの各々の１つ以上の連続する列（例えば、３０６BI（５）～３０６BI（８））に格納するように構成されている。

【0047】

メモリアレイ回路３００は、選択線３２４E、３２４O、３２６E及び３２６Oを含む。選択線３２４Oは、バンクアレイ回路３０４A内の奇数選択線３２４Oとも呼ばれ、奇数列muxセット３０８Oのmux３１６A（１）及び３１６A（３）に結合され、それらを制御する。奇数選択線３２４Oは、mux３１６A（１）及び３１６A（３）を制御して、列３０６A（１）内の内側サブバンクビット線３１４AI（１）及び列３０６A（９）内の内側サブバンクビット線３１４AI（９）を選択する。選択線３２４Oは、バンクアレイ回路３０４A内の偶数選択線３２４Eとも呼ばれ、偶数列muxセット３０８Eのmux３１６A（２）及び３１６A（４）に結合される。選択線３２４Eは、mux３１６A（２）及び３１６A（４）を制御して、列muxセット３０８A（２）内の列３０６A（５）の内側サブバンクビット線３１４AI（５）を選択し、及び、列muxセット３０８A（４）内の列３０６A（１３）の内側サブバンクビット線３１４AI（１３）を選択する。選択線３２６Eは、偶数選択線３２４６Eと呼ばれ、偶数列muxセット３０８Eのmux３１６B（２）及び３１６B（４）に結合される。選択線３２６Oは、奇数選択線３２６Oとも呼ばれ、奇数列muxセット３０８Oのmux３１６B（１）及び３１６B（３）に結合される。偶数及び奇数サブバンク選択線３２６E及び３２６Oは、偶数及び奇数列muxセット３０８A（１）～３０８A（４）を制御する。

【0048】

このようにして、奇数選択線３２４O及び偶数選択線３２６Eは、データワードAを読み出すために活性化される。選択線３２４O及び３２６Eは、任意のデータワードB～Dのデータビットを選択するためにも使用することができる。同様に、選択線３２４E及び３２６Oは、任意のデータワードE～Hのデータビットを読み出すために活性化される。この文脈において、一例として、選択線３２４O及び３２６Eを活性化することは、所望の入力を選択するために、mux３１６A（１）及び３１６A（３）、ならびにmux３１６B（３）及び３１６B（４）を制御するデジタル信号３２５Oを生成することを含む。同様の信号は、選択線３２４E及び３２６O上で生成される。

【0049】

外側メモリ行３１０AO（１）、３１０BO（１）に格納されているデータワードを読み出すために、ワード線３２２A（５）、３２２B（５）が活性化される。選択線３２４O及び３２６Eは、バンクアレイ回路３０４Aのmux３１６A（１）及び３１６A（３）並びにバンクアレイ回路３０４Bのmux３１６B（２）及び３１６B（４）を制御して、所望のデータワードを選択するために活性化される。或いは、選択線３２４E及び３２６Oは、バンクアレイ回路３０４Aのmux３１６A（２）及び３１６A（４）並びにバンクアレイ回路３０４Bのmux３１６B（１）及び３１６B（３）を制御するために活性化される。

【0050】

メモリアレイ回路３００において、内側サブバンクビット線３１４AI（１）～３１４AI（１６）は、各々、集積回路の金属層M１であってもよい第１金属層Mx内の金属線、ワイヤ又はトレースを含む。内側サブバンクビット線３１４AI（１）は、列３０６A（１）～３０６A（１６）内の内側メモリ行３１０AI（１）～３１０AI（４）内の第１の複数のメモリビットセル３１２のすべてに結合される。

【0051】

外側サブバンクビット線３１４AO（１）～３１４AO（１６）は、各々第１外側サブバンクビット線部分３２８AO（１）と第２外側サブバンクビット線部分３３０AO（１）とを含む。第１外側サブバンクビット線部分３２８AO（１）は、第１金属層Mx（図示せず）の金属線、ワイヤ又はトレースである。第１外側サブバンクビット線部分３２８AO（１）は、列３０６A（１）～３０６A（１６）の外側メモリ行３１０AO（１）～３１０AO（４）の第２の複数のメモリビットセル３１２のすべてに結合される。第２外側サブバンクビット線部分３３０AO（１）は、第２金属層Mz（図示せず）の金属線、ワイヤ又はトレースである。第２金属層Mzは、例えばICのM２層又はM３層であってもよいが、これに限定されない。第２外側サブバンクビット線部分３３０AO（１）は、垂直相互接続アクセス（ビア、vertical interconnect access （via））３３２A（１）によって第１外側サブバンクビット線部分３２８AO（１）に結合される。ビア３３２A（１）は、第１金属層Mxと第２金属層Mzとの間に垂直に延在する。

【0052】

図２及び図３に示すように、第１メモリバンク３０２A及び第２メモリバンク３０２Bは、互いに分離されている。mux３１６A（１）～３１６A（４）及び３１６B（１）～３１６B（４）は、第１メモリバンク３０２Aの内側メモリ行３１０AI（１）～３１０AI（４）と第２メモリバンク３０２Bの内側メモリ行３１０BI（１）～３１０BI（４）との間の、メモリアレイ回路３００の中間領域３３４に配置されている。内側メモリ行３１０A（１）～（４）及び内側メモリ行３１０B（１）～３１０B（４）は、中間領域３３４に近いため「内側メモリ行」となる。外側メモリ行３１０AO（１）～３１０AO（４）及び３１０BO（１）～３１０BO（４）は、メモリバンク２０６A及び２０６Bの外側で、中間領域から遠いため「外側メモリ行」となる。一例では、列３０６A（１）～３０６A（１６）は、列３０６B（１）～３０６B（１６）と各々同一線上にあり得る。内側メモリ行３１０AI（１）～３１０AI（４）は、第１メモリバンク３０２Aの第１方向の第１側にあり、外側メモリ行３１０AO（１）～３１０AO（４）は、第１メモリバンク３０２Aの第１方向の第２側にある。内側メモリ行３１０BI（１）～３１０BI（４）は、第２メモリバンク３０２Bの第１方向の第２側にあり、外側メモリ行３１０AO（１）～３１０AO（４）は、第２メモリバンク３０２Bの第１方向の第１側にある。

【0053】

図４は、図２のメモリアレイ回路２００内の方法４００のフローチャートである。この方法は、メモリアレイ回路（２００）の第１メモリバンク（２０２A）及び第２メモリバンク（２０２B）のうちの第１の選択されたバンクの少なくとも１つのサブバンク（２２３A）のうちの第１サブバンク（２２３A）内のメモリビットセル（２０８）の第１メモリ行（２１２A（１））内の第１ワード線（２２４A（１））を活性化して、第１サブバンクビット線（２２０A（１）、２２０A（９））上に第１メモリ行（２１２A（１））に格納された第１データビット（A１～D１、A３～D３）を生成し、第１データビット（A１～D１、A３～D３）は、少なくとも第１データワード（A～D）の奇数データビット（２０４O）を含むことを含む（ブロック４０２）。この方法は、メモリアレイ回路（２００）の第１メモリバンク（２０２A）及び第２メモリバンク（２０２B）のうちの第２の選択されたバンクの少なくとも１つのサブバンク（２２３B）のうちの第２サブバンク（２２３B）内のメモリビットセル（２０８）の第２メモリ行（２１２B（１））内の第２ワード線（２２４B（１））を活性化して、第２サブバンクビット線（２２０B（５）、２２０B（１３））上に第２メモリ行（２１２B（１））に格納された第２データビット（A２～D２、A４～D４）を生成し、第２データビット（A２～D２、A４～D４）は、少なくとも第１データワード（A～D）の偶数データビット（２０４E）を含むことを含む（ブロック４０４）。この方法は、第１選択線（２２６）を制御して、第１サブバンクビット線（２２０A（１）、２２０A（９））に結合されたマルチプレクサ（２１４A（１）、２１４A（３））を制御して、メモリアレイ回路（２００）の第１奇数データ出力（２３２（１）、２３２（３））上に第１データワード（A）の奇数データビット（A１、A３）を生成し（ブロック４０６）、第２サブバンクビット線（２２０B（５）、２２０A（１３））に結合されたマルチプレクサ（２１４B（２）、２１４B（４））を制御して、メモリアレイ回路（２００）の第１偶数データ出力（２３２（２）、２３２（４））上に第１データワード（A）の偶数データビット（A２、A４）を生成することを含む（ブロック４０８）。

【0054】

図５は、メモリアレイ５０２を含むIC５００の図であり、メモリアレイ回路５０４及びメモリアレイ回路５０６を更に含み、各々が図２のメモリアレイ回路２００又は図３のメモリアレイ回路３００のいずれかに対応する。メモリアレイ回路５０４と５０６の各々は、第１メモリバンク５０８A及び第２メモリバンク５０８Bを含む。メモリバンク５０８A及び５０８Bの各々は、任意の数のメモリ行５１２及び列５１４を有することができるバンクアレイ回路５１０を含む。メモリアレイ５０２のマルチプレクサ及びその他の詳細は、図５に示されていない。しかしながら、図５は、メモリアレイ５０２内のメモリアレイ回路５０４及び５０６からの読み書きを制御するアレイアクセスタイマ回路５１６を含む。アレイアクセスタイマ回路５１６は、図２の列回路２３０（１）～２３０（４）及び図３の列回路３２０に対応する列回路（図示せず）を制御する。IC５００は、メモリアレイ５０２に対応する追加のメモリアレイ、及び例えばプロセッサを含む他の回路を含むことができる。図５の各列５１４には１つのビット線５１８のみが示されているが、第１メモリバンク５０８A及び第２メモリバンク５０８Bは、図３のサブバンク３０９AI、３０９AO、３０９BI及び３０９BOに対応する１つのサブバンク５２０又は２つのサブバンク５２０を含むことができる。サブバンク５２０ごとに異なるレベルの金属であってよい別個のビット線（図示せず）を含めることによって、追加のサブバンク（例えば、３つ以上）を各メモリバンク５０８A及び５０８Bに含めることができる。各ビット線５１８は、メモリバンク５０８A及び５０８Bの列５１４内の複数のメモリビットセルに結合され、対応する列muxセット（図示せず）内のマルチプレクサにも結合される。行５１２の各々に対するワード線５２０も図５に示されている。

【0055】

図６は、命令処理回路６０４を含むプロセッサ６０２（例えば、マイクロプロセッサ）を含む例示的なプロセッサベースのシステム６００のブロック図である。プロセッサベースのシステム６００は、プリント回路基板（PCB）のような電子基板カード、サーバ、パーソナルコンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、パーソナルデジタルアシスタント（PDA）、コンピューティングパッド、モバイルデバイス、又は任意の他のデバイスに含まれる１つ以上の回路であってよく、例えば、サーバ又はユーザのコンピュータを表すことができる。この例では、プロセッサベースのシステム６００は、プロセッサ６０２を含む。プロセッサ６０２は、マイクロプロセッサ、中央処理装置などの１つ以上の汎用処理回路を表す。より具体的には、プロセッサ６０２は、EDGE命令セットマイクロプロセッサ、又は、プロデューサ命令の実行から生じる生成値を通信するための明示的な消費者命名をサポートする命令セットを実装する他のプロセッサであってもよい。プロセッサ６０２は、本明細書で説明する動作及びステップを実行するための命令において処理ロジックを実行するように構成される。この例では、プロセッサ６０２は、命令処理回路６０４によってアクセス可能な命令の一時的な高速アクセスメモリ記憶のための命令キャッシュ６０６を含む。システムバス６１０を介してメインメモリ６０８からのようなメモリからフェッチ又はプリフェッチされた命令は、命令キャッシュ６０６に記憶される。データは、プロセッサ６０２による低遅延アクセスのために、システムバス６１０に結合されたキャッシュメモリ６１２に記憶され得る。命令処理回路６０４は、命令キャッシュ６０６にフェッチされた命令を処理し、実行のために命令を処理するように構成される。

【0056】

プロセッサ６０２及びメインメモリ６０８は、システムバス６１０に結合され、プロセッサベースのシステム６００に含まれる周辺装置を相互結合することができる。周知のように、プロセッサ６０２は、システムバス６１０を介してアドレス、制御及びデータ情報を交換することにより、これらの他の装置と通信する。例えば、プロセッサ６０２は、バストランザクション要求を、スレーブ装置の例として、メインメモリ６０８内のメモリ制御部６１４に通信することができる。図６には示されていないが、複数のシステムバス６１０を提供することができ、各システムバスは異なるファブリックを構成する。この例では、メモリ制御部６１４は、メインメモリ６０８内のメモリアレイ６１６にメモリアクセス要求を提供するように構成されている。メモリアレイ６１６は、データを格納するためのストレージビットセルのアレイから構成される。メインメモリ６０８は、非限定的な例として、読み出し専用メモリ（ROM）、フラッシュメモリ、同期DRAM（SDRAM）などの動的ランダムアクセスメモリ（DRAM）、及び静的メモリ（例えば、フラッシュメモリ、静的ランダムアクセスメモリ（SRAM）など）である。

【0057】

他の装置が、システムバス６１０に接続することができる。図６に示すように、これらの装置は、例として、メインメモリ６０８、１つ以上の入力装置６１８、１つ以上の出力装置６２０、モデム６２２、及び１つ以上のディスプレイ制御部６２４を含むことができる。入力デバイス６１８は、入力キー、スイッチ、音声プロセッサ等を含むがこれらに限定されない任意のタイプの入力装置を含むことができる。出力装置６２０は、オーディオ、ビデオ、他の視覚インジケータ等を含むがこれらに限定されない任意のタイプの出力装置を含むことができる。モデム６２２は、ネットワーク６２６との間のデータ交換を可能にするように構成された任意の装置であることができる。ネットワーク６２６は、有線又は無線ネットワーク、私設又は公衆ネットワーク、ローカルエリアネットワーク（LAN）、無線ローカルエリアネットワーク（WLAN）、ワイドエリアネットワーク（WAN）、BLUETOOTH（登録商標）ネットワーク、及びインターネットを含むがこれらに限定されない任意のタイプのネットワークであってもよい。モデム６２２は、所望の任意のタイプの通信プロトコルをサポートするように構成することができる。プロセッサ６０２は、システムバス６１０を介してディスプレイ制御部６２４にアクセスして、１つ以上のディスプレイ６２８に送られる情報を制御するように構成することもできる。ディスプレイ６２８は、陰極線管（CRT）、液晶ディスプレイ（LCD）、プラズマディスプレイなどを含むがこれらに限定されない任意のタイプのディスプレイを含むことができる。

【0058】

図６のプロセッサベースのシステム６００は、命令に従って所望される任意のアプリケーションに対してプロセッサ６０２によって実行される一組の命令６３０を含むことができる。命令６３０は、非過渡的なコンピュータ可読媒体６３２の例として、メインメモリ６０８、プロセッサ６０２、及び／又は命令キャッシュ６０６に格納することができる。命令６３０は、その実行中に、完全に、又は少なくとも部分的に、メインメモリ６０８及び／又はプロセッサ６０２内に存在することもできる。命令６３０は、更に、モデム６２２を介してネットワーク６２６を介して送信又は受信することができ、ネットワーク６２６はコンピュータ可読媒体６３２を含む。

【0059】

コンピュータ可読媒体６３２は単一の媒体であることが例示的な実施形態で示されているが、用語「コンピュータ可読媒体」は、命令の１つ以上のセットを格納する単一の媒体又は複数の媒体（例えば、集中型又は分散型データベース、及び／又は関連するキャッシュ及びサーバ）を含むものとみなされるべきである。用語「コンピュータ可読媒体」はまた、処理装置による実行のための命令のセットを格納、符号化又は伝送することができ、処理装置に本明細書に開示される実施形態の方法のいずれか１つ以上を実行させる任意の媒体を含むものとみなされるべきである。従って、「コンピュータ読み取り可能媒体」という用語は、固体メモリ、光学媒体及び磁気媒体を含むが、これらに限定されないものとする。

【0060】

プロセッサベースのシステム６００のプロセッサ６０２は、その中のいずれかの装置において、図２及び図３に示すように、メモリアレイ回路２００及び３００のように、電力、性能及び領域への影響を低減してマルチビット誤り保護を向上させるために、交互のバンク列多重化を採用するメモリアレイ回路を含むことができる。

【0061】

本明細書に開示される実施形態は、様々なステップを含む。本明細書に開示される実施形態のステップは、ハードウェア構成要素によって形成されてもよく、又は、汎用又は特殊用途のプロセッサをステップを実行するように命令でプログラムさせるために使用できる機械実行可能命令で実施されてもよい。あるいは、ステップは、ハードウェア及びソフトウェアの組み合わせによって実行されてもよい。

【0062】

本明細書に開示される実施形態は、本明細書に開示される実施形態によるプロセスを実行するためにコンピュータシステム（又は他の電子デバイス）をプログラムするために使用され得る、命令を記憶した機械可読媒体（又はコンピュータ可読媒体）を含むコンピュータプログラムプロダクト又はソフトウェアとして提供されてもよい。機械可読媒体は、機械（例えば、コンピュータ）により読み取り可能な形式で情報を格納又は送信する任意のメカニズムを含む。例えば、機械可読媒体は、機械可読記憶媒体（例えば、ROM、ランダムアクセスメモリ（「RAM」）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等）、等を含む。

【0063】

特に明記されていない限り、また、前の議論から明らかなように、記述全体を通じて、「処理」、「計算」、「決定」、「表示」などの用語を使用した議論は、コンピュータシステムのレジスタ内で物理的（電子的）量として表されるデータ及びメモリを、コンピュータシステムのメモリ又はレジスタ内で同様に物理的量として表される他のデータに操作及び変換するコンピュータシステム又は同様の電子計算装置又は他のそのような情報記憶装置、送信装置又は表示装置の動作及びプロセスを指すことが理解される。

【0064】

ここで提示されるアルゴリズム及び表示装置は、本質的に特定のコンピュータ又は他の装置に関連していない。種々のシステムは、本明細書の教示に従ってプログラムと共に使用することができ、又は、必要な方法ステップを実行するために、より専門的な装置を構築することが便利であることが証明できる。これらの種々のシステムに必要な構造は、上記の説明から示される。更に、本明細書に記載される実施形態は、特定のプログラミング言語に関しては説明されない。本明細書に記載されるような実施形態の教示を実施するために、様々なプログラミング言語を使用することができることが理解されよう。

【0065】

当業者は、本明細書に開示される実施形態に関連して記載される様々な例示的論理ブロック、モジュール、回路及びアルゴリズムが、電子ハードウェア、メモリ又は別のコンピュータ可読媒体に格納され、プロセッサ又は他の処理装置によって実行される命令、又はその両方の組み合わせとして実施され得ることを更に理解されよう。本明細書に記載される分散アンテナシステムの構成要素は、例として、任意の回路、ハードウェア構成要素、集積回路（IC）、又はICチップに使用され得る。本明細書に開示されるメモリは、任意のタイプ及びサイズのメモリであり得、所望の任意のタイプの情報を格納するように構成され得る。この互換性を明確に説明するために、種々の例示的な構成要素、ブロック、モジュール、回路及びステップが、それらの機能に関して一般的に上述されている。このような機能がどのように実装されるかは、特定のアプリケーション、設計上の選択、及び／又はシステム全体に課される設計上の制約に依存する。当業者は、特定のアプリケーションごとに異なる方法で記述された機能を実装することができるが、そのような実装の決定は、本実施形態の範囲から逸脱すると解釈されるべきではない。

【0066】

本明細書に開示される実施形態に関連して記載される種々の例示的論理ブロック、モジュール、及び回路は、本明細書に記載される機能を実行するように設計されたプロセッサ、デジタル信号プロセッサ（DSP）、特定用途集積回路（ASIC）、フィールドプログラマブルゲートアレイ（FPGA）、又は他のプログラマブルロジックデバイス、個別ゲート又はトランジスタロジック、個別ハードウェア構成要素、又はそれらの任意の組み合わせを用いて実装又は実行することができる。更に、制御部はプロセッサであってもよい。プロセッサはマイクロプロセッサであってもよいが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであってもよい。プロセッサは、コンピューティングデバイス（例えば、DSPとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、DSPコアと結合した１つ以上のマイクロプロセッサ、又は他の任意のそのような構成）の組み合わせとして実装されてもよい。

【0067】

本明細書に開示される実施形態は、ハードウェア及びハードウェアに格納される命令において実施され得るものであり、例えば、RAM、フラッシュメモリ、ROM、電気的プログラマブル ROM（EPROM）、電気的消去可能プログラマブルROM（EEPROM）、レジスタ、ハードディスク、リムーバブルディスク、CD－ROM、又は当技術分野で知られている任意の他の形態のコンピュータ可読媒体に存在し得る。例示的な記憶媒体はプロセッサに結合され、その結果、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができる。代替的に、記憶媒体は、プロセッサに統合されてもよい。プロセッサ及び記憶媒体は、ASIC内に配置されてよい。ASICは、リモートステーション内に存在してもよい。別の方法として、プロセッサと記憶媒体は、リモートステーション、基地局、又はサーバ内に個別のコンポーネントとして存在してもよい。

【0068】

また、本明細書の例示的な実施形態のいずれかに記載されている動作ステップは、例及び議論を提供するために記載されていることに留意されたい。記載されている動作は、図示されたシーケンス以外の多数の異なるシーケンスで実施され得る。更に、１つの動作ステップで記述された動作は、実際には多くの異なるステップで実行されてもよい。更に、例示的な実施形態で説明された１つ以上の動作ステップを組み合わせることができる。当業者は、情報及び信号が様々な技術及び技術のいずれかを用いて表現され得ることも理解するであろう。例えば、データ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、上記の説明を通じて参照され得るものであり、電圧、電流、電磁波、磁場、又は粒子、光場又は粒子、又はそれらの任意の組み合わせによって表現され得る。

【0069】

特に明示的に記載されていない限り、ここに記載されている方法は、そのステップが特定の順序で実行されることを要求するものとして解釈されることは決して意図されていない。従って、方法の請求項が、そのステップに従うべき順序を実際に記載していない場合、又はステップが特定の順序に限定されることが請求項又は説明に特に記載されていない場合は、特定の順序が推測されることは決して意図されていない。

【0070】

本発明の精神又は範囲から逸脱することなく、様々な変更及び変形を行うことができることは、当業者には明らかであろう。本発明の精神及び内容を組み込んだ開示された実施形態の変更、組み合わせ、部分的な組み合わせ及び変形は、当業者に起こり得るので、本発明は、添付の請求の範囲及びそれらの均等物の範囲内のすべてを含むと解釈されるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【国際調査報告】