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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-04-23
(54)【発明の名称】表示パネルおよび表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240416BHJP
H10K 59/123 20230101ALI20240416BHJP
H10K 59/131 20230101ALI20240416BHJP
H10K 59/88 20230101ALI20240416BHJP
H10K 59/128 20230101ALI20240416BHJP
H10K 59/82 20230101ALI20240416BHJP
H10K 59/60 20230101ALI20240416BHJP
【ＦＩ】
G09F9/30 338
G09F9/30 365
H10K59/123
H10K59/131
H10K59/88
H10K59/128
H10K59/82
H10K59/60
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023522520
(86)(22)【出願日】2021-04-30
(85)【翻訳文提出日】2023-04-12
(86)【国際出願番号】 CN2021091345
(87)【国際公開番号】W WO2022226967
(87)【国際公開日】2022-11-03
(81)【指定国・地域】
(71)【出願人】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(71)【出願人】
【識別番号】511121702
【氏名又は名称】成都京東方光電科技有限公司
【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】▲龍▼ ▲躍▼
(72)【発明者】
【氏名】黄 耀
(72)【発明者】
【氏名】杜 ▲麗▼▲麗▼
(72)【発明者】
【氏名】黄 ▲ウェイ▼▲ユン▼
(72)【発明者】
【氏名】徐 元杰
(72)【発明者】
【氏名】王 彬▲艷▼
(72)【発明者】
【氏名】程 羽雕
【テーマコード（参考）】
3K107
5C094
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC41
3K107DD39
3K107EE03
3K107EE68
3K107FF15
3K107HH05
5C094AA01
5C094BA03
5C094BA27
5C094DB01
5C094EA01
(57)【要約】
表示パネルおよび表示装置を提供する。当該表示パネルは、ベース基板に位置され、ピクセル回路および発光素子を含むピクセルユニットにおいて、ピクセル回路は、駆動トランジスタおよび駆動トランジスタと接続されるデータ書き込みトランジスタを含むピクセルユニットと、データ書き込みトランジスタと接続されるデータケーブルとを含み、データケーブルは、複数の第１タイプのデータケーブルおよび複数の第２タイプのデータケーブルを含み、複数の第１タイプのデータケーブルが第１方向に沿って配列され、第１タイプのデータケーブルが第２方向に沿って延在し、第２タイプのデータケーブルが第１部分、第２部分および第３部分を含み、第１部分と第２部分とが第３部分によって接続され、第１部分および第２部分がいずれも第２方向に沿って延在し、第３部分が第１方向に沿って延在し、第３部分および第２部分が異なる層に位置され、第３部分および第１部分が異なる層に位置され、第１部分が第３部分よりもベース基板に近く、かつ、第２部分が第３部分よりもベース基板に近い。
【特許請求の範囲】
【請求項1】
表示パネルであって、ベース基板と、
前記ベース基板に位置され、ピクセル回路および発光素子を含むピクセルユニットにおいて、前記ピクセル回路は、前記発光素子を駆動するように構成され、かつ駆動トランジスタおよびデータ書き込みトランジスタを含み、前記駆動トランジスタが前記データ書き込みトランジスタと接続されるピクセルユニットと、
前記データ書き込みトランジスタと接続されるデータケーブルとを含み、
前記データケーブルは、複数の第１タイプのデータケーブルおよび複数の第２タイプのデータケーブルを含み、
前記複数の第１タイプのデータケーブルが第１方向に沿って配列され、前記第１タイプのデータケーブルが第２方向に沿って延在し、前記第１方向が前記第２方向と交差し、
前記第２タイプのデータケーブルが第１部分、第２部分および第３部分を含み、前記第１部分および前記第２部分が前記第３部分を介して接続され、
前記第１部分および前記第２部分がいずれも前記第２方向に沿って延在し、前記第３部分が前記第１方向に沿って延在し、
前記第３部分および前記第２部分が異なる層に位置され、前記第３部分および前記第１部分が異なる層に位置され、前記第１部分が前記第３部分よりも前記ベース基板に近く、かつ、前記第２部分が前記第３部分よりも前記ベース基板に近い、表示パネル。
【請求項2】
前記第１方向における前記第３部分のサイズは、前記第１方向における、前記第１部分と前記第２部分との間の最短距離以上である、請求項１に記載の表示パネル。
【請求項3】
複数のダミー線をさらに含み、前記複数のダミー線、および前記第２タイプのデータケーブルの前記第３部分は、同一層に位置される、請求項１または２に記載の表示パネル。
【請求項4】
前記第３部分は複数設けられ、前記複数のダミー線および前記複数の第３部分は、前記表示パネル内に均一に配置される、請求項３に記載の表示パネル。
【請求項5】
前記複数のダミー線の延在方向と前記第３部分の延在方向は同じである、請求項３または４に記載の表示パネル。
【請求項6】
前記複数のダミー線は、定圧線まで接続される、請求項３～５のいずれか一項に記載の表示パネル。
【請求項7】
前記定圧線は、第１電源線、第２電源線、初期化信号線の少なくとも１つを含む、請求項６に記載の表示パネル。
【請求項8】
複数のダミーデータケーブルをさらに含み、前記複数のダミーデータケーブル、前記第２タイプのデータケーブルの前記第１部分、および前記第２タイプのデータケーブルの前記第２部分は、いずれも同一層に位置される、請求項６に記載の表示パネル。
【請求項9】
第１初期化信号線および第２初期化信号線をさらに含み、前記ピクセル回路は、第１リセットトランジスタおよび第２リセットトランジスタをさらに含み、前記第１リセットトランジスタが前記駆動トランジスタのゲートと接続され、前記駆動トランジスタのゲートをリセットするように構成され、前記第２リセットトランジスタが前記発光素子の第１電極と接続され、前記発光素子の第１電極をリセットするように構成され、
前記第１初期化信号線が前記第１リセットトランジスタを介して前記駆動トランジスタのゲートと接続され、前記第２初期化信号線が前記第２リセットトランジスタを介して前記発光素子の第１電極と接続され、
前記第１初期化信号線と前記第２初期化信号線は、接続されておらず、それぞれ信号が印加されるように構成されている、請求項１～８のいずれか一項に記載の表示パネル。
【請求項10】
前記第３部分は、前記第２方向における、隣接する２つのピクセルユニットのピクセル回路の間に位置される、請求項１～９のいずれか一項に記載の表示パネル。
【請求項11】
前記第３部分は複数設けられ、前記複数の第３部分が前記表示パネル内に分散して配置される、請求項１～１０のいずれか一項に記載の表示パネル。
【請求項12】
前記第２方向における隣接する２つの第３部分の間の距離は、前記第２方向における２つのピクセルユニットのサイズの合計以上である、請求項１１に記載の表示パネル。
【請求項13】
前記複数の第３部分は、前記第２方向における前記表示パネルのサイズの少なくとも半分の範囲内に均一に配置される、請求項１１または１２に記載の表示パネル。
【請求項14】
前記ベース基板は、第１表示領域および第２表示領域を有し、前記第１表示領域が前記第２表示領域の少なくとも一側に位置され、前記ピクセルユニットが第１ピクセルユニットおよび第２ピクセルユニットを含み、前記第１ピクセルユニットのピクセル回路および発光素子がいずれも前記第１表示領域に位置され、前記第２ピクセルユニットの前記ピクセル回路が前記第１表示領域に位置され、前記第２ピクセルユニットの前記発光素子が前記第２表示領域に位置され、前記第２ピクセルユニットの前記ピクセル回路が導電線を介して前記第２ピクセルユニットの前記発光素子と接続され、
前記第３部分の前記ベース基板への正投影は、前記導電線の前記ベース基板への正投影と重ならない、請求項１～１３のいずれか一項に記載の表示パネル。
【請求項15】
前記導電線の前記ベース基板への正投影は、前記第１ピクセルユニットの前記ピクセル回路の前記ベース基板への正投影と部分的に重なる、請求項１４に記載の表示パネル。
【請求項16】
前記複数の第１タイプのデータケーブルは、前記複数の第２タイプのデータケーブルの前記第１部分と間隔をあけて配置される、請求項１～１５のいずれか一項に記載の表示パネル。
【請求項17】
前記第２タイプのデータケーブルは、第４部分および第５部分をさらに含み、前記第４部分が前記第２方向に沿って延在し、前記第５部分が前記第１方向に沿って延在し、前記第１部分と前記第４部分とが前記第５部分を介して接続される、請求項１～１６のいずれか一項に記載の表示パネル。
【請求項18】
請求項１～１７のいずれか一項に記載の表示パネルを含む、表示装置。
【請求項19】
前記表示パネルの一側に位置される感光性センサをさらに含む、請求項１８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の少なくとも一実施例は、表示パネルおよび表示装置に関する。
【背景技術】
【0002】
ディスプレイ技術の継続的な開発に伴い、アクティブマトリックス有機発光ダイオード（Ａｃｔｉｖｅ－Ｍａｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＡＭＯＬＥＤ）ディスプレイ技術は、自己発光、広視野角、高コントラスト、低消費電力、高速応答などの利点から、携帯電話、タブレットＰＣ、デジタルカメラなどの表示装置での使用が増加している。
【0003】
アンダースクリーンカメラ技術は、表示装置の画面占有率を高めるために提案されたまったく新しい技術である。
【発明の概要】
【0004】
本開示の少なくとも一実施例は、表示パネルおよび表示装置に関する。
【0005】
本開示の少なくとも一実施例は、ベース基板と、前記ベース基板に位置され、ピクセル回路および発光素子を含むピクセルユニットにおいて、前記ピクセル回路は、前記発光素子を駆動するように構成され、かつ駆動トランジスタおよびデータ書き込みトランジスタを含み、前記駆動トランジスタが前記データ書き込みトランジスタと接続されるピクセルユニットと、前記データ書き込みトランジスタと接続されるデータケーブルとを含む、表示パネルを提供し、前記データケーブルは、複数の第１タイプのデータケーブルおよび複数の第２タイプのデータケーブルを含み、前記複数の第１タイプのデータケーブルが第１方向に沿って配列され、前記第１タイプのデータケーブルが第２方向に沿って延在し、前記第１方向が前記第２方向と交差し、前記第２タイプのデータケーブルが第１部分、第２部分および第３部分を含み、前記第１部分および前記第２部分が前記第３部分によって接続され、前記第１部分および前記第２部分がいずれも前記第２方向に沿って延在し、前記第３部分が前記第１方向に沿って延在し、前記第３部分と前記第２部分が異なる層に位置され、前記第３部分と前記第１部分が異なる層に位置され、前記第１部分が前記第３部分よりも前記ベース基板に近く、かつ、前記第２部分が前記第３部分よりも前記ベース基板に近い。
【0006】
例えば、本開示のいくつかの実施例において、第１方向における第３部分のサイズは、前記第１方向における、前記第１部分と前記第２部分との間の距離よりも大きい。
【0007】
例えば、本開示のいくつかの実施例において、表示パネルは、複数のダミー線をさらに含み、前記複数のダミー線および前記第２タイプのデータケーブルの前記第３部分は、同一層に位置される。
【0008】
例えば、本開示のいくつかの実施例において、前記第３部分は複数設けられ、前記複数のダミー線および前記複数の第３部分は、前記表示パネル内に均一に配置される。
【0009】
例えば、本開示のいくつかの実施例において、前記ダミー線の延在方向と前記第３部分の延在方向は、同じである。
【0010】
例えば、本開示のいくつかの実施例において、前記ダミー線は、定圧線と接続される。
【0011】
例えば、本開示のいくつかの実施例において、前記定圧線は、第１電源線、第２電源線、初期化信号線の少なくとも１つを含む。
【0012】
例えば、本開示のいくつかの実施例において、表示パネルは、複数のダミーデータケーブルをさらに含み、前記複数のダミーデータケーブル、前記第２タイプのデータケーブルの前記第１部分、および前記第２タイプのデータケーブルの前記第２部分は、いずれも同一層に位置される。
【0013】
例えば、本開示のいくつかの実施例において、表示パネルは、第１初期化信号線および第２初期化信号線をさらに含み、前記ピクセル回路は、第１リセットトランジスタおよび第２リセットトランジスタをさらに含み、前記第１リセットトランジスタが前記駆動トランジスタのゲートと接続され、かつ前記駆動トランジスタのゲートをリセットするように構成され、前記第２リセットトランジスタが前記発光素子の第１電極と接続され、前記発光素子の第１電極をリセットするように構成され、前記第１初期化信号線が前記第１リセットトランジスタを介して前記駆動トランジスタのゲートと接続され、前記第２初期化信号線が前記第２リセットトランジスタを介して前記発光素子の第１電極と接続され、前記第１初期化信号線と前記第２初期化信号線は接続されておらず、それぞれ信号を印加するように構成されている。
【0014】
例えば、本開示のいくつかの実施例において、前記第３部分は、前記第２方向における、隣接する２つのピクセルユニットのピクセル回路の間に位置される。
【0015】
例えば、本開示のいくつかの実施例において、前記第３部分は複数設けられ、前記複数の第３部分が前記表示パネル内に分散して配置される。
【0016】
例えば、本開示のいくつかの実施例において、隣接する２つの第３部分の前記第２方向における距離は、前記第２方向における２つのピクセルユニットのサイズの合計以上である。
【0017】
例えば、本開示のいくつかの実施例において、前記複数の第３部分は、前記第２方向における前記表示パネルのサイズの半分以上の範囲内に均一に配置される。
【0018】
例えば、本開示のいくつかの実施例において、前記ベース基板は、第１表示領域および第２表示領域を有し、前記第１表示領域が前記第２表示領域の少なくとも一側に位置され、前記ピクセルユニットが第１ピクセルユニットおよび第２ピクセルユニットを含み、前記第１ピクセルユニットのピクセル回路および発光素子がいずれも前記第１表示領域に位置され、前記第２ピクセルユニットの前記ピクセル回路が前記第１表示領域に位置され、前記第２ピクセルユニットの前記発光素子が前記第２表示領域に位置され、前記第２ピクセルユニットの前記ピクセル回路が導電線を介して前記第２ピクセルユニットの前記発光素子と接続され、前記第３部分の前記ベース基板への正投影は、前記導電線の前記ベース基板への正投影と重ならない。
【0019】
例えば、本開示のいくつかの実施例において、前記導電線の前記ベース基板への正投影は、前記第１ピクセルユニットの前記ピクセル回路の前記ベース基板への正投影と部分的に重なる。
【0020】
本開示の少なくとも一実施例は、上記表示パネルのいずれか１つを含む表示装置をさらに提供する。
【0021】
例えば、本開示のいくつかの実施例において、表示装置は、前記表示パネルの一側に位置される感光性センサをさらに含む。
【図面の簡単な説明】
【0022】
本開示の実施例による技術的解決手段をより明確に説明するために、実施例の添付図面を以下に簡単に紹介する。明らかに、以下の説明における添付図面は、本開示のいくつかの実施例にのみ関連し、本開示を限定するものではない。
【発明を実施するための形態】
【0023】
本開示の実施例の目的、技術的解決手段、および利点をより明確にするために、本開示の実施例の技術的解決手段を、本開示の実施例の添付図面と併せて以下で明確かつ完全に説明する。明らかに、記載された実施例は、本開示の実施例の一部であり、それらのすべてではない。記載された本開示の実施例に基づいて、創造的な努力なしに当業者によって得られる他のすべての実施例は、本開示の保護範囲内に入る。
【0024】
別段の定義がない限り、本開示で使用される技術用語または科学用語は、本開示が属する分野の当業者によって理解される通常の意味を有するものとする。本開示で使用される「第１」、「第２」及び類似の単語は、順序、量、又は重要性を示すものではなく、異なる構成要素を区別するためにのみ使用される。同様に、「含む」又は「含有する」などの類似の単語は、当該単語の前に表示される要素又は物が、当該単語の後に挙げられる要素又は物及びそれらの同等物をカバーするが、他の要素又は物を除外しないことを意味する。「接続」又は「連結」などの類似の単語は、物理的接続又は機械的接続に限定されず、直接的または間接的な電気的接続を含んでもよい。「上」「下」「左」「右」などは、あくまで相対的な位置関係を示すものであり、記述対象の絶対位置が変われば、当該相対的な位置関係も変化することが可能である。
【0025】
ディスプレイ技術の発展に伴い、従来のノッチスクリーンまたは水滴スクリーンのデザインは、いずれも表示パネルの高い画面占有率に対するユーザーの要求を徐々に満たすことができなくなり、透光性表示領域を備えた一連の表示パネルが登場した。このタイプの表示パネルにおいて、感光性センサ（例えば、カメラ）などのハードウェアを透光性表示領域に配置することができ、パンチングが不要なため、表示パネルの実用性を確保しながら真のフルスクリーンを実現できる。
【0026】
従来の技術において、アンダーディスプレイカメラを有する表示パネルは、一般的に、通常表示のための第１表示領域と、カメラを配置するための第２表示領域とを含む。当該第２表示領域は一般に、複数の発光素子および複数のピクセル回路を含み、各ピクセル回路が発光素子と接続され、発光素子を駆動して発光させるために使用され、互いに接続されるピクセル回路と発光素子は、表示パネルに垂直な方向に重ねる。
【0027】
従来の技術において、第２表示領域にもピクセル回路が設けられているため、第２表示領域の光透過率が低く、それによって、表示パネルの表示効果が低い。
【0028】
図１は、本開示の一実施例によって提供される表示パネルの概略構造図である。図１に示すように、当該表示パネルは、ベース基板ＢＳを含むことができる。表示パネルは、第１表示領域Ｒ１および第２表示領域Ｒ２を含み、当該第１表示領域Ｒ１が第２表示領域Ｒ２の少なくとも一側に位置されてもよい。例えば、いくつかの実施例において、第１表示領域Ｒ１は、第２表示領域Ｒ２を取り囲む。即ち、第２表示領域Ｒ２は、第１表示領域Ｒ１に取り囲まれてもよい。第２表示領域Ｒ２も他の位置に設けられてもよく、第２表示領域Ｒ２の配置位置は、必要に応じて決定することができる。例えば、第２表示領域Ｒ２は、ベース基板ＢＳの上部中央に位置されるか、またはベース基板ＢＳの左上隅または右上隅に位置することができる。例えば、感光性センサ（例えば、カメラ）などのハードウェアは、表示パネルの第２表示領域Ｒ２に設けられる。例えば、第２表示領域Ｒ２は、透光性表示領域であり、第１表示領域Ｒ１は、表示領域である。例えば、第１表示領域Ｒ１は不透明であり、表示のみに使用される。
【0029】
図２は、本開示の一実施例によって提供される表示パネルのピクセルユニットの概略図である。表示パネルは、ベース基板に位置されるピクセルユニット１００を含む。図２に示すように、ピクセルユニット１００は、ピクセル回路１００ａおよび発光素子１００ｂを含み、ピクセル回路１００ａが発光素子１００ｂを駆動するように構成される。例えば、ピクセル回路１００ａは、発光素子１００ｂを駆動して発光させるための駆動電流を提供するように構成される。例えば、発光素子１００ｂは、有機発光ダイオード（ＯＬＥＤ）であり、発光素子１００ｂは、対応するピクセル回路１００ｂの駆動により、赤色光、緑色光、青色光、または白色光などを発光する。発光素子１００ｂが発する光の色は、必要に応じて決定することができる。
【0030】
第２表示領域Ｒ２の光透過率を向上させるために、第２表示領域Ｒ２に発光素子のみを配置し、第２表示領域Ｒ２の発光素子を駆動するピクセル回路を第１表示領域Ｒ１に配置してもよい。即ち、発光素子とピクセル回路とを分けて配置することにより、第２表示領域Ｒ２の光透過率を向上させる。
【0031】
図３は、本開示の一実施例によって提供される表示パネルの概略図である。図３に示すように、当該表示パネルは、第１表示領域Ｒ１に位置される複数の第１ピクセル回路１０、複数の第２ピクセル回路２０および複数の第１発光素子３０、ならびに第２表示領域Ｒ２に位置される複数の第２発光素子４０を含む。例えば、複数の第２ピクセル回路２０は、複数の第１ピクセル回路１０の間に間隔をあけて設けられてもよい。
【0032】
例えば、図３に示すように、複数の第１ピクセル回路１０のうちの少なくとも１つの第１ピクセル回路１０は、複数の第１発光素子３０のうちの少なくとも１つの第１発光素子３０と接続されてもよく、少なくとも１つの第１ピクセル回路１０のベース基板ＢＳへの正投影は、少なくとも１つの第１発光素子３０のベース基板ＢＳへの正投影と少なくとも部分的に重なってもよい。当該少なくとも１つの第１ピクセル回路１０は、接続される第１発光素子３０に駆動信号を提供し、当該第１発光素子３０を駆動して発光させる。
【0033】
例えば、図３に示すように、複数の第２ピクセル回路２０のうちの少なくとも１つの第２ピクセル回路２０は、複数の第２発光素子４０のうちの少なくとも１つの第２発光素子４０と導電線Ｌ１によって接続されてもよく、当該少なくとも１つの第２ピクセル回路２０は、接続される第２発光素子４０に駆動信号を提供し、当該第２発光素子４０を駆動して発光させる。図３に示すように、第２発光素子４０および第２ピクセル回路２０が異なる領域に位置されるため、少なくとも１つの第２ピクセル回路２０のベース基板ＢＳへの正投影は、少なくとも１つの第２発光素子４０のベース基板ＢＳへの正投影と重ならない。
【0034】
例えば、本開示の実施例において、当該第１表示領域Ｒ１を非透光性表示領域に設定し、当該第２表示領域Ｒ２を透光性表示領域に設定する。例えば、第１表示領域Ｒ１から光を通すことができず、第２表示領域Ｒ２から光を通すことができる。このように、本開示の実施例によって提供される表示パネルは、表示パネルにパンチング処理を行う必要がなく、感光性センサなどの必要なハードウェア構造を表示パネルの片側の第２表示領域Ｒ２に対応する位置に直接配置することができ、真のフルスクリーンの実現のために、強固な基盤を築く。さらに、第２表示領域Ｒ２には、発光素子のみが含まれ、ピクセル回路が含まれないので、第２表示領域Ｒ２の光透過率を向上させ、表示パネルの表示効果を向上させることに有益である。
【0035】
図３に示すように、ピクセルユニット１００は、第１ピクセルユニット１０１および第２ピクセルユニット１０２を含み、第１ピクセルユニット１０１のピクセル回路１００ａおよび発光素子１００ｂが、いずれも第１表示領域Ｒ１に位置され、第２ピクセルユニット１０１のピクセル回路１００ａが第１表示領域Ｒ１に位置され、第２ピクセルユニット１０２の発光素子１００ｂが第２表示領域Ｒ２に位置される。本開示の実施例において、第１ピクセルユニット１０１のピクセル回路１００ａは、即ち第１ピクセル回路１０であり、第１ピクセルユニット１０１の発光素子１００ｂは、即ち第１発光素子３０であり、第２ピクセルユニット１０１のピクセル回路１００ａは、即ち第２ピクセル回路２０であり、第２ピクセルユニット１０２の発光素子１００ｂは、即ち第２発光素子４０である。例えば、第１発光素子３０は、インサイチュ発光素子と呼ぶことができる。例えば、第１ピクセル回路１０は、インサイチュピクセル回路と呼ぶことができ、第２ピクセル回路２０は、エクスサイチュピクセル回路と呼ぶことができる。
【0036】
例えば、図３に示すように、第２発光素子４０は、当該第２発光素子４０と接続される第２ピクセル回路２０と同じ行に位置される。即ち、第２発光素子４０の発光信号は、同じ行にある第２ピクセル回路から発される。例えば、同じ行にあるピクセルユニットのピクセル回路は、同じゲート線と接続される。
【0037】
図３に示すように、第２ピクセルユニット１０２のピクセル回路（第２ピクセル回路２０）は、導電線Ｌ１を介して第２ピクセルユニット１０２の発光素子（第２発光素子４０）と接続される。例えば、導電線Ｌ１は、透明な導電材料からなる。例えば、導電線Ｌ１は、導電性酸化物材料からなる。例えば、導電性酸化物材料は、インジウムスズ酸化物（ＩＴＯ）を含むが、これに限定されない。
【0038】
図３に示すように、導電線Ｌ１の一端は、第２ピクセル回路２０と接続され、導電線Ｌ１の他端は、第２発光素子４０と接続される。図３に示すように、導電線Ｌ１は、第１表示領域Ｒ１から第２表示領域Ｒ２まで延在する。
【0039】
【0040】
図４は、本開示の一実施例によって提供される表示パネルにおける第１表示領域および第２表示領域の概略図である。図４に示すように、第２表示領域Ｒ２において、隣接する第２発光素子４０の間に透光性領域Ｒ０が設けられる。例えば、図４に示すように、複数の透光性領域Ｒ０は、互いに接続されて、複数の第２発光素子４０によって離間される連続した透光性領域を形成する。導電線Ｌ１は、透光性領域Ｒ０の光透過率を可能な限り高めるために、透明な導電性材料で形成される。図４に示すように、第２発光素子４０を配置した領域を除いた第２表示領域Ｒ２の他の領域は、透光性領域であってもよい。
【0041】
【0042】
図５Ａは、本開示の一実施例によって提供される表示パネルの第１表示領域および第２表示領域の概略図である。図５Ａに示すように、第２表示領域Ｒ２は、透光性表示領域であり、第１表示領域Ｒ１は、表示領域である。
【0043】
【0044】
図５Ａ、図５Ｂ及び図３を参照すると、表示効果を向上させるために、第２発光素子４０の密度は、第１発光素子３０の密度に等しくてもよい。即ち、第２表示領域Ｒ２の解像度は、第１表示領域Ｒ１の解像度と同じである。当然ながら、他の実施例において、第２発光素子４０の密度は、第１発光素子３０の密度より大きくても小さくてもよい。即ち、第２表示領域Ｒ２の解像度は、第１表示領域Ｒ１の解像度より大きくても小さくてもよい。例えば、図５Ｂおよび図４に示すように、第２発光素子４０の発光面積は、第１発光素子３０の発光面積よりも小さい。図４は、第２発光素子４０の発光面積と第１発光素子３０の発光面積を点線で示している。例えば、発光素子の発光面積は、ピクセル定義層の開口部の面積に対応することができる。
【0045】
【0046】
図５Ｄは、本開示の一実施例によって提供される表示パネルの導電線の概略図である。図５Ｄは、導電線Ｌ１を示す。図５Ｄに示すように、導電線Ｌ１は、第１導電線Ｌ１１、第２導電線Ｌ１２、および第３導電線Ｌ１３を含む。ＰＰＩの高い表示パネルにおいて、導電線が密集しすぎるのを避けるために、複数の配線パターン層を形成することができ、異なる配線パターン層の間に絶縁層が配置される。例えば、第１導電線Ｌ１１は、第１配線パターン層に位置され、第２導電線Ｌ１２は、第２配線パターン層に位置され、第３導電線Ｌ１３は、第３配線パターン層に位置される。当然ながら、他の実施例において、他の形態の複数の導電線も配置されてもよい。例えば、１本の導電線Ｌ１は、異なる配線パターン層に位置される導電部によって形成される。例えば、異なる配線パターン層に位置される導電部は、絶縁層を貫通するビアホールを介して接続することができる。
【0047】
図５Ｅは、第１発光素子３０、第２発光素子４０、第１ピクセル回路１０、第２ピクセル回路２０、接続素子ＣＥ０、および導電線Ｌ１を示す。各ピクセル回路は、接続素子ＣＥ０を介して発光素子と接続される。即ち、各ピクセルユニットは、いずれも接続素子ＣＥ０を有する。即ち、第１ピクセル回路１０は、接続素子ＣＥ０を介して第１発光素子３０と接続され、第２ピクセル回路２０は、接続素子ＣＥ０を介して第２発光素子４０と接続される。例えば、導電線Ｌ１の一端は、接続素子ＣＥ０を介して第２ピクセル回路２０と接続され、導電線Ｌ１の他端は、第２発光素子４０と接続される。
【0048】
図５Ｅに示すように、導電線Ｌ１は、ピクセルユニットのピクセル回路の所在領域を通過して、当該ピクセルユニットの両側にある第２ピクセル回路２０と第２発光素子４０とをそれぞれ接続する。例えば、ピクセルユニットのピクセル回路の所在領域は、当該領域を通過する複数の導電線Ｌ１と重なり、それによって、ピクセル回路が当該ピクセル回路と重なる導電線と結合して寄生容量を形成し、輝度差が発生し、縞（Ｍｕｒａ）などの表示欠陥を引き起こす。第１表示領域Ｒ１において、第２ピクセル回路２０が設けられる領域は、補助領域Ｒａ（図１および図３に示すように）と呼ぶことができ、補助領域Ｒａが遷移領域と呼ぶこともでき、導電線とピクセル回路との結合により、補助領域（遷移領域）に輝度が低くなる現象が生じやすく、より暗いピクセルユニットが第１表示領域Ｒ１内のピクセルユニット（第１ピクセルユニット）であり、第２表示領域Ｒ２内の第２発光素子４０ではない。例えば、補助領域がより暗いことは、低階調の場合よりも高階調の場合でより顕著になる。図５Ｅは、多くても２本の導電線Ｌ１と重なる第１ピクセル回路１０を例として挙げているが、他の実施例において、第１ピクセル回路１０は、より多くの導電線Ｌ１と重なる場合もある。例えば、図５Ｃに示すように、いくつかの実施例において、第１ピクセル回路１０は、１０～１５本の導電線Ｌ１と重なることができる。１つの第１ピクセル回路１０と重なる導電線Ｌ１の数は、必要に応じて決定することができる。
【0049】
いくつかの実施例において、第１ピクセル回路１０のサイズを第１方向Ｘに圧縮することにより、第２ピクセル回路２０が設けられる領域を得ることができる。例えば、図５Ｅに示すように、補助領域には、第１ピクセル回路１０の所定列おきに第２ピクセル回路２０の列が配置されている。例えば、隣接する２つの列の第２ピクセル回路２０の間にある第１ピクセル回路１０の列の数は、必要に応じて決定することができる。
【0050】
【0051】
図６Ａに示すように、第２表示領域Ｒ２は、透光性表示領域であり、第２ピクセル回路２０を第２発光素子４０から分離させ、第２ピクセル回路２０が第１表示領域Ｒ１内に設けられ、第２ピクセルユニット１０２（図３を参照する）のデータケーブルがセグメント化して形成される。即ち、図６Ａに示すように、データケーブルＤＴｎは、第１部分ＤＴ０１、第２部分ＤＴ０２および第３部分ＤＴ０３を含む。図６Ａに示すように、第１部分ＤＴ０１および第２部分ＤＴ０２は、いずれも第２方向Ｙに沿って延在し、第３部分ＤＴ０３は、第１方向Ｘに沿って延在し、第１部分ＤＴ０１と第２部分ＤＴ０２とは、第３部分ＤＴ０３によって接続される。データケーブルＤＴｎが縦部と横部を含むため、データけ－ブルＤＴｎの長さは、縦部のみを含むデータケーブルＤＴｍの長さより大きく、データケーブルＤＴｎの負荷は、データケーブルＤＴｍの負荷よりも大きい。したがって、図６Ｂに示すように、表示パネルは、表示時に暗い縦縞という表示欠陥が発生する。図６Ｂは、暗い縦縞ＭＲを示す。本開示の実施例において、データケーブルは、第１タイプのデータケーブルＤＴｍと呼ばれるデータケーブルＤＴｍ、および第２タイプのデータケーブルＤＴｎと呼ばれるデータケーブルＤＴｎに分けることができる。例えば、第１タイプのデータケーブルＤＴｍは、第２方向Ｙに沿って延在し、第２タイプのデータケーブルＤＴｎは、第１方向Ｘに沿って延在する部分を含み、第２方向Ｙに沿って延在する部分も含む。例えば、本開示の実施例において、第１方向Ｘは、ピクセルユニットの行方向であり、第２方向Ｙは、ピクセルユニットの列方向であるが、これに限定されない。図をわかりやすくするために、図６Ａは、２つの第２タイプのデータケーブルＤＴｎのみを示し、表示パネルは、必要に応じて複数のデータケーブルＤＴｎを配置することができ、それによって複数の第３部分ＤＴ０３を形成し、複数の第３部分ＤＴ０３は、第２表示領域Ｒ２寄りに設けられ、この場合、表示パネルには、第３部分ＤＴ０３の設置に起因する視覚的な輝度不均一の表示欠陥（Ｍｕｒａ）が発生しやすい。
【0052】
図６Ｃに示すように、表示パネルは、ベース基板ＢＳおよびベース基板ＢＳに位置される様々な構造を含む。図６Ｃに示すように、ベース基板ＢＳにバッファ層ＢＬが設けられ、バッファ層ＢＬに分離層ＢＲが設けられ、分離層ＢＲに第１絶縁層ＩＳＬ１が設けられ、第１絶縁層ＩＳＬ１に第２タイプのデータケーブルＤＴｎの第３部分ＤＴ０３が設けられ、第２タイプのデータケーブルＤＴｎの第３部分ＤＴ０３に第２絶縁層ＩＳＬ２および第３絶縁層ＩＳＬ３が設けられ、第３絶縁層ＩＳＬ３に第２タイプのデータケーブルＤＴｎの第１部分ＤＴ０１および第２部分ＤＴ０２が設けられ、第２タイプのデータケーブルＤＴｎの第１部分ＤＴ０１および第２部分ＤＴ０２に第４絶縁層ＩＳＬ４および第５絶縁層ＩＳＬ５が設けられる。図６Ｃに示すように、第２タイプのデータケーブルＤＴｎの第３部分ＤＴ０３は、第２導電層ＬＹ２に設けられ、第２タイプのデータケーブルＤＴｎの第１部分ＤＴ０１および第２部分ＤＴ０２は、第３導電層ＬＹ３に設けられる。
【0053】
図６Ｃに示すように、第１部分ＤＴ０１は、第３絶縁層ＩＳＬ３および第２絶縁層ＩＳＬ２を貫通するビアホールＶＨ０１を介して、第３部分ＤＴ０３と接続され、第２部分ＤＴ０２は、第３絶縁層ＩＳＬ３および第２絶縁層ＩＳＬ２を貫通するビアホールＶＨ０２を介して、第３部分ＤＴ０３と接続される。
【0054】
図７Ａは、本開示の一実施例によって提供される表示パネルの概略図である。図７Ｂは、表示パネル内のセグメント化されたデータケーブルの概略断面図である。図７Ｃは、本開示の一実施例によって提供される表示パネルの概略図である。
【0055】
図７Ａは、３つの第２タイプのデータケーブルＤＴｎおよび８つの第１タイプのデータケーブルＤＴｍを示す。第２タイプのデータケーブルＤＴｎおよび第１タイプのデータケーブルＤＴｍの数は、必要に応じて決定することができる。
【0056】
例えば、図２、図３、図５Ｅ、図７Ａおよび図７Ｂを参照すると、本開示の少なくとも１つの実施例は、ベース基板ＢＳ、ピクセルユニット１００およびデータケーブルＤＴを含む表示パネルを提供し、ピクセルユニット１００がベース基板ＢＳに位置され、ピクセル回路１００ａおよび発光素子１００ｂを含み、ピクセル回路１００ａが発光素子１００ｂを駆動して発光させるように構成され、ピクセル回路１００ａが駆動トランジスタおよびデータ書き込みトランジスタを含み、駆動トランジスタがデータ書き込みトランジスタと接続され、データケーブルＤＴがデータ書き込みトランジスタと接続される。データケーブルＤＴは、複数の第１タイプのデータケーブルＤＴｍおよび複数の第２タイプのデータケーブルＤＴｎ、複数の第１タイプのデータケーブルＤＴｍが第１方向Ｘに沿って配列され、第１タイプのデータケーブルＤＴｍが第２方向Ｙに沿って延在し、第１方向Ｘが第２方向Ｙと交差し、第２タイプのデータケーブルＤＴｎが第１部分ＤＴ０１、第２部分ＤＴ０２および第３部分ＤＴ０３を含み、第１部分ＤＴ０１と第２部分ＤＴ０２とが第３部分ＤＴ０３を介して接続され、第１部分ＤＴ０１および第２部分ＤＴ０２がいずれも第２方向Ｙに沿って延在し、第３部分ＤＴ０３が第１方向Ｘに沿って延在する。例えば、第３部分ＤＴ０３は、第１表示領域Ｒ１に位置される。
【0057】
図７Ｂに示すように、第３部分ＤＴ０３および第２部分ＤＴ０２は、異なる層に位置され、第３部分ＤＴ０３および第１部分ＤＴ０１は、異なる層に位置され、第１部分ＤＴ０１が第３部分ＤＴ０３よりもベース基板ＢＳに近く、第２部分ＤＴ０２が第３部分ＤＴ０３よりもベース基板ＢＳに近い。
【0058】
図７Ｂに示すように、第３部分ＤＴ０３の一端は、第４絶縁層ＩＳＬ４および第５絶縁層ＩＳＬ５を貫通するビアホールＶＨ１を介して、第１部分ＤＴ０１と接続され、第３部分ＤＴ０３の他端は、第４絶縁層ＩＳＬ４および第５絶縁層ＩＳＬ５を貫通するビアホールＶＨ２を介して、第２部分ＤＴ０２と接続される。
【0059】
本発明の実施例は、第４導電層ＬＹ４と第３導電層ＬＹ３との間に第４絶縁層ＩＳＬ４および第５絶縁層ＩＳＬ５を設けることを例として説明したが、これに限定されるものではない。第４導電層ＬＹ４と第３導電層ＬＹ３との間に絶縁層を１つだけ設けることも可能である。例えば、第４導電層ＬＹ４と第３導電層ＬＹ３との間に第５絶縁層ＩＳＬ５のみを設ける。例えば、第５絶縁層ＩＳＬ５は、平坦化層である。
【0060】
例えば、図６Ｃおよび図７Ｂに示すように、本開示の実施例において、第５絶縁層ＩＳＬ５の厚さは、第４絶縁層ＩＳＬ４、第３絶縁層ＩＳＬ３、第２絶縁層ＩＳＬ２、第１絶縁層ＩＳＬ１のうちの少なくとも１つの厚さよりも大きい。いくつかの実施例において、第５絶縁層ＩＳＬ５の厚さは、第４絶縁層ＩＳＬ４、第３絶縁層ＩＳＬ３、第２絶縁層ＩＳＬ２、第１絶縁層ＩＳＬ１のそれぞれの厚さよりも大きい。例えば、バッファ層ＢＬ、分離層ＢＲ、第１絶縁層ＩＳＬ１、第２絶縁層ＩＳＬ２、第３絶縁層ＩＳＬ３、第４絶縁層ＩＳＬ４および第５絶縁層ＩＳＬ５は、いずれも絶縁材料からなる。バッファ層ＢＬ、分離層ＢＲ、第１絶縁層ＩＳＬ１、第２絶縁層ＩＳＬ２、第３絶縁層ＩＳＬ３および第４絶縁層ＩＳＬ４のうちの少なくとも１つは、無機絶縁材料で形成され、第５絶縁層ＩＳＬ５は、有機材料で形成される。例えば、無機絶縁材料は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物のうちの少なくとも１つを含むが、これに限定されない。例えば、有機材料は、樹脂を含むが、これに限定されない。
【0061】
図６Ｂに示す表示パネルと比較すると、図７Ｂに示す表示パネルにおいて、第２タイプのデータケーブルＤＴｎの第３部分ＤＴ０３は、第４導電層ＬＹ４に設けられる。第３部分ＤＴ０３を第２導電層ＬＹ２から第４導電層ＬＹ４まで調整することは、第２タイプのデータケーブルＤＴｎの負荷が第１タイプのデータケーブルＤＴｍの負荷よりも大きいことによる暗い縞模様の表示不良を緩和するのに有益であり、表示品質を向上させる。例えば、第４導電層ＬＹ４の材料の２乗抵抗は、第２導電層ＬＹ２の材料の２乗抵抗よりも小さい。
【0062】
図７Ｃに示すように、本開示のいくつかの実施例によって提供される表示パネルにおいて、第２表示領域Ｒ２は、第１表示領域Ｒ１に取り囲まれる。第２タイプのデータケーブルＤＴｎは、第４部分ＤＴ０４および第５部分ＤＴ０５をさらに含む。第４部分ＤＴ０４は、第２方向Ｙに沿って延在し、第５部分ＤＴ０５は、第１方向Ｘに沿って延在し、第１部分ＤＴ０１と第４部分ＤＴ０４は、第５部分ＤＴ０５を介して接続される。例えば、いくつかの実施例において、第１部分ＤＴ０１および第４部分ＤＴ０４は、同一層に位置され、第５部分ＤＴ０５は、第１部分ＤＴ０１および第４部分ＤＴ０４と同一層に位置されていない。例えば、いくつかの実施例において、第５部分ＤＴ０５は、第４導電層または第２導電層に位置され、第１部分ＤＴ０１および第４部分ＤＴ０４は、第３導電層に位置されるが、これに限定されない。
【0063】
図７Ｃに示すように、第５部分ＤＴ０５は、周辺領域Ｒ３に位置され、第４部分ＤＴ０４は、表示領域Ｒ０から周辺領域Ｒ３まで延在する。図７Ｃに示すように、第４部分ＤＴ０４は、第１表示領域Ｒ１の、第２部分ＤＴ０２が配置された第２表示領域Ｒ２の反対側から周辺領域Ｒ３まで延在する。
【0064】
図７Ｃに示すように、複数の第１タイプのデータケーブルＤＴｍと複数の第２タイプのデータケーブルＤＴｎの第１部分ＤＴ０１とは、間隔をあけて配列される。隣接する第１部分ＤＴ０１の間に配置される第１タイプのデータケーブルＤＴｍの数は、図示のものに限定されず、必要に応じて設定することができる。
【0065】
ビアホールによって接続される２つの部分が異なる層に位置される限り、第２タイプのデータケーブルＤＴｎの各部分の所在の層は、必要に応じて設定することができる。例えば、第２タイプのデータケーブルＤＴｎの各部分について、異なる方向に延在する２つの部分は、異なる層に位置される。当然ながら、他の方法を採用することもでき、図に示す第１部分ＤＴ０１から第５部分ＤＴ０５までのそれぞれが、異なる層に位置されるサブ部分を含んでもよい。
【0066】
【0067】
例えば、図８Ａに示すように、第２タイプのデータケーブルＤＴｎの第３部分を配置することによって引き起こされる視覚的なＭｕｒａを緩和するために、同じ第２タイプのデータケーブルＤＴｎについて、第１方向Ｘにおける第３部分ＤＴ０３のサイズは、第１方向Ｘにおける、第１部分ＤＴ０１と第２部分ＤＴ０２との最短距離以上である。
【0068】
本開示のいくつかの実施例において、例えば、第２タイプのデータケーブルＤＴｎの第３部分を配置することによって引き起こされる視覚的なＭｕｒａを緩和するために、表示パネルは、複数のダミー線ＤＭＹをさらに含む。例えば、複数のダミー線ＤＭＹ、および第２タイプのデータケーブルＤＴｎの第３部分ＤＴ０３は、同一層に位置される。例えば、複数のダミー線ＤＭＹおよび第３部分ＤＴ０３は、いずれも第４導電層ＬＹ４に位置される。
【0069】
本開示のいくつかの実施例によって提供される表示パネルにおいて、ダミー線ＤＭＹが配置されており、第３部分ＤＴ０３の密集によって引き起こされる視覚的なＭｕｒａを回避し、表示品質を向上させる。
【0070】
例えば、図８Ａおよび図８Ｂに示すように、表示パネルは、複数の第３部分ＤＴ０３を含み、視覚的なＭｕｒａを緩和または除去し、表示品質を向上させるために、複数のダミー線ＤＭＹおよび複数の第３部分ＤＴ０３は、表示パネル内に均一に配置される。
【0071】
例えば、図８Ａおよび図８Ｂに示すように、ダミー線ＤＭＹの延在方向と第３部分ＤＴ０３の延在方向とは同じである。図８Ａおよび図８Ｂに示すように、ダミー線ＤＭＹは、第１方向Ｘに沿って延在し、第３部分ＤＴ０３は、第１方向Ｘに沿って延在する。
【0072】
例えば、ダミー線ＤＭＹは、定圧線まで接続される。例えば、定圧線は、第１電源線、第２電源線、初期化信号線のうちの少なくとも１つを含む。例えば、第１電源線は、後述する第１電源線ＰＬ１であってもよく、第２電源線は、後述する第２電源線ＰＬ２であってもよく、初期化信号線は、後述する初期化信号線ＩＮＴであってもよい。
【0073】
図６Ａ、図７Ａ、図７Ｃ、図８Ａおよび図８Ｂを参照すると、表示パネルは、ダミーデータケーブルＤＭをさらに含み、ダミーデータケーブルＤＭは、分離されたデータケーブルであり、ダミーデータケーブルＤＭと第２タイプのデータケーブルＤＴｎの第１部分ＤＴ０１とが分離され、ダミーデータケーブルＤＭが２つの第１タイプのデータケーブルＤＴｍの間に位置され、当該２つの第１タイプのデータケーブルＤＴｍの間に位置される第２タイプのデータケーブルＤＴｎの第１部分ＤＴ０１から分離される。当該第２タイプのデータケーブルＤＴｎの第２部分ＤＴ０２の一部および当該第２タイプのデータケーブルＤＴｎの第３部分ＤＴ０３は、当該２つの第１タイプのデータケーブルＤＴｍの間に位置されない。例えば、ダミーデータケーブルＤＭには、データケーブルＤＴのようにデータ信号が入力されない。例えば、ダミーデータケーブルＤＭは、定圧線まで接続されるが、これに限定されない。例えば、ダミーデータケーブルＤＭと重なるピクセル回路は、ダミーピクセル回路であってもよく、ダミーピクセル回路が発光素子と接続されない。
【0074】
例えば、図８Ａおよび図８Ｂに示すように、エッチングの均一性を向上させるために、表示パネルは、複数のダミーデータケーブルＤＭをさらに含む。例えば、複数のダミーデータケーブルＤＭ、第２タイプのデータケーブルＤＴｎの第１部分ＤＴ０１、および第２タイプのデータケーブルＤＴｎの第２部分ＤＴ０２は、いずれも同一層に位置される。
【0075】
図９Ａは、本開示の一実施例によって提供される表示パネルの概略図である。図９Ｂは、本開示の別の実施例によって提供される表示パネルの概略図である。図９Ｃは、本開示の別の実施例によって提供される表示パネルの概略図である。図９Ｄは、図９Ｃに示す表示パネルにおけるダミー線および第２タイプのデータケーブルＤＴｎの第３部分の概略平面図である。
【0076】
例えば、第３部分ＤＴ０３のピクセル回路に与える影響を低減し、第２タイプのデータケーブルの負荷を低減するために、第３部分ＤＴ０３は、第２方向Ｙにおいて隣接する２つのピクセルユニットのピクセル回路の間に配置される。
【0077】
例えば、図９Ａ～図９Ｄに示すように、表示パネルは、複数の第３部分ＤＴ０３を含み、視学的なＭｕｒａを緩和するために、複数の第３部分ＤＴ０３は、表示パネル内に分散して配置される。例えば、図９Ａに示すように、第２方向Ｙにおける、隣接する２つの第３部分ＤＴ０３の間の距離は、第２方向Ｙにおける２つのピクセルユニット１００のサイズの合計以上である。図９Ａは、ピクセルユニット１００を楕円形の点線枠で示している。図をわかりやすくするために、図９は、隣接する２つの第３部分ＤＴ０３の間に位置される８つのピクセルユニット１００のみを示している。
【0078】
例えば、第２方向Ｙにおける、隣接する２つの第３部分ＤＴ０３の間の距離は、第２方向Ｙにおける１０個のピクセルユニット１００のサイズの合計以上である。第２方向Ｙにおける隣接する２つの第３部分ＤＴ０３の間の距離は、複数の第３部分ＤＴ０３の分散度に応じて決定することができる。
【0079】
例えば、図９Ａ～図９Ｄに示すように、視覚的なＭｕｒａを緩和するために、複数の第３部分ＤＴ０３は、第２方向Ｙにおける表示パネルのサイズの少なくとも半分の範囲内に均一に配置される。例えば、図９Ｃおよび図９Ｄに示すように、複数の第３部分ＤＴ０３は、第１表示領域Ｒ１の、第２表示領域Ｒ２の一側にある領域内に均一に配置される。例えば、最も遠い２つの第３部分ＤＴ０３間の距離は、第２方向Ｙにおける表示領域Ｒ０のサイズの半分以上である。第２方向Ｙにおける表示パネルのサイズは、第２方向Ｙにおける表示パネルの長さを指すことができる。図６Ａ、図７Ａ、図７Ｃ、図８Ａ、図８Ｂ、図９Ａ～図９Ｄにおいて、絶縁層を貫通して２つの部品を接続するためのビアホールを黒い点で表す。黒い点の位置で交差する２つの部分は接続され、黒い点のない位置で交差する部分は接続されず、両者は、その間の絶縁層によって分離される。
【0080】
【0081】
【0082】
図６Ａ、図７Ａ、図７Ｃ、図８Ａ、図８Ｂ、図９Ａ～図９Ｄに示すように、いくつかのダミー線ＤＭＹは、第２表示領域Ｒ２で分離され、第２表示領域Ｒ２の反対側で、ダミー線ＤＭＹは、第２表示領域Ｒ２の一側に位置される第１ダミー部ＤＭＹ１および第２表示領域Ｒ２の他側に位置される第２ダミー部ＤＭＹ２を含む。ダミー線ＤＭＹは、第２表示領域Ｒ２を通過しない。
【0083】
図６Ａ、図７Ａ、図７Ｃ、図８Ａ、図８Ｂ、図９Ａ～図９Ｄに示すように、表示パネルは、表示領域Ｒ０および周辺領域Ｒ３を含み、表示領域Ｒ０は、第１表示領域Ｒ１および第２表示領域Ｒ２を含む。つまり、ベース基板ＢＳは、表示領域Ｒ０、および表示領域Ｒ０の少なくとも一側に位置される周辺領域Ｒ３を有する。
【0084】
例えば、図２および図３を参照すると、ピクセルユニット１００は、ベース基板ＢＳに位置され、ピクセル回路１００ａおよび発光素子１００ｂを含み、ピクセル回路１００ａは、発光素子１００ｂを駆動するように構成され、ピクセル回路１００ｂは、駆動トランジスタＴ１（図１０Ａを参照する）およびデータ書き込みトランジスタＴ２（図１０Ａを参照する）を含み、駆動トランジスタがデータ書き込みトランジスタと接続される。
【0085】
【0086】
図１０Ａは、本開示の一実施例によって提供されるピクセル回路の概略図である。図１０Ｂは、本開示の一実施例によって提供されるピクセル回路のレイアウト図である。図１０Ｃは、図１０ＢのＡ－Ｂ線に沿った断面図である。図１０Ｄは、本開示の一実施例によって提供されるピクセル回路のレイアウト図である。図１０Ｅは、図１０ＤのＣ－Ｄ線に沿った断面図である。図１０Ａに示されるピクセル回路は、関連技術において一般的な低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－ｓｉｌｉｃｏｎ、ＬＴＰＳ）ＡＭＯＬＥＤのピクセル回路であってもよい。
【0087】
図１０Ａは、表示パネルのピクセルユニットのピクセル回路を示し、図１０Ａに示すように、ピクセルユニット１００は、ピクセル回路１００ａおよび発光素子１００ｂを含む。ピクセル回路１００ａは、６つのスイッチングトランジスタ（Ｔ２－Ｔ７）、１つの駆動トランジスタＴ１および１つのストレージキャパシタＣｓｔを含む。６つのスイッチングトランジスタは、それぞれデータ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６、および第２リセットトランジスタＴ７である。発光素子１００ｂは、第１電極Ｅ１、第２電極Ｅ２および第１電極Ｅ１と第２電極Ｅ２との間に位置される発光機能層を含む。例えば、第１電極Ｅ１はアノードであり、第２電極Ｅ２はカソードである。通常、閾値補償トランジスタＴ３および第１リセットトランジスタＴ６は、デュアルゲート薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）を使用して漏電リスクを減少する。
【0088】
図１０Ａに示すように、表示パネルは、ゲート線ＧＴ、データケーブルＤＴ、第１電源線ＰＬ１、第２電源線ＰＬ２、発光制御信号線ＥＭＬ、初期化信号線ＩＮＴ、リセット制御信号線ＲＳＴなどを含む。例えば、リセット制御信号線ＲＳＴは、第１リセット制御信号線ＲＳＴ１および第２リセット制御信号線ＲＳＴ２を含む。第１電源線ＰＬ１は、一定の第１電圧信号ＶＤＤをピクセルユニット１００に提供するように構成され、第２電源線ＰＬ２は、一定の第２電圧信号ＶＳＳをピクセルユニット１００に提供するように構成され、第１電圧信号ＶＤＤが第２電圧信号ＶＳＳよりも大きい。ゲート線ＧＴは、走査信号ＳＣＡＮをピクセルユニット１００に提供するように構成され、データケーブルＤＴは、データ信号ＤＡＴＡ（データ電圧ＶＤＡＴＡ）をピクセルユニット１００に提供するように構成され、発光制御信号線ＥＭＬは、発光制御信号ＥＭをピクセルユニット１００に提供するように構成され、第１リセット制御信号線ＲＳＴ１は、第１リセット制御信号ＲＥＳＥＴ１をピクセルユニット１００に提供するように構成され、第２リセット制御信号線ＲＳＴ２は、走査信号ＳＣＡＮをピクセルユニット１００に提供するように構成される。第１初期化信号線ＩＮＴ１は、第１初期化信号Ｖｉｎｉｔ１をピクセルユニット１００に提供するように構成される。第２初期化信号線ＩＮＴ２は、第２初期化信号Ｖｉｎｉｔ２をピクセルユニット１００に提供するように構成される。例えば、第１初期化信号Ｖｉｎｉｔ１および第２初期化信号Ｖｉｎｉｔ２は定電圧信号であり、その大きさは、例えば、第１電圧信号ＶＤＤと第２電圧信号ＶＳＳとの間の範囲にあってもよいが、これに限定されず、例えば、第１初期化信号Ｖｉｎｉｔ１および第２初期化信号Ｖｉｎｉｔ２は、いずれも第２電圧信号ＶＳＳ以下であってもよい。例えば、いくつかの実施例において、第１初期化信号線ＩＮＴ１と第２初期化信号線ＩＮＴ１とは接続され、いずれも初期化信号Ｖｉｎｉｔをピクセルユニット１００に提供するように構成され、即ち、第１初期化信号線ＩＮＴ１および第２初期化信号線ＩＮＴ２は、いずれも初期化信号線ＩＮＴと呼ばれ、第１初期化信号Ｖｉｎｉｔ１は、第２初期化信号Ｖｉｎｉｔ２に等しく、どちらもＶｉｎｉｔである。
【0089】
図１０Ａに示すように、駆動トランジスタＴ１は、発光素子１００ｂと電気的に接続され、走査信号ＳＣＡＮ、データ信号ＤＡＴＡ、第１電圧信号ＶＤＤ、第２電圧信号ＶＳＳなどの信号の制御下で、駆動電流を出力して発光素子１００ｂを駆動して発光させる。
【0090】
例えば、発光素子１００ｂは、有機発光ダイオード（ＯＬＥＤ）を含み、発光素子１００ｂは、対応するピクセル回路１００ａの駆動により、赤色光、緑色光、青色光、または白色光を発光する。例えば、１つのピクセルは、複数のピクセルユニットを含む。１つのピクセルは、異なる色の光を放出する複数のピクセルユニットを含むことができる。例えば、１つのピクセルは、赤色光を放出するピクセルユニット、緑色光を放出するピクセルユニット、および青色光を放出するピクセルユニットを含むが、これに限定されない。１つのピクセルに含まれるピクセルユニットの数および各ピクセルユニットの発光は、必要に応じて決定することができる。
【0091】
例えば、図１０Ａに示すように、データ書き込みトランジスタＴ２のゲートＴ２０は、ゲート線ＧＴと接続され、データ書き込みトランジスタＴ２の第１電極Ｔ２１は、データケーブルＤＴと接続され、データ書き込みトランジスタＴ２の第２電極Ｔ２２は、駆動トランジスタＴ１の第１電極Ｔ１１と接続される。
【0092】
例えば、図１０Ａに示すように、ピクセル回路１００ａは、閾値補償トランジスタＴ３をさらに含み、閾値補償トランジスタＴ３のゲートＴ３０がゲート線ＧＴと接続され、閾値補償トランジスタＴ３の第１電極Ｔ３１が駆動トランジスタＴ１の第２電極Ｔ１２と接続され、閾値補償トランジスタＴ３の第２電極Ｔ３２が駆動トランジスタＴ１のゲートＴ１０と接続される。
【0093】
例えば、図１０Ａに示すように、表示パネルは、発光制御信号線ＥＭＬをさらに含み、ピクセル回路１００ａは、第１発光制御トランジスタＴ４および第２発光制御トランジスタＴ５をさらに含み、第１発光制御トランジスタＴ４のゲートＴ４０は、発光制御信号線ＥＭＬと接続され、第１発光制御トランジスタＴ４の第１電極Ｔ４１は、第１電源線ＰＬ１と接続され、第１発光制御トランジスタＴ４の第２電極Ｔ４２は、駆動トランジスタＴ１の第１電極Ｔ１１と接続され、第２発光制御トランジスタＴ５のゲートＴ５０は、発光制御信号線ＥＭＬと接続され、第２発光制御トランジスタＴ５の第１電極Ｔ５１は、駆動トランジスタＴ１の第２電極Ｔ１２と接続され、第２発光制御トランジスタＴ５の第２電極Ｔ５２は、発光素子１００ｂの第１電極Ｅ１と接続される。
【0094】
図１０Ａに示すように、第１リセットトランジスタＴ６は、駆動トランジスタＴ１のゲートＴ１０と接続され、駆動トランジスタＴ１のゲートをリセットするように構成され、第２リセットトランジスタＴ７は、発光素子１００ｂの第１電極Ｅ１と接続され、発光素子１００ｂの第１電極Ｅ１をリセットするように構成される。第１初期化信号線ＩＮＴ１は、第１リセットトランジスタＴ６を介して駆動トランジスタＴ１のゲートと接続される。第２初期化信号線ＩＮＴ２は、第２リセットトランジスタＴ７を介して発光素子１００ｂの第１電極Ｅ１と接続される。例えば、第１初期化信号線ＩＮＴ１は、同じ初期化信号が入力されるように、第２初期化信号線ＩＮＴ２と接続されるが、これに限定されない。いくつかの実施例において、第１初期化信号線ＩＮＴ１と第２初期化信号線ＩＮＴ２も互いに絶縁され、それぞれ信号が入力されるように構成されてもよい。
【0095】
例えば、図１０Ａに示すように、第１リセットトランジスタＴ６の第１電極Ｔ６１は、第１初期化信号線ＩＮＴ１と接続され、第１リセットトランジスタＴ６の第２電極Ｔ６２は、駆動トランジスタＴ１のゲートＴ１０と接続され、第２リセットトランジスタＴ７の第１電極Ｔ７１は、第２初期化信号線ＩＮＴ２と接続され、第２リセットトランジスタＴ７の第２電極Ｔ７２は、発光素子１００ｂの第１電極Ｅ１と接続される。例えば、図１０Ａに示すように、第１リセットトランジスタＴ６のゲートＴ６０は、第１リセット制御信号線ＲＳＴ１と接続され、第２リセットトランジスタＴ７のゲートＴ７０は、第２リセット制御信号線ＲＳＴ２と接続される。
【0096】
図１０Ａに示すように、第１電源線ＰＬ１は、第１電圧信号ＶＤＤをピクセル回路１００ａに提供するように構成され、ピクセル回路は、ストレージキャパシタＣｓｔをさらに含み、ストレージキャパシタＣｓｔの第１電極Ｃａは、駆動トランジスタＴ１のゲートＴ１０と接続され、ストレージキャパシタＣｓｔの第２電極Ｃｂは、第１電源線ＰＬ１と接続される。
【0097】
例えば、図１０Ａに示すように、表示パネルは、発光素子１００ｂの第２電極２０１と接続される第２電源線ＰＬ２をさらに含む。
【0098】
図１０Ａは、第１ノードＮ１、第２ノードＮ２、第３ノードＮ３および第４ノードＮ４を示している。例えば、いくつかの実施例において、図５Ｃ、図５Ｅおよび図１０Ａを参照すると、第１ノードＮ１と導電線Ｌ１との間にキャパシタンスが形成され、導電線Ｌ１と第４ノードＮ４との間にキャパシタンスが形成され、導電線Ｌ１と、第１ノードＮ１および第４ノードＮ４との間にそれぞれ結合が形成され、これにより輝度差が生じ、縞（Ｍｕｒａ）などの表示欠陥が発生し、表示品質に影響を与える。
【0099】
図１０Ｂに示すように、ピクセル回路は、ゲートＴ１０を含む駆動トランジスタＴ１を含む。図１０Ｂおよび図１０Ｃを参照すると、ストレージキャパシタＣｓｔの第２電極Ｃｂは、開口部ＯＰＮ１を有し、接続電極ＣＥ１の一端が開口部ＯＰＮ１を介して駆動トランジスタＴ１のゲートＴ１０と接続される。接続電極ＣＥ１は、第１ゲート信号線ＳＬ１とも呼ばれる。図１０Ｂに示すように、第１ゲート信号線ＳＬ１は、駆動トランジスタＴ１のゲートＴ１０と接続される。
【0100】
図１０Ｂに示すように、第１ゲート信号線ＳＬ１は、第２ゲート信号線ＳＬ２と接続される。駆動トランジスタＴ１のゲートＴ１０、第１ゲート信号線ＳＬ１、および第２ゲート信号線ＳＬ２によりゲート信号部ＰＴ１が構成される。ゲート信号部ＰＴ１の電位は同じである。当然ながら、他の実施例において、第２ゲート信号線ＳＬ２が設けられなくてもよく、この場合、駆動トランジスタＴ１のゲートＴ１０および第１ゲート信号線ＳＬ１によりゲート信号部ＰＴ１が構成される。例えば、第２ゲート信号線ＳＬ２は、第１リセットトランジスタＴ６の第２電極Ｔ６２である。
【0101】
図１０Ｂおよび図１０Ｃを参照すると、ゲート信号部ＰＴ１の電位を安定させるために、本開示の実施例によって提供される表示パネルは、シールド電極ＳＥと、一定の電圧をピクセル回路に提供するように構成される定圧線Ｌ０とを提供する。シールド電極ＳＥは、定圧線Ｌ０と接続され、それにより、シールド電極ＳＥの電圧が安定し、シールドの役割を果たし、導電線Ｌ１がグリッド信号部ＰＴ１の電位に影響を与えるのを防ぐことができる。第１ゲート信号線ＳＬ１のベース基板ＢＳへの正投影は、シールド電極ＳＥのベース基板ＢＳへの正投影を覆う。
【0102】
図１０Ｂ～図１０Ｄを参照すると、シールド電極により良いシールド効果を発揮させ、シールド量を増加させるために、第１ゲート信号線ＳＬ１のベース基板ＢＳへの正投影は、シールド電極ＳＥのベース基板ＢＳへの正投影を完全に覆う。
【0103】
例えば、表示不良（ｍｕｒａ）を緩和し、表示効果を向上させるために、第１ゲート信号線ＳＬ１のベース基板ＢＳへの正投影の境界とシールド電極ＳＥのベース基板ＢＳへの正投影の境界との間の距離は、１．７５μｍ以上である。ピクセルユニットが占有する面積が限られているため、シールド電極ＳＥが第１ゲート信号線ＳＬ１を超える距離を制限することができる。例えば、いくつかの実施例において、より良いシールド効果を得るために、第１ゲート信号線ＳＬ１のベース基板ＢＳへの正投影の境界とシールド電極ＳＥのベース基板ＢＳへの正投影の境界との間の距離は、２．３３μｍ以上である。
【0104】
図１０Ｂに示すように、表示パネルは、ブロックＢＫをさらに含み、ブロックＢＫが第１電源線ＰＬ１と接続され、閾値補償トランジスタＴ３は、第１チャネルＣＮ１および第２チャネルＣＮ２を含み、第１チャネルＣＮ１と第２チャネルＣＮ２とが導電接続部ＣＰを介して接続され、ブロックＢＫのベース基板ＢＳへの正投影は、閾値補償トランジスタＴ３の導電接続部ＣＰのベース基板ＢＳへの正投影と少なくとも部分的に重なる。図１０Ｂに示すように、隣接する列のピクセルユニットのブロックＢＫは、現在の列のピクセルユニットの閾値補償トランジスタＴ３の導電接続部ＣＰをブロックするために使用される。
【0105】
例えば、図１０Ｂ、６Ｇおよび６Ｈに示すように、表示パネルが第２ゲート信号線ＳＬ２を含む場合、第２ゲート信号線ＳＬ２は、第１ゲート信号線ＳＬ１と接続され、第２ゲート信号線ＳＬ２のベース基板ＢＳへの正投影は、ブロックＢＫのベース基板ＢＳへの正投影を覆う。さらに、例えば、ブロックＢＫのベース基板ＢＳへの正投影の境界は、第２ゲート信号線ＳＬ２のベース基板ＢＳへの正投影の境界を超える。例えば、ブロックＢＫのベース基板ＢＳへの正投影の境界が第２ゲート信号線ＳＬ２のベース基板ＢＳへの正投影の境界を超える距離は、１．７５μｍ以上である。例えば、ブロックＢＫのベース基板ＢＳへの正投影の境界が第２ゲート信号線ＳＬ２のベース基板ＢＳへの正投影の境界を超える距離は、２．３３μｍ以上である。当然ながら、他の実施例において、ブロックＢＫの機能をシールド電極ＳＥで代替することも可能であり、または、第２ゲート信号線ＳＬ２のベース基板ＢＳへの正投影は、ブロックＢＫのベース基板ＢＳへの正投影を覆うとともに、シールド電極ＳＥのベース基板ＢＳへの正投影も覆う。
【0106】
例えば、第１ゲート信号線ＳＬ１の材料は、第２ゲート信号線ＳＬ２の材料と異なる。例えば、第１ゲート信号線ＳＬ１の材料は、金属を含み、第２ゲート信号線ＳＬ２の材料は、半導体材料を導体化した導電材料を含む。
【0107】
例えば、図１０Ｂおよび図１０Ｄに示すように、配線を減らすために、第１電源線ＰＬ１を定圧線Ｌ０として使用される。他の実施例において、配線を減らすために、第１初期化信号線ＩＮＴ１を定電圧線として使用するか、または第２初期化信号線ＩＮＴ２も定電圧線として使用することができる。定電圧線Ｌ０は、第１電源線ＰＬ１、第１初期化信号線ＩＮＴ１、および第２初期化信号線ＩＮＴ２に限定されず、ピクセル回路内で定電圧を供給する信号線であれば、定電圧線Ｌ０として使用することができる。本開示の実施例において、定電圧線Ｌ０として第１電源線ＰＬ１を例に説明したが、定電圧線Ｌ０として、第１電源線ＰＬ１以外の定電圧を供給する信号線を採用する場合、シールド電極ＳＥの形状を調整して、定電圧を供給する信号線に接続すればよい。
【0108】
図１０Ｄに示すように、シールド電極ＳＥは、ビアホールＨ２１を介して定圧線Ｌ０と接続される。例えば、定圧線Ｌ０は、第３導電層ＬＹ３に位置され、ビアホールＨ２１が第４絶縁層ＩＳＬ４および第５絶縁層ＩＳＬ５を貫通することが可能である。
【0109】
図１０Ｃおよび図１０Ｅを参照すると、ベース基板ＢＳにバッファ層ＢＬが設けられ、バッファ層ＢＬに分離層ＢＲが設けられ、分離層ＢＲに活性層ＬＹ０が設けられ、活性層ＬＹ０に第１絶縁層ＩＳＬ１が設けられ、第１絶縁層ＩＳＬ１に第１導電層ＬＹ１が設けられ、第１導電層ＬＹ１に第２絶縁層ＩＳＬ２が設けられ、第２絶縁層ＩＳＬ２に第２導電層ＬＹ２が設けられ、第２導電層ＬＹ２に第３絶縁層ＩＳＬ３が設けられ、第３絶縁層ＩＳＬ３に第３導電層ＬＹ３が設けられ、第３導電層ＬＹ３が接続電極ＣＥ０１を含み、接続電極ＣＥ０１が第１絶縁層ＩＳＬ１、第２絶縁層ＩＳＬ２および第３絶縁層ＩＳＬ３のビアホールＨ３を貫通して第２発光制御トランジスタＴ５の第２電極Ｔ５２と接続され、第３導電層ＬＹ３に第４絶縁層ＩＳＬ４および第５絶縁層ＩＳＬ５が設けられ、第４絶縁層ＩＳＬ４および第５絶縁層ＩＳＬ５に第４導電層ＬＹ４が設けられ、第４導電層ＬＹ４が接続電極ＣＥ０２を含み、接続電極ＣＥ０２が、第４絶縁層ＩＳＬ４および第５絶縁層ＩＳＬ５を貫通したビアホールＨ２２を介して接続電極ＣＥ０１と接続され、第４導電層ＬＹ４に第６絶縁層ＩＳＬ６が設けられ、発光素子１００ｂ（第２発光素子３０）は、第６絶縁層ＩＳＬ６を貫通したビアホールＨ３１（図１０Ｄおよび図１０Ｅに示すように）を介して接続電極ＣＥ０２と接続される。発光素子１００ｂは、第１電極Ｅ１、第２電極Ｅ２および第１電極Ｅ１と第２電極Ｅ２との間に位置される発光機能層ＦＬを含む。例えば、接続素子ＣＥ０は、接続電極ＣＥ０１および接続電極ＣＥ０２を含む。
【0110】
図１０Ｂに示すように、接続電極ＣＥ１の一端は、ビアホールＨ１を介して駆動トランジスタＴ１のゲートＴ１０と接続され、接続電極ＣＥ１の他端は、ビアホールＨ２を介して第１リセットトランジスタＴ６の第２電極Ｔ６２と接続される。接続電極ＣＥ２の一端は、ビアホールＨ４を介して第１初期化信号線ＩＮＴ１と接続され、接続電極ＣＥ２の他端がビアホールＨ５を介して第１リセットトランジスタＴ６の第１電極Ｔ６１と接続される。接続電極ＣＥ３の一端は、ビアホールＨ６を介して第２初期化信号線ＩＮＴ２と接続され、接続電極ＣＥ３の他端がビアホールＨ７を介して第２リセットトランジスタＴ７の第１電極Ｔ７１と接続される。第１電源線ＰＬ１は、ビアホールＨ８を介して第１発光制御トランジスタＴ４の第１電極Ｔ４１と接続される。第１電源線ＰＬ１は、ビアホールＨ９を介してストレージキャパシタＣｓｔの第２電極Ｃｂと接続される。第１電源線ＰＬ１は、ビアホールＨｋを介してブロックＢＫと接続される。データケーブルＤＴは、ビアホールＨ０を介してデータ書き込みトランジスタＴ２の第１電極Ｔ２１と接続される。
【0111】
例えば、表示パネルの製造工程において、自己整合プロセスを採用し、第１導電層ＬＹ１をマスクとして半導体パターン層を導体化処理させる。半導体パターン層は、半導体薄膜をパターニングして形成することができる。例えば、イオン注入によって半導体パターン層を高濃度にドープさせ、その結果、半導体パターン層の第１導電層ＬＹ１によって覆われていない部分が導体化され、駆動トランジスタＴ１のソース領域（第１電極Ｔ１１）およびドレイン領域（第２電極Ｔ１２）、データ書き込みトランジスタＴ２のソース領域（第１電極Ｔ２１）およびドレイン領域（第２電極Ｔ２２）、閾値補償トランジスタＴ３のソース領域（第１電極Ｔ３１）およびドレイン領域（第２電極Ｔ３２）、第１発光制御トランジスタＴ４のソース領域（第１電極Ｔ４１）およびドレイン領域（第２電極Ｔ４２）、第２発光制御トランジスタＴ５のソース領域（第１電極Ｔ５１）およびドレイン領域（第２電極Ｔ５２）、第１リセットトランジスタＴ６のソース領域（第１電極Ｔ６１）およびドレイン領域（第２電極Ｔ６２）、ならびに第２リセットトランジスタＴ７のソース領域（第１電極Ｔ７１）およびドレイン領域（第２電極Ｔ７２）が形成される。半導体パターン層の第１導電層ＬＹ１によって覆われた部分は、半導体特性を保持し、それには駆動トランジスタＴ１のチャネル領域、データ書き込みトランジスタＴ２のチャネル領域、閾値補償トランジスタＴ３のチャネル領域、第１発光制御トランジスタＴ４のチャネル領域、第２発光制御トランジスタＴ５のチャネル領域、第１リセットトランジスタＴ６のチャネル領域、および第２リセットトランジスタＴ７のチャネル領域が形成される。例えば、図１０Ｂに示すように、第２リセットトランジスタＴ７の第２電極Ｔ７２と第２発光制御トランジスタＴ５の第２電極Ｔ５２とが一体に形成され、第２発光制御トランジスタＴ５の第１電極Ｔ５１、駆動トランジスタＴ１の第２電極Ｔ１２および閾値補償トランジスタＴ３の第１電極Ｔ３１が一体に形成され、駆動トランジスタＴ１の第１電極Ｔ１１、データ書き込みトランジスタＴ２の第２電極Ｔ２２、および第１発光制御トランジスタＴ４の第２電極Ｔ４２が一体に形成され、閾値補償トランジスタＴ３の第２電極Ｔ３２と第１リセットトランジスタＴ６の第２電極Ｔ６２とが一体に形成される。いくつかの実施例において、図１０Ｂに示すように、第２リセットトランジスタＴ７の第１電極Ｔ７１と第１リセットトランジスタＴ６の第１電極Ｔ６１は、一体に形成することができる。
【0112】
例えば、本開示の実施例で使用されるトランジスタのチャネル領域は、単結晶シリコン、多結晶シリコン（例えば、低温ポリシリコン）または金属酸化物半導体材料（ＩＧＺＯ、ＡＺＯなど）であってもよい。一実施例において、当該トランジスタはすべて、Ｐ型低温ポリシリコン（ＬＴＰＳ）薄膜トランジスタである。別の実施例において、駆動トランジスタＴ１のゲートと直接接続される閾値補償トランジスタＴ３および第１リセットトランジスタＴ６は、金属酸化物半導体薄膜トランジスタであり、即ち、トランジスタのチャネル材料は、金属酸化物半導体材料（ＩＧＺＯ、ＡＺＯなど）であり、金属酸化物半導体薄膜トランジスタがより低い漏れ電流を有し、駆動トランジスタＴ１のゲート漏れ電流を低減するのに役立つ。
【0113】
例えば、本開示の実施例で使用されるトランジスタは、トップゲート、ボトムゲート、またはデュアルゲート構造などの様々な構造を含むことができる。一実施例において、駆動トランジスタＴ１のゲートと直接接続される閾値補償トランジスタＴ３および第１リセットトランジスタＴ６は、駆動トランジスタＴ１のゲート漏れ電流を低減するのに役立つデュアルゲート薄膜トランジスタである。
【0114】
例えば、図１０Ｅに示すように、表示パネルは、ピクセル定義層ＰＤＬ及びスペーサＰＳをさらに含み、ピクセル定義層ＰＤＬは、ピクセルユニットの発光面積（発光領域、有効発光面積）を定義するように構成された開口部ＯＰＮを有する。スペーサＰＳは、発光機能層ＦＬを形成する際のファインメタルマスクを支持するように構成されている。
【0115】
例えば、開口部ＯＰＮは、ピクセルユニットの発光領域である。発光機能層ＦＬは、発光素子１００ｂの第１電極Ｅ１に位置され、発光素子１００ｂの第２電極Ｅ２が発光機能層ＦＬに位置され、図１０Ｅに示すように、発光素子１００ｂには、封止層ＣＰＳが設けられる。封止層ＣＰＳは、第１封止層ＣＰＳ１、第２封止層ＣＰＳ２および第３封止層ＣＰＳ３を含む。例えば、第１封止層ＣＰＳ１および第３封止層ＣＰＳ３は、無機材料層であり、第２封止層ＣＰＳ２は、有機材料層である。例えば、第１電極Ｅ１は、発光素子１００ｂのアノードであり、第２電極Ｅ２は、発光素子１００ｂのカソードであるが、これに限定されない。
【0116】
例えば、図１０Ｂ、図１０Ｄに示すように、ブロックＢＫのベース基板ＢＳへの正投影は、第２ゲート信号線ＳＬ２のベース基板ＢＳへの正投影と部分的に重なり、シールド電極ＳＥのベース基板ＢＳへの正投影は、第１ゲート信号線ＳＬ１のベース基板ＢＳへの正投影と部分的に重なり、それにより、ブロックＢＫとシールド電極ＳＥとはともに、ゲート信号部ＰＴ１をシールドする役割を果たす。当然ながら、別のいくつかの実施例において、ブロックＢＫが設けられなくてもよいか、または、ブロックＢＫのベース基板ＢＳへの正投影が、第２ゲート信号線ＳＬ２のベース基板ＢＳへの正投影と重ならなくてもよい。
【0117】
例えば、図１０Ｂ、図１０Ｄに示すように、左側のブロックＢＫは、図に示すピクセルユニットの左側にあるピクセルユニットまで延在し、閾値補償トランジスタＴ３の導電接続部ＣＰをブロックし、右側のブロックＢＫは、図に示すピクセルユニットの右側にあるピクセルユニットと接続されるブロックＢＫにより延在してなる。
【0118】
図１０Ｂ、図１０Ｄに示すように、各トランジスタのチャネルおよびチャネルの両側にある第１電極および第２電極は、活性層ＬＹ０に位置される。第１リセット制御信号線ＲＳＴ１、ゲート線ＧＴ、駆動トランジスタのゲートＴ１０（ストレージキャパシタＣｓｔの第１電極Ｃａ）、発光制御信号線ＥＭＬおよび第２リセット制御信号線ＲＳＴ２は、第１導電層ＬＹ１に位置され、第１初期化信号線ＩＮＴ１、ストレージキャパシタＣｓｔの第２電極Ｃｂ、第２初期化信号線ＩＮＴ２は、第２導電層ＬＹ２に位置され、データケーブルＤＴ、第１電源線ＰＬ１、接続電極ＣＥ１、接続電極ＣＥ２、接続電極ＣＥ３、および接続電極ＣＥ０１は、第３導電層ＬＹ３に位置され、シールド電極ＳＥは、第４導電層ＬＹ４に位置される。
【0119】
図１０Ｂ、図１０Ｄに示すように、第１初期化信号線ＩＮＴ１、第１リセット制御信号線ＲＳＴ１、ゲート線ＧＴ、発光制御信号線ＥＭＬ、第２初期化信号線ＩＮＴ２および第２リセット制御信号線ＲＳＴ２はすべて、第１方向Ｘに沿って延在し、図１０Ｂ、図１０Ｄに示すように、データケーブルＤＴおよび第１電源線ＰＬ１は、いずれも第２方向Ｙに沿って延在する。
【0120】
本開示の実施例において、素子Ａのベース基板ＢＳへの正投影が素子Ｂのベース基板ＢＳへの正投影を覆うとは、素子Ａのベース基板ＢＳへの正投影が素子Ｂのベース基板ＢＳへの正投影を完全に覆うことを意味し、即ち、素子Ａのベース基板ＢＳへの正投影が素子Ｂのベース基板ＢＳへの正投影を覆い、素子Ａのベース基板ＢＳへの正投影の面積は、素子Ｂのベース基板ＢＳへの正投影の面積以下である。
【0121】
例えば、本開示のいくつかの実施例において、各ピクセル回路１００ａには、いずれも上述した任意のシールド電極ＳＥが設けられている。即ち、第１ピクセルユニット１０１の第１ピクセル回路１０にも、第２ピクセルユニット１０２の第２ピクセル回路２０にも、上述した任意のシールド電極ＳＥが設けられている。例えば、第１ピクセルユニット１０１の第１ピクセル回路１０はシールド電極ＳＥを含み、第２ピクセルユニット１０２の第２ピクセル回路２０はシールド電極ＳＥを含み、当然ながら、シールド電極ＳＥも他の形態を使用することができる。
【0122】
例えば、本開示の実施例によるピクセル回路内のトランジスタは、いずれも薄膜トランジスタである。例えば、第１導電層ＬＹ１、第２導電層ＬＹ２、第３導電層ＬＹ３、第４導電層ＬＹ４は、いずれも金属材料で作られている。例えば、第１導電層ＬＹ１および第２導電層ＬＹ２は、ニッケル、アルミニウムなどの金属材料で形成されるが、これに限定されない。例えば、第３導電層ＬＹ３及び第４導電層ＬＹ４は、チタン及びアルミニウムなどの材料で形成されるが、これに限定されない。例えば、第３導電層ＬＹ３及び第４導電層ＬＹ４は、それぞれＴｉ／ＡＬ／Ｔｉの３つのサブ層からなる構造を有するが、これに限定されない。例えば、ベース基板は、ガラス基板またはポリイミド基板を使用してもよいが、これに限定されず、必要に応じて選択することができる。例えば、バッファ層ＢＬ、分離層ＢＲ、第１絶縁層ＩＳＬ１、第２絶縁層ＩＳＬ２、第３絶縁層ＩＳＬ３、第４絶縁層ＩＳ４、第５絶縁層ＩＳＬ５、第６絶縁層ＩＳＬ６は、すべて断熱材で形成される。発光素子の第１電極Ｅ１および第２電極Ｅ２の材料は、必要に応じて選択することができる。いくつかの実施例において、第１電極Ｅ１は、透明な導電性金属酸化物及び銀のうち少なくとも１つを使用することができるが、これに限定されない。例えば、透明な導電性金属酸化物は、インジウムスズ酸化物（ＩＴＯ）を含むが、これに限定されない。例えば、第１電極Ｅ１は、ＩＴＯ－Ａｇ－ＩＴＯの３層のサブ層で積層された構造を採用することができる。いくつかの実施例において、第２電極Ｅ２は、マグネシウムおよび銀のうちの少なくとも１つのような仕事関数の低い金属であってもよいが、これに限定されない。
【0123】
例えば、本開示の実施例のレイアウト図および断面図を参照すると、本開示の少なくとも１つの実施例によって提供される表示パネルは、以下の方法によって製造することができる。
（１）ベース基板ＢＳにバッファ層ＢＬおよび分離層ＢＲを形成する。
（２）スペーサ層ＢＲに半導体薄膜を形成する。
（３）半導体薄膜をパターニングして半導体パターン層を形成する。
（４）半導体パターン層に第１絶縁薄膜を形成する。
（５）第１絶縁薄膜に第１導電薄膜を形成し、第１導電薄膜をパターニングして第１導電層ＬＹ１を形成する。
（６）第１導電層ＬＹ１をマスクとして半導体パターン層をドーピングして、活性層ＬＹ０を形成する。
（７）第１導電層ＬＹ１に第２絶縁薄膜を形成する。
（８）第２絶縁層ＩＳＬ２に第２導電薄膜を形成し、第２導電薄膜をパターニングして第２導電層ＬＹ２を形成する。
（９）第２導電層ＬＹ２に第３絶縁薄膜を形成する。
（１０）第１絶縁薄膜、第２絶縁薄膜、第３絶縁薄膜の少なくとも１つをパターニングし、ビアホールを形成しながら第１絶縁層ＩＳＬ１、第２絶縁層ＩＳＬ２、および第３絶縁層ＩＳＬ３を形成する。
（１１）第３導電薄膜を形成し、第３導電薄膜をパターニングして第３導電層ＬＹ３を形成する。第３導電層ＬＹ３の各構成要素は、ビアホールを介して下方の素子と接続される。
（１２）第４絶縁薄膜および第５絶縁薄膜を形成し、第４絶縁薄膜および第５絶縁薄膜をパターニングし、ビアホールを形成しながら、第４絶縁層ＩＳＬ４および第５絶縁層ＩＳＬ５を形成する。
（１３）第４導電薄膜を形成し、第４導電薄膜をパターニングして第４導電層ＬＹ４を形成する。
（１４）少なくとも１つの絶縁層を形成し、導電線Ｌ１を含む少なくとも１つの透明な導電層を形成する。
（１５）発光素子の第１電極Ｅ１を形成する。
（１６）ピクセル定義層ＰＤＬおよびスペーサ層ＰＳを形成する。
（１７）発光機能層ＦＬを形成する。
（１８）発光素子の第２電極Ｅ２を形成する。
（１９）封止層ＣＰＳを形成する。
（１）ベース基板ＢＳにバッファ層ＢＬおよび分離層ＢＲを形成する。
（２）スペーサ層ＢＲに半導体薄膜を形成する。
（３）半導体薄膜をパターニングして半導体パターン層を形成する。
（４）半導体パターン層に第１絶縁薄膜を形成する。
（５）第１絶縁薄膜に第１導電薄膜を形成し、第１導電薄膜をパターニングして第１導電層ＬＹ１を形成する。
（６）第１導電層ＬＹ１をマスクとして半導体パターン層をドーピングして、活性層ＬＹ０を形成する。
（７）第１導電層ＬＹ１に第２絶縁薄膜を形成する。
（８）第２絶縁層ＩＳＬ２に第２導電薄膜を形成し、第２導電薄膜をパターニングして第２導電層ＬＹ２を形成する。
（９）第２導電層ＬＹ２に第３絶縁薄膜を形成する。
（１０）第１絶縁薄膜、第２絶縁薄膜、第３絶縁薄膜の少なくとも１つをパターニングし、ビアホールを形成しながら第１絶縁層ＩＳＬ１、第２絶縁層ＩＳＬ２、および第３絶縁層ＩＳＬ３を形成する。
（１１）第３導電薄膜を形成し、第３導電薄膜をパターニングして第３導電層ＬＹ３を形成する。第３導電層ＬＹ３の各構成要素は、ビアホールを介して下方の素子と接続される。
（１２）第４絶縁薄膜および第５絶縁薄膜を形成し、第４絶縁薄膜および第５絶縁薄膜をパターニングし、ビアホールを形成しながら、第４絶縁層ＩＳＬ４および第５絶縁層ＩＳＬ５を形成する。
（１３）第４導電薄膜を形成し、第４導電薄膜をパターニングして第４導電層ＬＹ４を形成する。
（１４）少なくとも１つの絶縁層を形成し、導電線Ｌ１を含む少なくとも１つの透明な導電層を形成する。
（１５）発光素子の第１電極Ｅ１を形成する。
（１６）ピクセル定義層ＰＤＬおよびスペーサ層ＰＳを形成する。
（１７）発光機能層ＦＬを形成する。
（１８）発光素子の第２電極Ｅ２を形成する。
（１９）封止層ＣＰＳを形成する。
【0124】
例えば、図２および図３を参照すると、ベース基板ＢＳは、第１表示領域Ｒ１および第２表示領域Ｒ２を有し、第１表示領域Ｒ１が第２表示領域Ｒ２の少なくとも一側に位置され、ピクセルユニットは、第１ピクセルユニットおよび第２ピクセルユニットを含み、第１ピクセルユニットのピクセル回路および発光素子がいずれも第１表示領域に位置され、第２ピクセルユニットのピクセル回路が第１表示領域に位置され、第２ピクセルユニットの発光素子が第２表示領域に位置され、第２ピクセルユニットのピクセル回路が導電線Ｌ１を介して第２ピクセルユニットの発光素子と接続される。
【0125】
図１１は、本開示の一実施例によって提供される表示パネルの概略図である。図１２Ａ～図１２Ｃは、本開示の別の実施例によって提供される表示パネルの概略図である。図１３は、本開示の別の実施例によって提供される表示パネルの概略図である。図１４Ａ～図１４Ｈは、本開示の別のいくつかの実施例によって提供される表示パネルの概略図である。
【0126】
図１１に示すように、第２タイプのデータケーブルの第３部分ＤＴ０３は、第４導電層ＬＹ４に位置される。本開示のいくつかの実施例によって提供される表示パネル内のいくつかの第１ピクセル回路１０および／またはいくつかの第２ピクセル回路２０は、図１１に示されている。図１１に示す表示基板には、シールド電極ＳＥが設けられなくてもよい。
【0127】
図１１に示す表示パネルと比較すると、図１２Ａに示す表示パネルにおいて、シールド電極ＳＥの形状が調整された。例えば、図１２Ｂに示すように、ゲート信号部ＰＴ１の電位をより安定させるために、駆動トランジスタＴ１のゲートＴ１０のベース基板ＢＳへの正投影は、シールド電極ＳＥのベース基板ＢＳへの正投影を覆う。シールド電極ＳＥは、必要に応じて異なる形状に設定することができる。
【0128】
図１１に示す表示パネルと比較すると、図１２Ａに示す表示パネルには、第１初期化信号線ＩＮＴ１および第２初期化信号線ＩＮＴ２が分離して設けられ、それぞれ信号が印加されるように構成される。図１０Ｂ、図１０Ｄ、および図１１において、前行のピクセル回路の第１初期化信号線ＩＮＴ１は、次行のピクセル回路の第２初期化信号線ＩＮＴ２であり、第１初期化信号線ＩＮＴ１および第２初期化信号線ＩＮＴ１には、同じ初期化信号が入力されることを例とする。初期化信号線の配置方法は、必要に応じて調整できる。
【0129】
例えば、本開示の実施例において、第３部分ＤＴ０４を第２導電層ＬＹ２の代わりに第４導電層ＬＹ４に配置することで、図１２Ａに示す第１初期化信号線ＩＮＴ１および第２初期化信号線ＩＮＴ２を第２導電層ＬＹ２に配置しやすくなる。即ち、発光制御信号線ＥＭＬと第２リセット制御信号線ＲＳＴ２との間に、第１初期化信号線ＩＮＴ１と第２初期化信号線ＩＮＴ２を配置することが有利である。
【0130】
図１２Ｂは、第１ピクセルユニット１０を示し、複数の導電線Ｌ１が第１ピクセルユニット１０を貫通し、即ち、複数の導電線Ｌ１のベース基板への正投影は、第１ピクセルユニット１０のベース基板への正投影と部分的に重なる。第１ピクセルユニット１０と重なる導電線Ｌ１の数は、図示のものに限定されない。
【0131】
図１２Ｃは、第２ピクセルユニット２０を示し、導電線Ｌ１は、当該第２ピクセルユニット２０と接続される。図１２Ｃに示すように、当該導電線Ｌ１と当該第２ピクセルユニット２０とは、絶縁層を貫通するビアホールＨ３１を介して接続される。図１２Ｃに示すように、少なくとも１つの導電線Ｌ１は、第２ピクセルユニット２０を貫通して当該第２ピクセルユニット２０と接続されなく、即ち、いくつかの導電線Ｌ１のベース基板への正投影は、第２ピクセルユニット２０のベース基板への正投影と部分的に重なる。第２ピクセルユニット２０と重なる導電線Ｌ１の数は、図に示すものに限定されない。
【0132】
図１２Ａ～図１２Ｃに示すように、第３部分ＤＴ０３のベース基板ＢＳへの正投影は、導電線Ｌ１のベース基板ＢＳへの正投影と重ならず、信号線間の重なりを減らし、導電線Ｌ１と第４導電層ＬＹ４の構造の重なりによる導電線Ｌ１の細りや断線による不良を改善する。例えば、導電線Ｌ１と重ならない第３部分ＤＴ０３を配置するためのスペースが存在するように、第２方向Ｙにピクセル回路のサイズを圧縮することができるが、これに限定されない。本開示の実施例によって提供される表示パネルにおいて、第２方向Ｙにおけるピクセル回路のサイズについて、限定されない。
【0133】
【0134】
例えば、図１０Ｂ、図１０Ｄ、および図１１において、第１初期化信号線ＩＮＴ１と第２初期化信号線ＩＮＴ２とは接続され、同じ初期化信号が入力される例を示す。第１初期化信号線ＩＮＴ１および第２初期化信号線ＩＮＴ２にそれぞれ信号を印加するために、図１２Ａ～図１２Ｃに示すように、２つの異なる初期化信号線が提供されてもよい。
【0135】
例えば、図１２Ａ～図１２Ｃに示すように、表示パネルは、第１初期化信号線ＩＮＴ１および第２初期化信号線ＩＮＴ２をさらに含み、図１０Ａ、図１２Ａおよび図１２Ｃを参照すると、ピクセル回路１００ａは、第１リセットトランジスタＴ６および第２リセットトランジスタＴ７をさらに含み、第１リセットトランジスタＴ６が駆動トランジスタＴ１のゲートと接続され、駆動トランジスタＴ１のゲートをリセットするように構成され、第２リセットトランジスタＴ７が発光素子１００ｂの第１電極Ｅ１と接続され、発光素子１００ｂの第１電極Ｅ１をリセットするように構成され、第１初期化信号線ＩＮＴ１が第１リセットトランジスタＴ６を介して駆動トランジスタＴ１のゲートと接続され、第２初期化信号線ＩＮＴ２が第２リセットトランジスタＴ７を介して発光素子１００ｂの第１電極Ｅ１と接続される。第１初期化信号線ＩＮＴ１と第２初期化信号線ＩＮＴ２は接続されず、それぞれ信号が印加されるように構成されている。第３部分ＤＴ０４を第４導電層ＬＹ４まで調整すると、第１リセットトランジスタＴ６および第２リセットトランジスタＴ７にそれぞれ初期化信号線を配置することが容易になる。即ち、接続された２つの第１初期化信号線ＩＮＴ１と第２初期化信号線ＩＮＴ２を配置する。
【0136】
【0137】
図１４Ａ～図１４Ｈにおいて、表示パネルの中心線ａ０の左側部分にデータケーブルＤＴが示され、図をわかりやすくするために、表示パネルの中心線ａ０の右側部分にデータケーブルＤＴが示されていない。図１４Ａ～図１４Ｈにおいて、黒い点で示すビアホールと重なり、第１方向Ｘに延在するラインが第３部分ＤＴ０３であり、ビアホールと重ならず、第１方向Ｘに延在するラインがダミー線ＤＭＹである。シールド電極は、図１４Ｈには図示されておらず、シールド電極は、水平ラインが垂直ラインと交差する長方形領域に配置されてもよい。例えば、１つの長方形領域内には、少なくとも１つのシールド電極が配置されてもよい。第２方向Ｙに沿って隣接する２つの水平ラインの間には、ピクセルユニットの少なくとも１つの行が配置されてもよい。図１４Ａ～図１４Ｇにおいて、１つのシールド電極ＳＥは、１つのピクセル回路に対応する。当然ながら、表示パネルにおいて、シールド電極ＳＥが設けられていなくてもよい。この場合、図１４Ａ～図１４Ｇのシールド電極ＳＥは、ピクセル回路とみなすことができる。
【0138】
図１４Ａに示すように、負荷を低減するために、第２タイプのデータケーブルＤＴｎの第３部分ＤＴ０３は、第４導電層ＬＹ４に位置される。図１４Ａに示すように、シールド電極ＳＥおよび第２タイプのデータケーブルＤＴｎの第３部分ＤＴ０３は、第４導電層ＬＹ４に位置される。シールド電極ＳＥについては、前の説明を参照することができ、ここでは繰り返さない。
【0139】
図１４Ｂに示すように、複数の第３部分ＤＴ０３は、表示パネルに分散して配置される。第２方向Ｙにおいて、隣接する第３部分ＤＴ０３の間に複数のピクセルユニットまたは複数行のピクセルユニットが間隔をあけて設けられる。図１４Ｂにおいて、第２方向Ｙにおける隣接する第３部分ＤＴ０３の間に８つのピクセルユニットまたは８行のピクセルユニットが間隔をあけて設けられることを例として説明し、第２方向Ｙにおいて、隣接する第３部分ＤＴ０３の間で配置されるピクセルユニットの数について、当業者は、必要に応じて設定することができる。図１４Ｂにおいて、表示パネルの中心線ａ０の左側に位置される第３部分ＤＴ０３と、表示パネルの中心線ａ０の右側に位置される第３部分ＤＴ０３とは、表示パネルの中心線ａ０に対して対称的に配置される。
【0140】
図１４Ｂに示す表示パネルと比較すると、図１４Ｃに示す表示パネルにおいて、表示パネルの中心線ａ０の左側に位置される第３部分ＤＴ０３と、表示パネルの中心線ａ０の右側に位置される第３部分ＤＴ０３とは、第２方向Ｙにおいて、千鳥状に配置されている。
【0141】
【0142】
【0143】
【0144】
【0145】
【0146】
【0147】
【0148】
本開示の他の実施例において、第２方向Ｙに隣接する２つの第３部分ＤＴ０３の間に、異なる数のピクセルユニットが配置することができる。本開示の実施例は、第２方向Ｙに隣接する２つの第３部分ＤＴ０３の間に配置されるピクセルユニットの数を限定しない。また、本開示の実施例は、隣接する第２タイプのデータケーブルＤＴｎの第１部分ＤＴ０１の間に配置されるピクセルユニットの数を限定しない。
【0149】
本開示の実施例において、以下の状況を例として説明する。第２タイプのデータケーブルＤＴｎの場合、第２部分ＤＴ０２が中心線ａ０に近いほど、第３部分ＤＴ０３の、第１部分ＤＴ０１と第２部分ＤＴ０２とを接続する２つのビアホールに位置される部分の長さは、長くなる。当業者は、必要に応じて接続方法を調整することができる。例えば、別のいくつかの実施例において、第２タイプのデータケーブルＤＴｎの場合、第２部分ＤＴ０２が中心線ａ０に近いほど、第３部分ＤＴ０３の、第１部分ＤＴ０１と第２部分ＤＴ０２とを接続する２つのビアホールの間に位置される部分の長さは短くなる。
【0150】
本開示の少なくとも一実施例は、上記のいずれか１つの表示パネルを含む表示装置を提供する。
【0151】
図１５Ａおよび図１５Ｂは、本開示の一実施例によって提供される表示装置の概略図である。図１５Ａおよび図１５Ｂに示すように、感光性センサＳＳは、表示パネルＤＳの一側に設けられ、かつ第２表示領域Ｒ２に位置される。環境光は、第２表示領域Ｒ２を通じて感光性センサＳＳによって感知することができる。図１５Ｂに示すように、表示パネルの感光性センサＳＳが設けられていない側は、画像を表示できる表示側である。
【0152】
例えば、表示装置は、アンダースクリーンカメラのフルスクリーン表示装置である。例えば、表示装置は、ＯＬＥＤを含むかまたはＯＬＥＤの製品を含む。例えば、表示装置は、上記表示パネルを含むテレビ、デジタルカメラ、携帯電話、腕時計、タブレット型パソコン、ノート型パソコン、ナビゲーターなど、表示機能を有する任意の製品または部品を含む。
【0153】
図１６は、図１０Ａに示されるピクセル回路の動作タイミング図である。図１６に示すように、１フレーム表示期間において、ピクセルユニットの駆動方法は、第１リセットフェーズｔ１、データ書き込みおよび閾値補正、第２リセットフェーズｔ２、発光フェーズｔ３を含む。リセット制御信号ＲＥＳＥＴが低レベルのとき、駆動トランジスタＴ１のゲートをリセットし、走査信号ＳＣＡＮが低レベルのとき、発光素子１００ｂの第１電極Ｅ１（例えば、アノード）をリセットする。例えば、図１０Ａに示すように、走査信号ＳＣＡＮが低レベルのとき、データ電圧ＶＤＡＴＡを書き込み、同時に駆動トランジスタＴ１の閾値電圧Ｖｔｈを取得し、データケーブルのデータ情報を含むデータ電圧ＶＤＡＤＡをキャパシタＣｓｔに記憶する。発光制御信号線ＥＭＬが低レベルのとき、発光素子１００ｂは発光し、第１ノードＮ１（ゲートポイント）の電圧保持（発光素子１００ｂの発光安定性）は、ストレージキャパシタＣｓｔにより維持される。ピクセル回路１０の駆動過程中、発光フェーズでは、信号保持端子の電位を一定に保つことができるように、電圧信号を保持するためにストレージキャパシタが使用され、駆動トランジスタのゲートとソースとの間に電圧が形成され、駆動トランジスタを制御して駆動電流を形成し、発光素子１００ｂを駆動して発光させる。
【0154】
図１６に示すように、リセットフェーズｔ１において、発光制御信号ＥＭをオフ電圧に設定し、リセット制御信号ＲＥＳＥＴをオン電圧に設定し、走査信号ＳＣＡＮをオフ電圧に設定する。
【0155】
図１６に示すように、データ書き込みおよび閾値補償フェーズ、第２リセットフェーズｔ２において、発光制御信号ＥＭをオフ電圧に設定し、リセット制御信号ＲＥＳＥＴをオフ電圧に設定し、走査信号ＳＣＡＮをオン電圧に設定する。
【0156】
図１６に示すように、発光フェーズｔ３において、発光制御信号ＥＭをオン電圧に設定し、リセット制御信号ＲＥＳＥＴをオフ電圧に設定し、走査信号ＳＣＡＮをオフ電圧に設定する。
【0157】
図１６に示すように、第１電圧信号ＥＬＶＤＤと第２電圧信号ＥＬＶＳＳは、いずれも定電圧信号であり、例えば、初期化信号Ｖｉｎｉｔは、第１電圧信号ＥＬＶＤＤと第２電圧信号ＥＬＶＳＳとの間である。
【0158】
例えば、本開示の実施例におけるオン電圧は、対応するトランジスタの第１電極および第２電極を導通できる電圧を指し、オフ電圧は、対応するトランジスタの第１電極および第２電極を切断できる電圧を指す。トランジスタがＰ型トランジスタの場合、オン電圧は、低電圧（例えば、０Ｖ）であり、オフ電圧は、高電圧（例えば、５Ｖ）であり、トランジスタがＮ型トランジスタの場合、オン電圧は、高電圧（例えば、５Ｖ）であり、オフ電圧は、低電圧（例えば、０Ｖ）である。図１６に示す駆動波形は、すべてＰ型トランジスタを例に挙げて説明したものである。例えば、オン電圧は、低電圧（例えば、０Ｖ）であり、オフ電圧は、高電圧（例えば、５Ｖ）であるが、これに限定されない。
【0159】
図１０Ａと図１６を併せて参照すると、第１リセットフェーズｔ１において、発光制御信号ＥＭはオフ電圧であり、リセット制御信号ＲＥＳＥＴはオン電圧であり、走査信号ＳＣＡＮはオフ電圧である。このとき、第１リセットトランジスタＴ６は、導通状態にあり、第２リセットトランジスタＴ７、データ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、第１発光制御トランジスタＴ４、および第２発光制御トランジスタＴ５は、オフ状態にある。第１リセットトランジスタＴ６は、第１初期化信号（初期化電圧Ｖｉｎｉｔ）Ｖｉｎｉｔ１を駆動トランジスタＴ１のゲートに伝送し、ストレージキャパシタＣｓｔに保存され、駆動トランジスタＴ１をリセットし、前回の（前のフレーム）発光時に保存されたデータを消去する。
【0160】
データ書き込みおよび閾値補償、第２リセットフェーズｔ２において、発光制御信号ＥＭはオフ電圧であり、リセット制御信号ＲＥＳＥＴはオフ電圧であり、走査信号ＳＣＡＮはオン電圧である。このとき、データ書き込みトランジスタＴ２および閾値補償トランジスタＴ３は導通状態にあり、第２リセットトランジスタＴ７は導通状態にあり、発光素子１００ｂをリセットするために、第２リセットトランジスタＴ７は、第２初期化信号（初期化電圧Ｖｉｎｉｔ）Ｖｉｎｉｔ２を発光素子１００ｂの第１電極Ｅ１に伝送する。ただし、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６はオフ状態にある。このとき、データ書き込みトランジスタＴ２は、データ電圧ＶＤＡＴＡを駆動トランジスタＴ１の第１電極に伝達し、即ち、データ書き込みトランジスタＴ２は、走査信号ＳＣＡＮおよびデータ電圧ＶＤＡＴＡを受けて、走査信号ＳＣＡＮに従ってデータ電圧ＶＤＡＴＡを駆動トランジスタＴ１の第１電極に書き込む。閾値補償トランジスタＴ３は導通されて駆動トランジスタＴ１をダイオード構造に接続し、それによって駆動トランジスタＴ１のゲートを充電する。充電が完了した後、駆動トランジスタＴ１のゲート電圧は、ＶＤＡＴＡ＋Ｖｔｈであり、ここで、ＶＤＡＴＡは、データ電圧であり、Ｖｔｈは、駆動トランジスタＴ１の閾値電圧であり、即ち、閾値補償トランジスタＴ３は、走査信号ＳＣＡＮを受信して走査信号ＳＣＡＮに従って、駆動トランジスタＴ１のゲート電圧を閾値電圧補償する。このフェーズで、ストレージキャパシタＣｓｔの両端の電圧差は、ＥＬＶＤＤ－ＶＤＡＴＡ－Ｖｔｈである。
【0161】
発光フェーズｔ３において、発光制御信号ＥＭはオン電圧であり、リセット制御信号ＲＥＳＥＴはオフ電圧であり、走査信号ＳＣＡＮはオフ電圧である。第１発光制御トランジスタＴ４および第２発光制御トランジスタＴ５は導通状態にあり、データ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、第１リセットトランジスタＴ６および第２リセットトランジスタＴ７はオフ状態にある。第１電圧信号ＥＬＶＤＤは、第１発光制御トランジスタＴ４を通じて駆動トランジスタＴ１の第１電極に伝達され、駆動トランジスタＴ１のゲート電圧は、ＶＤＡＴＡ＋Ｖｔｈに維持され、発光電流Ｉは、第１発光制御トランジスタＴ４、駆動トランジスタＴ１および第２発光制御トランジスタＴ５を通過して発光素子１００ｂに流れ込み、発光素子１００ｂが発光する。即ち、第１発光制御トランジスタＴ４及び第２発光制御トランジスタＴ５は、発光制御信号ＥＭを受信し、発光制御信号ＥＭに従って発光素子１００ｂを制御して発光させる。発光電流Ｉは、次の飽和電流式を満たす。
ただし、μｎは、駆動トランジスタのチャネル移動度であり、Ｃｏｘは、駆動トランジスタＴ１の単位面積あたりのチャネル容量であり、ＷとＬは、それぞれ駆動トランジスタＴ１のチャネル幅とチャネル長であり、Ｖｇｓは、駆動トランジスタＴ１のゲートとソースと（即ち、本実施例における駆動トランジスタＴ１の第１電極）の間の電圧差である。
【数1】
【0162】
上式から、発光素子１００ｂを流れる電流は、駆動トランジスタＴ１の閾値電圧と無関係であることがわかる。したがって、このピクセル回路は、駆動トランジスタＴ１の閾値電圧を非常によく補償した。
【0163】
例えば、１フレーム表示期間に対する発光フェーズｔ３の時間長の比率は調整可能である。このように、１フレーム表示時間に対する発光フェーズｔ３の時間長の比率を調整することにより、発光輝度を制御することができる。例えば、表示パネル内の走査駆動回路または追加の駆動回路を制御することにより、１フレーム表示期間に対する発光フェーズｔ３の時間長の比率を調整することができる。
【0164】
例えば、本開示の実施例は、図１０Ａに示す特定のピクセル回路に限定されず、駆動トランジスタの補償を実現できる他のピクセル回路を使用することができる。本開示における当該実装方法の説明および教示に基づいて、当業者が創造的な労働なしに容易に想像できる他の配置方法はすべて、本開示の保護範囲内に入る。
【0165】
以上、７Ｔ１Ｃのピクセル回路を例として説明し、本開示の実施例はこれを含むが、これに限定されない。なお、本開示の実施例は、ピクセル回路に含まれる薄膜トランジスタの数およびキャパシタの数を限定しない。例えば、別のいくつかの実施形態において、表示パネルのピクセル回路は、７Ｔ２Ｃ構造、６Ｔ１Ｃ構造、６Ｔ２Ｃ構造または９Ｔ２Ｃ構造など、他の数のトランジスタを含む構造であってもよく、本開示の実施例では限定されない。当然ながら、表示パネルはまた、７つ未満のトランジスタを有するピクセル回路を含んでもよい。
【0166】
本開示の実施例において、同一層に位置される素子は、同じパターニングプロセスによって同じ膜層から形成できる。例えば、同一層に位置される素子は、同じ素子のベース基板から離れた表面に配置されてもよい。
【0167】
なお、明確にするために、本開示の実施例を説明するために使用される図面において、層または領域の厚さは、大きくされている。層、膜、領域、または基板などの要素が別の要素の「上」または「下」にあると言及されるとき、それは直接他の要素の「上」または「下」に位置されるか、または介在する要素が存在する可能性があることが理解される。
【0168】
本開示の実施例において、パターニングまたはパターニングプロセスは、フォトリソグラフィープロセスのみ、またはフォトリソグラフィープロセスおよびエッチングプロセスを含んでもよく、または所定のパターンを形成するための印刷、インクジェットおよびその他のプロセスを含んでもよい。フォトリソグラフィープロセスとは、フォトレジスト、マスク版、露光機等を用いて、成膜、露光、現像等を行い、図形を形成するプロセスを指す。本開示の実施例で形成される構造に従って、対応するパターニングプロセスを選択することができる。
【0169】
矛盾がなければ、本開示の同じ実施例および異なる実施例の特徴を互いに組み合わせることができる。
【0170】
以上は本開示の具体的な実施形態に過ぎず、本開示の保護範囲は、これに限定されるものではなく、本開示に開示された技術的範囲内で当業者が容易に想到できる変更または置換は、本開示の保護範囲に含まれるものとする。したがって、本開示の保護範囲は、特許請求の範囲の保護範囲によって決定されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図9A】
【図9B】
【図9C】
【図9D】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図11】
【図12A】
【図12B】
【図12C】
【図13】
【図14A】
【図14B】
【図14C】
【図14D】
【図14E】
【図14F】
【図14G】
【図14H】
【図15A】
【図15B】
【図16】
【国際調査報告】