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特表2024-518219直交性誤差を低減するために基板上に配置された垂直ホール素子を有する電子回路
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-05-01
(54)【発明の名称】直交性誤差を低減するために基板上に配置された垂直ホール素子を有する電子回路
(51)【国際特許分類】
G01R 33/07 20060101AFI20240423BHJP
H10N 52/80 20230101ALI20240423BHJP
【ＦＩ】
G01R33/07
H10N52/80 Z
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023551766
(86)(22)【出願日】2022-03-14
(85)【翻訳文提出日】2023-10-24
(86)【国際出願番号】 US2022020107
(87)【国際公開番号】W WO2022225623
(87)【国際公開日】2022-10-27
(31)【優先権主張番号】17/238,543
(32)【優先日】2021-04-23
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】501105602
【氏名又は名称】アレグロ・マイクロシステムズ・エルエルシー
(74)【代理人】
【識別番号】100118902
【弁理士】
【氏名又は名称】山本 修
(74)【代理人】
【識別番号】100106208
【弁理士】
【氏名又は名称】宮前 徹
(74)【代理人】
【識別番号】100196508
【弁理士】
【氏名又は名称】松尾 淳一
(74)【代理人】
【識別番号】100138759
【弁理士】
【氏名又は名称】大房 直樹
(74)【代理人】
【識別番号】100201743
【弁理士】
【氏名又は名称】井上 和真
(72)【発明者】
【氏名】ロメロ，エルナン・デー
(72)【発明者】
【氏名】モンレアル，ヘラルド・アー
【テーマコード（参考）】
2G017
5F092
【Ｆターム（参考）】
2G017AA02
2G017AA03
2G017AB05
2G017AB07
2G017AD53
2G017AD66
2G017BA05
2G017BA12
5F092AB01
5F092AC02
5F092BA03
5F092BA12
5F092BA21
5F092BA25
5F092BA37
5F092DA07
5F092GA01
(57)【要約】
電子回路は、複数の結晶ユニットセルを有する基板上に全て配設された、第１の複数の垂直ホール素子および第２の複数の垂直ホール素子を有することができ、第１の複数の垂直ホール素子は、結晶ユニットセルのエッジに平行に５度以内に配設された長手方向軸を有し、第２の複数の垂直ホール素子は、第１の複数の垂直ホール素子の長手方向軸に対して８５度と９５度との間に配設された長手方向軸を有する。
【特許請求の範囲】
【請求項1】
電子回路であって、主表面を有する基板であって、複数のユニット結晶セルを備え、前記複数のユニット結晶セルは、前記複数のユニット結晶セルのうちの１つのユニット結晶セルのエッジに平行で、かつ、前記基板の前記主表面に平行な結晶軸を有する、基板と、
第１の平行配置で結合された第１の複数の垂直ホール素子であって、前記第１の複数の垂直ホール素子の各垂直ホール素子は、第１の軸に平行な、それぞれの最長寸法およびそれぞれの最短寸法を有し、前記第１の軸は、前記基板の前記主表面に平行であり、前記第１の軸は、前記結晶軸に対してプラス５度とマイナス５度との間の方向に配設され、前記第１の複数の垂直ホール素子は、総合すれば、前記基板の前記主表面上に第１の幾何中心を有する、第１の複数の垂直ホール素子と、
第２の平行配置で結合された第２の複数の垂直ホール素子であって、前記第２の複数の垂直ホール素子の各垂直ホール素子は、第２の軸に平行な、それぞれの最長寸法およびそれぞれの最短寸法を有し、前記第２の軸は、前記基板の前記主表面に平行であり、前記第１の軸と前記第２の軸との間の角度は、８５度と９５度との間であり、前記第２の複数の垂直ホール素子は、総合すれば、前記基板の前記主表面上に第２の幾何中心を有し、前記第１の中心および前記第２の中心は、前記第１の複数の垂直ホール素子または前記第２の複数の垂直ホール素子のうちの任意の垂直ホール素子の前記最長寸法の半分プラス前記最短寸法の２倍の寸法より短い、前記基板の前記主表面上の分離を有する、第２の複数の垂直ホール素子と
を備える、電子回路。
【請求項2】
前記第１の軸の前記方向および前記第２の軸の前記方向は、前記第１の複数の垂直ホール素子および前記第２の複数の垂直ホール素子に関連する直交性誤差低減をもたらすように選択される、請求項１に記載の電子回路。
【請求項3】
前記第１の複数の垂直ホール素子は、第１の２つの垂直ホール素子を備え、前記第２の複数の垂直ホール素子は、第２の２つの垂直ホール素子を備える、請求項１に記載の電子回路。
【請求項4】
前記第１の複数の垂直ホール素子は、第１の４つの垂直ホール素子を備え、前記第２の複数の垂直ホール素子は、第２の４つの垂直ホール素子を備える、請求項１に記載の電子回路。
【請求項5】
前記第１および第２の中心は、前記基板の前記主表面上の同じポイントにある、請求項１に記載の電子回路。
【請求項6】
前記第１の複数の垂直ホール素子は、第１の４つの垂直ホール素子を備え、前記第２の複数の垂直ホール素子は、第２の４つの垂直ホール素子を備える、請求項５に記載の電子回路。
【請求項7】
前記第１および第２の複数の垂直ホール素子は、前記第１の複数の垂直ホール素子のうちの複数の垂直ホール素子が前記第２の複数の垂直ホール素子のうちの複数の垂直ホール素子の間に配設されるように櫛歯状配置で配設される、請求項１に記載の電子回路。
【請求項8】
前記第１の複数の垂直ホール素子は、第１の４つの垂直ホール素子を備え、前記第２の複数の垂直ホール素子は、第２の４つの垂直ホール素子を備える、請求項７に記載の電子回路。
【請求項9】
前記基板の前記主表面上に配設された平面ホール素子であって、前記平面ホール素子は、第３の幾何中心を有する、平面ホール素子をさらに備える、請求項１に記載の電子回路。
【請求項10】
前記第１の複数の垂直ホール素子および前記第２の複数の垂直ホール素子は、前記平面ホール素子に近接し、かつ、前記平面ホール素子を囲み、前記第１、第２、および第３の中心は、前記基板の前記主表面上の同じポイントにある、請求項９に記載の電子回路。
【請求項11】
前記第１の複数の垂直ホール素子は、第１の４つの垂直ホール素子を備え、前記第２の複数の垂直ホール素子は、第２の４つの垂直ホール素子を備える、請求項１０に記載の電子回路。
【請求項12】
前記第１の複数の垂直ホール素子および前記第２の複数の垂直ホール素子は、前記平面ホール素子を囲み、前記第１および第２の複数の垂直ホール素子は、前記第１の複数の垂直ホール素子のうちの複数の垂直ホール素子が前記第２の複数の垂直ホール素子のうちの複数の垂直ホール素子の間に配設されるように櫛歯状配置で配設される、請求項９に記載の電子回路。
【請求項13】
前記第１の複数の垂直ホール素子は、第１の４つの垂直ホール素子を備え、前記第２の複数の垂直ホール素子は、第２の４つの垂直ホール素子を備える、請求項１２に記載の電子回路。
【請求項14】
前記基板の前記主表面に平行に結合され、かつ、前記基板の前記主表面上に配設された複数の平面ホール素子であって、前記複数の平面ホール素子は、総合すれば、第３の幾何中心を有する、複数の平面ホール素子をさらに備える、請求項１に記載の電子回路。
【請求項15】
前記複数の平面ホール素子は、４つの平面ホール素子を備える、請求項１４に記載の電子回路。
【請求項16】
前記第１の複数の垂直ホール素子は、第１の４つの垂直ホール素子を備え、前記第２の複数の垂直ホール素子は、第２の４つの垂直ホール素子を備える、請求項１５に記載の電子回路。
【請求項17】
前記第１、第２、および第３の中心は、前記基板の前記主表面上の同じポイントにある、請求項１６に記載の電子回路。
【請求項18】
前記第１の複数の垂直ホール素子および前記第２の複数の垂直ホール素子は、前記複数の平面ホール素子のうちの複数の平面ホール素子の間に配設される、請求項１７に記載の電子回路。
【請求項19】
前記第１の複数の垂直ホール素子の各垂直ホール素子は、任意の特定の時間に異なるそれぞれの位相で電気結合され、前記第２の複数の垂直ホール素子の各垂直ホール素子は、任意の特定の時間に異なるそれぞれの位相で電気結合される、請求項１７に記載の電子回路。
【請求項20】
前記複数の平面ホール素子の各平面ホール素子は、任意の特定の時間に異なるそれぞれの位相で電気結合される、請求項１９に記載の電子回路。
【請求項21】
前記第１および第２の複数の垂直ホール素子は、前記第１の複数の垂直ホール素子のうちの複数の垂直ホール素子が前記第２の複数の垂直ホール素子のうちの複数の垂直ホール素子の間に配設されるように櫛歯状配置で配設される、請求項１６に記載の電子回路。
【請求項22】
前記第１の複数の垂直ホール素子および前記第２の複数の垂直ホール素子は、前記複数の平面ホール素子のうちの複数の平面ホール素子の間に配設される、請求項１９に記載の電子回路。
【請求項23】
前記第１の複数の垂直ホール素子の各垂直ホール素子は、任意の特定の時間に異なるそれぞれの位相で電気結合され、前記第２の複数の垂直ホール素子の各垂直ホール素子は、任意の特定の時間に異なるそれぞれの位相で電気結合される、請求項２１に記載の電子回路。
【請求項24】
前記複数の平面ホール素子の各平面ホール素子は、任意の特定の時間に異なるそれぞれの位相で電気結合される、請求項２３に記載の電子回路。
【請求項25】
前記第１の複数の垂直ホール素子の各垂直ホール素子は、任意の特定の時間に異なるそれぞれの位相で電気結合され、前記第２の複数の垂直ホール素子の各垂直ホール素子は、任意の特定の時間に異なるそれぞれの位相で電気結合される、請求項１６に記載の電子回路。
【請求項26】
前記複数の平面ホール素子の各平面ホール素子は、任意の特定の時間に異なるそれぞれの位相で電気結合される、請求項２５に記載の電子回路。
【請求項27】
前記第１の複数の垂直ホール素子の各垂直ホール素子のそれぞれの中心と、前記第１の複数の垂直ホール素子の前記中心のうちの他の中心との間の各分離は、前記第１の複数の垂直ホール素子のうちの任意の垂直ホール素子の最長寸法の半分より長く、前記第２の複数の垂直ホール素子の各垂直ホール素子のそれぞれの中心と、前記第２の複数の垂直ホール素子の前記中心のうちの他の中心との間の各分離は、前記第２の複数の垂直ホール素子のうちの任意の垂直ホール素子の最長寸法の半分より長い、請求項１に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、電子回路に関し、より詳細には、基板上に配置された垂直ホール素子を有する電子回路であって、その配置が、直交性誤差を低減するためのものである、電子回路に関する。
【背景技術】
【0002】
従来のシリコン基板は、複数の結晶ユニットセルを有する結晶構造を有することが知られている。ユニットセルは、基板の表面に平行なエッジを有する。
【0003】
従来の垂直ホール素子は、垂直ホール素子の最大寸法の軸の方向が、シリコン基板のユニットセルのエッジに対して４５度に方向付けされるように、シリコン基板上に配置される。
【0004】
垂直ホール素子は、典型的には、垂直ホール素子の最大寸法の軸から９０度離れた方向において、かつ、基板の表面に平行に最大感度軸を有する。そのため、２つの垂直ホール素子が、互いに対して９０度で、すなわち、最大寸法の軸がデカルト座標のｘ軸およびｙ軸に平行な状態で配置されると、２つの垂直ホール素子のうちの一方の垂直ホール素子は、磁界のｘ成分を検知するために使用され得、２つの垂直ホール素子のうちの他方の垂直ホール素子は、磁界のｙ成分を検知するために使用され得る。
【0005】
幾つかのタイプの誤差は、上記ｘおよびｙ成分の測定の精度に影響を及ぼす。
【0006】
第１のタイプの誤差は、上記で説明したように配置された２つの垂直ホール素子の感度不整合に起因する。さらに、感度誤差は、垂直ホール素子の時間および／または温度と共に変化することが知られている。しかしながら、感度不整合タイプの誤差は、２つの垂直ホール素子に関連する電子部品によって、例えば、２つの垂直ホール素子に関連する電子自動利得制御電子部品または他の利得較正技法によって低減され得る。
【0007】
第２のタイプの誤差は、上記で説明したように配置された２つの垂直ホール素子のＤＣオフセット不整合に起因する。さらに、オフセット誤差は、垂直ホール素子の時間および／または温度と共に変化することが知られている。しかしながら、オフセット不整合タイプの誤差は、２つの垂直ホール素子に関連する電子部品によって、例えば、以下でより完全に説明するチョッパー安定化技法によっても低減され得る。
【0008】
第３のタイプの誤差は、２つの垂直ホール素子が９０度離れて物理的に設置されないような物理的設置誤差に起因する。設置精度タイプの誤差は、静的であり、時間および／または温度と共に変化しない。そのため、このタイプの誤差は、固定較正によって低減され得る。
【0009】
第４のタイプの誤差は、いわゆる直交性誤差に起因し、直交性誤差は、静的でなく、温度、基板またはパッケージ応力、および同様なものと共に変化する。本明細書で使用されるように、用語「直交性（ｏｒｔｈｏｇｏｎａｌｉｔｙ）」は、上記で説明した２つの直交設置された磁界検知素子（例えば、垂直ホール素子）によって生成される信号間の（回転磁界の存在下での）第１の高調波の位相差を説明するために使用される。本明細書で使用されるように、用語「直交性誤差（ｏｒｔｈｏｇｏｎａｌｉｔｙ ｅｒｒｏｒ）」（ＯＧ誤差）は、これらの２つの信号間の理想的な位相差（ＯＧ誤差がゼロに等しいとき、理想的に９０度）からの偏差として規定される。
【0010】
上記で説明した第４のタイプの誤差に起因する直交性誤差は、２つの直交垂直ホール素子の時間および／または温度および／または応力と共に変化することが知られている。この第４のタイプの直交性誤差の影響を低減するための較正は難しかった。
【0011】
上記で説明した物理的設置誤差、すなわち、第３のタイプの誤差は、上記で説明したように、或る程度の直交性誤差をもたらす可能性があるが、物理的設置誤差は、静的であり、固定較正によって低減または排除され得る。
【0012】
直交性誤差が低減される直交配置で設置された垂直ホール素子を提供することが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【0013】
本発明は、直交性誤差が低減される直交配置で設置された垂直ホール素子を提供する。
【課題を解決するための手段】
【0014】
本発明の態様を理解するのに有用な例によれば、電子回路は、主表面を有する基板を含むことができ、基板は、複数のユニット結晶セルを備え、複数のユニット結晶セルは、複数のユニット結晶セルのうちの１つのユニット結晶セルのエッジに平行で、かつ、基板の主表面に平行な結晶軸を有する。電子回路は、第１の平行配置で結合された第１の複数の垂直ホール素子も含むことができ、第１の複数の垂直ホール素子の各垂直ホール素子は、第１の軸に平行な、それぞれの最長寸法およびそれぞれの最短寸法を有し、第１の軸は、基板の主表面に平行であり、第１の軸は、結晶軸に対してプラス５度とマイナス５度との間の方向に配設され、第１の複数の垂直ホール素子は、総合すれば、基板の主表面上に第１の幾何中心を有する。電子回路は、第２の平行配置で結合された第２の複数の垂直ホール素子も含むことができ、第２の複数の垂直ホール素子の各垂直ホール素子は、第２の軸に平行な、それぞれの最長寸法およびそれぞれの最短寸法を有し、第２の軸は、基板の主表面に平行であり、第１の軸と第２の軸との間の角度は、８５度と９５度との間であり、第２の複数の垂直ホール素子は、総合すれば、基板の主表面上に第２の幾何中心を有する。第１および第２の中心は、第１の複数の垂直ホール素子または第２の複数の垂直ホール素子のうちの任意の垂直ホール素子の最長寸法の半分プラス最短寸法の２倍の寸法より短い、基板の主表面上の分離を有する。
【0015】
特徴は、以下の特徴のうちの１つまたは複数を、個々にまたは他の特徴と組み合わせて含むことができる。ターゲットは伝導性材料を含むことができる。第１の軸および第２の軸の方向は、第１の複数の垂直ホール素子および第２の複数の垂直ホール素子に関連する直交性誤差低減をもたらすように選択され得る。第１の複数の垂直ホール素子は、第１の２つの垂直ホール素子を含むことができ、第２の複数の垂直ホール素子は、第２の２つの垂直ホール素子を含むことができる。第１の複数の垂直ホール素子は、第１の４つの垂直ホール素子を含むことができ、第２の複数の垂直ホール素子は。第２の４つの垂直ホール素子を含むことができる。第１および第２の中心は、基板の主表面上の同じポイントにあるものとすることができる。第１および第２の複数の垂直ホール素子は、第１の複数の垂直ホール素子のうちの複数の垂直ホール素子が第２の複数の垂直ホール素子のうちの複数の垂直ホール素子の間に配設されるように櫛歯状配置で配設され得る。
【0016】
電子回路は、基板の主表面上に配設された平面ホール素子をさらに含むことができ、平面ホール素子は、第３の幾何中心を有する。第１の複数の垂直ホール素子および第２の複数の垂直ホール素子は、平面ホール素子に近接し、かつ、平面ホール素子を囲むことができ、第１、第２、および第３の中心は、基板の主表面上の同じポイントにあるものとすることができる。第１の複数の垂直ホール素子および第２の複数の垂直ホール素子は、平面ホール素子を囲むことができる。
【0017】
電子回路は、基板の主表面に平行に結合され、かつ、基板の主表面上に配設された複数の平面ホール素子をさらに含むことができ、複数の平面ホール素子は、総合すれば、第３の幾何中心を有する。複数の平面ホール素子は、４つの平面ホール素子を含むことができる。第１、第２、および第３の中心は、基板の主表面上の同じポイントにあるものとすることができる。第１の複数の垂直ホール素子および第２の複数の垂直ホール素子は、複数の平面ホール素子のうちの複数の平面ホール素子の間に配設され得る。
【0018】
第１の複数の垂直ホール素子の各垂直ホール素子は、任意の特定の時間に異なるそれぞれの位相で電気結合され得、第２の複数の垂直ホール素子の各垂直ホール素子は、任意の特定の時間に異なるそれぞれの位相で電気結合され得る。複数の平面ホール素子の各平面ホール素子は、任意の特定の時間に異なるそれぞれの位相で電気結合される。第１および第２の複数の垂直ホール素子は、第１の複数の垂直ホール素子のうちの複数の垂直ホール素子が第２の複数の垂直ホール素子のうちの複数の垂直ホール素子の間に配設されるように櫛歯状配置で配設され得る。複数の平面ホール素子の各平面ホール素子は、任意の特定の時間に異なるそれぞれの位相で電気結合され得る。第１の複数の垂直ホール素子の各垂直ホール素子のそれぞれの中心と、第１の複数の垂直ホール素子の中心の他の中心との間の分離は、第１の複数の垂直ホール素子のうちの任意の垂直ホール素子の最長寸法の半分より長くすることができ、第２の複数の垂直ホール素子の各垂直ホール素子のそれぞれの中心と、第２の複数の垂直ホール素子の中心の他の中心との間の分離は、第２の複数の垂直ホール素子のうちの任意の垂直ホール素子の最長寸法の半分より長くすることができる。
【0019】
本発明の上記特徴ならびに本発明自体は、図面の以下の詳細な説明からより完全に理解され得る。
【図面の簡単な説明】
【0020】
【図1】シリコンウェハおよび基板の結晶ユニットセルを示す図である。
【図2】シリコンウェア内の結晶ユニットセルを示し、本明細書で基板とも呼ばれるシリコンウェハのチップまたは基板部分を示すブロック図である。
【図3】シリコン基板、シリコン基板上に配設された平面ホール素子、シリコン基板上に配設された２つの垂直ホール素子、シリコン基板上に配設された電子回路部分を有する従来技術の電子回路のブロック図である。
【図4】垂直ホール素子の断面図である。
【図5】シリコン基板、および、基板内のユニットセルの或る位置に対して４つの異なる角度でシリコン基板上に配設された４つの垂直ホール素子を有する電子回路のブロック図である。
【図6】シリコン基板、シリコン基板上に配設された電子回路部分、および、基板内のユニットセルの或る位置に対して２つの異なる角度でシリコン基板上に配設された４つの垂直ホール素子を有する別の電子回路のブロック図である。
【図7】シリコン基板、シリコン基板上に配設された電子回路部分、および、基板内のユニットセルの或る位置に対して２つの異なる角度でシリコン基板上に配設された４つの垂直ホール素子を有する別の回路のブロック図である。
【図8】シリコン基板、シリコン基板上に配設された電子回路部分、シリコン基板上に配設された平面ホール素子、および、基板内のユニットセルの或る位置に対して２つの異なる角度でシリコン基板上に配設された４つの垂直ホール素子を有する別の電子回路のブロック図である。
【図9】シリコン基板、シリコン基板上に配設された電子回路部分、シリコン基板上に配設された４つの平面ホール素子、および、基板内のユニットセルの或る位置に対して２つの異なる角度でシリコン基板上に配設された８つの垂直ホール素子を有する別の電子回路のブロック図である。
【図10】シリコン基板、シリコン基板上に配設された電子回路部分、シリコン基板上に配設された４つの平面ホール素子、および、基板内のユニットセルの或る位置に対して２つの異なる角度でシリコン基板上に配設された８つの垂直ホール素子を有する別の電子回路のブロック図である。
【図11】シリコン基板、シリコン基板上に配設された電子回路部分、シリコン基板上に配設された４つの平面ホール素子、および、基板内のユニットセルの或る位置に対して２つの異なる角度でシリコン基板上に配設された８つの垂直ホール素子を有する別の電子回路のブロック図である。
【図12】異なるバイアス電流位相で結合された垂直ホール素子の側面図である。
【図12A】異なるバイアス電流位相で結合された垂直ホール素子の側面図である。
【図12B】異なるバイアス電流位相で結合された垂直ホール素子の側面図である。
【図12C】異なるバイアス電流位相で結合された垂直ホール素子の側面図である。
【図13】上記電子回路のうちの任意の電子回路の第１の部分と同様の電子回路部分に結合された８つの垂直ホール素子を示すブロック図である。
【図14】上記電子回路のうちの任意の電子回路の第２の部分と同様の電子回路部分に結合された４つの平面ホール素子を示すブロック図である。
【発明を実施するための形態】
【0021】
本発明を説明する前に、幾つかの導入概念および用語が説明される。
【0022】
本明細書で使用されるように、用語「磁界検知素子（ｍａｇｎｅｔｉｃ ｆｉｅｌｄ ｓｅｎｓｉｎｇ ｅｌｅｍｅｎｔ）」は、磁界を検知することができる種々の電子素子を説明するために使用される。磁界検知素子は、ホール効果素子、磁気抵抗素子、または磁気トランジスタとすることができるが、それに限定されない。知られているように、異なるタイプのホール効果素子、例えば、平面ホール素子および垂直ホール素子が存在する。同様に知られているように、異なるタイプの磁気抵抗素子、例えば、アンチモン化インジウム（ＩｎＳｂ）等の半導体磁気抵抗素子、巨大磁気抵抗（ＧＭＲ：ｇｉａｎｔ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）素子、例えばスピンバルブ、異方性磁気抵抗素子（ＡＭＲ：ａｎｉｓｏｔｒｏｐｉｃ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ ｅｌｅｍｅｎｔ）、トンネル磁気抵抗（ＴＭＲ：ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）素子、および磁気トンネル接合（ＭＴＪ：ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）が存在する。磁界検知素子は、単一素子とすることができる、または代替的に、種々の構成、例えば、ハーフブリッジまたはフル（ウィートストーン）ブリッジで配置された２つ以上の磁界検知素子を含むことができる。デバイスタイプおよび他のアプリケーション要件に応じて、磁界検知素子は、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）等のＩＶ族半導体材料、あるいは、ガリウムヒ素（ＧａＡｓ）またはインジウム化合物、例えばアンチモン化インジウム（ＩｎＳｂ）のようなＩＩＩ－Ｖ族半導体材料で作られたデバイスとすることができる。
【0023】
知られているように、上記で説明した磁界検知素子の一部は、磁界検知素子を支持する基板に平行な最大感度軸を有する傾向があり、上記で説明した磁界検知素子の他のものは、磁界検知素子を支持する基板に垂直な最大感度軸を有する傾向がある。特に平面ホール素子は、基板に垂直な感度軸を有する傾向があり、一方、金属ベースまたは金属磁気抵抗素子（例えば、ＧＭＲ、ＴＭＲ、ＡＭＲ）および垂直ホール素子は、基板に平行な感度軸を有する傾向がある。
【0024】
本明細書で使用されるように、用語「磁界センサ（ｍａｇｎｅｔｉｃ ｆｉｅｌｄ ｓｅｎｓｏｒ）」は、全てが共通基板、例えば半導体基板上に配設された、１つまたは複数の磁界検知素子（電子回路の一部）を、別の電子回路部分と結合して使用するアセンブリを説明するために使用される。磁界センサは、磁界の方向の角度を検知する角度センサを含むが、それに限定されない、種々のアプリケーションで使用される。
【0025】
本明細書で使用されるように、用語「磁界信号（ｍａｇｎｅｔｉｃ ｆｉｅｌｄ ｓｉｇｎａｌ）」は、磁界検知素子によって受けられた磁界に起因する任意の回路信号を説明するために使用される。
【0026】
用語「平行な（ｐａｒａｌｌｅｌ）」および「垂直な（ｐｅｒｐｅｎｄｉｃｕｌａｒ）」は、本明細書の種々の文脈で使用される。用語、平行な、および、垂直な、が、厳密な垂直性または厳密な平行性を必要とするのではなく、代わりに、通常の製造公差であって、用語がそこで使用される文脈に依存する、通常の製造公差が当てはまることが意図されることが理解されるべきである。幾つかの事例において、用語「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」は、用語「平行な」または「垂直な」を修正するために使用される。一般に、用語「実質的に」の使用は、例えば、＋／－１０度以内または＋／－５度以内の製造公差を超える角度を反映する。
【0027】
本明細書で使用されるように、用語「プロセッサ（ｐｒｏｃｅｓｓｏｒ）」は、機能、動作、または動作のシーケンスを実施する電子回路を説明するために使用される。機能、動作、または動作のシーケンスは、電子回路にハードコード化され得るまたは、メモリデバイスに保持された命令によってソフトコード化され得る。「プロセッサ」は、デジタル値を使用してまたはアナログ信号を使用して機能、動作、または動作のシーケンスを実施し得る。
【0028】
幾つかの実施形態において、「プロセッサ」は、特定用途向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）で具現化され得、ＡＳＩＣは、アナログＡＳＩＣまたはデジタルＡＳＩＣとすることができる。幾つかの実施形態において、「プロセッサ」は、関連するプログラムメモリを有するマイクロプロセッサで具現化され得る。幾つかの実施形態において、「プロセッサ」は、ディスクリート電子回路で具現化され得、ディスクリート電子回路は、アナログまたはデジタルとすることができる。
【0029】
本明細書で使用されるように、用語「モジュール（ｍｏｄｕｌｅ）」は、「プロセッサ」を説明するために使用される。しかしながら、用語「モジュール」は、入力信号を、入力信号と異なる出力信号に変換することができる任意の回路を説明するためにより一般的に使用される。
【0030】
プロセッサは、プロセッサの機能、動作、または動作のシーケンスの部分を実施する内部プロセッサまたは内部モジュールを含むことができる。同様に、モジュールは、モジュールの機能、動作、または動作のシーケンスの所定の部分を実施する内部プロセッサまたは内部モジュールを含むことができる。
【0031】
本明細書で使用されるように、用語「変調器（ｍｏｄｕｌａｔｏｒ）」は、第２の信号による第１の信号の時間領域乗算を実施して、第１の信号の周波数成分に対応する周波数成分を有するが、周波数がシフトした出力信号をもたらすことができる回路またはプロセッサを説明するために使用される。
【0032】
本明細書の図に示す電子回路は、アナログブロックまたはデジタルブロック（例えば、プロセッサまたはモジュール）の形で示され得るが、アナログブロックが、同じまたは同様の機能を実施するデジタルブロック（例えば、プロセッサまたはモジュール）によって置換され得、デジタルブロックが、同じまたは同様の機能を実施するアナログブロックによって置換され得ることが理解されるであろう。アナログ－デジタルまたはデジタル－アナログ変換は、図に明示的に示され得るのではなく、理解されるべきである。
【0033】
本明細書で使用されるように、用語「予め決定された（ｐｒｅｄｅｔｅｒｍｉｎｅｄ）」は、値または信号を参照するとき、製造時に工場で、または、その後、外部手段、例えば、プログラミングによって、設定または固定される値または信号を指すために使用される。本明細書で使用されるように、用語「決定された（ｄｅｔｅｒｍｉｎｅｄ）」は、値または信号を参照するとき、製造後に、動作中に回路によって特定される値または信号を指すために使用される。
【0034】
本明細書で使用されるように、用語「増幅器（ａｍｐｌｉｆｉｅｒ）」は、１より大きい、１より小さい、または１に等しい利得を有する回路素子を説明するために使用される。
【0035】
本明細書で使用されるように、用語「ライン（ｌｉｎｅ）」および「リニア（ｌｉｎｅａｒ）」は、直線または曲線を説明するために使用される。ラインは、無限未満の任意の次数を有する関数によって記述され得る。
【0036】
上記で説明したように、直交性誤差は、互いに対して９０度で物理的に配置された垂直ホール素子に関連する。直交性誤差の結果として、直交設置された垂直ホール素子は、直交性があるかのごとく、実際に振る舞い、したがって、直交性誤差が存在する。
【0037】
図５に関連して以下で示すように、直交設置された垂直ホール素子の直交性誤差は、個々の垂直ホール素子の挙動に起因するとすることができる。
【0038】
図１を参照すると、シリコン基板内のユニットセルとすることができる結晶の長方形ユニットセル１００は、８つの原子を含むことができ、ここでは、実線長方形形状に配置された円として示される。ｘ軸、ｙ軸、およびｚ軸は、いわゆるミラー指数［１００］、［０１０］、および［００１］によって、同様に記述され得る。
【0039】
４つのエッジ１００ａ、１００ｂ、１００ｃ、１００ｄは、ユニットセルの上部表面１００ｅを規定する。ミラーの命名法を使用して、指定（１００）は、上部表面１００ｅの平面を示すために認識されるであろう。
【0040】
知られているように、一般に、ユニットセルは、結晶内で反復する最小結晶部分である。しかしながら、ユニットセル１００に近接する他の原子、例えば、面心原子、例えば、表面１００ｆの面内に配設された面心原子１０２および同様にユニットセルの本体内の原子、例えば原子１０４が存在する可能性がある。
【0041】
同様の参照指定を有する図１の同様の素子が示される図２をここで参照すると、シリコンウェハ２００は、複数の結晶ユニットセル、例えば、結晶ユニットセル１００を含むことができ、本明細書に示されるのは、結晶のユニットセル１００の表面の平面を記述する結晶表面（１００）および同様にシリコン基板２００の全体の最大表面を有する上面図である。
【0042】
表面（１００）上に、ｘおよびｙ軸が、やはり図１の場合と同様に示され、［１００］および［０１０］ミラー指数として同様に示される。ｘおよびｙ軸（［１００］および［０１０］）は、ユニットセル１００のエッジに平行である。［－１１０］および［１１０］として指定される他の軸も示され、－１は、オーバーバーを有する数値１として従来どおり指定される。他の軸は、ユニットセル１００のエッジに対して４５度の角度を有する。
【0043】
ウェハ２００の配向、すなわち、結晶ユニットセル、例えば、１００の配向は、［１１０］方向におけるウェハ２００ａ内のフラット２００ａによって、または、他の手段によって、例えばノッチによって、任意選択で特定され得る。しかしながら、ユニットセル、例えば、ユニットセル１００の配向に対するフラットまたはノッチの位置は、任意であり、基板製造業者によって決定される他の方向にある可能性がある。
【0044】
基板２０２は、ウェハ２００の下位区分を示し、その各下位区分は、電子回路、例えば、複数の垂直ホール素子、または、複数の垂直ホール素子を含むことができる磁界センサを含むことができる。チップ２０２は、ダイ２０２またはチップ２０２とも呼ばれ得る。
【0045】
ユニットセル１００および基板２０２が、ウェハ２００に対して一定比例尺で示されるのではなく、単に明確にするために両者が通常より大きく示されることが理解されるであろう。
【0046】
示す座標軸、ユニットセル１００、基板２０２、および／またはフラット２００ａが、単独であれ、組み合わせであれ、９０度の任意の増分だけ回転され得、以下で説明する直交性誤差に関する結果が同じであることになることも理解されるであろう。
【0047】
同様の参照指定を有する図１および図２の同様の素子が示される図３をここで参照すると、電子回路３００は、図２の基板２０２のようにすることができる基板３００ａを含むことができる。ユニットセル３０２は、図１および図２のユニットセル１００のようにすることができる。第１のユニットセル軸３０２ａは、ユニットセル３０２の２つのエッジに平行とすることができる。第２のユニットセル軸３０２ｂは、ユニットセル３０２の別の２つのエッジに平行とすることができる。第１および第２のユニットセル軸３０２ａ、３０２ｂは、９０度離れているとすることができる。
【0048】
基板３００ａ上に、それぞれ、第１および第２の垂直ホール素子３１０、３１２と共に平面ホール素子３０４が配設され得る。第１および第２の垂直ホール素子３１０、３１２は、第１および第２の垂直ホール素子３１０、３１２が互いに対して９０度で設置されるように、それぞれ第１および第２の軸３１０ａ、３１２ａに平行なそれぞれの最長寸法を有することができる。
【0049】
平面ホール素子は、４つの接触部３０４ａ、３０４ｂ、３０４ｃ、３０４ｄを有することができる。バイアス電流３０６、３０８は、接触部の対３０４ａ、３０４ｃまたは３０４ｂ、３０４ｄの間に流れることができる。バイアス電流は、静的とすることができる、または、接触部の異なる対３０４ａ、３０４ｃまたは３０４ｂ、３０４ｄ間で、かつ、異なる方向に、いわゆるバイアス電流配置で回転することができる。バイアス電流配置が順次変化するとき、平面ホール素子は、電流スピニングを受ける。
【0050】
従来どおり、平面ホール素子３０４ならびに第１および第２の垂直ホール素子は、示すように、ユニットセル３０２に対して配設される。すなわち、平面ホール素子３０４内のバイアス電流方向３０６、３０８は、ユニットセル軸３０２ａ、３０２ｂに平行であるように位置合わせされる。さらに、第１および第２の垂直ホール素子３１０、３１２の第１および第２の軸３１０ａ、３１２ａはそれぞれ、ユニットセル軸３０２ａに対して４５度の角度、すなわち、第１および第２のユニットセル軸３０２ａ、３０２ｂに対して４５度の角度である。
【0051】
垂直ホール素子３１０、３１２のこの従来配置が有利でないことが以下で説明される。以下の他の図と併せて説明するように、第１および第２の垂直ホール素子３１０、３１２内のバイアス電流は、軸３１０ａ、３１２ａに或る程度平行な方向に流れる傾向がある。しかしながら、以下でより完全に説明するように、電流方向は位置ずれする可能性がある。
【0052】
動作時、第１および第２の垂直ホール素子３１０は、磁界の２つの直交空間成分、すなわち、［１１０］および［－１１０］方向であるが、以下でより完全に説明する誤差を有する成分を検知するために使用され得る。平面ホール素子３０４は、磁界の第３の空間成分を検知するために使用され得る。そのため、３つのホール素子は、３次元であるが誤差を有する磁界の大きさおよび方向を検知するために使用され得る。
【0053】
ここで図４を参照すると、側面図において、垂直ホール素子４００は、図２の基板２０２のようであるまたは本明細書で説明する基板のうちの任意の基板のようにすることができるＰ型基板内に形成され得る。Ｎ型ウェル領域４００ｂは、基板４００ａに注入され拡散され得る。５個のＮ＋型接触部Ｃｏｎｔ．＃１、Ｃｏｎｔ．＃２、Ｃｏｎｔ．＃３、Ｃｏｎｔ．＃４、Ｃｏｎｔ．＃５は、Ｎ型ウェル領域４００ｂに注入され拡散され得る。
【0054】
１つの特定のバイアス電流配置において、バイアス電流は、第３の接触部Ｃｏｎｔ．＃３に注入され得、外側接触部Ｃｏｎｔ．＃１、Ｃｏｎｔ．＃５は、電流を受け取るために結合され得る、例えば、グラウンド電圧に結合され得る。接触部Ｃｏｎｔ．＃２とＣｏｎｔ．＃４との間の電圧が、生じ、磁界４０２に応答する、またはより詳細には、ページから出る軸上への磁界の投影に応答する。そのため、垂直ホール素子４００は、ページに入りまた出る軸に沿って方向付けられた磁界に最も敏感であり、ページに入りまた出る方向に垂直な磁界に最も敏感でない。
【0055】
【0056】
同様の参照指定を有する図１および図２の同様の素子が示される図５をここで参照すると、電子回路５００は基板５００ａを含むことができる。基板５００ａは、複数のユニットセル、例えば５０２で構成され得、それぞれは、ユニットセルのそれぞれのエッジに平行なそれぞれのユニットセル軸５０２ａ、５０２ｂを有する。ユニットセル５０２は、図１および図２のユニットセル１００のようにすることができる。
【0057】
基板５００ａ上に、互いに対して９０度で配置された第１の対の垂直ホール素子５０４、５０６が配設され得る。第１の対の垂直ホール素子５０４、５０６は、それぞれの長手方向軸がユニットセル軸５０２ａ、５０２ｂに平行であるのではなく、代わりに、ユニットセル軸５０２ａ、５０２ｂに対して４５度であるように配置される。
【0058】
基板５００ａ上に、互いに対して９０度で配置された第２の対の垂直ホール素子５０８、５１０が配設され得る。第２の対の垂直ホール素子５０４、５０６は、それぞれの長手方向軸がユニットセル軸５０２ａ、５０２ｂに平行であるように配置される。
【0059】
図４と併せて上記で説明した第１のバイアス配置または位相において、バイアス電流部分５０４ａ、５０４ｂは、垂直ホール素子５０４の中央接触部から垂直ホール素子５０４の外側接触部まで流れる。バイアス電流部分５０６ａ、５０６ｂは、垂直ホール素子５０６の中央接触部から垂直ホール素子５０６の外側接触部まで流れる。バイアス電流部分５０８ａ、５０８ｂは、垂直ホール素子５０８の中央接触部から垂直ホール素子５０８の外側接触部まで流れる。バイアス電流部分５１０ａ、５１０ｂは、垂直ホール素子５１０の中央接触部から垂直ホール素子５１０の外側接触部まで流れる。
【0060】
第１の対の垂直ホール素子５０４、５０６が結晶ユニットセル５０２に対して示すように配置されると、バイアス電流部分５０４ａ、５０４ｂ、５０６ａ、５０６ｂが、それぞれ、垂直ホール素子５０４、５０６の長手方向軸に平行でないことが特定された。さらに、バイアス電流部分５０４ａ、５０４ｂ、５０６ａ、５０６ｂが、垂直ホール素子５０４、５０６の長手方向軸から角度がそれだけ異なる量は、例えば温度変化によって引き起こされるように基板内の応力と共に変化する傾向がある。
【0061】
バイアス電流部分５０４ａ、５０４ｂ、５０６ａ、５０６ｂが、垂直ホール素子５０４、５０６の長手方向軸の９０度設置に平行でない結果として、第１の対の垂直ホール素子５０４、５０６は、上記で説明した直交性誤差を受ける（ｓｕｆｆｅｒ）。直交性誤差は、大きい、例えば、９０度から離れて５～１０度とすることができる。
【0062】
第２の対の垂直ホール素子５０８、５１０が結晶ユニットセル５０２に対して示すように配置されると、バイアス電流部分５０８ａ、５０８ｂ、５１０ａ、５１０ｂが、それぞれ、垂直ホール素子５０８、５１０の長手方向軸に実質的に平行であることも特定された。さらに、バイアス電流部分５０８ａ、５０８ｂ、５１０ａ、５１０ｂが、垂直ホール素子５０８、５１０の長手方向軸から角度がそれだけ異なる量は、例えば温度変化によって引き起こされるように基板内の応力と共にほとんど変化しない傾向がある。
【0063】
バイアス電流部分５０８ａ、５０８ｂ、５１０ａ、５１０ｂが、垂直ホール素子５０８、５１０の長手方向軸の９０度設置に実質的に平行である結果として、第２の対の垂直ホール素子５０８、５１０は、上記で説明した直交性誤差をほとんど受けない。ユニットセル軸５０２ａ、５０２ｂに対する第２の対の垂直ホール素子５０８、５１０のこの配置によって、直交性誤差は、小さい、例えば、９０度から離れて約＋／－０．５度以下、または、９０度から離れて約＋／－０．２度以下とすることができる。
【0064】
同様の参照指定を有する図１および図２の同様の素子が示される図６をここで参照すると、電子回路６００は、図２の基板２０２のようにすることができる基板６００ａを含むことができる。ユニットセル６０２は、図１および図２のユニットセル１００のようにすることができる。第１のユニットセル軸６０２ａは、ユニットセル６０２の２つのエッジに平行とすることができる。第２のユニットセル軸６０２ｂは、ユニットセル６０２の別の２つのエッジに平行とすることができる。第１および第２のユニットセル軸６０２ａ、６０２ｂは、９０度離れているとすることができる。
【0065】
基板６００ａ上に、基板６００ａ上に同様に配設された電子回路部分６１６によって第１の平行配置で結合された第１の複数の垂直ホール素子６０４、６０６が配設され得る。第１の複数の垂直ホール素子６０４、６０６の各垂直ホール素子は、第１の軸６０４ａまたは６０６ａに平行な、それぞれの最長寸法、例えば６０６ｂ、および、それぞれの最短寸法、例えば６０６ｃを有することができる。第１の軸６０４ａまたは６０６ａは、基板６００ａの主表面に平行とすることができる。第１の軸６０４ａまたは６０６ａは、結晶軸６０２ａに対して＋５度と－５度との間の方向に配設される。好ましくは、第１の軸６０４ａまたは６０６ａは、結晶軸６０２ａに平行な方向に配設される。第１の複数の垂直ホール素子６０４、６０６は、総合すれば、基板６００ａの主表面上に第１の幾何中心６１２を有する。
【0066】
基板６００ａ上に、電子回路部分６１６によって第２の平行配置で結合された第２の複数の垂直ホール素子６０８、６１０も配設され得る。第２の複数の垂直ホール素子６０８、６１０の各垂直ホール素子は、第２の軸６０８ａまたは６１０ａに平行な、それぞれの最長寸法およびそれぞれの最短寸法、を有することができる。第２の軸６０８ａまたは６１０ａは、基板６００ａの主表面に平行とすることができる。第１の軸６０４ａまたは６０６ａと第２の軸６０８ａまたは６１０ａとの間の角度は、８５度と９５度との間とすることができる。好ましくは、第１の軸６０４ａまたは６０６ａと第２の軸６０８ａまたは６１０ａとの間の角度は９０度である。
【0067】
第２の複数の垂直ホール素子６０８、６１０は、総合すれば、基板の主表面上に第２の幾何中心６１４を有する。第１および第２の中心６１２、６１４は、第１の複数の垂直ホール素子６０４、６０６または第２の複数の垂直ホール素子６０８、６１０のうちの任意の垂直ホール素子の最長寸法の半分プラス最短寸法の２倍の寸法より短い、基板６００ａの主表面上の分離を有することができる。幾つかの実施形態において、第１および第２の中心６１２、６１４は、第１の複数の垂直ホール素子６０４、６０６または第２の複数の垂直ホール素子６０８、６１０のうちの任意の垂直ホール素子の最長寸法の半分より短い、基板６００ａの主表面上の分離を有することができる。幾つかの実施形態において、第１および第２の中心６１２、６１４は一致する。
【0068】
動作時、電子回路部分６１６によって、第１の複数の垂直ホール素子６０４、６０６および第２の複数の垂直ホール素子６０８、６１０は、磁界の２つの直交空間成分、すなわち、［１００］および［０１０］方向の成分を検知するために使用され得る。小さい直交性誤差のみおよび応力による直交性誤差の小さい変化は、図５と併せて上記で説明した理由で、示した配置に起因する。
【0069】
電子回路６００および電子回路部分６１６のさらなる動作は、以下の図１３～図１５と併せて説明される。しかしながら、第１の複数の垂直ホール素子６０４、６０６を結合するときおよび第２の複数の垂直ホール素子６０８、６１０を結合するとき、第１の複数の垂直ホール素子６０４、６０６が、結合の任意の時間に、電流スピニングを使用することができ、また、異なる電流スピニング位相（本明細書でバイアス電流位相とも呼ばれる）を有することができ、第２の複数の垂直ホール素子６０８、６１０が、結合の任意の時間に、電流スピニングを使用することもでき、また、異なる電流スピニング位相を有することができることが理解されるべきである。幾つかの他の実施形態において、異なる電流スピニング位相は、図１２、図１２Ａ、図１２Ｂ、および図１２Ｃの位相命名指定を使用して、１８０度離れているとすることができる。幾つかの実施形態において、異なる電流スピニング位相は、図１２、図１２Ａ、図１２Ｂ、および図１２Ｃの位相命名指定を使用して、９０度離れているとすることができる。幾つかの他の実施形態において、電流スピニングは使用されないが、やはり、上記異なる位相が、静的バイアス電流位相配置で使用され得る。
【0070】
異なる位相を使用する結合は、電流スピニング配置で使用されても、電流スピニングがない静的配置で使用されても、結合された垂直ホール素子のより低いオフセット電圧をもたらすことができる。しかしながら、幾つかの他の実施形態において、位相は、第１の複数の垂直ホール素子６０４、６０６においておよび第２の複数の垂直ホール素子６０８、６１０において同じであり、配置は、静的であり電流スピニングがない。
【0071】
第１の複数の垂直ホール素子６０４、６０６は２つの垂直ホール素子を含み、第２の複数の垂直ホール素子６０８、６１０は２つの垂直ホール素子を含むが、以下で説明する他の配置において、それぞれの複数の垂直ホール素子は３つ以上の垂直ホール素子を含むことができる。
【0072】
同様の参照指定を有する図１および図２の同様の素子が示される図７をここで参照すると、電子回路７００は、図２の基板２０２のようにすることができる基板７００ａを含むことができる。ユニットセル７０２は、図１および図２のユニットセル１００のようにすることができる。第１のユニットセル軸７０２ａは、ユニットセル７０２の２つのエッジに平行とすることができる。第２のユニットセル軸７０２ｂは、ユニットセル７０２の別の２つのエッジに平行とすることができる。第１および第２のユニットセル軸７０２ａ、７０２ｂは、９０度離れているとすることができる。
【0073】
基板７００ａ上に、基板７００ａ上に同様に配設された電子回路部分７１６によって第１の平行配置で結合された第１の複数の垂直ホール素子７０４、７０６が配設され得る。第１の複数の垂直ホール素子７０４、７０６の各垂直ホール素子は、第１の軸７０４ａまたは７０６ａに平行な、それぞれの最長寸法およびそれぞれの最短寸法を有することができる。第１の軸７０４ａまたは７０６ａは、基板７００ａの主表面に平行とすることができる。第１の軸７０４ａまたは７０６ａは、結晶軸７０２ａに対して＋５度と－５度との間の方向に配設される。好ましくは、第１の軸７０４ａまたは７０６ａは、結晶軸７０２ａに平行な方向に配設される。第１の複数の垂直ホール素子７０４、７０６は、総合すれば、基板７００ａの主表面上に第１の幾何中心７１２を有する。
【0074】
基板７００ａ上に、電子回路部分７１６によって第２の平行配置で結合された第２の複数の垂直ホール素子７０８、７１０も配設され得る。第２の複数の垂直ホール素子７０８、７１０の各垂直ホール素子は、第２の軸７０８ａまたは７１０ａに平行な、それぞれの最長寸法およびそれぞれの最短寸法を有することができる。第２の軸７０８ａまたは７１０ａは、基板７００ａの主表面に平行とすることができる。第１の軸７０４ａまたは７０６ａと第２の軸７０８ａまたは７１０ａとの間の角度は、８５度と９５度との間である。好ましくは、第１の軸７０４ａまたは７０６ａと第２の軸７０８ａまたは７１０ａとの間の角度は９０度である。
【0075】
第２の複数の垂直ホール素子７０８、７１０は、総合すれば、基板の主表面上に第２の幾何中心７１４を有する。第１および第２の中心７１２、７１４は、第１の複数の垂直ホール素子７０４、７０６または第２の複数の垂直ホール素子７０８、７１０のうちの任意の垂直ホール素子の最長寸法の半分プラス最短寸法の２倍の寸法より短い、基板７００ａの主表面上の分離を有することができる。幾つかの実施形態において、第１および第２の中心７１２、７１４は、第１の複数の垂直ホール素子７０４、７０６または第２の複数の垂直ホール素子７０８、７１０のうちの任意の垂直ホール素子の最長寸法の半分より短い、基板７００ａの主表面上の分離を有することができる。幾つかの実施形態において、第１および第２の中心７１２、７１４は一致する。
【0076】
動作時、電子回路部分７１６によって、第１の複数の垂直ホール素子７０４、７０６および第２の複数の垂直ホール素子７０８、７１０は、磁界の２つの直交空間成分、すなわち、［１００］および［０１０］方向の成分を検知するために使用され得る。小さい直交性誤差のみおよび応力による直交性誤差の小さい変化は、図５と併せて上記で説明した理由で、示した配置に起因する。
【0077】
電子回路７００および電子回路部分７１４のさらなる動作は、以下の図１３～図１５と併せて説明される。しかしながら、第１の複数の垂直ホール素子７０４、７０６を結合するときおよび第２の複数の垂直ホール素子７０８、７１０を結合するとき、第１の複数の垂直ホール素子７０４、７０６が、結合の任意の時間に、電流スピニングを使用することができ、また、異なる電流スピニング位相を有することができ、第２の複数の垂直ホール素子７０８、７１０が、結合の任意の時間に、電流スピニングを使用することができ、また、異なる電流スピニング位相を有することもできることが理解されるべきである。幾つかの実施形態において、異なる電流スピニング位相は、図１２、図１２Ａ、図１２Ｂ、および図１２Ｃの位相命名指定を使用して、１８０度離れているとすることができる。幾つかの他の実施形態において、異なる電流スピニング位相は、図１２、図１２Ａ、図１２Ｂ、および図１２Ｃの位相命名指定を使用して、９０度離れているとすることができる。幾つかの他の実施形態において、電流スピニングは使用されないが、やはり、上記異なる位相が、静的位相配置で使用され得る。
【0078】
異なる位相を使用する結合は、電流スピニング配置で使用されても、電流スピニングがない静的配置で使用されても、結合された垂直ホール素子のより低いオフセット電圧をもたらすことができる。しかしながら、幾つかの他の実施形態において、位相は、第１の複数の垂直ホール素子７０４、７０６においておよび第２の複数の垂直ホール素子７０８、７１０において同じであり、配置は、静的であり電流スピニングがないとすることができる。
【0079】
第１の複数の垂直ホール素子７０４、７０６は２つの垂直ホール素子を含み、第２の複数の垂直ホール素子７０８、７１０は２つの垂直ホール素子を含むが、以下で説明する他の配置において、それぞれの複数の垂直ホール素子は３つ以上の垂直ホール素子を含むことができる。
【0080】
【0081】
それぞれ軸８０４ａ、８０６ａを有する第１の複数の垂直ホール素子８０４、８０６およびそれぞれ軸８０８ａ、８１０ａを有する第２の複数の垂直ホール素子８０８、８１０は、基板８００ａ上に配設され得、図６の軸６０４ａ、６０６ａを有する第１の複数の垂直ホール素子６０４、６０６および軸６０８１、６１０ａを有する第２の複数の垂直ホール素子６０８、６１０と同じまたは同様とすることができるので、ここではこれ以上論じない。
【0082】
中心８１２、８１４は、図６の中心６１２、６１４と同じかまたは同様とすることができる。
【0083】
平面ホール素子８１６は、基板８００ａ上に同様に配設され得る。
【0084】
第１の複数の垂直ホール素子８０４、８０６は、それぞれ軸８０４ａ、８０６ａに垂直な方向に最も敏感である。第２の複数の垂直ホール素子８０８、８１０は、それぞれ軸８０８ａ、８１０ａに垂直な方向に最も敏感である。
【0085】
動作時、電子回路部分８１８によって、第１の複数の垂直ホール素子８０４、８０６および第２の複数の垂直ホール素子８０８、８１０は、磁界の２つの直交空間成分、すなわち、［１００］および［０１０］方向の成分を検知するために使用され得、誤差は図３の誤差から大幅に低減される。平面ホール素子８１６は、磁界の第３の空間成分を検知するために使用され得る。そのため、３つのホール素子は、誤差が低減された状態で、３次元で磁界の大きさおよび方向を検知するために使用され得る。
【0086】
他の実施形態において、平面ホール素子８１６は、仮想線で特定される結晶ユニットセル８０２に対して異なる回転でそして平面ホール素子８１６’として配設され得る。この回転は従来的でない。以下の図は、それぞれが平面ホール素子８１６の回転位置を有する種々の平面ホール素子を示す。以下の図において示され説明される平面ホール素子のうちの任意の平面ホール素子が、他の実施形態において、ホール素子８１６’のような回転で配設され得ることが認識されるべきである。
【0087】
同様の参照指定を有する図１および図２の同様の素子が示される図９をここで参照すると、電子回路９００は、図２の基板２０２のようにすることができる基板９００ａを含むことができる。ユニットセル９０２は、図１および図２のユニットセル１００のようにすることができる。第１のユニットセル軸９０２ａは、ユニットセル９０２の２つのエッジに平行とすることができる。第２のユニットセル軸９０２ｂは、ユニットセル９０２の別の２つのエッジに平行とすることができる。第１および第２のユニットセル軸９０２ａ、９０２ｂは、９０度離れているとすることができる。
【0088】
基板９００ａ上に、基板９００ａ上に同様に配設された電子回路部分９１２によって第１の平行配置で結合された第１の複数の垂直ホール素子Ａ１～Ａ４が配設される。第１の複数の垂直ホール素子Ａ１～Ａ４の各垂直ホール素子は、第１の軸９０４に平行な、それぞれの最長寸法およびそれぞれの最短寸法を有することができ、第１の軸９０４は、基板９００ａの主表面にも平行である。第１の軸９０４は、結晶軸９０２ａに対して＋５度と－５度との間の方向に配設される。好ましくは、第１の軸９０４は、結晶軸９０２ａに平行な方向に配設される。第１の複数の垂直ホール素子Ａ１～Ａ４は、総合すれば、基板９００ａの主表面上に第１の幾何中心９０８を有する。
【0089】
基板９００ａ上に、電子回路部分９１２によって第２の平行配置で結合された第２の複数の垂直ホール素子Ｂ１～Ｂ４も配設され得る。第２の複数の垂直ホール素子Ｂ１～Ｂ４の各垂直ホール素子は、第２の軸９０６に平行な、それぞれの最長寸法およびそれぞれの最短寸法を有することができ、第２の軸９０６は、基板９００ａの主表面にも平行である。第１の軸９０４と第２の軸９０６との間の角度は、８５度と９５度との間である。好ましくは、第１の軸９０４と第２の軸９０６との間の角度は９０度である。
【0090】
第２の複数の垂直ホール素子Ｂ１～Ｂ４は、総合すれば、基板の主表面上に第２の幾何中心９１０を有する。第１および第２の中心９０８、９１０は、第１の複数の垂直ホール素子Ａ１～Ａ４または第２の複数の垂直ホール素子Ｂ１～Ｂ４のうちの任意の垂直ホール素子の最長寸法の半分プラス最短寸法の２倍の寸法より短い、基板９００ａの主表面上の分離を有することができる。幾つかの実施形態において、第１および第２の中心９０８、９１０は、第１の複数の垂直ホール素子Ａ１～Ａ４または第２の複数の垂直ホール素子Ｂ１～Ｂ４のうちの任意の垂直ホール素子の最長寸法の半分より短い、基板９００ａの主表面上の分離を有することができる。幾つかの実施形態において、第１および第２の中心９０８、９１０は一致する。
【0091】
基板９００ａ上に、基板９００ａ上に同様に配設された電子回路部分９１２によって第１の平行配置で結合された複数の平面ホール素子Ｃ１～Ｃ４も配設され得る。複数の平面ホール素子Ｃ１～Ｃ４は、総合すれば、基板９００ａの主表面上に第３の幾何中心（示さず）を有する。第３の中心は、第１の中心９０８に一致することができ、第２の中心９１０に一致することができ、または、第１の中心９０８と第２の中心９１０とが互いに一致するときには、両方に一致することができる。
【0092】
動作時、電子回路部分９１２によって、第１の複数の垂直ホール素子Ａ１～Ａ４および第２の複数の垂直ホール素子Ｂ１～Ｂ４は、磁界の２つの直交空間成分、すなわち、［１００］および［０１０］方向の成分を検知するために使用され得る。小さい直交性誤差のみおよび応力による直交性誤差の小さい変化は、図５と併せて上記で説明した理由で、示した配置に起因する。
【0093】
動作時、電子回路部分９１２によって、複数の平面ホール素子Ｃ１～Ｃ４は、他の２つの空間成分に直交する、磁界の第３の空間成分、すなわち、［００１］方向の成分を検知するために使用され得る。そのため、電子回路９００は、磁界の振幅および方向を３次元で検知するために使用され得る。しかしながら、他の実施形態において、複数の平面ホール素子Ｃ１～Ｃ４は、省略され、電子回路９００は、基板９００ａの表面に平行な２次元のみで磁界の振幅および方向を検知するために使用される。
【0094】
【0095】
他の実施形態において、第１の複数の垂直ホール素子は、２つの垂直ホール素子のみからなることができる、３つの垂直ホール素子のみからなることができる、または、５つ以上の垂直ホール素子を含むことができる。同様に、第２の複数の垂直ホール素子は、２つの垂直ホール素子のみからなることができる、３つの垂直ホール素子のみからなることができる、または、５つ以上の垂直ホール素子を含むことができる。他の実施形態において、５つ以上の平面ホール素子のうちの１つ、２つ、３つが存在することができる。
【0096】
電子回路９００および電子回路部分９１４のさらなる動作は、以下の図１３～図１５と併せて説明される。しかしながら、第１の複数の垂直ホール素子Ａ１～Ａ４を結合するときおよび第２の複数の垂直ホール素子Ｂ１～Ｂ４を結合するとき、第１の複数の垂直ホール素子Ａ１～Ａ４が、任意の時間に、電流スピニングを使用することができ、また、異なる電流スピニング位相を有することができ、第２の複数の垂直ホール素子Ｂ１～Ｂ４が、任意の時間に、電流スピニングを使用することもでき、また、異なる電流スピニング位相を有することができることが理解されるべきである。幾つかの実施形態において、異なる電流スピニング位相は、図１２、図１２Ａ、図１２Ｂ、および図１２Ｃの位相命名指定を使用して、９０度離れているとすることができる。幾つかの他の実施形態において、電流スピニングは使用されないが、やはり、上記異なる位相が、静的位相配置で使用され得る。
【0097】
異なる位相を使用する結合は、電流スピニング配置で使用されても、電流スピニングがない静的配置で使用されても、結合された垂直ホール素子のより低いオフセット電圧をもたらすことができる。幾つかの他の実施形態において、位相は、第１の複数の垂直ホール素子Ａ１～Ａ４においておよび第２の複数の垂直ホール素子Ｂ１～Ｂ４において同じであり、配置は、静的であり電流スピニングがないとすることができる。複数の平面ホール素子Ｃ１～Ｃ４は、理解されるように、位相および／または電流スピニングの同様の結合を有することができる。
【0098】
電子回路９００の要素が、一定比例尺に従って示されるのではなく、明確さに応じてサイズ決定されることが理解されるべきである。
【0099】
同様の参照指定を有する図１および図２の同様の素子が示される図１０をここで参照すると、電子回路１０００は、図２の基板２０２のようにすることができる基板１０００ａを含むことができる。ユニットセル１００２は、図１および図２のユニットセル１００のようにすることができる。第１のユニットセル軸１００２ａは、ユニットセル１００２の２つのエッジに平行とすることができる。第２のユニットセル軸１００２ｂは、ユニットセル１００２の別の２つのエッジに平行とすることができる。第１および第２のユニットセル軸１００２ａ、１００２ｂは、９０度離れているとすることができる。
【0100】
基板１０００ａ上に、基板１０００ａ上に同様に配設された電子回路部分１０１２によって第１の平行配置で結合された第１の複数の垂直ホール素子Ａ１～Ａ４が配設される。第１の複数の垂直ホール素子Ａ１～Ａ４の各垂直ホール素子は、第１の軸１００４に平行な、それぞれの最長寸法およびそれぞれの最短寸法を有することができ、第１の軸１００４は基板１０００ａの主表面にも平行である。第１の軸１００４は、結晶軸１００２ａに対して＋５度と－５度との間の方向に配設される。好ましくは、第１の軸１００４は、結晶軸１００２ａに平行な方向に配設される。第１の複数の垂直ホール素子Ａ１～Ａ４は、総合すれば、基板１０００ａの主表面上に第１の幾何中心１００８を有する。
【0101】
基板１０００ａ上に、電子回路部分１０１２によって第２の平行配置で結合された第２の複数の垂直ホール素子Ｂ１～Ｂ４も配設され得る。第２の複数の垂直ホール素子Ｂ１～Ｂ４の各垂直ホール素子は、第２の軸１００６に平行な、それぞれの最長寸法およびそれぞれの最短寸法を有することができ、第２の軸１００６は、基板１０００ａの主表面にも平行である。第１の軸１００４と第２の軸１００６との間の角度は、８５度と９５度との間である。好ましくは、第１の軸１００４と第２の軸１００６との間の角度は９０度である。
【0102】
第２の複数の垂直ホール素子Ｂ１～Ｂ４は、総合すれば、基板の主表面上に第２の幾何中心１０１０を有する。第１および第２の中心１００８、１０１０は、第１の複数の垂直ホール素子Ａ１～Ａ４または第２の複数の垂直ホール素子Ｂ１～Ｂ４のうちの任意の垂直ホール素子の最長寸法の半分プラス最短寸法の２倍の寸法より短い、基板１０００ａの主表面上の分離を有することができる。第１および第２の中心１００８、１０１０は、第１の複数の垂直ホール素子Ａ１～Ａ４または第２の複数の垂直ホール素子Ｂ１～Ｂ４のうちの任意の垂直ホール素子の最長寸法の半分より短い、基板１０００ａの主表面上の分離を有することができる。幾つかの実施形態において、第１および第２の中心１００８、１０１０は一致する。
【0103】
基板１０００ａ上に、基板１０００ａ上に同様に配設された電子回路部分１０１２によって第１の平行配置で結合された複数の平面ホール素子Ｃ１～Ｃ４も配設され得る。複数の平面ホール素子Ｃ１～Ｃ４は、総合すれば、基板１０００ａの主表面上に第３の幾何中心（示さず）を有する。第３の中心は、第１の中心１００８に一致することができ、第２の中心１０１０に一致することができ、または、第１の中心１００８と第２の中心１０１０とが互いに一致するときには、両方に一致することができる。
【0104】
動作時、電子回路部分１０１２によって、第１の複数の垂直ホール素子Ａ１～Ａ４および第２の複数の垂直ホール素子Ｂ１～Ｂ４は、磁界の２つの直交空間成分、すなわち、［１００］および［０１０］方向の成分を検知するために使用され得る。小さい直交性誤差のみおよび応力による直交性誤差の小さい変化は、図５と併せて上記で説明した理由で、示した配置に起因する。
【0105】
動作時には、電子回路部分１０１２によって、複数の平面ホール素子Ｃ１～Ｃ４は、他の２つの空間成分に直交する、磁界の第３の空間成分、すなわち、［００１］方向の成分を検知するために使用され得る。そのため、電子回路１０００は、磁界の振幅および方向を３次元で検知するために使用され得る。しかしながら、他の実施形態において、複数の平面ホール素子Ｃ１～Ｃ４は、省略され、電子回路１０００は、基板１０００ａの表面に平行な２次元のみで磁界の振幅および方向を検知するために使用される。
【0106】
【0107】
他の実施形態において、第１の複数の垂直ホール素子は、２つの垂直ホール素子のみからなることができる、３つの垂直ホール素子のみからなることができる、または、５つ以上の垂直ホール素子を含むことができる。同様に、第２の複数の垂直ホール素子は、２つの垂直ホール素子のみからなることができる、３つの垂直ホール素子のみからなることができる、または、５つ以上の垂直ホール素子を含むことができる。他の実施形態において、５つ以上の平面ホール素子のうちの１つ、２つ、３つが存在することができる。
【0108】
電子回路１０００および電子回路部分１０１４のさらなる動作は、以下の図１３～図１５と併せて説明される。しかしながら、第１の複数の垂直ホール素子Ａ１～Ａ４を結合するときおよび第２の複数の垂直ホール素子Ｂ１～Ｂ４を結合するとき、第１の複数の垂直ホール素子Ａ１～Ａ４が、任意の時間に、電流スピニングを使用することもでき、また、異なる電流スピニング位相を有することができ、第２の複数の垂直ホール素子Ｂ１～Ｂ４が、任意の時間に、電流スピニングを使用することもでき、また、異なる電流スピニング位相を有することができることが理解されるべきである。幾つかの実施形態において、異なる電流スピニング位相は、図１２、図１２Ａ、図１２Ｂ、および図１２Ｃの位相命名指定を使用して、９０度離れているとすることができる。幾つかの他の実施形態において、電流スピニングは使用されないが、やはり、上記異なる位相が、静的位相配置で使用され得る。
【0109】
異なる位相を使用する結合は、電流スピニング配置で使用されても、電流スピニングがない静的配置で使用されても、結合された垂直ホール素子のより低いオフセット電圧をもたらすことができる。幾つかの他の実施形態において、位相は、第１の複数の垂直ホール素子Ａ１～Ａ４においておよび第２の複数の垂直ホール素子Ｂ１～Ｂ４において同じであり、配置は、静的であり電流スピニングがないとすることができる。複数の平面ホール素子Ｃ１～Ｃ４は、理解されるように、位相および／または電流スピニングの同様の結合を有することができる。
【0110】
電子回路１０００の要素が、一定比例尺に従って示されるのではなく、明確さに応じてサイズ決定されることが理解されるべきである。
【0111】
第１の複数の垂直ホール素子Ａ１～Ａ４および第２の複数の垂直ホール素子Ｂ１～Ｂ４は、垂直ホール素子が、Ａ１、Ｂ１、Ａ２、Ｂ２、．．．等を有するラインで配置されるように、本質的に櫛歯状である。
【0112】
同様の参照指定を有する図１および図２の同様の素子が示される図１１をここで参照すると、電子回路１１００は、図２の基板２０２のようにすることができる基板１１００ａを含むことができる。ユニットセル１１０２は、図１および図２のユニットセル１１０のようにすることができる。第１のユニットセル軸１１０２ａは、ユニットセル１１０２の２つのエッジに平行とすることができる。第２のユニットセル軸１１０２ｂは、ユニットセル１１０２の別の２つのエッジに平行とすることができる。第１および第２のユニットセル軸１１０２ａ、１１０２ｂは、９０度離れているとすることができる。
【0113】
基板１１００ａ上に、基板１１００ａ上に同様に配設された電子回路部分１１１２によって第１の平行配置で結合された第１の複数の垂直ホール素子Ａ１～Ａ４が配設される。第１の複数の垂直ホール素子Ａ１～Ａ４の各垂直ホール素子は、第１の軸１１０４に平行な、それぞれの最長寸法およびそれぞれの最短寸法を有することができ、第１の軸１１０４は基板１１００ａの主表面にも平行である。第１の軸１１０４は、結晶軸１１０２ａに対して＋５度と－５度との間の方向に配設される。好ましくは、第１の軸１１０４は、結晶軸１１０２ａに平行な方向に配設される。第１の複数の垂直ホール素子Ａ１～Ａ４は、総合すれば、基板１１００ａの主表面上に第１の幾何中心１１０８を有する。
【0114】
基板１１００ａ上に、電子回路部分１１１２によって第２の平行配置で結合された第２の複数の垂直ホール素子Ｂ１～Ｂ４も配設され得る。第２の複数の垂直ホール素子Ｂ１～Ｂ４の各垂直ホール素子は、第２の軸１１０６に平行な、それぞれの最長寸法およびそれぞれの最短寸法を有することができ、第２の軸１１０６は、基板１１００ａの主表面にも平行である。第１の軸１１０４と第２の軸１１０６との間の角度は、８５度と９５度との間である。好ましくは、第１の軸１１０４と第２の軸１１０６との間の角度は９０度である。
【0115】
第２の複数の垂直ホール素子Ｂ１～Ｂ４は、総合すれば、基板の主表面上に第２の幾何中心１１１０を有する。第１および第２の中心１１０８、１０１０は、第１の複数の垂直ホール素子Ａ１～Ａ４または第２の複数の垂直ホール素子Ｂ１～Ｂ４のうちの任意の垂直ホール素子の最長寸法の半分プラス最短寸法の２倍の寸法より短い、基板１１００ａの主表面上の分離を有することができる。幾つかの実施形態において、第１および第２の中心１１０８、１０１０は、第１の複数の垂直ホール素子Ａ１～Ａ４または第２の複数の垂直ホール素子Ｂ１～Ｂ４のうちの任意の垂直ホール素子の最長寸法の半分より短い、基板１１００ａの主表面上の分離を有することができる。幾つかの実施形態において、第１および第２の中心１１０８、１０１０は一致する。
【0116】
基板１１００ａ上に、基板１１００ａ上に同様に配設された電子回路部分１１１２によって第１の平行配置で結合された複数の平面ホール素子Ｃ１～Ｃ４も配設され得る。複数の平面ホール素子Ｃ１～Ｃ４は、総合すれば、基板１１００ａの主表面上に第３の幾何中心（示さず）を有する。第３の中心は、第１の中心１１０８に一致することができ、第２の中心１１１０に一致することができ、または、第１の中心１１０８と第２の中心１１１０とが互いに一致するときには、両方に一致することができる。
【0117】
動作時、電子回路部分１１１２によって、第１の複数の垂直ホール素子Ａ１～Ａ４および第２の複数の垂直ホール素子Ｂ１～Ｂ４は、磁界の２つの直交空間成分、すなわち、［１００］および［０１０］方向の成分を検知するために使用され得る。小さい直交性誤差のみおよび応力による直交性誤差の小さい変化は、図５と併せて上記で説明した理由で、示した配置に起因する。
【0118】
動作時、電子回路部分１１１２によって、複数の平面ホール素子Ｃ１～Ｃ４は、他の２つの空間成分に直交する、磁界の第３の空間成分、すなわち、［００１］方向の成分を検知するために使用され得る。そのため、電子回路１１００は、磁界の振幅および方向を３次元で検知するために使用され得る。しかしながら、他の実施形態において、複数の平面ホール素子Ｃ１～Ｃ４は、省略され、電子回路１１００は、基板１１００ａの表面に平行な２次元のみで磁界の振幅および方向を検知するために使用される。
【0119】
【0120】
他の実施形態において、第１の複数の垂直ホール素子は、２つの垂直ホール素子のみからなることができる、３つの垂直ホール素子のみからなることができる、または、５つ以上の垂直ホール素子を含むことができる。同様に、第２の複数の垂直ホール素子は、２つの垂直ホール素子のみからなることができる、３つの垂直ホール素子のみからなることができる、または、５つ以上の垂直ホール素子を含むことができる。他の実施形態において、５つ以上の平面ホール素子のうちの１つ、２つ、３つが存在することができる。
【0121】
電子回路１１００および電子回路部分１１１４のさらなる動作は、以下の図１３～図１５と併せて説明される。しかしながら、第１の複数の垂直ホール素子Ａ１～Ａ４を結合するときおよび第２の複数の垂直ホール素子Ｂ１～Ｂ４を結合するとき、第１の複数の垂直ホール素子Ａ１～Ａ４が、任意の時間に、電流スピニングを使用することができ、また、異なる電流スピニング位相を有することができ、第２の複数の垂直ホール素子Ｂ１～Ｂ４が、任意の時間に、電流スピニングを使用することもでき、また、異なる電流スピニング位相を有することができることが理解されるべきである。幾つかの実施形態において、異なる電流スピニング位相は、図１２、図１２Ａ、図１２Ｂ、および図１２Ｃの位相命名指定を使用して、９０度離れているとすることができる。幾つかの他の実施形態において、電流スピニングは使用されないが、やはり、上記異なる位相が、静的位相配置で使用され得る。
【0122】
異なる位相を使用する結合は、電流スピニング配置で使用されても、電流スピニングがない静的配置で使用されても、結合された垂直ホール素子のより低いオフセット電圧をもたらすことができる。幾つかの他の実施形態において、位相は、第１の複数の垂直ホール素子Ａ１～Ａ４においておよび第２の複数の垂直ホール素子Ｂ１～Ｂ４において同じであり、配置は、静的であり電流スピニングがないとすることができる。複数の平面ホール素子Ｃ１～Ｃ４は、理解されるように、位相および／または電流スピニングの同様の結合を有することができる。
【0123】
電子回路１１００の要素が、一定比例尺に従って示されるのではなく、明確さに応じてサイズ決定されることが理解されるべきである。
【0124】
第１の複数の垂直ホール素子Ａ１～Ａ４および第２の複数の垂直ホール素子Ｂ１～Ｂ４は、垂直ホール素子が、Ａ１、Ｂ１、Ａ２、Ｂ２、．．．等を有するラインで配置されるように、本質的に櫛歯状である。
【0125】
ここで図１２～図１２Ｃを参照すると、図は、５つの接触部を有する垂直ホール素子のために使用され得る４つの位相電流スピニング（バイアス電流位相）を示す。代替的に、図は、静的バイアス電流位相を示すことができ、各位相は、複数の垂直ホール素子のうちの異なる垂直ホール素子に適用可能である。
【0126】
電流スピニングは、図６～図１１と併せて説明したように、本明細書で説明する実施形態において使用されるかまたは使用されない場合がある。異なる静的垂直ホール素子位相は、図９～図１１と併せて上記でも説明したように、本明細書で使用されるかまたは使用されない場合がある。図１２～図１２Ｃと併せて示す異なる位相は、電流スピニングまたは静的位相配置を可能にするために、電流スピニング位相ではなくバイアス電流位相として本明細書で説明される。
【0127】
本明細書で説明する全ての実施形態は、５つの接触部を有する垂直ホール素子を使用するが、他の実施形態において、垂直ホール素子は、任意の奇数の接触部を有する。本明細書で使用されるように、用語「中央接触部（ｃｅｎｔｒａｌ ｃｏｎｔａｃｔ）」は、奇数の接触部の中央の接触部を指す。
【0128】
０、９０、１８０、および２７０度位相に関して以下で説明した命名規則が或る程度任意であることが理解されるであろう。それでも、図１２、図１２Ａ、図１２Ｂ、および図１２Ｃは、本明細書で、それぞれ、０、９０、１８０、および２７０度位相として言及される。
【0129】
ここで図１２を参照すると、垂直ホール素子１２００は、５つの垂直ホール素子接触部、すなわち、それぞれ、第１、第２、第３、第４、および第５の垂直ホール素子接触部１２０２ａ、１２０２ｂ、１２０２ｃ、１２０２ｄ、１２０２ｅで構成され得る。第１のバイアス電流位相（０度位相）において、電流源１２０８は、共に結合される第１および第５の垂直ホール素子接触部１２０２ａ、１２０２ｅそれぞれに結合され得、Ｉの総電流を提供し得、電流の半分Ｉ／２は、第１の垂直ホール素子接触部１２０２ａに流れ、電流の半分Ｉ／２は、第５の垂直ホール素子接触部１２０２ｅに流れる。第３の垂直ホール素子接触部１２０２ｃは電圧基準１２１０、例えばグラウンドに結合される。電流源１２０８からの電流は、第１および第５の垂直ホール素子接触部１２０２ａ、１２０２ｅから、それぞれ、ＣＶＨ検知素子１２００の基板１２０６を通り（例えば、基板上のエピタキシャル層を通り）、破線で示すように第３の垂直ホール素子接触部１２０２ｃに流れる。
【0130】
外部磁界に応答する信号Ｖｍは、それぞれ、第２の垂直ホール素子接触部１２０２ｂと第４の垂直ホール素子接触部１２０２ｄとの間に生じる。
【0131】
同様の参照指定を有する図１２の同様の素子が示される図１２Ａをここで参照すると、同じ垂直ホール素子１２００（同じ５つの垂直ホール素子接触部の第２のバイアス電流位相（１８０度位相）において、電流源１２０８は、第３の垂直ホール素子接触部１２０２ｃに結合され、第１および第５の垂直ホール素子接触部１２０２ａ、１２０２ｅはそれぞれ、共にかつ基準電圧１２１０に結合される。そのため、電流は、図１２に示す方向と反対方向に基板１２０６を通して流れる。
【0132】
図１２の場合と同様に、外部磁界に応答する信号Ｖｍは、それぞれ、第２の垂直ホール素子接触部１２０２ｂと第４の垂直ホール素子接触部１２０２ｄとの間に生じる。図１２Ａの信号Ｖｍは、図１２の信号Ｖｍのようである。しかしながら、信号内のオフセット電圧は、異なる、例えば、符号が異なり、大きさが或る程度異なるとすることができる。
【0133】
同様の参照指定を有する図１２および１２Ａの同様の素子が示される図１２Ｂをここで参照すると、同じ垂直ホール素子１２００（同じ５つの垂直ホール素子接触部）に対する第３のバイアス電流位相（９０度位相）において、電流源１２０８は、第２の垂直ホール素子接触部１２０２ｂに結合され、第４の垂直ホール素子接触部１２０２ｄは基準電圧１２１０に結合される。そのため、電流は、第２の垂直ホール素子接触部１２０２ｂから基板１２０６を通り第４の垂直ホール素子接触部１２０２ｄに流れる。
【0134】
第１および第５の垂直ホール素子接触部１２０２ａ、１２０２ｅはそれぞれ、共に結合される。一部の電流は、第２の垂直ホール素子接触部１２０２ｂから基板１２０６を通り第１の垂直ホール素子接触部１２０２ａにまた相互結合を通り第５の垂直ホール素子接触部１２０２ｅにも流れる。一部の電流は、第５の垂直ホール素子接触部１２０２ｅから基板１２０６を通り第４の垂直ホール素子接触部１２０２ｄにも流れる。
【0135】
外部磁界に応答する信号Ｖｍは、第１の垂直ホール素子接触部１２０２ａ第１（および第５の垂直ホール素子接触部１２０２ｅ）と、第３の垂直ホール素子接触部１２０２ｃとの間に生じる。図１２Ｂの信号Ｖｍは、図１２および図１２Ａの信号Ｖｍのようである。しかしながら、信号内のオフセット電圧は、異なる、例えば、符号が異なり、大きさが或る程度異なるとすることができる。
【0136】
同様の参照指定を有する図１２～１２Ｂの同様の素子が示される図１２Ｃをここで参照すると、ＣＶＨ検知素子１０２の同じ垂直ホール素子１２００（同じ５つの垂直ホール素子接触部）に対する第４のバイアス電流位相（２７０度位相）において、電流は、図１２Ｂに示す電流から反転される。電流源１２０８は、第４の垂直ホール素子接触部１２０２ｄに結合され、第２の垂直ホール素子接触部１２０２ｂは基準電圧１２１０に結合される。そのため、電流は、第４の垂直ホール素子接触部１２０２ｄから基板１２０６を通り第２の垂直ホール素子接触部１２０２ｂに流れる。
【0137】
第１および第５の垂直ホール素子接触部１２０２ａ、１２０２ｅはそれぞれ、共に結合される。一部の電流は、第４の垂直ホール素子接触部１２０２ｄから基板１２０６を通り第５の垂直ホール素子接触部１２０２ｅに、相互結合を通り第１の垂直ホール素子接触部１２０２ａにも流れる。一部の電流は、第１の垂直ホール素子接触部１２０２ａから基板１２０６を通り第２の垂直ホール素子接触部１２０２ｂにも流れる。
【0138】
外部磁界に応答する信号Ｖｍは、第１の垂直ホール素子接触部１２０２ａ（および第５の垂直ホール素子接触部１２０２ｅ）と、第３の垂直ホール素子接触部１２０２ｃとの間に生じる。図１２Ｃの信号Ｖｍは、図１２～図１２Ｂの信号Ｖｍのようである。しかしながら、信号内のオフセット電圧は、異なる、例えば、符号が異なり、大きさが或る程度異なるとすることができる。
【0139】
【0140】
バイアス電流位相のシーケンスが、電流スピニング動作中に任意の順序とすることができ、バイアス電流位相が、任意の静的結合で複数の垂直ホール素子に適用され得ることが理解されるべきである。
【0141】
【0142】
第１の複数の垂直ホール素子Ａ１～Ａ４は、並列に結合され得、上記電子回路９１２、１０１２、または１１１２のうちの任意の電子回路に含まれ得る電子回路１３０２の第１の部分１３０２ａに第１の並列信号１３０４を提供することができる。第１の並列信号１３０４は差分信号とすることができる。
【0143】
第２の複数の垂直ホール素子Ｂ１～Ｂ４は、並列に結合され得、電子回路１３０２の第２の部分１３０２ｂに第２の並列信号１３０６を提供することができる。第２の並列信号１３０６は差分信号とすることができる。
【0144】
電子回路１３０２の第１の部分１３０２ａは、第１の複数の垂直ホール素子Ａ１～Ａ４に関連する信号１３０２ａａを生成するために動作可能とすることができ、その信号１３０２ａａは、図１５と併せて以下でより完全に説明される。
【0145】
電子回路１３０２の第２の部分１３０２ａは、第２の複数の垂直ホール素子Ｂ１～Ｂ４に関連する信号１３０２ｂａを生成するために動作可能とすることができ、その信号１３０２ｂａは、図１５と併せて以下でより完全に説明される。
【0146】
電子回路１３００について、そして、上記また以下で説明する電子回路について、第１および第２の中心が分離する場合、第１の中心と第２の中心との間のポイント、例えば、図６の６１２と６１４との間のポイント、好ましくは第１の中心と第２の中心との間の中心にあるポイントで、または、第１および第２の中心が一致する場合、第１および第２の中心に一致するポイントで、基板に交差する回転軸を、検知された回転磁界が有する場合に、並列信号１３０４、１３０６の最小歪みが生じることができることが認識されるべきである。
【0147】
【0148】
第１の複数の平面ホール素子Ｃ１～Ｃ４は、並列に結合され得、上記電子回路９１２、１０１２、または１１１２のうちの任意の電子回路に含まれ得る電子回路１４０２に第３の並列信号を提供することができる。
【0149】
電子回路１４０２は、複数の平面ホール素子Ｃ１～Ｃ４に関連する信号１４０２ａを生成するために動作可能とすることができ、その信号１４０２ａは、図１５と併せて以下でより完全に説明される。
【0150】
【0151】
部分１５００は、電子回路１５０２を含むことができる。電子回路１５０２は、それぞれ、３つの回路チャネル１５０４、１５１２、１５１４内の、図１３および図１４の信号１３０２ａａ、１３０２ｂａ、１４０２ａに結合され得る。
【0152】
回路チャネル１５０４、１５１２、１５１４は、同様であり、したがって、回路チャネル１５０４のみがここで説明される。回路チャネル１５０４、１５１２、１５１４が、ｘ、ｙ、およびｚ方向の検知された磁界を示す信号をそれぞれ生成することができることが理解されるであろう。
【0153】
回路チャネル１５０４は、チョッパー安定化増幅器を形成することができ、チョッパー安定化増幅器において、変調器１５０６は信号１３０２ａａに結合され、変調器１５０６は、差分変調信号１５０６ａを生成するために動作可能であり、差分変調信号１５０６ａは、信号１３０２ａａの或るバージョンであるが、変調器１５０６のスイッチング周波数に従って高周波数にシフトされた周波数成分を有する。
【0154】
増幅器１５０８は、変調信号１５０６ａに結合され得、増幅信号１５０８ａを生成することができる。別の変調器１５１０は、増幅信号１５０８ａに結合され得、変調器１５１０は、差分復調信号１５１０ａを生成するために動作可能であり、差分復調信号１５１０ａは、増幅信号１５０８ａの或るバージョンであるが、変調器１５１０のスイッチング周波数に従って低周波数にシフトされた周波数成分を有する。２つの変調器１５０６、１５１０の結果として、差分復調信号１５１０ａは、信号１３０２ａａ内の周波数成分と同じ周波数の周波数成分を有する。
【0155】
回路チャネル１５０４のチョッパー安定化増幅器の２重変調は、信号１３０２ａａ内のＤＣ誤差成分および同様に増幅器１５０８によって生成されるＤＣ誤差成分を低減することが認識されるであろう。
【0156】
復調信号１５１２ａは、回路チャネル１５１２によって生成され得、その復調信号１５１２ａは信号１３０２ｂａに関連することができる。
【0157】
復調信号１５１４ａは、回路チャネル１５１４によって生成され得、その復調信号１５１４ａは信号１４０２に関連することができる。
【0158】
差分復調信号１５１０ａ、１５１２ａ、１５１４ａは、出力フォーマットモジュール１５１６に結合され得る。出力フォーマットモジュール１５１６は、信号１３０２ａａ、１３０２ｂａ、１４０２ｂａの各信号に関する情報を有するフォーマットされた信号１５１６ａを生成するために動作可能とすることができる。幾つかの実施形態において、フォーマットされた信号１５１６ａは、ＳＥＮＴフォーマット、ＣＡＮフォーマット、あるいは、任意の他のフォーマット、デジタル、アナログ、直列、または並列を有することができる。
【0159】
本明細書で引用される全ての参考文献は、参照によりその全体が本明細書に組み込まれる。
【0160】
本特許の主題である、種々の概念、構造、および技法を示すのに役立つ好ましい実施形態を説明して、これらの概念、構造、および技法を組み込む他の実施形態が使用され得ることがここで明らかになるであろう。したがって、特許の範囲が、説明する実施形態に限定されるべきであるのではなく、むしろ、以下の特許請求の範囲の趣旨および範囲によってのみ限定されるべきであることが提示される。
【0161】
本明細書で説明する実施形態の要素は、上記で特に述べられない他の実施形態を形成するために組み合わされ得る。単一実施形態の文脈で説明される種々の要素は、別々にまたは任意の適切なサブ組み合わせでも提供され得る。本明細書で特に説明されない他の実施形態も、以下の特許請求の範囲の範囲内にある。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図12A】
【図12B】
【図12C】
【図13】
【図14】
【図15】
【国際調査報告】