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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-05-01
(54)【発明の名称】電子－フォトニックプロセッサ及び関連するパッケージ
(51)【国際特許分類】
H01L 25/07 20060101AFI20240423BHJP
H01L 25/16 20230101ALI20240423BHJP
H01L 23/36 20060101ALI20240423BHJP
【ＦＩ】
H01L25/08 H
H01L25/16 B
H01L23/36 C
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023571379
(86)(22)【出願日】2022-05-20
(85)【翻訳文提出日】2024-01-11
(86)【国際出願番号】 US2022030215
(87)【国際公開番号】W WO2022246171
(87)【国際公開日】2022-11-24
(31)【優先権主張番号】63/191,278
(32)【優先日】2021-05-20
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】63/192,519
(32)【優先日】2021-05-24
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】520447204
【氏名又は名称】ライトマター インコーポレイテッド
【氏名又は名称原語表記】ＬＩＧＨＴＭＡＴＴＥＲ，ＩＮＣ．
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(74)【代理人】
【識別番号】100142907
【弁理士】
【氏名又は名称】本田 淳
(72)【発明者】
【氏名】レイミー、カール
(72)【発明者】
【氏名】ハリス、ニコラス シー．
(72)【発明者】
【氏名】エスランプール、ハミッド
(72)【発明者】
【氏名】ドビー、ブラッドリー デイビッド
(72)【発明者】
【氏名】グールド、マイケル
(72)【発明者】
【氏名】コパ、アンソニー
(72)【発明者】
【氏名】グレスカンプ、ブライアン
(72)【発明者】
【氏名】ブナンダー、ダリアス
【テーマコード（参考）】
5F136
【Ｆターム（参考）】
5F136BB07
5F136BB14
5F136BB18
5F136DA44
(57)【要約】
電子－フォトニックパッケージ及び関連する製造方法が記載されている。パッケージは、複数のフォトニック集積回路（ＰＩＣ）であって、光学ドメインで行列乗算を実行するように構成されたフォトニック加速器を各ＰＩＣが含む複数のフォトニック集積回路（ＰＩＣ）を含むことができる。パッケージは、フォトニック加速器のうちの少なくとも１つを制御するように構成された特定用途向け集積回路（ＡＳＩＣ）をさらに含むことができる。パッケージは、インターポーザをさらに含む。複数のＰＩＣは、インターポーザの第１の側に結合され、ＡＳＩＣは、第１の側の反対側にあるインターポーザの第２の側に結合されている。第１の熱伝導性部材は、ＰＩＣのうちの少なくとも１つと熱接触した状態にある。第１の熱伝導性部材は、ヒートスプレッダを含むことができる。第２の熱伝導性部材は、ＡＳＩＣと熱接触した状態にある。第２の熱伝導性部材は、蓋を含むことができる。第１の熱伝導性部材は、インターポーザの第１の側に面し、第２の熱伝導性部材は、インターポーザの第２の側に面している。いくつかの実施形態では、インターポーザは、一部が基板上に位置し、一部がＰＩＣ上に位置している。
【特許請求の範囲】
【請求項1】
電子－フォトニックパッケージであって、開口部が内部を通って画定された基板と、
特定用途向け集積回路（ＡＳＩＣ）及びフォトニック集積回路（ＰＩＣ）であって、両者の間の第１のチップが前記開口部内に設けられた特定用途向け集積回路（ＡＳＩＣ）及びフォトニック集積回路（ＰＩＣ）と、
インターポーザであって、前記第１のチップが前記インターポーザの第１の側に結合され、前記ＡＳＩＣと前記ＰＩＣとの間の第２のチップが、前記第１の側の反対側にある前記インターポーザの第２の側に結合されているインターポーザと、
前記開口部内に、前記第１のチップと熱接触した状態で設けられたヒートスプレッダと、
前記第２のチップと熱接触した状態にある熱伝導性の蓋と、
を含む電子－フォトニックパッケージ。
【請求項2】
前記開口部が前記基板の上面から前記基板の底面まで画定されている、請求項１に記載の電子－フォトニックパッケージ。
【請求項3】
前記第１のチップが前記ＰＩＣであり、前記第２のチップが前記ＡＳＩＣであり、これにより、前記ヒートスプレッダが前記ＰＩＣと熱接触した状態にあり、前記熱伝導性の蓋が前記ＡＳＩＣと熱接触した状態にあるようになっている、請求項１に記載の電子－フォトニックパッケージ。
【請求項4】
前記第１のチップが、少なくとも部分的に前記開口部内に設けられている、請求項１に記載の電子－フォトニックパッケージ。
【請求項5】
前記熱伝導性の蓋は、その内部を通って画定されたファイバ通路を有する請求項１に記載の電子－フォトニックパッケージ。
【請求項6】
前記ファイバ通路を通過するファイバが、前記ＰＩＣにエッジ結合するように構成された、請求項５に記載の電子－フォトニックパッケージ。
【請求項7】
前記基板は、前記インターポーザに面する上面と、底面と、を有し、前記電子－フォトニックパッケージは、前記基板の前記底面に結合されたランドグリッドアレイ（ＬＧＡ）パッドをさらに含む、請求項１に記載の電子－フォトニックパッケージ。
【請求項8】
前記インターポーザがシリコンインターポーザ又は有機インターポーザを含む、請求項１に記載の電子－フォトニックパッケージ。
【請求項9】
前記ＰＩＣが、光学ドメインで行列乗算を実行するように構成されたフォトニック加速器を含むとともに、前記ＡＳＩＣが、前記フォトニック加速器を制御するように構成されたデジタルコントローラを含む、請求項１に記載の電子－フォトニックパッケージ。
【請求項10】
レーザが前記電子－フォトニックパッケージの中に設けられていない、請求項１に記載の電子－フォトニックパッケージ。
【請求項11】
電子－フォトニックプロセッサであって、複数のフォトニック集積回路（ＰＩＣ）であって、光学ドメインで行列乗算を実行するように構成されたフォトニック加速器を各ＰＩＣが含む複数のフォトニック集積回路（ＰＩＣ）と、
前記フォトニック加速器のうちの少なくとも１つを制御するように構成された特定用途向け集積回路（ＡＳＩＣ）と、
インターポーザであって、前記複数のＰＩＣが前記インターポーザの第１の側に結合され、前記ＡＳＩＣが、前記第１の側の反対側にある前記インターポーザの第２の側に結合されているインターポーザと、
前記ＰＩＣのうちの少なくとも１つと熱接触した状態にある第１の熱伝導性部材と、
前記ＡＳＩＣと熱接触した状態にある第２の熱伝導性部材と、
を含み、
前記第１の熱伝導性部材が、前記インターポーザの前記第１の側に面し、前記第２の熱伝導性部材が、前記インターポーザの前記第２の側に面する電子－フォトニックプロセッサ。
【請求項12】
開口部が内部を通って形成された基板をさらに含み、前記インターポーザが前記基板上に装着されているとともに、前記第１の熱伝導性部材又は前記第２の熱伝導性部材のいずれかが、前記開口部内に設けられた、請求項１１に記載の電子－フォトニックプロセッサ。
【請求項13】
前記基板は、前記インターポーザに面する上面と、底面と、を有し、前記電子－フォトニックプロセッサは、前記基板の前記底面に結合されたランドグリッドアレイ（ＬＧＡ）パッドをさらに含む、請求項１２に記載の電子－フォトニックプロセッサ。
【請求項14】
前記第２の熱伝導性部材が前記基板と接触した状態にある、請求項１２に記載の電子－フォトニックプロセッサ。
【請求項15】
前記インターポーザがシリコンインターポーザ又は有機インターポーザを含む、請求項１１に記載の電子－フォトニックプロセッサ。
【請求項16】
前記デジタルコントローラが、前記フォトニック加速器を制御して、前記光学ドメインで並列にタイルごとに行列乗算を実行するように構成された、請求項１１に記載の電子－フォトニックプロセッサ。
【請求項17】
前記フォトニック加速器が、前記光学ドメインでスカラー乗法を実行するように構成されたフォトニック乗算器を含む、請求項１１に記載の電子－フォトニックプロセッサ。
【請求項18】
前記フォトニック加速器が、前記光学ドメインでスカラー加法を実行するように構成されたフォトニック加算器を含む、請求項１１に記載の電子－フォトニックプロセッサ。
【請求項19】
前記複数のＰＩＣ、前記ＡＳＩＣ、前記インターポーザ、前記第１の熱伝導性部材、及び前記第２の熱伝導性部材がパッケージを形成するとともに、前記電子－フォトニックプロセッサが、前記パッケージの外側に設けられたレーザをさらに含む、請求項１１に記載の電子－フォトニックプロセッサ。
【請求項20】
前記第１の熱伝導性部材が伝導性ピラーを含む、請求項１１に記載の電子－フォトニックプロセッサ。
【請求項21】
電子－フォトニックパッケージであって、基板と、
前記基板によって支持されたフォトニック集積回路（ＰＩＣ）と、
一部が前記基板上に位置し、一部が前記ＰＩＣ上に位置するインターポーザと、
前記インターポーザを前記基板に結合する第１の接続のセット、及び前記インターポーザを前記ＰＩＣに結合する第２の接続のセットであって、前記第１の接続のセットが前記第２の接続のセットに対して異なるサイズを有する第１の接続のセット及び第２の接続のセットと、
前記インターポーザ上に設けられた特定用途向け集積回路（ＡＳＩＣ）と、
を含む電子－フォトニックパッケージ。
【請求項22】
前記ＡＳＩＣと熱接触した状態にある熱伝導性の蓋をさらに含む、請求項２１に記載の電子－フォトニックパッケージ。
【請求項23】
前記第１の相互接続のセットがボールグリッドアレイ（ＢＧＡ）である、請求項２１に記載の電子－フォトニックパッケージ。
【請求項24】
前記第１の接続のセットが前記第２の接続のセットよりも大きい、請求項２１に記載の電子－フォトニックパッケージ。
【請求項25】
前記基板は、その内部を通って画定された開口部を有し、前記ＰＩＣが前記開口部内に設けられた、請求項２１に記載の電子－フォトニックパッケージ。
【請求項26】
電子－フォトニックパッケージを製造するための方法であって、基板、特定用途向け集積回路（ＡＳＩＣ）、フォトニック集積回路（ＰＩＣ）、及びインターポーザを得ることと、
前記ＡＳＩＣを前記インターポーザの第１の側に取り付け、前記ＰＩＣを前記インターポーザの第２の側に取り付けることによって、インターポーザモジュールを形成することと、
前記インターポーザモジュールを前記基板に取り付けることと、
第１の熱伝導性部材を前記ＡＳＩＣと熱接触した状態で配置することと、
第２の熱伝導性部材を前記ＰＩＣと熱接触した状態で配置することと、
を含む方法。
【請求項27】
前記インターポーザの前記第１の側に第１のアンダーフィルを形成することと、前記インターポーザを裏返すことと、
裏返すことの後に続いて、前記インターポーザの前記第２の側に第２のアンダーフィルを形成することと、
をさらに含む請求項２６に記載の方法。
【請求項28】
前記第２の熱伝導性部材を前記ＰＩＣと熱接触した状態で配置することが、前記基板に形成された開口部を通して前記第２の熱伝導性部材を挿入することを含む、請求項２６に記載の方法。
【請求項29】
前記基板を裏返すことをさらに含み、前記第１の熱伝導性部材を前記ＡＳＩＣと熱接触した状態で配置することが、前記基板を裏返す前に実行され、前記第２の熱伝導性部材を前記ＰＩＣと熱接触した状態で配置することが、前記基板を裏返した後に実行される、請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電子－フォトニックプロセッサ及び関連するパッケージに関する。
【背景技術】
【0002】
深層学習、機械学習、潜在変数モデル、ニューラルネットワーク及び他の行列ベースの微分可能プログラムは、自然言語処理及び画像中の物体認識を含む様々な問題を解くために使用される。深層ニューラルネットワークを用いてこれらの問題を解くことは、通常、必要とされる計算処理を実行するために長い処理時間を必要とする。深層学習アルゴリズムを加速するための従来の手法は、専用ハードウェアアーキテクチャを開発することであった。これは、電気信号によって表される複数ビットの情報に論理ゲートを実装するための何億ものトランジスタを含む回路からなる従来のコンピュータプロセッサ、例えば、中央処理装置（ＣＰＵ：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）が汎用計算のために設計されており、したがって特定のパターンのデータ移動、並びに深層学習及び他の行列ベースの微分可能プログラムで使用されるアルゴリズムによって必要とされる計算処理向けに最適化されていないためである。深層学習で使用するための専用ハードウェアの従来例の１つは、グラフィックス処理装置（ＧＰＵ：ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）であり、ＧＰＵを画像処理及びグラフィック操作を実行するためのＣＰＵよりも効率的にする高度並列アーキテクチャを有する。グラフィック処理についての開発後、ＧＰＵは、ニューラルネットワーク及び深層学習で使用されるような他の並列化可能アルゴリズムに対して、ＣＰＵよりも効率的であることが分かった。この認識、並びに人工知能及び深層学習の人気の高まりが、これらの計算処理の速度のさらなる向上を可能にし得る新たな電子回路アーキテクチャへのさらなる研究につながった。
【発明の概要】
【0003】
従来、ニューラルネットワークを使用した深層学習は、訓練段階及び評価段階（ときに「推論」と呼ばれる）の２つの段階を必要とする。例えば、評価段階中に画像又は音声サンプルを分類するために、深層学習アルゴリズムをプロセッサに対して意味のあるように実行することができるようになるまで、ニューラルネットワークは、最初に訓練されなければならない。訓練段階は、時間がかかる可能性があり、集中的な計算処理を必要とする。
【0004】
いくつかの実施形態は、電子－フォトニックパッケージであって、開口部が内部を通って画定された基板と、特定用途向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）及びフォトニック集積回路（ＰＩＣ：ｐｈｏｔｏｎｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）であって、両者の間の第１のチップが開口部内に設けられたＡＳＩＣ及びＰＩＣと、インターポーザであって、第１のチップがその第１の側に結合され、ＡＳＩＣとＰＩＣとの間の第２のチップが、第１の側の反対側にあるその第２の側に結合されているインターポーザと、開口部内に、第１のチップと熱接触した状態で設けられたヒートスプレッダと、第２のチップと熱接触した状態にある熱伝導性の蓋と、を含む電子－フォトニックパッケージに関する。
【0005】
いくつかの実施形態では、開口部は、基板の上面から基板の底面まで画定されている。
いくつかの実施形態では、第１のチップはＰＩＣであり、第２のチップはＡＳＩＣであり、これにより、ヒートスプレッダがＰＩＣと熱接触した状態にあり、熱伝導性の蓋がＡＳＩＣと熱接触した状態にあるようになっている。
いくつかの実施形態では、第１のチップはＰＩＣであり、第２のチップはＡＳＩＣであり、これにより、ヒートスプレッダがＰＩＣと熱接触した状態にあり、熱伝導性の蓋がＡＳＩＣと熱接触した状態にあるようになっている。
【0006】
いくつかの実施形態では、第１のチップは、少なくとも部分的に開口部内に設けられている。
いくつかの実施形態では、熱伝導性の蓋は、その内部を通って画定されたファイバ通路を有する。
いくつかの実施形態では、熱伝導性の蓋は、その内部を通って画定されたファイバ通路を有する。
【0007】
いくつかの実施形態では、ファイバ通路を通過するファイバは、ＰＩＣにエッジ結合するように構成されている。
いくつかの実施形態では、基板は、インターポーザに面する上面と、底面と、を有するとともに、電子－フォトニックパッケージは、基板の底面に結合されたランドグリッドアレイ（ＬＧＡ：ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）パッドをさらに含む。
いくつかの実施形態では、基板は、インターポーザに面する上面と、底面と、を有するとともに、電子－フォトニックパッケージは、基板の底面に結合されたランドグリッドアレイ（ＬＧＡ：ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）パッドをさらに含む。
【0008】
いくつかの実施形態では、インターポーザは、シリコンインターポーザ又は有機インターポーザを含む。
いくつかの実施形態では、ＰＩＣは、光学ドメインで行列乗算を実行するように構成されたフォトニック加速器を含むとともに、ＡＳＩＣは、フォトニック加速器を制御するように構成されたデジタルコントローラを含む。
いくつかの実施形態では、ＰＩＣは、光学ドメインで行列乗算を実行するように構成されたフォトニック加速器を含むとともに、ＡＳＩＣは、フォトニック加速器を制御するように構成されたデジタルコントローラを含む。
【0009】
いくつかの実施形態では、電子－フォトニックパッケージは、レーザがその中に設けられていない。
いくつかの実施形態は、電子－フォトニックプロセッサであって、複数のフォトニック集積回路（ＰＩＣ）であって、光学ドメインで行列乗算を実行するように構成されたフォトニック加速器をそれぞれが含むＰＩＣと、フォトニック加速器のうちの少なくとも１つを制御するように構成された特定用途向け集積回路（ＡＳＩＣ）と、インターポーザであって、複数のＰＩＣがその第１の側に結合され、ＡＳＩＣが、第１の側の反対側にあるその第２の側に結合されているインターポーザと、ＰＩＣのうちの少なくとも１つと熱接触した状態にある第１の熱伝導性部材と、ＡＳＩＣと熱接触した状態にある第２の熱伝導性部材と、を含むとともに、第１の熱伝導性部材が、インターポーザの第１の側に面し、第２の熱伝導性部材が、インターポーザの第２の側に面する電子－フォトニックプロセッサに関する。
いくつかの実施形態は、電子－フォトニックプロセッサであって、複数のフォトニック集積回路（ＰＩＣ）であって、光学ドメインで行列乗算を実行するように構成されたフォトニック加速器をそれぞれが含むＰＩＣと、フォトニック加速器のうちの少なくとも１つを制御するように構成された特定用途向け集積回路（ＡＳＩＣ）と、インターポーザであって、複数のＰＩＣがその第１の側に結合され、ＡＳＩＣが、第１の側の反対側にあるその第２の側に結合されているインターポーザと、ＰＩＣのうちの少なくとも１つと熱接触した状態にある第１の熱伝導性部材と、ＡＳＩＣと熱接触した状態にある第２の熱伝導性部材と、を含むとともに、第１の熱伝導性部材が、インターポーザの第１の側に面し、第２の熱伝導性部材が、インターポーザの第２の側に面する電子－フォトニックプロセッサに関する。
【0010】
いくつかの実施形態では、電子－フォトニックプロセッサは、開口部が内部を通って形成された基板をさらに含み、インターポーザが基板上に装着されているとともに、第１の熱伝導性部材又は第２の熱伝導性部材のいずれかが、開口部内に設けられている。
【0011】
いくつかの実施形態では、基板は、インターポーザに面する上面と、底面と、を有するとともに、電子－フォトニックプロセッサは、基板の底面に結合されたランドグリッドアレイ（ＬＧＡ）パッドをさらに含む。
【0012】
いくつかの実施形態では、第２の熱伝導性部材が基板と接触した状態にある。
いくつかの実施形態では、インターポーザは、シリコンインターポーザ又は有機インターポーザを含む。
いくつかの実施形態では、インターポーザは、シリコンインターポーザ又は有機インターポーザを含む。
【0013】
いくつかの実施形態では、デジタルコントローラは、フォトニック加速器を制御して、光学ドメインで並列にタイルごとに行列乗算を実行するように構成されている。
いくつかの実施形態では、フォトニック加速器は、光学ドメインでスカラー乗法を実行するように構成されたフォトニック乗算器を含む。
いくつかの実施形態では、フォトニック加速器は、光学ドメインでスカラー乗法を実行するように構成されたフォトニック乗算器を含む。
【0014】
いくつかの実施形態では、フォトニック加速器は、光学ドメインでスカラー加法を実行するように構成されたフォトニック加算器を含む。
いくつかの実施形態では、複数のＰＩＣ、ＡＳＩＣ、インターポーザ、第１の熱伝導性部材、及び第２の熱伝導性部材がパッケージを形成するとともに、電子－フォトニックプロセッサは、パッケージの外側に設けられたレーザをさらに含む。
いくつかの実施形態では、複数のＰＩＣ、ＡＳＩＣ、インターポーザ、第１の熱伝導性部材、及び第２の熱伝導性部材がパッケージを形成するとともに、電子－フォトニックプロセッサは、パッケージの外側に設けられたレーザをさらに含む。
【0015】
いくつかの実施形態では、第１の熱伝導性部材は伝導性ピラーを含む。
いくつかの実施形態は、電子－フォトニックパッケージであって、基板と、基板によって支持されたフォトニック集積回路（ＰＩＣ）と、一部が基板上に位置し、一部がＰＩＣ上に位置するインターポーザと、インターポーザを基板に結合する第１の接続のセット、及びインターポーザをＰＩＣに結合する第２の接続のセットであって、第１の接続のセットが第２の接続のセットに対して異なるサイズを有する第１の接続のセット及び第２の接続のセットと、インターポーザ上に設けられた特定用途向け集積回路（ＡＳＩＣ）と、を含む電子－フォトニックパッケージに関する。
いくつかの実施形態は、電子－フォトニックパッケージであって、基板と、基板によって支持されたフォトニック集積回路（ＰＩＣ）と、一部が基板上に位置し、一部がＰＩＣ上に位置するインターポーザと、インターポーザを基板に結合する第１の接続のセット、及びインターポーザをＰＩＣに結合する第２の接続のセットであって、第１の接続のセットが第２の接続のセットに対して異なるサイズを有する第１の接続のセット及び第２の接続のセットと、インターポーザ上に設けられた特定用途向け集積回路（ＡＳＩＣ）と、を含む電子－フォトニックパッケージに関する。
【0016】
いくつかの実施形態では、電子－フォトニックパッケージは、ＡＳＩＣと熱接触した状態にある熱伝導性の蓋をさらに含む。
いくつかの実施形態では、第１の相互接続のセットはボールグリッドアレイ（ＢＧＡ：ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）である。
いくつかの実施形態では、第１の相互接続のセットはボールグリッドアレイ（ＢＧＡ：ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）である。
【0017】
いくつかの実施形態では、第１の接続のセットは、第２の接続のセットよりも大きい。
いくつかの実施形態では、基板は、その内部を通って画定された開口部を有し、ＰＩＣが開口部内に設けられている。
いくつかの実施形態では、基板は、その内部を通って画定された開口部を有し、ＰＩＣが開口部内に設けられている。
【0018】
いくつかの実施形態は、電子－フォトニックパッケージを製造するための方法であって、基板、特定用途向け集積回路（ＡＳＩＣ）、フォトニック集積回路（ＰＩＣ）、及びインターポーザを得ることと、ＡＳＩＣをインターポーザの第１の側に取り付け、ＰＩＣをインターポーザの第２の側に取り付けることによって、インターポーザモジュールを形成することと、インターポーザモジュールを基板に取り付けることと、第１の熱伝導性部材をＡＳＩＣと熱接触した状態で配置することと、第２の熱伝導性部材をＰＩＣと熱接触した状態で配置することと、を含む方法に関する。
【0019】
いくつかの実施形態では、方法は、インターポーザの第１の側に第１のアンダーフィルを形成することと、インターポーザを裏返すことと、裏返すことの後に続いて、インターポーザの第２の側に第２のアンダーフィルを形成することと、をさらに含む。
【0020】
いくつかの実施形態では、第２の熱伝導性部材をＰＩＣと熱接触した状態で配置することが、基板に形成された開口部を通して第２の熱伝導性部材を挿入することを含む。
いくつかの実施形態では、方法は、基板を裏返すことをさらに含み、第１の熱伝導性部材をＡＳＩＣと熱接触した状態で配置することが基板を裏返す前に実行され、第２の熱伝導性部材をＰＩＣと熱接触した状態で配置することが基板を裏返した後に実行される。
いくつかの実施形態では、方法は、基板を裏返すことをさらに含み、第１の熱伝導性部材をＡＳＩＣと熱接触した状態で配置することが基板を裏返す前に実行され、第２の熱伝導性部材をＰＩＣと熱接触した状態で配置することが基板を裏返した後に実行される。
【0021】
本出願の様々な態様及び実施形態は、以下の図を参照して説明される。これらの図は、必ずしも一定の縮尺で描かれているわけではないことを認識されたい。複数の図に出現する項目は、それらが出現する図において同じ参照番号で表示される。
【図面の簡単な説明】
【0022】
【図1A】いくつかの実施形態による、代表的な行列－ベクトル乗算を図示している。
【図1B】いくつかの実施形態による、行列－ベクトル乗算を実行するように構成された電子－フォトニックプロセッサを図示するブロック図である。
【図2A】いくつかの実施形態による、タイルごとに実行される代表的な行列－ベクトル乗算を図示する。
【図2B】いくつかの実施形態による、タイルごとに行列－ベクトル乗算を実行するように構成された電子－フォトニックプロセッサのブロック図である。
【図2C】いくつかの実施形態による、インターポーザを有する電子－フォトニックプロセッサの概略図である。
【図3A】いくつかの実施形態による、電子－フォトニックプロセッサをホストするパッケージの第１の断面図である。
【図3B】いくつかの実施形態による、電子－フォトニックプロセッサをホストするパッケージの第２の断面図である。
【図3C】いくつかの実施形態による、電子－フォトニックプロセッサをホストするパッケージの上面図である。
【図3D】いくつかの実施形態による、電子－フォトニックプロセッサをホストするパッケージの斜視図である。
【図4】いくつかの実施形態による、ソケットを介してプリント回路基板に装着されたパッケージの断面図である。
【図5】いくつかの実施形態による、電子－フォトニックプロセッサをホストする別のパッケージの第１の断面図である。
【図6】いくつかの実施形態による、電子－フォトニックパッケージを製造するためのプロセスを図示するフローチャートである。
【発明を実施するための形態】
【0023】
Ｉ．概要
本発明者らは、フォトニック加速器が、フォトニック加速器それ自体、又はそれらを制御する電子回路内での熱の発生により生じる温度変動の影響を受けやすいことを認識し、理解している。本発明者らは、温度変動を制限するように熱を拡散させるように設計されたパッケージを開発した。
本発明者らは、フォトニック加速器が、フォトニック加速器それ自体、又はそれらを制御する電子回路内での熱の発生により生じる温度変動の影響を受けやすいことを認識し、理解している。本発明者らは、温度変動を制限するように熱を拡散させるように設計されたパッケージを開発した。
【0024】
フォトニック加速器が適正に機能するかどうかは、屈折率が時間の経過とともに比較的一定に保たれるかどうかに大きく依存する。ある物質の屈折率は、光がその物質を通って移動する速度を記述する無次元数であるが、これは、光がその物質中でどのように伝搬するのかを決定するという点で、フォトニック回路の設計にとって極めて重要なパラメータである。これは、光導波路で定義されるモードの伝搬定数が、屈折率に直接依存するからである。物質の屈折率が正確に制御可能であることにより、技術者は、他の機能がある中でもとりわけ、光を制御、変調、及び操縦することが可能になる。物質の屈折率は、他の効果がある中でもとりわけ、（物質中の搬送波の密度の変更による）プラズマ分散効果を活用することによって変わる可能性がある。このため、屈折率は、所望の効果を得るために故意に変えることができる。しかしながら、例えば、熱が原因で望ましくない屈折率の変動もまた、生じる可能性がある。フォトニック加速器が熱にさらされると、フォトニック加速器それ自体から発生したのか、又は他のチップから発生したのかにかかわらず、屈折率が予測不能に変わることで、光モードの特性を変更する。これは、フォトニック加速器の性能に悪影響を与える。
【0025】
フォトニック加速器それ自体は、熱を発生することができるが、この熱は通常、フォトニック加速器を制御するデジタルコントローラによって発生する熱よりも小さい。これは、電子回路が寄生容量の影響を受けやすく、このことが電力の散逸につながり、その結果、ジュール効果を介しての熱の発生につながるからである。それとは反対に、本質的に、フォトニック回路は寄生容量の影響を受けにくい。一例では、フォトニック加速器は１Ｗで動作し、それを制御するデジタルコントローラは１００Ｗで動作することで、発生する熱が大幅に多くなる。
【0026】
デジタルコントローラによって発生した熱が、フォトニック加速器が適正に機能することを主に阻害するものであることを認識し、本発明者らは、フォトニック加速器から遠ざかるように熱を拡散させるように工学的に設計されたパッケージを開発した。いくつかの実施形態では、例えば、フォトニック集積回路（ＰＩＣ）及び特定用途向け集積回路（ＡＳＩＣ）が取り付けられたインターポーザを含むパッケージが提供される。ＰＩＣはフォトニック加速器を含み、ＡＳＩＣはデジタルコントローラを含む。ＰＩＣは、インターポーザの片側（例えば、底側）に設けることができ、ＰＩＣは、インターポーザの反対側（例えば、上側）に設けることができ、熱によって発生した熱は、ＰＩＣから遠ざかるように拡散させ、これにより、熱により引き起こされる屈折率の変動を制限することができる。
【0027】
ＰＩＣもまた、何らかの熱を発生する。この熱はＡＳＩＣによって発生した熱よりも大幅に少ないが、それは望ましくない屈折率の変動にもつながる可能性がある。このため、この熱もパッケージの外側に拡散させることが重要である。本発明者らによって開発されたパッケージは、ＰＩＣによって発生した熱をＡＳＩＣによって発生した熱に対して反対方向に拡散させる。これは、例えば、パッケージの反対側に熱伝導性部材を配置することによって達成することができる。
【0028】
ＩＩ．電子－フォトニックプロセッサ
本出願の態様は、ニューラルネットワークを実行するように構成されたアナログ加速器に関する。加速器は、ある特定のタイプの作業負荷を加速することが可能なマイクロプロセッサである。通常、加速可能な作業負荷は高性能加速器にオフロードされるが、これは、人工知能、マシンビジョン、及び深層学習などの作業負荷を実行する際に、はるかにより効率的である。加速器は、特殊用途プロセッサであり、タスクを実行するために汎用プロセッサと協働して作用するようにプログラムされる場合が多い。アナログ加速器は、アナログドメインで計算処理を実行する加速器である。そのため、アナログ加速器は通常、デジタル－アナログ変換及びアナログ－デジタル変換を伴い、これにより、アナログ加速器はデジタルハードウェアと通信することが可能になる。
本出願の態様は、ニューラルネットワークを実行するように構成されたアナログ加速器に関する。加速器は、ある特定のタイプの作業負荷を加速することが可能なマイクロプロセッサである。通常、加速可能な作業負荷は高性能加速器にオフロードされるが、これは、人工知能、マシンビジョン、及び深層学習などの作業負荷を実行する際に、はるかにより効率的である。加速器は、特殊用途プロセッサであり、タスクを実行するために汎用プロセッサと協働して作用するようにプログラムされる場合が多い。アナログ加速器は、アナログドメインで計算処理を実行する加速器である。そのため、アナログ加速器は通常、デジタル－アナログ変換及びアナログ－デジタル変換を伴い、これにより、アナログ加速器はデジタルハードウェアと通信することが可能になる。
【0029】
フォトニック加速器は、計算処理が光学ドメインで（光を使用して）実行される特定のクラスのアナログ加速器である。本発明者らは、（電気信号の代わりに、又は電気信号と組み合わせて）光信号を使用すると、電子計算処理に関する問題のいくつかを克服することを認識し、理解している。光信号は光速で進む。このため、光信号の待ち時間は、電気伝搬遅延よりもはるかに制限が少ない。加えて、事実上電力は、光信号が進む距離を増やしても散逸されず、電気信号を使用すれば実現可能ではなかった新たなトポロジ及びプロセッサのレイアウトをもたらす。このため、フォトニックプロセッサは、従来の電子プロセッサよりもはるかに良好な速度及び効率性能を提供する。
【0030】
いくつかの実施形態は、機械学習アルゴリズム又は他のタイプのデータ集約型計算処理を実行するように設計されたフォトニック加速器に関する。ある特定の機械学習アルゴリズム（例えば、サポートベクトルマシン、人工ニューラルネットワーク、及び確率グラフィカルモデル学習）は、多次元アレイ／テンソルでの線形変換に大きく依拠している。最も単純な線形変換は、行列－ベクトル乗算であり、これは、従来のアルゴリズムを使用すると、およそＯ（Ｎ２）程度の計算量を有する。ここでＮは、同じ次元のベクトルで乗算される正方行列の次元数である。汎用行列－行列（ＧＥＭＭ：Ｇｅｎｅｒａｌ ｍａｔｒｉｘ－ｍａｔｒｉｘ）演算は、グラフィカル処理、人工知能、ニューラルネットワーク、及び深層学習のソフトウェアを含むソフトウェアアルゴリズムでは、広く普及している。
【0031】
図１Ａは、いくつかの実施形態による、行列－ベクトル乗算を表す図である。行列－ベクトル乗算は、ＧＥＭＭの一例である。行列Ｗは、本明細書では「重み行列」、「入力行列」又は単に「行列」と呼ばれ、行列Ｗの個々の要素は、本明細書では「重み」、「行列値」又は「行列パラメータ」と呼ばれる。ベクトルＸは、本明細書では「入力ベクトル」と呼ばれ、ベクトルＸの個々の要素は、「入力値」、又は単に「入力」と呼ばれる。ベクトルＹは、本明細書では「出力ベクトル」と呼ばれ、ベクトルＹの個々の要素は、「出力値」、又は単に「出力」と呼ばれる。この例では、ＷはＮｘＮ行列であるが、本出願の実施形態は、正方行列に限定されず、又はいかなる特定の次元にも限定されない。人工ニューラルネットワークの文脈では、行列Ｗは、いくつかの可能な例がある中でもとりわけ、重み行列、若しくは重みテンソルの部分行列のブロック、又は活性化（バッチ）行列、若しくは（バッチ）活性化テンソルの部分行列のブロックとすることができる。同様に、入力ベクトルＸは、例えば、重みテンソルのベクトル、又は活性化テンソルのベクトルとすることができる。
【0032】
図１Ａの行列－ベクトル乗算は、スカラー乗法及びスカラー加法に換算して分解することができる。例えば、出力値ｙｉ（この場合、ｉ＝１，２…Ｎ）は、入力値ｘ１，ｘ２…ｘＮの線形結合として計算処理することができる。ｙｉを得るには、スカラー乗法（例えば、Ｗｉ１にｘ１を掛け、Ｗｉ２にｘ２を掛ける）と、スカラー加法（例えば、Ｗｉ１ｘ１にＷｉ２ｘ２を足す）と、を実行することを伴う。いくつかの実施形態では、以下でさらに詳しく説明するように、スカラー乗法、スカラー加法、又はその両方は、光学ドメインで実行してもよい。
【0033】
図１Ｂは、いくつかの実施形態による、フォトニック回路を使用して実装された電子－フォトニックプロセッサ１０を図示する。プロセッサ１０は、行列乗算（例えば、行列－ベクトル乗算又は行列－行列乗算）を実行するように構成することができる。プロセッサ１０は、デジタルコントローラ１００及びフォトニック加速器１５０を含む。デジタルコントローラ１００は、デジタルドメインで動作し、フォトニック加速器１５０は、アナログフォトニックドメインで動作する。
【0034】
デジタルコントローラ１００は、デジタルプロセッサ１０２及びメモリ１０４を含む。フォトニック加速器１５０は、光エンコーダモジュール１５２と、光計算処理モジュール１５４と、光受信器モジュール１５６と、を含む。デジタル－アナログ（ＤＡＣ：ｄｉｇｉｔａｌ－ｔｏ－ａｎａｌｏｇ）モジュール１０６及び１０８は、デジタルデータをアナログ信号に変換する。アナログ－デジタル（ＡＤＣ：ａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌ）モジュール１１０は、アナログ信号をデジタル値に変換する。このため、ＤＡＣ／ＡＤＣモジュールは、デジタルドメインとアナログドメインとの間のインタフェースを提供する。この例では、ＤＡＣモジュール１０６は、Ｎ個のアナログ信号（入力ベクトルのエントリごとに１個）を生成し、ＤＡＣモジュール１０８は、ＮｘＮ個のアナログ信号（行列のエントリごとに１個）を生成し、ＡＤＣモジュール１１０は、Ｎ個のアナログ信号（出力ベクトルのエントリごとに１個）を受信する。行列Ｗはこの例では正方形であるが、いくつかの実施形態では、行列が矩形であることで、出力ベクトルのサイズが入力ベクトルのサイズとは異なるようになっている場合がある。
【0035】
プロセッサ１０は、外部のプロセッサ（例えば、ＣＰＵ）からの入力として、入力ビットストリングの群で表される入力ベクトルを受け取り、出力ビットストリングの群で表される出力ベクトルを生成する。例えば、入力ベクトルがＮ次元ベクトルである場合、入力ベクトルは、Ｎ個の別々のビットストリングであって、各自がベクトルのそれぞれの構成要素を表すビットストリングで表すことができる。入力ビットストリングは、外部のプロセッサから電気信号として受信することができ、出力ビットストリングは、外部のプロセッサに電気信号として送信することができる。いくつかの実施形態では、デジタルプロセッサ１０２は、必ずしもプロセスの繰り返しの後に毎回出力ビットストリングを出力するとは限らない。代わりに、デジタルプロセッサ１０２は、１つ又は複数の出力ビットストリングを使用して、プロセッサ１０の構成要素を通して送給する新たな入力ビットストリームを決定してもよい。いくつかの実施形態では、出力ビットストリングそれ自体は、プロセッサ１０によって実装されたプロセスに後続する繰り返しのための入力ビットストリングとして使用することができる。他の実施形態では、複数の出力ビットストリームを様々なやり方で組み合わせて、後続する入力ビットストリングを決定する。例えば、１つ又は複数の出力ビットストリングを後続する入力ビットストリングの決定の一部として、一緒に加算することができる。
【0036】
ＤＡＣモジュール１０６は、デジタルデータをアナログ信号に変換するように構成されている。光エンコーダモジュール１５２は、光計算処理モジュール１５４によって処理される光学的に符号化された情報に、アナログ信号を変換するように構成されている。情報は、光パルスの振幅、位相及び／又は周波数に符号化してもよい。それに応じて、光エンコーダモジュール１５２は、光振幅変調器、光位相変調器及び／又は光周波数変調器を含んでもよい。いくつかの実施形態では、光信号は、光パルスの振幅及び位相として、関連するビットストリングの値及び符号を表す。いくつかの実施形態では、位相は、正の値及び負の値をそれぞれ表しているゼロ位相シフト又はπ位相シフトのいずれかの２値の選択に限定してもよい。実施形態は、実数の入力ベクトル値に限定されていない。複素ベクトル成分は、光信号を符号化するときに、例えば、３つ以上の位相値を使用することによって表してもよい。
【0037】
光エンコーダモジュール１５２は、光計算処理モジュール１５４に送信されるＮ個の別々の光パルスを出力する。光エンコーダモジュール１５２の出力はそれぞれ、光計算処理モジュール１５４の入力に１対１で結合されている。いくつかの実施形態では、光エンコーダモジュール１５２は、光計算処理モジュール１５４と同じ基板上に設けてもよい（例えば、光エンコーダモジュール１５２及び光計算処理モジュール１５４が同じチップ上にある）。このような実施形態では、光信号は光エンコーダモジュール１５２から、シリコンフォトニック導波路などの導波路の光計算処理モジュール１５４に送信してもよい。
【0038】
光計算処理モジュール１５４は、入力ベクトルＸに行列Ｗを掛けた乗算を実行する。いくつかの実施形態では、光計算処理モジュール１５４は、光学ドメインでそれぞれが入力ベクトルのエントリと行列Ｗのエントリとの間でスカラー乗法を実行するように構成された、複数の光乗算器を含む。任意に、光計算処理モジュール１５４は、光学ドメインでスカラーの乗法の結果を互いに加算するための光加算器をさらに含んでもよい。代替的に、この加算は、電気的に実行してもよい。例えば、光受信器モジュール１５６は、光検出器から受信した光電流の（時間での）積分により得られる電圧を生成してもよい。
【0039】
光計算処理モジュール１５４は、光受信器モジュール１５６に送信されるＮ個の別々の光パルスを出力する。光計算処理モジュール１５４の出力はそれぞれ、光受信器モジュール１５６の入力に１対１で結合されている。いくつかの実施形態では、光計算処理モジュール１５４は、光受信器モジュール１５６と同じ基板上に設けてもよい（例えば、光計算処理モジュール１５４及び光受信器モジュール１５６が同じチップ上にある）。このような実施形態では、光信号は光計算処理モジュール１５４から、シリコンフォトニック導波路の光受信器モジュール１５６に送信してもよい。他の実施形態では、光計算処理モジュール１５４は、光受信器モジュール１５６とは別の基板上に設けてもよい。このような実施形態では、光信号は光ファイバを使用して、フォトニックプロセッサ１０３から光受信器モジュール１５６に送信してもよい。
【0040】
光受信器モジュール１５６は、光計算処理モジュール１５４からＮ個の光パルスを受信する。次に、光パルスはそれぞれ、電気アナログ信号に変換される。いくつかの実施形態では、光パルスのそれぞれの強度及び位相は、光受信器モジュール内の光検出器によって検出される。次に、それらの測定値を表す電気信号は、ＡＤＣモジュール１１０を使用してデジタルドメインに変換され、デジタルプロセッサ１０２に戻される。
【0041】
デジタルプロセッサ１０２は、光エンコーダモジュール１５２、光計算処理モジュール１５４及び光受信器モジュール１５６を制御する。メモリ１０４を使用して、光受信器モジュール１５６からの入力ビットストリング及び出力ビットストリング、並びに測定結果を格納することができる。メモリ１０４は、デジタルプロセッサ１０２によって実行されるとき、光エンコーダモジュール１５２、光計算処理モジュール１５４及び光受信器モジュール１５６を制御する実行可能命令もまた格納する。メモリ１０４は、デジタルプロセッサ１０２に、光受信器モジュール１５６により実行された測定によって決定された１つ又は複数の出力ベクトルの集合に基づいて光エンコーダに送る新たな入力ベクトルを決定させる実行可能命令を含んでもまたよい。このようにして、デジタルプロセッサ１０２は、光計算処理モジュール１５４の設定を調節すること、及び光受信器モジュール１５６から検出情報を送給して光エンコーダモジュール１５２に戻すことによって、入力ベクトルに複数の行列が乗算される反復的なプロセスを制御することができる。このため、プロセッサ１０によって外部のプロセッサに送信された出力ベクトルは、１回だけの行列－行列乗算ではなく、複数回の行列－行列乗算をした結果とすることができる。
【0042】
図１Ｃは、いくつかの実施形態による、フォトニック加速器１５０の一部分をさらに詳細に図示する。より具体的には、図１Ｃは、出力ベクトルＹの第１のエントリであるｙ１を計算処理するための回路類を図示する。分かりやすくするために、この例では、入力ベクトルは、２つのエントリ、ｘ１及びｘ２のみを有する。しかしながら、入力ベクトルは任意の適切なサイズを有することができる。
【0043】
ＤＡＣモジュール１０６はＤＡＣ２０６を含み、ＤＡＣモジュール１０８はＤＡＣ２０８を含み、ＡＤＣモジュール１１０はＡＤＣ２１０を含む。ＤＡＣ２０６は、それらが受け取った値に基づいて電気アナログ信号（例えば、電圧又は電流）を生成する。例えば、電圧ＶＸ１は値ｘ１を表し、電圧ＶＸ２は値ｘ２を表し、電圧ＶＷ１１は値Ｗ１１を表し、電圧ＶＷ１２は値Ｗ１２を表す。光エンコーダモジュール１５２は光エンコーダ２５２を含み、光計算処理モジュール１５４は光乗算器１５４及び光加算器２５５を含み、光受信器モジュール１５６は光受信器２５６を含む。
【0044】
光源４０２は、光Ｓ０を生成する。光源４０２は、任意の適切なやり方で実装することができる。例えば、光源４０２は、垂直共振器型面発光レーザ（ＶＣＳＥＬ：ｖｅｒｔｉｃａｌ ｃａｖｉｔｙ ｓｕｒｆａｃｅ ｅｍｉｔｔｉｎｇ ｌａｓｅｒ）の端面発光レーザなどのレーザを含むことができ、それらの例を以下でさらに詳しく説明する。いくつかの実施形態では、光源４０２は、複数の波長の光を生成するように構成することができ、これにより、以下でさらに詳しく説明するように、波長分割多重方式（ＷＤＭ：ｗａｖｅｌｅｎｇｔｈ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅｘｉｎｇ）を活用した光処理が可能になる。例えば、光源４０２は、複数のレーザキャビティを含むことができ、各キャビティは、異なる波長を生成するように個別にサイズが決められる。
【0045】
光エンコーダ２５２は、入力ベクトルを複数の光信号に符号化する。例えば、ある１つの光エンコーダ２５２は、入力値ｘ１を光信号Ｓ（ｘ１）に符号化し、別の光エンコーダ２５２は、入力値ｘ２を光信号Ｓ（ｘ２）に符号化する。デジタルプロセッサ１０２によって提供される入力値ｘ１及びｘ２は、デジタル符号付き実数（例えば、浮動小数点又は固定小数点のデジタル表現を有する）である。光エンコーダは、それぞれの入力電圧に基づいて光Ｓ０を変調する。例えば、光エンコーダ４０４は、光の振幅、位相及び／又は周波数を変調して光信号Ｓ（ｘ１）を生成し、光エンコーダ４０６は、光の振幅、位相及び／又は周波数を変調して光信号Ｓ（ｘ２）を生成する。光エンコーダは、例えば、光強度変調器を含む任意の適切な光変調器を使用して、実装することができる。このような変調器の例には、マッハ－チェンダー変調器（ＭＺＭ：Ｍａｃｈ－Ｚｅｈｎｄｅｒ ｍｏｄｕｌａｔｏｒ）、フランツ－ケルディシュ変調器（ＦＫＭ：Ｆｒａｎｚ－Ｋｅｌｄｙｓｈ ｍｏｄｕｌａｔｏｒ）、共振変調器（例えば、リングベース又はディスクベースの）、ナノ光電子機械システム（ＮＯＥＭＳ）変調器、等々が含まれる。
【0046】
光乗算器は、入力値と行列値との間の積を表示する信号を生成するように設計されている。例えば、一方の光乗算器２５４は、入力値ｘ１と行列値Ａ１１との間の積を表示する信号Ｓ（Ｗ１１ｘ１）を生成し、もう一方の光乗算器２５４は、入力値ｘ２と行列値Ｗ１２との間の積を表示する信号Ｓ（Ｗ１２ｘ２）を生成する。光乗算器の例には、マッハ－チェンダー変調器（ＭＺＭ）、フランツ－ケルディシュ変調器（ＦＫＭ）、共振変調器（例えば、リングベース又はディスクベースの）、ナノ光電子機械システム（ＮＯＥＭＳ）変調器、等々が含まれる。一例では、光乗算器は、変調可能検出器を使用して実装してもよい。変調可能検出器は、入力電圧を使用して変調することが可能な特性を有する光検出器である。例えば、変調可能検出器は、入力電圧を使用して変調することが可能な応答性を有する光検出器とすることができる。この例では、入力電圧（例えば、ＶＷ１１）は、光検出器の応答性を設定する。その結果、変調可能検出器の出力は、入力光信号の振幅だけでなく、入力電圧にも依存するようになる。変調可能検出器をその線形領域で動作させる場合、変調可能検出器の出力は、入力光信号の振幅と入力電圧との積に依存する（これにより、所望の乗算関数を実現する）。
【0047】
光加算器４１２は、電子アナログ信号Ｓ（Ｗ１１ｘ１）及びＳ（Ｗ１２ｘ２）、並びに光Ｓ０’（光源４１４によって生成された）を受信し、Ｗ１１ｘ１と、Ｗ１２ｘ２との和を表示する光信号Ｓ（Ｗ１１ｘ１＋Ｗ１２ｘ２）を生成する。
【0048】
光受信器２５６は、光信号Ｓ（Ｗ１１ｘ１＋Ｗ１２ｘ２）に基づいて、和Ｗ１１ｘ１＋Ｗ１２ｘ２を表示する電子デジタル信号を生成する。いくつかの実施形態では、光受信器２５６は、コヒーレント検出器及びトランスインピーダンス増幅器を含む。コヒーレント検出器は、干渉計の導波路間の位相差を表示する出力を生成する。位相差は、和Ｗ１１ｘ１＋Ｗ１２ｘ２の関数であるので、コヒーレント検出器の出力もまた、その和を表示する。ＡＤＣは、コヒーレント受信器の出力を出力値ｙ１＝Ｗ１１ｘ１＋Ｗ１２ｘ２に変換する。出力値ｙ１は、デジタルプロセッサ１０２に戻る入力として供給することができ、これにより、出力値をさらなる処理に使用することができる。
【0049】
ＩＩＩ．並列計算処理
いくつかのアプリケーションは、膨大な量のデータの計算処理に依拠する。いくつかの実施形態では、並列に実行されるフォトニック加速器を使用して、これらのアプリケーションを処理することができる。例えば、ベクトルと乗算される行列は、タイルに分けることができる。図２Ａは、行列をタイルに分けるやり方の一例を図示しており、各タイルは、異なるフォトニック加速器によって処理することができる。このように、複数のタイルを並列に処理することができる。図２Ａの図面は、４つのタイルにセグメント化された行列を描いたものである。この例では、行列－ベクトル乗算の実行は、１）第１の行列タイルを入力データベクトルと乗算して、第１の出力データブロックを得ることと、２）第２の行列タイルを入力データベクトルと乗算して、第２の出力データブロックを得ることと、３）第３の行列タイルを入力データベクトルと乗算して、第３の出力データブロックを得ることと、４）第４の行列タイルを入力データベクトルと乗算して、第４の出力データブロックを得ることと、を伴っている。出力データブロックは、集合的に、出力ベクトルを形成する。各タイル乗算は、異なるフォトニック加速器によって処理することができる。この例は、８ｘ４重み行列及び４ｘ１入力データセットを図示しているが、任意の適切な次元が可能である。
いくつかのアプリケーションは、膨大な量のデータの計算処理に依拠する。いくつかの実施形態では、並列に実行されるフォトニック加速器を使用して、これらのアプリケーションを処理することができる。例えば、ベクトルと乗算される行列は、タイルに分けることができる。図２Ａは、行列をタイルに分けるやり方の一例を図示しており、各タイルは、異なるフォトニック加速器によって処理することができる。このように、複数のタイルを並列に処理することができる。図２Ａの図面は、４つのタイルにセグメント化された行列を描いたものである。この例では、行列－ベクトル乗算の実行は、１）第１の行列タイルを入力データベクトルと乗算して、第１の出力データブロックを得ることと、２）第２の行列タイルを入力データベクトルと乗算して、第２の出力データブロックを得ることと、３）第３の行列タイルを入力データベクトルと乗算して、第３の出力データブロックを得ることと、４）第４の行列タイルを入力データベクトルと乗算して、第４の出力データブロックを得ることと、を伴っている。出力データブロックは、集合的に、出力ベクトルを形成する。各タイル乗算は、異なるフォトニック加速器によって処理することができる。この例は、８ｘ４重み行列及び４ｘ１入力データセットを図示しているが、任意の適切な次元が可能である。
【0050】
このため、いくつかの実施形態は、複数のフォトニック加速器を含む計算処理システムに関する。このような例の１つが図２Ｂに図示されている。ここに示されている計算処理システムは、４つのフォトニック加速器１５０及び２つのデジタルコントローラ１００を含む。いくつかの実施形態では、各フォトニック加速器は、本明細書ではフォトニック集積回路（ＰＩＣ）と呼ばれる個々のチップとして形成されている。同様に、いくつかの実施形態では、各デジタルコントローラは、本明細書では特定用途向け集積回路（ＡＳＩＣ）と呼ばれる個々のチップとして形成されている。このため、いくつかの実施形態では、計算処理システムが複数のＰＩＣ及び複数のＡＳＩＣを含む。
【0051】
本発明者らは、複数のＡＳＩＣを複数のＰＩＣと一緒にパッケージングすることは、難易度が高いことを認識している。スペースを縮小するためには、本発明者らは、同じ組立体内でＡＳＩＣをＰＩＣと一緒にパッケージングする必要があることを認識している。しかしながら、一緒にパッケージングすることには、熱抽出の観点から課題がある。ＰＩＣは、温度変動に特に影響を受けやすい。ＰＩＣが適正に機能するかどうかは、屈折率が時間の経過とともに比較的一定に保たれるかどうかに大きく依存する（物質の屈折率は温度に依存する）。屈折率の望ましくない変動は、ＰＩＣの性能をその目指すところの性能から大きく逸脱させる可能性がある。これは、光学モードに関連した伝搬定数が、物質の屈折率に関係するために生じる。
【0052】
このため、パッケージ内に生じた熱がパッケージの外側に速やかに抽出されることは極めて重要である。これは、ＡＳＩＣがそのデジタル性により大量に電力を消費する結果、かなり高いレベルの熱を発生する可能性があるため、簡単なことではない。本明細書に記載のタイプのいくつかのＡＳＩＣは、例えば、いくつかの実施形態では、１００Ｗもの高いレベルの電力を使用する。加えて、ＰＩＣは大幅に低い電力レベル、例えば、１Ｗで動作するが、ＰＩＣそれ自体が熱を発生する。
【0053】
本発明者らは、ＡＳＩＣ及びＰＩＣからの効率的な熱抽出を可能にするパッケージ設計を開発した。本発明者らによって開発されたパッケージは、パッケージの両側から熱が抽出されるように設計されている。例えば、ＡＳＩＣによって発生した熱はパッケージの上側から抽出することができ、ＰＩＣによって発生した熱はパッケージの底側から抽出することができ、或いはその逆も有り得る。このスキームにより、ＡＳＩＣによって発生した熱は、優先的にＰＩＣから遠ざかるように移動することを余儀なくされ、これにより、屈折率の変動を制限する。
【0054】
図２Ｃは、いくつかの実施形態による、代表的なパッケージ設計を図示する概略図である。示されているように、パッケージは、インターポーザ３７０（例えば、シリコンインターポーザ又は有機インターポーザ）を含む。ＡＳＩＣ３００は、インターポーザの第１の側に設けられ、ＰＩＣ３５０は、第２の、インターポーザの反対側に設けられている。各ＡＳＩＣ３００は、デジタルコントローラ１００を含むチップとすることができ、各ＰＩＣ３５０は、フォトニック加速器１５０を含むチップである。インターポーザ３７０は、ＰＩＣをＡＳＩＣと通信した状態で配置している伝導性トレースを含む。インターポーザを使用することは、ＰＩＣの数（図２Ｂの例では４個）がＡＳＩＣの数（図２Ｂの例では２個）とは異なる実施形態では、特に有用である。いくつかの実施形態では、インターポーザは、伝導性トレースを含むが、動作に電力を要する回路（例えば、トランジスタ）を含まないという点で受動的な構成要素である。このように、インターポーザは安価に製造することが可能である。
【0055】
熱伝導性部材２５０は、インターポーザの第１の側にあるＡＳＩＣと熱接触した状態で配置されて、熱伝導性部材２５２は、インターポーザの第２の側にあるＰＩＣと熱接触した状態で配置されている。熱伝導性部材は、インジウム及びシリコンエポキシ類を含む任意の適切な熱伝導性材料で作ることができる。構成要素を別の構成要素と熱接触した状態で配置することは、２つの構成要素間に伝導性の熱経路を作成することを伴う。これは、多数のやり方で、例えば、構成要素を直接物理的に接触させて配置すること、又は熱界面材料（ＴＩＭ：ｔｈｅｒｍａｌ ｉｎｔｅｒｆａｃｅ ｍａｔｅｒｉａｌ）を介して接触した状態で配置することによって、実現することができる。
【0056】
示されているように、図２Ｃの配置では、ＡＳＩＣによって発生した熱は、パッケージの上側から抽出される。このように、熱は優先的にＰＩＣから遠ざかるように移動し、これにより、屈折率の変動を制限する。一方、ＰＩＣによって発生した熱は、パッケージの底側から抽出される。「熱」と表示されている矢印は、ＡＳＩＣによって発生した熱がＰＩＣによって発生した熱よりも概して大きいことを示すために寸法が異なっている。
【0057】
ＩＶ．パッケージ
図３Ａ～図３Ｄは、図２Ｃに描かれている原理に従って実装されたパッケージの概略図である。図３Ａは、ｙｚ－平面で得られる断面図であり、図３Ｂは、ｘｚ－平面で得られる断面図であり、図３Ｃは、上面図であり、図３Ｄは、斜視図である。図は、一定の縮尺で描かれているわけではないことに留意されたい。パッケージ３６０は、他の構成要素がある中でもとりわけ、インターポーザ３７０と、ＡＳＩＣ３００と、ＰＩＣ３５０と、基板３６４と、蓋３６２と、ヒートスプレッダ３７２と、を含む。この例では、パッケージは４個のＰＩＣ及び２個のＡＳＩＣを含むが、本明細書に記載のパッケージは、いかなる特定の数のチップにも限定されない。
図３Ａ～図３Ｄは、図２Ｃに描かれている原理に従って実装されたパッケージの概略図である。図３Ａは、ｙｚ－平面で得られる断面図であり、図３Ｂは、ｘｚ－平面で得られる断面図であり、図３Ｃは、上面図であり、図３Ｄは、斜視図である。図は、一定の縮尺で描かれているわけではないことに留意されたい。パッケージ３６０は、他の構成要素がある中でもとりわけ、インターポーザ３７０と、ＡＳＩＣ３００と、ＰＩＣ３５０と、基板３６４と、蓋３６２と、ヒートスプレッダ３７２と、を含む。この例では、パッケージは４個のＰＩＣ及び２個のＡＳＩＣを含むが、本明細書に記載のパッケージは、いかなる特定の数のチップにも限定されない。
【0058】
基板３６４は、有機材料及び無機材料を含む任意の適切な材料で作ることができる。例えば、基板３６４は、有機物層の積層で作ることができる。ランドグリッドアレイ（ＬＧＡ）パッドを基板の底面上に画定することができるが、他のタイプの接続もまた可能である。ＬＧＡパッドを使用することにより、ソケットを介して基板をプリント回路基板（ＰＣＢ）に装着させることが可能になる。しかしながら、他の実施形態では、基板は、ボールグリッドアレイ（ＢＧＡ）はんだボールによって、ソケットなしでＰＣＢに直接装着させてもよい。
【0059】
開口部３７０を基板３６４の厚さ全体にわたって形成し、これにより、基板の上面から基板の底面までの通路を作成することができる。いくつかの実施形態では、ＰＩＣ又はＡＳＩＣのいずれかが開口部内に設けられている（いくつかの実施形態では、２つ以上の開口部があり、各チップがそれぞれの開口部内に設けられている場合がある）。図３Ａの例では、ＰＩＣが開口部内に設けられている。チップは、接着剤によって、又はチップを基板に機械的に係留することによって、など任意の適切なやり方で基板に取り付けることができる。いくつかの実施形態では、ＰＩＣ３５０の上面は、基板３６４の上面に比べて高くなっており、これにより、ファイバをＰＩＣの側面に接続させること（例えば、エッジ結合）が可能になっている。ファイバ通路３６６が、蓋３６２を貫通して画定されている。これらの通路により、蓋を通してファイバリボンを挿入することが可能になる。各リボンは、ＰＩＣにエッジ結合するように構成された複数のファイバを含むことができる。ファイバ用溝は、ファイバを収容するように基板の上面に形成することができる。
【0060】
インターポーザ３７０は、一部がＰＩＣ上に位置し、一部が基板の上面に位置している。ＰＩＣの上面は基板の上面に比べてわずかに高くなっているので、インターポーザは、２つの別個の接続のセットを含むことができる。第１の接続のセットがインターポーザを基板に電気的に結合している。第２の接続のセットがインターポーザをＰＩＣに電気的に結合している。基板の表面がＰＩＣの表面よりも低くなっている場合があるという事実を説明するために、第１のセットの接続は、第２のセットの接続よりも大きく（例えば、高さが大きく）なっている場合がある。例えば、インターポーザを基板に結合する接続は、ボールグリッドアレイ（ＢＧＡ）を形成することができ、インターポーザをＰＩＣに結合する接続は、はんだバンプ又は銅ピラー（Ｃｕ ｐｉｌｌａｒ）とすることができる。一例では、第１の接続のセットは、ピッチが４００μｍに等しく、第２の接続のセットは、ピッチが１００μｍに等しい。アンダーフィルがインターポーザとＰＩＣとの間の領域を満たしている。ＡＳＩＣ３００は、インターポーザ３７０の上に設けられている。バンプ３８２は、ＡＳＩＣをインターポーザと電気通信した状態で配置している。インターポーザは、次に、ＡＳＩＣとＰＩＣとの間で信号をルーティングする。
【0061】
蓋３６２は、チップをパッケージの内側に封入している。蓋３６２は、ニッケルめっきした銅などの熱伝導性の高い材料、又はＳｉＣなど、その他の熱伝導率の高い材料で作ることができる。蓋３６２は、基板の上面に位置する場合もあれば、ＡＳＩＣ３００の上面と熱接触した状態にある場合もある。例えば、ＴＩＭ３７４は、蓋とＡＳＩＣとの間に設けられている。蓋３６２は、ＡＳＩＣによってパッケージの上側から発生した熱を抽出するという点で、図２Ｃの熱伝導性部材２５０としての役割を果たす。
【0062】
ヒートスプレッダ３７２は、開口部３７２の少なくとも一部分を満たす。ヒートスプレッダ３７２は、一体化された部品であってもよいし、或いは複数の別個の部品を含んでもよい。ヒートスプレッダ３７２は、ＰＩＣ３５０の底面と熱接触した状態にある。例えば、ＴＩＭ３７４は、熱伝導性部材とＰＩＣとの間に設けられている。ヒートスプレッダ３７２は、ＰＩＣによってパッケージの底側から発生した熱を抽出するという点で、図２Ｃの熱伝導性部材２５２としての役割を果たす。
【0063】
図４は、ソケット４０２を介してＰＣＢ４００上に装着されたパッケージ３６０を図示する側面図である。レーザ４１０もまた、ＰＣＢ上に装着されている。ファイバ４１２が、通路３６６を貫通し、レーザをＰＩＣに光学的に結合している。レーザ４１０は、パッケージ３６０の外側に設けられている。このため、いくつかの実施形態では、パッケージ３６０内にはレーザが設けられていない。
【0064】
図５は、代替的なパッケージ実装形態を図示する。このパッケージは、ＡＳＩＣとＰＩＣとの間にインターポーザを含むという点、及び蓋がチップを覆い、ＡＳＩＣと熱接触しているという点で、図３Ａのパッケージに類似している。しかしながら、図３Ａのパッケージとは異なり、このパッケージでは、ＰＩＣによって発生した熱もまた、パッケージの上側から抽出される。熱経路５００は、ＰＩＣを蓋と熱接触した状態で配置している。熱経路５００は、伝導性ピラー（又はビア）、及び伝導性トレースを含むことができる。いくつかの実施形態では、ＰＩＣはシリコン貫通ビア（ＴＳＶ）を有することができる。このように、基板への電気接続が可能になっている一方で、熱経路のスキームもまた可能になっている。
【0065】
Ｖ．製造
図６は、いくつかの実施形態による、電子－フォトニックパッケージを製造するための方法（６００）のフローチャートである。この図では、破線のブロックは、随意の製造ステップを表す。別段の定めがない限り、製造方法６００は、図６のステップが提示されている順序で実行する必要がないことに留意されたい（但し、いくつかの実施形態は、その順序で実行される場合がある）。以下で詳述されているように、いくつかの実施形態では、電子－フォトニックパッケージの製造は、フリップチップ技術を伴う場合がある。
図６は、いくつかの実施形態による、電子－フォトニックパッケージを製造するための方法（６００）のフローチャートである。この図では、破線のブロックは、随意の製造ステップを表す。別段の定めがない限り、製造方法６００は、図６のステップが提示されている順序で実行する必要がないことに留意されたい（但し、いくつかの実施形態は、その順序で実行される場合がある）。以下で詳述されているように、いくつかの実施形態では、電子－フォトニックパッケージの製造は、フリップチップ技術を伴う場合がある。
【0066】
ステップ６０２において、１つ又は複数のＡＳＩＣを得る。例えば、ＡＳＩＣは、パッケージング施設で、ＡＳＩＣ製造施設から受け取ることができる。ＡＳＩＣは、個々のチップの形態で得ることもできるし、或いはウェーハの形態で得ることもできる。ウェーハの形態で得る場合、ＡＳＩＣは、例えば、ソーブレード又は他の適切なツールを使用してウェーハから個片化（ｓｉｎｇｕｌａｔｅ）することができる。各ＡＳＩＣは、本明細書に記載のタイプの、デジタルコントローラ１００のようなデジタルコントローラで（ＡＳＩＣ製造施設において）予めパターニングすることができる。ＡＳＩＣのパターニングは、ステップ６０２に先立って実行することができる。
【0067】
ステップ６０４において、１つ又は複数のＰＩＣを得る。例えば、ＰＩＣは、パッケージング施設で、ＰＩＣ製造施設から受け取ることができる。ＡＳＩＣの場合と同様に、ＰＩＣは、個々のチップの形態で得ることもできるし、或いはウェーハの形態で得ることもできる。ウェーハの形態で得る場合、ＰＩＣは、例えば、ダイシング技術（例えば、ステルスダイシング）を使用してウェーハから個片化することができる。各ＰＩＣは、本明細書に記載のタイプの、フォトニック加速器１５０のようなフォトニック加速器で（ＰＩＣ製造施設において）予めパターニングすることができる。
【0068】
ステップ６０６において、インターポーザを得る。例えば、インターポーザは、パッケージング施設で、インターポーザ製造施設から受け取ることができる。インターポーザは、図３Ａ～図３Ｄに関して説明したように、予めパターニングすることができる。ステップ６０８において、インターポーザを予め焼成（ｐｒｅ－ｂａｋｅ）することができる。
【0069】
ステップ６１０において、ＡＳＩＣをインターポーザに取り付けることができる。これは、ピックアンドプレース技術を使用して実行することができる。いくつかの実施形態では、ＡＳＩＣのインターポーザへの取り付けは、リフロー（ｒｅｆｌｏｗ）及び／又はフラックス除去（ｄｅｆｌｕｘ）を伴う場合がある。
【0070】
ステップ６１２において、ＰＩＣをインターポーザに取り付けることができる。これは、ピックアンドプレース技術を使用して実行することができる。いくつかの実施形態では、ＰＩＣのインターポーザへの取り付けは、リフローを伴う場合がある。例えば、図３Ａに示されているように、ＰＩＣは、ＡＳＩＣに対してインターポーザの反対側に取り付けることができる。ステップ６１４において、（ＡＳＩＣ及びＰＩＣが取り付けられたインターポーザを含む）インターポーザモジュールは、フラックス洗浄を行うことができる。
【0071】
ステップ６１６において、インターポーザのＡＳＩＣ側にアンダーフィルを形成する。この段階では、アンダーフィルは硬化型誘電体である。ステップ６１８において、インターポーザモジュールを裏返す。ステップ６２０において、インターポーザのＰＩＣ側にアンダーフィルを形成する。他の実施形態では、ステップ６１６と６２０とをひっくり返すことができ、これにより、インターポーザを裏返す前にアンダーフィルがインターポーザのＰＩＣ側に形成され、裏返しステップの後にアンダーフィルがインターポーザのＡＳＩＣ側に形成されるようにする。ステップ６２２において、アンダーフィルを硬化させる。ステップ６２４において、はんだペーストステンシルをインターポーザモジュールの片側、例えば、ＰＩＣ側に印刷することができる。これに加え、又はこの代わりに、インターポーザモジュールの片側、例えば、ＰＩＣ側に前もって形成されたＢＧＡ上でフラックス印刷を実行することができる。
【0072】
ステップ６２６において、基板を得る。例えば、基板は、パッケージング施設で、基板製造施設から受け取ることができる。いくつかの実施形態では、ステップ６２６において、基板をエッチングして、例えば、図３Ａに示されているような開口部（開口部３７０を参照）を形成する。ステップ６２８において、インターポーザモジュールが基板に取り付けられるときに、ＢＧＡボールがステップ６２４のＢＧＡパッドの上に降りるように、ＢＧＡを基板上に形成する。ステップ６３０において、基板をリフロー処理する。ステップ６３２において、基板をフラックス除去処理する。ステップ６３４において、インターポーザモジュールを基板に取り付ける。これは、ピックアンドプレース技術を使用して実行することができる。いくつかの実施形態では、インターポーザモジュールの基板への取り付けは、リフローを伴う場合がある。
【0073】
続いて、第１の熱伝導性部材がＡＳＩＣと熱接触した状態で配置され、第２の熱伝導性部材がＰＩＣと熱接触した状態で配置される。熱伝導性部材は、インターポーザモジュールの反対側に配置することができる。一例として、ステップ６３８において、熱伝導性の蓋を基板に装着し、蓋がＡＳＩＣに（直接又はＴＩＭを通してのいずれかで）熱接触した状態にあるようにする。ステップ６４０において、パッケージを裏返す。ステップ６４２において、ヒートスプレッダをＰＩＣと熱接触した状態で配置する。いくつかの実施形態では、ヒートスプレッダは、パッケージの底側から、基板内に画定された開口部を貫通して挿入される。他の実施形態では、ステップ６３８と６４２とをひっくり返すことができ、これにより、パッケージを裏返す前に蓋が取り付けられ、裏返しステップの後にヒートスプレッダが形成されるようにする。さらに、いくつかの実施形態では、ＰＩＣがパッケージの上側にある場合があり、ＡＳＩＣがパッケージの底側にある場合がある。これらの実施形態では、蓋はＰＩＣと接触し、ヒートスプレッダはＡＳＩＣと接触する。
【0074】
ステップ６４４において、ファイバをＰＩＣに取り付ける。
ＶＩ．追加のコメント
本出願の技術のいくつかの態様及び実施形態をこのように説明してきたが、当業者であれば様々な変更、修正、及び改良を容易に思い付くであろうことを認識されたい。このような変更、修正、及び改良は、本出願に記載する技術の趣旨及び範囲内にあることが意図されている。したがって、前述の実施形態は例としてのみ提示されたものであり、添付の特許請求の範囲及びその均等物の範囲内において、本発明の実施形態は、具体的に記載されたもの以外の方法で実践し得ることを理解されたい。加えて、本明細書で説明した２つ以上の特徴、システム、物品、材料、及び／又は方法の任意の組み合わせは、このような特徴、システム、物品、材料、及び／又は方法が互いに矛盾しない場合には、本開示の範囲内に含まれる。
ＶＩ．追加のコメント
本出願の技術のいくつかの態様及び実施形態をこのように説明してきたが、当業者であれば様々な変更、修正、及び改良を容易に思い付くであろうことを認識されたい。このような変更、修正、及び改良は、本出願に記載する技術の趣旨及び範囲内にあることが意図されている。したがって、前述の実施形態は例としてのみ提示されたものであり、添付の特許請求の範囲及びその均等物の範囲内において、本発明の実施形態は、具体的に記載されたもの以外の方法で実践し得ることを理解されたい。加えて、本明細書で説明した２つ以上の特徴、システム、物品、材料、及び／又は方法の任意の組み合わせは、このような特徴、システム、物品、材料、及び／又は方法が互いに矛盾しない場合には、本開示の範囲内に含まれる。
【0075】
同様に、説明したように、いくつかの態様は、１つ又は複数の方法として具体化することができる。方法の一部として実行される行為は、任意の適したやり方で順序付けることができる。したがって、行為が図示されているのとは異なる順序で実行される実施形態を構成することができ、それは、たとえ図示した実施形態では逐次的な行為として示されていたとしても、いくつかの行為を同時に実行することを含んでもよい。
【0076】
本明細書で定義し、使用する定義は、辞書的定義、参照によって援用される文書中の定義、及び／又は定義された用語の通常の意味を対象とすることを理解されたい。
本明細書の明細書及び特許請求の範囲で使用する場合、不定冠詞「１つの（ａ）」及び「１つの（ａｎ）」は、そうでないと明確に指示されない限りは、「少なくとも１つの」を意味するものと理解されたい。
本明細書の明細書及び特許請求の範囲で使用する場合、不定冠詞「１つの（ａ）」及び「１つの（ａｎ）」は、そうでないと明確に指示されない限りは、「少なくとも１つの」を意味するものと理解されたい。
【0077】
本明細書の明細書及び特許請求の範囲で使用する場合、「及び／又は」という語句は、結合された要素のうちの「いずれか一方又は両方」、すなわち、結合的に存在する場合もあれば、離接的に存在する場合もある要素を意味するものと理解されたい。
【0078】
本明細書の明細書及び特許請求の範囲で使用する場合、１つ又は複数の要素の列挙に言及する際の「少なくとも１つ」という語句は、要素の列挙内の要素のうちのいずれか１つ又は複数から選択される少なくとも１つの要素を意味するが、要素の列挙内に具体的に列挙されたありとあらゆる要素のうちの少なくとも１つを必ずしも含むものではなく、また、要素の列挙内の要素の任意の組み合わせを排除するものではないことを理解されたい。この定義は、「少なくとも１つ」という語句が言及する要素の列挙内で具体的に特定された要素以外の要素が、具体的に特定されたそれらの要素に関連するか、又は関連しないかに関わらず、任意選択により存在し得ることもまた可能にする。
【0079】
「およそ（ａｐｐｒｏｘｉｍａｔｅｌｙ）」、「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」、及び「約（ａｂｏｕｔ）」という用語は、いくつかの実施形態では、目標値の±１０％以内を意味するように使用してもよい。「およそ」、「実質的に」、及び「約」という用語は、目標値を含んでもよい。
【0080】
特許請求の範囲において、特許請求要素を修飾するための「第１の」、「第２の」、「第３の」、等々といったような順序を示す用語の使用は、それ自体は、特許請求の範囲に記載のある要素の別の要素に対する先行、優先、若しくは順序、又は方法の行為が実行される時間的な順序を暗示するものではなく、単に、特許請求の範囲に記載の要素を区別するために、ある特定の名前を有する特許請求の範囲に記載のある要素を、（順序を示す用語の使用を除けば）同じ名前を有する特許請求の範囲に記載の別の要素から区別するための標示として使用されている。
【0081】
また、本明細書で使用される語法及び専門用語は、説明する目的のためであり、限定するものと見なさないものとする。本明細書における「含む（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「有する（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｉｎｇ）」、「伴う（ｉｎｖｏｌｖｉｎｇ）」及びそれらの変形の使用は、その後に列挙された項目及びそれらの均等物だけでなく、追加の項目もまた包含することを意図している。
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5】
【図6】
【国際調査報告】