特表 2024-518703 発光半導体チップを製造する方法および発光半導体チップ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-05-02

(54)【発明の名称】発光半導体チップを製造する方法および発光半導体チップ

(51)【国際特許分類】

   H01S 5/10 20210101AFI20240424BHJP

   H01S 5/22 20060101ALI20240424BHJP

【ＦＩ】

H01S5/10

H01S5/22

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023561807

(86)(22)【出願日】2022-04-13

(85)【翻訳文提出日】2023-12-05

(86)【国際出願番号】 EP2022059893

(87)【国際公開番号】W WO2022223402

(87)【国際公開日】2022-10-27

(31)【優先権主張番号】102021109986.2

(32)【優先日】2021-04-20

(33)【優先権主張国・地域又は機関】DE

(81)【指定国・地域】

(71)【出願人】

【識別番号】599133716

【氏名又は名称】エイエムエス－オスラム インターナショナル ゲーエムベーハー

【氏名又は名称原語表記】ａｍｓ－ＯＳＲＡＭ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＧｍｂＨ

【住所又は居所原語表記】Ｌｅｉｂｎｉｚｓｔｒａｓｓｅ ４， Ｄ－９３０５５ Ｒｅｇｅｎｓｂｕｒｇ， Ｇｅｒｍａｎｙ

(74)【代理人】

【識別番号】110002952

【氏名又は名称】弁理士法人鷲田国際特許事務所

(72)【発明者】

【氏名】ゲルハルト スヴェン

(72)【発明者】

【氏名】ネーレ ラース

【テーマコード（参考）】

5F173

【Ｆターム（参考）】

5F173AA08

5F173AB64

5F173AH22

5F173AP23

5F173AP45

5F173AP87

5F173AR92

5F173AR94

(57)【要約】

半導体積層体（２）を有する発光半導体チップ（１００）を製造する方法であって、半導体積層体は、長手方向（９３）に延在する活性領域（５）を有し、活性領域（５）は、半導体チップの動作時に長手方向に沿った放射方向を有する光（８）を生成するように設けられかつ構成されており、当該方法が、少なくとも１つの凹部（１５）を有する主表面（１２）を有する基板（１）を用意するステップであって、主表面は、長手方向とこの長手方向に対して垂直な横断方向（９１）とに沿った主延在面を有する、ステップと、少なくとも１つの凹部を有する主表面上に半導体積層体を成長させるステップと、エッチングプロセスによって、半導体積層体において横断方向に沿って配向される少なくとも１つのファセット（６，６’，６’’，７）を形成するステップであって、ファセットは、主表面の主延在面に対して平行な少なくとも１つの方向において少なくとも１つの凹部から５０μｍ以下の距離を有する、ステップとを含む方法を提供する。さらに、発光半導体チップ（１００）を提供する。
【選択図】 図３Ｆ

【特許請求の範囲】

【請求項1】

半導体積層体（２）を有する発光半導体チップ（１００）を製造する方法であって、
前記半導体積層体は、長手方向（９３）に延在する活性領域（５）を有し、前記活性領域（５）は、前記半導体チップの動作時に長手方向に沿った放射方向を有する光（８）を生成するように設けられかつ構成されており、
前記方法が、
－少なくとも１つの凹部（１５）を有する主表面（１２）を有する基板（１）を用意するステップであって、前記主表面は、前記長手方向と前記長手方向に対して垂直な横断方向（９１）とに沿った主延在面を有し、前記基板は、前記横断方向に沿ってチップ領域間に形成されておりかつ前記長手方向に沿って延在する事前構造化トレンチ（１８）を有する、ステップと、
－前記少なくとも１つの凹部を有する前記主表面に前記半導体積層体を成長させるステップと、
－エッチングプロセスによって、前記半導体積層体において前記横断方向に沿って配向される少なくとも１つのファセット（６，６’，６’’，７）を形成するステップであって、前記ファセットは、前記主表面の主延在面に対して平行な少なくとも１つの方向において前記少なくとも１つの凹部から５０μｍ以下の距離を有する、ステップと、を含む、方法。

【請求項2】

－前記半導体積層体が複数のチップ領域（１４）を有し、前記複数のチップ領域（１４）の各チップ領域が１つずつの発光半導体チップに対応し、
－前記主表面において前記複数のチップ領域（１４）の各チップ領域に、少なくとも１つの凹部が対応付けられており、
－前記複数のチップ領域（１４）の各チップ領域に、前記半導体積層体において前記横断方向に沿って配向されるファセットがエッチングプロセスによって形成され、
－前記複数のチップ領域（１４）の各チップ領域について、前記ファセットが、前記主表面の主延在面に対して平行な少なくとも１つの方向において、対応付けられた前記少なくとも１つの凹部から５０μｍ以下の距離を有する、請求項１に記載の方法。

【請求項3】

前記ファセットは、長手方向および／または横断方向で、前記少なくとも１つの凹部までの５０μｍ以下の距離を有する、請求項１または２に記載の方法。

【請求項4】

前記半導体積層体に、前記活性領域を画定する素子（１１）が形成され、前記少なくとも１つの凹部は、横断方向で、前記活性領域を画定する素子までの５０μｍ以下の距離を有する、請求項１～３のいずれか一項に記載の方法。

【請求項5】

前記活性領域を画定する素子は、リッジ導波構造（９）、および／または前記半導体積層体の、電極層（４）とのコンタクト領域（１０）である、請求項４に記載の方法。

【請求項6】

前記ファセットは、前記主延在面に対して垂直に配向されている垂直方向（９２）に沿って見て少なくとも部分的に前記凹部上に形成される、請求項１～５のいずれか一項に記載の方法。

【請求項7】

前記ファセットを形成するために、前記半導体積層体において、横断方向に主延在方向を有するトレンチ（１３）が形成される、請求項１～６のいずれか一項に記載の方法。

【請求項8】

前記基板が前記主表面に少なくとも２つの凹部を有し、前記ファセットが、前記少なくとも２つの凹部に対して対称に形成される、請求項１～７のいずれか一項に記載の方法。

【請求項9】

前記半導体積層体において、少なくとも１つの第１のファセットおよび少なくとも１つの第２のファセットが前記半導体積層体に形成され、前記第１のファセットおよび前記第２のファセットのそれぞれが、前記主表面の主延在面に対して平行な少なくとも１つの方向において、前記少なくとも１つの凹部からそれぞれ５０μｍ以下の距離を有する、請求項１～８のいずれか一項に記載の方法。

【請求項10】

前記少なくとも１つの凹部は、０．５μｍ以上１５μｍ以下の深さを有する、請求項１～９のいずれか一項に記載の方法。

【請求項11】

前記少なくとも１つの凹部は、長手方向での、キャビティ長さの３０％以下の延在長さを有する、請求項１～１０のいずれか一項に記載の方法。

【請求項12】

前記少なくとも１つの凹部は、長手方向での１００μｍ以下の延在長さを有する、請求項１～１１のいずれか一項に記載の方法。

【請求項13】

前記少なくとも１つの凹部は、前記主延在面において矩形または円形の断面を有する、請求項１～１２のいずれか一項に記載の方法。

【請求項14】

半導体積層体（２）を備えた発光半導体チップ（１００）であって、
前記半導体積層体は、長手方向（９３）に延在する活性領域（５）を有し、前記活性領域（５）は、前記半導体チップの動作時に前記長手方向に沿った放射方向を有する光（８）を生成するように設けられかつ構成されており、
前記半導体積層体は、前記長手方向に対して垂直に、横断方向（９１）と垂直方向（９３）とに沿って形成されたファセット（６，６’，６’’，７）を有し、
前記半導体積層体の少なくとも１つの半導体層は、前記ファセットの領域において、層厚さ、材料組成および結晶軸の配向から選択される１つもしくは複数のパラメータの変化を有し、
活性層は材料組成を有し、前記ファセットの領域における前記材料組成の１つの成分の相対割合（Ｃ）が長手方向での前記ファセットまでの距離が小さくなるにつれ減少する、および／または横断方向において前記ファセットにおいて減少する、半導体チップ（１００）。

【請求項15】

前記半導体積層体の少なくとも１つの半導体層が、前記ファセットの領域において長手方向での前記ファセットまでの距離が小さくなるにつれて減少する厚さ（Ｄ）を有し、および／または、
前記活性層が、横断方向において前記ファセットにおいて減少する厚さを有する、請求項１４に記載の半導体チップ。

【請求項16】

－前記半導体積層体は基板上に設けられており、前記基板が主表面において第１の結晶軸（Ｋ１）を有し、前記半導体積層体が第２の結晶軸を有し、
－前記ファセットの領域における前記第１の結晶軸と前記第２の結晶軸との成す角度が、長手方向での前記ファセットまでの距離が小さくなるにつれて増大する、請求項１４または１５に記載の半導体チップ。

【発明の詳細な説明】

【技術分野】

【0001】

発光半導体チップを製造する方法および発光半導体チップを提供する。

【背景技術】

【0002】

本特許出願は、特許文献１の優先権を主張し、その開示内容は引用により本特許出願に援用されるものとする。

【0003】

端面発光型半導体モジュール、特に例えば端面発光型レーザでは、半導体基体から光を放出する「端面」、すなわち半導体基体から光を出力させるファセットが、クリーンな状態で画定されていることが特に重要である。これは、ファセットが、少なくとも光出力領域において可能な限り平滑であり、光伝搬に対して垂直となっているべきであることを意味する。典型的には、ファセットは、半導体結晶が理想的なケースにおいて結晶面に対して完全に平行にかつ転位なしに破断される破断プロセスによって作製される。

【0004】

しかし、破断プロセスはある程度の欠点を有する。例えば、破断プロセスは、少なくとも部分的にシーケンシャルで並列処理不能なプロセスであって、時間がかかり、したがって高コストである。しかも、さらに、材料系、トポグラフィおよび堆積される材料に応じて、所望の平滑性および垂直な構成に関する最適な破断結果が得られないことが多い。例えば、破断縁に段部が形成されることがある。これは、レーザ特性への悪影響を生じさせうる。ＧａＮ材料系における当該プロセスは特にクリティカルである。

【0005】

並列処理可能であり、したがって迅速かつ低コストに実行可能な所望のプロセスとして、ウェハレベルでのエッチングプロセスによるファセットの画定が挙げられる。ただし、例えばＧａＮ半導体モジュールの場合、また他の材料系の場合にも、光学活性層は、典型的に、緑色発光半導体モジュールのケースで２０％までまたはさらにはそれ以上となることのある高いＩｎ割合を有する。通常使用されているＯＨ^－イオン、例えばＫＯＨを含む溶液を用いたエッチングでは、Ｉｎリッチな層は、多くの場合に、より低いＩｎ割合を有する層もしくはＩｎを全く含まない層に比べて高速でエッチングされることがわかっている。この場合、Ｉｎリッチな層のエッチング速度が大きくなると結晶面まで露出され、これにより不均一にエッチングされた表面プロファイルおよび／またはアンダーエッチングが生じ、ひいてはレーザファセットの平滑な作製が不可能となってしまう。同時にエッチングされたファセットの別の箇所は、これらの箇所にとってのエッチング時間が短すぎるためにまだ十分に平滑化されていない可能性があり、一方、Ｉｎリッチな箇所では既にエッチングが過度に進行してしまっている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】独国特許出願第１０２０２１１０９９８６．２号明細書

【発明の概要】

【発明が解決しようとする課題】

【0007】

特定の実施形態の少なくとも１つの課題は、発光半導体チップを製造する方法を提供することである。特定の実施形態の少なくとも１つの別の課題は、発光半導体チップを提供することである。

【課題を解決するための手段】

【0008】

これらの課題は、各独立請求項に記載の方法および対象発明により解決される。当該方法および対象発明の有利な実施形態および発展形態は、各従属請求項に特徴付けられており、さらに以下の説明および図面から得られる。

【0009】

少なくとも１つの実施形態によれば、発光半導体チップを製造する方法では、半導体積層体が基板上に設けられる。

【0010】

少なくとも１つの別の実施形態では、発光半導体チップは、長手方向に延在する活性領域を有し、かつ半導体チップの動作時に長手方向に沿った放射方向で光を生成するように設けられかつ構成された半導体積層体を備える。

【0011】

上述のおよび後述する実施形態および特徴は、発光半導体チップを製造する方法にも発光半導体チップにも同様に当てはまる。

【0012】

発光半導体チップは、生成すべき所望の波長に応じて、種々の半導体材料系をベースとして作製可能な半導体積層体を備えることができる。長波ないし赤外から赤色の放射については例えばＩｎ_ｘＧａ_ｙＡｌ_{１－ｘ－ｙ}ＡｓまたはＩｎ_ｘＧａ_ｙＡｌ_{１－ｘ－ｙ}Ｓｂをベースとする半導体積層体、赤色から黄色の放射については例えばＩｎ_ｘＧａ_ｙＡｌ_{１－ｘ－ｙ}Ｐをベースとする半導体積層体が適しており、短波の可視放射、すなわち特に緑色光から青色光の領域の放射および／またはＵＶ放射については、例えばＩｎ_ｘＧａ_ｙＡｌ_{１－ｘ－ｙ}Ｎをベースとする半導体積層体が適しており、ここで、それぞれ０≦ｘ≦１かつ０≦ｙ≦１が成り立つ。

【0013】

特に、半導体積層体は、成長した半導体積層体であってよい。このために、半導体積層体を基板上に成長させる。特に、半導体積層体は、成長基板とも称されうる基板上にエピタキシプロセス、例えば有機金属気相成長（ＭＯＶＰＥ）または分子線エピタキシ（ＭＢＥ）を用いて成長可能であり、さらに電気コンタクトを設けることができる。ここでの基板は、特に好ましくはウェハとして用意される。成長した半導体積層体を備えた基板の個別化によって複数の発光半導体チップを製造することができるが、ここで、個別化される各半導体チップは、個別化前には、基板上の１つずつのチップ領域に対応する。さらに、半導体基体は個別化前に支持体基板へと転写することができ、成長基板は薄化可能であるかまたは完全に除去可能である。基板は、例えば、上述した化合物半導体材料系のような半導体材料を有するかまたはこうした半導体材料系から成るものであってよい。特に、基板は、サファイア、ＧａＡｓ、ＧａＰ、ＧａＮ、ＩｎＰ、ＳｉＣ、Ｓｉおよび／またはＧｅを有するかまたはこれらの材料から成るものであってよい。

【0014】

発光半導体チップは、例えば従来のｐｎ接合部、ダブルヘテロ構造、単一量子井戸構造（ＳＱＷ構造）または多重量子井戸構造（ＭＱＷ構造）を有する活性層を有することができる。さらに、例えばタイプＩＩ接合のカスケード（ＩＣＬ：“ｉｎｔｅｒｂａｎｄ ｃａｓｃａｄｅ ｌａｓｅｒ”、インターバンドカスケードレーザ）または伝導帯のみに接合部を有するカスケード（ＱＣＬ：“ｑｕａｎｔｕｍ ｃａｓｃａｄｅ ｌａｓｅｒ”、量子カスケードレーザ）も可能である。

【0015】

活性層内の活性領域を画定するために、発光半導体チップは、少なくとも１つの活性領域を画定する素子を有することができ、この活性領域を画定する素子は、例えば、半導体積層体とリッジ導波構造および／または電極層とのコンタクト領域であってよい。さらに、例えば電流拡散層および／または電流制限層も、活性領域の画定に寄与させることができる。発光半導体チップの活性層では、１つの活性領域または複数の活性領域を画定することができる。以下の説明は厳密に１つの活性領域を有する発光半導体チップに焦点を当てるが、以下で説明する実施形態および特徴は、複数の活性領域を有する発光半導体チップにも同様に当てはまる。

【0016】

発光半導体チップは、活性層に加えて、別の機能層および機能領域、例えばｐドープもしくはｎドープされた電荷担体輸送層すなわち電子輸送層もしくは正孔輸送層、非ドープのもしくはｐドープされたもしくはｎドープされた閉じ込め層、クラッド層もしくは導波層、バリア層、平坦化層、バッファ層、保護層および／または電気コンタクト層、例えば電極層ならびにこれらのうちのいずれかの組み合わせを有することができる。これらの層および領域も活性領域の画定に寄与させることができる。さらに、付加的な層、例えばバッファ層、バリア層および／または保護層を、半導体積層体の成長方向に対して垂直に、例えば発光半導体チップを取り巻くように、すなわち例えば発光半導体チップの側面にも、配置することができる。

【0017】

発光半導体チップを製造するために、上部に半導体積層体が成長される成長表面を形成する主表面を有する基板が用意される。当該主表面は、長手方向とこの長手方向に対して垂直な横断方向とに沿った主延在面を有している。当該長手方向および当該横断方向は、記載の方法の範囲において製造される発光半導体チップに関連する。基板の主表面の主延在面に対して平行な方向は、全体としてラテラル方向と称されることもある。したがって、当該長手方向および当該横断方向は、２つの可能なラテラル方向である。当該長手方向と当該横断方向とに対して垂直であり、ひいては基板の主表面に対して垂直である、半導体積層体の成長方向を、垂直方向と称する。

【0018】

特に、発光半導体チップは、少なくとも１つの活性領域が長手方向に延在する端面発光型レーザダイオードチップとして構成可能である。活性領域は、長手方向において、例えば光共振器を形成可能なファセットによって画定することができる。長手方向で測定されるファセット相互の距離、例えば光出力面から後面までの距離は、以下ではキャビティ長さとも称されうる。

【0019】

さらに、基板は、主表面において、この主表面から基板内へ入り込んで延在する少なくとも１つの凹部を有する。したがって、少なくとも１つの凹部は、垂直方向に所定の深さを有する。少なくとも１つの凹部を有する主表面上に、半導体積層体が成長される。換言すれば、少なくとも１つの凹部が、半導体積層体によって過成長され、ここで、半導体積層体の半導体材料によって少なくとも部分的にまたは完全に充填可能となる。基板の主表面における少なくとも１つの凹部は、例えばエッチングプロセスを用いて主表面の内部へ導入することができる。以下で説明するように、基板は、好ましくは複数の凹部を有するように用意することができる。このために、好ましくは、基板の主表面におけるすべての凹部を適切なマスクプロセスを使用して同時に形成することができる。これと同時に、またはこれとは時間的に別個に、さらに、以下で説明する事前構造化（Vorstrukturierung）トレンチを主表面に形成することもできる。

【0020】

さらに、横断方向に沿って配向される少なくとも１つのファセットが、半導体積層体に形成される。ファセットは、特に半導体積層体の境界面を形成し、かつ少なくとも活性領域の領域において、発光半導体チップの後の動作時に活性領域で生成された光がファセットを通って半導体積層体から出力されるように形成される。特に好ましくは、ファセットは長手方向に対して垂直に形成されるので、半導体積層体は、好ましくは長手方向に対して垂直に、つまり横断方向と垂直方向とに沿って形成された少なくとも１つのファセットを有する。

【0021】

ファセットは、好ましくは少なくとも１つのラテラル方向、すなわち主表面の主延在面に対して平行な方向において、基板の主表面における少なくとも１つの凹部からの小さな距離を有しうる。「小さな距離」と称される距離は、本明細書における説明では特に、５０μｍ以下または２０μｍ以下または１５μｍ以下または１０μｍ以下またはさらに５μｍ以下の距離でありうる。「小さな距離」とは、別の断りがない限り、ラテラル方向に沿って測定される距離であり、ひいては相互のラテラル方向のオフセットを有している。換言すれば、ファセットは、半導体積層体において、この半導体積層体を垂直方向に沿って見たとき少なくとも部分的に上方に、かつ／またはラテラル方向において少なくとも僅かだけ、すなわち小さな距離分だけ、基板の主表面における少なくとも１つの凹部に対してオフセットされた状態で形成されている。したがって、ファセットは例えば、主延在面に対して垂直に配向されている垂直方向において、少なくとも部分的に凹部の上方に形成可能である。ラテラル方向での基板の主表面における凹部までの小さな距離を有するファセットを、ここでは、また以下でも、「凹部に対応付けられている」と称する。同様に、ラテラル方向でのファセットまでの小さな距離を有する、基板の主表面における凹部は、ここでは、また以下でも、「ファセットに対応付けられている」と称する。例えば、少なくとも１つの凹部は、長手方向に沿ってかつ／または横断方向に沿って、ファセットまでの小さな距離を有しうる。

【0022】

特に好ましくは、発光半導体チップを製造する方法において、複数の発光半導体チップが製造される。このために、基板上で成長される半導体積層体は複数のチップ領域を有することができ、そのうちの各チップ領域が後の発光半導体チップに相当し、ここで、上述のおよび後述する方法ステップが各チップ領域に当てはまる。換言すれば、半導体積層体は、複数のチップ領域から成る複合体を形成する。基板の主表面には複数の凹部が設けられていてよく、ここで、各チップ領域には、主表面における少なくとも１つの凹部が対応付けられており、各チップ領域において横断方向に沿って配向されたファセットが半導体積層体に形成され、各チップ領域につき、ファセットは、少なくとも１つのラテラル方向において、対応付けられた少なくとも１つの凹部からの小さな距離を有する。チップ領域に対応する半導体積層体を個別化することにより、複数の発光半導体チップを製造することができる。したがって、複数の発光半導体チップを製造することができ、ここで、複数のファセットが作製され、ファセットのそれぞれが主延在面に対して平行な少なくとも１つの方向において、基板の主表面における少なくとも１つの凹部までの２０μｍ以下の距離または他の小さな距離を有している。この場合、各チップ領域に少なくとも１つの固有の凹部を対応付けることができる。さらに、１つの凹部を、複数のチップ領域に、例えば少なくとも２つ以上の隣接するチップ領域に対応付けることもできる。

【0023】

以下の説明の大部分は、例として、後の発光半導体チップに対応するチップ領域に関する。ただし、説明する実施形態および特徴は、好ましくはすべてのチップ領域に対して同様に当てはめることができ、したがって、複数の同様の発光半導体チップを製造することができる。

【0024】

少なくとも１つのファセットは、特に好ましくはエッチングプロセスによって作製される。ここでは、当該エッチングプロセスは、乾式エッチング、特にプラズマエッチング、または湿式エッチング、すなわち化学溶液を用いたエッチング、または湿式エッチングと乾式エッチングとの組み合わせであってよい。湿式エッチングと乾式エッチングとの組み合わせは特に有利であり、特に湿式化学エッチングステップによって、ファセットの最大限良好な平滑性を得ることができる。

【0025】

特に好ましくは、少なくとも１つのファセットを作製するために、半導体積層体において、横断方向に主延在方向を有するトレンチを形成することができる。少なくとも１つのファセットは、特にトレンチの側壁によって形成される。トレンチは、前述したように、特にエッチングプロセスによって作製される。トレンチはその延在長さにつき対応するチップ領域内に制限され、これにより、チップ領域ごとに、他のチップ領域のトレンチから離間された少なくとも１つのトレンチが形成される。ただし、１つのトレンチが少なくとも２つ以上のチップ領域に対応付けられていてもよく、少なくとも２つ以上のチップ領域内にトレンチを形成することにより、それぞれ１つのファセットを形成することができる。複数のトレンチの形成は、好ましくは並行処理される方法ステップにおいて、例えば、半導体積層体に作製すべきすべてのトレンチを画定するために、適切なマスクプロセスを使用して行われる。

【0026】

例えば、トレンチに沿って半導体積層体を備えた基板は、発光半導体チップを個別化するために、すなわちチップ領域の複合体を個々の発光半導体チップへ分割するために、破断またはエッチングすることができる。トレンチは、この場合、個別化構造の少なくとも一部を形成することができ、この個別化構造により、少なくとも１つのファセットを作製するためにエッチングプロセスに付加された、破断による個別化またはさらなるエッチングプロセスによる個別化を容易に行うことができる。この場合、ファセットは、好ましくは発光半導体チップの半導体積層体の光出力面であってよく、この光出力面を介して光を周囲へ放射することができる。光出力面には、ファセットの作製後に、例えば反射防止コーティングまたは部分反射コーティングなどのコーティングを設けることができる。代替的にもしくは付加的に、発光半導体チップの半導体積層体の、ファセットによって形成される後面は、上述したプロセスによって作製可能である。ファセットの作製後、後面には、例えば、最大限の高さの反射率を有するコーティングまたは部分反射コーティングなどのコーティングを設けることができる。特に好ましくは、トレンチを用いて、長手方向で隣り合う２つのチップ領域に対して２つのファセットを形成することができ、この場合、トレンチの一方側が２つのチップ領域のうちの一方の光出力面を形成し、対向側のファセットが２つのチップ領域のうちの他方の後面を形成する。

【0027】

さらに、上述したプロセスを用いて、発光半導体チップにおいて長手方向で光出力面と後面との間に配置され、横断方向に延在するトレンチを形成することもでき、これにより、トレンチ、ひいては２つの対向するファセットが、長手方向に関して、発光半導体チップの内部に位置する。このようなトレンチにより、例えば、波長設定、および／または発光半導体チップの複数の機能領域への分割を可能とすることができる。ファセットは、発光半導体チップにおいてはコーティングされていなくてよい。なお、２つのファセットのうちの一方または双方のファセットに、例えば、反射防止コーティング、部分反射コーティング、または最大限の高さの反射率を有するコーティングを設けることもできる。特に、２つのファセットがそれぞれ異なるコーティングを有することもできる。

【0028】

発光半導体チップに対する複数のファセットが上述したプロセスを用いて作製される場合、基板の主表面において、半導体積層体に作製すべき各ファセットに少なくとも１つの固有の凹部を対応付けることができる。さらに、半導体積層体には少なくとも１つの第１のファセットおよび少なくとも１つの第２のファセットが形成可能であり、ここで、第１のファセットおよび第２のファセットのそれぞれが少なくとも１つの同じ凹部に対応付けられている。さらに、特に長手方向に関して発光半導体チップの光出力面と後面との間に配置されているトレンチの場合、主表面における少なくとも１つの凹部は、トレンチによって形成される２つのファセットに対応付けられうる。

【0029】

さらに、基板は、例えば主表面に少なくとも２つの凹部を有することができ、ここで、ファセットは、少なくとも２つの凹部に対して対称に形成される。これは、２つの凹部に関する対称平面が存在し、この対称平面が同時にファセットの対称平面でもあることを意味しうる。相応に、活性領域を画定する素子が、少なくとも２つの凹部に対して対称に形成されていてもよい。

【0030】

少なくとも１つの凹部は、特に好ましくは、０．５μｍ以上または１μｍ以上または２μｍ以上または５μｍ以上でありかつ１５μｍ以下である深さを有することができる。さらに、少なくとも１つの凹部は、長手方向で、キャビティ長さの３０％以下、好ましくは２０％以下の延在長さを有しうる。例えば、少なくとも１つの凹部は、長手方向において、１００μｍ以下または５０μｍ以下の延在長さを有していてよい。換言すれば、少なくとも１つの凹部は特に長手方向で制限され、長手方向に沿って基板の主表面全体にわたって延在していないこともある。この場合、少なくとも１つの凹部は、例えば長手方向に主延在方向を有しうる。これに代えて、少なくとも１つの凹部が横断方向に主延在方向を有していてもよい。例えば、少なくとも１つの凹部は、基板の主表面の主延在面において、矩形または円形の断面を有しうる。

【0031】

さらに、基板が、横断方向で見てチップ領域間に形成されかつ長手方向に沿って延在する事前構造化トレンチを有することもできる。好ましくは長手方向で実質的に完全にかつ基板にわたって連続して延在するこのような事前構造化トレンチによって、基板の主表面を非連続的な「ストリップ」に分割することができる。これにより、本来ひとまとまりの成長面をより小さな成長面へと分割することができ、これにより、半導体積層体における歪みを低減することができる。

【0032】

単なる例としてであるが、以下では、窒化物半導体材料系、すなわちＧａＮベースの材料系が成長する際のＩｎ含有量の影響に対する事前構造化トレンチおよび少なくとも１つの凹部の作用を説明する。相応の作用は、窒化物半導体材料系または他の化合物半導体材料系、例えばＧａＡｓベースの材料系、ＩｎＰベースの材料系およびＧａＳｂベースの材料系の１つもしくは複数の他の成分の含有量に関連しても生じうる。

【0033】

例えば緑色発光する半導体チップのために必要な、窒化物半導体材料系において高いＩｎ含有量を有する半導体層の成長の際には、応力が発生しうる。例えば、青色波長領域および特に緑色波長領域で発光するＧａＮベースの半導体チップの場合、活性領域、例えばＩｎＧａＮ層を有する量子井戸構造は、約２０原子％までのきわめて高い含有量を有しうる。これに対して、エピタキシャルに過成長した事前構造化トレンチの近傍では、半導体積層体の成長が妨害されうる。特に、例えばＩｎ含有量を低減して、これにより、半導体積層体内の応力を低下させることができる。このように、事前構造化トレンチの目的は、欠陥を低減すること、すなわち、可能な限り欠陥のない高Ｉｎ含有層の成長を達成し、ひいては特に活性領域における良好な機能を実現することにある。可能な限り障害のない活性領域の成長を達成するために、事前構造化トレンチは、横断方向に沿って測定したとき、活性領域まで、または活性領域を画定する素子、例えば基板のリッジ導波構造まで数十マイクロメートルの大きな距離を置いて導入される。これにより、事前構造化トレンチは、特に好ましくは活性領域における半導体層の組成に影響を与えない。

【0034】

本明細書において説明している発光半導体チップを製造する方法では、このような事前構造化トレンチに加えてまたはこれに代えて、主表面における少なくとも１つの凹部が、少なくとも幾つかの領域においてこれらに対してきわめて近傍に、すなわち上で定義した小さな距離で、作製すべきファセットに配置される。したがって、少なくとも１つの凹部は、活性領域または活性領域を画定する素子、例えばリッジ導波構造および／または半導体積層体と電極層とのコンタクト領域のきわめて近傍に配置される。有利には、エピタキシャル成長した凹部の近傍で半導体積層体の成長が阻害され、例えばＩｎ含有量を低減することができるという、少なくとも１つの凹部の作用が利用される。ここで、少なくとも１つの凹部の位置および延在長さは、成長阻害部が実質的に作製すべきファセットの領域に存在するように選定され、これにより、ここで説明している例では、作製すべきファセットの領域においてＩｎ含有量を低減することができる。

【0035】

上述したように、高いＩｎ含有量を有する半導体層のエッチング速度は、低いＩｎ含有量を有するもしくはＩｎを含まない半導体層を有する半導体層のエッチング速度よりも格段に高くなりうる。少なくとも１つの凹部によって生じる成長阻害により、本来高いＩｎ含有量を有する半導体層のＩｎ含有量を、より均一なエッチングが可能となるように局所的に低減することができ、不均一にエッチングされた表面プロファイルおよび／またはファセットにおけるアンダーエッチングを防止するかまたは少なくとも低減することができる。動作時に活性領域で生成される光に関する性能損失または波長低下を案じる必要はない。なぜなら、典型的には長手方向において３００μｍ超の長さ、または多くの場合に９００μｍ超の長さまたはさらには１２００μｍ超となることもある長さを有しうる半導体チップの大部分が、阻害されないエピタキシの領域に延在するからである。例えば、当該長さは、キャビティ長さでありうる。さらに、ファセットを形成することによって、すなわち、特にファセットを形成するためのトレンチを上述したようにエッチングすることによって、エピタキシ領域のうち低減されたＩｎ含有量を有する少なくとも一部を除去することもできる。

【0036】

したがって、少なくとも１つの凹部によって一部の領域で低減される、半導体積層体のＩｎ含有量により、ファセットの湿式化学エッチングを均質化することができる。したがって、きわめて平滑であって垂直なファセットの達成が、基板の主表面における少なくとも１つの凹部によって可能となる。基板の主表面における、形成すべきファセットの近傍の少なくとも１つの凹部によって、有利には、プロセスウィンドウすなわち例えばエッチング時間および／またはエッチング速度を、例えばエッチャントの温度および濃度に依存して増大させることができる。なぜなら、大きなＩｎ含有量を有する層の不利な作用を低減することができ、またはさらには除去することもでき、これにより、ファセットの平滑化の形態で改善された製造可能性が得られるからである。

【0037】

別の実施形態によれば、半導体積層体の少なくとも１つの半導体層は、ファセットの領域において、層厚さ、材料組成および結晶軸の配向から選択される１つもしくは複数のパラメータの変化を有する。「ファセットの領域において」とは、特に、ラテラル方向、例えば長手方向に沿った、ファセットからの例えば５０μｍ以下の距離を意味しうる。特に、「ファセットの領域において」とは、上述したファセットまでの小さな距離を意味しうる。１つもしくは複数のパラメータの変化は、特に、半導体積層体の、基板の主表面における少なくとも１つの凹部によって生じる上述した阻害によって引き起こされるものでありうる。例えば、パラメータの変化を有する少なくとも１つの半導体層は、活性層、導波層またはクラッド層でありうる。また、パラメータの変化を有する少なくとも１つの半導体層は、半導体積層体の複数の半導体層であってよく、またはさらにはすべての半導体層であってもよい。

【0038】

例えば、少なくとも１つの半導体層、すなわち例えば活性層は、ファセットの領域において、長手方向でのファセットまでの距離が小さくなるにつれて減少する厚さを有しうる。さらに、半導体積層体は、ファセットの領域において、長手方向でのファセットまでの距離が小さくなるにつれて減少する厚さを有しうる。したがって、少なくとも１つの半導体層および／または半導体積層体は、長手方向に沿ってファセットに接近していくにつれ、より薄くなる。代替的にもしくは付加的に、少なくとも１つの半導体層、すなわち例えば活性層は、例えば原子％で測定される材料組成の１つの成分の相対割合がファセットの領域において長手方向でのファセットまでの距離が小さくなるにつれて減少する材料組成を有することができる。したがって、換言すれば、長手方向に沿って、少なくとも１つの半導体層は、ファセットへ接近するにつれて減少する材料組成の成分の相対割合を有しうる。

【0039】

さらに、少なくとも１つの半導体層、すなわち例えば活性層は、垂直方向で測定される厚さとして、横断方向に沿ってファセットにおいて減少する厚さを有しうる。さらに、半導体積層体も、横断方向に沿ってファセットにおいて減少する厚さを有しうる。したがって、少なくとも１つの半導体層および／または半導体積層体の厚さは、ファセットにおいて、横断方向の位置に応じて変化しうる。代替的にもしくは付加的に、少なくとも１つの半導体層、すなわち例えば活性層は、材料組成の１つの成分の相対割合が横断方向においてファセットにおいて減少する材料組成を有することができる。

【0040】

さらに、半導体積層体は、ファセットの領域において、長手方向に沿ってファセットまでの距離が小さくなるにつれて増大する結晶軸傾斜を有する。これは特に、基板が主表面に第１の結晶軸を有することを意味しうる。半導体積層体は、第２の結晶軸を、例えば活性層内に、または基板とは反対側の面に有しうる。当該第２の結晶軸は、基板の各凹部から遠く離れた、すなわち、基板の主表面におけるいずれの凹部に対しても大きな距離を有する基板領域、例えば１００μｍ以上の距離を有する基板領域においては、例えば第１の結晶軸に対して実質的に平行であってよい。また、第１の結晶軸と第２の結晶軸とが基板の主表面におけるこれらの凹部から遠く離れた領域において特定の角度を成し、この角度が当該遠く離れた領域にわたって実質的に一定であってもよい。これに対して、ファセットの領域においては、第１の結晶軸と第２の結晶軸との成す角度は、長手方向に沿ったファセットまでの距離が小さくなるにつれて増大しうる。

【0041】

さらなる利点、有利な実施形態およびさらなる発展形態は、以下で図に関連して説明する実施例から得られる。

【図面の簡単な説明】

【0042】

【図1A】一実施例による発光半導体チップを示す概略図である。

【図1B】一実施例による発光半導体チップを示す概略図である。

【図2】別の実施例による発光半導体チップを示す概略図である。

【図3A】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図3B】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図3C】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図3D】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図3E】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図3F】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図4】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図5A】別の実施例による発光半導体デバイスの少なくとも１つの半導体層の層特性を示す図である。

【図5B】別の実施例による発光半導体デバイスの少なくとも１つの半導体層の層特性を示す図である。

【図6A】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図6B】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図6C】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図6D】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図6E】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図6F】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図6G】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図6H】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図6I】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図6J】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図6K】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図6L】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図6M】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【図6N】別の実施例による、発光半導体チップを製造する方法の方法ステップを示す概略図である。

【発明を実施するための形態】

【0043】

実施例および図において、同一の要素、同様の要素または同じ作用を有する要素には、それぞれ同じ参照番号を付してある。図示の要素およびその相互の寸法比は縮尺通りに描かれてはおらず、むしろ個々の要素、例えば層、モジュール、素子、領域などにつき、良好な図示のためかつ／または良好な理解のために意図的に拡大して示したところがある。

【0044】

図１Ａおよび図１Ｂには、下述する方法ステップの範囲において製造可能な発光半導体チップ１００の実施例が示されており、ここで、図１Ａには、光出力面として形成されている、発光半導体チップ１００のファセット６を上から見た図が示されており、図１Ｂには、ファセット６に対して垂直な断面での発光半導体チップ１００の断面図が示されている。特に、図示されている実施例による発光半導体チップ１００は、端面発光型半導体レーザダイオードとして構成されている。

【0045】

図１Ａおよび図１Ｂに示されているように、図示の実施例では、エピタキシプロセスを用いて作製される半導体積層体２のための成長基板であって、半導体積層体２のための成長表面を形成する主表面１２を有する基板１が用意される。

【0046】

これに代えて、基板１は、例えば成長基板上に成長した半導体積層体２が成長後に転写される支持体基板であってもよい。例えば、基板１は、上部にＩｎＡｌＧａＮ化合物半導体材料をベースとした半導体積層体２が成長したＧａＮから成る基板であってよい。また、特に全般的な説明の項において説明した他の材料も、基板１および半導体積層体２に対して使用可能である。これに代えて、完成した発光半導体チップ１００が基板を有さないものであってもよい。この場合には、半導体積層体２は成長基板上で成長し、その後、成長基板が除去される。

【0047】

半導体積層体２は、活性領域５を有する活性層３を含み、この活性領域５は、発光半導体チップの動作時、特にレーザ閾値を上回ったときに光８すなわちレーザ光を生成し、ファセット６を介して周囲へ放射するように構成されている。

【0048】

図１Ａおよび図１Ｂに示されているように、ここでかつ以下では、ファセット６を上から見た図において半導体積層体２の層の主延在方向に対して平行に延在する方向を横断方向９１と称する。半導体積層体２の各層の上下の配置方向および半導体積層体２を基板１上へ配置する配置方向を、ここでかつ以下では、垂直方向９２と称する。ラテラル方向９１と垂直方向９２とに対して垂直に構成される方向であって、発光半導体チップ１００の放射方向すなわち発光半導体チップ１００の動作時に光８が放射される方向に対応する方向を、ここでかつ以下では、長手方向９３と称する。横断方向９１と長手方向９３とによって画定される平面に対して平行な方向であって、基板１の主表面１２の主延在面に対応する方向は、ラテラル方向とも称されうる。

【0049】

一実施形態では、半導体積層体２の、基板１とは反対側の上面において、半導体積層体２の、基板１とは反対側の面から半導体材料の一部を除去することによって、リッジ導波構造９が形成される。このために、成長した半導体積層体２上のウェブを形成すべき領域に適切なマスクを設けることができる。エッチングプロセスによって半導体材料を除去することができる。その後、さらにマスクも除去することができる。リッジ導波構造９は、こうしたプロセスにより、ウェブが長手方向９３に延在しかつラテラル方向９１においてウェブ側面もしくはウェブ側部とも称されうる側面によって画定されるように構成される。

【0050】

半導体積層体２は、活性層３に加えて別の半導体層、例えばバッファ層、クラッド層、導波層、バリア層、電流拡散層および／または電流制限層を含むことができる。例えば、半導体積層体２は、基板１上に例えばバッファ層、その上に第１のクラッド層、その上に第１の導波層を有しており、この第１の導波層上に活性層３が設けられている。活性層３の上方には、第２の導波層、第２のクラッド層および半導体コンタクト層を設けることができる。

【0051】

半導体積層体２が上述したようにＩｎＡｌＧａＮ化合物半導体材料をベースとしている場合、バッファ層は非ドープのもしくはｎドープされたＧａＮを有するかまたはこれから形成することができ、第１のクラッド層はｎドープされたＡｌＧａＮを有するかまたはこれから形成することができ、第１の導波層はｎドープされたＧａＮを有するかまたはこれから形成することができ、第２の導波層はｐドープされたＧａＮを有するかまたはこれから形成することができ、第２のクラッド層はｐドープされたＡｌＧａＮを有するかまたはこれから形成することができ、半導体コンタクト層はｐドープされたＧａＮを有するかまたはこれから形成することができる。ｎドープ物質として例えばＳｉを使用することができ、ｐドープ物質として例えばＭｇを使用することができる。活性層３は、ｐｎ接合部によって、または例えばＩｎＧａＮを含むかもしくはＩｎＧａＮから成る層とＧａＮを含むかもしくはＧａＮから成る層とを交互に積層することで形成される複数の層を有する量子井戸構造によって、形成することができる。生成すべき波長に応じて、Ｉｎ含有量は、ＩｎＧａＮ層における２０原子％までとすることができる。基板１は、例えばｎドープされたＧａＮを含むかまたはこのＧａＮから成っていてよい。これに代えて、全般的な説明の項において上述したように、他の層と材料との組み合わせも可能である。

【0052】

例えば、リッジ導波構造９は、半導体コンタクト層と第２のクラッド層の一部とによって、半導体積層体２を上述したように構築する際に形成可能である。リッジ導波構造９の側面における屈折率の跳躍的変化により材料の境界部が生じ、活性層３の十分な近傍において、活性層３内で生成された光のいわゆる屈折率導波を生じさせることができ、このことは、半導体積層体２のうち、レーザ動作時に生成される光が１つもしくは複数のレーザモードの形態で導波されかつ増幅される領域を示す活性領域５の形成にとって決定的である。したがって、リッジ導波構造９は、活性領域を画定する素子１１を形成する。リッジ導波構造９が図示されている高さよりも低いもしくは高い高さを有し、よってリッジ導波構造９を形成するために除去される半導体材料を少なくするまたは多くすることも可能である。例えば、リッジ導波構造９は、半導体コンタクト層のみもしくはその一部のみによって、または半導体コンタクト層および第２のクラッド層によって、形成可能である。リッジ導波構造９の高さを適宜設定することにより、屈折率導波を適切に達成することができる。リッジ導波構造９の高さが小さくなるにつれて、かつ／またはリッジ導波構造９から活性層３までの距離が大きくなるにつれて、屈折率導波の特性が低下しうる。この場合、活性領域５でのモード導波は、少なくとも部分的にいわゆる利得導波によって行われる。

【0053】

電気的なコンタクト接続のために、基板１とは反対側の上面と、基板１の、半導体積層体２とは反対側の下面とに、電気コンタクト層４，４’が設けられており、この電気コンタクト層４，４’は、１つもしくは複数の層としての１つもしくは複数の金属および／またはメタライゼーションを有しうる。例えば、ウェブ側面上およびリッジ導波構造９に隣接する半導体積層体２の上面上の誘電体層１９によって、リッジ導波構造９上のコンタクト面１０を規定することができ、このコンタクト面１０を介して、動作時にコンタクト層４を通して電流を半導体積層体２内へ注入することができる。コンタクト面１０の大きさ、幾何学形状および特性により、同様に活性領域５の構成を制御することができ、これにより、コンタクト面１０も、活性領域を画定する素子１１となりうる。

【0054】

さらに、光出力面となる、半導体積層体２および基板１の側面を形成するファセット６上とこれに対向する後面を形成するファセット７上とに、反射層もしくは反射積層体または部分反射層もしくは部分反射積層体を設けることができ、これらは、見取りやすさのために図面には示していないが、半導体積層体２内の光共振器の形成のために設けられかつ構成されている。長手方向９３に沿ったファセット６，７相互の距離は、キャビティ長さとも称されうる。

【0055】

図１Ａに示されているように、リッジ導波構造９は、横断方向でウェブ９に隣接する両側の半導体材料を完全に除去することによって形成可能である。これに代えて、リッジ導波構造９を形成するために、横断方向でリッジ導波構造９に隣接する半導体材料を２つの溝に沿ってのみ除去する、いわゆる「三脚状」の構成も可能である。さらに代えて、発光半導体チップ１００がリッジ導波構造を有さないかまたは低い高さのリッジ導波構造を有する半導体積層体２を形成する、いわゆるワイドストリップレーザダイオードとして形成されてもよい。

【0056】

図２には、発光半導体チップ１００の別の実施例が示されており、当該発光半導体チップ１００は、先行の実施例に比べて、横断方向に主延在方向を有するトレンチ１３を有し、このトレンチ１３が、長手方向９３に沿って見たときに光出力面として形成されているファセット６と後面として形成されているファセット７との間に配置されており、これにより、トレンチ１３、ひいてはトレンチ１３の側壁によって形成される対向する２つのファセット６’，６’’が、発光半導体チップ１００の内部に位置している。こうしたトレンチは、内部トレンチと称されうる。純粋に例としてであるが、垂直方向９１において半導体積層体２全体を通って基板１の主表面１２まで達しうるトレンチ１３、またはこれに代えてより小さな深さを有しうるトレンチ１３により、例えば、波長の設定、および／または発光半導体チップ１００の、複数の機能領域への分割が可能となる。トレンチ１３のファセット６’，６’’は、発光半導体チップ１００内でコーティングされていなくてもよい。さらに、２つのファセット６’，６’’のうちの一方または双方に、コーティング、例えば反射防止コーティング、部分反射コーティング、または最大限の高さの反射率を有するコーティングを設けることができる。さらに、２つのファセット６’，６’’にそれぞれ異なるコーティングを設けることもできる。

【0057】

トレンチ１３によって、発光半導体チップ１００を、それぞれ異なる機能を有する領域へと分割することができる。例えば、後面を形成するファセット７とトレンチ１３の最も近くに位置するファセット６’との間の領域はレーザ共振器を形成することができ、これにより、この場合には、長手方向９３に沿ったファセット６’，７間の距離がキャビティ長さと称されうる。レーザ共振器からトレンチによって分離された領域は、例えばフォトダイオードまたは光変調器を形成することができる。

【0058】

以下の図に関連して、複数の実施例による、発光半導体チップ１００を製造する方法の方法ステップを説明するが、ここで、発光半導体チップ１００は、例えば先行する実施例のうちの１つによって構成可能である。このために、基板１は、以下で説明するように、図１Ａ～図２には示されていない１つ以上の凹部を主表面１２に有することができる。

【0059】

特に、以下の説明では、半導体積層体２における１つもしくは複数のファセット、すなわち例えば上述したファセット６，６’，６’’，７のうちの１つもしくは複数のファセットの作製に焦点を当てる。純粋に例としてであるが、主に以下の図に関連して、光出力面および後面として形成されたファセット６，７の作製に用いられる純粋な例としての方法ステップが示されている。内部トレンチ１３の側壁によって形成されるファセット６’，６’’の作製も、これと同様に行うことができる。特に好ましくは、以下に説明する方法ステップではファセットが長手方向９３に対して垂直に形成されるので、半導体積層体２は、好ましくは長手方向９３に対して垂直に、したがって横断方向９２と垂直方向９１とに沿って形成されている少なくとも１つのファセットを有する。

【0060】

図３Ａ～図３Ｃには、発光半導体チップを製造する方法の第１の方法ステップが示されている。特に、図３Ａには、基板１を上から見た図、すなわち特に半導体積層体を成長させるための基板１の成長表面を形成する主表面１２を上から見た図が示されている。図３Ｂおよび図３Ｃには、図３Ａに示されている断面ＢＢおよび断面ＣＣでの基板１の断面図が示されている。

【0061】

以下に説明する方法ステップでは、特に、主表面１２から基板１内へ入り込んで延在する少なくとも１つの凹部１５を主表面１２に有する基板１が用意される。したがって、少なくとも１つの凹部１５は、垂直方向に沿って測定される深さを有する。少なくとも１つの凹部１５を有する主表面１２上には、別の方法ステップにおいて半導体積層体が成長される。したがって、少なくとも１つの凹部１５は、半導体積層体の半導体材料によって過成長させることができる。この場合、少なくとも１つの凹部１５は、半導体積層体の半導体材料によって少なくとも部分的にまたは完全に充填可能である。基板１の主表面１２における少なくとも１つの凹部１５は、例えば主表面１２内へのエッチングプロセスを用いて形成することができる。

【0062】

少なくとも１つのファセットは、以下で説明するように、成長される半導体積層体に形成され、ここで、少なくとも１つのファセットは、少なくとも１つのラテラル方向において、すなわち主表面１２の主延在面に対して平行な方向において、基板１の主表面１２における少なくとも１つの凹部１５から小さな距離を有している。例えば、少なくとも１つの凹部１５は、長手方向９３および／または横断方向９１において、作製すべき少なくとも１つのファセットまでの小さな距離を有しうる。全般的な説明の項において述べたように、当該距離は「小さな距離」と称され、５０μｍ以下または２０μｍ以下または１５μｍ以下または１０μｍ以下またはさらには５μｍ以下である。

【0063】

また以下の説明に関連して明らかであるように、半導体積層体における少なくとも１つのファセットは、半導体積層体を垂直方向に沿って見て少なくとも部分的に上方に、かつ／または横断方向において少なくとも僅かだけ、すなわち小さな距離分だけ、少なくとも１つの凹部１５に対してオフセットされた状態で形成されている。したがって、例えば、ファセットは、主延在面に対して垂直に配向されている垂直方向９２に沿った観察方向で主表面１２を見たとき、少なくとも部分的に凹部１５の上方に形成されうる。ファセットと、当該ファセットがラテラル方向において小さな距離を有している凹部とは、全般的な説明の項において説明したように、相互に対応付けられている、と称される。

【0064】

図３Ａ～図３Ｃから出発して、特に、複数の発光半導体チップを製造する方法ステップが示される。相応に、複数のチップ領域１４を有する基板１が用意される。図３Ａ～図３Ｃでは、チップ領域１４は破線によって示されており、ここで、チップ領域１４のそれぞれは後に完成する発光半導体チップに対応しうるものであって、そのうち図３Ａでは見やすくするために１つのみに参照符号を付して示している。特に、適切な時点で、半導体積層体を基板１上に成長させた後、半導体積層体を備えた基板を複数の個別の発光半導体チップへと個別化することができる。

【0065】

さらに、基板１の主表面１２には複数の凹部１５が設けられているが、図３Ａでは見やすくするためにこれらの凹部のうち同様に１つの凹部のみに参照符号を付して示している。各チップ領域１４には、主表面１２における少なくとも１つの凹部１５が対応付けられている。図示の実施例では、各チップ領域１４に、純粋に例としてであるが４つの凹部１５が対応付けられている。図３Ａおよび図３Ｃから見て取れるように、１つの凹部１５が複数のチップ領域１４、例えば少なくとも２つの隣り合うチップ領域１４に対応付けられていてもよい。

【0066】

特に、各チップ領域１４において、横断方向９１に沿って配向された少なくとも１つのファセットが半導体積層体に形成され、各チップ領域に対して、少なくとも１つのファセットは、少なくとも１つのラテラル方向において、対応付けられている少なくとも１つの凹部１５からの小さな距離を有する。したがって、図３Ａに示されている基板１から出発して、ウェハの形態で、複数の発光半導体チップを製造することができ、ここで、複数のファセットが作製され、各ファセットは、主延在面に対して平行な少なくとも１つの方向において、基板１の主表面１２における少なくとも１つの凹部１５までの小さな距離を有している。

【0067】

さらに、図３Ｂに示されているように、基板１の主表面１２には、それぞれ隣り合う２つのチップ領域１４間に、好適には長手方向９３で完全に主表面１２にわたって延在する事前構造化トレンチ１８を設けることができ、この事前構造化トレンチ１８は、全般的な説明の項において説明したように、主表面１２を別個のストリップに分割するために使用することができ、これにより、応力、ひいては半導体積層体内の欠陥形成の危険が低減される。

【0068】

さらなる方法ステップでは、半導体積層体は、特に大面積で一体的に、基板１の主表面１２上に成長される。この場合、特に、図３Ｄに示されているように、後に完成する発光半導体チップの活性領域を画定するために、１つもしくは複数の活性領域を画定する素子１１、例えばリッジ導波構造および／または適切に構造化されたコンタクト領域を設けることができる。理解しやすくするために半導体積層体は図３Ｄでは透視図として示されているので、図示では、その下にある主表面、特に主表面における凹部１５が覆われずに見えている。さらに、理解しやすくするために、１つの活性領域を画定する素子１１のみに参照符号を付して示している。

【0069】

さらなる方法ステップでは、各チップ領域において、ラテラル方向に沿って基板の主表面１２における少なくとも１つの凹部１５までの小さな距離を有するファセットが作製される。このために、図３Ｅおよび図３Ｆに部分的に示されているように、主延在方向を有するトレンチ１３が横断方向９１に形成される。理解しやすくするために、図３Ｅではこの場合にも１つのトレンチ１３のみに参照符号を付して示している。図３Ｆには、付加的に事前構造化トレンチ１８が示されている。さらに、図３Ｆおよび半導体積層体の以降の図では、同様に示されている基板の主表面における凹部１５および事前構造化トレンチ１８に対するこれらの素子１１およびトレンチ１３の位置および構成が明瞭となるよう、活性領域を画定する素子１１およびファセットを有するトレンチ１３のみを示している。

【0070】

各トレンチ１３はその延在長さにつき対応するチップ領域１４内に制限され、これにより、チップ領域１４ごとに、少なくとも１つのトレンチ１３を他のチップ領域１４のトレンチ１３から離間させて半導体積層体に形成することができる。ただし、図３Ｅおよび図３Ｆに示されているように、トレンチ１３を少なくとも２つのチップ領域１４に対応付けることもでき、これにより、トレンチ１３を２つの隣り合うチップ領域１４に形成することで、図３Ｆから見て取れるように、それぞれ１つずつのファセット６，７を形成することもできる。図３Ｆにおいて２つのチップ領域１４間の境界として示されている破線の水平方向線に沿って個別化を行うことができるので、トレンチ１３の一方の側壁は、発光半導体チップの光出力面として形成されるファセット６を形成することができ、トレンチ１３の他方の側壁は、別の発光半導体チップの後面として形成されるファセット７を形成することができる。

【0071】

トレンチ１３ひいてはファセット６，７は、特に好ましくはエッチングプロセスによって作製される。ここで、当該エッチングプロセスは、乾式エッチング、特にプラズマエッチング、または湿式エッチング、すなわち化学溶液を用いたエッチング、または湿式エッチングと乾式エッチングとの組み合わせとすることができる。湿式エッチングと乾式エッチングとの組み合わせが特に有利でありうる。特に、以下で図５Ａおよび図５Ｂに関連して説明するように、基板の主表面に小さな距離で配置される各凹部１５を通して例えば活性層の材料組成を制御することに関連する湿式化学エッチングステップにより、ファセットの最大限に良好な平滑性を促進させることができる。相応に、ファセットを画定するためのトレンチ１３は、平滑なファセット６，７を画定するために、まず乾式エッチングによって、次いで湿式化学エッチングによって形成することができる。

【0072】

図示の実施例では、トレンチ１３ひいてはファセット６，７は、それぞれ２つの凹部１５に対して対称に形成される。図３Ｆに示されているように、トレンチ１３は、図示の実施例では横断方向９１に対応するラテラル方向において対応付けられた凹部１５からの小さな距離ｄ１を有し、この距離ｄ１は２０μｍ以下または１５μｍ以下または１０μｍ以下またはさらには５μｍ以下でありうる。さらに、図示されている活性領域を画定する素子１１は、図示の実施例の場合にも横断方向９１に対応するラテラル方向において距離ｄ２を有し、この距離ｄ２も好ましくは同様に小さな距離とすることができる。これに対して、事前構造化トレンチ１８は、ラテラル方向において、活性領域を画定する素子１１から、好ましくは、事前構造化トレンチ１８によって活性領域における半導体層の成長に影響を与えない大きさの距離ｄ３を有する。距離ｄ３は、好ましくは数十マイクロメートルであってよく、例えば５０μｍ以上であってよい。

【0073】

凹部１５は、特に好ましくは、０．５μｍ以上または１μｍ以上または２μｍ以上または５μｍ以上でありかつ１５μｍ以下である深さを有することができる。さらに、凹部１５は、長手方向９３において、キャビティ長さの３０％以下、好ましくは２０％以下の延在長さを有しうる。例えば、凹部１５は、長手方向９３において１００μｍ以下または５０μｍ以下の寸法を有することができる。

【0074】

図３Ｄ～図３Ｆに示されているように、凹部１５は、長手方向９３に主延在方向を、ひいては上述したように横断方向９１の幅Ｂよりも大きな長さＬを有することができる。幅Ｂは、例えば０．５μｍ以上１５μｍ以下であってよい。これに代えて、凹部１５は、以下でさらに説明するように、横断方向９１に主延在方向を有していてもよい。

【0075】

図４に示されているように、チップ領域１４に複数のトレンチ１３を設けることもでき、これらのトレンチ１３を用いることにより、例えば、光出力面および後面を形成するファセット６，７と、例えば図２に関連して説明したような、発光半導体チップ内の内部トレンチの別のファセット６’，６’’とを形成することができる。このために、各トレンチ１３ひいては各ファセット６，６’，６’’，７には、それぞれ凹部１５が小さな距離で対応付けることができる。この場合、これらのトレンチ１３および対応付けられた凹部１５は、図示されているように同じに形成されてもよいし、またはそれぞれ異なるように形成されてもよい。

【0076】

上述の全般的な説明の項で説明したように、凹部１５は、図５Ａおよび図５Ｂに関連して示されているように、半導体積層体の１つもしくは複数のパラメータに影響を与える。図５Ａには、２つの対応付けられた凹部１５を有するトレンチ１３が概略的に示されている。図５Ｂには、半導体積層体の種々のパラメータと凹部１５からのラテラル方向距離との依存関係が定性的に示されており、ここで、図５Ａには、純粋に例としてであるが、ラテラル方向距離に関する２つの方向Ｒ１，Ｒ２が示されている。破線は、基板の主表面１２の高さプロファイル、ひいては凹部１５の位置を示している。凹部１５は、図５Ｂに示されているように、傾斜した側壁を有することができる。代替的に、例えば図３Ｂおよび図３Ｃに示されているように、垂直な側壁または実質的に垂直な側壁も可能である。

【0077】

図５Ｂに示されている半導体積層体の複数のパラメータに対する効果は、特に、図５Ａに示されているファセット６，７の領域において、すなわち特にそれぞれファセットからラテラル方向、例えば長手方向９３に沿って５０μｍ以下または特に小さな距離で生じるものでありうる。以下に説明する効果は、半導体積層体の少なくとも１つの半導体層、特に例えば活性層について、または半導体積層体全体についても生じうる。

【0078】

曲線Ｄによって示されているように、少なくとも１つの半導体層、すなわち例えば活性層またはファセットの領域における半導体積層体の全体が、長手方向９３において、すなわち図５Ａに示されている方向Ｒ２に対して平行な方向において、ファセットまでの距離が小さくなるにつれて減少する厚さを有することができる。代替的にもしくは付加的に、曲線Ｃによって示されているように、少なくとも１つの半導体層、すなわち例えば活性層または半導体積層体の全体は、ファセットの領域における材料組成の１つの成分の相対割合が長手方向９３においてすなわち図５Ａに示されている方向Ｒ２に対して平行な方向でファセットまでの距離が小さくなるにつれて減少する材料組成を有することができる。ＡｌＩｎＧａＮベースの半導体材料系では、これは特に、例えばＩｎ含有量および／またはＡｌ含有量でありうる。特に、Ｉｎ含有量の低減は、全般的な説明の項において説明した、エッチングされたファセットの改善をもたらすことができる。説明している効果は、横断方向９１、すなわち図５Ａに示されている方向Ｒ１に対して平行な方向のファセットについても相応に生じうる。

【0079】

さらに、半導体積層体は、長手方向９３を有するファセット、すなわち図５Ａに示されている方向Ｒ２に対して平行なファセットの領域においてファセットまでの距離が小さくなるにつれて増大する結晶軸傾斜を有する。これは特に、基板が、主表面１２において、図５Ｂに示されているように第１の結晶軸Ｋ１を有することを意味しうる。半導体積層体は、特に基板とは反対側を向いた面に第２の結晶軸Ｋ２を有することができる。基板の各凹部から遠く離れた、すなわち、基板の主表面におけるいずれの凹部に対しても大きな距離を有する基板領域、例えば１００μｍ以上の距離を有する基板領域においては、第２の結晶軸Ｋ２は、例えば、第１の結晶軸Ｋ１に対して平行または実質的に平行でありうる。第１の結晶軸Ｋ１と第２の結晶軸Ｋ２とが基板の主表面１２における凹部から遠く離れた領域において０ではない特定の角度を成し、この角度が当該遠く離れた領域にわたって実質的に一定であってもよい。これに対して、ファセットの領域では、図５Ｂに示されているように、第１の結晶軸Ｋ１と第２の結晶軸Ｋ２との成す角度を、長手方向９３でのファセットまでの距離が小さくなるにつれて増大するようにすることができる。

【0080】

したがって、図５Ｂに示されているように、ラテラル方向に従って、基板１の主表面１５における凹部に接近するにつれて、層厚さ、組成および結晶軸傾斜がより強く変化しうる。厚さの減少は、例えば、１μｍの距離変化あたり１％以上５％以下でありうる。例えば活性層などの半導体層の材料組成のうちの１つの成分の原子濃度の相対低下分は、例えば１μｍの距離変化あたり５％以上１５％以下でありうる。第２の結晶軸Ｋ２すなわち成長した結晶の結晶軸の、第１の結晶軸Ｋ１すなわち基板の結晶軸に対する傾斜の増大分は、例えば１０μｍの距離変化あたり１°以上４°以下でありうる。ファセットおよび対応付けられた凹部の形状および位置に応じて、上述した効果がそれぞれ異なる強さで現れうる。なお、ファセットを形成するトレンチから基板の主表面における対応付けられた凹部までのラテラル方向距離は、こうした効果がファセットの領域またはファセットにおいて好適にはつねに生じるように選択される。

【0081】

図６Ａ～図６Ｎには、基板の主表面における凹部１５およびファセットを形成するための半導体積層体におけるトレンチ１３の特に好ましい配置および構成が示されており、ここでは、この場合にも純粋に例としてファセット６，７が示されている。ただし、以下の実施例は、半導体積層体に形成されるすべてのファセットに同様に当てはまる。

【0082】

先行する実施例に示されているように、トレンチ１３ひいてはファセット６，７は、ラテラル方向で凹部１５までの０より大きな距離を有することができる。換言すれば、トレンチ１３と凹部１５とは垂直方向で見て重ならない。

【0083】

図６Ａには、トレンチ１３が、横断方向９１において対応付けられた凹部１５を超えて延在し、これにより部分的に対応付けられた凹部１５と重なっている実施例が示されている。

【0084】

図６Ｂに示されているように、トレンチ１３は、横断方向９１において、横断方向９１で隣り合って配置された複数のもしくはすべてのチップ領域１４にわたって延在するように形成可能であり、これにより、複数のチップ領域１４に設けられる複数のファセットを唯一のトレンチ１３によって形成することができる。

【0085】

図６Ｃおよび図６Ｄに示されているように、凹部１５が事前構造化トレンチ１８にまで達して、これにより、先行する実施例と比較して、事前構造化トレンチ１８に直接に接続されてもよい。このケースにおいても、また他の実施例においても、凹部１５および事前構造化トレンチ１８は、同じ深さまたは異なる深さで基板において同時にまたは相互に別個に、例えばエッチングプロセスによって作製することができる。これらのトレンチ１３、ひいては半導体積層体におけるファセット６，７は、この場合にも凹部１５と重なっていなくてもよいし（図６Ｃ）、または部分的に重なっていてもよい（図６Ｄ）。

【0086】

トレンチ１３は、上記にて説明したように、後に画定される半導体チップの領域内、すなわちチップ領域１４内にも位置することができる。例えば、図６Ｅおよび図６Ｆに示されているように、活性領域を画定する素子１１、例えばリッジ導波構造９を、ファセットの領域で拡幅することができる。拡幅部は、図６Ｅおよび図６Ｆに示されているような直角である必要はなく、９０°でない角度を有していてよいので、この拡幅部はいわゆるテーパとも称されうる。当該実施形態は、エッチングの際に、ファセット６’，６’’の平滑化を妨害することのある段部がリッジ導波構造の縁部に発生しないという利点を有しうる。

【0087】

凹部１５は、その主延在方向に関して長手方向９３に対して垂直に、すなわち横断方向９１に沿って延在してもよく、これにより、図６Ｇおよび図６Ｈに示されているように、トレンチ１３およびトレンチの作製によって画定されるファセット６，７に対して平行であってもよい。この場合、図６Ｇに示されているように、半導体積層体にエッチングされるべきトレンチ１３は、垂直方向に沿って上から見て、少なくとも１つの凹部１５を完全に取り囲むことができる。よって、トレンチ１３ひいてはファセット６，７の作製に際して、凹部１５を完全に除去することもできる。この場合の利点は、例えば、寸法比が僅かな影響しか生じさせず、また凹部によって阻害される半導体積層体の領域を少なくとも部分的にまたはさらには完全に除去できることにある。図６Ｈに示されているように、凹部１５は、事前構造化トレンチ１８と重なり、上述したように、例えば１つの共通の製造ステップで基板内へ導入することができる。

【0088】

これまでに示した実施例において凹部１５が個別の凹部として形成されているとしても、図６Ｉに示されているように、トレンチ１３ひいてはファセット６，７に２重のもしくは多重の凹部を対応付けることも可能である。図６Ｇおよび図６Ｉに示されている距離ｄ４，ｄ５およびｄ６も、特に好ましくは上述した小さな距離であってよい。

【0089】

図６Ｊに示されているように、凹部１５は、画定されたファセット６，７の領域においてこれらのファセット６，７に接して利用可能となる事前構造化トレンチ１８の領域として形成されてもよい。

【0090】

図６Ｋにはさらに別の実施例が示されており、この実施例では凹部１５が正方形状に形成されている。これまでの実施例において示されている凹部１５の矩形状の断面のほか、凹部１５は、少なくとも部分的に円形に形成されてもよい。例えば凹部１５は、図６Ｌに示されているように、基板の主表面の主延在面において円形の断面を有することができる。さらに、図示されている断面形状の混合形態も可能である。

【0091】

図６Ｍおよび図６Ｎに示されているように、凹部１５は、その形状にかかわらず、事前構造化トレンチ１８と共に形成することができ、または少なくとも事前構造化トレンチ１８と重なることができる。

【0092】

図に関連して説明した特徴および実施例は、すべての組み合わせが明記されていなくとも、別の実施例によれば相互に組み合わせ可能である。さらに、図に関連して説明した実施例は、付加的にもしくは代替的に、明細書の全般にわたる別の特徴を含みうる。

【0093】

本発明は、実施例に基づく説明によってこれらの実施例に限定されるものではない。むしろ、本発明は、新規な特徴のすべておよび特に特許請求の範囲の特徴の組み合わせを含むその組み合わせのすべてがそれ自体で特許請求の範囲または実施例に明示されていなくても、これらのすべてを包含するものである。

【符号の説明】

【0094】

１ 基板
２ 半導体積層体
３ 活性層
４，４’ コンタクト層
５ 活性領域
６，６’，６’’ ファセット
７ ファセット
８ 光
９ リッジ導波構造
１０ コンタクト面
１１ 活性領域を画定する素子
１２ 主表面
１３ トレンチ
１４ チップ領域
１５ 凹部
１８ 事前構造化トレンチ
１９ 誘電体層
９１ 横断方向
９２ 垂直方向
９３ 長手方向
１００ 発光半導体チップ
Ｂ 幅
Ｃ 相対割合
Ｄ 厚さ
Ｌ 長さ
Ｒ１，Ｒ２ 方向
ｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６ 距離

【図1A】

【図1B】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図4】

【図5A】

【図5B】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【図6G】

【図6H】

【図6I】

【図6J】

【図6K】

【図6L】

【図6M】

【図6N】

【手続補正書】

【提出日】2023-12-05

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体積層体（２）を有する発光半導体チップ（１００）を製造する方法であって、
前記半導体積層体は、長手方向（９３）に延在する活性領域（５）を有し、前記活性領域（５）は、前記半導体チップの動作時に長手方向に沿った放射方向を有する光（８）を生成するように設けられかつ構成されており、
前記方法が、
－少なくとも１つの凹部（１５）を有する主表面（１２）を有する基板（１）を用意するステップであって、前記主表面は、前記長手方向と前記長手方向に対して垂直な横断方向（９１）とに沿った主延在面を有し、前記基板は、前記横断方向に沿ってチップ領域間に形成されておりかつ前記長手方向に沿って延在する事前構造化トレンチ（１８）を有する、ステップと、
－前記少なくとも１つの凹部を有する前記主表面に前記半導体積層体を成長させるステップと、
－エッチングプロセスによって、前記半導体積層体において前記横断方向に沿って配向される少なくとも１つのファセット（６，６’，６’’，７）を形成するステップであって、前記ファセットは、前記主表面の主延在面に対して平行な少なくとも１つの方向において前記少なくとも１つの凹部から５０μｍ以下の距離を有する、ステップと、を含む、方法。

【請求項2】

－前記半導体積層体が複数のチップ領域（１４）を有し、前記複数のチップ領域（１４）の各チップ領域が１つずつの発光半導体チップに対応し、
－前記主表面において前記複数のチップ領域（１４）の各チップ領域に、少なくとも１つの凹部が対応付けられており、
－前記複数のチップ領域（１４）の各チップ領域に、前記半導体積層体において前記横断方向に沿って配向されるファセットがエッチングプロセスによって形成され、
－前記複数のチップ領域（１４）の各チップ領域について、前記ファセットが、前記主表面の主延在面に対して平行な少なくとも１つの方向において、対応付けられた前記少なくとも１つの凹部から５０μｍ以下の距離を有する、請求項１に記載の方法。

【請求項3】

前記ファセットは、長手方向および／または横断方向で、前記少なくとも１つの凹部までの５０μｍ以下の距離を有する、請求項１に記載の方法。

【請求項4】

前記半導体積層体に、前記活性領域を画定する素子（１１）が形成され、前記少なくとも１つの凹部は、横断方向で、前記活性領域を画定する素子までの５０μｍ以下の距離を有する、請求項１～３のいずれか一項に記載の方法。

【請求項5】

前記活性領域を画定する素子は、リッジ導波構造（９）、および／または前記半導体積層体の、電極層（４）とのコンタクト領域（１０）である、請求項４に記載の方法。

【請求項6】

前記ファセットは、前記主延在面に対して垂直に配向されている垂直方向（９２）に沿って見て少なくとも部分的に前記凹部上に形成される、請求項１～３のいずれか一項に記載の方法。

【請求項7】

前記ファセットを形成するために、前記半導体積層体において、横断方向に主延在方向を有するトレンチ（１３）が形成される、請求項１～３のいずれか一項に記載の方法。

【請求項8】

前記基板が前記主表面に少なくとも２つの凹部を有し、前記ファセットが、前記少なくとも２つの凹部に対して対称に形成される、請求項１～３のいずれか一項に記載の方法。

【請求項9】

前記半導体積層体において、少なくとも１つの第１のファセットおよび少なくとも１つの第２のファセットが前記半導体積層体に形成され、前記第１のファセットおよび前記第２のファセットのそれぞれが、前記主表面の主延在面に対して平行な少なくとも１つの方向において、前記少なくとも１つの凹部からそれぞれ５０μｍ以下の距離を有する、請求項１～３のいずれか一項に記載の方法。

【請求項10】

前記少なくとも１つの凹部は、０．５μｍ以上１５μｍ以下の深さを有する、請求項１～３のいずれか一項に記載の方法。

【請求項11】

前記少なくとも１つの凹部は、長手方向での、キャビティ長さの３０％以下の延在長さを有する、請求項１～３のいずれか一項に記載の方法。

【請求項12】

前記少なくとも１つの凹部は、長手方向での１００μｍ以下の延在長さを有する、請求項１～３のいずれか一項に記載の方法。

【請求項13】

前記少なくとも１つの凹部は、前記主延在面において矩形または円形の断面を有する、請求項１～３のいずれか一項に記載の方法。

【請求項14】

半導体積層体（２）を備えた発光半導体チップ（１００）であって、
前記半導体積層体は、長手方向（９３）に延在する活性領域（５）を有し、前記活性領域（５）は、前記半導体チップの動作時に前記長手方向に沿った放射方向を有する光（８）を生成するように設けられかつ構成されており、
前記半導体積層体は、前記長手方向に対して垂直に、横断方向（９１）と垂直方向（９３）とに沿って形成されたファセット（６，６’，６’’，７）を有し、
前記半導体積層体の少なくとも１つの半導体層は、前記ファセットの領域において、層厚さ、材料組成および結晶軸の配向から選択される１つもしくは複数のパラメータの変化を有し、
活性層は材料組成を有し、前記ファセットの領域における前記材料組成の１つの成分の相対割合（Ｃ）が長手方向での前記ファセットまでの距離が小さくなるにつれ減少する、および／または横断方向において前記ファセットにおいて減少する、半導体チップ（１００）。

【請求項15】

前記半導体積層体の少なくとも１つの半導体層が、前記ファセットの領域において長手方向での前記ファセットまでの距離が小さくなるにつれて減少する厚さ（Ｄ）を有し、および／または、
前記活性層が、横断方向において前記ファセットにおいて減少する厚さを有する、請求項１４に記載の半導体チップ。

【請求項16】

－前記半導体積層体は基板上に設けられており、前記基板が主表面において第１の結晶軸（Ｋ１）を有し、前記半導体積層体が第２の結晶軸を有し、
－前記ファセットの領域における前記第１の結晶軸と前記第２の結晶軸との成す角度が、長手方向での前記ファセットまでの距離が小さくなるにつれて増大する、請求項１４または１５に記載の半導体チップ。

【国際調査報告】