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特表2024-518876低抵抗率スピンホール効果（ＳＨＥ）書き込みラインを有するスピン軌道トルク（ＳＯＴ）磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-05-08

(54)【発明の名称】低抵抗率スピンホール効果（ＳＨＥ）書き込みラインを有するスピン軌道トルク（ＳＯＴ）磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）

(51)【国際特許分類】

H10B 61/00 20230101AFI20240426BHJP

H01L 29/82 20060101ALI20240426BHJP

H10N 50/10 20230101ALI20240426BHJP

【ＦＩ】

H10B61/00

H01L29/82 Z

H10N50/10 Z

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023562161

(86)(22)【出願日】2022-05-11

(85)【翻訳文提出日】2023-10-06

(86)【国際出願番号】 EP2022062791

(87)【国際公開番号】W WO2022248224

(87)【国際公開日】2022-12-01

(31)【優先権主張番号】17/331,941

(32)【優先日】2021-05-27

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬＢＵＳＩＮＥＳＳＭＡＣＨＩＮＥＳＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】ＮｅｗＯｒｃｈａｒｄＲｏａｄ，Ａｒｍｏｎｋ，ＮｅｗＹｏｒｋ１０５０４，ＵｎｉｔｅｄＳｔａｔｅｓｏｆＡｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡忠彦

(74)【復代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】フルジェ、ジュリアン

(72)【発明者】

【氏名】フーサメディン、ディミトリ

(72)【発明者】

【氏名】シエ、ルイロン

(72)【発明者】

【氏名】チェン、カングオ

【テーマコード（参考）】

4M119

5F092

【Ｆターム（参考）】

4M119AA01

4M119AA19

4M119AA20

4M119BB01

4M119BB20

4M119CC05

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4M119JJ03

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4M119JJ12

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5F092AA04

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(57)【要約】

低抵抗率スピンホール効果（ＳＨＥ）書き込みラインを有するスピン軌道トルク（ＳＯＴ）磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）本発明の実施形態は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）構造を製造する方法及び結果として得られる構造を含む。第１のタイプの金属は、複数の埋め込みコンタクトを有する層間誘電体層上に形成され、ここで上記第１のタイプの金属は、スピンホール効果（ＳＨＥ）性質を示す。少なくとも１つのスピン軌道トルク（ＳＯＴ）ＭＲＡＭセルが、第１のタイプの金属上に形成される。上記少なくとも１つのＳＯＴ－ＭＲＡＭセルを囲んでいる１又は複数の凹部は、上記第１のタイプの金属の露出された部分を凹化させることによって生成される。第２のタイプの金属は、１又は複数の凹部において形成され、上記第２のタイプの金属は、上記第１のタイプの金属より低い抵抗率を有する。

【特許請求の範囲】

【請求項1】

交互のタイプの金属を含む書き込みライン、ここで：
前記交互のタイプの金属のうち第１のタイプの金属は、スピンホール効果（ＳＨＥ）性質を示しており；
前記交互のタイプの金属のうち第２のタイプの金属は、前記第１のタイプの金属より低い抵抗率を有している；
書き込みラインの頂部におけるスピン軌道トルク（ＳＯＴ）ＭＲＡＭセル、ここで、前記ＳＯＴ－ＭＲＡＭセルの自由層は前記第１のタイプの金属に接触している
を備える、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）構造。

【請求項2】

１つのＳＯＴ－ＭＲＡＭセルは、前記書き込みラインの前記交互のタイプの金属に沿って前記第１のタイプの金属が発生する度にその頂部にある、請求項１に記載のＭＲＡＭ構造。

【請求項3】

前記ＳＯＴ－ＭＲＡＭセルは、トンネル障壁によって分離された基準層及び自由層を含む、請求項１に記載のＭＲＡＭ構造。

【請求項4】

前記書き込みラインに接触している複数のコンタクトをさらに含む、請求項１に記載のＭＲＡＭ構造。

【請求項5】

前記第２のタイプの金属は、ルテニウム（Ｒｕ）、銅（Ｃｕ）、及びコバルト（Ｃｏ）から成るグループから選択された、請求項１に記載のＭＲＡＭ構造。

【請求項6】

前記第１のタイプの金属は、スピン軌道インタラクションが強い重金属／合金である、請求項１に記載のＭＲＡＭ構造。

【請求項7】

前記ＳＯＴ－ＭＲＡＭセルの側壁上に誘電体層をさらに含む、請求項１に記載のＭＲＡＭ構造。

【請求項8】

前記ＳＯＴ－ＭＲＡＭセルの頂面に接触しているコンタクトをさらに含む、請求項１に記載のＭＲＡＭ構造。

【請求項9】

平面に沿った前記書き込みラインの幅は、前記平面に沿った前記ＳＯＴ－ＭＲＡＭセルの幅より小さい、請求項１に記載のＭＲＡＭ構造。

【請求項10】

平面に沿った前記書き込みラインの幅は、前記平面に沿った前記ＳＯＴ－ＭＲＡＭセルの幅より大きい、請求項１に記載のＭＲＡＭ構造。

【請求項11】

複数の埋め込みコンタクトを有する層間誘電体層上に第１のタイプの金属を形成する段階、ここで、前記第１のタイプの金属はスピンホール効果（ＳＨＥ）性質を示す；
前記第１のタイプの金属上に少なくとも１つのスピン軌道トルク（ＳＯＴ）ＭＲＡＭセルを形成する段階；
前記第１のタイプの金属の露出された部分を凹化させることによって前記少なくとも１つのＳＯＴ－ＭＲＡＭセルを囲んでいる１又は複数の凹部を生成する段階；及び
前記１又は複数の凹部において第２のタイプの金属を形成する段階；ここで、前記第２のタイプの金属は前記第１のタイプの金属より低い抵抗率を有している
を備える、方法。

【請求項12】

前記少なくとも１つのＳＯＴ－ＭＲＡＭセルを囲んでいる前記１又は複数の凹部を生成する前に：
前記第１のタイプの金属の露出された部分上の誘電体層、及び前記ＳＯＴ－ＭＲＡＭセルを形成する段階；及び
前記誘電体層の一部を除去して、その結果、残りの前記誘電体層が前記少なくとも１つのＳＯＴ－ＭＲＡＭセルの側壁上にのみ存在するようにする段階
をさらに備える、請求項１１に記載の方法。

【請求項13】

前記第１のタイプの金属の露出された部分を凹化させることは、ウェットエッチング及びドライエッチングから成るグループから選択されたエッチングプロセスを含む、請求項１１に記載の方法。

【請求項14】

前記少なくとも１つのＳＯＴ－ＭＲＡＭセルの頂面に接触しているコンタクトを形成する段階をさらに備える、請求項１１に記載の方法。

【請求項15】

前記第１のタイプの金属は、スピン軌道インタラクションが強い重金属／合金である、請求項１１に記載の方法。

【請求項16】

前記第２のタイプの金属は、ルテニウム（Ｒｕ）、銅（Ｃｕ）、及びコバルト（Ｃｏ）から成るグループから選択された、請求項１１に記載の方法。

【請求項17】

複数の埋め込みコンタクトを有する層間誘電体層上に第１のタイプの金属を形成する段階、ここで、前記第１のタイプの金属はスピンホール効果（ＳＨＥ）性質を示す；
前記第１のタイプの金属の１又は複数の部分が露出されるように、前記第１のタイプの金属上にハードマスク層をパターニングする段階；
前記第１のタイプの金属の前記露出された１又は複数の部分を除去する段階；
前記第１のタイプの金属が除去された位置に犠牲誘電体層を形成して、その結果、前記犠牲誘電体層の頂面が前記第１のタイプの金属の前記頂面と同一平面上にあるようにする段階；
少なくとも１つのスピン軌道トルク（ＳＯＴ）ＭＲＡＭセルを形成して、その結果、前記少なくとも１つのＳＯＴ－ＭＲＡＭセルの自由層が前記第１のタイプの金属に接触するようにする段階；
前記犠牲誘電体層を除去することによって１又は複数の凹部を生成する段階；及び
前記１又は複数の凹部において第２のタイプの金属を形成する段階、ここで、前記第２のタイプの金属は、前記第１のタイプの金属より低い抵抗率を有する
を備える方法。

【請求項18】

前記１又は複数の凹部を生成する前に：
前記犠牲誘電体層の露出された部分の上の誘電体層、及び前記ＳＯＴ－ＭＲＡＭセルを形成する段階；及び
前記誘電体層の一部を除去して、その結果、残りの前記誘電体層が前記少なくとも１つのＳＯＴ－ＭＲＡＭセルの側壁上にのみ存在するようにする段階
をさらに備える、請求項１７に記載の方法。

【請求項19】

前記少なくとも１つのＳＯＴ－ＭＲＡＭセルを形成する段階は：
前記第１のタイプの金属及び前記犠牲誘電体層の上に磁気トンネル接合スタックを形成する段階；及び
前記少なくとも１つのＳＯＴ－ＭＲＡＭセルを形成するために、イオンビームエッチングを利用して前記磁気トンネル接合スタックの一部を選択的に除去する段階
を含む、請求項１７に記載の方法。

【請求項20】

前記第１のタイプの金属は、スピン軌道インタラクションが強い重金属／合金であり；
前記第２のタイプの金属は、ルテニウム（Ｒｕ）、銅（Ｃｕ）、及びコバルト（Ｃｏ）から成るグループから選択された
請求項１７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は概して、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイス及び製造の分野に関しており、より具体的には、複数の金属で形成されたスピンホール効果（ＳＨＥ）ラインを利用したスピン軌道トルク（ＳＯＴ）ＭＲＡＭデバイスの製造に関する。

【0002】

ＭＲＡＭは、データを磁気ドメインに記憶する不揮発性ランダムアクセスメモリ（ＲＡＭ）の一種である。従来のＲＡＭ技術と異なり、ＭＲＡＭ内のデータは電荷又は電流が流れる際に記憶されないが、薄い絶縁層によって分離された各々が磁化を保持し得る２つの強磁性プレートで形成された磁気ストレージ要素によって記憶される。上記２つのプレートのうち１つは、特定の極性に設定された永続的な磁石である。その他のプレートの磁化は、メモリを記憶する外部フィールドのそれに一致するように変更され得る。

【0003】

スピン移行トルクＭＲＡＭ（ＳＴＴ－ＭＲＡＭ）は、リーク電力消費がゼロに近い不揮発性メモリであり、これはスタティックＲＡＭ（ＳＲＡＭ）及びダイナミックＲＡＭ（ＤＲＡＭ）などの電荷ベースのメモリに比べて主要な利点である。ＳＴＴ－ＭＲＡＭは、スピン整列された（例えば、偏光された）電子を使用してドメインを直接トルクする２端子デバイスである。具体的には、層に流れる電子がそれらのスピンを連鎖させる必要がある場合、これは近傍の層に伝達されるトルクを発生させるであろう。これは、セルを書き込むために必要な電流の量を減らし、読み出しプロセスとほぼ同じくする。

【0004】

スピン軌道トルク（ＳＯＴ）ＭＲＡＭは、メモリの読み出し及び書き込み経路を分離する。ＳＯＴ－ＭＲＡＭデバイスは、磁気トンネル接合（ＭＴＪ）に電流が垂直に注入されるとともに読み出し及び書き込み動作が同じ経路を通じて実行されるＳＴＴ－ＭＲＡＭと異なり、隣接のＳＯＴ層において面内電流を注入することによって行われる自由磁性層の切り替えを特徴とする。

【発明の概要】

【0005】

本発明の実施形態は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）構造を製造する方法及び結果として得られる構造を含む。第１のタイプの金属は、複数の埋め込みコンタクトを有する層間誘電体層上に形成され、ここで第１のタイプの金属は、スピンホール効果（ＳＨＥ）性質を示す。少なくとも１つのスピン軌道トルク（ＳＯＴ）ＭＲＡＭセルが、第１のタイプの金属上に形成される。少なくとも１つのＳＯＴ－ＭＲＡＭセルを囲んでいる１又は複数の凹部は、第１のタイプの金属の露出された部分を凹化させることによって生成される。第２のタイプの金属は、１又は複数の凹部において形成され、第２のタイプの金属は、第１のタイプの金属より低い抵抗率を有する。

【0006】

本発明の実施形態は、ＭＲＡＭ構造を製造する別の方法及び結果として得られる構造も含む。第１のタイプの金属は、複数の埋め込みコンタクトを有する層間誘電体層上に形成され、ここで第１のタイプの金属は、ＳＨＥ特性を示す。ハードマスク層は、第１のタイプの金属上にパターニングされ、その結果、第１のタイプの金属の１又は複数の部分が露出される。第１のタイプの金属の露出された１又は複数の部分は除去される。犠牲誘電体層は、第１のタイプの金属が除去された位置において形成され、その結果犠牲誘電体層の頂面が第１のタイプの金属の頂面と同一平面上になる。少なくとも１つのＳＯＴ－ＭＲＡＭセルが形成され、その結果、少なくとも１つのＳＯＴ－ＭＲＡＭセルの自由層が第１のタイプの金属と接触する。１又は複数の凹部は、犠牲誘電体層を除去することによって生成される。第２のタイプの金属は、１又は複数の凹部において形成され、ここで、第２のタイプの金属は、第１のタイプの金属より低い抵抗率を有する。

【0007】

本発明の態様によると、交互のタイプの金属を含む書き込みライン、ここで：前記交互のタイプの金属のうち第１のタイプの金属は、スピンホール効果（ＳＨＥ）性質を示しており；前記交互のタイプの金属のうち第２のタイプの金属は、前記第１のタイプの金属より低い抵抗率を有している；前記書き込みラインの頂部におけるスピン軌道トルク（ＳＯＴ）ＭＲＡＭセル、ここで、前記ＳＯＴ－ＭＲＡＭセルの自由層は前記第１のタイプの金属に接触している、を備える、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）構造が提供されている。

【0008】

本発明の別の態様によると、複数の埋め込みコンタクトを有する層間誘電体層上に第１のタイプの金属を形成する段階、ここで、前記第１のタイプの金属はスピンホール効果（ＳＨＥ）性質を示す；前記第１のタイプの金属上に少なくとも１つのスピン軌道トルク（ＳＯＴ）ＭＲＡＭセルを形成する段階；前記第１のタイプの金属の露出された部分を凹化させることによって前記少なくとも１つのＳＯＴ－ＭＲＡＭセルを囲んでいる１又は複数の凹部を生成する段階；及び、前記１又は複数の凹部において第２のタイプの金属を形成する段階；ここで、前記第２のタイプの金属は前記第１のタイプの金属より低い抵抗率を有している、を含む、方法が提供されている。

【0009】

本発明の別の態様によると、複数の埋め込みコンタクトを有する層間誘電体層上に第１のタイプの金属を形成する段階、ここで、前記第１のタイプの金属はスピンホール効果（ＳＨＥ）性質を示す；前記第１のタイプの金属の１又は複数の部分が露出されるように、前記第１のタイプの金属上にハードマスク層をパターニングする段階；前記第１のタイプの金属の前記露出された１又は複数の部分を除去する段階；前記第１のタイプの金属が除去された位置に犠牲誘電体層を形成して、その結果、前記犠牲誘電体層の前記頂面が前記第１のタイプの金属の前記頂面と同一平面上にあるようにする段階；少なくとも１つのスピン軌道トルク（ＳＯＴ）ＭＲＡＭセルを形成して、その結果、前記少なくとも１つのＳＯＴ－ＭＲＡＭセルの自由層が前記第１のタイプの金属に接触するようにする段階；前記犠牲誘電体層を除去することによって１又は複数の凹部を生成する段階；及び、前記１又は複数の凹部において第２のタイプの金属を形成する段階、ここで、前記第２のタイプの金属は、前記第１のタイプの金属より低い抵抗率を有する、を含む方法が提供されている。

【図面の簡単な説明】

【0010】

【図1】本発明の実施形態に係る、向きを定義するとともに他の図がそれらの向きを基準とする平面を特定する、スピン軌道トルク（ＳＯＴ）磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスの単純構造の上面図を示す。

【0011】

【図2A】図１の区切り線Ａに沿った断面図を示す。

【図2B】本発明の実施形態に係る、層間絶縁膜（ＩＬＤ）及び本発明の実施形態が製造され得る埋め込みコンタクトを含む構造の、図１の区切り線Ｂに沿った断面図を示す。

【0012】

【図3A】図１の区切り線Ａに沿った断面図を示す。

【図3B】本発明の実施形態に係る、スピンホール効果（ＳＨＥ）金属層を形成するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【0013】

【図4A】図１の区切り線Ａに沿った断面図を示す。

【図4B】本発明の実施形態に係る、ハードマスク層を形成して、続いて、ＳＨＥ金属ラインをパターニングするためにＳＨＥ金属層の一部を除去するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【0014】

【図5A】図１の区切り線Ａに沿った断面図を示す。

【図5B】本発明の実施形態に係る、ＳＨＥ金属層によって先に占められた領域を占めるために追加のＩＬＤ材料を堆積するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【0015】

【図6A】図１の区切り線Ａに沿った断面図を示す。

【図6B】本発明の実施形態に係る、磁気トンネル接合（ＭＴＪ）スタックを堆積するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【0016】

【図7A】図１の区切り線Ａに沿った断面図を示す。

【図7B】本発明の実施形態に係る、ＭＴＪスタック内に凹部を形成して複数の分離されたＭＴＪスタックを生成するプロセス、及び誘電体スペーサ材料層の形成の、図１の区切り線Ｂに沿った断面図を示す。

【0017】

【図8A】図１の区切り線Ａに沿った断面図を示す。

【図8B】本発明の実施形態に係る、誘電体スペーサ材料層の一部を除去するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【0018】

【図9A】図１の区切り線Ａに沿った断面図を示す。

【図9B】本発明の実施形態に係る、ＩＬＤ層によって囲まれた凹部を生成するためにＳＨＥ金属層の一部を除去するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【0019】

【図10A】図１の区切り線Ａに沿った断面図を示す。

【図10B】本発明の実施形態に係る、凹部内に低抵抗率金属を堆積するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【0020】

【図11A】図１の区切り線Ａに沿った断面図を示す。

【図11B】本発明の実施形態に係る、さらなるＩＬＤ、及びさらなるＩＬＤ内のコンタクトを形成するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【0021】

【図12A】図１の区切り線Ａに沿った断面図を示す。

【図12B】本発明の実施形態に係る、ＭＴＪスタックのそれより小さい限界寸法を有するＳＨＥ書き込みラインを含む代替的な実施形態の、図１の区切り線Ｂに沿った断面図を示す。

【0022】

【図13A】図１の区切り線Ａに沿った断面図を示す。

【図13B】本発明の実施形態に係る、ハードマスク層を形成して、続いて、ＳＨＥ金属層の一部を除去するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【0023】

【図14A】図１の区切り線Ａに沿った断面図を示す。

【図14B】本発明の実施形態に係る、犠牲誘電体層を形成するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【0024】

【図15A】図１の区切り線Ａに沿った断面図を示す。

【図15B】本発明の実施形態に係る、ＭＴＪスタックを堆積するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【0025】

【図16A】図１の区切り線Ａに沿った断面図を示す。

【図16B】本発明の実施形態に係る、ＭＴＪスタック内に凹部を形成して複数の分離されたＭＴＪスタックを生成し、誘電体スペーサ材料を形成するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【0026】

【図17A】図１の区切り線Ａに沿った断面図を示す。

【図17B】本発明の実施形態に係る、誘電体スペーサ材料の一部を除去するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【0027】

【図18A】図１の区切り線Ａに沿った断面図を示す。

【図18B】本発明の実施形態に係る、犠牲誘電材料を除去するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【0028】

【図19A】図１の区切り線Ａに沿った断面図を示す。

【図19B】本発明の実施形態に係る、低抵抗率金属を堆積するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【0029】

【図20A】図１の区切り線Ａに沿った断面図を示す。

【図20B】本発明の実施形態に係る、さらなるＩＬＤ、及びさらなるＩＬＤにおけるコンタクトを形成するプロセスの、図１の区切り線Ｂに沿った断面図を示す。

【発明を実施するための形態】

【0030】

本発明の実施形態は、スピン移行トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ－ＭＲＡＭ）が、読み出し及び書き込みの両方に１つの経路を使用する２端子デバイスであることを認識している。本発明の実施形態は、単一の読み出し／書き込み経路を有するということは、読み出しの信頼性を損ない得ること、及び、書き込み電流がデバイスの磁気トンネル接合（ＭＴＪ）に対してストレスを与え、メモリセルの時間依存的劣化に繋がり得ることを認識する。本発明の実施形態は、スピン軌道トルク（ＳＯＴ）磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスが、メモリの読み出し及び書き込み経路を分離して、デバイスの耐久性及び読み出しの安定性を向上させることを認識している。しかしながら、ＳＯＴ－ＭＲＡＭのデバイス設置面積は、典型的には、ＳＴＴ－ＭＲＡＭより大きい。本発明の実施形態は、同じスピンホール効果（ＳＨＥ）書き込みライン上の複数のＭＲＡＭセルを統合してセル間の駆動トランジスタを共有することが集積密度を向上させるが、（ｉ）２つの駆動トランジスタの間のラインの全体的な長さが増加する、（ｉｉ）ＳＨＥ書き込みラインは、標準のミドルオブライン（ＭＯＬ）／バックエンドオブライン（ＢＥＯＬ）金属（例えば、銅（Ｃｕ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ））より高い抵抗率を有するＳＨＥ特性を示す重金属（例えば、タングステン（Ｗ）、タンタル（Ｔａ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、金‐タングステン合金（ＡｕＷ））を使用して形成される必要があり、全体的なＳＨＥ書き込みラインの抵抗率の増加に繋がり、したがって、固有のＭＴＪＴＭＲと直列なより著しい寄生抵抗を追加することによって、単位セル毎の平均電力消費における増加並びにビットセルトンネル磁気抵抗（ＴＭＲ）（すなわち、読み出しマージン）の劣化をもたらすというなどの問題をもたらすことを認識している。

【0031】

本発明の実施形態は、抵抗率を減らすために、複数のＭＲＡＭセルを、複数の金属によって形成されたＳＨＥライン上に統合するＳＯＴ－ＭＲＡＭデバイスについて説明している。より具体的には、ＳＨＥラインは、各ＭＲＡＭセルの自由層と直接接触しているＳＨＥ特性を示す第１のタイプの金属を含み、その一方で、第１のタイプの金属と接触しているＭＲＡＭセルの中間（ｉｎ－ｂｅｔｗｅｅｎ）に低抵抗率金属を含む。

【0032】

特許請求の範囲における構造及び方法の詳細な実施形態を本明細書において開示する。しかしながら、開示されている実施形態は、様々な形態で具現化され得る特許請求の範囲における構造及び方法の例示に過ぎないことが理解されるべきである。加えて、様々な実施形態に関連して与えられる例の各々は、限定的なものではなく、例示的なものとして意図されている。さらに、各図は必ずしも原寸に比例しているわけではなく、一部の特徴は特定のコンポーネントの詳細を示すために誇張されていることがある。したがって、本明細書において開示される特定の構造及び機能上の詳細は、限定的なものとしてではなく、本開示の方法及び構造を様々に使用することを当業者に教示するための代表的基礎として解釈されるに過ぎない。また、同様且つ対応する要素は同様の参照符号によって参照されることに留意されたい。

【0033】

以下の説明では、本願の様々な実施形態の理解を提供するために、特定の構造、コンポーネント、材料、寸法、処理段階、及び技法等の、多数の具体的な詳細が記載される。しかし、これらの具体的詳細なしで、本願の様々な実施形態を実施することができることを当業者は理解するであろう。他の例では、本願を不明瞭にすることを避けるために、周知の構造又は処理段階を詳細に説明していない。

【0034】

「一実施形態」、「ある実施形態」、「例示的な実施形態」等への本明細書における言及は、説明された実施形態が特定の特徴、構造又は特性を含み得ることを示す。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、又は特性が一実施形態に関連して説明されるとき、明示的に説明されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、又は特性に影響を与えることは当業者の知識の範囲内であることが考えられる。

【0035】

以下の説明のために、「上側（ｕｐｐｅｒ）」、「右（ｒｉｇｈｔ）」、「左（ｌｅｆｔ）」、「垂直（ｖｅｒｔｉｃａｌ）」、「水平（ｈｏｒｉｚｏｎｔａｌ）」、「頂部（ｔｏｐ）」、「底部（ｂｏｔｔｏｍ）」という用語及びそれらの派生語は、図において方向付けされているように、開示された構造及び方法に関するものとする。「重なっている（ｏｖｅｒｌａｙｉｎｇ）」、「の上（ａｔｏｐ）に」、「上（ｏｎ）に位置している」又は「の上（ａｔｏｐ）に位置している」という用語は、第１の構造など、第１の要素が、第２の構造など、第２の要素上に存在していることを意味する。第１の要素と第２の要素との間には、インタフェース構造など、介在要素が存在し得る。「直接接触」といった言い回しは、第１の構造などの第１の要素及び第２の構造などの第２の要素が、２つの要素の界面にいかなる中間の導電、絶縁、又は、半導体層も存在せずに接続されることを意味する。

【0036】

層、領域又は基板としての或る要素が別の要素の「上（ｏｎ）」にある又は当該別の要素を「覆う（ｏｖｅｒ）」と称される場合、その要素は当該別の要素の直接上にあることもできるし、介在する要素が存在してもよいことが理解されるであろう。対照的に、ある要素が別の要素の「直接上（ｏｎ）」又は「直接上方（ｏｖｅｒ）」にあると称される場合、介在する要素は存在しない。ある要素が別の要素の「下方（ｂｅｎｅａｔｈ）」又は「下（ｕｎｄｅｒ）」にあると称される場合、当該要素がこの別の要素の直接下方（ｂｅｎｅａｔｈ）又は下（ｕｎｄｅｒ）にあり得るか、介在する要素が存在し得ることも理解されるであろう。対照的に、ある要素が別の要素の「直接下方（ｂｅｎｅａｔｈ）」又は「直接下（ｕｎｄｅｒ）」にあると称される場合、介在する要素は存在しない。

【0037】

各参照番号は、ある項目を個別に言及しても、又はグループとして集合的に言及してもよい。例えば、ＭＲＡＭ１１０は、単一のＭＲＡＭ構造１１０又は複数のＭＲＡＭ構造１１０を言及し得る。

【0038】

以下、本発明について、図を参照して詳細に記載する。

【0039】

図１は、ＳＯＴ－ＭＲＡＭデバイスの単純構造の上面図を示す。示されたように、ＳＯＴ－ＭＲＡＭデバイスは、ＭＲＡＭ１１０、ＳＨＥライン１２０、及び誘電体層１３０の可視性を可能にするために、本発明の実施形態によって説明された最終構造に存在する金属ワイヤ及び誘電体層を選択的に除外する。コンタクト１４０は、コンタクト１４０の全体的形状を表す点線で示されており、当該点線は、コンタクト１４０がＳＨＥライン１２０の下にあることを示している。さらに、ＳＨＥライン１２０は１つの中実構造として示されているが、本発明の実施形態のより詳細な図示は、ＳＨＥライン１２０を、異なるタイプの材料で構成された構造として示していることに留意されたい。図１は、区切り線Ａ及び区切り線Ｂも含んでいる。区切り線Ａ及び区切り線Ｂは各々が、後続の図において使用されている断面図に対応して、本発明の実施形態に従って作製するプロセス及び結果として得られる構造について説明する。例えば、図２Ａは、区切り線Ａに沿った断面図であり、図２Ｂは、区切り線Ｂに沿った断面図である。区切り線Ａ及び区切り線Ｂは、全体的な構造に関するビューの向きを確立するために提供されており、本明細書に説明された他の図は、図１に示された実際の構造に必ず対応している必要はないことに留意されたい。

【0040】

図２Ａは、図１の区切り線Ａに沿った断面図を示しており、図２Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図２Ａ及び図２Ｂは、層間絶縁膜（ＩＬＤ）２１０において形成されたコンタクト２２０を含むデバイスの初期構造を示す。コンタクト２２０は、ミドルオブライン（ＭＯＬ）又はバックエンドオブライン（ＢＥＯＬ）のレベル番号「ｘ」における駆動トランジスタの書き込みビットラインへの接続を表し得る。

【0041】

ＩＬＤ２１０は、二酸化ケイ素（ＳｉＯ２）、ドープされていないケイ酸ガラス（ＵＳＧ）、フルオロケイ酸ガラス（ＦＳＧ）、ホウリンケイ酸ガラス（ＢＰＳＧ）、スピンオン低ｋ誘電体層、化学気相成長（ＣＶＤ）低ｋ誘電体層又はそれらの任意の組み合わせなどの非晶質固体材料であり得る。本願を通じて使用される用語「低ｋ」は、二酸化ケイ素より小さい誘電率を有する誘電材料を表す。別の実施形態において、スピンオングラス（ＳＯＧ）などの自己平坦化材料又はＳｉＬＫ（登録商標）などのスピンオン低ｋ誘電材料がＩＬＤ２１０として使用され得る。ＩＬＤ２１０として自己平坦化誘電材料を使用することは、後続の平坦化段階を実行する必要を回避し得る。

【0042】

いくつかの実施形態において、ＩＬＤ２１０は、例えば、化学気相成長（ＣＶＤ）、プラズマ拡張化学気相成長（ＰＥＣＶＤ）、蒸発又はスピンオンコーティングを含む堆積プロセスを利用した基板（不図示）上に形成され得る。いくつかの実施形態において、具体的に、非自己平坦化誘電材料がＩＬＤ２１０として使用されているとき、平坦化プロセス又はエッチバックプロセスが、ＩＬＤ２１０を提供する誘電材料の堆積に続く。

【0043】

コンタクト２２０は、ＩＬＤ２１０の一部を除去することによってＩＬＤ２１０に形成され、コンタクトトレンチを形成し得る。コンタクトトレンチは、コンタクト２２０の所望のサイズ及び位置に基づいて、ＩＬＤ２１０に形成され得る。

【0044】

本発明の実施形態において、各コンタクトトレンチは、エッチングプロセス、又は、トレンチ内のＩＬＤ２１０からＩＬＤ材料を選択的に除去する選択的エッチングプロセスによって形成され得る。いくつかの実施形態において、このエッチングは、リアクティブイオンエッチング（ＲＩＥ）などの異方性エッチングを使用して実行され得る。マスキング材料（不図示）は、各コンタクトトレンチをエッチングする前に、エッチングに耐えるデバイスの頂部に適用され得、例えば、図１及び図２Ａに示された形状などの、コンタクトトレンチの所望の形状を形成するために利用され得る。いくつかの実施形態において、マスキング材料は、フォトリソグラフィを使用してパターニングされたフォトレジストであり得る。

【0045】

コンタクトトレンチを生成する段階に続いて、コンタクト２２０が、例えばコンタクトトレンチに金属層を堆積することによって形成され得る。例えば、化学気相成長（ＣＶＤ）、プラズマ拡張化学気相成長（ＰＥＣＶＤ）、物理気相成長（ＰＶＤ）、スパッタ、原子層堆積（ＡＬＤ）又は他の同様の堆積プロセスを含む任意の既知の堆積プロセスが利用され得る。コンタクト２２０は、例えば、タングステン、タンタル、ハフニウム、ジルコニウム、ニオビウム、チタン、窒化チタン、銅、又は炭素を含む合金などの金属で形成され得る。コンタクト２２０を形成するために使用されたコンタクト金属が堆積された後、化学機械的平坦化（ＣＭＰ）が使用されて、ＩＬＤ２１０の頂部に停止している余剰のコンタクト材料を除去し、その結果、コンタクト２２０の頂面はＩＬＤ２１０の頂面と同一平面上になり得る。

【0046】

図３Ａは、図１の区切り線Ａに沿った断面図を示しており、図３Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図３Ａ及び図３Ｂは、ＳＨＥ金属層３１０の形成を示す。

【0047】

ＳＨＥ金属層３１０は、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スパッタ、ＡＬＤ、又は他の同様の堆積プロセスを含む任意の既知の堆積プロセスによって形成され得る。ＳＨＥ金属層３１０は、タングステン（Ｗ）、タンタル（Ｔａ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、金‐タングステン合金（ＡｕＷ）などの、標準のミドルオブライン（ＭＯＬ）／バックエンドオブライン（ＢＥＯＬ）金属（例えば銅（Ｃｕ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ））より高い抵抗率を有するＳＨＥ特性を示す重金属又は合金で形成され得る。

【0048】

図４Ａは、図１の区切り線Ａに沿った断面図を示しており、図４Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図４Ａ及び図４Ｂは、ハードマスク層４１０の形成、及び、それに続いて所望のＳＨＥ金属ラインをパターニングするためにＳＨＥ金属層３１０の一部を除去することを示す。

【0049】

ハードマスク層４１０は、例えば二酸化ケイ素及び／又は窒化シリコンなどの任意のハードマスク材料によるものであり得る。ハードマスク層４１０は、例えば化学気相成長（ＣＶＤ）又はプラズマ拡張化学気相成長（ＰＥＣＶＤ）などの任意の好適な堆積プロセスによってブランケット層材料を形成することによって形成され得る。

【0050】

ハードマスク層４１０を形成した後、リソグラフィ及びエッチングが、ハードマスク層４１０をパターニングするために使用され、その結果、ＳＨＥ金属層３１０の一部の頂面が露出され得る（不図示）。一般的に、ＳＨＥ金属層３１０を含む所望のＳＨＥ金属ラインは、図１の区切り線Ｂに対応する平面に沿って、ＩＬＤ２１０の幅より小さい幅を有する。したがって、ハードマスク層４１０は、ＳＨＥ金属ラインの所望の幅に基づいてパターニングされる。

【0051】

図４Ａ及び図４Ｂはまた、ハードマスク層４１０によって保護されていないＳＨＥ金属層３１０の物理的に露出された部分を除去することによるＳＨＥ金属層３１０からのＳＨＥ金属ラインの形成を示す。

【0052】

ハードマスク層４１０によって覆われていないＳＨＥ金属層３１０の一部の除去は、例えばリアクティブイオンエッチング（ＲＩＥ）などの異方性エッチングプロセスを利用して実行され得る。残ったＳＨＥ金属層３１０の一部は、デバイスの所望のＳＨＥラインのサイズに対応する。

【0053】

図５Ａは、図１の区切り線Ａに沿った断面図を示しており、図５Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図５Ａ及び図５Ｂは、ＳＨＥ金属層３１０によって先に占められた領域（図３Ａ～図４Ｂを参照されたい）を占めるための追加のＩＬＤ材料の堆積を示す。

【0054】

ＩＬＤ２１０の追加部分は、例えば、化学気相成長（ＣＶＤ）、プラズマ拡張化学気相成長（ＰＥＣＶＤ）、蒸発又はスピンオンコーティングを含む堆積プロセスを利用して形成され得る。いくつかの実施形態において、具体的に、非自己平坦化誘電材料がＩＬＤ２１０として使用されているとき、平坦化プロセス又はエッチバックプロセスが、ＩＬＤ２１０を提供する誘電材料の堆積に続く。一般的に、ＩＬＤ２１０の追加部分は、ＩＬＤ２１０と同じ材料であり、ＩＬＤ２１０に関して先に説明された任意の材料であり得る。

【0055】

ＩＬＤ２１０の追加部分を形成するために使用された材料が堆積された後、化学機械的平坦化（ＣＭＰ）が、ＳＨＥ金属層３１０の頂部に停止している余剰の材料を除去するために使用され、その結果、ＩＬＤ２１０の頂面はＳＨＥ金属層３１０の頂面と同一平面上になり得る。

【0056】

図６Ａは、図１の区切り線Ａに沿った断面図を示しており、図６Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図６Ａ及び図６Ｂは、ＭＴＪスタックの堆積を示す。ＭＴＪは、薄い絶縁体によって分離された２つの強磁性体から成る構成要素である。

【0057】

本発明の実施形態において利用されているＭＴＪスタックは、それを通じて電子が１つの強磁性層から他の強磁性層に量子力学的にトンネルし得る薄い絶縁体層であるトンネル障壁６２０によって分離された強磁性体である基準層６３０及び自由層６１０を含む。金属ハードマスク６４０は、ＭＴＪスタックの上側コンタクトとして作用し、ＳＨＥ金属層３１０は、下側コンタクトとして作用する。基準層６３０の磁化は固定され、その一方、自由層６１０の磁化方向は、２つの状態（すなわち、基準層６３０の磁化方向に対する並列及び逆並列）間で切り替えられ得る。これらの異なる状態は次いで、０及び１にマッピングされる。

【0058】

自由層６１０は、ＳＨＥ金属層３１０及びＩＬＤ２１０の頂面に堆積される。自由層６１０は、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スパッタ、ＡＬＤ、又は他の同様の堆積プロセスを含む任意の既知の堆積プロセスによって形成され得る。自由層６１０は、限定されないが、ＮｉＦｅ、ＮｉＦｅＣｏ、ＣｏＦｅ、ＣｏＦｅＢ、Ｃｏ、Ｎｉ、Ｃｕ、Ｔａ、Ｔｉ、Ｚｒ、Ａｕ、Ｒｕ、Ｃｒ、Ｐｔ、ＣｏＰｔ、ＣｏＣｒＰｔ、ＦｅＮｉ、ＦｅＴａ、ＦｅＴａＣｒ、ＦｅＡｌ、ＦｅＺｒ、ＮｉＦｅＣｒ、又はＮｉＦｅＸなどの任意の強磁性材料又は合金で形成され得る。一般的に、自由層６１０は、磁化状態が変更可能な強磁性層を含む。いくつかの実施形態において、自由層６１０は、複数の強磁性及び結合サブ層を含む複合自由層である。

【0059】

トンネル障壁６２０は、自由層６１０の頂面上に堆積されている。トンネル障壁６２０は、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スパッタ、ＡＬＤ、又は他の同様の堆積プロセスを含む任意の既知の堆積プロセスによって形成され得る。トンネル障壁６２０は、酸化物材料又は他の適切な電気的絶縁体で形成され得る。トンネル障壁６２０は、例えば酸化マグネシウム（ＭｇＯ）又は酸化アルミニウム（Ａｌ_２Ｏ_３）で形成され得る。トンネル障壁６２０は典型的には非常に薄く、多くの場合、僅か数ナノメートルの厚さであり、その結果、電子は、１つの強磁性体（例えば、自由層６１０）から次（例えば、基準層６３０）にトンネルし得る。

【0060】

基準層６３０は、トンネル障壁６２０の頂面上に堆積される。基準層６３０は、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スパッタ、ＡＬＤ、又は他の同様の堆積プロセスを含む任意の既知の堆積プロセスによって形成され得る。基準層６３０は、自由層６１０を説明するときに列挙される強磁性材料などの強磁性材料で形成され得る。一般的に、基準層６３０は、固定磁化状態の強磁性層を含む。いくつかの実施形態において、基準層６３０は、磁気エネルギー障壁が高い磁化向きを固定する磁気的にエンジニアリングされた構造を生成する複数のサブ層で構成されている。例えば、基準層６３０は、合成反強磁性（ＳＡＦ）層と結合された基準磁性層を含み得る。薄い結合層が、基準磁性層及びＳＡＦ層の間にあり得る。

【0061】

金属ハードマスク６４０は、基準層６３０の頂面上に堆積されている。金属ハードマスク６４０は、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スパッタ、ＡＬＤ、又は他の同様の堆積プロセスを含む任意の既知の堆積プロセスによって形成され得る。金属ハードマスク６４０は、例えば、タングステン、タンタル、ハフニウム、ジルコニウム、ニオビウム、チタン、窒化チタン、銅、又は炭素を含む合金などの金属で形成され得る。

【0062】

図６Ａ及び図６Ｂにおいて堆積され示されている層の各々に対しては、ＣＭＰが使用され、必要に応じて任意の余剰の材料を除去し得る。

【0063】

図７Ａは、図１の区切り線Ａに沿った断面図を示しており、図７Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図７Ａ及び図７Ｂは、複数の分離されたＭＴＪスタックを生成するためのＭＴＪスタック内の凹部の形成、及び誘電体スペーサ材料層７１０の形成を示す。

【0064】

ＭＴＪスタックは、ハードマスク（図示されない）によって保護されていない図６Ａ及び図６Ｂの元々のＭＴＪスタックを含む層の物理的に露出された部分を除去することによって形成される。一般的に、ハードマスク層は、図４Ａおよび図４Ｂに関連して説明されたものと同様に堆積及びエッチングされ、ハードマスクの下の領域が図７Ａ及び図７Ｂにおいて示されたＭＴＪスタックに対応するようにパターニングされ得る。いくつかの実施形態において、図７Ａ及び図７Ｂに示されたＭＴＪスタックは上面図から（例えば、図１に示されたように）丸みを帯びており、したがって、各ＭＴＪスタックはその全体的形状において円筒形である。この段階の際に、本発明の実施形態においては、ＳＨＥ金属層３１０の一部も除去され得る。

【0065】

ハードマスク（不図示）によって覆われていないＭＴＪスタックの一部（すなわち、自由層６１０、トンネル障壁６２０、基準層６３０、及び金属ハードマスク６４０）の除去は、例えば、イオンビームエッチング（ＩＢＥ）、又はリアクティブイオンエッチング（ＲＩＥ）、又はＩＢＥ及びＲＩＥの両方の組み合わせなどの異方性エッチングプロセスを利用して実行され得る。図７Ａ及び図７Ｂに示されたように、ＭＴＪスタックの一部の除去（例えば、エッチング）はＳＨＥ金属層３１０内まで下方に延伸しており、自由層６１０を完全にエッチングすることを保証する。残りの部分はＭＴＪスタックと称されており、各々が個々のＭＲＡＭセルに対応している。

【0066】

いくつかの実施形態においては、図７Ａ及び図７Ｂに図示されたように、ＭＴＪスタック（すなわち、自由層６１０、トンネル障壁６２０、基準層６３０、及び金属ハードマスク６４０）を含む層の各々の側壁は鉛直に位置合わせされている。

【0067】

図７Ａ及び図７Ｂはまた、ＭＴＪスタックをカプセル化し、ＭＴＪスタックを互いからより良く分離するための誘電体スペーサ材料層７１０の形成を示す。誘電体スペーサ材料層７１０は、ＭＴＪスタックの露出された側壁及び最上部の表面、並びにＳＨＥ金属層３１０の露出された表面上に存在している。

【0068】

誘電体スペーサ材料層７１０は、誘電体スペーサ材料をまず提供し、次いで誘電体スペーサ材料をエッチングすることによって、露出された表面上に形成され得る。本発明の実施形態において採用され得る誘電体スペーサ材料の１つの例は、窒化シリコンである。一般的に、誘電体スペーサ材料層７１０は、例えば、誘電窒化物、誘電酸化物、及び／又は誘電酸窒化物を含む任意の誘電体スペーサ材料を含む。より具体的には、誘電体スペーサ材料層７１０は、例えば、ＳｉＢＣＮ、ＳｉＢＮ、ＳｉＯＣＮ、ＳｉＯＮ、ＳｉＣＯ、又はＳｉＣであり得る。１つの例において、誘電体スペーサ材料は、ＳｉＯ２などの非導電性低容量誘電材料で構成されている。

【0069】

誘電体スペーサ材料層７１０を提供する誘電体スペーサ材料は、例えば、化学気相成長（ＣＶＤ）、プラズマ拡張化学気相成長（ＰＥＣＶＤ）、又は物理気相成長（ＰＶＤ）を含む堆積プロセスによって提供され得る。誘電体スペーサ材料層７１０を提供するために使用されたエッチングは、例えばリアクティブイオンエッチングなどのドライエッチング処理を含み得る。

【0070】

図８Ａは、図１の区切り線Ａに沿った断面図を示しており、図８Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図８Ａ及び図８Ｂは、誘電体スペーサ材料層７１０の水平部分の除去を示す。より具体的には、ＳＨＥ金属層３１０及び金属ハードマスク６４０の頂面上の誘電体スペーサ材料の一部は、誘電体スペーサ材料層７１０の残りがＭＴＪスタックの各々の側壁上に存在するように、除去される。誘電体スペーサ材料層７１０は、リアクティブイオンエッチング（ＲＩＥ）などの指向性又は異方性エッチングプロセスを利用して除去され得る。１つの例において、ガスクラスターイオンビームエッチング（ＩＢＥ）が使用され、ＳＨＥ金属層３１０及び金属ハードマスク６４０の頂面から誘電体スペーサ材料層７１０を除去し得る。ＳＨＥ金属層３１０及び金属ハードマスク６４０の頂面からの誘電体スペーサ材料層７１０の除去は、ＳＨＥ金属層３１０及び金属ハードマスク７１０の頂面を再び露出させる。

【0071】

図９Ａは、図１の区切り線Ａに沿った断面図を示しており、図９Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図９Ａ及び図９Ｂは、ＩＬＤ２１０によって囲まれた凹部を生成するためにＳＨＥ金属層３１０の露出された部分を除去することを示す。

【0072】

本発明の実施形態において、ＳＨＥ金属層３１０の露出された部分は、ＳＨＥ金属層３１０を選択的に除去する選択的エッチングプロセスによって除去され得る。ＳＨＥ金属層３１０の一部の除去は、ＩＬＤ２１０を露出させ得る。選択的エッチングプロセスは、ウェット又はドライエッチングであり得る。いくつかの実施形態において、このエッチングは、リアクティブイオンエッチング（ＲＩＥ）などの異方性エッチングを使用して実行され得る。エッチングは、ＳＨＥ金属層３１０に選択的に影響を与える１又は複数のエッチングプロセスを使用して実行され得る。必要である場合、マスキング材料（不図示）は、エッチングの前にＭＴＪスタックの頂部に適用され得、その結果、ＳＨＥ金属層３１０の露出された部分のみがエッチングプロセスによって影響される。いくつかの実施形態において、マスキング材料は、フォトリソグラフィを使用してパターニングされたフォトレジストであり得る。

【0073】

図１０Ａは、図１の区切り線Ａに沿った断面図を示しており、図１０Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図１０Ａ及び図１０Ｂは、ＳＨＥ金属層３１０の一部の除去（図９Ａ及び図９Ｂを参照されたい）の後に生成された凹部内における低抵抗率金属層１０１０の堆積を示す。

【0074】

低抵抗率金属層１０１０は、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スパッタ、ＡＬＤ、又は他の同様の堆積プロセスを含む任意の既知の堆積プロセスによって形成され得る。低抵抗率金属層１０１０は、例えば、ルテニウム（Ｒｕ）又は銅（Ｃｕ）などの任意の低抵抗率金属で形成され得る。一般的に、低抵抗率金属層１０１０は、ＳＨＥ金属層３１０において使用された金属より低い抵抗率を有するタイプの金属で構成されている。低抵抗率金属層１０１０は、凹部に形成され、その結果、低抵抗率金属層１０１０の頂面は、ＳＨＥ金属層３１０の頂面と実質的に同一平面上になり得る。いくつかの実施形態において、低抵抗率金属層１０１０を提供する材料の堆積に、エッチバックプロセスが続く。

【0075】

図１１Ａは、図１の区切り線Ａに沿った断面図を示しており、図１１Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図１１Ａ及び図１１Ｂは、ＩＬＤ１１１０及びコンタクト１１２０の形成を示す。コンタクト１１２０は、ミドルオブライン（ＭＯＬ）又はバックエンドオブライン（ＢＥＯＬ）のレベル番号「ｘ＋１」におけるＭＲＡＭデバイスの読み出しビットラインへの接続を表し得る。

【0076】

ＩＬＤ１１１０は、ＩＬＤ２１０と同じ又は同様の材料であり得る。一般的に、ＩＬＤ１１１０は、二酸化ケイ素（ＳｉＯ２）、ドープされていないケイ酸ガラス（ＵＳＧ）、フルオロケイ酸ガラス（ＦＳＧ）、ホウリンケイ酸ガラス（ＢＰＳＧ）、スピンオン低ｋ誘電体層、化学気相成長（ＣＶＤ）低ｋ誘電体層又はそれらの任意の組み合わせなどの非晶質固体材料であり得る。別の実施形態において、スピンオングラス（ＳＯＧ）などの自己平坦化材料又はＳｉＬＫ（登録商標）などのスピンオン低ｋ誘電材料がＩＬＤ１１１０として使用され得る。ＩＬＤ１１１０として自己平坦化誘電材料を使用することは、後続の平坦化段階を実行する必要を回避し得る。

【0077】

いくつかの実施形態において、ＩＬＤ１１１０は、例えば、化学気相成長（ＣＶＤ）、プラズマ拡張化学気相成長（ＰＥＣＶＤ）、蒸発又はスピンオンコーティングを含む堆積プロセスを利用して形成されている。いくつかの実施形態において、具体的に、非自己平坦化誘電材料がＩＬＤ１１１０として使用されているとき、平坦化プロセス又はエッチバックプロセスが、ＩＬＤ１１１０を提供する誘電材料の堆積に続く。

【0078】

コンタクト１１２０は、ＩＬＤ１１１０の一部を除去することによってＩＬＤ１１１０に形成され、コンタクトトレンチを形成し得る。コンタクトトレンチは、コンタクト１１２０の所望のサイズ及び位置に基づいて、ＩＬＤ１１１０に形成され得る。

【0079】

本発明の実施形態において、各コンタクトトレンチは、エッチングプロセス、又は、トレンチ内のＩＬＤ１１１０からＩＬＤ材料を選択的に除去する選択的エッチングプロセスによって形成され得る。いくつかの実施形態において、このエッチングは、ＲＩＥなどの異方性エッチングを使用して実行され得る。マスキング材料（不図示）は、各コンタクトトレンチをエッチングする前に、エッチングに耐えるデバイスの頂部に適用され得、例えば、図１、図１１Ａ及び図１１Ｂに示された形状などの、コンタクトトレンチの所望の形状を形成するために利用され得る。いくつかの実施形態において、マスキング材料は、フォトリソグラフィを使用してパターニングされたフォトレジストであり得る。

【0080】

コンタクトトレンチを生成する段階に続いて、コンタクト１１２０が、例えばコンタクトトレンチに金属層を堆積することによって形成され得る。例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スパッタ、ＡＬＤ又は他の同様の堆積プロセスを含む任意の既知の堆積プロセスが利用され得る。コンタクト１１２０は、例えば、タングステン、タンタル、ハフニウム、ジルコニウム、ニオビウム、チタン、窒化チタン、銅、又は炭素を含む合金などの金属で形成され得る。コンタクト１１２０を形成するために使用されたコンタクト金属が堆積された後、ＣＭＰが使用されて、ＩＬＤ１１１０の頂部に停止している余剰のコンタクト材料を除去し、その結果、コンタクト１１２０の頂面はＩＬＤ１１１０の頂面と同一平面上になり得る。

【0081】

図１１Ａ及び図１１Ｂに図示されたように、示されたＭＲＡＭ構造は、ＳＨＥラインの頂部に直接統合された複数のＳＯＴ－ＭＲＡＭセルを含む。ＳＨＥラインは、ＳＨＥ金属層３１０及び低抵抗率金属層１０１０の組み合わせによって形成され、その結果、ＳＨＥ特性（すなわち、ＳＨＥ金属層３１０）を示す重金属（例えば、Ｗ、Ｐｔ、Ｔａ、Ｐｄ、ＡｕＷ）は、各ＭＲＡＭセルの自由層６１０に直接接触する。それに応じて、全体が重金属（例えば、Ｗ、Ｐｔ、Ｔａ、Ｐｄ、ＡｕＷ）で構成されたＳＨＥラインの頂部に直接統合された同様のＭＲＡＭデバイスと比較したときに、示されたＭＲＡＭ構造は全体的なＳＨＥ書き込みラインの抵抗率を減らし、単位セル毎の平均電力消費を減らす。各ＭＲＡＭセルは、トンネル障壁６２０によって互いから分離された基準層６３０及び自由層６１０を含む。誘電体スペーサ材料層７１０は各ＭＲＡＭセルの側壁上に残っており、ＭＲＡＭセルを互いからより良く分離する。各ＭＴＪスタックの頂部上の金属ハードマスク６４０は、上側コンタクトとして作用しており、読み出しビットラインであり得るコンタクト１１２０と物理的に接触している。ＳＨＥ金属層３１０は、ＭＴＪスタックの下側コンタクトであり、低抵抗率金属層１０１０と組み合わせて各ＭＴＪスタック間で共有される書き込みライン（ともにＷＨＥ書き込みラインを形成する）として作用する。

【0082】

図１２Ａは、図１の区切り線Ａに沿った断面図を示しており、図１２Ｂは、ＳＨＥ書き込みラインの限界寸法がＭＴＪスタックの限界寸法より小さい本発明の代替的な実施形態の、図１の区切り線Ｂに沿った断面図を示す。対照的に、図１１Ａ及び図１１Ｂに示された実施形態において、ＳＨＥ書き込みラインの限界寸法（ＳＨＥ金属層３１０及び低抵抗率金属層１０１０の組み合わされた寸法を含む）は、ＭＴＪスタックの限界寸法より大きい。本明細書において使用されるように、限界寸法は、図１の区切り線Ｂに沿った断面図に係るＭＴＪの幅又はＳＨＥ書き込みラインの幅を指す。

【0083】

図１２Ｂに示されたように、ＳＨＥ書き込みラインがＭＴＪスタックより狭い実施形態においては、低抵抗率金属層１２１０（低抵抗率金属層１０１０と同等）がＭＴＪスタック間に表示されている一方、低抵抗率金属層１２１０は、ＳＨＥ金属１２２０（ＳＨＥ金属層３１０と同等）のいずれかの側には存在していない。

【0084】

図１２Ｂに示されたデバイスを生成する製造プロセスは、図２Ａ～図１１Ｂの説明において説明されたプロセスとは、図９Ａ及び図９Ｂを参照して説明された製作工程ではＭＴＪスタックがＳＨＥ金属１２２０より広い一方、ＳＨＥ金属１２２０の一部は依然として図１の区切り線Ａに沿った断面図において露出されているので、ＳＨＥ金属１２２０は、図１の区切り線Ｂに沿った断面図においてＭＴＪスタックによって完全に覆われているという点でわずかに異なっている。それに応じて、図１の区切り線Ｂに沿った断面図には凹部が生成されておらず、低抵抗率金属層１２１０は堆積されていない（図１２Ｂを参照されたい）。

【0085】

図１３Ａ～図２０Ｂは、異なる製造プロセスに従って形成された本発明の実施形態を示す。

【0086】

図１３Ａ及び図１３Ｂによって示された製造プロセスは、図１～図５Ｂに元々示されていたのと同じデバイス上で実行される。それに応じて、初期の製作工程は、図１～図５Ｂに関連して既に説明されているものと同様である。

【0087】

図１３Ａは、図１の区切り線Ａに沿った断面図を示しており、図１３Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図１３Ａ及び図１３Ｂは、ハードマスク層１３１０の形成、及び、それに続いて最終的なデバイス構造のＳＨＥ書き込みラインの一部を含むＳＨＥ金属層３１０の所望の一部をパターニングするためにＳＨＥ金属層３１０の一部を除去することを示す。

【0088】

ハードマスク層１３１０は、例えば二酸化ケイ素及び／又は窒化シリコン又はそれらの組み合わせなどの任意のハードマスク材料であり得る。ハードマスク層１３１０は、例えば化学気相成長（ＣＶＤ）又はプラズマ拡張化学気相成長（ＰＥＣＶＤ）などの任意の好適な堆積プロセスによってブランケット層材料を形成することによって形成され得る。

【0089】

ハードマスク層１３１０を形成した後、リソグラフィ及びエッチングが、ハードマスク層１３１０をパターニングするために使用され、その結果、ＳＨＥ金属層３１０の一部の頂面が露出され得る（不図示）。いくつかの実施形態において、ＳＨＥ金属層３１０の露出された部分は、ＳＨＥ金属層３１０を選択的に除去する選択的エッチングプロセスによって除去され得る。いくつかの実施形態において、このエッチングは、リアクティブイオンエッチング（ＲＩＥ）などの異方性エッチングを使用して実行され得る。一般的に、ＳＨＥ金属層３１０を含む所望のＳＨＥ金属ラインは、図１の区切り線Ｂに対応する平面に沿って、ＩＬＤ２１０の幅より小さい幅を有する。さらに、図１の区切り線Ａに対応する平面の幅に沿って、設計されたＳＨＥ金属ラインは、最終的なデバイス構造のＭＴＪの下方の位置に位置付けられる複数の部分を含む。したがって、ハードマスク層４１０は、ＳＨＥ金属層３１０の所望の位置に基づいてパターニングされる。

【0090】

図１４Ａは、図１の区切り線Ａに沿った断面図を示しており、図１４Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図１４Ａ及び図１４Ｂは、犠牲誘電材料１４１０の形成を示す。

【0091】

犠牲誘電材料１４１０は、誘電材料をまず提供し、次いで誘電材料をエッチングすることによって、露出された表面上に形成され得る。本発明の実施形態において採用され得る誘電材料の１つの例は、炭化ケイ素（ＳｉＣ）である。一般的に、犠牲誘電材料１４１０は、例えば、誘電窒化物、窒化シリコン、誘電酸化物、及び／又は誘電酸窒化物を含む任意の誘電材料を含む。より具体的には、犠牲誘電材料１４１０は、例えば、ＳｉＢＣＮ、ＳｉＢＮ、ＳｉＯＣＮ、ＳｉＯＮ、ＳｉＣＯ、又はＳｉＣであり得る。１つの例において、誘電材料は、ＳｉＯ２などの非導電性低容量誘電材料で構成されている。

【0092】

犠牲誘電材料１４１０を提供する誘電材料は、例えば、化学気相成長（ＣＶＤ）、プラズマ拡張化学気相成長（ＰＥＣＶＤ）、又は物理気相成長（ＰＶＤ）を含む堆積プロセスによって提供され得る。犠牲誘電材料１４１０を提供するために使用されたエッチングは、例えばリアクティブイオンエッチングなどのドライエッチング処理を含み得る。いくつかの実施形態において、ＣＭＰは、ＳＨＥ金属層３１０の頂部に停止している余剰の誘電材料を除去し、その結果、犠牲誘電材料１４１０の頂面がＳＨＥ金属層３１０の頂面と同一平面上になるようにするために使用され得る。

【0093】

図１５Ａは、図１の区切り線Ａに沿った断面図を示しており、図１５Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図１５Ａ及び図１５Ｂは、ＭＴＪスタックの堆積を示す。ＭＴＪスタックの堆積は、図６Ａ及び図６Ｂに関連して既に説明された製作工程と同様であり、自由層６１０、トンネル障壁６２０、基準層６３０、及び金属ハードマスク６４０などの同様の層を含む。

【0094】

図１６Ａは、図１の区切り線Ａに沿った断面図を示しており、図１６Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図１６Ａ及び図１６Ｂは、複数の分離されたＭＴＪスタックを生成するためのＭＴＪスタック内の凹部の形成、及び誘電体スペーサ材料層７１０の形成を示す。

【0095】

ＭＴＪスタックは、ハードマスク（図示されない）によって保護されていない図１５Ａ及び図１５Ｂの元々のＭＴＪスタックを含む層の物理的に露出された部分を除去することによって形成される。一般的に、ハードマスク層は、図４Ａおよび図４Ｂに関連して説明されたものと同様に堆積及びエッチングされ、ハードマスクの下の領域が図１６Ａ及び図１６Ｂにおいて示されたＭＴＪスタックに対応するようにパターニングされ得る。いくつかの実施形態において、図１６Ａ及び図１６Ｂに示されたＭＴＪスタックは上面図から（例えば、図１に示されたように）丸みを帯びており、したがって、各ＭＴＪスタックはその全体的形状において円筒形である。この段階の際に、本発明の実施形態においては、犠牲誘電材料１４１０の一部も除去され得る。

【0096】

ハードマスク（不図示）によって覆われていないＭＴＪスタックの一部（すなわち、自由層６１０、トンネル障壁６２０、基準層６３０、及び金属ハードマスク６４０）の除去は、例えば、イオンビームエッチング（ＩＢＥ）、又はリアクティブイオンエッチング（ＲＩＥ）、又はＩＢＥ及びＲＩＥの組み合わせなどの異方性エッチングプロセスを利用して実行され得る。残りの部分は、ＭＴＪスタックと称されており、各々が個々のＭＲＡＭセルに対応する。いくつかの実施形態において、イオンビームエッチング（ＩＢＥ）は、ハードマスク（不図示）によって覆われていないＭＴＪスタックの一部を除去するために使用され得る。犠牲誘電材料１４１０は、ＩＢＥオーバーエッチングの場合においてそのようなＩＢＥに露出されるので、ＳＨＥ金属層３１０を再スパッタするリスクが防止される。これは、ＩＢＥオーバーエッチングがＳＨＥ金属層３１０の再スパッタをもたらし得る図７Ａ及び図７Ｂに示された実施形態とは対照的である。

【0097】

図１６Ａ及び図１６Ｂはまた、誘電体スペーサ材料層７１０の形成を示す。誘電体スペーサ材料層７１０の形成は、図７Ａ及び図７Ｂに関連して既に説明された製作工程と同様である。

【0098】

図１７Ａは、図１の区切り線Ａに沿った断面図を示しており、図１７Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図１７Ａ及び図１７Ｂは、誘電体スペーサ材料層７１０の水平部分の除去を示す。誘電体スペーサ材料層７１０の水平部分の除去は、図８Ａ及び図８Ｂに関連して既に説明された製作工程と同様である。しかしながら、（図８Ａ及び図８Ｂにおけるように）ＳＨＥ金属層３１０を露出させるのではなく、誘電体スペーサ材料層７１０の水平部分が図１７Ａ及び図１７Ｂに示された製作工程において除去されたとき、犠牲誘電材料１４１０が露出される。

【0099】

図１８Ａは、図１の区切り線Ａに沿った断面図を示しており、図１８Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図１８Ａ及び図１８Ｂは、ＩＬＤ層２１０によって囲まれた凹部を生成するために犠牲誘電材料１４１０を除去することを示す。

【0100】

本発明の実施形態において、犠牲誘電材料１４１０の除去は、デバイスの他の露出された層に対して犠牲誘電材料１４１０を除去することにおいて選択的であるエッチングプロセスを利用して実行され得る。犠牲誘電材料１４１０の除去は、ＩＬＤ２１０を露出させ得る。いくつかの実施形態において、このエッチングは、等方性の選択的なエッチングプロセス、又は等方性エッチングプロセス及び異方性エッチングプロセスの両方の組み合わせを使用して実行され得る。エッチングは、犠牲誘電材料１４１０に選択的に影響を与える１又は複数のエッチングプロセスを使用して実行され得る。

【0101】

図１９Ａは、図１の区切り線Ａに沿った断面図を示しており、図１９Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図１９Ａ及び図１９Ｂは、犠牲誘電材料１４１０の除去（図１８Ａ及び図１８Ｂを参照されたい）の後に生成された凹部内における低抵抗率金属層１０１０の堆積を示す。低抵抗率金属層１０１０の堆積は、図１０Ａ及び図１０Ｂに関連して既に説明された製作工程と同様である。

【0102】

図２０Ａは、図１の区切り線Ａに沿った断面図を示しており、図２０Ｂは、本発明の実施形態に係る製作工程の、図１の区切り線Ｂに沿った断面図を示す。図２０Ａ及び図２０Ｂは、ＩＬＤ１１１０及びコンタクト１１２０の形成を示す。ＩＬＤ１１１０及びコンタクト１１２０の形成は、図１１Ａ及び図１１Ｂに関連して既に説明された製作工程と同様である。

【0103】

図２０Ａ及び図２０Ｂは、図１１Ａ及び図１１Ｂのそれと同様なＭＲＡＭ構造を示す。しかしながら、製作工程における相違点に起因して、特に犠牲誘電材料１４１０の使用に関連して、図２０Ａ及び図２０ＢのＭＲＡＭ構造はＳＨＥライン保護を含み、ＳＨＥ金属層３１０に対して垂直なラインをもたらす。対照的に、図１１Ａ及び図１１Ｂに示された実施形態は、ＳＨＥ金属層３１０を内側に凹ませ得るウェット又はドライエッチングを利用する。

【0104】

図１２Ａ及び図１２Ｂに示された実施形態と同様に、本発明の実施形態は、ＳＨＥ書き込みラインの限界寸法がＭＴＪスタックの限界寸法より小さい実施形態を企図することに留意されたい。そのような実施形態において、製作工程が修正され、その結果、図１の区切り線Ｂに沿った断面図における犠牲誘電材料１４１０の配置のための凹部が存在せず、それに応じて、ＩＬＤ２１０は、図１の区切り線Ｂに沿った断面図においてＳＨＥ金属層３１０の側壁に隣接する。

【0105】

生成される集積回路チップは、生のウェハの形態で（つまり、複数のパッケージ化されていないチップを有する単一のウェハとして）、覆われていないダイ（ｂａｒｅｄｉｅ）提供されても、又はパッケージ化された形態で製造業者により提供されてよい。後者の場合、このチップは、シングルチップパッケージ（マザーボード又は他のより高いレベルのキャリアに固着されたリードを有するプラスチックキャリアなど）で、又はマルチチップパッケージ（表面相互接続又は埋め込み相互接続のいずれか又は両方を有するセラミックキャリアなど）で取り付けられる。いずれの場合も、このチップは次に、（ａ）マザーボードのような中間製品又は（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路要素若しくは他の信号処理デバイス又はその組み合わせと統合される。最終製品は、玩具及び他のローエンド応用品から、ディスプレイ、キーボード又は他の入力デバイスを有する高度なコンピュータ製品と中央処理装置とに及ぶ、集積回路チップを含む任意の製品であり得る。

【0106】

本明細書で使用する用語は、特定の実施形態のみを説明することを目的としたものであり、本発明を限定することを意図するものではない。
本明細書で使用されるように、文脈において別途明示されない限り、単数形の「ａ」、「ａｎ」、及び「ｔｈｅ」は、複数形も含むことが意図される。用語「ｃｏｍｐｒｉｓｅｓ（含む）」若しくは「ｃｏｍｐｒｉｓｉｎｇ（含む）」又はその両方は、本明細書で使用される場合、記載されている特徴、整数、段階、動作、要素、若しくはコンポーネント、又はその組み合わせの存在を明記するが、１つ又は複数の他の特徴、整数、段階、動作、要素、コンポーネント、若しくはそれらのグループ、又はその組み合わせの存在又は追加を除外しないことをさらに理解されたい。

【0107】

本願は、その好ましい実施形態に関連して具体的に示され説明されているが、当業者であれば、前述の及び他の形式及び詳細における変更が本願の範囲から逸脱することなく成され得ることが理解されるであろう。したがって、本願は、説明及び図示された厳密な形式及び詳細に限定することは意図されておらず、添付の特許請求の範囲に含まれる。

【図1】