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特表2024-519447酸化物ギャップ・フィルを用いる高密度メモリ・デバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-05-14
(54)【発明の名称】酸化物ギャップ・フィルを用いる高密度メモリ・デバイス
(51)【国際特許分類】
H10B 63/00 20230101AFI20240507BHJP
H10B 61/00 20230101ALI20240507BHJP
H01L 21/308 20060101ALI20240507BHJP
H01L 21/3065 20060101ALI20240507BHJP
H10N 70/00 20230101ALI20240507BHJP
H10N 99/00 20230101ALI20240507BHJP
H10B 63/10 20230101ALI20240507BHJP
H01L 29/82 20060101ALI20240507BHJP
H10N 50/10 20230101ALI20240507BHJP
【ＦＩ】
H10B63/00
H10B61/00
H01L21/308 E
H01L21/302 105A
H10N70/00 A
H10N70/00 Z
H10N99/00
H10B63/10
H01L29/82 Z
H10N50/10 Z
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023562654
(86)(22)【出願日】2022-04-25
(85)【翻訳文提出日】2023-10-12
(86)【国際出願番号】 CN2022089031
(87)【国際公開番号】W WO2022233249
(87)【国際公開日】2022-11-10
(31)【優先権主張番号】17/313,403
(32)【優先日】2021-05-06
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】スタンダート、テオドルス イー
(72)【発明者】
【氏名】エーデルシュタイン、ダニエル チャールズ
(72)【発明者】
【氏名】ヤン、チーチャオ
【テーマコード（参考）】
4M119
5F004
5F043
5F083
5F092
【Ｆターム（参考）】
4M119BB01
4M119DD17
4M119DD32
4M119JJ03
4M119JJ04
4M119JJ13
4M119JJ14
5F004BA04
5F004BA11
5F004BD04
5F004DB00
5F004DB03
5F004DB07
5F043AA29
5F043BB21
5F083FZ10
5F083GA03
5F083GA09
5F083HA02
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083JA60
5F083PR03
5F083PR05
5F083PR07
5F083PR21
5F083PR40
5F092AA12
5F092AB06
5F092AC11
5F092AD23
(57)【要約】
半導体構造体は、ギャップ・フィル材料用誘電体材料を用いて、２つ以上の狭ピッチのメモリ・デバイスを形成する。この手法には、絶縁材料の層内にあり、メタル層の上方にある２つの隣接する下部電極を設けることが含まれている。２本の隣接するピラーはそれぞれ２つの隣接する下部電極の一方の上方にあり、２本の隣接するピラーの各ピラーはメモリ・デバイス用の材料のスタックから構成されている。スペーサは２本の隣接するピラーの各々の垂直側面の周囲にある。誘電体材料は、２本の隣接するピラーの各々の垂直側面の周囲のスペーサに接し、２つの隣接する下部電極間の絶縁材料層上にある。その誘電体材料は、２本の隣接するピラー間のギャップの少なくとも第１の部分を充填する。低ｋ材料は、誘電体材料と絶縁材料の層の露出部分とを覆っている。
【特許請求の範囲】
【請求項1】
半導体構造体であって、第１の誘電体材料の層内にあり、メタル層の上方にある２つの隣接する下部電極と、
前記２つの隣接する下部電極の一方の上に各々存在する２本の隣接するピラーであって、前記２本の隣接するピラーの各ピラーがメモリ・デバイス用材料のスタックから構成される、前記２本の隣接するピラーと、
前記２本の隣接するピラーの各々の垂直側面の周囲のスペーサと、
前記２本の隣接するピラーの各々の垂直側面の周囲の前記スペーサに接し、前記２つの隣接する下部電極間の前記第１の誘電体材料の前記層上にあり、前記２本の隣接するピラー間のギャップの少なくとも第１の部分を充填する第２の誘電体材料と、
前記第２の誘電体材料および前記第１の誘電体材料の前記層の露出部分を覆う低ｋ材料と
を備える半導体構造体。
【請求項2】
前記低ｋ材料中の前記２本の隣接するピラーの各々の最上部上に上部電極をさらに備える、請求項１に記載の半導体構造体。
【請求項3】
前記２本の隣接するピラーの各々が、磁気抵抗ランダム・アクセス・メモリ・デバイス用材料のスタックから構成される、請求項１に記載の半導体構造体。
【請求項4】
前記第２の誘電体材料を覆う前記低ｋ材料が、前記２本の隣接するピラー間の前記ギャップの第２の部分を充填する、請求項１に記載の半導体構造体。
【請求項5】
前記第２の誘電体材料を覆う前記低ｋ材料が、前記２本の隣接するピラーの各々の最上部上の前記上部電極間においてボイドフリーである、請求項２に記載の半導体構造体。
【請求項6】
前記第２の誘電体材料がボイドフリーである、請求項１に記載の半導体構造体。
【請求項7】
前記２本の隣接するピラー間の前記ギャップの前記第２の部分が、前記２本の隣接するピラー間の前記ギャップの前記少なくとも前記第１の部分よりもはるかに小さい、請求項４に記載の半導体構造体。
【請求項8】
前記２本の隣接するピラー間の前記ギャップの前記少なくとも前記第１の部分が、前記第１の誘電体材料の前記層の最上部から前記２本の隣接するピラー中のハードマスクの一部まで延在する、請求項１に記載の半導体構造体。
【請求項9】
前記２本の隣接するピラー間の前記ギャップの前記第２の部分が、前記２本の隣接するピラー間の前記第２の誘電体材料の最上部表面の最低点から、前記２本の隣接するピラー中のハードマスクの最上部まで延在する、請求項４に記載の半導体構造体。
【請求項10】
前記メモリ・デバイス用材料の前記スタックから構成される前記２本の隣接するピラーが、抵抗変化型ランダム・アクセス・メモリ・デバイスを形成するための２本の垂直構造体である、請求項１に記載の半導体構造体。
【請求項11】
前記第２の誘電体材料が、前記低ｋ材料のギャップ・フィル能力と比較して改善されたギャップ・フィル能力を与える、請求項１に記載の半導体構造体。
【請求項12】
前記２本の隣接するピラー間の前記ギャップの前記少なくとも前記第１の部分を充填する前記第２の誘電体材料が、前記２本の隣接するピラーの各々の前記垂直側面の周囲の前記スペーサの各スペーサ間のギャップを充填する前記第２の誘電体材料をさらに備える、請求項１に記載の半導体構造体。
【請求項13】
前記第１の誘電体材料の前記層内にあり、前記メタル層の上方にある前記２つの隣接する下部電極が、複数の下部電極のマトリクス中にある、請求項１に記載の半導体構造体。
【請求項14】
前記第２の誘電体材料が、酸化物材料、窒化物材料、またはスピンオングラスのうちの１つである、請求項１に記載の半導体構造体。
【請求項15】
半導体構造体であって、第１の誘電体材料の層内にあり、メタル層の上方にある２つの隣接する下部電極と、
前記２つの隣接する下部電極の一方の上方に各々存在する２本の隣接するピラーであって、前記２本の隣接するピラーの各ピラーが、メモリ・デバイス用材料のスタックから構成される、前記２本の隣接するピラーと、
２つのスペーサであって、各スペーサが前記２本の隣接するピラーの１本の周囲にある、前記２つのスペーサと、
前記２つのスペーサの各々を覆い、前記２本の隣接するピラー間のギャップの第１の部分を充填する第２の誘電体材料と、
材料の前記スタックの下半分または前記２つの下部電極のうちの１つまたは複数に隣接する前記第２の誘電体材料中のボイドと、
前記２本の隣接するピラー上の２つの上部電極と、
前記第２の誘電体材料に接し、前記２つの上部電極を囲み、前記第１の誘電体材料の前記層の露出部分上にある低ｋ誘電体材料と
を備える半導体構造体。
【請求項16】
前記低ｋ誘電体材料がボイドフリーである、請求項１５に記載の半導体構造体。
【請求項17】
前記第２の誘電体材料中の前記ボイドが前記２つの上部電極に隣接していない、請求項１５に記載の半導体構造体。
【請求項18】
少なくとも狭ピッチの２つの隣接するメモリ・デバイスを形成する方法であって、前記方法は、第１の誘電体層の少なくとも２つの隣接する下部電極上に、少なくとも２つの垂直メモリ構造体を形成することと、
前記少なくとも２つの垂直メモリ構造体の各垂直メモリ構造体に接してスペーサを形成することと、
前記少なくとも２つの垂直メモリ構造体および前記第１の誘電体層の上を覆うように第２の誘電体材料を堆積させることと、
前記第２の誘電体材料のエッチングを実行することであって、前記エッチングが、前記少なくとも２つの垂直メモリ構造体の各垂直メモリ構造体に接する前記スペーサの垂直側面上と、前記少なくとも２つの下部電極間の前記第１の誘電体層上とに前記第２の誘電体材料を残存させる、前記エッチングを実行することと、
前記第２の誘電体材料上を覆うようにおよび前記第１の誘電体層の露出部分上に低ｋ誘電体材料を堆積させることと、
前記少なくとも２つの垂直メモリ構造体の各垂直メモリ構造体上に上部電極を形成することと
を含む方法。
【請求項19】
前記少なくとも２つの垂直メモリ構造体および前記第１の誘電体層の上を覆うように前記第２の誘電体材料を堆積させることが、プラズマ強化化学気相堆積、物理気相堆積、化学気相堆積、スピンオン酸化物、またはスピンオンガラス堆積のうちの１つを用いることを含み、前記第２の誘電体材料が、酸化物材料、スピンオンガラス材料、シラン材料、またはテトラエトキシシラン材料のうちの１である、請求項１８に記載の方法。
【請求項20】
前記第２の誘電体材料の前記エッチングを実行することが、フォトリソグラフィと反応性イオン・エッチングとを用いることを含む、請求項１９に記載の方法。
【請求項21】
前記第２の誘電体材料上を覆うようにおよび前記第１の誘電体層の前記露出部分上に前記低ｋ誘電体材料を堆積させることにより、各上部電極間にボイドフリーのギャップ・フィルが与えられる、請求項１８に記載の方法。
【請求項22】
前記少なくとも２つの垂直メモリ構造体の各垂直メモリ構造体が磁気抵抗ランダム・アクセス・メモリ・デバイス用のピラーである、請求項１８に記載の方法。
【請求項23】
少なくとも狭ピッチの２つの隣接するメモリ・デバイスを形成する方法であって、前記方法は、第１の誘電体材料の少なくとも２つの下部電極上に少なくとも２本のピラーを形成することであって、各ピラーが磁気抵抗ランダム・アクセス・メモリ・デバイス用である、前記少なくとも２本のピラーを形成することと、
前記少なくとも２つの下部電極上の前記少なくとも２本のピラーの各ピラー上を覆うようにスペーサを形成することと、
前記少なくとも２つの下部電極上の前記少なくとも２本のピラーおよび前記第１の誘電体材料の露出表面の上を覆うように流動性誘電体材料を堆積させることと、
前記流動性誘電体材料を硬化させることと、
前記流動性誘電体材料上に化学機械研磨を実行することと、
前記流動性誘電体材料をパターニングすることと、
前記流動性誘電体材料をエッチングすることであって、前記エッチング後、前記少なくとも２本のピラーの各ピラー上を覆う前記スペーサの間にある前記流動性誘電体材料の一部と、前記スペーサに隣接する前記流動性誘電体材料の小部分とが残る、前記流動性誘電体材料をエッチングすることと、
前記少なくとも２本のピラーの各ピラー上に上部電極を形成することと
を含む方法。
【請求項24】
前記流動性誘電体材料を堆積させることが、スピンオンプロセスまたは流動性化学気相堆積のいずれかを用いることを含む、請求項２３に記載の方法。
【請求項25】
半導体構造体であって、第１の誘電体材料の層内にあり、メタル層の上方にある２つの隣接する下部電極と、
前記２つの隣接する下部電極の一方の上に各々存在する２本の隣接するピラーであって、前記２本の隣接するピラーの各ピラーはメモリ・デバイス用の材料のスタックから構成される、前記２本の隣接するピラーと、
前記２本の隣接するピラーの各々の垂直側面の周囲のスペーサ材料の層および前記誘電体材料の表面上の前記スペーサ材料の前記層のより薄い部分と、
前記２本の隣接するピラーの各々の垂直側面の周囲の前記スペーサに接し、前記２本の隣接するピラー間の前記第１の誘電体材料の表面上の前記スペーサ材料の前記より薄い部分上にある第２の誘電体材料であって、前記第２の誘電体材料が前記２本の隣接するピラー間のギャップの少なくとも第１の部分を充填する、前記第２の誘電体材料と、
前記第２の誘電体材料と、前記第１の誘電体材料の露出表面上の前記スペーサ材料の前記層の前記より薄い部分の露出部分とを覆う低ｋ材料と、
前記低ｋ材料中の前記２本の隣接するピラーの各々の最上部上の上部電極と
を備える半導体構造体。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に半導体デバイス製造の分野に関し、より詳細には高密度メモリ・デバイス構造体の形成に関する。
【背景技術】
【0002】
より多くのデバイス回路とより速い処理速度の両方を必要とするコンピューティング機能の拡大が、コンピュータ・システムとアプリケーションのために続けられている。特に、ディープ・ニューラル・ネットワークを使用することは、多くの最終用途コンピュータ・アプリケーションにおいて普及しつつある。ディープ・ニューラル・ネットワークは、人工知能（ＡＩ：artificial intelligence）アプリケーションにおいて典型的に使用される。ディープ・ニューラル・ネットワークのトレーニングは、ディープ・ニューラル・ネットワークを用いてＡＩを実行するコンピュータ・システムのメモリ・システムに大きな負担を課す。
【0003】
高性能メモリ・システムの需要の高まりにより、メモリ・チップ内の新しい高度なメモリ・デバイスの開発が継続的に進められている。高度なメモリ・デバイスの開発には、磁気ドメインにデータを保存する不揮発性ランダム・アクセス・メモリの一種である磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ：magnetoresistive random-access memory）と、誘電性固体材料の両端抵抗を変化させることによって動作する抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ（Ｒ）またはＲｅＲＡＭ）と、電気的特性が大きく異なる結晶状態とアモルファス状態の少なくとも２つの固相を通常有する相変化材料を用いる相変化ランダム・アクセス・メモリ（ＰＣＲＡＭ（phase change random-access memory）またはＰＣＭ（phase change memory））とが含まれる。
【0004】
現在のコンピュータ・アプリケーションにおける高性能メモリ・システムの需要により、メモリ・チップ内のメモリ・デバイスの高密度化が進められている。ピッチ、すなわちメモリ・デバイス間の間隔を狭めることにより、メモリ・チップ内の利用可能なメモリ・デバイスの数が増えると同時に、メモリ・デバイス間の距離が縮まり、メモリ・チップの性能が向上する。
【発明の概要】
【0005】
本発明の実施形態により、第１の誘電体材料の層内にあり、メタル層の上方にある２つの隣接する下部電極を含む半導体構造体が開示される。本半導体構造体は、２つの隣接する下部電極の一方の上方に各々存在する２本の隣接するピラーを含み、その２本の隣接するピラーの各ピラーはメモリ・デバイス用材料のスタックから構成される。加えて、本半導体構造体は、２本の隣接するピラーの各々の垂直側面の周囲のスペーサを含む。本半導体構造体は、２本の隣接するピラーの各々の垂直側面の周囲のスペーサに接し、２つの隣接する下部電極間の第１の誘電体材料の層上にある第２の誘電体材料を含み、その第２の誘電体材料は２本の隣接するピラー間のギャップの少なくとも第１の部分を充填する。本半導体構造体は、酸化物材料および第１の誘電体材料の層の露出部分を覆う低ｋ（low-k）材料を含む。
【0006】
本発明の実施形態により、第１の誘電体材料の層内にあり、メタル層の上方にある２つの隣接する下部電極を含む半導体構造体が開示される。本半導体構造体は、２つの隣接する下部電極の一方の上方に各々存在する２本の隣接するピラーを含み、その２本の隣接するピラーの各ピラーはメモリ・デバイス用材料のスタックから構成される。加えて、本半導体構造体は２つのスペーサを含み、各スペーサは２本の隣接するピラーのうちの１本の周囲に存在する。本半導体構造体は、２つのスペーサの各々を覆い、２本の隣接するピラー間のギャップの第１の部分を充填する第２の誘電体材料を含む。本半導体構造体は、材料のスタックの下部分のうちの１つまたは複数あるいは２つの下部電極に隣接する第２の誘電体材料中にボイドを含む。本半導体構造体は、２本の隣接するピラー上の２つの上部電極と、酸化物材料に接し、２つの上部電極を取り囲み、第１の誘電体材料の層の第２の誘電体材料に隣接する露出部分の上にある低ｋ誘電体材料とをさらに含む。
【0007】
本発明の実施形態により、第１の誘電体材料の層内にあり、メタル層の上方にある２つの隣接する下部電極を含む半導体構造体が開示される。本半導体構造体は、２つの隣接する下部電極の一方の上に各々存在する２本の隣接するピラーを含み、２本の隣接するピラーの各ピラーは、メモリ・デバイス用材料のスタックから構成される。本半導体構造体は、２本の隣接するピラーの各々の垂直側面の周囲のスペーサ材料の層と、第１の誘電体材料の表面上にあるスペーサ材料の層のより薄い部分とを含む。本半導体構造体は、２本の隣接するピラーの各々の垂直側面の周囲のスペーサに接し、第１の誘電体材料の表面上にあるスペーサ材料のより薄い部分の上にあって、２本の隣接するピラー間のギャップの少なくとも第１の部分を充填する第２の誘電体材料を含む。加えて、本半導体構造体は、第２の誘電体材料と、第１の誘電体材料の表面上にあるスペーサ材料の層のより薄い部分の露出部分とを覆う低ｋ材料、およびその低ｋ誘電体材料中にある２本の隣接するピラーの各々の最上部上の上部電極を含む。
【0008】
本発明の実施形態により、狭ピッチの半導体デバイスの垂直構造体の間のギャップ・フィルのための第２の誘電体材料を用いて狭ピッチのメモリ・デバイスを形成する方法が提供される。本方法は、第１の誘電体層内にある少なくとも２つの隣接する下部電極上に、少なくとも２つの垂直メモリ構造体を形成することを含み、その少なくとも２つの垂直メモリ構造体の各垂直メモリ構造体は磁気抵抗ランダム・アクセス・メモリ・デバイス用ピラーである。本方法は、各垂直メモリ構造体に接してスペーサを形成することと、少なくとも２つの垂直メモリ構造体および第１の誘電体層の上を覆うように第２の誘電体材料を堆積させることとを含む。本方法は第２の誘電体材料のエッチングを実行することを含み、そのエッチングは、各垂直メモリ構造体に接するスペーサの垂直側面上に、および少なくとも２つの下部電極間の第１の誘電体層上に第２の誘電体材料を残存させるものである。本方法は、第２の誘電体材料上を覆うようにおよび第１の誘電体層の露出部分の上に低ｋ誘電体材料を堆積させることと、磁気抵抗ランダム・アクセス・メモリ・デバイスの各ピラー上に上部電極を形成することとを含む。
【0009】
本発明の様々な実施形態の上記および他の態様、特徴、および利点は、添付の図面と併用される以下の説明からより明らかになるであろう。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施形態による、レベル間誘電体（ＩＬＤ：interlevel dielectric）中にパーソナライズされた（personalized）メタル層をもつ半導体構造体の断面図を示す図である。
【図2】本発明の一実施形態による、誘電体層を堆積させた後の半導体構造体の断面図を示す図である。
【図3】本発明の一実施形態による、金属ライナー付きの下部電極を形成した後の半導体構造体の断面図を示す図である。
【図4】本発明の一実施形態による、磁気トンネル接合（ＭＴＪ：magnetic tunnel junction）用材料層のスタックおよびハードマスク層を堆積させた後の半導体構造体の断面図を示す図である。
【図5】本発明の一実施形態による、光学的平坦化層（ＯＰＬ：optical planarization layer）を堆積させた後の、パーソナライズされたレジストの付いた反射防止（ＡＲ：anti-reflection）コーティングで覆われた半導体構造体の断面図を示す図である。
【図6】本発明の一実施形態による、エッチング・プロセス後の半導体構造体の断面図を示す図である。
【図7】本発明の一実施形態による、誘電体スペーサ材料を堆積させた後の半導体構造体の断面図である。
【図8】本発明の一実施形態による、スペーサ形成後の半導体構造体の断面図を示す図である。
【図9】本発明の一実施形態による、酸化物材料の層を堆積させた後の半導体構造体の断面図を示す図である。
【図10】本発明の一実施形態による、酸化物材料をエッチングした後の半導体構造体の断面図を示す図である。
【図11】本発明の一実施形態による、低ｋ誘電体材料を堆積させた後の半導体構造体の断面図を示す図である。
【図12】本発明の一実施形態による、上部電極を形成した後の半導体構造体の断面図を示す図である。
【図13】本発明の一実施形態による、酸化物中にボイドをもつ半導体構造体の断面図を示す図である。
【図14】本発明の別の実施形態による、スペーサ材料の層をエッチングしてスペーサを形成した後の半導体構造体の断面図を示す図である。
【図15】本発明の一実施形態による、酸化物材料を堆積させた後の半導体構造体の断面図を示す図である。
【図16】本発明の一実施形態による、酸化物材料の一部をエッチングした後の半導体構造体の断面図を示す図である。
【図17】本発明の一実施形態による、低ｋ誘電体材料を堆積させた後の半導体構造体の断面図を示す図である。
【図18】本発明の一実施形態による、上部電極を形成した後の半導体構造体の断面図を示す図である。
【図19】本発明の一実施形態による、酸化物材料中にボイドをもつ半導体構造体の断面図を示す図である。
【発明を実施するための形態】
【0011】
本発明の実施形態では、人工知能のコンピュータ・アプリケーションには、高い機能をもつメモリ・システムが必要であると認識されている。本発明の実施形態では、メモリ・システムの機能性が高められると、いくつかの高度なメモリ・デバイス構造体を含む半導体デバイスのさらなる高度化が継続されると認識されている。
【0012】
本発明の実施形態では、メモリ・システムの高い機能性を実現することにより、高度なメモリ・デバイス構造体の開発が進められるだけでなく、メモリ・デバイスの高密度化が継続的に進められると認識されている。本発明の実施形態では、コンピュータ・アプリケーションの性能向上、特にディープ・ニューラル・ネットワークの性能向上に注力するには、より高い機能性のメモリ・システムを提供するための、より高度なメモリ・デバイスとより狭いメモリ・デバイス間ピッチが必要であると認識されている。
【0013】
本発明の実施形態では、先端の１４ｎｍおよび将来の７ｎｍの半導体デバイス技術を用いて高密度に集積された高度なメモリ・デバイスを開発すると、半導体プロセスの課題が増えると認識されている。半導体のプロセスや材料に関する課題は、高度なメモリ・デバイスが狭ピッチのアレイを形成する場合、特に顕著となる。本発明の実施形態では、狭ピッチの高度なメモリ・デバイス中の垂直構造体間に生じるリセスを充填する能力がますます困難なものになりつつあると認識されている。
【0014】
本発明の実施形態では、ＭＲＡＭピラーとしても知られる磁気トンネル接合（ＭＴＪ）ピラーなどの高度な不揮発性メモリ・デバイス中の垂直構造体が非常に高密度になり、稠密に集積されると、垂直構造体間のリセスまたはギャップの充填が不完全になり得ると認識されている。狭ピッチのメモリ・デバイス間のギャップの充填が不完全であると、メモリ・デバイスの垂直構造体間に、処理薬品を取り込み、または上部電極間の短絡を引き起こし得るシームやボイドが生じる。加えて、高度なメモリ・デバイスでは、垂直構造体すなわちピラーの間に生じるシームやボイドは、メモリ・デバイスの垂直構造体間のギャップを充填するために用いられる誘電体材料の絶縁破壊強度を低下させる。本発明の実施形態では、高度なメモリ・デバイスの狭ピッチの垂直構造体間のギャップやリセスを充填する能力を与える新しい材料およびプロセスが望ましいと認識されている。
【0015】
本発明の実施形態により、狭ピッチの高度なメモリ・デバイスの垂直構造体間の効果的なギャップ・フィルで高密度に集積されたメモリ・デバイスを形成する半導体構造体および方法が提供される。本発明の実施形態により、高度なメモリ・デバイスのアレイ中の垂直構造体間の基本的にボイドフリーの誘電体フィルで狭ピッチの高度なメモリ・デバイスを作製するためのいくつかの方法および材料が提供される。本発明の実施形態により、ＭＲＡＭピラー間の基本的にボイドフリーのギャップ・フィルで狭ピッチのＭＲＡＭデバイスを形成するためのいくつかの方法が開示されるとともに、本発明の実施形態により、ＲＲＡＭやＰＣＲＡＭデバイスなどの他の高度なメモリ・デバイスに適用される方法および材料も提供される。
【0016】
本発明の実施形態により、隣接するＭＲＡＭピラー間のギャップなど、高度なメモリ・デバイス中の垂直構造体間のギャップを充填するために酸化物材料またはスピンオンガラスなどの誘電体材料を用いる、高度なメモリ・デバイスのための半導体構造体が提供される。本発明の実施形態では、ＭＲＡＭピラー間に一般的に堆積される低ｋ材料よりも優れたコンフォーマリティすなわちギャップ・フィルのために、狭ピッチのＭＲＡＭピラー間に様々な酸化物材料などの誘電体材料が用いられる。
【0017】
本発明の実施形態では、誘電体材料がＭＲＡＭピラー間のギャップを充填して、近接したピッチのＭＲＡＭデバイス中の上部電極間またはビットライン間のボイドやシーム形成を防止する半導体構造体が提供される。加えて、本発明の実施形態は、電気的性能を向上させるために、半導体チップのメモリ領域の上部電極やビットライン間およびロジック領域に低ｋ誘電体を堆積させることを含む。半導体チップの、半導体構造体のロジック領域中、およびメモリ領域中の上部電極やビットライン間の低ｋ誘電体材料は、同様の厚さの、誘電率のより高い、堆積された酸化物材料または他の誘電体材料よりも優れたスイッチング速度を実現し、寄生容量を低減する。
【0018】
メモリ・デバイスの狭ピッチの垂直構造体すなわちピラー間のリセスを充填するために、ギャップ・フィルが改善された酸化物材料などの誘電体材料を使用すると、上部電極やビットライン間の低ｋ誘電体の充填のアスペクト比すなわち深さを小さくする。現在用いられている低ｋ誘電体材料よりも優れたギャップ・フィルの誘電体材料を用いる本発明の実施形態により、ＭＲＡＭデバイスのピラー間に基本的にボイドフリーのギャップ・フィルが与えられる。
【0019】
本発明の実施形態には、ＭＲＡＭデバイスのＭＲＡＭピラーなどの垂直構造体間の空間を充填し、半導体チップのメモリ領域中のメモリ・デバイスの上部電極領域に基本的にボイドフリーの半導体構造体を形成する誘電体材料堆積を可能にする材料およびプロセスが含まれる。さらに、本発明の材料およびプロセスを用いて、垂直構造体またはＭＲＡＭピラー間のギャップまたはリセスに小さいボイドが形成される場合、そのボイドは上部電極またはビットラインから離れたギャップのより低い部分に形成される。本発明の実施形態には、ＭＲＡＭピラー間のギャップをピンチオフすることができる材料および堆積プロセスを提供することが含まれる。本発明の実施形態では、誘電体材料の堆積中にギャップのピンチオフされる部分は、隣接するＭＲＡＭピラー間のギャップの最上部分に発生する。このようにして、ＭＲＡＭピラー間の半導体構造体中に小さなボイドが形成されても、そのボイドが上部電極を短絡させることにはならない。
【0020】
本発明の実施形態により、ＭＲＡＭピラー間の低ｋ誘電体材料の充填高さが低減された組み込みメモリ・デバイスが提供される。低ｋ材料を堆積させる前に、より優れたギャップ・フィルをもつ酸化物材料を堆積させることによって、ＭＲＡＭピラー間のギャップを充填するために必要な低ｋ材料は少なくなる。誘電体材料は、メモリ・デバイスの垂直構造体間のギャップのほとんどまたはすべてを充填して、低ｋ誘電体材料のギャップ・フィルのアスペクト比を小さくする（例えば、低ｋ誘電体によって充填されるギャップの高さを低くする）。低ｋ誘電体材料のギャップ・フィルのアスペクト比とは、低ｋ誘電体材料の充填高さを、下部電極周囲の誘電体材料の最上部表面から上部電極の底面まで測ったＭＲＡＭピラーの高さで割ったものである。
【0021】
本発明の実施形態により、隣接する高度なメモリ・デバイスの上部電極領域中にボイドを生じることなく、狭ピッチの高度なメモリ・デバイスを形成する方法が提供される。本方法は、狭ピッチのＭＲＡＭデバイスに関して説明されるが、本方法は、ＲＲＡＭデバイス、ＰＣＲＡＭデバイスなどの他の高度なメモリ・デバイスに適用され得る。本方法は、ＩＬＤ中に下部メタル層の埋め込み部分をもつＩＬＤ層の露出部分の上にキャップとして誘電体層を堆積させることを含む。誘電体キャップ層および下部メタル層は半導体基板の上方にあり、１つまたは複数の半導体デバイスの上方にあり得る。そのメタル層は、Ｍ０層、Ｍ１層、あるいは半導体構造体の中間工程（ＭＯＬ：middle of the line）中の、または半導体構造体の配線工程（ＢＥＯＬ：back end of line）中の一層であり得る。本発明の実施形態では、ＭＲＡＭデバイスの下部電極を形成することにより、少なくとも２つの隣接する狭ピッチのＭＲＡＭデバイスが形成される。下部電極の形成には、誘電体キャップ層をパターニングすることと、誘電体キャップ層をエッチングして下部メタル層の一部を露出させることが含まれる。金属ライナー材料は、誘電体キャップ層のリセス中および露出したメタル層上に堆積され得る。プラズマ気相堆積や化学気相堆積などの堆積プロセスを用いて、リセス中の金属ライナーの上を覆うように電極材料の層が堆積される。化学機械研磨（chemical mechanical polish）が誘電体キャップ層の最上部表面から余分な電極材料を除去して、下部メタル層（例えばＭ１）上に２つ以上の狭ピッチの下部電極を形成する。
【0022】
本方法は、材料層のスタックを堆積させて、ハードマスク材料の層を用いてＭＲＡＭデバイス用の磁気トンネル接合（ＭＴＪ）を形成することを含む。ＭＴＪの材料層のスタックはハードマスクで覆われている。ＭＴＪの材料層のスタックは、下部電極をもつ誘電体キャップ層上を覆うように堆積される。
【0023】
知られているＭＲＡＭピラー形成プロセスを用いて、エッチングによって、ＭＴＪのための材料層のスタック、ハードマスク、および誘電体キャップ層の最上部分の一部が除去される。そのエッチング後、例えば、フォトリソグラフィおよび反応性イオン・エッチングを用いて、材料層のスタックおよびハードマスクの残りの垂直部分によって、ＭＲＡＭピラーが下部電極上に形成される。下部電極を囲む金属ライナーの最上部分は露出し、下部電極の下部分を囲む金属ライナーの下部分は誘電体キャップ層の残存部分で囲まれている。
【0024】
ハードマスク、材料層のスタック、下部電極の周囲の金属ライナーの最上部分の残りの露出部分、および誘電体キャップ層の最上部表面の上を覆うようにスペーサ材料の層を堆積させ、自己整合プロセス（例えば、反応性イオン・エッチング）を用いた後、下部電極上のＭＲＡＭピラーの各々の周囲にスペーサが形成される。本発明の実施形態では、ＭＲＡＭピラーは、ハードマスクをもつ材料層のスタックから構成される。
【0025】
本発明のいくつかの実施形態では、部分的スペーサが自己整合スペーサ形成プロセスを用いて形成される。部分的スペーサとは、異方性エッチングすなわち反応性イオン・エッチングが、半導体構造体の水平表面からスペーサ材料を完全には除去しないスペーサのことであり得る。これらの実施形態では、誘電体キャップ層およびハードマスク材料の露出した水平表面上にスペーサ材料の薄い一部が残る。
【0026】
本発明の実施形態により、半導体構造体上を覆うように第２の誘電体材料を堆積させるいくつかの方法が提供される。第２の誘電体材料は、酸化シリコン、スピンオン酸化物、窒化物であり得、あるいはスピンオンガラスなどの別の絶縁材料が堆積され得る。この堆積は、プラズマ強化化学気相堆積（ＰＥＣＶＤ：plasma-enhanced chemical vapor deposition）、物理気相堆積（ＰＶＤ：physical vapor deposition）、原子層堆積（atomic layer deposition）、スピンオンプロセス、または流動性酸化物材料の使用によって行われ得るが、これらに限定されない。誘電体材料のこれらの堆積方法を用いることにより、ＭＲＡＭピラー間に、第２の誘電体材料のボイドフリーの堆積、または場合によってはほぼボイドフリーの堆積が与えられ得る。これらの堆積方法のいずれかを用いて、第２の誘電体材料中の狭ピッチの隣接するＭＲＡＭピラー間に小さいボイドが形成される場合、その小さいボイドは、ＭＲＡＭピラーのより低い部分またはＭＲＡＭピラー中のハードマスクのより低い部分より低い位置に発生する。この方法は、誘電体キャップ層上を覆う第２の誘電体材料の、隣接する狭ピッチのＭＲＡＭピラーの間ではない部分を除去することをさらに含む。堆積プロセスに適合するように調整された誘電体除去プロセスを用いて、除去プロセスすなわちエッチング・プロセスは、ＭＲＡＭピラー間には第２の誘電体材料の大部分を残しながら、隣接するＭＲＡＭピラー間にはない第２の誘電体材料を除去する。ＰＥＣＶＤ、ＰＶＤ、ＣＶＤ、原子層堆積（ＡＬＤ）、またはスピンオンプロセスによって堆積された誘電体材料に対して、異方性エッチング・プロセスとしての反応性イオン・エッチング（ＲＩＥ）などの自己整合プロセスを用いて、第２の誘電体材料は除去され得る（例えば、誘電体キャップ層の露出した水平表面上方の第２の誘電体材料が除去され得る）。狭ピッチのＭＲＡＭピラー間の誘電体材料の最上部分のみが除去される。ＭＲＡＭピラー間に空間がない、または空間が小さいため、異方性エッチングはＭＲＡＭピラー間の誘電体材料をほとんど除去しない。異方性エッチング後、ＭＲＡＭピラー間には第２の誘電体材料の大部分が残る。第２の誘電体材料は、ＭＲＡＭピラー中のハードマスク材料の部分の間に残ることがある。
【0027】
本発明の実施形態により、半導体構造体上を覆うように低ｋ誘電体材料を堆積させる方法が提供される。従来の電極形成プロセスを用いて、ＭＲＡＭピラー中のハードマスク上の低ｋ誘電体材料および半導体構造体のロジック領域の選択領域中の低ｋ誘電体材料のエッチングが行われる。金属ライナーは、露出したハードマスク上を覆うように、および低ｋ誘電体のエッチングによって形成されたリセスの内側に堆積される。導電性メタル層が、ハードマスク上のリセス中およびロジック領域に形成されたリセス中に堆積されて、ＭＲＡＭピラー中のハードマスク上の１つまたは複数の上部電極およびロジック領域のラインまたはコンタクトをそれぞれ形成する。
【0028】
本構造体の実施形態により、隣接する狭ピッチのＭＲＡＭピラーの最上部分の間の領域を充填し、ロジック領域の結線またはデバイスを覆う低ｋ誘電体材料が与えられる。本発明の実施形態に記載されたような方法のうちの１つおよび材料を用いて形成された狭ピッチの隣接するＭＲＡＭピラーを使用することにより、上部電極間または狭ピッチの高度なメモリ・デバイス（例えば、ＭＲＡＭ、ＲＲＡＭ、またはＰＣＲＡＭデバイス）の上部電極およびビットラインの近傍におけるボイド形成が防止される。酸化物材料などの誘電体材料を改善されたコンフォーマルな堆積法で堆積させることにより、狭ピッチのメモリ・デバイスの垂直構造体間のギャップ・フィルが改善される。
【0029】
添付図面に関する以下の説明は、特許請求の範囲およびその均等物によって定義される本発明の例示的な実施形態の包括的な理解を支援するために与えられる。この説明は実施形態の理解を支援するために様々な具体的な詳細が記載されているが、これらは単なる例示に過ぎない。したがって、当業者であれば、本発明の範囲から逸脱することなく、本明細書に記載の実施形態の様々な変更および改変を行うことができることを認識するであろう。示されているプロセス・ステップのいくつかは、統合されたプロセス・ステップとして組み合わされ得る。加えて、よく知られている機能や構成については、明快と簡潔のために説明を省略することがある。
【0030】
以下の説明および特許請求の範囲で使用される用語および単語は、文献的な意味に限定されるものではなく、本発明の、明確かつ一貫した理解を可能にするために使用されるに過ぎない。したがって、本発明の例示的な実施形態に関する以下の説明は、例示のみを目的として提供されるものであり、添付の特許請求の範囲およびその均等物によって定義される本発明を限定することを目的とするものではないことが、当業者には明らかであろう。
【0031】
単数形の「１つの（a）」、「１つの（an）」および「その（the）」は、文脈上そうでなければならない場合を除き、複数の指示対象を含むことを理解されたい。したがって、例えば、「構成要素表面（a component surface）」への参照は、文脈上別段の指示がない限り、そのような表面のうちの１つまたは複数の参照を含む。
【0032】
以下の説明において、「上側の（upper）」、「下側の（lower）」、「右の（right）」、「左の（left）」、「垂直な（vertical）」、「水平な（horizontal）」、「上部／最上部（top）」、「下部（bottom）」、およびこれらの派生語などの用語は、図面内で方向付けされているとおりに、開示された構造体および方法に関するものとする。「上方に（above）」、「上に（overlying）」、「上に（atop）」、「最上部上に（on top）」、「上に配置された（positioned on）」または「最上部に配置された（positioned atop）」などの用語は、第１の構造体などの第１の要素が第２の構造体などの第２の要素上に存在し、界面構造などの介在要素が第１の要素と第２の要素との間に存在し得ることを意味する。「直接接触（direct contact）」または「接触（contact）」という用語は、第１の構造体などの第１の要素と第２の構造体などの第２の要素が、２つの要素の界面に中間導電層、絶縁層、または半導体層を介さずに接続されていることを意味する。
【0033】
本発明の実施形態の提示を不明瞭にしないために、以下の詳細な説明では、当技術分野で知られているいくつかの処理ステップまたは操作が、提示および例示の目的で組み合わされている場合があり、場合によっては具体的に説明されていないことがある。他の例では、当技術分野で知られているいくつかの処理ステップまたは操作は、全く説明されない場合がある。以下の説明は、むしろ本発明の様々な実施形態の特有の特徴または要素に焦点を合わせていることを理解されたい。
【0034】
特許請求される構造体および方法の詳細な実施形態を本明細書に開示する。以下に説明する方法ステップは、半導体チップ上に集積回路を製造するための完全なプロセス・フローを構成するものではない。本実施形態は、当技術分野で現在使用されている半導体チップおよびデバイスのための集積回路製造技術とともに実施することができ、一般的に実施されているプロセス・ステップのうち、記載された実施形態の理解に必要なものだけが含まれる。図は、製造中の半導体ウェーハなどの半導体チップまたは基板の断面部分を表しており、正確な比率ではなく、記載された実施形態の特徴を例示するために示されている。本明細書に開示する特定の構造的および機能的詳細は、限定的なものとして解釈されるべきでなく、単に、当業者が本開示の方法および構造体を様々に採用することを教示するための代表的な基本原理として解釈されるべきである。本明細書では、よく知られている特徴および技術の詳細は、提示された実施形態を不必要に不明瞭にすることを避けるために省略されることがある。
【0035】
本明細書における「ある実施形態」、「他の実施形態」、「別の実施形態」、「一実施形態」などへの参照は、記載された実施形態が特定の特徴、構造、または特性を含み得ることを示すが、すべての実施形態が必ずしもその特定の特徴、構造、または特性を含むとは限らない。さらに、このような表現は必ずしも同じ実施形態を指しているわけではない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性に影響を及ぼすことは当業者の知識の範囲内であると理解される。
【0036】
次に、本発明の実施形態を詳細に参照するが、その例は添付図面に示されており、同様の参照番号は全体を通して同様の要素を指す。
【0037】
図１は、本発明の実施形態による、ＩＬＤ８中にＭｘ１０がある半導体構造体１００の断面図を示す。示されているように、図１には、金属ライナー９付きのＭｘ１０、ＩＬＤ８、ロジック領域Ａ、およびメモリ領域Ｂが含まれる。ロジック領域Ａは、半導体構造体１００の一部であり、１つまたは複数のロジック・デバイスが形成され得る場所または存在する場所を含んでいる。メモリ領域Ｂは、１つまたは複数のメモリ・デバイスを含む、または１つまたは複数のメモリ・デバイスが形成され得る半導体構造体１００の一部を含んでいる。
【0038】
Ｍｘ１０は、半導体構造体１００におけるメタル層の一部である。Ｍｘ１０は、半導体製造の基板工程（ＦＥＯＬ：front-end of the line）、中間工程（ＭＯＬ）、または配線工程（ＢＥＯＬ）プロセスで形成されるメタル層の一部であり得る。例えば、Ｍｘ１０は、Ｍ１メタル層の下部メタル層であり得る。別の例では、Ｍｘ１０はＭ０メタル層にある。図１にはＭｘ１０の３つの部分が示されているが、本発明の実施形態はＭｘ１０のこの数に限定されない。Ｍｘ１０は、半導体デバイス（図示せず）の一部または半導体基板（図示せず）の上方にあり得る。いくつかの例では、Ｍｘ１０のメタルのうちの１つまたは複数は、下層の半導体デバイス（図示せず）に接続する。下層の半導体デバイスは、金属－酸化膜－半導体電界効果トランジスタ（ＭＯＳＦＥＴ：metal-oxide-semiconductor field-effect transistor）デバイス、またはプレーナＦＥＴ、ＦｉｎＦＥＴ、水平ゲートオールアラウンド（ｈ－ＧＡＡ：horizontal Gate-All-Around）ＦＥＴ、または垂直ゲートオールアラウンド（ｖ－ＧＡＡ：vertical Gate-All-Around）ＦＥＴなどの様々なアーキテクチャに基づくＣＭＯＳデバイスであり得るが、これらの半導体デバイスに限定されない。いくつかの実施形態では、Ｍｘ１０は、下部電極（例えば、誘電体層２０によって部分的に囲まれ得る下部電極３０）を形成するために用いられる。Ｍｘ１０は、半導体チップのメタル層に使用されるタングステン（Ｗ）、銅（Ｃｕ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）などの知られた金属材料から構成され得るが、これらに限定されない。
【0039】
図１に示されているように、Ｍｘ１０は金属ライナー９に囲まれている。金属ライナー９は、純金属材料、金属窒化物材料、またはこれらの材料の１つまたは複数の層の組合せから構成され得る。例えば、金属ライナー９は、タンタル（Ｔａ）、チタン（Ｔｉ）、Ｗ、Ｃｏ、またはＲｕなどの金属材料、あるいはチタン－窒素合金、タンタル－窒素合金、チタン－アルミニウム－窒素合金、またはタンタル－アルミニウム－窒素合金などの金属窒化物材料の１つまたは複数から構成され得る。金属ライナー９はこれらの素材に限定されない。一実施形態では、金属ライナー９は存在しない。
【0040】
ＩＬＤ８は、半導体チップ製造においてＩＬＤ材料として用いられる知られている誘電体材料から構成され得る。例えば、ＩＬＤ８はＳｉＯ２から構成されている。示されているように、ＩＬＤ８は金属ライナー９付きのＭｘ１０の各々を囲み、分離している。
【0041】
図２は、本発明の実施形態による、誘電体層２０を堆積させた後の半導体構造体２００の断面図を示す。示されているように、図２には、ＩＬＤ８、金属ライナー９、Ｍｘ１０、および誘電体層２０が含まれる。誘電体層２０は、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）、またはＳｉＣＮなどの任意の絶縁材料であり得るが、これらの誘電体材料に限定されない。化学気相堆積（ＣＶＤ）やプラズマ気相堆積（ＰＶＤ）などの知られている誘電体材料堆積プロセスを用いて、誘電体層２０は、キャップ誘電体層として、Ｍｘ１０、金属ライナー９、およびＩＬＤ８の最上部表面の上に堆積され得る。誘電体層２０の厚さは２０～５００ｎｍの範囲であり得るが、これらの厚さに限定されない。例えば、誘電体層２０の典型的な厚さは５５ｎｍであり得る。
【0042】
図３は、本発明の実施形態による、金属ライナー３９付きの下部電極３０を形成した後の半導体構造体３００の断面図を示す。示されているように、図３には、ＩＬＤ８、金属ライナー９、Ｍｘ１０、誘電体層２０、金属ライナー３９、および下部電極３０が含まれる。図３は２つの隣接する下部電極３０を含むが、他の実施形態では、２つ以上の隣接する下部電極３０が存在し得る。例えば、下部電極３０は、下部電極の４×４マトリクス中の２つの隣接する下部電極３０であり得る。ある実施形態では、金属ライナー９と３９のうちの一方または両方が存在しない。
【0043】
下部電極３０は、メモリ・デバイスにおける電極形成のための知られている半導体プロセスおよび材料を用いて形成され得る。例えば、誘電体層２０の最上部表面は知られているフォトリソグラフィ・プロセスを用いてパターニングされ得、例えばドライまたはウェット・エッチング・プロセスを使用して、誘電体層２０のエッチングにより、Ｍｘ１０の最上部分が露出される。金属ライナー３９用に、Ｔａ、Ｔｉ、Ｗ、Ｒｕ、または金属窒化物合金などの金属ライナー材料が、Ｍｘ１０および誘電体層２０の露出部分上に堆積され得るが、これらに限定されない。ＴａＮ、ＴｉＮ、タングステン、またはこれらの材料の組合せなどの電極材料が、金属ライナー３９上に堆積され得るが、これらに限定されない。誘電体層２０をＣＭＰストップとして用いて化学機械研磨（ＣＭＰ）を行い、誘電体層２０の最上部表面から余分な電極材料と金属ライナー材料を除去することができる。金属ライナー３９および下部電極３０は、誘電体層２０のエッチング中に形成されたリセスの中に残る。下部電極３０の電極材料は、銅（Ｃｕ）、窒化チタン（ＴｉＮ）、Ｔｉ、タングステン（Ｗ）、窒化タングステン（ＷＮ）、炭化タングステン（ＷＣ）、タンタル（Ｔａ）、ＴａＮ、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）などを含むが、これらに限定されない。下部電極３０の形成後、金属ライナー３９付きの２つの隣接する下部電極３０間の典型的な間隔は７～８００ｎｍであり得るが、これらの間隔に限定されない。
【0044】
図４は、本発明の実施形態による、材料層のスタック４１、ハードマスク（ＨＭ）４２、および犠牲材料４３を堆積させた後の半導体構造体４００の断面図を示す。材料層のスタック４１を用いて、ＭＲＡＭデバイスの磁気トンネル接合（ＭＴＪ）を形成することができる。図４では、ＭＲＡＭピラー中のＭＴＪを形成する材料層のスタック４１を説明するが、他の実施形態では、材料層のスタック４１は、ＲＲＡＭ、ＰＣＲＡＭ、ＤＲＡＭ、または他のタイプのメモリ・デバイス用の材料層のスタック４１である。例えば、ＲＲＡＭ用の材料層のスタック４１は、Ｔｉバッファ層付きのＨｆＯ２層、またはＴａＯｘ層付きのＴａ２Ｏ５層を含み得る。ここでｘは整数である。別の例では、ＰＣＲＡＭ用の材料層のスタック４１は、１つもしくは複数の相変化材料、ＴｉＮなどのヒーター要素材料、または電極材料、あるいはその組合せの複数の層を含むことができる。
【0045】
材料層のスタック４１が、誘電体層２０、下部電極３０、および金属ライナー３９の露出部分の上にある場合、材料層のスタック４１上にあるＨＭ４２上に犠牲材料４３を堆積させることによって、後のＭＲＡＭピラー形成のための材料が与えられる。例えば、当業者に知られているように、ＭＲＡＭピラー用の材料のスタック（例えば、材料層のスタック４１用）における典型的な材料の例は、薄いスペーサ（例えば、タンタル、酸化アルミニウムなど）によって分離された複数の多層強磁性体膜を含む。図６に示されているように、図５および図６を参照して後述するプロセスを使用して、材料層のスタック４１およびＨＭ４２により、ＭＲＡＭピラーが形成され得る。一実施形態では、ペデスタル（図４には示されていない）が、誘電体層２０の最上部上かつ材料層のスタック４１の下に堆積される。例えば、ペデスタルは、金属、金属窒化物（例えば、ＴａＮ）、またはこれらの材料の組合せ（例えば、Ｗ、Ｔａ、Ｔｉ、Ｎなどの組合せ）の層であり得る。
【0046】
ＨＭ４２は、半導体デバイスに使用される任意のハードマスク材料であり得る。例えば、ＨＭ４２は、金属（例えば、Ａｌ、Ｗ、Ｔａ、Ｔｉ）、金属窒化物（例えば、ＷＮ、ＴａＮ、ＴｉＮ）、またはこれらの材料の組合せであり得る。様々な実施形態において、犠牲材料４３は材料層のスタック４１上に堆積される。例えば、犠牲材料４３は二酸化シリコンまたはアモルファス・カーボンであり得る。一実施形態では、犠牲材料４３が存在しない。
【0047】
図５は、本発明の実施形態による、ＡＲコーティング５３で覆われたＯＰＬ５２、およびパターニングされたレジスト５４を堆積させた後の半導体構造体５００の断面図を示す。示されているように、図５には、ＩＬＤ８、金属ライナー９、Ｍｘ１０、誘電体層２０、下部電極３０、金属ライナー３９、材料層のスタック４１、ＨＭ４２、犠牲材料４３、ＯＰＬ５２、ＡＲコーティング５３、およびパターニング後のレジスト５４（例えば、フォトリソグラフィを用いてレジスト５４をパターニングした後）が含まれる。レジスト５４の２つの部分が下部電極３０の上方のＡＲコーティング５３上に存在する。
【0048】
ＯＰＬ５２は、スピンオンカーボンまたは市販のＯＰＬ材料のうちの任意のものを使用することができる。ＯＰＬ５２は、知られているスピンオンプロセスを用いて、犠牲材料４３（存在する場合）の最上部表面上またはＨＭ４２（犠牲材料４３が存在しない場合）上に塗布され得る。
【0049】
様々な実施形態において、ＡＲコーティング５３はＯＰＬ５２の上にある。ＡＲコーティング５３は、フォトリソグラフィ時に基板またはＯＰＬ５２の表面からの反射に関連する像の歪みを低減するために、半導体製造において一般的に使用される材料の単層または複数の層から構成され得る。例えば、ＡＲコーティング５３は、スピンオン酸化物材料であり得るが、この材料または堆積方法に限定されない。
【0050】
レジスト５４は、パーソナライズ（personalization）またはパターニング後のものが示されている。レジスト５４の２つの部分は、２つの下部電極３０の各々の上方のＡＲコーティング５３上に存在する。そのレジスト５４の２つの部分は、メモリ・ピラーをパターニングすることすなわちＭＲＡＭピラー・パターニングに使用され得る。例えば、そのレジスト５４の２つの部分は、エッチング・プロセスが２本のＭＲＡＭピラーを形成した後に、図６に残る材料層のスタック４１の部分を決定する。
【0051】
図６は、本発明の実施形態による、材料層のスタック４１およびＨＭ４２のエッチング後の半導体構造体６００の断面図を示す。知られているＭＲＡＭピラー形成プロセスを用いて、材料層のスタック４１およびＨＭ４２のエッチングにより、下部電極３０上に２本のＭＲＡＭピラーが形成される。示されているように、図６には、ＩＬＤ８、金属ライナー９、Ｍｘ１０、誘電体層２０の下部分、下部電極３０、金属ライナー３９、材料層のスタック４１、およびＨＭ４２が含まれる。パターニングされたレジスト５４およびエッチング・プロセス、例えば、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング（ＩＢＥ：ion beam etch）、またはこれらのプロセスの組合せを用いて、ＡＲコーティング５３、ＯＰＬ５２、犠牲材料４３、ＨＭ４２、誘電体層２０の最上部分、および材料層のスタック４１の露出部分は除去され得る。エッチング後、ＨＭ４２付きの材料層のスタック４１の残る２つの部分は、下部電極３０の各々の上方に、犠牲材料４３、ＯＰＬ５２、ＡＲコーティング５３、およびレジスト５４の残存部分と一緒に残る。ＲＩＥ後の材料層のスタック４１の残りの２つの部分の間の典型的な間隔は、７～８００ｎｍの範囲であり得るが、これらの間隔に限定されない。
【0052】
１つまたは複数の追加のエッチング・プロセスが、犠牲材料４３、ＯＰＬ５２、ＡＲコーティング５３、およびレジスト５４の残存部分を除去するために用いられ得る。例えば、適切な化学薬品によるウェット・エッチング・プロセスを用いると、犠牲材料４３、ＯＰＬ５２、ＡＲコーティング５３、およびレジスト５４の残存部分が除去される。いくつかの場合において、ウェット・エッチングでレジスト５４を除去し、第２の異方性エッチング（例えば、ＲＩＥ）で、ＨＭ４２の最上部表面をエッチ・ストップとして用いて、ＡＲコーティング５３、ＯＰＬ５２、および犠牲材料４３の残存部分を除去する。様々な実施形態において、誘電体層２０の最上部分はエッチング時に除去される。誘電体層２０の残りの下部分の厚さは、５～２００ｎｍの範囲であり得るが、これらの厚さに限定されない。例えば、誘電体層２０の残りの下部分は、２０ｎｍから５０ｎｍの間であり得る。下部電極３０上の材料層のスタック４１およびＨＭ４２の残存部分によって、２本のＭＲＡＭピラーなどの２本のピラーが形成される。
【0053】
図７は、本発明の実施形態による、スペーサ材料７７を堆積させた後の半導体構造体７００の断面図を示す。示されているように、図７には、図６の要素およびスペーサ材料７７が含まれる。ＣＶＤ、ＰＶＤ、電子ビームＰＶＤ、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、またはＡＬＤなどのスペーサ材料堆積プロセスを用いて、スペーサ材料７７の薄い層が半導体構造体７００の上を覆うように堆積され得る。スペーサ材料７７には、ＳｉＮ、ＳｉＣ、およびＳｉＣ（Ｈ）が含められ得るが、これらのスペーサ材料に限定されない。スペーサ材料７７は、誘電体層２０の露出面上、金属ライナー３９の露出面の周囲、材料層のスタック４１の側面上、ならびにＨＭ４２の側面および最上部表面上の半導体構造体７００の上を覆うように堆積され得る。
【0054】
図８は、実施形態による、スペーサ材料７７からスペーサを形成した後の半導体構造体８００の断面図を示す。自己整合スペーサ形成プロセスを用いて、スペーサ材料７７のエッチングによりスペーサが形成され得る。様々な実施形態において、例えばＲＩＥを用いる異方性エッチングにより、誘電体層２０およびＨＭ４２の水平面からスペーサ材料７７が除去されて、金属ライナー３９の最上部分の周囲、材料層のスタック４１の側面の周囲、およびＨＭ４２の側面の周囲にスペーサが形成される。以下、図９～図１２では、スペーサ材料７７をスペーサ７７と呼ぶ。スペーサ７７は２本のＭＲＡＭピラーを覆う。
【0055】
【0056】
図９は、本発明の実施形態による、酸化物９０の層を堆積させた後の半導体構造体９００の断面図を示す。示されているように、図９には、図８の要素および酸化物９０が含まれる。酸化物９０は、誘電体層２０、スペーサ７７、およびＨＭ４２の露出表面の上を覆うように堆積され得る。酸化物９０は、酸化物を形成するための前駆体としてシラン（ＳｉＨ４）またはテトラエトキシシラン（ＴＥＯＳ：tetraethoxysilane）としても知られるテトラエチルオルソシリケート（tetraethyl orthosilicate）から製造される酸化シリコン（例えば、ＳｉＯ２またはＳｉＯｘ）材料、ＳｉＣＯＨ、流動性ＳｉＣＯＨ、ＳＯＤ（spin-on dielectric）、酸窒化物（ＳｉＯＮ）または窒化物（ＳｉＮ）などのＰＥＣＶＤ「流動性」酸化物様材料、あるいは酸化物９０用のスピンオンガラスなどの酸化物材料から構成され得るが、これらの誘電体材料に限定されない。酸化物９０は、下部電極３０の最上部分、スペーサ７７、およびＨＭ４２から形成される２本のピラーの間の良好なギャップ・フィルを与える。当業者にはよく知られているように、ＴＥＯＳ、流動性ＳｉＣＯＨ、ＳＯＤなどの上記の材料は、ＭＲＡＭデバイス半導体デバイス製造に典型的に用いられる低ｋ誘電体材料よりも優れたコンフォーマリティまたはギャップ・フィルを与える。
【0057】
様々な実施形態において、酸化物９０は、ＰＥＣＶＤ法、ＰＶＤ法、ＣＶＤ法、またはスピンオン法のうちの１つによって堆積される。ＰＥＣＶＤ法、ＰＶＤ法、ＣＶＤ法、またはスピンオン法のうちの１つを用いる酸化物９０の堆積により、誘電体層２０、スペーサ７７、およびＨＭ４２が覆われる。示されているように、酸化物９０の層はＨＭ４２の最上部表面より上方に延在する。
【0058】
いくつかの実施形態では、半導体構造体９００上を覆うように酸化物９０を堆積させると、スペーサ７７によって覆われている２本のＭＲＡＭピラー間の領域がピンチオフされる。この堆積プロセスによってＭＲＡＭピラー間のギャップの最上部分がピンチオフされると、ＨＭ４２に隣接する領域、特にＨＭ４２の最上部分に隣接する領域にはボイドが生じ得ない。いくつかの場合において、後に図１０および図１２に関して２本のＭＲＡＭピラー間のギャップ・フィルおよびＨ１を説明する際、２本のＭＲＡＭピラーは、誘電体層２０より上方の下部電極３０の最上部分を含むとみなすことがある。
【0059】
狭ピッチＭＲＡＭデバイス、特に狭ピッチのメモリ・アレイを形成する場合、２本のＭＲＡＭピラー間の小さな空間またはリセスは、ＭＲＡＭ製造において隣接するＭＲＡＭピラー間のギャップ・フィルに典型的に用いられる低ｋ誘電体よりも優れたギャップ・フィル能力を有する酸化物９０を用いて充填され得る。示されているように、現在の低ｋ誘電体材料よりも改善されたコンフォーマリティをもつ酸化物９０は、２本のＭＲＡＭピラー間のギャップにボイドフリーの充填を与える（例えば、酸化物９０は、２本のＭＲＡＭピラーに接するスペーサ７７間のギャップまたは領域を充填する）。
【0060】
いくつかの実施形態では、酸化物９０は流動性誘電体材料として堆積される。流動性ＣＶＤ（ＦＣＶＤ：flowable CVD）堆積またはＳＯＤを用いて、酸化物９０は誘電体層２０、スペーサ７７、およびＨＭ４２の上を覆うように堆積され得る。例えば、二酸化シリコンを流動性誘電体材料として用いる場合、酸化物９０は半導体構造体９００の最上部表面を覆う。様々な実施形態において、流動性プロセスを用いて堆積させた後、酸化物９０の最上部表面はＨＭ４２の最上部表面より上方にあり、２本のＭＲＡＭピラー間のリセスを完全に充填する。堆積後、この流動性酸化物材料は、高温での紫外線（ＵＶ）硬化などの知られているプロセスを用いて硬化またはアニールされ得る。一実施形態では、流動性誘電体材料として酸化物９０を堆積させることにより、材料層のスタック４１の側面およびＨＭ４２の側面の一部を覆う酸化物９０の層が得られる。例えば、流動性酸化物９０は、ＨＭ４２の垂直側面の７５～９５％に延在し得る。
【0061】
ある実施形態では、酸化物９０中に小さいボイドが存在する（図１３に示されている）。酸化物９０中のボイドは、酸化物９０の堆積中に、ＰＥＣＶＤなどの堆積プロセスが、ＨＭ４２または材料層のスタック４１の上側部分の間の酸化物９０の最上部分においてＭＲＡＭピラー間のギャップをピンチオフすると発生し得る。ボイドはＭＲＡＭピラー間のギャップのピンチオフ部分の下に生じ得、そこでは、酸化物９０が、閉じられるギャップの下の領域を完全に充填する前にギャップをピンチオフ、すなわち閉じる。例えば、ＨＭ４２に隣接しかつＨＭ４２より下方、または材料層のスタック４１の最上部分より下方のギャップの部分は完全には充填されず、その結果、酸化物９０中に小さいボイドが形成されることがある。同様に、流動性誘電体プロセスが用いられて酸化物９０が堆積される場合、ＨＭ４２や材料層のスタック４１の間の酸化物９０の最上部分は完全に充填すなわちブロックされ、小さいボイドは、ハードマスク４２または材料層のスタック４１の最上部分より下方に存在することになる。
【0062】
図１０は、本発明の実施形態による、酸化物９０をエッチングした後の半導体構造体１０００の断面図を示す。示されているように、図１０には、ＩＬＤ８、金属ライナー９、Ｍｘ１０、誘電体層２０、金属ライナー３９、下部電極３０、材料層のスタック４１、ＨＭ４２、スペーサ７７、およびスペーサ７７を囲む酸化物９０の残存部分が含まれる。図１０は、後述のＨ１およびＨ２も示す。いくつかの実施形態では、酸化物９０が各スペーサ７７を覆い、下部電極３０の最上部分の周囲の金属ライナー３９の最上部分の間のギャップ、およびＨＭ４２の周囲のスペーサ７７の間のギャップのほぼすべてを充填する。これらの実施形態では、酸化物９０は、下部電極３０上に形成された２本のＭＲＡＭピラー間のギャップを充填する。酸化物９０が２本のＭＲＡＭピラー間のギャップを充填する場合、エッチング・プロセス後、酸化物９０の最上部表面はＨＭ４２の最上部表面と同じ高さになる。様々な実施形態において、スペーサ７７間の酸化物９０の最上部表面に小さなくぼみすなわちリセスが生じる（例えば、ＭＲＡＭピラー上のＨＭ４２の最上部分に隣接するスペーサ７７の間に示されるリセス）。一実施形態では、酸化物９０のリセスは、材料層のスタック４１の最上部分まで延びている。
【0063】
示されているように、Ｈ１は、誘電体層２０の最上部とＨＭ４２の最上部との間の距離であり、Ｈ２は、ＭＲＡＭピラー中のＨＭ４２間の酸化物９０の表面の最下部とＨＭ４２の最上部との間の距離である。Ｈ１は、ＭＲＡＭピラー間の充填されるべきギャップの距離または高さを表す。Ｈ２は、ＭＲＡＭピラー間のギャップの距離または高さのうちの、酸化物９０によって完全に充填されていない部分を表す。Ｈ２は、図１１に関して説明される後のプロセス・ステップで低ｋ誘電体が充填する必要があるギャップの深さを表す。ＭＲＡＭデバイス用の低ｋ誘電体材料は、コンフォーマリティが劣り、ギャップ・フィル特性が低いため、Ｈ２を小さくすることが望ましい。
【0064】
酸化物９０がＰＥＣＶＤ、ＰＶＤ、またはＣＶＤなどによって堆積される場合、エッチングまたはＲＩＥなどの方向性エッチングによって、誘電体層２０およびＨＭ４２の露出した水平面から酸化物９０が除去される。この場合、誘電体層２０およびＨＭ４２は、ＲＩＥプロセスのエッチ・ストップまたは終点であり得、スペーサ７７間の酸化物９０の表面に小さなくぼみが生じ得る。下部電極３０上方のＨＭ４２と材料層のスタック４１とに接しているスペーサ７７はピッチが狭い（例えば、ＭＲＡＭピラー間のピッチが狭い）ので、誘電体層２０より上方の下部電極３０の最上部分の間の、誘電体層２０の上方にある酸化物９０のその部分（例えば、材料層スタック４１とＨＭ４２とで形成されるＭＲＡＭピラー間の酸化物９０の部分）は、エッチング（例えば、ＲＩＥ）によって除去されない。場合によっては、図１０に示されているように、ＨＭ４２の最上部分に接しているスペーサ７７の間の酸化物９０の小さな最上部分は除去され得る。示されているように、ＭＲＡＭピラー中のＨＭ４２に接しているスペーサ７７間の酸化物９０の表面にわずかなくぼみが生じることがある。そのくぼみがわずかであると、Ｈ２の値すなわち距離が小さくなる。図１０に示されているように、酸化物９０はスペーサ７７上を覆い、ＲＩＥエッチング後、酸化物９０のスペーサ７７に接して残る部分は、ＨＭ４２の少なくとも下部分または下半分に隣接している。
【0065】
一実施形態では、異方性エッチングの前に、酸化物９０の最上部表面に対してＨＭ４２をＣＭＰストップとして用いるＣＭＰとパターニングとが行われる。例えば、ＣＭＰ後に、フォトリソグラフィを用いて酸化物９０の最上部表面がパターニングされ（例えば、２本のＭＲＡＭピラー間の酸化物９０がレジストで保護される）、ＲＩＥにより、誘電体層２０およびＨＭ４２の露出した水平面から酸化物９０が除去され得る。この場合、誘電体層２０およびＨＭ４２は、ＲＩＥプロセスのエッチ・ストップまたは終点であり得、パターニングされたレジストにより、ＨＭ４２の各々に接するスペーサ７７間の酸化物９０が保護される。この例では、パターニングし、エッチングし、残存レジストを除去した後は、酸化物９０の表面は基本的に平坦である（例えば、ＭＲＡＭピラー間にくぼみがない）。
【0066】
他の実施形態では、酸化物９０が流動性誘電体材料として（例えば、ＳＯＤによって）堆積される場合、ＣＭＰが行われ、続いて酸化物９０のパターニングおよび酸化物９０のエッチング・プロセスが行われる。この例では、ＨＭ４２がＣＭＰストップとして機能する。ＣＭＰにより酸化物９０の最上部表面が平坦化された後、これらの実施形態では、フォトリソグラフィ・パターニング・プロセスのためにレジストが堆積され得る。フォトリソグラフィ・パターニング・プロセスによって、酸化物９０の、ＭＲＡＭピラーの間ではない部分またはＭＲＡＭピラーに接するスペーサ７７に直接隣接していない部分が露出される。フォトリソグラフィのパターニング後、続いてウェットまたはドライエッチング・プロセスが行われ、それによって酸化物９０の露出部分が除去され得る。パターニングおよびエッチング・プロセスの後、酸化物９０は、スペーサ７７の側面に接し、かつ下部電極３０に接する金属ライナー３９間の誘電体層２０の上方と、材料層のスタック４１の側面上と、ＨＭ４２の側面上に残る（例えば、ＭＲＡＭピラー間およびスペーサ７７に隣接する誘電体層２０の一部の上に残る）。このようにして、酸化物９０が流動性酸化物材料として堆積される場合（例えば、ＳＯＤまたはＦＣＶＤを用いて）、フォトリソグラフィのパターニングおよび酸化物９０のエッチングを用いると、ＭＲＡＭピラー中のＨＭ４２やスペーサ７７の間の酸化物９０上に平坦な表面または比較的平坦な表面が残される。ＳＯＤまたはＦＣＶＤを用いて成膜された酸化物９０は良好なコンフォーマリティを有し、基本的にボイドを形成することなく狭ピッチのＭＲＡＭピラー間のギャップを充填するので、ＭＲＡＭピラー間のギャップを充填する他のギャップ・フィルはほとんどまたは全く必要ない。この例ではＨ２は小さい。例えば、Ｈ２は数ｎｍから１５ｎｍの範囲である。
【0067】
図１１は、本発明の実施形態による、低ｋ誘電体材料１１１を堆積させた後の半導体構造体１１００の断面図を示す。示されているように、図１１には、図１０の要素、ならびに誘電体層２０、酸化物９０、およびハードマスク４２の露出表面の上を覆うように堆積された低ｋ誘電体材料１１１が含まれる。低ｋ誘電体材料１１１の層はハードマスク４２の最上部表面より上方に延在する。示されているように、低ｋ誘電体材料１１１にはボイドがない。様々な実施形態において、低ｋ誘電体材料１１１は、ＭＲＡＭピラー間の酸化物９０の小さなリセスまたはくぼみを充填する。酸化物９０の小さなくぼみは、ＭＲＡＭピラーの最上部分に隣接し得る（例えば、ＨＭ４２に隣接する）。ＣＶＤまたはＰＶＤなどの知られている堆積プロセスを用いて低ｋ誘電体材料１１１を堆積させた後、ＣＭＰにより、ハードマスク４２を露出させることなく低ｋ誘電体材料１１１の最上部表面が平坦化され得る。
【0068】
図１２は、本発明の実施形態による上部電極１２０を形成した後の半導体構造体１２００の断面図を示す。示されているように、図１２には、ＩＬＤ８、金属ライナー９、Ｍｘ１０、誘電体層２０、金属ライナー３９、下部電極３０、材料層のスタック４１、ＨＭ４２、スペーサ７７、酸化物９０、低ｋ誘電体材料１１１、上部電極１２０、ロジック領域Ａ、メモリ領域Ｂ、誘電体層２０の最上部からＨＭ４２の最上部までの距離を示すＨ１、およびＨＭ４２間の酸化物９０の表面の最低点の最上部表面からＨＭ４２の最上部までの距離を示すＨ２が含まれる。前述したように、Ｈ２を小さくすると、低ｋ誘電体材料１１１によって充填されるＭＲＡＭピラー間のギャップの部分が小さくなることによって、低ｋ誘電体材料１１１のギャップ・フィルが改善される。このようにして、酸化物９０よりもコンフォーマリティおよびギャップ・フィル能力が低い低ｋ誘電体材料１１１は、狭ピッチＭＲＡＭデバイス形成中に、上部電極１２０間または上部電極１２０近傍にボイドまたはシームを生じない。
【0069】
酸化物９０を使用しない従来のＭＲＡＭデバイス形成プロセスでは、Ｈ１のＨ２に対するアスペクト比は約１である。酸化物９０を使用しないで形成された狭ピッチＭＲＡＭデバイスでは、低ｋ誘電体材料１１１が充填しなければならないギャップすなわち距離Ｈ２は、典型的には、誘電体層２０のような誘電体材料の最上部から上部電極１２０の下のＨＭ４２の最上部に至るものである。この場合、Ｈ２はＨ１とほぼ同じである。本発明の実施形態において、酸化物９０の堆積およびパターニングによって、半導体構造体１２００において、従来のやり方で形成されたＭＲＡＭデバイスのＨ２よりも大幅に小さいＨ２が与えられる。
【0070】
図１２に示されているように、低ｋ誘電体材料１１１によって充填されたギャップの領域または部分は、酸化物９０によって充填されたギャップの領域または部分よりも小さい。図１～図１２に関して説明したプロセスを用いると、Ｈ１のＨ２に対するアスペクト比は小さくなり、低ｋ誘電体材料１１１が充填するギャップまたはリセスの深さが小さくなる。コンフォーマリティおよびギャップ・フィルに優れる酸化物９０を用いると、酸化物９０は、下部電極３０上に形成されたＭＲＡＭピラーの間のギャップをすべてではないにしても大部分を充填するので、Ｈ２が小さくなる。
【0071】
様々な実施形態において、上部電極１２０はＨＭ４２上に形成される。知られている電極形成プロセスを用いて、低ｋ誘電体材料１１１のエッチングにより、各ＭＲＡＭピラー上のＨＭ４２の一部が露出される。前に説明したプロセスおよび金属ライナー材料を用いて、金属ライナー１２９が、エッチング・プロセス後に露出した低ｋ誘電体材料１１１、ＨＭ４２、および酸化物９０の小部分の露出表面上に堆積され得る。Ｃｕ、ＴｉＮ、Ｗなどの電極金属の層が金属ライナー１２９上に堆積され得るが、これらに限定されない。ＣＭＰが行われて、金属ライナー１２９の最上部分、低ｋ誘電体材料１１１上の電極材料層の最上部分が除去され、それによって上部電極１２０が形成され得る。いくつかの実施形態では、上部電極１２０はビットラインである。
【0072】
示されているように、図１２に示されている２つのＭＲＡＭデバイスの各々は、下部電極３０上の、ＨＭ４２によって覆われた材料層のスタック４１から構成されるＭＲＡＭピラーを含む。各ＭＲＡＭピラーはスペーサ７７で覆われた垂直な側面を有し、上部電極１２０のうちの１つはＭＲＡＭピラー上に存在する。図１２に示される２つのＭＲＡＭデバイスは、それぞれ、ＭＲＡＭピラー、下部電極３０および上部電極１２０を含む。
【0073】
図１２には２つのＭＲＡＭデバイスが示されているが、ＭＲＡＭデバイスはいくつでもメモリ領域Ｂ中に存在し得る。図１２には、ロジック領域ＡのＭｘ１０も含まれる。いくつかの例（示されていない）では、メタル・ライン、コンタクト、ビア、または他の半導体デバイスが、ロジック領域Ａ中のＭｘ１０の上方に形成されるかもしれない。図９～図１１に関して説明した半導体構造体１１００を形成するためのプロセスによって、上部電極１２０に隣接する半導体構造体１１００の領域における酸化物９０または低ｋ材料のいずれかにボイドまたはシームが形成されることが防止され得る。一実施形態では、酸化物９０中のボイドは上部電極１２０に隣接する領域の下に生じることがある。
【0074】
図１３は、本発明の実施形態による、酸化物９０の堆積時にボイド９０Ｖが形成される場合の半導体構造体１３００の断面図を示す。図１３は、隣接する狭ピッチのＭＲＡＭピラーの、下部電極３０の最上部分や材料層のスタック４１の下部分の間にボイド９０Ｖが存在することを除き、図１２と基本的に同じである。ボイド９０Ｖは、２本のＭＲＡＭピラー間のギャップのより低い部分に形成され得る。図１３に示されているように、ボイド９０Ｖは、スペーサ７７に隣接し、ＨＭ４２より下方の酸化物９０中に形成される。例えば、ボイド９０Ｖは、材料層のスタック４１の下部分または下半分に隣接、またはそれより下方に生じる。
【0075】
ボイド９０Ｖは、最初は、図９に関して説明した酸化物堆積プロセス中に生じる。示されているように、ボイド９０Ｖは上部電極１２０の近傍には生じない（例えば、ボイド９０Ｖは上部電極１２０の下面より下にある）。このようにして、ボイド９０Ｖは、ＭＲＡＭデバイスの機能性または完成した半導体デバイスの信頼性に影響を与えない（例えば、ボイド９０Ｖは、上部電極１２０間またはビットライン間の金属接触またはトラップされた流体に起因する短絡を、初期にまたは経時で発生させることはない）。図１３では、ボイド９０Ｖは、下部電極３０および材料層のスタック４１の下半分または下部分に隣接する酸化物９０中に生じているが、他の例では、ボイド９０Ｖはより小さく、材料層のスタック４１の最上部分より下方の異なる位置に存在し得る（例えば、上部電極１２０の付近ではない）。一実施形態では、ボイド９０ＶはＨＭ４２の底面より下方に存在する。
【0076】
図１４は、本発明の別の実施形態による、部分的なスペーサ・エッチングを行った後の半導体構造体１４００の断面図を示す。示されているように、図１４には、ＩＬＤ８、Ｍｘ１０、金属ライナー９、誘電体層２０、金属ライナー３９、下部電極３０、材料層のスタック４１、ＨＭ４２、およびスペーサ材料８５が含まれる。いくつかの実施形態では、図１４に示されているように、スペーサ材料８５の部分的なエッチングが行われる。図１４では、スペーサ材料７７の代わりにスペーサ材料８５を用いた図７の半導体構造体７００が用いられて、スペーサ材料８５の部分的なスペーサ・エッチングが行われる。スペーサ材料８５は、図７のスペーサ材料７７と同じ材料であり得るが、スペーサ材料８５はスペーサ材料７７に限定されず、半導体デバイスのスペーサ形成に使用される任意の誘電体材料であり得る。
【0077】
図１４に示されているように、スペーサ材料８５の部分的なスペーサ・エッチングが行われ得る。例えば、方向性エッチングすなわちＲＩＥにより、ＭＲＡＭピラーの周囲にスペーサを形成するスペーサ材料８５の最上部分が除去され、誘電体層２０およびＨＭ４２の上を覆うようにスペーサ材料８５の薄い層が残され得る。部分的なスペーサ・エッチング後、スペーサ材料８５は、金属ライナー３９の上部分に接しておよび材料層のスタック４１に接して残ってスペーサを形成し、スペーサ材料８５の薄い層としてＨＭ４２および誘電体層２０の露出面の上方にも残る。示されているように、ＨＭ４２に接するスペーサ材料８５は、典型的なスペーサのようにＨＭ４２の最上部表面付近で薄くなっているが、ＨＭ４２の最上部表面上を覆う薄い層に続いてもいる。部分的なスペーサのエッチング後、スペーサ材料８５は、金属ライナー３９、材料層のスタック４１、およびＨＭ４２の垂直面すなわち側面に接して残って従来のスペーサを形成する。スペーサ材料８５の薄い層は、半導体構造体１４００の水平面上にも残る。ＲＩＥエッチングは処理時間によって制御され、スペーサ材料８５（例えばＳｉＮ）の一部を意図的に残存させる。ここでの意図は、ＲＩＥプロセス中またはプロセス後に金属１０が露出されて拡散することが決してないようにすることである。
【0078】
図１５は、本発明の実施形態による、酸化物９５を堆積させた後の半導体構造体１５００の断面図を示す。示されているように、図１５には、図１４の要素および酸化物９５の層が含まれる。酸化物９５は、酸化物９５がスペーサ材料８５を覆っていることを除けば、基本的に酸化物９０と同じである。前述のように、酸化物９５は、ＳｉＯ２、ＳＯＤなどの酸化物材料、またはスピンオングラス、ＴＥＯＳなどの絶縁体材料であり得る。酸化物９５は、前に図１０に関して詳細に説明したプロセスおよび材料を用いて堆積され得る。例えば、酸化物９５は、ＰＥＣＶＤ、ＰＶＤ、ＣＶＤ、ＳＯＤ、ＡＬＤ、またはＦＣＶＤを用いて堆積され得る。示されているように、酸化物９５はスペーサ材料８５上を覆っている。酸化物９５は、ＭＲＡＭピラー間のギャップを充填し、ＭＲＡＭピラー上の酸化物９５の最上部表面からある距離だけ上方に延在する。
【0079】
図１６は、本発明の実施形態による、酸化物９５の一部をエッチングした後の半導体構造体１６００の断面図を示す。様々な実施形態において、方向性のある自己整合プロセスは、スペーサ材料８５の水平面上に存在し、ＭＲＡＭピラー間に存在するものではない酸化物９５の部分をエッチングする。前に図１０に関して詳細に説明したように、方向性エッチングすなわちＲＩＥは酸化物９５の大部分を、狭ピッチのＭＲＡＭピラーの間（すなわち、スペーサ材料８５の上方）に、およびスペーサ材料８５で覆われたＭＲＡＭピラーの垂直側面上に残存させる。より具体的には、図１６に示されているように、酸化物９５は、下部電極３０間のスペーサ材料８５の上方に、ならびにＨＭ４２、材料層のスタック４１、および金属ライナー３９の最上部分の垂直側面に接しているスペーサ材料８５の垂直部分に接して残存する。酸化物９５がＭＲＡＭピラー間のスペーサ材料８５より上方に延びる高さは変化し得る。例えば、ＭＲＡＭピラー間のスペーサ材料８５の上方の酸化物９５の高さは、ＨＭ４２上のスペーサ材料８５の最上部表面とほぼ同水準（例えば、ＨＭ４２の最上部表面からわずかに下）から材料層のスタック４１の最上部分と同水準の範囲にあり得る。方向性エッチング（例えば、ＲＩＥ）後、２本のＭＲＡＭピラー間の酸化物９５の最上部表面は連続的であり、場合によっては、わずかなリセスを有することがある。酸化物９５の最上部表面から酸化物９５の最上部分中に延びるボイド、クラック、シームは存在しない。
【0080】
図１７は、本発明の実施形態による、低ｋ誘電体材料１１５を堆積させた後の半導体構造体１７００の断面図を示す。示されているように、図１７には、図１６の要素および低ｋ誘電体材料１１５が含まれる。低ｋ誘電体材料１１５は低ｋ誘電体材料１１１と基本的に同じものである。低ｋ誘電体材料１１５の層は、スペーサ材料８５上方に、および酸化物９５の周囲と上を覆って堆積される。示されているように、図１７の低ｋ誘電体材料１１５中にボイドは存在しない。
【0081】
図１８は、本発明の実施形態による上部電極１８１を形成した後の半導体構造体１８００の断面図を示す。例えば、金属ライナー１８９付きの上部電極１８１は、前に図１２に関して詳細に説明したように、知られている電極形成プロセスおよび金属エッチング・プロセスを用いて形成され得る。示されているように、図１８には、ＩＬＤ８、Ｍｘ１０、誘電体層２０、金属ライナー３９、下部電極３０、材料層のスタック４１、ＨＭ４２、スペーサ材料８５、酸化物９５、低ｋ誘電体材料１１５、金属ライナー１８９、および上部電極１８１が含まれる。金属ライナー１８９付きの上部電極１８１は、ＨＭ４２上の低ｋ誘電体材料１１５中に形成される。いくつかの例では、上部電極１８１はＨＭ４２の最上部付近の酸化物９５の小部分上を覆い得る。図１２に関して前述したように、他の例では、ライン、コンタクト、ビア、および他の半導体デバイスがロジック領域（示されていない）に形成され得る。示されているように、上部電極１８１や金属ライナー１８９の近傍にはボイドが存在しない。
【0082】
図１９は、本発明の実施形態による、酸化物９５中にボイド９０Ｖをもつ半導体構造体１９００の断面図を示す。示されているように、図１９には図１８の要素およびボイド９０Ｖが含まれる。図１９のボイド９０Ｖは、図１３のボイド９０Ｖと基本的に同じものである。示されているように、図１９は、図１５における酸化物９５堆積中に生じた小さいボイドである９０Ｖを除いて、図１４～図１８で説明した材料とプロセスで形成される。図９および図１３に関して詳述したように、ボイド９０Ｖが上部電極１８１の下方に形成される。酸化物９５の堆積中にボイド９０Ｖが生じると、ＨＭ４２や材料層のスタック４１の最上部分の間の酸化物９５の最上部表面は連続的なままである（例えば、ボイド９０Ｖは酸化物９５の最上部表面までは延在せず、上部電極１８１の近傍にはない）。示されているように、９０Ｖは、金属ライナー３９および材料層のスタック４１の下半分に隣接する酸化物９５の部分のＨＭ４２より下方の酸化物９５の部分に形成される。他の例では、ボイド９０Ｖはより小さいことがあり、またはＨＭ４２より下方の異なる位置に存在することがあり、あるいはその両方であり得る。
【0083】
本発明を、その特定の例示的な実施形態を参照して示し、説明してきたが、添付の特許請求の範囲およびその均等物によって定義される本発明の思想および範囲から逸脱することなく、形態および細部における様々な変更をそこで行われ得ることが、当業者には理解されるであろう。
【0084】
本発明の様々な実施形態の説明は、例示の目的で提示されたが、網羅的であることまたは開示された実施形態に限定されることを意図するものではない。多くの改変および変形は、その範囲および記載された実施形態から逸脱することなく、当業者には明らかであろう。本明細書で使用する用語は、１つまたは複数の実施形態の原理、市場で見出される技術に対する実用化または技術的改良を最もよく説明するため、または当業者が本明細書に開示される実施形態を理解することが可能になるように選択されたものである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【国際調査報告】