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特表2024-519706選択的バイアス磁気抵抗ランダム・アクセス・メモリ・セル
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-05-21
(54)【発明の名称】選択的バイアス磁気抵抗ランダム・アクセス・メモリ・セル
(51)【国際特許分類】
H10B 61/00 20230101AFI20240514BHJP
H10N 50/10 20230101ALI20240514BHJP
【ＦＩ】
H10B61/00
H10N50/10 B
H10N50/10 Z
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023567100
(86)(22)【出願日】2022-05-11
(85)【翻訳文提出日】2023-11-01
(86)【国際出願番号】 EP2022062788
(87)【国際公開番号】W WO2022248223
(87)【国際公開日】2022-12-01
(31)【優先権主張番号】17/331,008
(32)【優先日】2021-05-26
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】リッツォーロ、マイケル
(72)【発明者】
【氏名】ゼア、サーバ
(72)【発明者】
【氏名】メータ、ビラト、バサフ
(72)【発明者】
【氏名】エバート、エリック、レイモンド
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA10
4M119BB01
4M119CC05
4M119DD07
4M119FF13
4M119FF14
4M119JJ04
4M119JJ12
4M119JJ14
4M119JJ15
5F092AB07
5F092AC12
5F092AD04
5F092AD25
5F092BB35
5F092BB36
5F092BB58
5F092BC04
5F092BC22
5F092BC43
5F092FA08
(57)【要約】
磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルが提供される。ＭＲＡＭセルは、上部コンタクトと、上部コンタクトの下のハード・マスク層と、ハード・マスク層の下の磁気トンネル接合（ＭＴＪ）とを含む。ＭＲＡＭセルは、ＭＴＪの下の拡散障壁と、拡散障壁の下の下部コンタクトと、下部コンタクトの周囲に配置された磁性ライナーとをさらに含む。
【特許請求の範囲】
【請求項1】
磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルであって、上部コンタクトと、
前記上部コンタクトの下のハード・マスク層と、
前記ハード・マスク層の下の磁気トンネル接合（ＭＴＪ）と、
前記ＭＴＪの下の拡散障壁と、
前記拡散障壁の下の下部コンタクトと、
前記下部コンタクトの周囲に配置された磁性ライナーとを含む、ＭＲＡＭセル。
【請求項2】
前記ＭＲＡＭセルの前記下部コンタクトと前記磁性ライナーのサイズが前記ＭＲＡＭセルの所望のバイアス状態に基づく、請求項１に記載のＭＲＡＭセル。
【請求項3】
前記ＭＲＡＭセルの前記ＭＴＪと前記下部コンタクトと前記磁性ライナーのサイズが、前記ＭＲＡＭセルの所望のバイアス状態に基づく、請求項１に記載のＭＲＡＭセル。
【請求項4】
前記ＭＲＡＭセルが、複数のＭＲＡＭセルを含むメモリ・アレイの一部であり、前記複数のＭＲＡＭセルが、第１の微細寸法を有する下部コンタクトと磁性ライナーとを有する第１の組のＭＲＡＭセルと、第２の微細寸法を有する下部コンタクトと磁性ライナーとを有する第２の組のＭＲＡＭセルとを含む、請求項１に記載のＭＲＡＭセル。
【請求項5】
前記第１の微細寸法と前記第２の微細寸法とが異なる、請求項４に記載のＭＲＡＭセル。
【請求項6】
前記ＭＴＪが、自由層と、
参照層と、
前記自由層と前記参照層との間に配置されたトンネル障壁とを含む、請求項１に記載のＭＲＡＭセル。
【請求項7】
前記トンネル障壁がＭｇＯの層である、請求項６に記載のＭＲＡＭセル。
【請求項8】
磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルであって、上部コンタクトと、
前記上部コンタクトの下のハード・マスク層と、
前記ハード・マスク層の下の磁気トンネル接合（ＭＴＪ）と、
前記ＭＴＪの下の拡散障壁と、
前記拡散障壁の下の下部コンタクトであって、強磁性材料フィルを含む下部コンタクトとを含む、ＭＲＡＭセル。
【請求項9】
前記ＭＴＪと前記下部コンタクトのサイズが、前記ＭＲＡＭセルのバイアス状態に基づく、請求項８に記載のＭＲＡＭセル。
【請求項10】
前記ＭＲＡＭセルが、複数のＭＲＡＭセルからなるメモリ・アレイの一部であり、前記複数のＭＲＡＭセルが、第１の微細寸法を有する下部コンタクトと磁性ライナーとを有する第１の組のＭＲＡＭセルと、第２の微細寸法を有する下部コンタクトと磁性ライナーとを有する第２の組のＭＲＡＭセルとを含む、請求項８に記載のＭＲＡＭセル。
【請求項11】
前記第１の微細寸法と前記第２の微細寸法とが異なる、請求項１０に記載のＭＲＡＭセル。
【請求項12】
前記ＭＴＪが、自由層と、
参照層と、
前記自由層と前記参照層との間のトンネル障壁とを含む、請求項８に記載のＭＲＡＭセル。
【請求項13】
前記トンネル障壁がＭｇＯの層である、請求項１２に記載のＭＲＡＭセル。
【請求項14】
個別のＭＲＡＭセルが選択的にバイアスされる磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスを形成する方法であって、ハードウェア・バイアスさせるメモリ・アレイ内の１組のＭＲＡＭセルを決定することと、
前記１組のＭＲＡＭセル内の各ＭＲＡＭセルのためにバイアス状態を決定することと、
前記１組のＭＲＡＭセル内の各ＭＲＡＭセルのために、前記ＭＲＡＭセルの前記バイアス状態と前記ＭＲＡＭセルの構造のタイプとに基づいて微細寸法を決定することとを含む、方法。
【請求項15】
ハードウェア・バイアスされる前記１組のＭＲＡＭセルが、前記ＭＲＡＭデバイスの使用目的に基づいて決定される、請求項１４に記載の方法。
【請求項16】
前記ＭＲＡＭデバイスの前記使用目的が、人工知能（ＡＩ）モデルのためのメモリとセキュリティ・キーを含むメモリとからなるグループから選択される、請求項１５に記載の方法。
【請求項17】
前記１組のＭＲＡＭセルの前記バイアス状態の決定が、前記１組のＭＲＡＭセルを複数のサブセットにグループ化することを含み、各サブセットが特定のバイアス状態を有するＭＲＡＭセルを含む、請求項１４に記載の方法。
【請求項18】
前記ＭＲＡＭデバイスの製作が、前記ＭＲＡＭデバイス内の各ＭＲＡＭセルの上部コンタクトを形成することと、
前記上部コンタクトの下にハード・マスクを形成することと、
前記ハード・マスクの下にＭＴＪを形成することと、
前記ＭＴＪの下に拡散障壁を形成することと、
前記拡散障壁の下の下部コンタクトを形成することと、
前記下部コンタクトの周囲に磁性ライナーを形成することとを含み、
それぞれのＭＲＡＭセルの前記下部コンタクトと前記磁性ライナーのサイズが前記それぞれのＭＲＡＭセルの前記バイアス状態に基づく、請求項１４に記載の方法。
【請求項19】
前記ＭＲＡＭデバイスの製作が、前記ＭＲＡＭデバイス内の各ＭＲＡＭセルの上部コンタクトを形成することと、
前記上部コンタクトの下にハード・マスクを形成することと、
前記ハード・マスクの下にＭＴＪを形成することと、
前記ＭＴＪの下に拡散障壁を形成することと、
前記拡散障壁の下に下部コンタクトを形成することと、
前記下部コンタクトの周囲に磁性ライナーを形成することとを含み、
それぞれのＭＲＡＭセルの前記ＭＴＪと前記下部コンタクトと前記磁性ライナーのサイズが、前記それぞれのＭＲＡＭセルの前記バイアス状態に基づく、請求項１４に記載の方法。
【請求項20】
前記ＭＲＡＭデバイスの製作が、前記ＭＲＡＭデバイス内の各ＭＲＡＭセルの上部コンタクトを形成することと、
前記上部コンタクトの下にハード・マスクを形成することと、
前記ハード・マスクの下にＭＴＪを形成することと、
前記ＭＴＪの下に拡散障壁を形成することと、
前記拡散障壁の下に少なくとも実質的に強磁性材料からなる下部コンタクトを形成することとを含み、
それぞれのＭＲＡＭセルの前記ＭＴＪと前記下部コンタクトのサイズが、前記それぞれのＭＲＡＭセルの前記バイアス状態に基づく、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電気、電子およびコンピュータの分野に関する。詳細には、本開示は、セルを選択的にバイアスさせるように製作された磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルに関する。
【背景技術】
【0002】
ＭＲＡＭは、コンピュータおよびその他の電子デバイスにおいてデータを記憶するために使用される不揮発性メモリの一種である。電荷または電流を使用して（たとえばキャパシタを使用して）データを記憶する従来のリード・アクセス・メモリ（ＤＲＡＭ）とは異なり、ＭＲＡＭは磁気記憶素子を使用して磁区にデータを記憶する。磁気記憶素子は、各強磁性プレートが磁化を保持することができる、薄い絶縁層によって分離された２つの強磁性プレートから形成される。プレートの磁化は、記憶内容を記憶するための外部磁界の磁化と一致するように変化することができる。
【発明の概要】
【0003】
本開示の実施形態は、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルを含む。ＭＲＡＭセルは、上部コンタクトと、上部コンタクトの下のハード・マスク層と、ハード・マスク層の下の磁気トンネル接合（ＭＴＪ）とを含む。ＭＲＡＭセルは、ＭＴＪの下の拡散障壁と、拡散障壁の下の下部コンタクトと、下部コンタクトの周囲に配置された磁性ライナーとをさらに含む。
【0004】
本開示の実施形態は、下部コンタクトの周囲に磁性ライナーを含むので有利である。磁性ライナーは、結果として得られるＭＲＡＭセルを選択的にバイアスさせるように特定のサイズで形成することができる。たとえば、ＭＲＡＭセルは、磁性ライナーの寸法に応じて、ハイ値またはロー値に、より書き込みやすいようにバイアスさせることができる。これは、メモリに書き込まれる人工知能モデルを事前バイアスさせることができるようにすることによる用途、またはメモリにセキュリティ・キーを記憶する際など、特定の用途において有利である可能性がある。
【0005】
一部の実施形態では、下部コンタクトとライナーのサイズは、ＭＲＡＭセルの所望のバイアス状態に基づく。これは、メモリ・アレイ内の各ＭＲＡＭセルが、メモリ・アレイを含むメモリ・デバイスの使用目的に基づいてハードウェア・バイアスされることを可能にすることができる。
【0006】
本開示のさらなる実施形態には、ＭＲＡＭセルが含まれる。ＭＲＡＭセルは、上部コンタクトと、上部コンタクトの下のハード・マスク層と、ハード・マスク層の下のＭＴＪとを含む。ＭＲＡＭセルは、ＭＴＪの下の拡散障壁と、拡散障壁の下の下部コンタクトとをさらに含む。下部コンタクトは、強磁性材料フィルを含む。
【0007】
本開示の実施形態は、下部コンタクトに磁性フィルを含むので有利である。磁性フィルは、結果として得られるＭＲＡＭセルを選択的にバイアスさせるように特定のサイズで形成可能である。たとえば、ＭＲＡＭセルは、下部コンタクトの寸法に応じて、ハイ値またはロー値に、より書き込みやすいようにバイアスさせることができる。これは、メモリに書き込まれる人工知能モデルを事前バイアスさせることを可能にすることによる用途、またはメモリにセキュリティ・キーを記憶する際など、特定の用途において有利である可能性がある。
【0008】
一部の実施形態では、下部コンタクトとＭＴＪのサイズは、ＭＲＡＭセルの所望のバイアス状態に基づく。これは、メモリ・アレイ内の各ＭＲＡＭセルが、メモリ・アレイを含むメモリ・デバイスの使用目的に基づいてハードウェア・バイアスされることを可能にすることができる。さらに、下部コンタクトだけでなくＭＴＪと下部コンタクトのサイズを制御することにより、より広い範囲の事前バイアスと、より簡略化された製作プロセスとを可能にすることができる。
【0009】
本開示のさらなる実施形態は、個別のＭＲＡＭセルが選択的にバイアスされるＭＲＡＭデバイスを形成する方法、システムおよびコンピュータ・プログラム製品を含む。方法は、ハードウェア・バイアスされるメモリ・アレイ内の１組のＭＲＡＭセルを決定することを含む。方法は、１組のＭＲＡＭセル内の各ＭＲＡＭセルのためにバイアス状態を決定することをさらに含む。方法は、１組のＭＲＡＭセル内の各ＭＲＡＭセルのために、ＭＲＡＭセルのバイアス状態とＭＲＡＭセルの構造のタイプとに基づいて微細寸法（critical dimension）を決定することをさらに含む。方法は、１組のメモリ・セル内の各ＭＲＡＭセルの決定された微細寸法を使用してメモリ・セルを製作することをさらに含む。
【0010】
本開示の実施形態は、個別のＭＲＡＭセルを特定の状態に事前バイアスさせることを可能にするので有利である。たとえば、ＭＲＡＭセルは、製作されるＭＲＡＭセルの微細寸法に応じて、ハイ値またはロー値に、より書き込みやすいようにバイアスさせることができる。これは、メモリに書き込まれる人工知能モデルを事前バイアスさせることを可能にすることによる用途、またはメモリにセキュリティ・キーを記憶する際など、特定の用途において有利な場合がある。
【0011】
一部の実施形態では、ハードウェア・バイアスされる１組のＭＲＡＭセルは、ＭＲＡＭデバイスの使用目的に基づいて決定される。これにより、ＭＲＡＭデバイスをＭＲＡＭデバイスの特定の用途に合わせてより詳細に調整することを可能にすることができる。たとえば、人工知能モデルを事前バイアスさせるために特によく適応するように、人工知能モデルで使用されるＭＲＡＭデバイスを選択的にバイアスさせることができる。
【0012】
上記の概要は、本開示の各例示の実施形態またはすべての実装形態を説明することは意図していない。
【0013】
本開示に含まれる図面は、本明細書に組み込まれ、その一部をなす。図面は、本開示の実施形態を示し、説明とともに、本開示の原理を説明する役割を果たす。図面は典型的な実施形態の例示に過ぎず、本開示を限定しない。
【図面の簡単な説明】
【0014】
【図1】本開示の実施形態による、個別のメモリ・セルが３つのバイアス状態のうちの１つに選択的にバイアスされる例示のメモリ・デバイスを示す図である。
【図2】本開示の実施形態による、個別のメモリ・セルが３つのバイアス状態のうちの１つに選択的にバイアスされる第２の例示のメモリ・デバイスを示す図である。
【図3】本開示の実施形態による、１組のバイアス・ノードを含む例示の深層ニューラル・ネットワークを示す図である。
【図4】本開示の実施形態による、行列乗算により入力ベクトルを出力ベクトルに変換するために使用可能なバイアス重み行列を示す図である。
【図5】本開示の実施形態による、ＭＲＡＭセルを選択的にバイアスさせるための第１の例示のＭＲＡＭセル構造を示す断面図である。
【図6】本開示の実施形態による、ＭＲＡＭセルを選択的にバイアスさせるための第２の例示のＭＲＡＭセル構造を示す断面図である。
【図7】本開示の実施形態による、ＭＲＡＭセルを選択的にバイアスさせるための第３の例示のＭＲＡＭセル構造を示す断面図である。
【図8】本開示の実施形態による、ＭＲＡＭセルのプログラミング電圧に与える第１の例示のＭＲＡＭセル構造の異なる下部コンタクト寸法の効果を示す図である。
【図9】本開示の実施形態による、下部コンタクト上に外側磁性下層（ＥＭＵ）ライナーを有するＭＲＡＭセルの磁力線を示す図である。
【図10】本開示の実施形態による、下部コンタクトのためのＥＭＵフィルを有するＭＲＡＭセルの磁力線を示す図である、
【図11A】本開示の実施形態による、Ｃｏ ＤＡＬの付加が磁気トンネル接合（ＭＴＪ）素子における自由層の実効垂直異方性磁界を変更しないことを示す実験結果のグラフである。
【図11B】本開示の実施形態による、Ｃｏ ＤＡＬの付加がＭＴＪ素子における固定層から自由層への漂遊磁界を低減することを示す実験結果のグラフである。
【図12】本開示の実施形態による、ＭＲＡＭセルのアレイを選択的にバイアスさせる例示の方法を示すフローチャートである。
【図13】本開示の実施形態による、本明細書に記載の方法、手段およびモジュール、ならびに任意の関連する機能のうちの１つまたは複数を実装する際に使用可能な、例示のコンピュータ・システムを示す高レベル・ブロック図である。
【発明を実施するための形態】
【0015】
本明細書に記載の実施形態は、様々な修正形態および代替形態が可能であるが、その明細を図面に例として示しており、詳細に説明する。しかし、記載されている特定の実施形態は限定的な意味に解釈されるべきではないことを理解されたい。逆に、本発明の範囲に含まれるすべての修正形態、均等物および代替形態を対象として含むことを意図している。
【0016】
本開示の態様は、一般には、電気、電子およびコンピュータの分野に関し、詳細には、セルを選択的にバイアスさせるように製作される磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルおよびその製造方法に関する。本開示は、必ずしもそのような用途には限定されないが、本開示の様々な態様は、この文脈を使用した様々な実施例の説明からわかるであろう。
【0017】
本明細書では本開示の様々な実施形態について関連する図面を参照しながら説明する。本開示の範囲から逸脱することなく代替的実施形態を考案することができる。以下の説明および図面では、要素間の様々な接続および位置関係（たとえば、上、下、隣接など）が記載されていることに留意されたい。これらの接続または位置関係あるいはその両方は、特に明記されていない限り、直接的または間接的とすることができ、本開示はこの点に関して限定的であることが意図されていない。したがって、実体の結合は、直接結合または間接結合を指す場合があり、実体間の位置関係は、直接的位置関係または間接的位置関係であり得る。間接的位置関係の一例として、本説明で層「Ｂ」の上に層「Ａ」を形成すると言う場合、層「Ａ」と層「Ｂ」の関連特性および機能が介在層によって実質的に変更されない限り、層「Ａ」と層「Ｂ」との間に１つまたは複数の介在層（たとえば層「Ｃ」）がある状況を含む。
【0018】
特許請求の範囲および本明細書の解釈のために以下の定義および略語を使用するものとする。本明細書で使用する「含んでいる（comprises）」、「含む（comprising）」、「含んでいる（includes）」、「含む（including）」、「有している（has）」、「有する（having）」、「含有している（contains）」、または「含有する（containing）」という用語またはこれらのあらゆるその他の変形は、非排他的包含を含むものと意図されている。たとえば、列挙されている要素を含む組成物、混合物、プロセス、方法、物、または装置は、必ずしもそれらの要素のみには限定されず、明示的に列挙されていないかあるいはそのような組成物、混合物、プロセス、方法、物または装置に固有の他の要素を含み得る。
【0019】
以下の説明において、「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「最上部」、「最下部」という用語およびこれらの派生語は、記載されている構造および方法に対して、図面における向きの通りの関係にあるものする。「重なっている」、「～上に（atop）」、「～の上に（on top）」、「～の上に位置する」または「～上に位置する」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、その際、第１の要素と第２の要素との間に境界面構造などの介在要素が存在し得る。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、それら２つの要素の境界面にいかなる中間の導電層、絶縁層または半導体層もなしに接続されることを意味する。たとえば「第２の要素に対して選択的な第１の要素」などの、「～に対して選択的な」という用語は、第１の要素がエッチング可能であり、第２の要素がエッチ・ストップとして機能することができることを意味することに留意されたい。
【0020】
簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）製造に関連する従来の技術については、本明細書で詳細に記載する場合もしない場合もある。また、本明細書に記載の様々な作業およびプロセス工程は、本明細書で詳細に記載していない追加の工程または機能を有する、より包括的な手順またはプロセスに組み込み可能である。具体的には、半導体デバイスおよび半導体ベースのＩＣの製造における様々な工程がよく知られており、したがって、簡潔にするために、本明細書では、多くの従来の工程については、周知のプロセスの詳細を示さずに簡単に言及するにとどめるかまたは完全に省略する。
【0021】
一般に、ＩＣにパッケージ化されるマイクロチップを形成するために使用される様々なプロセスは、４つの大まかなカテゴリ、すなわち、膜堆積と、除去／エッチングと、半導体ドーピングと、パターン形成／リソグラフィとに分類される。
【0022】
成膜は、ウエハ上に材料を成長、コーティング、またはその他の方法で移す任意のプロセスである。利用可能な技術としては、物理気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）、電解メッキ（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、および、より最近では、とりわけ原子層堆積（ＡＬＤ）がある。もう一つの成膜技術は、他の技術であれば従来のＣＶＤに付随するより高温を要することになる、ウエハ表面における反応を誘起するためにプラズマ内のエネルギーを使用するプロセスである、プラズマＣＶＤ（ＰＥＣＶＤ）である。ＰＥＣＶＤ成膜時のエネルギー・イオン衝撃は、膜の電気特性および力学特性も向上させることができる。
【0023】
除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（ウェットまたはドライ）、化学機械平坦化（ＣＭＰ）などがある。除去プロセスの一例はイオン・ビーム・エッチング（ＩＢＥ）である。一般に、ＩＢＥ（またはミリング）とは、物理不活性ガス手段または化学反応ガス手段あるいはその両方により基板材料を除去するために遠隔の広いビーム・イオン／プラズマ源を利用するドライ・プラズマ・エッチング方法を指す。他のドライ・プラズマ・エッチング技術と同様、ＩＢＥは、エッチ速度、異方性、選択性、均一性、アスペクト比、および基板損傷の抑制などの利点を有する。ドライ除去プロセスのもう一つの例は、反応性イオン・エッチング（ＲＩＥ）である。一般に、ＲＩＥは化学反応性プラズマを使用してウエハ上に堆積された材料を除去する。ＲＩＥでは、プラズマが電磁界によって低圧（真空）下で生成される。ＲＩＥプラズマからの高エネルギー・イオンがウエハ表面に衝撃を与え、ウエハ表面と反応して材料を除去する。
【0024】
半導体ドーピングは、たとえば、一般には、拡散またはイオン注入あるいはその両方によってトランジスタのソースおよびドレインをドープすることによる電気特性の改変である。これらのドーピング・プロセスの後に、炉アニールまたは高速熱アニール（「ＲＴＡ」）が行われる。アニールは、注入されたドーパントを活性化する役割を果たす。導体（たとえばポリシリコン、アルミニウム、銅など）と絶縁体（たとえば様々な形態の二酸化シリコン、シリコン窒化物など）の両方の膜を使用して、トランジスタとその構成要素を接続および分離する。半導体基板の様々な領域の選択的ドーピングによって、電圧の印加により基板の導電率を変化させることができる。これらの様々な構成要素からなる構造を形成することによって、数百万個のトランジスタを作製し、互いに配線して最新のマイクロエレクトロニクス・デバイスの複雑な回路を形成する。
【0025】
半導体リソグラフィは、後でパターンを基板に転写するための、半導体基板上での３次元レリーフ・イメージまたはパターンの形成である。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによってパターンが形成される。トランジスタを構成する複雑な構造と、回路の数百万個のトランジスタを接続する多くの配線とを作製するために、リソグラフィ工程とエッチ・パターン転写工程とが複数回繰り返される。ウエハ上にプリントされる各パターンは、その前に形成されたパターンと位置合わせされ、導体、絶縁体および選択的ドープ領域が徐々に構築されて最終的なデバイスを形成する。
【0026】
次に、本開示の態様に、より具体的に関連する技術の概説に移ると、一般に、ＭＲＡＭセルとは、磁気記憶素子を使用して１ビットの情報を記憶することができるあらゆる材料または材料の組合せを指す。メモリ・セルには、抵抗変化型ランダム・アクセス・メモリ（ＲｅＲＡＭまたはＲＲＡＭ）セルまたはメモリスタあるいはその両方に値が記憶される方式と同様にして、バイナリ（「１」または「０」）またはアナログ（たとえば０．６５）とすることができるＭＲＡＭセル値がセルの電気抵抗の関数として記憶される。言い換えると、ＭＲＡＭセル内のプレートの磁化の相対的方向が、ＭＲＡＭセルの電気抵抗に作用する。この電気抵抗は、ＭＲＡＭセルに電流を通すことによって測定することができ、測定された電気抵抗は値に変換することができる。
【0027】
磁気トンネル接合（ＭＴＪ）デバイスでは、電流誘起磁化がＭＲＡＭセル／デバイスの主要関心現象である。本発明者らは、特定の用途にとって個別のメモリ・セルをバイアスさせることが有利であるということを認識し、電流（または書き込み電圧）差によってＳＴＴ－ＭＲＡＭ内のＭＴＪセルのスイッチングに変動性をもたせる必要があると判断した。たとえば、本発明者らは、ＳＴＴ－ＭＲＡＭアレイにおいて、ＭＴＪサイズ、およびセルの物理的な場所に由来する非対称性など、アレイの縁におけるいくつかの意図しない変化があることを認識した。これらの結果、対応するアレイは、アレイ内の場所に基づいてセルのうちの一部のセルが他のセルとは挙動が異なるために、まったく理想的ではなくなる。さらに、本発明者らの認識によると、ＭＲＡＭセルを意図的にバイアスさせることは、ＡＩ用途またはセキュリティ目的のためのビルディング・ブロックとして使用可能である。
【0028】
本開示の実施形態は、現在のＭＲＡＭ技術の上記およびその他の課題に対処することができる。本開示の実施形態は、メモリ・アレイにおける個別のメモリ・セルを意図的にハードウェア・バイアスさせる方法および構造を含む。ＭＲＡＭセルをバイアスさせることで、ＭＲＡＭセルを特定の状態（たとえば、０ビット値または１ビット値に関連付けられた状態）にプログラムする容易さを変える。一部の実施形態では、特定のメモリ状態のみを有することができるように（たとえば常に０または常に１であるように）ＭＲＡＭセルのうちの１つまたは複数のＭＲＡＭセルをバイアスさせることができる。
【0029】
メモリ・アレイに人工知能（ＡＩ）モデルが組み込まれる用途において、ＡＩモデルの選択部分の値（たとえば深層ニューラル・ネットワーク（ＤＮＮ）モデルにおける特定の重み）を含む特定のメモリ・セルが特定の状態をとりやすいように事前バイアスされるように、選択メモリ・セルのハードウェア・バイアスを使用することができる。これは、トレーニングおよびコンピュータ学習が行われる前に、ＡＩモデルを事前バイアスさせるために行うことができる。本開示の実施形態を使用可能な他の実装形態の例には、セキュリティ・アプリケーションまたはシステム・コントローラ・アプリケーションあるいはその両方などのためにセキュリティ・キーが個別アレイにプログラムされる場合、および、製造プロセスに関するメモリ・アレイの知られている問題を解消するために（たとえば、ダミー・ビットの数を減らし、メモリ・デバイスの密度を向上させるために）特定のＭＲＡＭセルを意図的にバイアスさせる場合が含まれる。
【0030】
本開示の実施形態は、メモリ・アレイのＭＲＡＭセルを意図的に事前バイアスさせる方法を含む。方法は、メモリ・アレイ内のどのＭＲＡＭセルをバイアスさせるべきかを決定することを含む。メモリ・アレイは、メモリ・アレイが使用されることになる特定の実装形態（たとえばＡＩモデルまたはセキュリティ・キー）に従ってバイアスさせることができる。方法は、メモリ・アレイ内のＭＲＡＭセルのそれぞれのためのバイアス状態を決定することも含むことができる。ＭＲＡＭセルのバイアス状態は、そのＭＲＡＭセルのハード・バイアスの種類またはレベルとすることができる。一部の実施形態では、２つの異なるバイアス状態があってもよく、他の実施形態では３つ以上の異なるバイアス状態があってもよい。
【0031】
バイアスさせるＭＲＡＭセルおよびＭＲＡＭセルに適用されるバイアス状態は、メモリ・アレイの特定の用途／実装形態に依存し得る。たとえば、ある実施形態では、ＭＲＡＭセルは、ＭＲＡＭアレイの（特にアレイの縁に沿った）設計上の問題を低減するためにバイアスされてもよく、他の実施形態では、メモリ・アレイにＡＩモデルまたはセキュリティ・キーを事前バイアスさせるために、個別セルをバイアスさせてもよい。バイアスさせるＭＲＡＭセルの数、どのＭＲＡＭセルをバイアスさせるか、および、どのバイアス状態（およびどれだけの数のバイアス状態）を使用するかはすべて、特定の実装形態に依存し得る。たとえば、各ＡＩモデルのために異なるＭＲＡＭセルがハードウェア・バイアスされるように、異なるＡＩモデルが異なる事前バイアス状態を有し得る。
【0032】
バイアスさせるＭＲＡＭセルが決定し、そのような各ＭＲＡＭセルのバイアス状態が決定した後、方法はＭＲＡＭアレイを製作することを含むことができる。ＭＲＡＭアレイの製作は、特定のハードウェア・バイアスを有するＭＲＡＭセル構造を作製するために、知られているかまたは従来の製作プロセスまたは操作を利用することができる。バイアス状態は、下にある下部コンタクトまたは相互接続における磁性材料の量によって決定可能である。言い換えると、（固定した磁性ライナー厚さを想定して）下部コンタクトの事前プログラムされたリソグラフの下の磁性材料の相対量が、ＭＲＡＭセルがどのようにバイアスされるかを決定する。実施形態は、事前プログラムし、ＭＲＡＭアレイにおいてそれ自体によって使用される下部電極磁性材料の量に基づいて、ＭＲＡＭ回路またはアレイをバイアスさせることを含む。一部の実施形態は、ａ）磁性ライナー・サイズとともにＭＴＪの下のマイクロスタッド・サイズを変更するか、ｂ）同じマイクロスタッド・サイズでＣｏライナー厚さを厚くするか、または、ｃ）ＭＴＪセルのサイズを変更するか、あるいはこれらの組合せのうちの１つまたは複数を行うことによって、個別のＭＲＡＭセルのバイアスを変更する。本明細書では、ＭＲＡＭセルを選択的にバイアスさせるいくつかの例示のＭＲＡＭセル構造を開示する。
【0033】
本開示の一部の実施形態は、磁気トンネル接合（ＭＴＪ）を含むＭＲＡＭセルの下部コンタクトに付加されたライナーを利用する。ライナーは、コバルト、鉄、ニッケル、磁性金属合金（たとえばニッケル合金）、またはネオジム合金（たとえばＮｄＦｅＢ）およびサマリウムコバルト合金などの希土類合金、あるいはこれらの組合せなどの磁性材料からなる。これらの実施形態は、（たとえば図５に示すように）下部コンタクトと磁性ライナーのサイズを変更することによって、または下部コンタクトのサイズを変更せずに磁性ライナーのサイズを変更することによって、または（たとえば図６に示すように）ＭＴＪスタック全体と下部コンタクトの寸法を変更することによって、あるいはこれらの組合せによって、ＭＲＡＭセルのバイアス状態を制御（たとえば調整）するために使用することができる。
【0034】
本開示の一部の実施形態は、ＭＲＡＭセルの典型的な下部コンタクトを磁性材料に置き換えるか、または実質的に置き換える。たとえば、一部の実施形態では、下部コンタクト全体が磁性材料からなってもよく、一方、他の実施形態では、下部コンタクトのバルクが磁性材料から（たとえば、導電性を増すためのＣｕライナーを備えて）なってもよい。これらの実施形態は、下部磁性コンタクトのサイズを変化させることによってＭＲＡＭセルのバイアス状態を制御するために使用することができる。３つの異なるバイアス状態を有するＭＲＡＭセルを含む、この実施形態の一例を図７に示す。一部の実施形態では、メモリ・アレイ内のＭＲＡＭセルをバイアスさせる上記の３つの方式のうちの２つ以上がすべて同じアレイに含まれる。たとえば、アレイ内の一部のＭＲＡＭセルがライナーを利用してもよく、メモリ・アレイ内の他のＭＲＡＭセルが磁性下部コンタクト（たとえば磁性フィル）を利用してもよい。
【0035】
上記の利点は、利点の例であり、限定するものとみなされるべきではないことを理解されたい。本開示の実施形態は、本開示の思想および範囲から逸脱することなく上記の利点のすべてまたは一部を含んでもよく、あるいはいずれも含まなくてもよい。
【0036】
次に図を参照すると、図１は本開示の実施形態による、個別のメモリ・セルが３つのバイアス状態のうちの１つに選択的にバイアスされている、例示のメモリ・デバイス１００を示す。メモリ・デバイス１００は、メモリ・アレイ１０２と周辺回路１０４および１０６とを含む。メモリ・アレイ１０２は、それぞれがデータの個別ビットを記憶する複数のＭＲＡＭセルを含み、周辺回路１０４、１０６は、メモリ・アレイ１０２からのデータの読み出しとメモリ・アレイ１０２へのデータの書き込みのための様々な集積回路を含む。ＭＲＡＭアレイ１０２は、複数のハードウェア・バイアスされたＭＲＡＭセルを含むことができ、図１に示すバイアスされたセルの配置は、メモリ・アレイ１０２の縁に沿った一部のＭＲＡＭセルが、メモリ・アレイ１０２の中央のＭＲＡＭセルとは異なるようにバイアスさせるＭＲＡＭ製作によって生じる問題を相殺するのに特に有用となり得る。
【0037】
図１に示すように、メモリ・アレイ１０２内の各ＭＲＡＭセルは、３つの異なるバイアス状態のうちの１つの状態である。ＭＲＡＭアレイ１０２の中央のＭＲＡＭセル１０８Ａは、第１のバイアス状態にハードウェア・バイアスされている。同様に、メモリ・アレイ１０２の縁に沿ったＭＲＡＭセル１０８Ｂは第２のバイアス状態にハードウェア・バイアスされ、一方、縁部ＭＲＡＭセル１０８Ｂと内部ＭＲＡＭセル１０８Ａとの間のＭＲＡＭセル１０８Ｃは第３のバイアス状態にハードウェア・バイアスされている。各バイアス状態は、ＭＲＡＭセルが特定の値に書き込まれる容易さを決定することができる。たとえば、第１のバイアス状態を有するＭＲＡＭセル１０８Ａは、セルを１に書き込むのがセルを０に書き込むのと等しく容易であるように有効にバイアス解除されてもよい。一方、第２のバイアス状態を有するＭＲＡＭセル１０８Ｂは、０よりも１に書き込みやすくてもよく、第３のバイアス状態を有するＭＲＡＭセル１０８Ｃは、１よりも０に書き込みやすくてもよい。
【0038】
次に図２を参照すると、本開示の実施形態による、個別のメモリ・セルが３つのバイアス状態のうちの１つに選択的にバイアスされている第２の例示のメモリ・デバイス２００が示されている。メモリ・デバイス２００は、メモリ・アレイ２０２と周辺回路２０４および２０６とを含む。メモリ・アレイ２０２はそれぞれがデータの個別ビットを記憶する、複数のＭＲＡＭセルを含み、周辺回路２０４、２０６はメモリ・アレイ２０２からのデータの読み出しとメモリ・アレイ２０２へのデータの書き込みのための様々な集積回路を含む。ＭＲＡＭアレイ２０２は複数のハードウェア・バイアスされたＭＲＡＭセルを含むことができる。
【0039】
図１に示すメモリ・アレイ１０２と同様に、メモリ・アレイ２０２内の各ＭＲＡＭセルは、３つの異なるバイアス状態のうちの１つの状態である。さらに、各バイアス状態は、ＭＲＡＭセルが特定の値に書き込み可能な容易さを決定することができる。たとえば、第１のバイアス状態を有するＭＲＡＭセル２０８Ａは、セルを１に書き込むのがセルを０に書き込むのと等しく容易であるように有効にバイアス解除されてもよい。一方、第２のバイアス状態を有するＭＲＡＭセル２０８Ｂは、０よりも１に書き込みやすくてもよく、第３のバイアス状態を有するＭＲＡＭセル２０８Ｃは、１よりも０に書き込みやすくてもよい。
【0040】
しかし、メモリ・アレイ１０２とは異なり、同じバイアス状態を有するメモリ・アレイ２０２内のＭＲＡＭセルがまとめてグループ化されない。その代わりに、各バイアス状態１０８Ａ～１０８Ｃがアレイ全体に、より分散されている。これは、図２に示すバイアスされたセルの配置が、メモリ・アレイ２０２にＡＩモデルを事前バイアスさせるかまたはセキュリティ・キーを組み込むように、ＭＲＡＭセルをハードウェア・バイアスさせる例に対応するからである。したがって、各ＭＲＡＭセルのバイアス状態は、メモリ・アレイ１０２の場合のようにメモリ・アレイ２０２内のその場所には対応せず、代わりに各ＭＲＡＭセルのバイアス状態は、そのＭＲＡＭセルにどのような情報が記憶されることになるか（たとえば、ＡＩモデルのどのノードまたはセキュリティ・キーのどの部分がそのＭＲＡＭセルに記憶されるか）に基づく。
【0041】
次に図３を参照すると、本開示の実施形態による、１組のバイアス・ノードを含む例示の深層ニューラル・ネットワーク（ＤＮＮ）３００を示す図が示されている。ＤＮＮ３００は複数のノード３１０を含む。ノード３１０は、入力層と、３つの隠れ層３０４、３０６と、出力層３０８とにグループ化されている。隠れ層３０４のうちの１つは、バイアス・ノードを含み、ノード３１０の３つのバイアス状態のそれぞれにノード３１０上の異なるパターンが関連付けられている。隠れ層３０４内のバイアス・ノードは、バイアス・ノードの値（たとえば重み）を保持するＭＲＡＭセルを物理的にバイアスさせることによってハードウェア・バイアスさせることができる。バイアスされた隠れ層３０４のノードをバイアスさせることによって、図４の図４００に示すように重み行列４０２をバイアスさせることができる。たとえば、バイアスされた重み行列４０２内の第１のセル４０８は値０にバイアスさせることができ、重み行列４０２内の第２のセル４１０は低く（たとえば１として示されている）バイアスさせることができ、重み行列４０２内の第３のセル４１２は高く（たとえば９として示されている）バイアスさせることができる。したがって、図４に示すように、行列乗算による入力ベクトル４０４の出力ベクトル４０６への変換をハードウェア・バイアスさせることができる。
【0042】
次に図５を参照すると、本開示の実施形態による、ＭＲＡＭセルを選択的にバイアスさせるための第１の例示のＭＲＡＭセル構造を示す断面図が示されている。具体的には、図５は、ＭＲＡＭセル５００のそれぞれが異なるバイアス状態を有する、同じ基本構造の３つの異なるＭＲＡＭセル５００を示している。図５に示す実施形態は、マイクロスタッドにおける異なるサイズを有する、ＭＴＪの下の外側磁性下層（ＥＭＵ）ライナーを備えた構造を含む。下部コンタクト・ライナーは、強磁性ライナーからなり、ＭＴＪに異なる磁界、したがって異なる書き込み／読み出し電圧をかける。
【0043】
各ＭＲＡＭセル５００は、上部コンタクト５０２と、ハード・マスク５０４と、ＭＴＪ５０６と、障壁５０８（拡散障壁とも呼ばれる）と、下部コンタクト５１０と、磁性ライナー５１２とを含む。一般に、ＭＴＪ５０６は、トンネル障壁とも呼ばれる絶縁体で分離された２つの強磁性体を含む。これらのコンポーネントのそれぞれは実際には材料の１つまたは複数の個別層からなることができ、他の材料層がＭＴＪ５０６の中、直上、または直下にあってもよい。
【0044】
たとえば、ＭＴＪ５０６は、自由層と、自由層の下のトンネル障壁と、トンネル障壁の下の参照層とを含むことができる。自由層と参照層は、強磁性材料からなってもよく、トンネル障壁は絶縁材料であってもよい。たとえば、一部の実施形態では、トンネル障壁はエピタキシャル（結晶）ＭｇＯの１つまたは複数の層を含んでもよい。他の実施異形態では、他の適切な材料（たとえばアモルファス酸化アルミニウム）がトンネル障壁として使用されてもよい。自由層は、ＭＲＡＭセルの上部コンタクトに接続してもよく、参照層は下部コンタクトに接続してもよい。一部の実施形態では、重金属層（たとえばＰｔ、Ｔａ）が自由層または参照層あるいはその両方をコンタクトから分離してもよい。ＭＴＪ５０６は、ＭＴＪをコンタクト以外のコンポーネントから分離する誘電材料をさらに含み得る。たとえば、ＭＴＪ５０６を封止するために低誘電率材料を使用した誘電封止がＭＴＪ５０６の外縁に形成されてもよい。
【0045】
一部の実施形態では、ハード・マスク５０４は、これには限らないが低速ＩＢＥエッチング導体であってもよい。たとえば、ハード・マスク５０４はＴａ、ＴａＮ、ＲｕまたはＷあるいはこれらの組合せのうちの１つまたは複数の層を含んでもよい。
【0046】
ＭＲＡＭセル５００は、下部コンタクト５１０と磁性ライナー５１２の微細寸法（たとえばサイズまたは面積）を変更することによってハードウェア・バイアスさせることができる。たとえば、第１のＭＲＡＭセル５００Ａがその相対的に大きい下部コンタクト５１０と磁性ライナー５１２とに基づく第１のバイアス状態を有してもよい。以下で図８を参照しながら詳述するように、第１のＭＲＡＭセル５００Ａを、ハイ状態（たとえば１）に相対的に書き込みやすいようにバイアスさせることができる。一方、最小の下部コンタクト５１０と磁性ライナー５１２とを有する第３のＭＲＡＭセル５００Ｃは、ロー状態（たとえば０）に最も書き込みやすいＭＲＡＭセル５００であってもよく、第１のＭＲＡＭセル５００Ａと第３のＭＲＡＭセル５００Ｃとの中間の微細寸法を有する第２のＭＲＡＭセル５００Ｂは、他の２つの中間とすることができる。言い換えると、第２のＭＲＡＭセル５００Ｂは、第１のＭＲＡＭセル５００Ａをローに、より書き込みやすいが、ハイにはより書き込みにくく、ＭＲＡＭセル５００Ｃをハイに、より書き込みやすいが、ローにはより書き込みにくくすることができる。
【0047】
次に図６を参照すると、本開示の実施形態による、ＭＲＡＭセル６００を選択的にバイアスさせるための第２の例示のＭＲＡＭセル構造を示す断面図が示されている。具体的には、図６は、ＭＲＡＭセル６００のそれぞれが異なるバイアス状態を有する、同じ基本構造の３つの異なるＭＲＡＭセル６００を示している。図６に示す実施形態は、ＭＴＪの異なる微細寸法と組み合わせられたＭＴＪの下の外側磁性下層（ＥＭＵ）を有する構造を含む。下部コンタクト・ライナーは、強磁性ライナーからなり、ＭＴＪ微細寸法の相違は、ＥＭＵの異なるサイズとともに、各セルの書き込み／読み出しのための異なる電流または電圧を必要とする。
【0048】
ＭＲＡＭセル６００は、図５に関して説明したＭＲＡＭセル５００と実質的に類似し得る。具体的には、各ＭＲＡＭセル６００は、上部コンタクト６０２と、ハード・マスク６０４と、ＭＴＪ６０６と、拡散障壁６０８と、下部コンタクト６１０と、磁性ライナー６１２とを含む。これらのコンポーネントのそれぞれは、図５の対応するコンポーネントと実質的に類似しているかまたは同じであってもよい。たとえば、一部の実施形態では、ＭＴＪ６０６は、上述のＭＴＪ５０６と同じサブコンポーネントおよびサブコンポーネントの構成を含む。
【0049】
しかし、ＭＲＡＭセル５００と顕著に異なるのは、ＭＲＡＭセル６００が上部コンタクト以外のスタック全体の微細寸法（たとえばサイズまたは面積）を変更することによってハードウェア・バイアスさせることができる点である。言い換えると、ＭＲＡＭセル６００は、本明細書ではまとめてＭＲＡＭスタックと呼ぶ、ハード・マスク６０４、ＭＴＪ６０６、拡散障壁６０８、下部コンタクト６１０、および磁性ライナー６１２のサイズを変更することによってバイアスさせることができる。たとえば、第１のＭＲＡＭセル６００Ａは、その相対的に大きいＭＲＡＭスタックに基づく第１のバイアス状態を有することができる。したがって、第１のＭＲＡＭセル６００Ａは、ハイ状態（たとえば１）に相対的に書き込みやすいようにバイアスさせることができる。一方、最小のＭＲＡＭスタックを有する第３のＭＲＡＭセル６００Ｃは、ロー状態（たとえば０）に最も書き込みやすいＭＲＡＭセル６００とすることができ、第１のＭＲＡＭセル６００Ａと第３のＭＲＡＭセル６００Ｃとの中間の微細寸法を有する第２のＭＲＡＭセル６００Ｂは、他の２つの中間とすることができる。言い換えると、第２のＭＲＡＭセル６００Ｂは、第１のＭＲＡＭセル６００Ａをローに、より書き込みやすいがハイには書き込みにくく、第３のＭＲＡＭセル６００Ｃをハイに、より書き込みやすいが、ローには書き込みにくくすることができる。
【0050】
次に図７を参照すると、本開示の実施形態による、ＭＲＡＭセルを選択的にバイアスさせるための第３の例示のＭＲＡＭセル構造を示す断面図が示されている。具体的には、図７は、ＭＲＡＭセル７００のそれぞれが異なるバイアス状態を有する、同じ基本構造の３つの異なるＭＲＡＭセル７００を示す。図７に示す実施形態は、ＭＴＪの下に磁性フィルを備えたＥＭＵを有する構造を含む。下部コンタクト金属フィルは、強磁性材料からなり、ＭＴＪに磁界を与える。磁性フィルのサイズを変化させることによって、各ＭＴＪに与えられる磁気バイアスも変化し、それによって各セルを異なるようにバイアスさせる。これにより、各ＭＲＡＭセルは、ＭＲＡＭセルをプログラムするための異なる書き込み／読み出し電圧を有する。
【0051】
ＭＲＡＭセル７００は、図５に関連して説明したＭＲＡＭセル５００と実質的に類似し得る。具体的には、各ＭＲＡＭセル７００は、上部コンタクト７０２と、ハード・マスク７０４と、ＭＴＪ７０６と、拡散障壁７０８と、下部コンタクト７１０とを含む。これらのコンポーネントのそれぞれは、図５の対応するコンポーネントと実質的に類似しているかまたは同じであってもよい。たとえば、一部の実施形態では、ＭＴＪ７０６は、上述のＭＴＪ５０６と同じサブコンポーネントおよびサブコンポーネントの構成を含む。
【0052】
しかし、ＭＲＡＭセル５００と顕著に異なるのは、ＭＲＡＭセル７００が明確な磁性ライナーを持たなくてもよいことである。代わりに、下部コンタクト７１０全体が強磁性材料からなってもよい。一部の実施形態では、下部コンタクト７１０に使用される強磁性材料は、何らかの（たとえば導電性のための）他の金属も含有してもよい下部コンタクト７１０のバルクを形成することができる。
【0053】
ＭＲＡＭセル７００は、下部コンタクト７１０の微細寸法（たとえばサイズまたは面積）を変更することによってハードウェア・バイアスさせることができる。たとえば、第１のＭＲＡＭセル７００Ａはその相対的に大きい下部コンタクト７１０に基づく第１のバイアス状態を有することができる。したがって、第１のＭＲＡＭセル７００Ａは、ハイ状態（たとえば１）に相対的に書き込みやすいようにバイアスさせることができる。一方、最小の下部コンタクト７１０を有する第３のＭＲＡＭセル７００Ｃは、ロー状態（たとえば０）に最も書き込みやすいＭＲＡＭセル７００とすることができ、第１のＭＲＡＭセル７００Ａと第３のＭＲＡＭセル７００Ｃとの中間の微細寸法を有する第２のＭＲＡＭセル７００Ｂは、他の２つの中間とすることができる。言い換えると、第２のＭＲＡＭセル７００Ｂは、第１のＭＲＡＭセル７００Ａをローに、より書き込みやすいが、ハイにはより書き込みにくく、ＭＲＡＭセル７００Ｃをハイに、より書き込みやすいが、ローにはより書き込みにくくすることができる。
【0054】
次に図８を参照すると、本開示の実施形態による、ＭＲＡＭセル８００のプログラミング電圧に与える第１の例示のＭＲＡＭセル構造の異なる下部コンタクト寸法の効果を示す図が示されている。ＭＲＡＭセル８００は、図５に示すＭＲＡＭセル５００と実質的に類似しているかまたは同じとすることができる。具体的には、各ＭＲＡＭセル８００は、上部コンタクト８０２と、ハード・マスク８０４と、ＭＴＪ８０６と、拡散障壁８０８と、下部コンタクト８１０と、磁性ライナー８１２とを含む。これらのコンポーネントのそれぞれは、図５の対応するコンポーネントと実質的に類似しているかまたは同じとすることができる。たとえば、一部の実施形態では、ＭＴＪ８０６は上述のＭＴＪ５０６と同じサブコンポーネントおよびその構成を含む。
【0055】
各ＭＲＡＭセル８００は、ＭＲＡＭセル８００をハイ状態またはロー状態に書き込むのがどれだけ容易であるかを示す、対応するグラフを有する。たとえば、第１のグラフ８５０Ａは、第１のＭＲＡＭセル８００Ａをハイおよびローに書き込むのに要する電圧を示し、第２のグラフ８５０Ｂは、第２のＭＲＡＭセル８００Ｂをハイおよびローに書き込むのに要する電圧を示し、第３のグラフ８５０Ｃは、第３のＭＲＡＭセル８００Ｃをハイおよびローに書き込むのに要する電圧を示す。
【0056】
第１のグラフ８５０に示すように、第１のＭＲＡＭセル８００Ａの、第２のＲＡＭセル８００Ｂに対して相対的に大きい磁性ライナー８１２は、電圧曲線を左にシフトさせる。この結果、第１のＭＲＡＭセル８００Ａをハイ状態に、より容易に書き込みやすくする。同様に、第３のＭＲＡＭセル８００Ｃの、第２のＭＲＡＭセル８００Ｂに対して相対的に小さい磁性ライナー８１２は、第３のグラフ８５０Ｃの電圧曲線を右にシフトさせ、その結果、ロー状態の方にバイアスされたＭＲＡＭセル８００Ｃとなる。これらの変化は、磁性ライナー８１２によってＭＴＪにバイアス磁界が加えられた結果である。したがって、下部コンタクト８１０を対応して変化させるかまたは変化させずに、磁性ライナー８１２のサイズの調整を、ＭＲＡＭセル８００の電圧バイアスを調整するために使用することができる。
【0057】
次に図９を参照すると、本開示の実施形態による、下部コンタクト９１０上に外側磁性下層（ＥＭＵ）ライナー９１２を有するＭＲＡＭセル９００の磁力線９２５が示されている。ＭＲＡＭセル９００は、図５に示すＭＲＡＭセル５００と実質的に類似しているかまたは同じとすることができる。具体的には、ＭＲＡＭセル９００は、上部コンタクト９０２と、ハード・マスク９０４と、ＭＴＪ９０６と、障壁９０８（拡散障壁とも呼ばれる）と、下部コンタクト９１０と、磁性ライナー９１２とを含む。これらのコンポーネントのそれぞれは、図５の対応するコンポーネントと実質的に類似しているか同じとすることができる。たとえば、一部の実施形態では、ＭＴＪ９０６は、上述のＭＴＪ５０６と同じサブコンポーネントおよびその構成を含む。
【0058】
スタックにおける磁性層は、磁界グラフ９２０、９５０に示すように層間の磁気双極子相互作用による影響を受ける。具体的には、自由層または参照層あるいはその両方の磁界が、外側磁性下層による影響を受ける。
【0059】
第１の磁界グラフ９２０は、磁極がライナー９１２の内側（たとえば陰極）と外側（たとえば陽極）にあるように磁性ライナー９１２が磁化されたときの磁力線９２５を示す。図９に示すように、この場合の磁界９２５は、磁性ライナー９１２の突起部から出てＭＴＪ９０６を通って進み、磁性ライナー９１２の同じ突起部に戻る。磁界整列方向は上方に（すなわちＭＴＪ９０６に向かって）進み、ＥＭＵの正味の磁界の影響９３０は、整列方向とは逆（すなわちＭＴＪ９０６から離れる下向き）である。双極子の磁界強度（Ｈｄｉｐｏｌｅ）は、約１０エルステッド（Ｏｅ）～１０００Ｏｅである。したがって、拡散障壁９０８の厚さｄ１は、約１０ｎｍ未満である必要がある。
【0060】
それに対して、第２の磁界グラフ９５０は、磁性ライナー９１２が、磁極が磁性ライナー９１２の左側と右側とにあるように磁化される場合の磁力線９２５を示している。言い換えると、ライナー９１２の各垂直突起部は異なる極であり、左の突起部が陽極で、右の突起部が陰極である。図９に示すように、この極配置の効果は、磁力線９２５が一方の極（すなわち左の陽極）から出て他方の極（すなわち右の陰極）に進むことである。その結果、ＥＭＵの正味の磁界の影響９３０は、磁界整列方向に対して垂直である（たとえばこの場合、正味の磁界の影響９３０は、右側である）。この場合も、双極子の磁界強度（Ｈｄｉｐｏｌｅ）が約１０エルステッド（Ｏｅ）～１０００Ｏｅであると想定すると、拡散障壁９０８の厚さｄ２はライナー９１２の厚さの約５倍未満である必要がある。
【0061】
次に図１０を参照すると、本開示の実施形態による、下部コンタクト１０１２のためのＥＭＵフィルを有するＭＲＡＭセル１０００の磁力線１０２５が示されている。ＭＲＡＭセル１０００は、図７に示すＭＲＡＭセル７００に実質的に類似しているかまたは同じとすることができる。具体的には、ＭＲＡＭセル１０００は、上部コンタクト１００２と、ハード・マスク１００４と、ＭＴＪ１００６と、拡散障壁１００８と、下部コンタクト１０１０とを含む。これらのコンポーネントのそれぞれは、図７の対応するコンポーネントと実質的に類似しているかまたは同じとすることができる。たとえば、一部の実施形態では、ＭＴＪ１００６は上述のＭＴＪ７０６のものと同じサブコンポーネントおよびサブコンポーネントの構成を含む。
【0062】
スタック内の磁性層は、磁界グラフ１０２０、１０５０に示すように層間の磁気双極子相互作用による影響を受ける。具体的には、自由層または参照層あるいはその両方の磁界が、外側磁性下層（たとえば、磁性フィルを有する下部コンタクト）による影響を受ける。
【0063】
第１の磁界グラフ１０２０は、磁極が下部コンタクト１０１０の下部（たとえば陰極）と上部（たとえば陽極）にあるように磁性下部コンタクト１０１０が磁化される場合の磁力線１０２５を示している。図１０に示すように、この場合、磁力線１０２５は、下部コンタクト１０１０の上部から出てＭＴＪ１００６を通って進み、下部コンタクト１０１０の下部に戻る。磁界整列方向は上方に（すなわちＭＴＪ１００６に向かって）進み、ＥＭＵの正味の磁界の影響９３０も整列方向と同じ方向（すなわち、上方にＭＴＪ１００６に向かう方向）である。双極子の磁界強度（Ｈｄｉｐｏｌｅ）は約１０エルステッド（Ｏｅ）～１０００Ｏｅである。したがって、拡散障壁１００８の厚さｄ３は、下部コンタクトの磁性フィルの厚さの約５倍未満である必要がある。
【0064】
それに対して、第２の磁界グラフ１０５０は、磁極が下部コンタクトの左側と右側にあるように磁性下部コンタクト１０１０が磁化される場合の磁力線１０２５を示している。言い換えると、下部コンタクト１０１０の各水平側が異なる極であり、左側が陽極で右側が陰極である。図１０に示すように、この双極子配置の効果は、磁力線１０２５が一方の極（すなわち左の陽極側）から他方の極（すなわち右の陰極側）に進むことである。この結果、ＥＭＵの正味の磁界の影響１０３０は磁界整列方向に対して垂直になる（たとえば、この場合、正味の磁界の影響１０３０は右である）。この場合も、双極子の磁界強度（Ｈｄｉｐｏｌｅ）が約１０エルステッド（Ｏｅ）～１００Ｏｅであると想定すると、拡散障壁１００８の厚さｄ４は下部コンタクトの微細寸法の約５倍未満である必要がある。
【0065】
次に図１１Ａを参照すると、Ｃｏ誘電接着層（ＤＡＬ）の付加が、本開示の実施形態によるＭＴＪ素子における自由層の実効垂直異方性磁界を変更しないことを示す、実験結果のグラフ１１００が示されている。グラフ１１００において、ボックス１１０２に示すスタック内のＭＴＪにＣｏ ＤＡＬが付加されており、一方、ボックス１１０４に示すスタックは非磁性ライナーを含んでいた。グラフ１１００からわかるように、Ｃｏ ＤＡＬを含めても、非磁性ライナーのみを有するものと比較して、自由層の垂直異方性磁界の磁界強度（Ｈ＿Ｃ）を変えなかった。
【0066】
次に図１１Ｂを参照すると、Ｃｏ ＤＡＬの付加が、本開示の実施形態によるＭＴＪ素子内の固定層から自由層への漂遊磁界をほぼゼロに低減することを示す、実験結果のグラフ１１１０が示されている。グラフ１１１０において、ボックス１１１２に示すスタック内のＭＴＪにＣｏ ＤＡＬが付加されており、一方、ボックス１１１４に示すスタックは非磁性ライナーを含んでいた。グラフ１１００からわかるように、Ｃｏ ＤＡＬを含めると、非磁性ライナーのみを有するものと比較して、漂遊磁界の強度（Ｈ＿ｃｐｌ）を有意に低減する。
【0067】
【0068】
次に図１２を参照すると、本開示の実施形態による、ＭＲＡＭセルのアレイを選択的にバイアスさせる例示の方法１２００のフローチャートが示されている。方法１２００の１つまたは複数の動作は、コンピュータ・システムによって自動的に行うことができる。したがって、方法１２００の少なくとも一部が、ソフトウェア、ハードウェア、ファームウェアまたはこれらの任意の組合せで実現可能である。方法は動作１２０２で開始し、バイアスさせる１組のＭＲＡＭセルが決定される。
【0069】
本明細書で開示しているように、バイアスさせるべきＭＲＡＭセルは、結果として得られるＭＲＡＭセルの意図された用途または使用目的に基づいて決定することができる。たとえば、ＭＲＡＭデバイスがＡＩモデルを記憶するために使用されることになる場合、ＭＲＡＭセルの一部を、そこに記憶されるＡＩモデルを事前バイアスさせるようにハードウェア・バイアスさせることができる。たとえば、ＡＩモデルにおける１つまたは複数のノードをバイアスさせようとする場合、対応するＭＲＡＭセル（すなわち、その重みなどの、バイアス・ノードのデータを記憶することになるセル）を動作１２０２で決定することができる。同様に、ＭＲＡＭデバイスにセキュリティ・キーを記憶しようとする場合は、セキュリティ・キーのどのような値または部分を含めようとするかに基づいて個別のＭＲＡＭセルを選択的にバイアスさせることができる。
【0070】
動作１２０４で、１組のＭＲＡＭセル内の各ＭＲＡＭセルのバイアス状態を決定する。一部の実施形態では、ハードウェア・バイアスしようとするＭＲＡＭセルのみがバイアス状態を有するとみなされる。他の実施形態では、通常のように製作されることになるものも含めてすべてのＭＲＡＭセルが、バイアス状態を有するとみなされる。一部の実施形態では、各ＭＲＡＭセルのバイアス状態は（たとえば、プロセッサによって自動的に）決定可能であるか、またはＭＲＡＭデバイスの使用目的に基づく予め決定されたリストから選択可能である。たとえば、ＭＲＡＭデバイスがＡＩモデルを含むことになる場合、ＡＩモデルには複数のバイアス・ノードが存在し得る。しかし各バイアス・ノードは同一にバイアスされない可能性がある。たとえば、バイアス・ノードの一部はハイにバイアスされ（すなわち、より大きい数字の可能性が高く）、一方、他のノードはローにバイアスされる場合がある（すなわち、より小さい数字の可能性が高い）。したがって、対応するＭＲＡＭセルの一部を一方向（たとえばロー）にバイアスさせ、他のＭＲＡＭセルを他方の方向（たとえばハイ）にバイアスさせることができる。
【0071】
一部の実施形態では、各ＭＲＡＭセルのバイアス状態の決定は、ＭＲＡＭセルを複数のサブセットにグループ化することを含む。各サブセットは特定のバイアス状態に対応し得る。たとえば、ＭＲＡＭセルの第１のサブセットが、ハイ値にバイアスさせるセルを含んでもよく、一方、ＭＲＡＭセルの第２のサブセットがロー値にバイアスさせるセルを含んでもよい。
【0072】
動作１２０６で、ＭＲＡＭセルの構造タイプが決定される。構造タイプは、ＭＲＡＭセルの物理構造と、ＭＲＡＭセルがどのように調整されるか（たとえばＭＲＡＭセルのどのような部分がバイアスするように変更されるか）とに対応する。たとえば、第１の構造タイプが、ライナーを含む下部コンタクトの上にＭＴＪスタックを含んでもよい。この構造タイプでは、ＭＲＡＭセルは、下部コンタクトと磁性ライナーのサイズを変更することによって、または磁性ライナーのみのサイズ（たとえば厚さ）を変更することによって、またはＭＴＪスタック全体と下部コンタクト／ライナーのサイズを変更することによって、調整することができる。第２の構造タイプは、実質的に磁性材料からなる（たとえば磁性材料フィルを有する）下部コンタクトの上にＭＴＪスタックを含んでもよい。上記と同様に、第２の構造タイプを有するＭＲＡＭセルは、ＭＴＪのサイズの対応する変更とともに、または変更せずに、磁性下部コンタクトのサイズを変更することによって調整する（たとえば選択的にバイアスさせる）ことができる。
【0073】
動作１２０８で、製作する各ＭＲＡＭセルの１つまたは複数の物理特性（たとえば微細寸法）が決定される。ＭＲＡＭセルの１つまたは複数の物理特性は、そのＭＲＡＭセルのバイアス状態と構造タイプとに基づくことができる。１つまたは複数の物理特性は、異なるバイアス状態下で異なるＭＲＡＭセルの部分に対応することができる。たとえば、磁性ライナーに依存する実施形態では、１つまたは複数の物理特性は、磁性ライナーと下部コンタクトの厚さを含み得る。この実施例では、図８に示すように、ハイにバイアスさせるＭＲＡＭセルが、ローにバイアスされるＭＲＡＭセルよりも厚い厚さを有してもよい。
【0074】
動作１２１０で、ＭＲＡＭデバイスが製作される。ＭＲＡＭデバイスの製作は、対応するバイアス状態に基づく異なる微細寸法を有するＭＲＡＭセルを形成するための知られている製作方法およびプロセスを使用することを含み得る。ＭＲＡＭデバイスが製作された後、方法１２００は終了する。
【0075】
次に図１３を参照すると、本開示の実施形態による、（たとえばコンピュータの１つまたは複数のプロセッサ回路またはコンピュータ・プロセッサを使用して）本明細書に記載の方法、手段、およびモジュール、ならびに任意の関連機能のうちの１つまたは複数の実装において使用可能な、例示のコンピュータ・システム１３０１の高レベル・ブロック図が示されている。一部の実施形態では、コンピュータ・システム１３０１の主要コンポーネントは、１つまたは複数のＣＰＵ１３０２、メモリ・サブシステム１３０４、端末インターフェース１３１２、ストレージ・インターフェース１３１６、Ｉ／Ｏ（入力／出力）デバイス・インターフェース１３１４、およびネットワーク・インターフェース１３１８を含んでもよく、これらのすべてがメモリ・バス１３０３、Ｉ／Ｏバス１３０８、およびＩ／Ｏバス・インターフェース・ユニット１３１０を介したコンポーネント間通信のために、直接または間接的に、通信可能に結合可能である。
【0076】
コンピュータ・システム１３０１は、本明細書においてＣＰＵ１３０２と総称する、１つまたは複数の汎用プログラマブル中央処理装置（ＣＰＵ）１３０２Ａ、１３０２Ｂ、１３０２Ｃ、および１３０２Ｄを含んでもよい。一部の実施形態では、コンピュータ・システム１３０１は、比較的大型のシステムに典型的な複数プロセッサを含んでもよい。しかし、他の実施形態では、コンピュータ・システム１３０１は代替的に単一ＣＰＵシステムであってもよい。各ＣＰＵ１３０２は、メモリ・サブシステム１３０４に記憶された命令を実行してもよく、１つまたは複数のレベルのオンボード・キャッシュを含んでもよい。
【0077】
システム・メモリ１３０４は、ランダム・アクセス・メモリ（ＲＡＭ）１３２２またはキャッシュ・メモリ１３２４などの揮発性メモリの形態のコンピュータ・システム可読媒体を含んでもよい。コンピュータ・システム１３０１は、他の取り外し型／非取り外し型の揮発性／不揮発性コンピュータ・システム記憶媒体をさらに含んでもよい。例示に過ぎないが、「ハード・ドライブ」などの非取り外し型の不揮発性磁気媒体からの読み出しとそれへの書き込みのためにストレージ・システム１３２６を設けることができる。図示されていないが、取り外し型の不揮発性磁気ディスク（たとえば「フロッピー（Ｒ）・ディスク」）からの読み出しとそれへの書き込みのための磁気ディスク・ドライブ、あるいはＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭまたはその他の光媒体などの取り外し型の不揮発性光ディスクからの読み出しまたはそれへの書き込みのための光ディスク・ドライブを設けることができる。さらに、メモリ１３０４は、フラッシュ・メモリ、たとえばフラッシュ・メモリ・スティック・ドライブまたはフラッシュ・ドライブを含むことができる。１つまたは複数のデータ・メディア・インターフェースによってメモリ・バス１３０３にメモリ・デバイスを接続することができる。メモリ１３０４は、様々な実施形態の機能を実施するように構成された１組（少なくとも１つ）のプログラム・モジュールを有する少なくとも１つのプログラム製品を含み得る。
【0078】
それぞれが少なくとも１組のプログラム・モジュール１３３０を有する、１つまたは複数のプログラム／ユーティリティ１３２８がメモリ１３０４に記憶されてもよい。プログラム／ユーティリティ１３２８は、ハイパーバイザ（仮想マシン・モニタとも呼ぶ）と、１つまたは複数のオペレーティング・システムと、１つまたは複数のアプリケーション・プログラムと、その他のプログラム・モジュールと、プログラム・データとを含み得る。オペレーティング・システム、１つまたは複数のアプリケーション・プログラム、その他のプログラム・モジュール、およびプログラム・データまたはこれらの何らかの組合せのそれぞれは、ネットワーキング環境の実装形態を含み得る。プログラム・モジュール１３３０は、様々な実施形態の機能または方法を全般的に実行する。
【0079】
図１３にはメモリ・バス１３０３が、ＣＰＵ１３０２と、メモリ・サブシステム１３０４と、Ｉ／Ｏバス・インターフェース１３１０との間の直接通信経路を提供する単一のバス構造として示されているが、メモリ・バス１３０３は、一部の実施形態では、階層型、スター型またはウェブ型構成におけるポイント・ツー・ポイント・リンク、複数の階層バス、並列および冗長経路、または任意のその他の適切な種類の構成など、様々な形態のうちのいずれかで配置可能な、複数の異なるバスまたは通信経路を含み得る。また、Ｉ／Ｏバス・インターフェース１３１０とＩ／Ｏバス１３０８とが単一のそれぞれのユニットとして示されているが、コンピュータ・システム１３０１は、一部の実施形態では、複数のＩ／Ｏバス・インターフェース・ユニット１３１０、複数のＩ／Ｏバス１３０８、またはその両方を含んでもよい。また、Ｉ／Ｏバス１３０８を様々なＩ／Ｏデバイスに通じる様々な通信経路から分離する複数のＩ／Ｏインターフェース・ユニットが示されているが、他の実施形態では、Ｉ／Ｏデバイスの一部または全部が１つまたは複数のシステムＩ／Ｏバスに直接接続されてもよい。
【0080】
一部の実施形態では、コンピュータ・システム１３０１は、マルチ・ユーザ・メインフレーム・コンピュータ・システム、シングル・ユーザ・システム、あるいは、直接ユーザ・インターフェースをほとんど、またはまったく持たないが、他のコンピュータ・システム（クライアント）から要求を受信する、サーバ・コンピュータまたは類似のデバイスであってもよい。また、一部の実施形態では、コンピュータ・システム１３０１は、デスクトップ・コンピュータ、ポータブル・コンピュータ、ラップトップまたはノートブック・コンピュータ、タブレット・コンピュータ、ポケット・コンピュータ、電話、スマートフォン、ネットワーク・スイッチもしくはルータ、または任意のその他の適切な種類の電子デバイスとして実装されてもよい。
【0081】
図１３は例示のコンピュータ・システム１３０１の代表的な主要コンポーネントを示すことが意図されていることに留意されたい。しかし、一部の実施形態では、個別コンポーネントは図１３に表されているものよりも複雑度がより高いかまたはより低くてもよく、図１３に示すもの以外のコンポーネントまたは図１３に示すものに追加されたコンポーネントが存在してもよく、そのようなコンポーネントの数、種類および構成は異なり得る。また、モジュールは一実施形態により例示として列挙され、説明されており、特定のモジュールの必要性または他の可能なモジュール（または特定のモジュールに適用される機能／目的）の排除を示すことは意図していない。
【0082】
本発明は、システム、方法またはコンピュータ・プログラム製品あるいはこれらの組合せとすることができる。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実施させるコンピュータ可読プログラム命令を有するコンピュータ可読記憶媒体（または複数の媒体）を含み得る。
【0083】
コンピュータ可読記憶媒体は、命令実行デバイスによって使用される命令を保持し、記憶することができる有形デバイスとすることができる。コンピュータ可読記憶媒体は、たとえば、電子ストレージ・デバイス、磁気ストレージ・デバイス、光学式ストレージ・デバイス、電磁ストレージ・デバイス、半導体ストレージ・デバイス、またはこれらの任意の適切な組合せであってよいが、これらには限定されない。コンピュータ可読記憶媒体のより具体的な例の非網羅的なリストには以下のものも含まれる。すなわち、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ポータブル・コンパクト・ディスク読み出し専用メモリ（ＣＤ－ＲＯＭ）、デジタル・バーサタイル・ディスク（ＤＶＤ）、メモリ・スティック、フロッピー（Ｒ）・ディスク、パンチカードまたは命令が記録された溝内の隆起構造などの機械的に符号化されたデバイス、およびこれらの任意の適切な組合せが含まれる。本明細書で使用されるコンピュータ可読記憶媒体とは、電波またはその他の自由に伝播する電磁波、導波路またはその他の伝送媒体を伝播する電磁波（たとえば光ファイバ・ケーブルを通る光パルス）、または配線を介して伝送される電気信号などの、一過性の信号自体であると解釈されるべきではない。
【0084】
本明細書に記載のコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスに、または、ネットワーク、たとえばインターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、または無線ネットワークあるいはこれらの組合せを介して外部コンピュータまたは外部ストレージ・デバイスにダウンロードすることができる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバあるいはこれらの組合せを含み得る。各コンピューティング／処理デバイスにおけるネットワーク・アダプタ・カードまたはネットワーク・インターフェースが、ネットワークからコンピュータ可読プログラム命令を受信し、それらのコンピュータ可読プログラム命令を、それぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体への記憶のために転送する。
【0085】
本発明の動作を実施するためのコンピュータ可読プログラム命令は、アセンブラ命令、インストラクション・セット・アーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、または、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語、または同様のプログラム言語などの従来の手続き型プログラミング言語を含む、１つまたは複数のプログラミング言語の任意の組合せで書かれたソース・コードまたはオブジェクト・コードであってもよい。コンピュータ可読プログラム命令は、スタンドアロン・ソフトウェア・パッケージとして全体がユーザのコンピュータ上で、または一部がユーザのコンピュータ上で、あるいは一部がユーザのコンピュータ上で、一部がリモート・コンピュータ上で、あるいは全体がリモート・コンピュータまたはサーバ上で実行されてもよい。後者の場合、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）またはワイド・エリア・ネットワーク（ＷＡＮ）を含む、任意の種類のネットワークを介してユーザのコンピュータに接続することができ、あるいは接続は（たとえば、インターネット・サービス・プロバイダを使用してインターネットを介して）外部コンピュータに対して行ってもよい。一部の実施形態では、本発明の態様を実行するために、たとえばプログラマブル・ロジック回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路が、コンピュータ可読プログラム命令の状態情報を利用して電子回路をパーソナライズすることにより、コンピュータ可読プログラム命令を実行することができる。
【0086】
本発明の態様について、本明細書では本発明の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照しながら説明している。フローチャート図またはブロック図あるいはその両方の各ブロックおよび、フローチャート図またはブロック図あるいはその両方におけるブロックの組合せは、コンピュータ可読プログラム命令によって実装可能であることを理解されたい。
【0087】
これらのコンピュータ可読プログラム命令は、コンピュータまたはその他のプログラマブル・データ処理装置のプロセッサにより実行される命令が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックで指定されている機能／動作を実装する手段を生成するようなマシンを生成するように、汎用コンピュータ、専用コンピュータまたはその他のプログラマブル・データ処理装置のプロセッサに供給することができる。これらのコンピュータ可読プログラム命令はまた、命令が記憶されたコンピュータ可読記憶媒体が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックで指定されている機能／動作の態様を実装する命令を含む製造品を含むように、コンピュータ、プログラマブル・データ処理装置、またはその他のデバイスあるいはこれらの組合せに対して特定の方式で機能するように指示することができるコンピュータ可読記憶媒体に記憶されてもよい。
【0088】
コンピュータ可読プログラム命令はまた、コンピュータ、その他のプログラマブル装置またはその他のデバイス上で実行される命令がフローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックで指定されている機能／動作を実装するように、コンピュータ、その他のプログラマブル装置、またはその他のデバイス上で一連の動作ステップが実行されてコンピュータ実装プロセスを実現するようにするために、コンピュータ、その他のプログラマブル・データ処理装置、またはその他のデバイスにロードされてもよい。
【0089】
図面中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法およびコンピュータ・プログラム製品の可能な実装形態のアーキテクチャ、機能および動作を示す。これに関連して、フローチャートまたはブロック図の各ブロックは、指定されている論理機能を実装するための１つまたは複数の実行可能命令を含む、命令のモジュール、セグメント、または部分を表す場合がある。一部の代替的実装形態では、ブロックに記載されている機能は、図に記載されている順序とは異なる順序で行われてもよい。たとえば、連続して示されている２つのブロックは、関与する機能に応じて、実際には１つのステップとして行われてもよく、並行して実行されてもよく、部分的にまたは全体が時間的に重なりあって実質的に並行して実行されてもよく、またはそれらのブロックは場合によっては逆の順序で実行されてもよい。また、ブロック図またはフローチャート図あるいはその両方の各ブロック、およびブロック図またはフローチャート図あるいはその両方のブロックの組合せは、指定されている機能または動作を実行するかまたは専用ハードウェアとコンピュータ命令との組合せを実施する専用ハードウェア・ベースのシステムによって実装可能であることにも留意されたい。
【0090】
本明細書で使用されている用語は、特定の実施形態について説明することのみを目的としており、様々な実施形態を限定することは意図されていない。本明細書で使用されている単数形の「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が明確に他の解釈を示していない限り、複数形も含むことが意図されている。また、「含んでいる（includes）」または「含む（including）」あるいはその両方の用語は、本明細書で使用されている場合、記載されている特徴、整数、ステップ、操作、要素またはコンポーネントあるいはこれらの組合せの存在を指定しているが、１つまたは複数の他の特徴、整数、ステップ、操作、要素、コンポーネントまたはこれらのグループあるいはこれらの組合せの存在または追加を排除しないことも理解されたい。様々な実施形態のうちの例示の実施形態の上記の詳細な説明では、その一部をなし、様々な実施形態を実施可能な特定の例示の実施形態が例示として示されている添付図面（図中では同様の番号が同様の要素を表す）を参照した。これらの実施形態については、当業者がそれらの実施形態を実施することができるようにするのに十分に詳細に説明したが、他の実施形態が使用されてもよく、様々な実施形態の範囲から逸脱することなく論理的、機械的、電気的およびその他の変更を加えることができる。上記の説明では、様々な実施形態を十分に理解することができるように多くの特定の詳細が記載された。しかし、様々な実施形態はこれらの特定の詳細がなくても実施可能である。他の場合、実施形態が不明瞭にならないように、よく知られている回路、構造および技術については詳細には示していない。
【0091】
本明細書で使用されている「いくつかの（a number of）」がものに関して使用されている場合、１つまたは複数のものを意味する。たとえば、「いくつかの異なる種類のネットワーク」は、１つまたは複数の異なる種類のネットワークである。
【0092】
異なる参照番号が、共通の番号の後に異なる文字（たとえば、１００ａ、１００ｂ、１００ｃ）または句読記号とその後に異なる番号（たとえば、１００－１、１００－２または１００．１、１００．２）を含む場合、文字または後続の番号がない参照文字のみの使用（たとえば、１００）は、要素のグループ全体、任意のグループのサブセット、またはグループの一例を指す場合がある。
【0093】
また、「～のうちの少なくとも１つ」という語句は、列挙されているものとともに使用されている場合は、列挙されているもののうちの１つまたは複数の異なる組合せを使用することができ、列挙されているそれぞれのもののうちの１つのみが必要であり得ることを意味する。言い換えると、「～のうちの少なくとも１つ」は、列挙からの任意の組合せのものおよび任意の数のものが使用され得るが、列挙されているもののすべてが必要なわけではないことを意味する。このものは、特定の物、事物またはカテゴリとすることができる。
【0094】
たとえば、これには限定されないが、「ものＡ、ものＢ、またはものＣのうちの少なくとも１つ」は、ものＡ、またはものＡとものＢ、またはものＢを含み得る。この例には、ものＡとものＢとものＣ、またはものＢとものＣも含まれる。当然ながら、これらのものの任意の組合せも存在し得る。ある説明例では、「～のうちの少なくとも１つ」は、たとえば、これらには限定されないが、ものＡを２つ、ものＢを１つ、およびものＣを１０、ものＢを４つとものＣを７つ、またはその他の適切な組合せであり得る。
【0095】
上記では、様々な実施形態について言及している。しかし、本開示は具体的に記載されている実施形態には限定されないことを理解されたい。むしろ、記載されている特徴および要素のいずれの組合せも、異なる実施形態に関係しているか否かを問わず、本開示を実装し実施するために企図されている。当業者には、記載の実施形態の範囲および思想から逸脱することなく多くの修正形態、変更形態および変形形態がわかるであろう。また、本開示の実施形態は他の考えられる解決策または従来技術に優る利点を実現し得るが、ある実施形態によって特定の利点が実現されるか否かは本開示を限定しない。したがって、記載されている態様、特徴、実施形態および利点は例示に過ぎず、請求項に明記されている場合を除き、添付の特許請求の範囲の要素または限定とはみなされない。さらに、以下の特許請求の範囲は、本発明の真の思想および範囲に包含されるものとしてそのような変更および修正をすべて対象として含むものと解釈されることが意図されている。
【0096】
例示の実施形態
以下、本開示のいくつかの態様を明示するために、例示の実施形態の非限定的な列挙を示す。
以下、本開示のいくつかの態様を明示するために、例示の実施形態の非限定的な列挙を示す。
【0097】
例示の実施形態１は、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セル、ＭＲＡＭセルである。ＭＲＡＭセルは、上部コンタクトと、上部コンタクトの下のハード・マスク層と、ハード・マスク層の下の磁気トンネル接合（ＭＴＪ）と、ＭＴＪの下の拡散障壁と、拡散障壁の下の下部コンタクトと、下部コンタクトの周囲に配置された磁性ライナーとを含む。
【0098】
例示の実施形態２は、任意選択の特徴を含むかまたは含まない、例示の実施形態１のＭＲＡＭセルを含む。この例示の実施形態では、ＭＲＡＭセルの下部コンタクトと磁性ライナーのサイズがＭＲＡＭセルの所望のバイアス状態に基づく。
【0099】
例示の実施形態３は、任意選択の特徴を含むかまたは含まない、例示の実施形態１ないし２のいずれか１つの実施形態のＭＲＡＭセルを含む。この例示の実施形態では、ＭＲＡＭセルのＭＴＪ、下部コンタクトおよび磁性ライナーのサイズがＭＲＡＭセルの所望のバイアス状態に基づく。
【0100】
例示の実施形態４は、任意選択の特徴を含むかまたは含まない、例示の実施形態１ないし３のいずれか１つの実施形態のＭＲＡＭセルを含む。この例示の実施形態では、ＭＲＡＭセルは、複数のＭＲＡＭセルを含むメモリ・アレイの一部である。複数のＭＲＡＭセルは、第１の微細寸法を有する下部コンタクトと磁性ライナーとを有する第１の組のＭＲＡＭセルと、第２の微細寸法を有する下部コンタクトと磁性ライナーとを有する第２の組のＭＲＡＭセルとを含む。任意により、第１の微細寸法と第２の微細寸法は異なる。
【0101】
例示の実施形態５は、任意選択の特徴を含むかまたは含まない、例示の実施形態１ないし４のいずれか１つの実施形態のＭＲＡＭセルを含む。この例示の実施形態では、ＭＴＪは、自由層と、参照層と、自由層と参照層との間に配置されたトンネル障壁とを含む。任意により、トンネル障壁はＭｇＯの層である。
【0102】
例示の実施形態６は、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルである。ＭＲＡＭセルは、上部コンタクトと、上部コンタクトの下のハード・マスク層と、ハード・マスク層の下の磁気トンネル接合（ＭＴＪ）と、ＭＴＪの下の拡散障壁と、拡散障壁の下の下部コンタクトとを含む。下部コンタクトは強磁性材料フィルを含む。
【0103】
例示の実施形態７は、任意選択の特徴を含むかまたは含まない、例示の実施形態６のＭＲＡＭセルを含む。この例示の実施形態では、ＭＴＪと下部コンタクトのサイズがＭＲＡＭセルのバイアス状態に基づく。
【0104】
例示の実施形態８は、任意選択の特徴を含むかまたは含まない、例示の実施形態６ないし７のいずれか１つ実施形態のＭＲＡＭセルを含む。この例示の実施形態では、ＭＲＡＭセルは複数のＭＲＡＭセルを含むメモリ・アレイの一部である。複数のＭＲＡＭセルは、第１の微細寸法を有する下部コンタクトと磁性ライナーとを有する第１の組のＭＲＡＭセルと、第２の微細寸法を有する下部コンタクトと磁性ライナーとを有する第２の組のＭＲＡＭセルとを含む。任意により、第１の微細寸法と第２の微細寸法とは異なる。
【0105】
例示の実施形態９は、任意選択の特徴を含むかまたは含まない、例示の実施形態６ないし８のいずれか１つの実施形態のＭＲＡＭセルを含む。この実施形態では、ＭＴＪは、自由層と、参照層と、自由層と参照層との間に配置されたトンネル障壁とを含む。任意により、トンネル障壁はＭｇＯの層である。
【0106】
例示の実施形態１０は、個別のＭＲＡＭセルが選択的にバイアスされる磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスを形成する方法である。方法は、ハードウェア・バイアスさせるメモリ・アレイ内の１組のＭＲＡＭセルを決定することを含む。方法は、１組のＭＲＡＭセル内の各ＭＲＡＭセルのためにバイアス状態を決定することをさらに含む。方法は、１組のＭＲＡＭセル内の各ＭＲＡＭセルのために、ＭＲＡＭセルのバイアス状態とＭＲＡＭセルの構造のタイプとに基づいて微細寸法を決定することをさらに含む。方法は、１組のＭＲＡＭセル内の各ＭＲＡＭセルの決定された微細寸法を使用してメモリ・アレイを製作することをさらに含む。
【0107】
例示の実施形態１１は、任意選択の特徴を含むかまたは含まない、例示の実施形態１０の方法を含む。この例示の実施形態では、ハードウェア・バイアスさせる１組のＭＲＡＭセルは、ＭＲＡＭデバイスの使用目的に基づいて決定される。任意により、ＭＲＡＭセルの使用目的は、人工知能（ＡＩ）モデルのためのメモリと、セキュリティ・キーを含むメモリとからなるグループから選択される。
【0108】
例示の実施形態１２は、任意選択の特徴を含むかまたは含まない、例示の実施形態１０ないし１１のいずれか１つの実施形態の方法を含む。この例示の実施形態では、１組のＭＲＡＭセルのバイアス状態の決定は、１組のＭＲＡＭセルを複数のサブセットにグループ化することを含む。各サブセットは、特定のバイアス状態を有するＭＲＡＭセルを含む。
【0109】
例示の実施形態１３は、任意選択の特徴を含むかまたは含まない、例示の実施形態１０ないし１２のいずれか１つの実施形態の方法を含む。この例示の実施形態では、ＭＲＡＭデバイスの製作は、ＭＲＡＭデバイス内の各ＭＲＡＭセルの上部コンタクトを形成することを含む。ＭＲＡＭデバイスの製作は、上部コンタクトの下にハード・マスクを形成することをさらに含む。ＭＲＡＭデバイスの製作は、ハード・マスクの下にＭＴＪを形成することをさらに含む。ＭＲＡＭデバイスの製作は、ＭＴＪの下に拡散障壁を形成することをさらに含む。ＭＲＡＭデバイスの製作は、拡散障壁の下に下部コンタクトを形成することをさらに含む。ＭＲＡＭデバイスの製作は、下部コンタクトの周囲に磁性ライナーを形成することをさらに含む。それぞれのＭＲＡＭセルの下部コンタクトと磁性ライナーのサイズは、そのそれぞれのＭＲＡＭセルのバイアス状態に基づく。
【0110】
例示の実施形態１４は、任意選択の特徴を含むかまたは含まない、例示の実施形態１０ないし１３のいずれか１つの実施形態の方法を含む。この例示の実施形態では、ＭＲＡＭデバイスの製作は、ＭＲＡＭデバイス内の各ＭＲＡＭセルの上部コンタクトを形成することを含む。ＭＲＡＭデバイスの製作は、上部コンタクトの下にハード・マスクを形成することをさらに含む。ＭＲＡＭデバイスの製作は、ハード・マスクの下にＭＴＪを形成することをさらに含む。ＭＲＡＭデバイスの製作は、ＭＴＪの下に拡散障壁を形成することをさらに含む。ＭＲＡＭデバイスの製作は、拡散障壁の下に下部コンタクトを形成することをさらに含む。ＭＲＡＭデバイスの製作は、下部コンタクトの周囲に磁性ライナーを形成することをさらに含む。それぞれのＭＲＡＭセルのＭＴＪ、下部コンタクトおよび磁性ライナーのサイズは、そのそれぞれのＭＲＡＭセルのバイアス状態に基づく。
【0111】
例示の実施形態１５は、任意選択の特徴を含むかまたは含まない、例示の実施形態１０ないし１４のいずれか１つの実施形態の方法を含む。この例示の実施形態では、ＭＲＡＭデバイスの製作は、ＭＲＡＭデバイス内の各ＭＲＡＭセルの上部コンタクトを形成することを含む。ＭＲＡＭデバイスの製作は、上部コンタクトの下にハード・マスクを形成することをさらに含む。ＭＲＡＭデバイスの製作は、ハード・マスクの下にＭＴＪを形成することをさらに含む。ＭＲＡＭデバイスの製作は、ＭＴＪの下に拡散障壁を形成することをさらに含む。ＭＲＡＭデバイスの製作は、拡散障壁の下に下部コンタクトを形成することをさらに含み、下部コンタクトは少なくとも実質的に強磁性材料からなる。それぞれのＭＲＡＭセルのＭＴＪと下部コンタクトのサイズは、そのそれぞれのＭＲＡＭセルのバイアス状態に基づく。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13】
【国際調査報告】