特表 2024-519871 半導体構造及びその製造方法、並びにメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-05-21

(54)【発明の名称】半導体構造及びその製造方法、並びにメモリ

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240514BHJP

   H01L 29/417 20060101ALI20240514BHJP

【ＦＩ】

H10B12/00 681A

H10B12/00 671Z

H01L29/50 M

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023571633

(86)(22)【出願日】2022-04-13

(85)【翻訳文提出日】2023-11-17

(86)【国際出願番号】 CN2022086612

(87)【国際公開番号】W WO2023178751

(87)【国際公開日】2023-09-28

(31)【優先権主張番号】202210289743.X

(32)【優先日】2022-03-23

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(74)【代理人】

【識別番号】100125922

【弁理士】

【氏名又は名称】三宅 章子

(72)【発明者】

【氏名】蘇 星松

(72)【発明者】

【氏名】白 衛平

(72)【発明者】

【氏名】肖 徳元

【テーマコード（参考）】

4M104

5F083

【Ｆターム（参考）】

4M104AA01

4M104AA02

4M104AA03

4M104AA09

4M104BB18

4M104BB30

4M104EE02

4M104EE05

4M104EE14

4M104EE16

4M104EE17

4M104FF09

4M104FF13

4M104GG16

4M104HH20

5F083AD01

5F083GA10

5F083GA27

5F083HA02

5F083HA06

5F083JA02

5F083JA39

5F083JA40

5F083KA01

5F083KA03

5F083KA05

5F083LA12

5F083LA16

5F083MA06

5F083MA15

5F083PR03

5F083PR21

5F083PR25

(57)【要約】

本開示は、半導体構造及びその製造方法、並びにメモリを提供し、半導体技術分野に関し、半導体構造の製造が困難であるという技術的課題を解決する。当該半導体構造は、基板と、基板の上方に位置する導電構造とを含み、導電構造は、間隔をおいて設けられた第１方向に沿って延在する複数の第１導電構造及び第２導電構造を含み、複数の第１導電構造の長さ及び複数の第２導電構造の長さは、いずれも階段状に変化する。複数の第１導電構造の長さ及び複数の第２導電構造の長さは、いずれも階段状に変化し、第１導電構造と第２導電構造がワード線を形成し、ワード線の製造及び引き出しが容易であるため、ワード線上に他の構造を容易に形成することができ、ワード線と周辺回路との電気的な接続を実現することができる。

【特許請求の範囲】

【請求項1】

半導体構造であって、
基板と、前記基板の上方に位置する導電構造とを含み、
前記導電構造は、間隔をおいて設けられた、第１方向に沿って延在する複数の第１導電構造及び第２導電構造を含み、複数の前記第１導電構造の長さ及び複数の前記第２導電構造の長さは、いずれも階段状に変化する、半導体構造。

【請求項2】

前記基板は、デバイス領域と、前記デバイス領域の両側にそれぞれ設けられた第１接続領域及び第２接続領域と、を含み、
前記第１導電構造は、前記デバイス領域の上方に位置し且つ前記第１接続領域まで延在し、前記第２導電構造は、前記デバイス領域の上方に位置し且つ前記第２接続領域まで延在し、前記第１接続領域の上方に位置する前記第１導電構造の長さは階段状に変化し、前記第２接続領域の上方に位置する前記第２導電構造の長さは階段状に変化する、
請求項１に記載の半導体構造。

【請求項3】

複数の前記第１導電構造の長さが階段状に変化するように、前記基板に近い前記第１導電構造の長さは、前記基板から遠い前記第１導電構造の長さより大きく、
複数の前記第２導電構造の長さが階段状に変化するように、前記基板に近い前記第２導電構造の長さは、前記基板から遠い前記第２導電構造の長さより大きい、
請求項１に記載の半導体構造。

【請求項4】

複数の前記第１導電構造及び複数の前記第２導電構造は、第２方向に沿って順に交互に間隔をおいて設けられる、
請求項１に記載の半導体構造。

【請求項5】

前記半導体構造はさらに、間隔をおいて設けられた複数のコンタクトプラグを含み、前記コンタクトプラグは、第１コンタクトプラグ及び第２コンタクトプラグを含み、
複数の前記第１コンタクトプラグは、複数の前記第１導電構造と一対一に対応して電気的に接続され、複数の前記第２コンタクトプラグは、複数の前記第２導電構造と一対一に対応して電気的に接続される、
請求項１に記載の半導体構造。

【請求項6】

複数の前記第１コンタクトプラグ及び複数の前記第２コンタクトプラグは、いずれも第２方向に沿って延在し、且つ、複数の前記第１コンタクトプラグの長さ及び複数の前記第２コンタクトプラグの長さは、いずれも階段状に変化する、
請求項５に記載の半導体構造。

【請求項7】

前記第１コンタクトプラグ及び前記第２コンタクトプラグは、いずれも第１導電部分及び前記第１導電部分上に設けられた第２導電部分を含み、前記第１導電部分のサイズは、前記第２導電部分のサイズより小さい、
請求項５に記載の半導体構造。

【請求項8】

前記デバイス領域の上方に位置する各前記第１導電構造及び各前記第２導電構造は、いずれも間隔をおいて設けられた複数のチャネル構造を取り囲み、前記第１導電構造と前記チャネル構造との間、及び前記第２導電構造と前記チャネル構造との間に誘電体層が設けられる、
請求項２に記載の半導体構造。

【請求項9】

前記第１接続領域の上方に位置する各前記第１導電構造は、第１アクティブ層を取り囲み、前記第１導電構造と前記第１アクティブ層との間には、第１絶縁層が設けられ、
前記第２接続領域の上方に位置する各前記第２導電構造は、第２アクティブ層を取り囲み、前記第２導電構造と前記第２アクティブ層との間には、第２絶縁層が設けられる、
請求項８に記載の半導体構造。

【請求項10】

同一の前記第１導電構造に対応する前記第１アクティブ層と複数の前記チャネル構造とは、同一層に設けられ、同一の前記第２導電構造に対応する前記第２アクティブ層と複数の前記チャネル構造とは、同一層に設けられる、
請求項９に記載の半導体構造。

【請求項11】

メモリであって、
デバイス領域を含む基板と、
前記デバイス領域の上方に位置するデバイス層であって、前記デバイス層は、間隔をおいて設けられた複数のチャネル構造を含む、デバイス層と、
間隔をおいて設けられ且つ第１方向に沿って延在する複数のワード線を含むワード線構造であって、複数の前記ワード線の長さは階段状に変化する、ワード線構造と、
間隔をおいて設けられ且つ第２方向に沿って延在する複数のビット線を含む、ビット線構造と、を含み、
前記ワード線は前記デバイス層を貫通し、前記チャネル構造を取り囲み、前記ビット線は前記デバイス層を貫通し、前記チャネル構造に電気的に接続され、前記チャネル構造は記憶ノードにも電気的に接続される、メモリ。

【請求項12】

前記基板はさらに、第１接続領域及び第２接続領域を含み、前記デバイス領域は前記第１接続領域と前記第２接続領域との間に位置し、前記第１接続領域の上方に位置する複数の前記ワード線の長さは階段状に変化し、前記第２接続領域の上方に位置する複数の前記ワード線の長さは階段状に変化する、
請求項１１に記載のメモリ。

【請求項13】

各前記ワード線は、前記第１方向に間隔をおいて設けられた複数のチャネル構造を取り囲み、各前記ビット線は、前記第２方向に間隔をおいて設けられた複数のチャネル構造の一端に接続され、前記チャネル構造の他端は前記記憶ノードに接続される、
請求項１１に記載のメモリ。

【請求項14】

前記デバイス領域に位置する前記基板と、前記第１接続領域及び前記第２接続領域に位置する前記基板との間は、いずれも間隔をおいて設けられる、
請求項１２に記載のメモリ。

【請求項15】

半導体構造の製造方法であって、
基板を提供することと、
前記基板の上方に導電構造を形成することであって、前記導電構造は、間隔をおいて設けられた第１方向に沿って延在する複数の第１導電構造及び第２導電構造を含み、複数の前記第１導電構造の長さ及び複数の前記第２導電構造の長さは、いずれも階段状に変化する、こととを含む、半導体構造の製造方法。

【請求項16】

前記基板は、デバイス領域と、前記デバイス領域の両側にそれぞれ設けられた第１接続領域及び第２接続領域と、を含み、
前記第１導電構造は、前記デバイス領域の上方に位置し且つ前記第１接続領域まで延在し、前記第２導電構造は、前記デバイス領域の上方に位置し且つ前記第２接続領域まで延在し、前記第１接続領域の上方に位置する前記第１導電構造の長さは階段状に変化し、前記第２接続領域の上方に位置する前記第２導電構造の長さは階段状に変化する、
請求項１５に記載の製造方法。

【請求項17】

前記基板の上方に導電構造を形成することは、
前記基板の前記デバイス領域、前記第１接続領域及び前記第２接続領域に、それぞれ、第１積層構造、第２積層構造及び第３積層構造を形成することであって、前記第１積層構造は、交互に積み重ねられる第１犠牲層及びデバイス層を含み、前記第２積層構造は、交互に積み重ねられる第２犠牲層及び第１アクティブ層を含み、前記第３積層構造は、交互に積み重ねられる第３犠牲層及び第２アクティブ層を含み、複数の前記第１アクティブ層は、第１部分の前記デバイス層と一対一に対応し、複数の前記第２アクティブ層は、第２部分の前記デバイス層と一対一に対応する、ことと、
各前記デバイス層に間隔をおいて設けられた複数のチャネル構造を形成するように、前記第１犠牲層と、前記デバイス層の一部とを除去することと、
残余の前記第１アクティブ層及び前記第２アクティブ層の長さがいずれも階段状に変化するように、前記チャネル構造から離れた前記第１アクティブ層の一部及び前記第２アクティブ層の一部を除去することと、
前記第１アクティブ層及び前記第１アクティブ層に対応する前記チャネル構造上に第１導電構造を形成し、前記第２アクティブ層及び前記第２アクティブ層に対応する前記チャネル構造上に第２導電構造を形成することと、を含む、
請求項１６に記載の製造方法。

【請求項18】

複数の前記第１アクティブ層は、それぞれ、奇数層の前記デバイス層に対応し且つ同一層に設けられ、複数の前記第２アクティブ層は、それぞれ、偶数層の前記デバイス層に対応し且つ同一層に設けられる、
請求項１７に記載の製造方法。

【請求項19】

前記第１アクティブ層及び前記第１アクティブ層に対応する前記チャネル構造上に第１導電構造を形成し、前記第２アクティブ層及び前記第２アクティブ層に対応する前記チャネル構造に第２導電構造を形成する前に、前記製造方法は、
前記第１アクティブ層、前記第２アクティブ層及び前記チャネル構造上に絶縁材料を堆積し、前記第１アクティブ層上に位置する前記絶縁材料が第１絶縁層を形成し、前記チャネル構造上に位置する前記絶縁材料が誘電体層を形成し、前記第２アクティブ層上に位置する前記絶縁材料が第２絶縁層を形成することであって、前記第１絶縁層、前記誘電体層及び前記第２絶縁層は、いずれも間隔をおいて設けられる、ことをさらに含む、
請求項１７に記載の製造方法。

【請求項20】

前記基板の上方に導電構造を形成した後、前記製造方法は、
間隔をおいて設けられた複数のコンタクトプラグを形成することであって、前記コンタクトプラグは、第１コンタクトプラグ及び第２コンタクトプラグを含み、複数の前記第１コンタクトプラグは、複数の前記第１導電構造と一対一に対応して電気的に接続され、複数の前記第２コンタクトプラグは、複数の前記第２導電構造と一対一に対応して電気的に接続され、且つ、複数の前記第１コンタクトプラグ及び複数の前記第２コンタクトプラグの長さは、いずれも階段状に変化する、ことをさらに含む、
請求項１５に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本開示は、２０２２年０３月２３日に提出された、出願番号が２０２２１０２８９７４３．Ｘであり、発明の名称が「半導体構造及びその製造方法、並びにメモリ」である中国特許出願の優先権を主張し、その全ての内容が参照によって本願に組み込まれる。

【0002】

本開示は、半導体技術分野に関し、特に、半導体構造及びその製造方法、並びにメモリに関する。

【背景技術】

【0003】

半導体技術の発展に伴い、メモリ、特にダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、その高い記憶密度及び速い読み書き速度のため、様々な電子機器に広く適用されている。

【0004】

ＤＲＡＭは、通常、複数の記憶ユニットを含み、各記憶ユニットは、トランジスタ及びコンデンサを含む。トランジスタのゲートはＤＲＡＭのワード線（ＷＬ：Ｗｏｒｄ Ｌｉｎｅ）に電気的に接続され、ワード線上の電圧でトランジスタのオン／オフを制御する。トランジスタのソース／ドレインはビット線（ＢＬ：Ｂｉｔ Ｌｉｎｅ）に電気的に接続され、ドレイン／ソースがコンデンサに電気的に接続され、ビット線を介してデータ情報を出力する。

【0005】

メモリのサイズをさらに小さくし、メモリの記憶密度を高めるために、コンデンサは水平に配置し、細長比を大きくすることが一般である。しかし、上記のメモリの製造難易度は比較的高い。

【発明の概要】

【0006】

上記の問題に鑑みて、本開示の実施例は、半導体構造の製造難易度を低下させるための半導体構造及びその製造方法、並びにメモリを提供する。

【0007】

いくつかの実施例によれば、本開示の第１態様は、半導体構造を提供し、当該半導体構造は、基板と、前記基板の上方に位置する導電構造とを含む、前記導電構造は、間隔をおいて設けられた第１方向に沿って延在する複数の第１導電構造及び第２導電構造を含み、複数の前記第１導電構造の長さ及び複数の前記第２導電構造の長さは、いずれも階段状に変化する。

【0008】

本開示の実施例により提供される半導体構造は、少なくとも次のような利点を有する。

【0009】

本開示の実施例により提供される半導体構造において、基板の上方に複数の第１導電構造及び複数の第２導電構造を設け、複数の第１導電構造及び複数の第２導電構造は、いずれも第１方向に沿って延在し、且つ、複数の第１導電構造の間、複数の第２導電構造の間、及び第１導電構造と第２導電構造の間は、絶縁分離を実現するように、いずれも間隔をおいて設けられる。複数の第１導電構造の長さ及び複数の第２導電構造の長さは、いずれも階段状に変化し、第１導電構造と第２導電構造がワード線を形成し、ワード線の製造及び引き出しが容易であるため、ワード線上に他の構造を容易に形成することができ、ワード線と周辺回路との電気的な接続を実現することができる。

【0010】

いくつかの実施例によれば、本開示の第２態様は、メモリを提供し、当該メモリは、デバイス領域を含む基板と、前記デバイス領域の上方に位置するデバイス層であって、前記デバイス層は、間隔をおいて設けられた複数のチャネル構造を含む、デバイス層と、間隔をおいて設けられ且つ第１方向に沿って延在する複数のワード線を含むワード線構造であって、複数の前記ワード線の長さは階段状に変化する、ワード線構造と、間隔をおいて設けられ且つ第２方向に沿って延在する複数のビット線を含む、ビット線構造と、を含み、前記ワード線は前記デバイス層を貫通し、前記チャネル構造を取り囲み、前記ビット線は前記デバイス層を貫通し、前記チャネル構造に電気的に接続され、前記チャネル構造は記憶ノードにも電気的に接続される。

【0011】

本開示の実施例により提供されるメモリは、少なくとも次のような利点を有する。

【0012】

本開示の実施例により提供されるメモリにおいて、基板のデバイス領域の上方に間隔をおいて設けられた複数のチャネル構造を含むデバイス層が設けられ、複数のビット線が間隔をおいて設けられ且つ第２方向に沿って延在し、ビット線はデバイス層を貫通し、且つチャネル構造に電気的に接続され、チャネル構造は記憶ノードにも電気的に接続され、複数のワード線は、間隔をおいて設けられ且つ第１方向に沿って延在し、その長さは階段状に変化し、ワード線はデバイス層を貫通し、チャネル構造に電気的に接続される。階段状に変化するワード線を形成することにより、ワード線が引き出されるため、ワード線の製造が容易になり、さらに、ワード線上に他の構造も容易に形成することができ、ワード線と周辺回路との電気的な接続を実現することができる。

【0013】

いくつかの実施例によれば、本開示の第３態様は、
基板を提供することと、
前記基板の上方に導電構造を形成することであって、前記導電構造は、間隔をおいて設けられた第１方向に沿って延在する複数の第１導電構造及び第２導電構造を含み、複数の前記第１導電構造の長さ及び複数の前記第２導電構造の長さは、いずれも階段状に変化する、こととを含む、半導体構造の製造方法を提供する。

【0014】

本開示の実施例により提供される半導体構造の製造方法は、少なくとも次のような利点を有する。

【0015】

本開示の実施例により提供される半導体構造の製造方法において、間隔をおいて設けられた、第１方向に沿って延在する複数の第１導電構造及び第２導電構造を含む導電構造を基板の上方に形成することにより、複数の第１導電構造の長さ及び複数の第２導電構造の長さは、いずれも階段状に変化し、第１導電構造と第２導電構造がワード線を形成し、ワード線の製造及び引き出しが容易であるため、ワード線上に他の構造を容易に形成することができ、ワード線と周辺回路との電気的な接続を実現することができる。

【図面の簡単な説明】

【0016】

【図1】本開示の一実施例における半導体構造の構成を例示的に示す図である。

【図2】本開示の一実施例におけるメモリのアーキテクチャである。

【図3】本開示の一実施例における半導体構造の製造方法のフローチャートである。

【図4】本開示の一実施例における第１積層構造、第２積層構造及び第３積層構造の形成後の構成を例示的に示す図である。

【図5】本開示の一実施例における第１トレンチの形成後の構成を例示的に示す図である。

【図6】本開示の一実施例におけるチャネル構造の形成後の構成を例示的に示す図である。

【図7】本開示の一実施例における第１アクティブ層の一部及び第２アクティブ層の一部の除去後の構成を例示的に示す図である。

【図8】本開示の一実施例における第１導電構造及び第２導電構造の形成後の構成を例示的に示す図である。

【発明を実施するための形態】

【0017】

関連技術において、メモリの記憶容量をさらに増やすために、通常、コンデンサを水平に配置すること、即ち、コンデンサの延在方向を基板と平行にして、コンデンサを製造する。コンデンサを水平に配置する場合、コンデンサに適合するビット線構造及びワード線構造の両方を再配置する必要があり、メモリの製造難易度が比較的大きい。

【0018】

これに鑑みて、本開示は、半導体構造及びその製造方法、並びにメモリを提供し、基板の上方に複数の第１導電構造及び複数の第２導電構造を設け、且つ複数の第１導電構造の長さ及び複数の第２導電構造の長さがいずれも階段状に変化し、第１導電構造及び第２導電構造がワード線を形成し、ワード線の製造及び引き出しが容易であるため、ワード線上に他の構造を容易に形成することができ、ワード線と周辺回路との電気的な接続を実現することができる。

【0019】

本開示の実施例の上記の目的、特徴及び利点をより明確に理解しやすくするために、以下、本開示の実施例における技術的解決策を本開示の実施例の図面を参照して、明確且つ完全に説明する。明らかに、記載された実施例は本開示の実施例の一部に過ぎず、すべての実施例ではない。本開示における実施例に基づいて、当業者が創造的な労働を傾いたことなく得られたすべてのその他の実施例は、本開示の保護範囲に属するべきである。

【0020】

図１を参照すると、本開示の実施例の第１態様は、半導体構造を提供し、当該半導体構造は、基板１０と、基板１０の上方に位置する導電構造とを含む。ここで、基板１０の材質は、半導体であってもよく、例えば、基板１０の材質は、単結晶シリコン、多結晶シリコン、アモルファスシリコン、ゲルマニウム、炭化ケイ素、ゲルマニウム化ケイ素、絶縁体上ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）又は絶縁体上シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）等であってもよく、又は当業者に周知の他の材料であってもよい。

【0021】

引き続き図１を参照すると、導電構造は、間隔をおいて設けられた複数の第１導電構造５０及び複数の第２導電構造６０を含み、複数の第１導電構造５０及び複数の第２導電構造６０は、いずれも第１方向に沿って延在し、且つ、複数の第１導電構造５０の長さ及び複数の第２導電構造６０の長さは、いずれも階段状に変化する。

【0022】

上記の「間隔をおいて設けられた複数の第１導電構造５０及び複数の第２導電構造６０」とは、複数の第１導電構造５０及び複数の第２導電構造６０が第２方向に沿って積層配置され、且つ、複数の第１導電構造５０が互いに間隔を隔てて配置され、複数の第２導電が互いに間隔を隔てて配置され、第１導電構造５０と第２導電構造６０との間が間隔を隔てて配置されることを意味し、これにより、各第１導電構造５０及び各第２導電構造６０の絶縁分離を確保する。第２方向は、第１方向と交差することができ、好ましくは、複数の第１導電構造５０及び複数の第２導電構造６０の配置をよりコンパクトにするように、第２方向が第１方向に対して垂直である。例示的に、第１方向は、基板１０に対して平行な方向（図１のＸ方向）であり、第２方向は、基板１０に対して垂直な方向（図１のＹ方向）である。

【0023】

このように設けることにより、複数の第１導電構造５０の長さ及び複数の第２導電構造６０の長さは、いずれも階段状に変化し、第１導電構造５０及び第２導電構造６０は、各ワード線が引き出し端を有するように、ワード線を形成する。ワード線の製造及び引き出しが容易であるため、ワード線上に他の構造を容易に形成することができ、ワード線と周辺回路との電気的な接続を実現することができる。

【0024】

具体的に、複数の第１導電構造５０及び複数の第２導電構造６０は、基板１０での正投影は、部分的に重なり合う領域を有する。複数の第１導電構造５０と複数の第２導電構造６０との積み重ねを実現するために、少なくとも１つの第１導電構造５０が複数の第２導電構造６０の間に位置し、又は少なくとも１つの第２導電構造６０が複数の第１導電構造５０の間に位置している。このように配置することにより、基板１０の上方のスペースを十分に活用することができ、第１導電構造５０及び第２導電構造６０の引き出し端の分布が均一になる。

【0025】

好ましくは、複数の第１導電構造５０及び複数の第２導電構造６０が第２方向に沿って順に交互に間隔をおいて設けられる。即ち、隣接する各２つの第１導電構造５０の間に１つの第２導電構造６０が設けられ、又は、隣接する各２つの第２導電構造６０の間に１つの第１導電構造５０が設けられる。このように設けることにより、第２方向において、隣接する２つの第１導電構造５０の間の距離と、隣接する２つの第２導電構造６０の間の距離とが略等しく、第１導電構造５０の引き出し端と第２導電構造６０の引き出し端の分布がより均一になる。このようにして、第１導電構造５０と第２導電構造６０とがほぼ対称となり、基板１０の上方のスペースを十分に活用することができる。

【0026】

引き続き図１を参照すると、複数の第１導電構造５０が第１方向に沿って延在し、且つ、複数の第１導電構造５０の長さは階段状に変化し、複数の第２導電構造６０が第１方向に沿って延在し、且つ、複数の第２導電構造６０の長さは階段状に変化する。このように設けることにより、各第１導電構造５０と各第２導電構造６０がいずれも部分的な露出があり、当該部分は、第１導電構造５０と各第２導電構造６０の引き出し端に使用されることができ、それにより、各第１導電構造５０と各第２導電構造６０の引き出しが容易となり、周辺回路に接続される。

【0027】

１つの可能な実現形態において、複数の第１導電構造５０の長さが階段状に変化するように、基板１０に近い第１導電構造５０の長さは、基板１０から遠い第１導電構造５０の長さより大きく、複数の第２導電構造６０の長さが階段状に変化するように、基板１０に近い第２導電構造６０の長さが基板１０から遠い第２導電構造６０の長さより大きい。

【0028】

具体的に、基板１０から離れる方向に沿って、複数の第１導電構造５０における第２導電構造６０から離れる部分が階段状に変化するように、複数の第１導電構造５０の第１方向に沿う長さが順に短くなり、図１に示すように、複数の第１導電構造５０の左端に段差を形成する。複数の第２導電構造６０における第１導電構造５０から離れる部分が階段状に変化するように、複数の第２導電構造６０の第１方向に沿う長さが順に短くなり、図１に示すように、複数の第２導電構造６０の右端に段差を形成する。各第１導電構造５０と各第２導電構造６０における互いに離間する端部は、いずれも部分的に露出され、当該端部は、いずれも基板１０の中央部のチャネル構造２３から離れるため、製造スペースが大きく且つチャネル構造２３への干渉が少ない。

【0029】

いくつかの可能な実施例において、基板１０は、デバイス領域と、デバイス領域の両側にそれぞれ設けられた第１接続領域及び第２接続領域とを含み、デバイス領域上には、トランジスタなどの半導体デバイスが設けられ、第１接続領域及び第２接続領域は、半導体デバイスと周辺回路とが電気的に接続されるように、いずれもデバイス領域内の半導体デバイスを引き出すために使用される。

【0030】

第１接続領域及び第２接続領域は、デバイス領域に対向する両側に設けられ、例示的に、第１接続領域、デバイス領域及び第２接続領域が第１方向に沿って順に配置される。図１に示すように、第１方向は水平方向（Ｘ方向）であり、第１接続領域は、図１のＡ、デバイス領域は、図１内のＢ、第２接続領域は、図１のＣに示す領域であり、第１接続領域は、デバイス領域の左側、第２接続領域は、デバイス領域の右側に位置する。

【0031】

いくつかの可能な例において、デバイス領域に位置する基板１０、第１接続領域に位置する基板１０、及び第２接続領域に位置する基板１０は一体型であり、即ち、デバイス領域に位置する基板１０、第１接続領域に位置する基板１０、及び第２接続領域に位置する基板１０が互いに接続される。いくつかの別の可能な例において、第１接続領域に位置する基板１０及び／又は第２接続領域に位置する基板１０と、デバイス領域に位置する基板１０との間は間隔をおいて設けられ、即ち、第１接続領域に位置する基板１０及び第２接続領域に位置する基板１０のうちの少なくとも１つと、デバイス領域に位置する基板１０との間に隙間を有する。好ましくは、第１接続領域に位置する基板１０と、第２接続領域に位置する基板１０と、デバイス領域に位置する基板１０との間は、いずれも間隔をおいて設けられて、基板１０を提供し、後続に基板１０上に所望の構造をそれぞれ形成する。

【0032】

上記の実施例に基づいて、即ち、基板１０が、デバイス領域と、デバイス領域の両側にそれぞれ設けられた第１接続領域及び第２接続領域とを含むことに基づき、いくつかの可能な実現形態において、第１導電構造５０は、デバイス領域の上方に位置し且つ第１接続領域まで延在し、第２導電構造６０は、デバイス領域の上方に位置し且つ第２接続領域まで延在し、第１接続領域の上方に位置する第１導電構造５０の長さは、階段状に変化し、第２接続領域の上方に位置する第２導電構造６０の長さは、階段状に変化する。

【0033】

図１に示すように、第１導電構造５０は、デバイス領域の上方及び第１接続領域の上方に設けられ、第２導電構造６０は、デバイス領域の上方及び第２接続領域の上方に設けられる。第１接続領域の上方に位置する第１導電構造５０の長さが階段状に変化することにより、第１接続領域の上方に位置する第１導電構造５０が第１段差を形成して第１導電構造５０が第１段差の段差面を介して引き出される。第２接続領域の上方に位置する第２導電構造６０の長さが階段状に変化することにより、第２接続領域の上方に位置する第２導電構造６０が第２段差を形成して第２導電構造６０が第２段差の段差面を介して引き出される。

【0034】

いくつかの可能な実施例において、デバイス領域には間隔をおいて設けられた複数のチャネル構造２３が設けられ、デバイス領域の上方に位置する各第１導電構造５０及び各第２導電構造６０は、いずれも間隔をおいて設けられた複数のチャネル構造２３を取り囲み、第１導電構造５０とチャネル構造２３との間、及び第２導電構造６０とチャネル構造２３との間には、誘電体層が設けられる。

【0035】

図１に示すように、チャネル構造２３は複数備えてもよく、複数のチャネル構造２３はアレイ状に配置されることができる。複数のチャネル構造２３は、第１方向だけでなく、第２方向にも沿っても間隔をおいて配置され、各チャネル構造２３は、第３方向に沿って延在する。第１方向と第２方向は互いに交差し、且つ、いずれも第３方向に対して垂直である。本開示の実施例において、第１方向と第２方向は互いに垂直である。このような配置方式により、チャネル構造２３の配置をよりコンパクトにし、配置方式をより好適にし、チャネル構造２３の配置数を最大限に増やし、半導体構造の記憶密度を向上させることができる。もちろん、本開示の実施例は、第１方向と第２方向との間の角度を限定するものではなく、ユーザは実際の状況に応じて選択することができる。

【0036】

具体的に、チャネル構造２３の両端にソースとドレインがそれぞれ設けられ、ソース、チャネル構造２３及びドレインがソースピラーを形成し、ソース、チャネル構造２３及びドレインが第３方向に沿って順に積み重ねられる。即ち、アクティブピラーの延在方向は第３方向であり、後続に形成されるトランジスタは、第３方向に沿って配置され、第３方向は、基板１０に対して平行である。アクティブピラーの形状は、円柱、角柱、直方体又は他の形状であってもよく、本開示の実施例は、アクティブピラーの形状を限定するものではなく、ユーザは実際の状況に応じて選択することができる。

【0037】

デバイス領域の上方に位置する各第１導電構造５０は、間隔をおいて設けられた複数のチャネル構造２３を取り囲み、デバイス領域の上方に位置する各第２導電構造６０は、間隔をおいて設けられた複数のチャネル構造２３を取り囲む。デバイス領域の上方に位置する第１導電構造５０及び第２導電構造６０は、いずれもゲートを形成し、第１導電構造５０とチャネル構造２３との間には誘電体層（図示せず）が設けられ、第２導電構造６０とチャネル構造２３との間には誘電体層が設けられる。ゲート、誘電体層及びアクティブピラーは、ゲートオールアラウンドトランジスタ（ＧＡＡ：Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）を形成し、平面トランジスタに対して、ゲートオールアラウンドトランジスタの特徴サイズがより小さく、同じ基板１０面積を占有する場合、半導体構造の集積度を効果的に高め、記憶容量を増やすことができる。

【0038】

引き続き図１を参照すると、第１接続領域の上方に位置する各第１導電構造５０は、第１アクティブ層３１を取り囲み、第１導電構造５０と第１アクティブ層３１との間には第１絶縁層（図示せず）が設けられ、第２接続領域の上方に位置する各第２導電構造６０は、第２アクティブ層４１を取り囲み、第２導電構造６０と第２アクティブ層４１との間には、第２絶縁層（図示せず）が設けられる。

【0039】

ここで、第１接続領域の上方に位置する各第１導電構造５０は、デバイス領域の上方におけるそれに対応するゲートを引き出すために使用され、第２接続領域の上方に位置する各第２導電構造６０は、デバイス領域におけるそれに対応するゲートを引き出すために使用される。即ち、デバイス領域の上方のトランジスタのゲートは、第１接続領域の第１導電構造５０及び第２接続領域の第２導電構造６０によってそれぞれ引き出されて、周辺回路に接続される。

【0040】

具体的に、第１接続領域の上方に位置する各第１導電構造５０は、第１アクティブ層３１を取り囲み、第１アクティブ層３１は、その上の第１導電構造５０の形成のために、第１導電構造５０の支持層として使用されることができる。第１導電構造５０と第１アクティブ層３１との間には、第１絶縁層が設けられ、第１絶縁層の材質は、第１絶縁層と誘電体層が同時に形成されるように、誘電体層の材質と同一にすることができ、それにより、第１接続領域の上方の第１導電構造５０と、デバイス領域の上方の第１導電構造５０とが同時に形成されて、半導体構造の製造プロセスを簡素化させることができる。

【0041】

第２接続領域の上方に位置する各第２導電構造６０は、第２アクティブ層４１を取り囲み、第２アクティブ層４１は、その上の第２導電構造６０の形成のために、第２導電構造６０の支持層として使用されることができる。第２導電構造６０と第２アクティブ層４１との間には、第２絶縁層が設けられ、第２絶縁層の材質は、第２絶縁層と誘電体層とが同時に形成されるように、誘電体層の材質と同一にすることができ、それにより、第２接続領域の上方の第２導電構造６０と、デバイス領域の上方の第２導電構造６０とが同時に形成されて、半導体構造の製造プロセスを簡素化させることができる。

【0042】

さらに一歩進んで、第１絶縁層、第２絶縁層及び誘電体層の材質を同一にすることにより、各第１導電構造５０及び各第２導電構造６０を同時に形成することができ、半導体構造の製造プロセスをさらに簡素化させることができる。第１絶縁層、第２絶縁層及び誘電体層の材質は、酸化ケイ素、酸化ハフニウム、酸化ジルコニウム等の酸化物であってもよい。

【0043】

いくつかの可能な実施例において、同一の第１導電構造５０に対応する第１アクティブ層３１と複数のチャネル構造２３とが同一層に設けられ、同一の第２導電構造６０に対応する第２アクティブ層４１と複数のチャネル構造２３とが同一層に設けられる。

【0044】

図１に示すように、デバイス領域の上方に位置する各第１導電構造５０は、間隔をおいて設けられた複数のチャネル構造２３を取り囲み、第１接続領域の上方に位置する各第１導電構造５０は、第１アクティブ層３１を取り囲む。ここで、同一の第１導電構造５０に対応する第１アクティブ層３１と複数のチャネル構造２３とが同一層に設けられることにより、第１導電構造５０の配置がより最適化され、占有スペースがより小さくなり、第１導電構造５０の厚さがより均一になり、平坦性がより良好となる。

【0045】

同様に、デバイス領域の上方に位置する各第２導電構造６０は、間隔をおいて設けられた複数のチャネル構造２３を取り囲み、第２接続領域の上方に位置する各第２導電構造６０は、第２アクティブ層４１を取り囲む。ここで、同一の第２導電構造６０に対応する第２アクティブ層４１と複数のチャネル構造２３とが同一層に設けられることにより、第２導電構造６０の配置がより最適化され、占有スペースより小さくなり、第２導電構造６０の厚さがより均一になり、平坦性がより良好となる。

【0046】

引き続き図１を参照すると、半導体構造はさらに、間隔をおいて設けられた複数のコンタクトプラグを含み、コンタクトプラグは、第１コンタクトプラグ７０及び第２コンタクトプラグ８０を含み、複数の第１コンタクトプラグ７０は、複数の第１導電構造５０と一対一に対応して電気的に接続され、複数の第２コンタクトプラグ８０は、複数の第２導電構造６０と一対一に対応して電気的に接続される。複数のコンタクトプラグは、第１導電構造５０と第２導電構造６０とを周辺回路に電気的に接続するために使用され、複数のコンタクトプラグの間の絶縁分離を確保するために、複数のコンタクトプラグを間隔をおいて設けることにより、第１導電構造５０の間又は第２導電構造６０の間の相互干渉を回避する。

【0047】

具体的に、コンタクトプラグは、第１コンタクトプラグ７０及び第２コンタクトプラグ８０を含み、第１コンタクトプラグ７０の数を第１導電構造５０の数に合わせることにより、複数の第１コンタクトプラグ７０が複数の第１導電構造５０と一対一に対応して電気的に接続されるようにし、それにより、各第１導電構造５０をすべて周辺回路に電気的に接続し、周辺回路を介して、第１導電構造５０に対応するトランジスタを制御する。第２コンタクトプラグ８０の数を第２導電構造６０の数に合わせて、複数の第２コンタクトプラグ８０が複数の第２導電構造６０と一対一に対応して電気的に接続されるようにし、それにより、各第２導電構造６０をすべて周辺回路に電気的に接続し、周辺回路を介して第２導電構造６０に対応するトランジスタを制御する。

【0048】

例示的に、各第１導電構造５０及び各第２導電構造６０は、対向して設けられた第１表面及び第２表面を備え、ここで、第１表面は、基板１０から離れる一側であり、第２表面は、基板１０に近い一側である。第１コンタクトプラグ７０は、第１導電構造５０の第１表面に接し、第２コンタクトプラグ８０は、第２導電構造６０の第１表面に接する。

【0049】

図１に示すように、複数の第１コンタクトプラグ７０及び複数の第２コンタクトプラグ８０は、いずれも第２方向に沿って延在し、且つ、複数の第１コンタクトプラグ７０の長さと複数の第２コンタクトプラグ８０の長さは、いずれも階段状に変化する。複数の第１コンタクトプラグ７０は、第１方向に沿って配置されることができ、複数の第２コンタクトプラグ８０は、第１方向に沿って配置されることができる。このように設けることにより、複数の第１コンタクトプラグ７０及び複数の第２コンタクトプラグ８０の占有スペースがより小さくなり、トランジスタの数の増加に有利であり、それにより、半導体構造の記憶密度を高める。好ましくは、複数の第１コンタクトプラグ７０及び複数の第２コンタクトプラグ８０が占有するスペースをさらに減らすために、複数の第１コンタクトプラグ７０及び複数の第２コンタクトプラグ８０が第１方向に沿って同一行に位置する。

【0050】

複数の第１コンタクトプラグ７０の長さは階段状に変化し、複数の第２コンタクトプラグ８０の長さは階段状に変化し、ここで、長さ方向は第２方向である。このように設けることにより、複数の第１コンタクトプラグ７０及び複数の第２コンタクトプラグ８０の長さが略等しく、周辺回路と第１導電構造５０、及び周辺回路と第２導電構造６０との間の経路が略等しく、それにより、デバイス領域における各トランジスタの動作状態の差が小さくなる。

【0051】

引き続き図１を参照すると、第１コンタクトプラグ７０及び第２コンタクトプラグ８０は、いずれも、第１導電部分と、第１導電部分上に設けられた第２導電部分とを含み、第１導電部分のサイズは、第２導電部分のサイズより小さい。ここで、第１導電部分は、基板１０に近い部分であり、第２導電部分は、基板１０から遠い部分であり、即ち、第２導電部分は、第１導電部分における基板１０から遠い一側に位置する。第１コンタクトプラグ７０の第１導電部分は、第１導電構造５０に接し、第２コンタクトプラグ８０の第１導電部分は、第２導電構造６０に接する。第１導電部分のサイズは、第１導電部分の直径又は断面積を指し、第２導電部分のサイズは、第２導電部分の直径又は断面積を指すことができる。図１に示すように、基板１０上への第２導電部分の正投影は、基板１０上への第１導電部分の正投影を覆う。

【0052】

第１導電部分及び第２導電部分は、いずれも、コア層と、コア層の側面及び底面を覆う外側層とを含むことができる。ここで、コア層は、絶縁層であり得、その材質は、窒化ケイ素又は酸化ケイ素であってもよい。外側層は、金属層であり得、その材質は、タングステン又は窒化チタンであってもよい。このように設けることにより、第１導電部分及び第２導電部分の電気的特性を確保する上で、金属層の厚さを薄くして、コストを削減する。

【0053】

以上のように、本開示の実施例による半導体構造において、基板１０の上方に複数の第１導電構造５０及び複数の第２導電構造６０を設け、複数の第１導電構造５０及び複数の第２導電構造６０は、いずれも第１方向に沿って延在し、且つ、複数の第１導電構造５０の間、複数の第２導電構造６０の間、及び第１導電構造５０と第２導電構造６０との間は、いずれも間隔をおいて設けられて、絶縁分離される。複数の第１導電構造５０の長さ及び複数の第２導電構造６０の長さは、いずれも階段状に変化し、第１導電構造５０と第２導電構造６０はワード線を形成する。ワード線の製造及び引き出しが容易であるため、ワード線上に他の構造を容易に形成することができ、ワード線と周辺回路との電気的な接続を実現することができる。

【0054】

図１及び図２を参照すると、本開示の実施例はさらに、メモリを提供し、メモリは、例えばダイナミックランダムアクセスメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ、電気的消去可能プログラマブル読み取り専用メモリ（ＥＥＰＲＯＭＥ：ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ）、相変化ランダムアクセスメモリ（ＰＲＡＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又は磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等を含み得る。本開示の実施例は、ダイナミックランダムアクセスメモリを例に挙げて説明する。

【0055】

図１及び図２に示すように、当該メモリは、基板１０と、デバイス層と、ワード線構造２と、ビット線構造１とを備える。ここで、基板１０の材質は、半導体基板であり得、例えば、基板１０の材質は、単結晶シリコン、多結晶シリコン、アモルファスシリコン、ゲルマニウム、炭化ケイ素、ゲルマニウム化ケイ素、絶縁体上ゲルマニウム又は絶縁体上シリコン等であり得る。

【0056】

基板１０は、デバイス領域を含み、デバイス領域の上方にはデバイス層が設けられ、デバイス層は、間隔をおいて設けられた複数のチャネル構造２３を含む。いくつかの可能な実施例において、基板１０はさらに、第１接続領域及び第２接続領域を含み、デバイス領域は、第１接続領域と第２接続領域との間に位置し、第１接続領域及び第２接続領域は、ワード線構造２を引き出すために使用される。例示的に、第１接続領域、デバイス領域及び第２接続領域は、第１方向に沿って順に配置される。デバイス領域に位置する基板１０と、第１接続領域及び第２接続領域に位置する基板１０との間はいずれも間隔をおいて設けられることにより、基板１０を提供し、基板１０に必要な構造をそれぞれ形成する。

【0057】

複数のチャネル構造２３は、アレイ状に配置されることができ、複数のチャネル構造２３は、第１方向だけでなく、第２方向にも沿って間隔をおいて配置され、且つ、第３方向に沿って延在し、第１方向（図１のＸ方向）と第２方向（図１のＹ方向）は互いに交差し、且つ、いずれも第３方向（図２のＺ方向）に対して垂直である。このような配置方式は、チャネル構造２３の配置をよりコンパクトにし、配置方式がより好適であり、チャネル構造２３の配置数を最大限に向上させ、半導体構造の記憶密度を高める。

【0058】

チャネル構造２３の両端にはソース及びドレインをそれぞれ設け、ソース、チャネル構造２３及びドレインは、アクティブピラーを形成し、ソース、チャネル構造２３及びドレインは、第３方向に沿って順に積み重ねられ、即ち、アクティブピラーの延在方向が第３方向である。アクティブピラーの形状は、円柱、角柱、直方体又は他の形状であり得る。第３方向は、基板１０に対して平行な方向、即ち、アクティブピラーの延在方向が基板１０に対して平行である。

【0059】

ワード線構造２は、間隔をおいて設けられ且つ第１方向に沿って延在する複数のワード線を含み、複数のワード線の長さは階段状に変化し、ワード線は、デバイス層を貫通し、且つ、チャネル構造２３を取り囲む。ワード線は、ソースとドレインとの間が導通されているか否かを制御するために使用される。ビット線構造１は、間隔をおいて設けられ且つ第２方向に沿って延在する複数のビット線を含み、ビット線は、デバイス層を貫通し、且つ、チャネル構造２３に電気的に接続され、チャネル構造２３は、記憶ノードにも電気的に接続される。ビット線は、記憶ノードのデータ情報を読み取るために使用される。

【0060】

具体的に、各ワード線は、第１方向に間隔をおいて設けられた複数のチャネル構造２３を取り囲み、各ビット線は、第２方向に間隔をおいて設けられた複数のチャネル構造２３の一端に接続され、チャネル構造２３の他端は、記憶ノードに接続される。例示的に、チャネル構造２３の一端は、ドレインであり、ドレインは、ビット線に接し、チャネル構造２３の他端はソースであり、ソースは、記憶ノードに接し、記憶ノーは、コンデンサ４であり得る。

【0061】

基板１０がさらに第１接続領域及び第２接続領域を含む実施例において、第１接続領域の上方に位置する複数のワード線の長さは階段状に変化し、且つ、第２接続領域の上方に位置する複数のワード線の長さは階段状に変化する。

【0062】

ワード線の一部は、デバイス領域に位置し且つ第１接続領域まで延在し、残余のワード線の一部は、デバイス領域に位置し且つ第２接続領域まで延在する。デバイス領域に位置するワード線は、ゲートとして使用され、ワード線とチャネル構造２３との間に誘電体層が設けられ、ゲート、ソース、ドレイン、チャネル構造２３及び誘電体層がトランジスタ３を形成し、当該トランジスタ３は、ゲートオールアラウンドトランジスタであり、平面トランジスタに対して、ゲートオールアラウンドトランジスタの特徴サイズがより小さく、同じ基板１０面積を占有する場合、半導体構造の集積度を効果的に高め、記憶容量を増やすことができる。

【0063】

第１接続領域の上方に位置する複数のワード線の長さは、当該ワード線の一部が第２方向に沿って段差を形成するように、階段状に変化する。第２接続領域の上方に位置する複数のワード線は、当該部分が第２方向に沿って段差を形成するように、構造的に変化される。周辺回路への接続を容易にするために、ワード線は、第１接続領域及び第２接続領域の上方に位置する部分をゲート引き出し端とする。

【0064】

いくつかの可能な例において、第１接続領域の上方に位置する各ワード線は、第１アクティブ層３１を取り囲み、第１アクティブ層３１は、当該ワード線の形成のために、当該ワード線の支持層として使用されることができる。第１接続領域上に位置するワード線と、第１アクティブ層３１との間に第１絶縁層が設けられる。第２接続領域の上方に位置する各ワード線は、第２アクティブ層４１を取り囲み、第２アクティブ層４１は、当該ワード線の形成のために、当該ワード線の支持層として使用されることができる。第２接続領域上に位置するワード線と、第２アクティブ層４１との間に第２絶縁層が設けられる。

【0065】

なお、メモリはさらに、複数の支持層及び隔離層を含み、複数の支持層は、第２方向に沿って、隣接するトランジスタ３の間に設けられ、隔離層は、ワード線の間に充填される。支持層を設けることは、一方で、第２方向でのトランジスタ３の積み重ねを容易にし、もう一方で、隣接するトランジスタ３の間を電気的に隔離させることができる。隔離層を設けることは、隣接するトランジスタ３の間を電気的に隔離させて、トランジスタ３の相互干渉を回避することができる。

【0066】

いくつかの可能な実施例において、メモリはさらに、間隔をおいて設けられた複数のコンタクトプラグを含み、コンタクトプラグは、ワード線と一対一に対応して電気的に接続されて、ワード線を周辺回路に接続させる。コンタクトプラグは、第１接続領域に位置する複数の第１コンタクトプラグ７０及び第２接続領域に位置する複数の第２コンタクトプラグ８０を含み、複数の第１コンタクトプラグ７０及び複数の第２コンタクトプラグ８０は、いずれも第２方向に沿って延在し、且つ、複数の第１コンタクトプラグ７０の長さ及び複数の第２コンタクトプラグ８０の長さは、いずれも階段状に変化する。このように設けることにより、複数の第１コンタクトプラグ７０及び複数の第２コンタクトプラグ８０の長さが略等しく、周辺回路と各ワード線の経路が略等しく、それにより、デバイス領域内の各トランジスタの動作状態の差が小さくなる。

【0067】

以上のように、本開示の実施例によるメモリにおいて、基板１０のデバイス領域の上方にデバイス層が設けられ、デバイス層は、間隔をおいて設けられた複数のチャネル構造２３を含み、複数のビット線は、間隔をおいて設けられ且つ第２方向に沿って延在し、ビット線は、デバイス層を貫通し、且つ、チャネル構造２３に電気的に接続され、チャネル構造２３はさらに、記憶ノードに電気的に接続され、複数のワード線は、間隔をおいて設けられ且つ第１方向に沿って延在し、その長さは階段状に変化し、ワード線は、デバイス層を貫通し、チャネル構造２３に電気的に接続される。階段状に変化するワード線を形成することにより、ワード線を引き出して、ワード線の製造が容易となり、さらに、ワード線に他の構造を形成することが容易となり、ワード線と周辺回路との電気的な接続を実現する。

【0068】

図３を参照すると、本開示の実施例はさらに、半導体構造の製造方法を提供し、当該製造方法は、ステップＳ１０～Ｓ２０を含む。

【0069】

ステップＳ１０において、基板を提供する。

【0070】

図４を参照すると、基板１０の材質は、半導体基板であり得、例えば、基板１０の材質が、単結晶シリコン、多結晶シリコン、アモルファスシリコン、ゲルマニウム、炭化ケイ素、ゲルマニウム化ケイ素、絶縁体上ゲルマニウム又は絶縁体上シリコンであってもよい。いくつかの可能な実施例において、基板１０は、デバイス領域と、デバイス領域の両側にそれぞれ設けられた第１接続領域及び第２接続領域とを含む。ここで、デバイス領域にトランジスタ等の半導体デバイスが設けられ、第１接続領域及び第２接続領域は、半導体デバイスと周辺回路とを電気的に接続させるために、いずれもデバイス領域内の半導体デバイスを引き出すために使用される。

【0071】

例示的に、第１接続領域（図４のＡに示すように）、デバイス領域（図４のＢに示すように）及び第２接続領域（図４のＣに示すように）が第１方向に沿って順に配置される。第１方向は、図１に示す水平方向（Ｘ方向）であり、第１接続領域は、デバイス領域の左側に位置し、第２接続領域は、デバイス領域の右側に位置する。デバイス領域に位置する基板１０、第１接続領域に位置する基板１０、及び第２接続領域に位置する基板１０は一体型であってもよいし、間隔をおいて設けられてもよい。例えば、第１接続領域に位置する基板１０と第２接続領域に位置する基板１０のうちの少なくとも１つと、デバイス領域に位置する基板１０との間に隙間がある。好ましくは、第１接続領域に位置する基板１０と、第２接続領域に位置する基板１０と、デバイス領域に位置する基板１０との間は、すべて間隔をおいて設けられて、基板１０を提供し、基板１０上に必要な構造をそれぞれ形成する。

【0072】

ステップＳ２０において、基板の上方に導電構造を形成し、導電構造は、間隔をおいて設けられた第１方向に沿って延在する複数の第１導電構造及び第２導電構造を含み、複数の第１導電構造の長さ及び複数の第２導電構造の長さは、いずれも階段状に変化する。
図５～図８を参照すると、複数の第１導電構造５０及び複数の第２導電構造６０は、第２方向に沿って積み重ねられ、且つ、複数の第１導電構造５０は間隔をおいて設けられ、複数の第２導電構造６０は間隔をおいて設けられ、第１導電構造５０と第２導電構造６０との間は間隔をおいて設けられて、各第１導電構造５０と各第２導電構造６０との絶縁分離を確保する。第２方向は、第１方向と交差することができ、好ましくは、複数の第１導電構造５０及び複数の第２導電構造６０の配置をよりコンパクトにするように、第２方向は、第１方向に対して垂直である。例示的に、第１方向は、基板１０に対して平行な方向（図８のＸ方向）であり、第２方向は、基板１０に対して垂直な方向（図８のＹ方向）である。

【0073】

複数の第１導電構造５０及び複数の第２導電構造６０は、第２方向に沿って順に交互に間隔をおいて設けられる。即ち、隣接する各２つの第１導電構造５０の間に１つの第２導電構造６０が設けられ、又は、隣接する各２つの第２導電構造６０の間に１つの第１導電構造５０が設けられる。このように設けることにより、第２方向に沿って、隣接する２つの第１導電構造５０の間の距離と、隣接する２つの第２導電構造６０の間の距離とが略等しく、第１導電構造５０の引き出し端と第２導電構造６０の引き出し端の分布がより均一になって、第１導電構造５０と第２導電構造６０とがほぼ対称となり、基板１０の上方のスペースを十分に活用することができる。

【0074】

複数の第１導電構造５０は、第１方向に沿って延在し、且つ、複数の第１導電構造５０の長さが階段状に変化し、複数の第２導電構造６０は、第１方向に沿って延在し、且つ、複数の第２導電構造６０の長さが階段状に変化する。このように設けることにより、各第１導電構造５０と各第２導電構造６０は、いずれも部分的に露出され、それにより、各第１導電構造５０及び各第２導電構造６０を引き出して、周辺回路に接続するのが容易となる。

【0075】

具体的に、第１導電構造５０は、デバイス領域の上方に位置し且つ第１接続領域まで延在し、第２導電構造６０は、デバイス領域の上方に位置し且つ第２接続領域まで延在し、第１接続領域の上方に位置する第１導電構造５０の長さは階段状に変化し、第２接続領域の上方に位置する第２導電構造６０の長さは階段状に変化する。即ち、第１導電構造５０がデバイス領域の上方及び第１接続領域の上方に設けられ、第２導電構造６０がデバイス領域の上方及び第２接続領域の上方に設けられる。第１接続領域の上方に位置する第１導電構造５０の長さは階段状に変化することにより、第１接続領域の上方に位置する第１導電構造５０が第１段差を形成するようにし、第１導電構造５０が第１段差の段差面を介して引き出される。第２接続領域の上方に位置する第２導電構造６０の長さは階段状に変化することにより、第２接続領域の上方に位置する第２導電構造６０が第２段差を形成するようにし、第２導電構造６０が第２段差の段差面を介して引き出される。

【0076】

具体的な一実現形態において、基板１０の上方に導電構造を形成すること（ステップＳ２０）は、ステップＳ２１を含む。
ステップＳ２１において、基板のデバイス領域、第１接続領域及び第２接続領域に第１積層構造、第２積層構造及び第３積層構造をそれぞれ形成し、第１積層構造は、交互に積み重ねられる第１犠牲層及びデバイス層を含み、第２積層構造は、交互に積み重ねられる第２犠牲層及び第１アクティブ層を含み、第３積層構造は、交互に積み重ねられる第３犠牲層及び第２アクティブ層を含み、複数の第１アクティブ層は、第１部分のデバイス層と一対一に対応し、複数の第２アクティブ層は、第２部分のデバイス層と一対一に対応する。

【0077】

図４に示すように、基板１０のデバイス領域に第１積層構造２０を形成し、基板１０の第１接続領域に第２積層構造３０を形成し、基板１０の第２接続領域に第３積層構造４０を形成する。第１積層構造２０は、複数の第１犠牲層２２及び複数のデバイス層２１を含み、第１犠牲層２２及びデバイス層２１が第２方向に沿って順に重ね合わされて設けられる。第２積層構造３０は、複数の第２犠牲層３２及び複数の第１アクティブ層３１を含み、第２犠牲層３２及び第１アクティブ層３１は、第２方向に沿って順に重ね合わされて設けられる。第３積層構造４０は、複数の第３犠牲層４２及び複数の第２アクティブ層４１を含み、第３犠牲層４２及び第２アクティブ層４１は、第２方向に沿って順に重ね合わされて設けられる。

【0078】

ここで、複数の第１アクティブ層３１は、第１部分のデバイス層２１と一対一に対応し、複数の第２アクティブ層４１は、第２部分のデバイス層２１と一対一に対応する。好ましくは、複数の第１アクティブ層３１は、それぞれ、奇数層のデバイス層２１に対応し且つ同一層に設けられ、複数の第２アクティブ層４１は、それぞれ、偶数層のデバイス層２１に対応し且つ同一層に設けられる。このように設けることにより、隣接する第１アクティブ層３１は、第２方向に沿う距離が、隣接する第２アクティブ層４１の第２方向に沿う距離と略等しく、それにより、第１接続領域の上方の構造と第２接続領域の上方の構造の分布がより均一になり、対称に接近し、スペースの十分に活用することができる。

【0079】

いくつかの可能な例において、第１犠牲層２２は、第１積層構造２０における基板１０に近い最外側に位置し、即ち、第１犠牲層２２が基板１０上に位置する。このように設けることにより、各層のデバイス層２１が後続にすべてトランジスタ３を形成することができ、トランジスタ３の数を増やし、それにより、半導体構造の記憶密度を高める。それに対応して、第２犠牲層３２と第３犠牲層４２も基板１０上に位置する。

【0080】

第１アクティブ層３１の材質は、Ｎドーピングシリコンを含み、第１犠牲層２２の材質は、ゲルマニウム化ケイ素を含み、第１アクティブ層３１、第２アクティブ層４１及び第３アクティブ層の材質が同一であり、第１犠牲層２２、第２犠牲層３２及び第３犠牲層４２の材質が同一である。第１アクティブ層３１、第２アクティブ層４１、第３アクティブ層、第１犠牲層２２、第２犠牲層３２及び第３犠牲層４２は、いずれも堆積プロセスによって形成されることができる。

【0081】

ステップＳ２２において、各デバイス層が間隔をおいて設けられた複数のチャネル構造を形成するように、第１犠牲層と、デバイス層の一部とを除去する。

【0082】

図４及び図５を参照すると、複数のチャネル構造２３は、アレイ状に配置されることができ、複数のチャネル構造２３は、第１方向だけでなく、第２方向にも沿って間隔をおいて配置され、且つ、第３方向に沿って延在し、第１方向は、第２方向と互いに交差し、且つ、いずれも第３方向に対して垂直である。このような配置方式は、チャネル構造２３の配置をよりコンパクトにし、配置方式がより好適であり、チャネル構造２３の配置数を最大限に向上させ、半導体構造の記憶密度を高めることができる。

【0083】

デバイス層２１はさらに、チャネル構造２３の両端にそれぞれ位置するソース及びドレインを形成し、ソース、チャネル構造２３及びドレインは、アクティブピラーを形成し、ソース、チャネル構造２３及びドレインは、第３方向に沿って順に積み重ねられ、即ち、アクティブピラーの延在方向が第３方向である。アクティブピラーの形状は、円柱、角柱、直方体又は他の形状であり得る。第３方向は、基板１０に対して平行な方向、即ち、アクティブピラーの延在方向が基板１０に対して平行である。

【0084】

いくつかの可能な実現形態において、図５及び図６を参照すると、各デバイス層２１が間隔をおいて設けられた複数のチャネル構造２３を形成するように、第１犠牲層２２と、デバイス層２１の一部とを除去することは、次のことを含む。
第１積層構造２０に間隔をおいて設けられた、且つ、第３方向に沿って延在する複数の第１トレンチ２４を形成し、第１トレンチ２４は、基板１０を露出し、且つ、各デバイス層２１を間隔をおいて設けられた複数のアクティブピラーに分離され、アクティブピラーは、チャネル構造２３を含む。具体的に、図５に示すように、まず、第１積層構造２０、第２積層構造３０及び第３積層構造４０上にマスク層９０を形成し、第１積層構造２０上のマスク層９０は、第１パターンを有し、第１パターンは、第１積層構造２０の表面の一部を露出し、ここで、マスク層９０は、フォトレジストであり得、次に、マスク層９０をマスクとして、第１積層構造２０をエッチングすることにより、第１トレンチ２４を形成し、第１トレンチ２４を形成した後、第１積層構造２０上のマスク層９０を除去する。

【0085】

第１トレンチ２４を形成した後、異なる層に設けられた各アクティブピラーの間に間隔が存在するように、第１トレンチ２４を利用して第１犠牲層２２を除去する。具体的に、図６に示すように、選択的な湿式エッチングプロセスにより、第１トレンチ２４内に露出された第１犠牲層２２をエッチングして、第１犠牲層２２をすべて除去し、第２犠牲層３２及び第３犠牲層４２を除去しないか、少々除去するようにする。第１犠牲層２２を除去した後、第２積層構造３０及び第３積層構造４０上のマスク層９０を除去する。

【0086】

ステップＳ２３において、チャネル構造から離れる第１アクティブ層の一部及び第２アクティブ層の一部を除去することにより、残余の第１アクティブ層及び第２アクティブ層の長さがいずれも階段状に変化するようにする。

【0087】

図６及び図７を参照すると、第２犠牲層３２と、チャネル構造２３から離れる第１アクティブ層３１の一部とを除去し、残余の第１アクティブ層３１の長さは階段状に変化して、段差を形成することにより、各層の第１アクティブ層３１の表面が一部露出することを確保し、その上に他の構造を容易に形成する。第３犠牲層４２と、チャネル構造２３から離れる第２アクティブ層４１の一部とを除去し、残余の第２アクティブ層４１の長さは階段状に変化して、段差を形成することにより、各層の第２アクティブ層４１の表面が一部露出することを確保し、その上に他の構造を容易に形成する。

【0088】

ステップＳ２４において、第１アクティブ層及びそれに対応するチャネル構造に第１導電構造を形成し、第２アクティブ層及びそれに対応するチャネル構造に第２導電構造を形成する。

【0089】

図７及び図８を参照すると、第１導電層及び第２導電層を形成した後、複数の第１導電構造５０の長さ及び複数の第２導電構造６０の長さは、いずれも階段状に変化する。具体的に、基板１０に近い第１導電構造５０の長さは、基板１０から遠い第１導電構造５０の長さより長くて、複数の第１導電構造５０の長さが階段状に変化し、基板１０に近い第２導電構造６０の長さは、基板１０から遠い第２導電構造６０の長さより長くて、複数の第２導電構造６０の長さが階段状に変化する。

【0090】

いくつかの可能な実施例において、第１アクティブ層３１及びそれに対応するチャネル構造２３に第１導電構造５０を形成し、第２アクティブ層４１及びそれに対応するチャネル構造２３に第２導電構造６０を形成する（ステップＳ２４）前に、第１アクティブ層３１、第２アクティブ層４１及びチャネル構造２３に絶縁材料を堆積し、第１アクティブ層３１上に位置する絶縁材料は、第１絶縁層を形成し、チャネル構造２３上に位置する絶縁層材料は、誘電体層を形成し、第２アクティブ層４１上に位置する絶縁材料は、第２絶縁層を形成し、第１絶縁層、誘電体層及び第２絶縁層は、いずれも間隔をおいて設けられる。

【0091】

即ち、第１導電構造５０及び第２導電構造６０を形成する前に、チャネル構造２３と第１導電構造５０及び第２導電構造６０との絶縁を確保するために、まず、チャネル構造２３の表面に誘電体層を形成する。同時に、第１アクティブ層３１の表面に第１絶縁層を形成し、第２アクティブ層４１の表面に第２絶縁層を形成し、第１導電構造５０及び第２導電構造６０のそれぞれの平坦性を確保するために、誘電体層、第１絶縁層及び第２絶縁層を共に形成する。

【0092】

ここで、チャネル構造２３の表面とは、チャネル構造２３の外周面を指し、誘電体層はチャネル構造２３を一周取り囲む。第１アクティブ層３１の表面は、第１アクティブ層３１の外周面を指してもよく、第１アクティブ層３１における第２方向に沿って対向する２つの表面と、チャネル構造２３に向かう表面を指してもよく、即ち、第１絶縁層は、少なくとも第１アクティブ層３１における第２方向に沿って対向する２つの表面と、チャネル構造２３に向かう表面とを覆う。第２アクティブ層４１の表面は、第２アクティブ層４１の外周面を指してもよく、第２アクティブ層４１における第２方向に沿って対向する２つの表面と、チャネル構造２３に向かう表面とを指してもよく、即ち、第２絶縁層は、少なくとも第２アクティブ層４１における第２方向に沿って対向する２つの表面と、チャネル構造２３に向かう表面とを覆う。

【0093】

第１絶縁層、誘電体層及び第２絶縁層を形成した後、第１絶縁層、誘電体層及び第２絶縁層上に導電材料を堆積し、第１絶縁層及び部分的な誘電体層上に位置する導電材料は、第１導電構造５０を形成し、第２絶縁層及び他の部分的な誘電体層上に位置する導電材料は、第２導電構造６０を形成する。

【0094】

具体的に、第１導電構造５０及び第２導電構造６０は、ワード線として使用され、各第１導電構造５０は、対応する第１絶縁層と、当該第１絶縁層と同一層に設けられた誘電体層とを覆い、且つ、各誘電体層の間と誘電体層と第１絶縁層との間に充填される。各第２導電構造６０は、対応する第２絶縁層と、当該第２絶縁層と同一層に設けられた誘電体層とを覆い、且つ、各誘電体層の間と誘電体層と第２絶縁層との間に充填される。誘電体層を覆う第１導電構造５０及び第２導電構造６０は、ゲートを形成し、ゲートは、ワード線の一部であり、第１絶縁層を覆う第１導電構造５０と、第２絶縁層を覆う第２導電構造６０とは、いずれもゲートの引き出し端として使用されて、周辺回路に接続される。

【0095】

いくつかの可能な実施例において、基板１０の上方に導電構造を形成した後、間隔をおいて設けられた複数のコンタクトプラグをさらに含み、コンタクトプラグは、第１コンタクトプラグ７０及び第２コンタクトプラグ８０を含み、複数の第１コンタクトプラグ７０は、複数の第１導電構造５０と一対一に対応して電気的に接続され、複数の第２コンタクトプラグ８０は、複数の第２導電構造６０と一対一に対応して電気的に接続され、且つ、複数の第１コンタクトプラグ７０及び複数の第２コンタクトプラグ８０の長さは、いずれも階段状に変化する。

【0096】

複数のコンタクトプラグは、第１導電構造５０と第２導電構造６０とを周辺回路に電気的に接続するために使用され、複数のコンタクトプラグの間の絶縁分離を確保するために、複数のコンタクトプラグは間隔をおいて設けられ、それにより、第１導電構造５０の間又は第２導電構造６０の間の相互干渉を回避する。

【0097】

第１コンタクトプラグ７０の数を第１導電構造５０の数に合わせて、複数の第１コンタクトプラグ７０が複数の第１導電構造５０と一対一に対応して電気的に接続され、それにより、各第１導電構造５０をすべて周辺回路に電気的に接続して、周辺回路により第１導電構造５０に対応するトランジスタを制御することができる。第２コンタクトプラグ８０の数を第２導電構造６０の数に合わせて、複数の第２コンタクトプラグ８０が複数の第２導電構造６０と一対一に対応して電気的に接続され、それにより、各第２導電構造６０をすべて周辺回路に電気的に接続して、周辺回路により、第２導電構造６０に対応するトランジスタを制御することができる。

【0098】

複数の第１コンタクトプラグ７０は、第１方向に沿って配置されることができ、複数の第２コンタクトプラグ８０は、第１方向に沿って配置されることができる。このように設けることにより、複数の第１コンタクトプラグ７０及び複数の第２コンタクトプラグ８０の占有スペースがより小さく、トランジスタの数の増加に有利であり、それにより、半導体構造の記憶密度を高める。好ましくは、複数の第１コンタクトプラグ７０及び複数の第２コンタクトプラグ８０は、第１方向に沿って同一行に位置し、複数の第１コンタクトプラグ７０及び複数の第２コンタクトプラグ８０が占有するスペースをさらに減らす。

【0099】

複数の第１コンタクトプラグ７０の長さは階段状に変化し、複数の第２コンタクトプラグ８０の長さは階段状に変化し、ここで、長さ方向は第２方向である。このように設けることにより、複数の第１コンタクトプラグ７０及び複数の第２コンタクトプラグ８０の長さが略等しく、周辺回路と第１導電構造５０との間、及び周辺回路と第２導電構造６０との間の経路が略等しく、それにより、デバイス領域における各トランジスタの動作状態の差が小さくなる。

【0100】

第１コンタクトプラグ７０及び第２コンタクトプラグ８０は、いずれも第１導電部分と、第１導電部分上に設けられた第２導電部分とを含み、第１導電部分のサイズは、第２導電部分のサイズより小さい。ここで、第１導電部分は、基板１０に近い部分であり、第２導電部分は、基板１０から遠い部分であり、即ち、第２導電部分が第１導電部分における基板１０から遠い一側に位置する。第１導電部分のサイズは、第１導電部分の直径又は断面積を指してもよく、第２導電部分のサイズは、第２導電部分の直径又は断面積を指してもよい。図１に示すように、基板１０上への第２導電部分の正投影は、基板１０上への第１導電部分の正投影を覆う。

【0101】

第１導電部分及び第２導電部分は、いずれもコア層と、コア層の側面及び底面を覆う外側層とを含み得る。ここで、コア層は、絶縁層であり得、その材質は、窒化ケイ素又は酸化ケイ素であり得る。外側層は、金属層であり得、その材質は、タングステン又は窒化チタンであり得る。このように設けることにより、第１導電部分及び第２導電部分の電気的特性を確保することを前提に、金属層の厚さを薄くし、コストを削減することができる。

【0102】

以上のように、本開示の実施例による半導体構造の製造方法において、間隔をおいて設けられた第１方向に沿って延在する複数の第１導電構造５０及び第２導電構造６０を含む導電構造を基板１０の上方に形成することにより、複数の第１導電構造５０の長さ及び複数の第２導電構造６０の長さは、いずれも階段状に変化し、第１導電構造５０及び第２導電構造６０はワード線を形成する。ワード線の製造及び引き出しが容易であるため、ワード線上に他の構造を容易に形成することができ、ワード線と周辺回路との電気的な接続を実現することができる。

【0103】

本明細書の各実施例又は実施形態を漸進的に説明し、各実施例は、他の実施例との相違点を重点的に説明し、各実施例の間の同一で類似な部分は、相互に参照すればよい。「一実施形態」、「いくつかの実施形態」、「例示的な実施形態」、「一例」、「具体的な例」、又は「いくつかの例」等の用語の説明は、実施形態又は例に組み合わせて説明された特定の特徴、構造、材料又は特徴が本開示の少なくとも１つの実施形態又は例に含まれることを意味する。本明細書において、上記用語の例示的な表現は、必ずしも同じ実施形態又は例を意味するものではない。さらに、記述された特定の特徴、構造、材料又は特徴は、任意の１つ又は複数の実施形態又は例において適切な方法で組み合わせることができる。

【0104】

最後に、上述した各実施例は、本開示の技術的解決策を説明するためのものであり、それらを限定するためのものではなく、上述した各実施例を参照して本開示を詳細に説明したが、当業者は、上述した各実施例に記載された技術的解決策を変更するか、又はその中の技術的特徴の一部または全部を同等に置換することができるが、これらの変更又は置換は、対応する技術的解決策の本質を本開示の各実施例の技術的解決策から逸脱させるものではないことを理解されたい。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】