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特表2024-519949ワード線信号タイミングを改善するためのワード線回路を含むメモリアレイ回路及び関連方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-05-21
(54)【発明の名称】ワード線信号タイミングを改善するためのワード線回路を含むメモリアレイ回路及び関連方法
(51)【国際特許分類】
G11C 8/08 20060101AFI20240514BHJP
【ＦＩ】
G11C8/08
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023572091
(86)(22)【出願日】2022-05-02
(85)【翻訳文提出日】2023-11-21
(86)【国際出願番号】 US2022027186
(87)【国際公開番号】W WO2022250866
(87)【国際公開日】2022-12-01
(31)【優先権主張番号】17/332,629
(32)【優先日】2021-05-27
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】314015767
【氏名又は名称】マイクロソフト テクノロジー ライセンシング，エルエルシー
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】ゲ，シャオピン
(72)【発明者】
【氏名】チャイ，チアミン
(72)【発明者】
【氏名】マルツロフ，ジェイソン・フィリップ
(57)【要約】
ワード線信号の安定性を提供するワード線回路を含むメモリアレイ回路を開示する。メモリアクセス動作において、メモリアレイのメモリ行のワード線上のワード線信号の状態は、ラッチクロック信号の第１のクロック状態の間のワード線ラッチの状態に基づくことができる。ワード線ラッチは、復号化したメモリアドレスから生成されたアドレスデコード信号を受信する。反転遅延クロック回路が、ラッチクロック信号からクロックパルスを生成する。ワード線ラッチは、クロックパルス中にアドレスデコード信号を格納し、格納したアドレスデコード信号に基づいてワード線信号を生成する。メモリアドレスはアドレスバスから受信される。パススルー・アドレス捕捉ラッチは、デコーダがメモリアドレスを復号化するために利用できる時間を最大化し、ワードラインラッチは、ワードライン信号に伝播されるアドレス信号の変動を低減する。
【特許請求の範囲】
【請求項1】
メモリアレイ回路であって、当該メモリアレイ回路は、複数のメモリ行であって、各メモリ行には、
複数のメモリビットセル回路と、
該複数のメモリビットセル回路のそれぞれに結合されるワード線と、が含まれる、複数のメモリ行と、
反転遅延クロック回路であって、
第１のクロック状態及び第２のクロック状態の一方を構成するラッチクロック信号を受信し、
前記第１のクロック状態を構成する前記ラッチクロック信号を受信することに応答して、前記第２のクロック状態を構成する反転遅延クロック信号を生成し、及び
前記第２のクロック状態を構成する前記ラッチクロック信号を受信することに応答して、前記第１のクロック状態を構成する前記反転遅延クロック信号を生成するように構成される反転遅延クロック回路と、
複数のワード線ラッチ回路であって、各ワード線ラッチ回路が、前記複数のメモリ行のうちの１つのメモリ行のワード線に結合され、
前記ラッチクロック信号及び前記反転遅延クロック信号を受信し、
アクティブ状態及び非アクティブ状態の一方を構成するデコード状態を含むアドレスデコード信号を受信し、
前記第１のクロック状態を構成する前記ラッチクロック信号と前記第１のクロック状態を構成する前記反転遅延クロック信号とに応答して、前記受信したアドレスデコード信号の前記デコード状態を格納し、前記アドレスデコード信号の前記格納したデコード状態を含むワード線信号を、前記複数のメモリ行のうちの１つのメモリ行の前記ワード線上に生成し、
前記第１のクロック状態を構成する前記ラッチクロック信号と前記第２のクロック状態を構成する前記反転遅延クロック信号とに応答して、前記アドレスデコード信号の前記格納したデコード状態を含む前記ワード線信号を、前記複数のメモリ行のうちの１つのメモリ行のワード線に保持し、及び
前記第２のクロック状態を構成する前記ラッチクロック信号に応答して、前記アドレスデコード信号の前記非アクティブ状態を構成する前記ワード線信号を、前記複数のメモリ行のうちの１つのメモリ行のワード線上に生成するように構成される複数のワード線ラッチ回路と、を含む、
メモリアレイ回路。
【請求項2】
前記反転遅延クロック回路は、前記ラッチクロック信号を受信した後の遅延期間の満了に応答して、前記反転遅延クロック信号を生成するようにさらに構成される、請求項１に記載のメモリアレイ回路。
【請求項3】
前記反転遅延クロック回路は、前記ラッチクロック信号を受信するように構成される遅延回路と、
該遅延回路に結合された入力を含むインバータ回路と、を含み、
前記反転遅延クロック信号は前記インバータ回路の出力で生成される、請求項２に記載のメモリアレイ回路。
【請求項4】
前記ワード線ラッチ回路は、内部ノードに結合されたプルアップ回路と、
前記内部ノードに結合されたプルダウン回路と、
前記内部ノードから前記ワード線に結合されたインバータ回路と、を含む、請求項１に記載のメモリアレイ回路。
【請求項5】
前記プルアップ回路は、前記第２のクロック状態を構成する前記ラッチクロック信号に応答して、前記内部ノードを前記アクティブ状態に対応する第１の電源電圧にプルアップするように構成される第１のトランジスタ回路と、
前記非アクティブ状態を構成する前記ワード線信号に応答して、前記非アクティブ状態を構成する前記アドレスデコード信号に応答して、前記内部ノードを前記第１の電源電圧にプルアップし、及び前記第２のクロック状態を構成する前記反転遅延クロック信号に応答して、前記内部ノードを前記第１の電源電圧にプルアップするように構成される第２のトランジスタ回路と、を含む、請求項４に記載のメモリアレイ回路。
【請求項6】
前記第１のトランジスタ回路は、第１のトランジスタを含み、該第１のトランジスタは、第１の電源電圧ノードに結合された第１の端子と、
前記内部ノードに結合された第２の端子と、
前記第２のクロック状態を構成する前記ラッチクロック信号に応答して、前記第１の電源電圧ノードと前記内部ノードとの結合を制御するように構成されるゲート端子と、を含む、請求項５に記載のメモリアレイ回路。
【請求項7】
前記第２のトランジスタ回路は、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタを含み、前記第２のトランジスタは、
プルアップノードに結合された第１の端子と、
前記内部ノードに結合された第２の端子と、
前記非アクティブ状態を構成する前記アドレスデコード信号に応答して、第１のプルアップノードと前記内部ノードとの結合を制御するように構成されるゲート端子と、を含み、
前記第３のトランジスタは、
第１の電源電圧ノードに結合された第１の端子と、
前記プルアップノードに結合された第２の端子と、
前記非アクティブ状態を構成する前記ワード線信号に応答して、前記第１の電源電圧ノードと前記プルアップノードとの結合を制御するように構成されるゲート端子と、を含み、
前記第４のトランジスタは、
前記プルアップノードに結合された第１の端子と、
前記内部ノードに結合された第２の端子と、
前記第２のクロック状態を構成する前記反転遅延クロック信号に応答して、前記プルアップノードと前記内部ノードとの結合を制御するように構成されるゲート端子と、を含む、請求項５に記載のメモリアレイ回路。
【請求項8】
前記プルダウン回路は、前記第１のクロック状態を構成する前記ラッチクロック信号に応答して、前記アクティブ状態を構成する前記ワード線に応答して、前記内部ノードを、前記非アクティブ状態に対応する第２の電源電圧にプルダウンし、
前記アクティブ状態を構成する前記アドレスデコード信号及び前記第１のクロック状態を構成する前記反転遅延クロック信号に応答して、前記内部ノードを前記第２の電源電圧にプルダウンするようにさらに構成される、請求項４に記載のメモリアレイ回路。
【請求項9】
前記プルダウン回路は、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、及び第８のトランジスタを含み、前記第５のトランジスタは、
前記内部ノードに結合された第１の端子と、
プルダウンノードに結合された第２の端子と、
前記第１のクロック状態を構成する前記ラッチクロック信号に応答して、前記内部ノードと前記プルダウンノードとの結合を制御するように構成されるゲート端子と、を含み、
前記第６のトランジスタは、
前記プルダウンノードに結合された第１の端子と、
第２の端末と、
前記アクティブ状態を構成する前記アドレスデコード信号に応答して、前記プルダウンノードと前記第６のトランジスタの前記第２の端子との結合を制御するように構成されるゲート端子と、を含み、
前記第７のトランジスタは、
前記第６のトランジスタの前記第２の端子に結合された第１の端子と、
第２の電源電圧ノードに結合された第２の端子と、
前記第１のクロック状態を構成する前記反転遅延クロック信号に応答して、前記第６のトランジスタの前記第２の端子と前記第２の電源電圧ノードとの結合を制御するように構成されるゲート端子と、を含み、
前記第８のトランジスタは、
前記プルダウンノードに結合された第１の端子と、
前記第２の電源電圧ノードに結合された第２の端子と、
前記アクティブ状態を構成する前記ワード線に応答して、前記プルダウンノードと前記第２の電源電圧ノードとの結合を制御するように構成されるゲート端子と、を含む、請求項８に記載のメモリアレイ回路。
【請求項10】
復号化回路をさらに含み、該復号化回路は、第１のアドレスバスに結合された入力と、
複数の出力であって、各出力が前記複数のワード線ラッチ回路のうちの１つワード線ラッチ回路に結合される、複数の出力と、を含み、前記復号化回路は、
前記第１のアドレスバス上で第１のアドレス信号を受信し、
該第１のアドレス信号を復号化し、
該復号化した第１のアドレス信号に対応する前記複数の出力のうちの１つの出力上で、アクティブ状態を構成する前記アドレスデコード信号を生成し、及び
前記復号化した第１のアドレス信号に対応しない前記複数の出力のうちの出力上で、非アクティブ状態を構成する前記アドレスデコード信号を生成する、ようにさらに構成される、請求項１に記載のメモリアレイ回路。
【請求項11】
前記第１のアドレスバス及び第２のアドレスバスに結合されたアドレス捕捉回路をさらに含み、該アドレス捕捉回路は、前記第２のアドレスバス上で第２のアドレス信号を受信し、
システムクロックアクティブ状態及びシステムクロック非アクティブ状態の一方を構成するシステムクロック信号を受信し、
前記システムクロックアクティブ状態を構成する前記システムクロック信号に応答して、前記第２のアドレス信号を格納し、前記アドレス捕捉回路に格納した前記第２のアドレス信号に基づいて、前記第１のアドレスバス上に前記第１のアドレス信号を生成し、及び
前記システムクロック非アクティブ状態を構成する前記システムクロック信号に応答して、前記第２のアドレスバス上で受信した前記第２のアドレス信号に基づいて、前記第１のアドレス信号を前記第１のアドレスバス上に生成するようにさらに構成される、請求項１０に記載のメモリアレイ回路。
【請求項12】
前記第１、第２、第３、及び第４のトランジスタは、ＰＭＯＳトランジスタを含む、請求項７に記載のメモリアレイ回路。
【請求項13】
前記第５、第６、第７、及び第８のトランジスタは、ＮＭＯＳトランジスタを含む、請求項９に記載のメモリアレイ回路。
【請求項14】
メモリアレイ回路を含む集積回路（ＩＣ）であって、前記メモリアレイ回路は、複数のメモリ行であって、各メモリ行には、
複数のメモリビットセル回路と、
該複数のメモリビットセル回路のそれぞれに結合されるワード線と、が含まれる、複数のメモリ行と、
反転遅延クロック回路であって、
第２のクロック状態及び第１のクロック状態の一方を構成するラッチクロック信号を受信し、
前記第２のクロック状態を構成する前記ラッチクロック信号に応答して、前記第１のクロック状態を構成する反転遅延クロック信号を生成し、及び
前記第１のクロック状態を構成する前記ラッチクロック信号に応答して、前記第２のクロック状態を構成する前記反転遅延クロック信号を生成するように構成される反転遅延クロック回路と、
複数のワード線ラッチ回路であって、各ワード線ラッチ回路が、前記複数のメモリ行のうちの１つのメモリ行のワード線に結合され、
ラッチクロック信号を受信し、
前記反転遅延クロック信号を受信し、
アクティブ状態及び非アクティブ状態の一方を構成するデコード状態を含むアドレスデコード信号を受信し、
前記第１のクロック状態を構成する前記ラッチクロック信号と前記第１のクロック状態を構成する前記反転遅延クロック信号とに応答して、前記受信したアドレスデコード信号の前記デコード状態を格納し、前記アドレスデコード信号の前記格納したデコード状態を含むワード線信号を、前記複数のメモリ行のうちの前記１つのメモリ行の前記ワード線上で生成し、
前記第１のクロック状態を構成する前記ラッチクロック信号と前記第２のクロック状態を構成する反転遅延クロック信号とに応答して、前記アドレスデコード信号の前記格納したデコード状態を含む前記ワード線信号を、前記複数のメモリ行のうちの前記１つのメモリ行のワード線上に保持し、及び
前記第２のクロック状態を構成する前記ラッチクロック信号に応答して、前記アドレスデコード信号の前記非アクティブ状態を構成する前記ワード線信号を、前記複数のメモリ行のうちの前記１つのメモリ行の前記ワード線上に生成するように構成される、複数のワード線ラッチ回路と、を含む、
集積回路。
【請求項15】
複数のメモリ行を含むメモリアレイ回路における方法であって、各メモリ行には、ワード線に結合されたメモリビットセル回路が含まれ、当該方法は、第１のクロック状態及び第２のクロック状態の一方を構成するラッチクロック信号を受信するステップと、
前記第２のクロック状態を構成する前記ラッチクロック信号に応答して、前記第１のクロック状態を構成する反転遅延クロック信号を生成するステップと、
前記第１のクロック状態を構成する前記ラッチクロック信号に応答して、前記第２のクロック状態を構成する前記反転遅延クロック信号を生成するステップと、
前記複数のメモリ行のうちの１つのメモリ行で、アクティブ状態及び非アクティブ状態の一方を構成するデコード状態を含むアドレスデコード信号を受信するステップと、
前記第１のクロック状態を構成するラッチクロック信号と前記第１のクロック状態を構成する前記反転遅延クロック信号とに応答して、前記受信したアドレスデコード信号の前記デコード状態を格納し、前記アドレスデコード信号の前記格納したデコード状態を、前記複数のメモリ行のうちの前記１つのメモリ行の前記ワード線上に生成するステップと、
前記第１のクロック状態を構成する前記ラッチクロック信号と前記第２のクロック状態を構成する前記反転遅延クロック信号とに応答して、前記アドレスデコード信号の前記格納したデコード状態を、前記複数のメモリ行のうちの前記１つのメモリ行の前記ワード線上に生成するステップと、
前記第２のクロック状態を構成する前記ラッチクロック信号に応答して、前記アドレスデコード信号の前記非アクティブ状態を、前記複数のメモリ行のうちの前記１つのメモリ行の前記ワード線上に生成するステップと、を含む、
方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の技術は、デジタルデータを格納するメモリアレイ回路に関し、より具体的には、タイミングマージンを改善し、ワード線の変動を回避するように構成されるメモリアレイ回路に関する。
【背景技術】
【0002】
メモリアレイは、処理装置による迅速なアクセスのために大量のデジタルデータを格納するために電子装置で使用される。メモリアレイは、典型的に、メモリ行及びメモリ列に編成されたメモリビットセル回路（「メモリビットセル」）の２次元（２Ｄ）アレイである。メモリアレイは、メモリ行のメモリビットセルにデジタルデータビットが書き込まれ、メモリビットセルから読み取られるように構成される。メモリアレイ内のメモリビットセルのメモリ行は、例えば６４、１２８、又は２５６ビットのデータであり得るデータワードを格納することができ、エラー検出及び訂正のための追加ビットを含むことができる。メモリ読み取り動作では、処理回路は、読み取られるデータのアドレスをメモリアレイに送信し、読み取り動作の指示も提供する。アドレスの一部のビットは、どのメモリ行を読み取るかを決定するために使用される。これらのアドレスビットは、メモリアレイ内の復号化（decoding）回路に提供され得る。メモリアレイは、各メモリ行に対応するワード線と、各メモリ列に対応するビット線とを含む。読み取り動作には、メモリ行内の全てのメモリビットセルに結合されたワード線をアクティブにすることが含まれる。
【0003】
復号化回路は、読み取られるデータワードを含む、メモリ行に対応するワード線をアクティブにする。各メモリビットセルは、対応するメモリ列のビット線にも結合される。メモリ行のワード線がアクティブにされることに応答して、メモリ行からのデータワードの格納したデータビットがメモリ列のビット線上に生成される。ビットライン上で生成されたデータビットは、メモリアレイの出力に提供され、処理回路及び／又は別の回路に送り返される。読み出し動作中にワード線をアクティブにするワード線信号に変動があると、読み出し動作で誤ったデータが返される可能性がある。
【0004】
処理回路及びメモリアレイ回路の動作は、周期的なシステムクロック信号によって同期される。システムクロック信号は、典型的には、クロックデューティサイクルに基づいて、クロック周期の一部では第１のクロック状態にあり、クロック周期の残りの部分では第２のクロック状態にある。信号は、システムクロック信号のエッジ（例えば、電圧レベルの立ち上がり又は立ち下り）によって送信元（source）から送信先（destination）に伝播するようにトリガされ、別のクロックエッジで捕捉され得る。信号の状態を捕捉し、ラッチ、フリップフロップ、レジスタ、ビットセル、又は他のメモリ回路等のシーケンシャルなストレージ回路に格納することができる。捕捉される信号は、例えば、電圧レベル（例えば、それぞれＶＳＳ又はＶＤＤ）によって示されるバイナリ値（例えば、「０」又は「１」）であり得る。受信信号が安定に保たれていれば、信号の電圧レベルを正確且つ確実に捕捉することができる。さらに、読み出し又は書き込み動作を制御する信号の変動により、メモリアレイ回路に書き込まれるデータ及びメモリアレイ回路から読み出されるデータにエラーが生じる可能性がある。処理回路の速度が向上すると、システムクロック信号の周期が短くなり、信号が安定するまでの時間が短くなる。メモリアレイは、短いクロック周期内でメモリアドレスを受信して復号化し、タイミングの堅牢性を向上させる必要がある。
【発明の概要】
【0005】
本明細書に開示する例示的な態様には、ワード線信号タイミングを改善するためのワード線回路を含むメモリアレイ回路が含まれる。メモリアレイ内に安定したワード線信号を供給する関連方法も開示される。例示的な態様のメモリアクセス動作では、メモリアレイのメモリ行のワード線上のワード線信号の状態は、ラッチクロック信号の第１のクロック状態中のワード線ラッチに基づいて生成され得る。ワード線ラッチは、復号化したメモリアドレスから生成されたアドレスデコード信号を受信する。反転遅延クロック回路は、第１のクロック状態のラッチクロック信号からセルフタイム（self-time）パルスを生成するように構成される。ワード線ラッチは、セルフタイムパルス中にアドレスデコード信号を格納し、格納したアドレスデコード信号に基づいてワード線信号を生成し、メモリアドレスの変動からワード線を隔離する。いくつかの例では、メモリアドレスは、アドレスバスに結合されたアドレス捕捉回路から受信され得る。アドレス捕捉回路は、デコーダがメモリアドレスを復号化する時間を最大化するためにパススルー（pass-through）ラッチを含むことができる。ただし、メモリアドレスの変動は、パススルーラッチを介してアドレスデコード信号に伝播する可能性がある。ワード線ラッチは、メモリアクセス動作中にワード線を安定に保持する。この点に関して、メモリ行にアクセスするためのより安定したワード線信号を生成する時間が最大化され、メモリアクセス動作中のワード線信号の変動が減少する。
【0006】
本明細書で開示する例示的な態様はメモリアレイ回路を含み、メモリアレイ回路は、複数のメモリ行であって、各メモリ行には複数のメモリビットセル回路が含まれる、複数のメモリ行と；複数のメモリビットセル回路のそれぞれに結合されたワード線と；を含む。メモリアレイ回路は、第１のクロック状態及び第２のクロック状態の一方を構成するラッチクロック信号を受信し、第１のクロック状態を構成するラッチクロック信号を受信することに応答して、第２のクロック状態を構成する反転遅延クロック信号を生成し、及び第２のクロック状態を構成するラッチクロック信号を受信することに応答して、第１のクロック状態を構成する反転遅延クロック信号を生成するように構成される反転遅延クロック回路を含む。メモリアレイ回路は、複数のワード線ラッチ回路も含み、各ワード線ラッチ回路が、複数のメモリ行のうちの１つのメモリ行のワード線に結合され、ラッチクロック信号及び反転遅延クロック信号を受信し、アクティブ状態及び非アクティブ状態の一方を構成するデコード状態を含むアドレスデコード信号を受信するように構成される。複数のワード線ラッチのそれぞれは、第１のクロック状態を構成するラッチクロック信号と第１のクロック状態を構成する反転遅延クロック信号とに応答して、受信したアドレスデコード信号のデコード状態を格納し、アドレスデコード信号の格納したデコード状態を含むワード線信号を、複数のメモリ行のうちの１つのメモリ行のワード線上に生成するようにさらに構成される。複数のワード線ラッチ回路のそれぞれは、第１のクロック状態を構成するラッチクロック信号と第２のクロック状態を構成する反転遅延クロック信号とに応答して、アドレスデコード信号の格納したデコード状態のワード線信号を、複数のメモリ行のうちの１つのメモリ行のワード線に保持し、第２のクロック状態を構成するラッチクロック信号に応答して、アドレスデコード信号の非アクティブ状態を構成するワード線信号を、複数のメモリ行のうちの１つのメモリ行のワード線上に生成するようにさらに構成される。
【0007】
例示的な態様では、メモリアレイ回路を含む集積回路（ＩＣ）を開示する。メモリアレイ回路は、複数のメモリ行であって、各メモリ行には複数のメモリビットセル回路が含まれる、複数のメモリ行と；複数のメモリビットセル回路のそれぞれに結合されたワード線とを含む。メモリアレイ回路は、第１のクロック状態及び第２のクロック状態の一方を構成するラッチクロック信号を受信し、第１のクロック状態を構成するラッチクロック信号を受信することに応答して、第２のクロック状態を構成する反転遅延クロック信号を生成し、及び第２のクロック状態を構成するラッチクロック信号を受信することに応答して、第１のクロック状態を構成する反転遅延クロック信号を生成するように構成される反転遅延クロック回路を含む。メモリアレイ回路は複数のワード線ラッチ回路も含み、各ワード線ラッチ回路が、複数のメモリ行のうちの１つのメモリ行のワード線に結合され、ラッチクロック信号及び反転遅延クロック信号を受信し、アクティブ状態及び非アクティブ状態の一方を構成するデコード状態を含むアドレスデコード信号を受信するように構成される。複数のワード線ラッチ回路のそれぞれは、第１のクロック状態を構成するラッチクロック信号と第１のクロック状態を構成する反転遅延クロック信号とに応答して、受信したアドレスデコード信号のデコード状態を格納し、アドレスデコード信号の格納したデコード状態を含むワード線信号を、複数のメモリ行のうちの１つのメモリ行のワード線上で生成するようにさらに構成される。複数のワード線ラッチ回路のそれぞれは、第１のクロック状態を構成するラッチクロック信号と第２のクロック状態を構成する反転遅延クロック信号とに応答して、アドレスデコード信号の格納したデコード状態のワード線信号を、複数のメモリ行のうちの１つのメモリ行のワード線上に保持し、及び第２のクロック状態を構成するラッチクロック信号に応答して、アドレスデコード信号の非アクティブ状態を構成するワード線信号を、複数のメモリ行のうちの１つのメモリ行のワード線上に生成するように構成される。
【0008】
別の例示的な態様では、複数のメモリ行を含むメモリアレイ回路における方法が開示され、各メモリ行にはワード線に結合されたメモリビットセル回路が含まれる。この方法は、第１のクロック状態及び第２のクロック状態の一方を構成するラッチクロック信号を受信するステップと；第２のクロック状態を構成するラッチクロック信号に応答して、第１のクロック状態を構成する反転遅延クロック信号を生成するステップと；第１のクロック状態を構成するラッチクロック信号に応答して、第２のクロック状態を構成する反転遅延クロック信号を生成するステップと；を含む。この方法は、複数のメモリ行のうちの１つのメモリ行で、アクティブ状態及び非アクティブ状態の一方を構成するデコード状態を含むアドレスデコード信号を受信するステップと；第１のクロック状態を構成するラッチクロック信号及び第１のクロック状態を構成する反転遅延クロック信号に応答して、受信したアドレスデコード信号のデコード状態を格納し、アドレスデコード信号の格納したデコード状態を、複数のメモリ行のうちの１つのメモリ行のワード線上に生成するステップと；を含む。この方法は、第１のクロック状態を構成するラッチクロック信号及び第２のクロック状態を構成する反転遅延クロック信号に応答して、アドレスデコード信号の格納したデコード状態を、複数のメモリ行のうちの１つのメモリ行のワード線上に生成するステップをさらに含む。この方法は、第２のクロック状態を構成するラッチクロック信号に応答して、アドレスデコード信号の非アクティブ状態を、複数のメモリ行のうちの１つのメモリ行のワード線上に生成するステップをさらに含む。
【図面の簡単な説明】
【0009】
本明細書に組み込まれ、その一部を形成する添付の図面は、本開示のいくつかの態様を示しており、明細書とともに本開示の原理を説明するのに役立つ。
【図1】ラッチクロック信号の第１のクロック状態においてセルフタイムパルスを生成するように構成される反転遅延クロック回路と、セルフタイムパルス中にアドレスデコード信号を捕捉するように構成されるワード線ラッチとを含むメモリアレイ回路であって、ワード線ラッチに基づいて、第１のクロック状態中にワード線信号をワード線上に生成するメモリアレイ回路の概略図である。
【図3】従来のメモリアレイで使用されるワード線回路の概略図であり、アドレスバス上の変動が伝播してワード線上の変動及びホールドタイム違反を引き起こす。
【図4】図３のワード線ラッチを使用する従来のメモリアレイ回路の信号の状態と、図２の例示的な反転遅延クロック回路及びワード線ラッチを使用する図１の例示的なメモリアレイ回路の信号の状態とを示すタイミング図である。
【図5A】アドレスバス変動によるワード線信号エラーを低減するためのセルフタイムパルスに応答して、メモリアレイ回路におけるアドレスデコード信号を捕捉するための方法を示すフローチャートである。
【図5B】アドレスバス変動によるワード線信号エラーを低減するためのセルフタイムパルスに応答して、メモリアレイ回路におけるアドレスデコード信号を捕捉するための方法を示すフローチャートである。
【発明を実施するための形態】
【0010】
本明細書に開示する例示的な態様には、ワード線信号タイミングを改善するためのワード線回路を含むメモリアレイ回路が含まれる。メモリアレイ内に安定したワード線信号を供給する関連方法も開示される。例示的な態様のメモリアクセス動作では、メモリアレイのメモリ行のワード線上のワード線信号の状態は、ラッチクロック信号の第１のクロック状態中のワード線ラッチに基づいて生成され得る。ワード線ラッチは、復号化したメモリアドレスから生成されたアドレスデコード信号を受信する。反転遅延クロック回路は、第１のクロック状態のラッチクロック信号からセルフタイムパルスを生成するように構成される。ワード線ラッチは、セルフタイムパルス中にアドレスデコード信号を格納し、格納したアドレスデコード信号に基づいてワード線信号を生成し、メモリアドレスの変動からワード線を隔離する。いくつかの例では、メモリアドレスは、アドレスバスに結合されたアドレス捕捉回路から受信され得る。アドレス捕捉回路は、デコーダがメモリアドレスを復号化する時間を最大化するためにパススルーラッチを含むことができる。ただし、メモリアドレスの変動は、パススルーラッチを介してアドレスデコード信号に伝播する可能性がある。ワード線ラッチは、メモリアクセス動作中にワード線を安定に保持する。この点において、メモリ行にアクセスするためのより安定したワード線信号を生成する時間が最大化され、メモリアクセス動作中のワード線信号の変動が減少する。
【0011】
図１は、反転遅延クロック回路１０２と、安定したワード線信号１０６をワード線１０８上に生成するように構成される複数のワード線ラッチ回路（「ワード線ラッチ」）１０４とを含む例示的なメモリアレイ回路１００の概略図である。メモリアレイ回路１００は、メモリアクセス命令を実行するように構成される処理回路（図示せず）に結合され得る。メモリアレイ回路１００は、複数のメモリビットセル回路（「メモリビットセル」）１１２を含むメモリ行１１０を含む。メモリビットセル１１２のそれぞれは、データワード１１６のデータビット１１４を格納する。データワード１１６は、処理回路内で実行されるメモリ命令に応答して、メモリアクセス動作においてアクセス（例えば、読み取り又は書き込み）され得る。
【0012】
メモリアレイ回路１００は、アドレスバス１２０上で受信したアドレス信号１１８に基づいて、メモリアクセス動作においてアクセスされるデータワード１１６を含むメモリ行１１０を決定する。アドレス信号１１８は、アドレス捕捉回路１２２で受信される。アドレス信号１１８は、システムクロック信号ＣＬＫＳＹＳ（「システムクロックＣＬＫＳＹＳ」）が第１のクロック状態にある間に、アドレス捕捉回路１２２に捕捉されて格納され、内部アドレスバス１２４上に保持される。システムクロックＣＬＫＳＹＳが第１のクロック状態から第２のクロック状態に移行した後に、アドレスバス１２０上に供給されるアドレス信号１１８は、アドレス捕捉回路１２２を介して内部アドレスバス１２４に伝播する可能性がある。この点に関して、アドレス捕捉回路１２２は、システムクロックＣＬＫＳＹＳが第１のクロック状態にないときに、パススルー回路と呼ばれ得る。
【0013】
システムクロックＣＬＫＳＹＳの第１及び第２のクロック状態等の信号の状態は、ライン又は導体上の信号の電気的状態を指すことに留意されたい。例えば、クロック状態又は信号状態は、第１の状態では第１の電圧レベルで生成され、第２の状態では第２の電圧レベルで生成される信号の電圧レベルを指し得る。この点に関して、電圧レベルは、バイナリ値に対応することができ、第１のバイナリ状態（「０」又は「１」）を示す接地電圧（例えば、ＶＳＳ又は０ボルト）と、他のバイナリ状態（「１」又は「０」）を示す電源電圧（例えば、ＶＤＤ）とを含むことができ、電源電圧は正又は負の電圧である。
【0014】
内部アドレスバス１２４から、アドレス信号１１８は復号化回路１２６に供給され、復号化回路１２６は、アドレス信号１１８を復号化して、アクセスすべきメモリ行１１０を識別する。復号化回路１２６は、メモリ行１１０のそれぞれに対応するアドレスデコード信号１２８を生成する。アドレスデコード信号１２８のそれぞれは、アドレス信号１１８に基づいてデコード状態（すなわち、アクティブ状態又は非アクティブ状態）にある。例えば、メモリアレイ回路１００が２５６個のメモリ行１１０を含む場合に、アドレス信号１１８は８ビットを含むことができ、復号化回路１２６は、最大２８（２５６）個のアドレスデコード信号１２８を生成することができ、各アドレスデコード信号１２８がメモリ行１１０のうちの１つのメモリ行に対応する。アドレスデコード信号１２８のうちの１つのアドレスデコード信号はアドレス信号１１８に対応し、他のメモリ行１１０のアドレスデコード信号１２８が非アクティブ状態にある間に、その１つのメモリ行はメモリアクセス動作のためにアクティブ状態に駆動される。アドレスデコード信号１２８はワード線ラッチ１０４で受信され、そこからワード線信号１０６が生成される。ワード線ラッチ１０４は、システムクロックＣＬＫＳＹＳの立ち上がりに同期することができるラッチクロック信号ＣＬＫＬＡＴに応答して動作する。ＣＬＫＬＡＴ及びＣＬＫＳＹＳの第２のクロック状態の開始は、異なる実施態様では互いに同期される場合とされない場合がある。
【0015】
さらにアドレス捕捉回路１２２を参照すると、システムクロックＣＬＫＳＹＳが第１のクロック状態にある間に、アドレス信号１１８が捕捉され、安定に保持される。この状態の間に、アドレス信号１１８は、内部アドレスバス１２４及び復号化回路１２６上で一定に保持され、変動しないアドレスデコード信号１２８をワード線ラッチ１０４に供給する。システムクロックＣＬＫＳＹＳが第２のクロック状態にあるときに、アドレス信号１１８は、アドレス捕捉回路１２２を通過し、復号化回路１２６に入る。アドレスバス１２０上のアドレス信号１１８の変動は、アドレスデコード信号１２８の状態変化を引き起こし得る。この文脈では、アドレス信号１１８に対する「変動」という用語は、アドレスバス１２０上の２進ビットが「０」から「１」、又は「１」から「０」に変化すること、或いはアドレスバス１２０上の信号の他の不安定性（アドレス信号１１８によって示される復号化したアドレスを変化させ得る）を指す。メモリアクセス動作中のワード線１０８上のワード線信号１０６の電圧変動等の変動又は不安定性は、メモリアクセス動作にエラーを引き起こし得る。例えば、メモリ読み取り動作において、読み取られているメモリ行１１０上のワード線信号１０６の変化により、メモリアレイ回路１００内のビット線上に不正確なデータが生成され、メモリ読み取りエラーが発生する可能性がある。
【0016】
前述したように、ワード線ラッチ１０４は、システムクロックＣＬＫＳＹＳに同期して立ち上がるラッチクロック信号ＣＬＫＬＡＴに応答して動作する。具体的には、システムクロックＣＬＫＳＹＳが第２のクロック状態から第１のクロック状態（例えば、クロックの立ち上がりエッジ）に移行することに応答して、ラッチクロック信号ＣＬＫＬＡＴも第２のクロック状態から第１のクロック状態に移行する。ワード線信号１０６は、ラッチクロック信号ＣＬＫＬＡＴが第１の状態にある場合にのみ、ワード線１０８上にアクティブ状態で生成される。ワード線信号１０６は、第２のクロック状態にあるラッチクロック信号ＣＬＫＬＡＴに応答して非アクティブ状態で生成される。システムクロックＣＬＫＳＹＳは、メモリアクセス動作全体を通じて第１のクロック状態に留まらない可能性がある。こうして、メモリアクセス動作を実行するのに十分に長くワード線信号１０６をアクティブに保つために、ラッチクロック信号ＣＬＫＬＡＴは、システムクロックが第２のクロック状態に移行するのに応答して第２のクロック状態に戻ることができない。換言すれば、ラッチクロック信号ＣＬＫＬＡＴのデューティサイクルは、システムクロックＣＬＫＳＹＳのデューティサイクルよりも長くてもよい。システムクロックＣＬＫＳＹＳが第２のクロック状態にあるときに、アドレスデコード信号１２８が組合せ論理を介してワード線ラッチ１０４に供給された場合に、ラッチクロック信号ＣＬＫＬＡＴが未だ第１のクロック状態にある間に、ワード線信号１０６が不安定になる可能性がある。こうして、ラッチクロック信号ＣＬＫＬＡＴが第１のクロック状態にある間に不安定なアドレスデコード信号１２８をワード線ラッチ１０４に通すのではなく、ワード線ラッチ１０４は、アドレスデコード信号１２８のデコード状態を格納し、格納したデコード状態に基づいてワード線信号１０６を生成するように構成される。さらに詳細には、反転遅延クロック回路１０２は、ラッチクロック信号ＣＬＫＬＡＴを受信するように構成され、第１のクロック状態のラッチクロック信号ＣＬＫＬＡＴを受信することに応答して、反転遅延クロック回路１０２は、第２のクロック状態の反転遅延クロック信号ＣＬＫＤＬＹを生成するようにさらに構成される。しかしながら、反転遅延クロック回路１０２は、ラッチクロック信号ＣＬＫＬＡＴが反転遅延クロック回路１０２を通って伝播する時間である遅延期間後に、反転遅延クロック信号ＣＬＫＤＬＹを生成する。
【0017】
ワード線ラッチ１０４は、反転遅延クロック信号ＣＬＫＤＬＹを受信し、２つのデコード状態、つまりアクティブ状態又は非アクティブ状態の一方でアドレスデコード信号１２８を受信する。ワード線ラッチ１０４は、第１のクロック状態のラッチクロック信号ＣＬＫＬＡＴと、同様に第１のクロック状態の反転遅延クロック信号ＣＬＫＤＬＹとに応答して、アドレスデコード信号１２８のデコード状態を格納する。すなわち、ラッチクロック信号ＣＬＫＬＡＴの第２のクロック状態から第１のクロック状態への移行に応答して、反転遅延クロック信号ＣＬＫＤＬＹが第１のクロック状態から第２のクロック状態へ移行する前に、ラッチクロック信号ＣＬＫＬＡＴと反転遅延クロック信号ＣＬＫＤＬＹとの両方が、第１のクロック状態にある。これは、システムクロックＣＬＫＳＹＳが依然として第１のクロック状態にあり、アドレスデコード信号１２８がアドレス捕捉回路１２２によって安定に保持されている間に起こる。この状態では、ワード線ラッチ１０４は、アドレスデコード信号１２８を捕捉し、アドレスデコード信号１２８の格納したデコード状態に基づいてワード線信号１０６をワード線１０８上に生成する。メモリアクセス動作のターゲットメモリ行１１０に対するワード線１０８のうちの１つは、アドレス信号１１８に基づいてアクティブ状態のワード線信号１０６で受信する。他のメモリ行１１０（例えば、２５６個のうちの２５５個）のワード線１０８は、非アクティブ状態のワード線信号１０６を受信する。
【0018】
上述したように、ラッチクロック信号ＣＬＫＬＡＴの第１のクロック状態への移行は、反転遅延クロック回路１０２を介して伝播し、遅延期間の終了時に反転遅延クロック信号ＣＬＫＤＬＹを第２のクロック状態に移行させる。第１のクロック状態のラッチクロック信号ＣＬＫＬＡＴと第２のクロック状態の反転遅延クロック信号ＣＬＫＤＬＹとに応答して、ワード線ラッチ１０４は、ワード線１０８上のワード線信号１０６をアドレスデコード信号１２８の格納したデコード状態で保持する。ラッチクロック信号ＣＬＫＬＡＴは、第２のクロック状態に移行して戻り、第２のクロック状態のラッチクロック信号ＣＬＫＬＡＴに応答して、ワード線ラッチ１０４は、非アクティブ状態のワード線信号１０６をワード線１０８上で生成する。
【0019】
図２は、図１の反転遅延クロック回路１０２及びワード線ラッチ１０４の一例の詳細な説明において参照のために提供される概略図であり、反転遅延クロック回路１０２及びワード線ラッチ１０４はワード線信号１０６の変動を低減するように構成される。ラッチクロック信号ＣＬＫＬＡＴが反転され、遅延期間又は「セルフタイムパルス」が反転遅延クロック回路１０２によって生成され、反転遅延クロック回路１０２は、ラッチクロック信号ＣＬＫＬＡＴを受信する遅延回路２０２と、インバータ回路２０４とを含む。インバータ回路２０４は、遅延回路２０２に結合された入力を含む。反転遅延クロック回路１０２を通るラッチクロック信号ＣＬＫＬＡＴの伝播遅延により、ワード線ラッチ１０４へのセルフタイムパルスが生成され、その間（つまり、システムクロックＣＬＫＳＹＳが第１のクロック状態にある間）に、アドレスデコード信号１２８のデコード状態は安定していると予想される。ワード線信号１０６は、格納したアドレスデコード信号１２８によって生成され、セルフタイムパルス後のアドレス信号１１８の変動を受けない。セルフタイムパルスは、ラッチクロック信号ＣＬＫＬＡＴが第２のクロック状態から第１のクロック状態に移行し、反転遅延クロック信号ＣＬＫＤＬＹが依然として第１のクロック状態にあるときに開始する。セルフタイムパルスの期間は、反転遅延クロック回路１０２を通るラッチクロック信号ＣＬＫＬＡＴの伝播遅延時間によって（すなわち、遅延期間が終了するまでに）決定される。セルフタイムパルスは、反転遅延クロック信号ＣＬＫＤＬＹが第２のクロック状態に移行すると終了する。
【0020】
図２は、ワード線ラッチ１０４が、内部ノード２０８に結合されたプルアップ回路２０６と、内部ノード２０８に結合されたプルダウン回路２１０とを含むことを示す。また、ワード線ラッチ１０４は、内部ノード２０８及びワード線１０８に結合されたインバータ回路２１２も含む。プルアップ回路２０６は、ラッチクロック信号ＣＬＫＬＡＴが第２のクロック状態にあることに応答して、内部ノード２０８を電源電圧（例えば、ＶＤＤ）にプルアップ（例えば、電圧レベル）するように構成される第１のトランジスタ回路２１４を含む。内部ノード２０８上に生成されたアクティブ状態は、インバータ回路２１２によって反転されて、非アクティブ状態のワード線信号１０６をワード線１０８上に生成する。
【0021】
第１のトランジスタ回路２１４はプルアップトランジスタ２１５を含み、プルアップトランジスタ２１５は、電源電圧ＶＤＤを供給する電源電圧ノード２１８に結合された第１の端子２１６をさらに含む。プルアップトランジスタ２１５は、内部ノード２０８に結合された第２の端子２２０を含む。プルアップトランジスタ２１５は、第２のクロック状態のラッチクロック信号ＣＬＫＬＡＴに応答して、電源電圧ノード２１８と内部ノード２０８との結合を制御するように構成されるゲート端子２２２も含む。
【0022】
プルアップ回路２０６は、ワード線信号１０６の格納した非アクティブ状態を維持するように構成されるキープアップ（keep-up：状態保持）回路２２４も含む。非アクティブ状態のワード線信号１０６に応答して、キープアップ回路２２４は、以下の２つの条件のいずれかの下で、内部ノード２０８（すなわち、その電圧レベル）を電源電圧ＶＤＤに保持するように構成される。第１に、ワード線ラッチ１０４に供給されるアドレスデコード信号１２８が非アクティブ状態にあり、ワード線信号１０６が非アクティブ状態にあるという条件では、内部ノード２０８は、プルプルアップ回路２０６によってアクティブ状態に保持され得る。第２に、反転遅延クロック信号ＣＬＫＤＬＹが第２のクロック状態にあり、ワード線信号１０６が非アクティブ状態にある条件では、内部ノード２０８は、プルアップ回路２０６によってアクティブ状態に保持され得る。これらの条件のいずれにおいて、内部ノード２０８上に生成されたアクティブ状態は、インバータ回路２１２によって反転され、非アクティブ状態のワード線信号１０６をワード線１０８上に生成し続ける。
【0023】
詳細には、キープアップ回路２２４は、第２のトランジスタ２２６、第３のトランジスタ２２８、及び第４のトランジスタ２３０を含む。プルアップトランジスタ２１５、第２のトランジスタ２２６、第３のトランジスタ２２８、及び第４のトランジスタ２３０は、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタであってもよいが、これに限定されない。Ｐ型トランジスタの一例は、アルミニウム、インジウム、又はガリウム等の５価のドーパントがドープされたシリコントランジスタである。第２のトランジスタ２２６は、プルアップノード２３４に結合された第１の端子２３２、内部ノード２０８に結合された第２の端子２３６、及びゲート端子２３８を含む。ゲート端子２３８は、非アクティブ状態のアドレスデコード信号１２８に応答して、プルアップノード２３４と内部ノード２０８との結合を制御するように構成される。第３のトランジスタ２２８は、電源電圧ノード２１８に結合された第１の端子２４０、プルアップノード２３４に結合された第２の端子２４２、及びゲート端子２４４を含む。ゲート端子２４４は、非アクティブ状態のワード線信号１０６に応答して、電源電圧ノード２１８とプルアップノードとの結合を制御するように構成される。第４のトランジスタ２３０は、プルアップノード２３４に結合された第１の端子２４６、内部ノード２０８に結合された第２の端子２４８、及びゲート端子２５０を含む。ゲート端子２５０は、第２のクロック状態の反転遅延クロック信号ＣＬＫＤＬＹに応答して、プルアップノード２３４と内部ノード２０８との結合を制御するように構成される。
【0024】
プルダウン回路２１０は、ラッチクロック信号ＣＬＫＬＡＴが第１のクロックにある条件で、２つの追加条件の一方が存在する場合に、内部ノード２０８（すなわち、その電圧レベル）を接地電圧等の第２の供給電圧にプルダウンするように構成される。第１に、プルダウン回路２１０は、ラッチクロック信号ＣＬＫＬＡＴが第１のクロック状態にあり、ワード線１０８上のワード線信号１０６がアクティブ状態にあるときに、内部ノード２０８を保持（抑制）することができる。第２に、ラッチクロック信号ＣＬＫＬＡＴが第１のクロック状態にあり、アドレスデコード信号１２８がアクティブ状態にあり、反転遅延クロック信号ＣＬＫＤＬＹが第１のクロック状態にある場合に、プルダウン回路２１０は、内部ノード２０８をプルダウンすることができる。
【0025】
詳細には、プルダウン回路２１０は、第５のトランジスタ２５２、第６のトランジスタ２５４、第７のトランジスタ２５６、及び第８のトランジスタ２５８を含む。第５のトランジスタ２５２、第６のトランジスタ２５４、第７のトランジスタ２５６、及び第８のトランジスタ２５８は、Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタであってもよいが、これに限定されない。Ｎ型トランジスタの一例は、ヒ素、アンチモン、ビスマス等の三価のドーパントがドープされたシリコントランジスタである。第５のトランジスタ２５２は、内部ノード２０８に結合された第１の端子２６０、プルダウンノード２６４に結合された第２の端子２６２、及びゲート端子２６６を含む。ゲート端子２６６は、第１のクロック状態のラッチクロック信号ＣＬＫＬＡＴに応答して、内部ノード２０８とプルダウンノード２６４との結合を制御するように構成される。第６のトランジスタ２５４は、プルダウンノード２６４に結合された第１の端子２６８、第２の端子２７０、及びゲート端子２７２を含む。ゲート端子２７２は、アクティブ状態のアドレスデコード信号１２８に応答して、プルダウンノード２６４と第２の端子２７０との結合を制御するように構成される。プルダウン回路２１０の第７のトランジスタ２５６は、第６のトランジスタ２５４の第２の端子２７０に結合された第１の端子２７４と、第２の電源電圧（例えば、ＶＳＳ又は接地）を供給する第２の電源電圧ノード２７８に結合された第２の端子２７６とを含む。ゲート２７９は、第１のクロック状態の反転遅延クロック信号ＣＬＫＤＬＹに応答して、第２の電源電圧ノード２７８と第７のトランジスタ２５６の第１の端子２７４との結合を制御する。第８のトランジスタ２５８は、プルダウンノード２６４に結合された第１の端子２８０、第２の電源電圧ノード２７８に結合された第２の端子２８２、及びゲート端子２８４を含む。ゲート端子２８４は、アクティブ状態のワード線信号１０６に応答して、第２の電源電圧ノード２７８とプルダウンノード２６４との結合を制御するように構成される。
【0026】
図１に戻って参照すると、復号化回路１２６及びアドレス捕捉回路１２２の詳細な説明が提供される。復号化回路１２６は、内部アドレスバス１２４に結合された入力１３０と、複数の出力１３２とを含み、各出力１３２が複数のワード線ラッチ１０４のうちの１つに結合される。復号化回路１２６は、アドレス信号１１８を内部アドレスバス１２４上で受信し、アドレス信号１１８を復号化し、アドレスデコード信号１２８のデコード状態を出力１３２上で生成するように構成される。特に、アドレス信号１１８に対応する１つの出力１３２上で、復号化回路１２６は、アクティブ状態のアドレスデコード信号１２８を生成するように構成される。他の出力１３２（すなわち、アドレス信号１１８に対応しない）では、復号化回路１２６は、非アクティブ状態でアドレスデコード信号１２８を生成するように構成される。メモリアレイ回路１００は、例えば、処理回路（図示せず）をさらに含む集積回路（ＩＣ）１３４に含めてもよい。
【0027】
第２のクロック状態のアクティブ・パススルー・アドレス捕捉回路１２２は、内部アドレスバス１２４に結合され、さらにアドレスバス１２０にも結合される。アドレス捕捉回路１２２は、アドレスバス１２０上のアドレス信号１１８を受信し、システムクロックＣＬＫＳＹＳを受信するように構成される。アクティブ状態のシステムクロックＣＬＫＳＹＳに応答して、アドレス捕捉回路１２２は、アドレス信号１１８を格納し、アドレス捕捉回路１２２に格納したアドレス信号１１８を内部アドレスバス１２４上に保持する。非アクティブ状態のシステムクロックＣＬＫＳＹＳに応答して、アドレス捕捉回路１２２は、アドレスバス１２０上で受信したアドレス信号１１８を内部アドレスバス１２４上に生成する。システムクロックＣＬＫＳＹＳが非アクティブ状態にある間に、アドレス捕捉回路１２２は、アドレスのデコードに使用できる時間を最大化するためにパススルー状態である。
【0028】
図３は、アドレスバス上の変動が伝播し、ワード線上の変動及びタイミングマージン違反となり得る従来のメモリアレイで使用されるワード線回路３００の図である。内部ノード３０２は、ラッチクロック信号ＣＬＫＬＡＴが第２のクロック状態にあるとき、またアドレスデコード信号３０４が非アクティブ状態にあるときは常にアクティブ状態にプルアップされる。内部ノード３０２は、ラッチクロック信号ＣＬＫＬＡＴが第１のクロック状態にあり、アドレスデコード信号３０４がアクティブ状態にあるという条件下でプルダウンされる。インバータ３０６は、内部ノード３０２の状態の逆であるワード線信号３０８を生成する。こうして、ワード線回路３００は、アドレスデコード信号３０４を格納せず、代わりに、メモリアクセス動作において潜在的にエラーを引き起こす可能性のある変動又はタイミング変動が含まれるアドレスデコード信号３０４に基づいて、ワード線信号３０８を組み合わせて生成する。
【0029】
図４は、図３のワード線回路３００を使用する従来のメモリアレイ回路の信号の状態と、図１及び図２の例示的な反転遅延クロック回路１０２及びワード線ラッチ１０４を使用する図１の例示的なメモリアレイ回路１００の信号の状態を示すタイミング図である。図４の信号は、図１～図３と同じラベルを使用して参照される。信号は、図４のタイミング図の上部にある第１の信号（アドレス信号１１８）から降順で以下に説明する。示されるように、図４の第１の信号は、アドレスバス１２０に到達するアドレス信号１１８である。時間Ｔ０の前に、アドレス信号１１８は、処理回路によって提供されるメモリアドレスに基づいて、第２のクロック状態（例えば、ロー（low））から第１のクロック状態（例えば、ハイ（high））に移行する。図４の第２の信号はシステムクロックＣＬＫＳＹＳである。時間Ｔ０において、システムクロックＣＬＫＳＹＳは、第２のクロック状態から第１のクロック状態に移行し、クロックデューティサイクルに基づく時間だけ第１のクロック状態に留まり、時間Ｔ２において第２のクロック状態に戻る。図１のアドレス捕捉回路１２２は、システムクロックＣＬＫＳＹＳが時間Ｔ０から時間Ｔ２まで第１のクロック状態にあることに応答して、アドレス信号１１８の状態を捕捉する。アドレス捕捉回路１２２は、システムクロックＣＬＫＳＹＳが第２のクロック状態に戻るときに、時間Ｔ０から時間Ｔ２まで、アドレス信号１１８の捕捉状態を内部アドレスバス１２４上に保持する。
【0030】
図４に示される第３の信号は、アドレス信号１１８を搬送する内部アドレスバス１２４である。時間Ｔ０の前と時間Ｔ２の後に、アドレス信号１１８は、アドレス捕捉回路１２２を通ってアドレスバス１２０から内部アドレスバス１２４に伝播する。こうして、時間Ｔ０の前及び時間Ｔ２の後にアドレスバス１２０上で発生し得る変動は、内部アドレスバス１２４上のアドレス信号１１８に変動を引き起こす。
【0031】
図４の第４の信号は、内部アドレスバス１２４上のアドレス信号１１８に対応するアドレスデコード信号１２８である。時間Ｔ３の前に、アドレス信号１１８は非アクティブ状態からアクティブ状態に移行し、アドレス信号１１８の変動の一例として、時間Ｔ３の後に、非アクティブ状態に戻る。システムクロックＣＬＫＳＹＳが第２のクロック状態にあるときに、アドレス捕捉回路がパススルーラッチであるため、アドレスデコード信号１２８は、非アクティブ状態からアクティブ状態に移行し、非アクティブ状態に戻る。こうして、アドレスバス１２０上のアドレス信号１１８の変動は、アドレス捕捉回路１２２及び復号化回路１２６を介して伝播される。
【0032】
図４の第５の信号は、システムクロックＣＬＫＳＹＳに同期して立ち上がるラッチクロック信号ＣＬＫＬＡＴである。ラッチクロック信号ＣＬＫＬＡＴが第１のクロック状態に留まる時間量は、セルフタイム回路又は別の方法によって決定することができる。この点に関して、ラッチクロック信号ＣＬＫＬＡＴは、時間Ｔ０におけるシステムクロックＣＬＫＳＹＳに応答して、第２のクロック状態から第１のクロック状態に移行する（例えば、立ち上がる）が、ラッチクロック信号ＣＬＫＬＡＴは、システムクロックＣＬＫＳＹＳよりも長いデューティサイクルを有する。
【0033】
図４の第６の信号は、従来のメモリアレイ回路のワード線回路３００で生成されるワード線信号３０８である。比較のために、ワード線信号３０８は従来の方法の問題点の一例である。図４に示されるように、システムクロックＣＬＫＳＹＳが第２のクロック状態にあるときに、アドレスバス１２０上のアドレス信号１１８の変動（例えば、時間Ｔ３）は、ワード線回路３００を介して伝播し、ワード線信号３０８の変動を引き起こす。
【0034】
図４の第７の信号は、反転遅延クロック信号ＣＬＫＤＬＹである。図示されるように、反転遅延クロック信号ＣＬＫＤＬＹの状態は、ラッチクロック信号ＣＬＫＬＡＴの遅延状態及び反転状態に基づく。図１のワード線ラッチ１０４は、ラッチクロック信号ＣＬＫＬＡＴと反転遅延クロック信号ＣＬＫＤＬＹとの両方が第１のクロック状態（例えば、ハイ）にあるときに、アドレスデコード信号１２８を捕捉して格納する。この状態は時間Ｔ０から時間Ｔ１まで存在し、本明細書ではセルフタイムパルスと呼ばれる。ワード線信号１０６は、ラッチクロック信号ＣＬＫＬＡＴが第２のクロック状態に移行する（例えば、ロー状態に下がる）まで、捕捉したアドレスデコード信号１２８によって決定される状態に保持される。ラッチクロック信号ＣＬＫＬＡＴが第２のクロック状態に移行して戻った後に、ワード線信号１０６は非アクティブ状態にプルダウンされる。
【0035】
図４の第８の信号は、図２の内部ノード２０８であり、この信号は反転されてワード線信号１０６を生成する。図４の最後の信号は、ワード線１０８上のワード線信号１０６である。アドレス信号１１８によって特定されるアドレスに対応するメモリアレイ回路１００内のワード線信号１０６のうちの１つがアクティブにされる。ワード線信号１０６は、アドレスバス１２０上のアドレス信号１１８の変動に応答して変化しない。何故なら、それらの変動はワード線ラッチ１０４を通って伝播しないからである。
【0036】
図５Ａ及び図５Ｂは、図１のメモリアレイ回路１００における方法５００を示すフローチャートであり、メモリアレイ回路１００は、アドレスバス１２０上のアドレス信号１１８の変動によるエラーを低減するために、クロックパルスに応答してアドレスデコード信号１２８を捕捉する。方法５００は、複数のメモリ行１１０を含むメモリアレイ回路１００における方法であり、各メモリ行には、ワード線１０８に結合されたメモリビットセル回路１１２が含まれる。方法５００は、図５Ａで始まり、第１のクロック状態及び第２のクロック状態の一方のラッチクロック信号ＣＬＫＬＡＴを受信するステップ（ブロック５０２）を含む。この方法は、第２のクロック状態を構成するラッチクロック信号ＣＬＫＬＡＴに応答して、第１のクロック状態を構成する反転遅延クロック信号ＣＬＫＤＬＹを生成するステップ（ブロック５０４）と、第１のクロック状態を構成するラッチクロック信号ＣＬＫＬＡＴに応答して、第２のクロック状態を構成する反転遅延クロック信号ＣＬＫＤＬＹを生成するステップ（ブロック５０６）とを含む。この方法はさらに、複数のメモリ行１１０のうちの１つのメモリ行で、アクティブ状態及び非アクティブ状態の一方を構成するデコード状態を含むアドレスデコード信号１２８を受信するステップ（ブロック５０８）を含む。方法５００はさらに、第１のクロック状態を構成するラッチクロック信号ＣＬＫＬＡＴと第１のクロック状態を構成する反転遅延クロック信号ＣＬＫＤＬＹとに応答して、受信したアドレスデコード信号１２８のデコード状態を格納するステップと、アドレスデコード信号１２８の格納したデコード状態を、複数のメモリ行１１０のうちの１つのメモリ行のワード線１０８上に生成するステップ（ブロック５１０）とを含む。この方法は、図５Ｂに続き、第１のクロック状態を構成するラッチクロック信号ＣＬＫＬＡＴと第２のクロック状態を構成する遅延クロック信号ＣＬＫＤＬＹとに応答して、アドレスデコード信号１２８の格納したデコード状態を、複数のメモリ行１１０のうちの１つのメモリ行のワード線１０８上に保持するステップ（ブロック５１２）をさらに含む。この方法はまた、第２のクロック状態を構成するラッチクロック信号ＣＬＫＬＡＴに応答して、アドレスデコード信号１２８の非アクティブ状態を、複数のメモリ行１１０のうちの１つのメモリ行のワード線１０８上に生成するステップ（ブロック５１４）を含む。
【0037】
図６は、命令処理回路６０４を含むプロセッサ６０２（例えば、マイクロプロセッサ）を含む例示的なプロセッサベースのシステム６００のブロック図である。プロセッサベースのシステム６００は、電子基板に含まれる１つ又は複数の回路、例えばプリント回路基板（ＰＣＢ）、サーバ、パーソナルコンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、携帯情報端末（ＰＤＡ）、コンピューティングパッド、モバイル装置、又は任意の他の装置等であってもよく、及び例えば、サーバ又はユーザのコンピュータを表してもよい。この例では、プロセッサベースのシステム６００はプロセッサ６０２を含む。プロセッサ６０２は、マイクロプロセッサ、又は中央処理装置等の１つ又は複数の汎用処理回路を表す。より具体的には、プロセッサ６０２は、ＥＤＧＥ命令セットマイクロプロセッサ、又はプロデューサ命令の実行から生じる生成値を伝達するための明示的なコンシューマ命名をサポートする命令セットを実装する他のプロセッサであってもよい。プロセッサ６０２は、本明細書で議論する動作及びステップを実行するための命令内の処理ロジックを実行するように構成される。この例では、プロセッサ６０２は、命令処理回路６０４によってアクセス可能な命令を一時的に高速アクセスメモリに格納するための命令キャッシュ６０６を含む。システムバス６１０を介してメインメモリ６０８等のメモリからフェッチ又はプリフェッチされた命令は、命令キャッシュ６０６に格納される。データは、プロセッサ６０２による低遅延アクセスのためにシステムバス６１０に結合されたキャッシュメモリ６１２に格納され得る。命令処理回路６０４は、命令キャッシュ６０６にフェッチされた命令を処理し、実行のために命令を処理するように構成される。
【0038】
プロセッサ６０２及びメインメモリ６０８は、システムバス６１０に結合され、プロセッサベースのシステム６００に含まれる周辺装置を相互結合することができる。よく知られているように、プロセッサ６０２は、システムバス６１０を介してアドレス、制御、及びデータ情報を交換することによってこれらの他の装置と通信する。例えば、プロセッサ６０２は、スレーブ装置の一例としてメインメモリ６０８内のメモリコントローラ６１４にバストランザクション要求を通信することができる。図６には示されていないが、複数のシステムバス６１０を設けることができ、各システムバスは異なるファブリックを構成する。この例では、メモリコントローラ６１４は、メインメモリ６０８内のメモリアレイ６１６にメモリアクセス要求を提供するように構成される。メモリアレイ６１６は、データを格納するための格納ビットセルのアレイから構成される。メインメモリ６０８は、非限定的な例として、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、同期ＤＲＡＭ（ＳＤＲＡＭ）等のダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及びスタティックメモリ（例えば、フラッシュメモリ、スタティックランダムメモリ（ＳＲＡＭ）等）であってもよい。
【0039】
他の装置をシステムバス６１０に接続することができる。図６に示されるように、これらの装置には、例として、メインメモリ６０８、１つ又は複数の入力装置６１８、１つ又は複数の出力装置６２０、モデム６２２、１つ又は複数のディスプレイコントローラ６２４が含まれ得る。入力装置６１８は、入力キー、スイッチ、音声プロセッサ等を含むがこれらに限定されない任意のタイプの入力装置を含むことができる。出力装置６２０は、オーディオ、ビデオ、他の視覚インジケータ等を含むがこれらに限定されないが、任意のタイプの出力装置を含むことができる。モデム６２２は、ネットワーク６２６との間でのデータの交換を可能にするように構成される任意の装置であり得る。ネットワーク６２６は、有線ネットワーク又は無線ネットワーク、プライベート又はパブリックネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、ＢＬＵＥＴＯＯＴＨ（登録商標）ネットワーク、及びインターネットを含むがこれらに限定されない、任意のタイプのネットワークであり得る。モデム６２２は、所望の任意のタイプの通信プロトコルをサポートするように構成することができる。プロセッサ６０２は、システムバス６１０を介してディスプレイコントローラ６２４にアクセスして、１つ又は複数のディスプレイ６２８に送信される情報を制御するように構成することもできる。ディスプレイ６２８は、ブラウン管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ等を含むがこれに限定されない、任意のタイプのディスプレイを含むことができる。
【0040】
図６のプロセッサベースのシステム６００は、命令に従って所望される任意のアプリケーションのためにプロセッサ６０２によって実行される命令セット６３０を含むことができる。命令６３０は、非一時的なコンピュータ可読媒体６３２の例として、メインメモリ６０８、プロセッサ６０２、及び／又は命令キャッシュ６０６に格納され得る。命令６３０はまた、完全に又は少なくとも部分的に、実行中はメインメモリ６０８内に及び／又はプロセッサ６０２内に常駐し得る。命令６３０はさらに、ネットワーク６２６がコンピュータ可読媒体６３２を含むように、モデム６２２を介してネットワーク６２６上で送信又は受信してもよい。
【0041】
コンピュータ可読媒体６３２は、例示的な実施形態では単一の媒体であるように示されているが、「コンピュータ可読媒体」という用語は、１つ又は複数の命令セットが格納される単一の媒体又は複数の媒体（例えば、集中型又は分散型データベース、及び／又は関連するキャッシュ及びサーバ）を含むものと解釈すべきである。「コンピュータ可読媒体」という用語は、処理装置によって実行される一連の命令を格納、符号化、又は搬送することができ、処理装置に、本明細書で開示する実施形態の方法論のいずれか１つ又は複数を実行させる任意の媒体も含むものと解釈される。従って、「コンピュータ可読媒体」という用語は、ソリッドステートメモリ、光媒体、及び磁気媒体を含むものと解釈されるが、これらに限定されない。
【0042】
図１及び図２に示されるように、プロセッサベースのシステム６００のプロセッサ６０２は、その中の装置のいずれかに、メモリ行のワード線上により安定したワード線信号を生成するために反転遅延クロック回路及びワード線ラッチを使用するメモリアレイ回路を含むことができる。
【0043】
本明細書に開示する実施形態には、様々なステップが含まれる。本明細書に開示する実施形態のステップは、ハードウェアコンポーネントによって形成してもよく、或いは命令でプログラムされた汎用又は専用プロセッサにステップを実行させるために使用され得る機械実行可能命令で具体化してもよい。あるいはまた、これらのステップは、ハードウェア及びソフトウェアの組合せによって実行してもよい。
【0044】
本明細書で開示する実施形態は、本明細書で開示する実施形態によるプロセスを実行するためにコンピュータシステム（又は他の電子装置）をプログラムして使用され得る、命令を格納した機械可読媒体（又はコンピュータ可読媒体）を含み得る、コンピュータプログラム製品又はソフトウェアとして提供され得る。機械可読媒体には、機械（コンピュータ等）が読み取り可能な形式で情報を格納又は送信するための任意のメカニズムが含まれる。例えば、機械可読媒体には、機械可読記憶媒体（例えば、ＲＯＭ、ランダムアクセスメモリ（「ＲＡＭ」）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリ装置等）が含まれる。
【0045】
特に別段の記載がない限り、また前述の説明から明らかなように、明細書全体を通じて、「処理する」、「計算する」、「決定する」、又は「表示する」等の用語を使用する議論は、コンピュータシステムのレジスタ内で物理的（電子）量として表されるデータ及びメモリを操作し、コンピュータシステム内のメモリ又はレジスタ内で、或いは他のそのような情報ストレージ装置、送信装置、又は表示装置内で物理量として同様に表される他のデータに変換する、コンピュータシステム又は同様の電子計算装置の動作及びプロセスを指す。
【0046】
本明細書で提示するアルゴリズム及び表示は、本質的に特定のコンピュータ又は他の機器に関連するものではない。本明細書の教示に従ったプログラムとともに様々なシステムを使用することができ、或いは必要な方法ステップを実行するためにより特化した機器を構築することが便利であることが判明することもある。これらの様々なシステムに必要な構造は、上記の説明から明らかになろう。さらに、本明細書で説明する実施形態は、特定のプログラミング言語を参照して説明したものではない。本明細書で説明する実施形態の教示を実現するために、様々なプログラミング言語を使用してもよいことが理解されよう。
【0047】
当業者はさらに、本明細書に開示する実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、及びアルゴリズムが、電子ハードウェアとして実装され、メモリ又は別のコンピュータ可読媒体に格納されプロセッサ又は他の処理装置或いはその両方の組合せによって実行される命令によって実装され得ることを理解するだろう。本明細書で説明した分散型アンテナシステムのコンポーネントは、例として、任意の回路、ハードウェアコンポーネント、集積回路（ＩＣ）、又はＩＣチップで使用され得る。本明細書に開示するメモリは、任意のタイプ及びサイズのメモリであってもよく、所望の任意のタイプの情報を格納するように構成してもよい。この互換性を明確に示すために、様々な例示的なコンポーネント、ブロック、モジュール、回路、及びステップを、それらの機能の観点から一般的に上記で説明した。このような機能がどのように実装されるかは、特定のアプリケーション、設計上の選択、及びシステム全体に課せられる設計上の制約によって異なる。当業者は、特定のアプリケーション毎に説明した機能を様々な方法で実現することができるが、そのような実施態様の決定は、本実施形態の範囲から逸脱するものとして解釈すべきでない。
【0048】
本明細書で開示する実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、及び回路は、プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又は他のプログラマブル論理装置、ディスクリートゲート又はトランジスタロジック、ディスクリートハードウェアコンポーネント、又は本明細書で説明した機能を実行するように設計されたそれらの任意の組合せで実装又は実行され得る。さらに、コントローラはプロセッサであってもよい。プロセッサはマイクロプロセッサであってもよいが、代替として、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであってもよい。プロセッサはまた、コンピューティング装置の組合せ（例えば、ＤＳＰ及びマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ又は複数のマイクロプロセッサ、又は任意の他のそのような構成）として実装してもよい。
【0049】
本明細書に開示する実施形態は、ハードウェア、及びハードウェアに格納される命令で具体化することができ、例えば、ＲＡＭ、フラッシュメモリ、ＲＯＭ、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的に消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ－ＲＯＭ、又は当技術分野で知られている任意の他の形式のコンピュータ可読媒体に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代わりに、記憶媒体はプロセッサと一体であってもよい。プロセッサ及び記憶媒体は、ＡＳＩＣ内に常駐してもよい。ＡＳＩＣはリモートステーションに常駐してもよい。代わりに、プロセッサ及び記憶媒体は、リモートステーション、基地局、又はサーバ内の個別のコンポーネントとして常駐してもよい。また、本明細書の例示的な実施形態のいずれかで説明した動作ステップは、例及び議論を提供するために記載していることに留意されたい。説明した動作は、図示したシーケンス以外の多くの異なるシーケンスで実行することができる。さらに、単一の動作ステップで説明した動作は、実際には多数の異なるステップで実行してもよい。
【0050】
さらに、例示的な実施形態で議論した１つ又は複数の動作ステップを組み合わせることができる。当業者であれば、情報及び信号は、様々な技術及び手法のいずれかを使用して表現できることも理解されよう。例えば、上記の説明全体を通じて参照となり得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場、又は粒子、光場、又は粒子、或いはそれらの任意の組合せによって表され得る。
【0051】
特に明記しない限り、本明細書に記載した方法は、そのステップを特定の順序で実行することを必要とするものとして解釈されることを決して意図していない。従って、方法の請求項がそのステップが従うべき順序を実際に記載していない場合に、或いは特許請求の範囲又は明細書にステップが特定の順序に限定されることが特に明記されていない場合に、それは決して特定の順序を推測されることを意図していない。
【0052】
本発明の精神又は範囲から逸脱することなく、様々な修正及び変形を行うことができることは、当業者には明らかであろう。本発明の精神及び内容を組み込んだ、開示した実施形態の修正、組合せ、サブコンビネーション、及び変形が当業者には想起され得るため、本発明は、添付の特許請求の範囲及びその均等物の範囲内の全てを含むものと解釈すべきである。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【国際調査報告】