特表 2024-520079 炭素空孔の濃度が低減された半導体デバイスおよび半導体デバイスを製造するための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-05-21

(54)【発明の名称】炭素空孔の濃度が低減された半導体デバイスおよび半導体デバイスを製造するための方法

(51)【国際特許分類】

   H01L 29/861 20060101AFI20240514BHJP

   H01L 21/329 20060101ALI20240514BHJP

   H01L 29/739 20060101ALI20240514BHJP

   H01L 29/78 20060101ALI20240514BHJP

   H01L 29/12 20060101ALI20240514BHJP

   H01L 21/336 20060101ALI20240514BHJP

【ＦＩ】

H01L29/91 C

H01L29/91 A

H01L29/91 F

H01L29/78 655A

H01L29/78 652H

H01L29/78 652T

H01L29/78 658A

H01L29/78 658G

H01L29/78 654Z

H01L29/78 653C

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023573225

(86)(22)【出願日】2022-04-26

(85)【翻訳文提出日】2024-01-24

(86)【国際出願番号】 EP2022061041

(87)【国際公開番号】W WO2022248140

(87)【国際公開日】2022-12-01

(31)【優先権主張番号】21176547.4

(32)【優先日】2021-05-28

(33)【優先権主張国・地域又は機関】EP

(81)【指定国・地域】

(71)【出願人】

【識別番号】523380173

【氏名又は名称】ヒタチ・エナジー・リミテッド

【氏名又は名称原語表記】ＨＩＴＡＣＨＩ ＥＮＥＲＧＹ ＬＴＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】アルフィエリ，ジョバンニ

(72)【発明者】

【氏名】クノール，ラース

(57)【要約】

本開示は、炭素を含む第１の半導体材料から作成され、［０００１］結晶軸を有する少なくとも１つのエピタキシャル層（２）を含む半導体デバイス（１）に関する。エピタキシャル層（２）の側壁（３ａ）に少なくとも１つの注入領域（４）が形成され、側壁（３ａ）の法線方向は［０００１］結晶軸に垂直である。エピタキシャル層（２）の少なくとも１つの部分は、成長したままの少なくとも１つのエピタキシャル層（２）の第１の半導体材料に対して炭素空孔（Ｖ_Ｃ）の濃度が低減されている。本開示はさらに、少なくとも１つのエピタキシャル層（２）の少なくとも１つの側壁（３ａ）を通じてイオンが注入される、半導体デバイス（１）を製造するための方法に関する。

【特許請求の範囲】

【請求項1】

炭化ケイ素半導体材料から作成され、［０００１］結晶軸を有する少なくとも１つのエピタキシャル層（２）と、
前記エピタキシャル層（２）の側壁（３ａ）に形成された少なくとも１つの注入領域（４）であって、前記側壁（３ａ）の法線方向は前記［０００１］結晶軸に垂直であり、前記少なくとも１つの注入領域（４）は、炭素イオンまたはケイ素イオンのうちの少なくとも１つを含む注入種を含む、少なくとも１つの注入領域（４）と
を備え、
前記エピタキシャル層（２）の少なくとも１つの部分は、炭素空孔（Ｖ_Ｃ）の濃度が低減されており、炭素空孔の濃度Ｚ_１／２は１０^１０／ｃｍ^３未満である、半導体デバイス（１）。

【請求項2】

前記少なくとも１つのエピタキシャル層（２）を含む少なくとも１つの半導体チップを備え、前記少なくとも１つの注入領域（４）は、前記少なくとも１つの半導体チップの複数の側壁（３ａ）のうちの少なくとも１つの上に形成される、請求項１に記載の半導体デバイス（１）。

【請求項3】

前記少なくとも１つのエピタキシャル層（２）内に形成された２つの側壁（３ａ）を有する少なくとも１つのトレンチ（３）を備え、
前記少なくとも１つの注入領域（４）は、前記少なくとも１つのトレンチ（３）の前記２つの側壁（３ａ）のうちの少なくとも１つの上に形成され、
前記エピタキシャル層（２）の前記少なくとも１つの部分は、前記［０００１］結晶軸に垂直な平面内に延在する副層（２ａ）に対応し、
前記副層（２ａ）の厚さは、前記少なくとも１つのトレンチ（３）の深さ（Ｄ_Ｔ）に対応するか、またはそれを超える、請求項１に記載の半導体デバイス（１）。

【請求項4】

前記少なくとも１つのエピタキシャル層（２）の上面または底面に形成され、それによって電気活性領域を形成する少なくとも１つの電極であって、前記少なくとも１つの注入領域（４）が前記電気活性領域の外側に形成される、少なくとも１つの電極をさらに含む、請求項１～３のいずれか１項に記載の半導体デバイス（１）。

【請求項5】

前記炭化ケイ素半導体材料は、ｎ型４Ｈ－ＳｉＣ半導体材料またはｎ型６Ｈ－ＳｉＣ半導体材料のうちの少なくとも１つを含む、請求項１～４のいずれか１項に記載の半導体デバイス（１）。

【請求項6】

前記少なくとも１つの注入領域（４）は、アモルファスシリコンを含む注入欠陥領域を含む、請求項１～５のいずれか１項に記載の半導体デバイス（１）。

【請求項7】

前記エピタキシャル層（２）の前記少なくとも１つの部分は、１０^１２／ｃｍ^３を超える深いピークレベル、特にＯＮ１またはＯＮ２の濃度を有する、請求項１～６のいずれか１項に記載の半導体デバイス（１）。

【請求項8】

前記半導体デバイス（１）は、
ドリフト層を備えるＰＩＮダイオード（２０）であって、前記少なくとも１つのエピタキシャル層（２）は前記ドリフト層を備える、ＰＩＮダイオード（２０）、
エミッタ（３３）、コレクタ（３１）、およびベース（３２）を備えるＢＪＴ（３０）であって、前記少なくとも１つのエピタキシャル層（２）は前記エミッタ（３３）、前記コレクタ（３１）、または前記ベース（３２）のうちの少なくとも１つを含む、ＢＪＴ（３０）、
前記炭化ケイ素半導体材料から形成されたベース（４２）を備えるＩＧＢＴ（４０）であって、前記少なくとも１つのエピタキシャル層（２）は前記ベース（４２）を備える、ＩＧＢＴ（４０）、または
前記炭化ケイ素半導体材料から形成された半導体ボディを備えるＪＢＳダイオード（５０）であって、前記少なくとも１つのエピタキシャル層（２）は前記半導体ボディを含む、ＪＢＳダイオード（５０）
のうちの少なくとも１つを含む、請求項１～７のいずれか１項に記載の半導体デバイス（１）。

【請求項9】

少なくとも１つのエピタキシャル層（２）を成長させるステップであって、炭化ケイ素半導体材料から作成される前記少なくとも１つのエピタキシャル層（２）は、［０００１］結晶軸を有する、成長させるステップと、
前記［０００１］結晶軸に垂直な平面に少なくとも１つの注入領域（４）を形成するために、前記少なくとも１つのエピタキシャル層（２）の少なくとも１つの側壁（３ａ）を通じて、炭素イオンおよびケイ素イオンのうちの少なくとも１つを含むイオンを注入するステップであって、それによって、成長したままの前記少なくとも１つのエピタキシャル層（２）に対して前記第１の半導体材料中の炭素空孔（Ｖ_Ｃ）の濃度を減少させる、注入するステップと、
を含む、半導体デバイス（１）を製造するための方法。

【請求項10】

イオン注入後、前記少なくとも１つのエピタキシャル層（２）に対して前記炭化ケイ素半導体材料中の炭素空孔（Ｖ_Ｃ）の濃度をさらに低減するために、前記少なくとも１つのエピタキシャル層（２）をアニーリングするステップ、または
イオン注入後、前記少なくとも１つのエピタキシャル層（２）に対して前記炭化ケイ素半導体材料中の炭素空孔（Ｖ_Ｃ）の濃度をさらに低減するために、前記少なくとも１つのエピタキシャル層（２）をプロトン照射するステップ
のうちの少なくとも１つをさらに含む、請求項９に記載の方法。

【請求項11】

少なくとも１つの側壁（３ａ）を通じてイオンを注入する前に、前記方法は、
前記少なくとも１つのエピタキシャル層（２）の少なくとも部分を含む少なくとも１つの半導体回路部品を形成するために複数の処理ステップを実施するステップと、
前記少なくとも１つの半導体回路部品を分離して、前記［０００１］結晶軸に垂直な上面および前記上面に垂直な複数の側壁（３ａ）を有する半導体チップを得るステップと
をさらに含む、請求項９または１０に記載の方法。

【請求項12】

前記少なくとも１つのエピタキシャル層（２）を担持するキャリア基板（５）上に複数の半導体回路部品を形成するステップと、
前記少なくとも１つのエピタキシャル層（２）を担持する前記キャリア基板（５）を、前記［０００１］結晶軸に垂直な少なくとも１つの切断面に沿ってダイシングすることによって、前記複数の半導体回路部品を分離するステップと、
前記少なくとも１つの切断面を通じて前記イオンを注入するステップと
を含む、請求項１１に記載の方法。

【請求項13】

少なくとも１つの半導体回路部品を形成するステップは、前記少なくとも１つの半導体回路部品を分離する前に、前記［０００１］結晶軸に平行な第１の注入方向（２５）において、前記少なくとも１つのエピタキシャル層（２）の表面を通じて少なくとも１つの第１の種を注入するステップを含み、
少なくとも１つの側壁（３ａ）を通じてイオンを注入するステップは、前記少なくとも１つの半導体回路部品を分離した後に、前記第１の注入方向（２５）に直交する第２の注入方向（２６）において、前記少なくとも１つのエピタキシャル層（２）の前記少なくとも１つの側壁（３ａ）を通じて、少なくとも１つの第２の種を注入するステップを含む、請求項１１または１２に記載の方法。

【請求項14】

前記少なくとも１つのエピタキシャル層（２）内に２つの側壁（３ａ）を有する少なくとも１つのトレンチ（３）を形成するステップをさらに含み、
少なくとも１つの側壁（３ａ）を通じてイオンを注入するステップは、前記少なくとも１つのトレンチ（３）の前記２つの側壁（３ａ）を通じた炭素イオンまたはケイ素イオンのうちの少なくとも１つのプラズマ浸漬イオン注入ＰＩＩＩを含む、請求項９または１０に記載の方法。

【請求項15】

ＰＩＩＩの後に前記少なくとも１つのトレンチ（３）を充填するステップと、
前記少なくとも１つのトレンチ（３）を充填した後に、前記少なくとも１つのエピタキシャル層（２）の上面上に少なくとも１つのコンタクト層（５３）を形成するステップと
をさらに含む、請求項１４に記載の方法。

【請求項16】

前記少なくとも１つのトレンチ（３）の底面（３ｂ）に少なくとも１つの電極を形成するステップをさらに含む、請求項１４に記載の方法。

【請求項17】

前記少なくとも１つの側壁（３ａ）を通じてイオンを注入する前に、前記方法は、
前記少なくとも１つのエピタキシャル層（２）の表面上に少なくとも１つの金属材料を堆積させるステップと、
電極を形成するために前記少なくとも１つの金属材料をアニーリングするステップであって、それによって、前記炭化ケイ素半導体材料中の炭素空孔（Ｖ_Ｃ）の濃度を増大させる、アニーリングするステップと
をさらに含む、請求項９～１６のいずれか１項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

明細書
本開示は、炭素、特に炭化ケイ素を含む第１の半導体材料から作成された少なくとも１つのエピタキシャル層を含む半導体デバイスに関し、エピタキシャル層の少なくとも１つの部分は、成長したままの少なくとも１つのエピタキシャル層の第１の半導体材料に対して炭素空孔の濃度が低減されている。本開示はさらに、そのような半導体デバイスを製造するための方法に関する。

【背景技術】

【0002】

米国特許第７７５４５８９号明細書は、成長したままのＳｉＣ結晶内のキャリアトラップ中心を効果的に低減または排除することによってＳｉＣ層の品質を改善する方法に関する。

【発明の概要】

【課題を解決するための手段】

【0003】

本開示の実施形態は、改善された半導体デバイスおよびそれらを製造するための方法に関する。例えば、寿命が改善され、欠陥密度が低く、および／または従来の半導体処理ステップを使用して柔軟に製造することができる半導体デバイスが必要とされている。

【0004】

第１の態様によれば、炭素、特に炭化ケイ素を含む第１の半導体材料から作成され、［０００１］結晶軸を有する少なくとも１つのエピタキシャル層を含む半導体デバイスが提供される。エピタキシャル層の側壁に少なくとも１つの注入領域が形成され、側壁の法線方向は［０００１］結晶軸に垂直である。エピタキシャル層の少なくとも１つの部分は、成長したままの少なくとも１つのエピタキシャル層の第１の半導体材料に対して炭素空孔の濃度が低減されている。

【0005】

エピタキシャル層の側壁に注入領域を設けることによって、注入は、典型的には［０００１］結晶軸に平行に、例えばエピタキシャル層の前面上でまたはそれを通じて行われる他の処理ステップとは無関係に実施することができる。同時に、注入種の運動性が改善され、それにより、少なくとも１つのエピタキシャル層の後のアニーリングが単純化され、結果として、その中の炭素空孔の濃度が減少する。

【0006】

少なくとも１つの実施形態によれば、少なくとも１つの注入領域は、少なくとも１つのエピタキシャル層を含む少なくとも１つの半導体チップの複数の側壁のうちの１つの上に形成される。半導体チップの側壁を通じて種を注入することにより、すでに分離されほぼ完成した半導体回路部品上の炭素空孔を低減することができる。

【0007】

少なくとも１つの実施形態によれば、半導体デバイスは、少なくとも１つのエピタキシャル層内に形成された２つの側壁を有する少なくとも１つのトレンチを備える。少なくとも１つの注入領域は、少なくとも１つのトレンチの２つの側壁のうちの少なくとも１つの上に形成される。エピタキシャル層の少なくとも１つの部分は、［０００１］結晶軸に垂直な平面内に延在する副層に対応し、副層の厚さは、少なくとも１つのトレンチの深さに対応するか、またはそれを超える。トレンチを使用することにより、相対的に大きい空間的広がりを有するエピタキシャル層の垂直側壁上に種を注入することが可能になる。

【0008】

少なくとも１つの実施形態では、半導体デバイスは、少なくとも１つのエピタキシャル層の上面または底面に形成され、それによって電気活性領域を形成する少なくとも１つの電極をさらに備え、少なくとも１つの注入領域は、電気活性領域の外側に形成される。例えば、少なくとも１つの注入領域は、半導体デバイスの電気活性領域に空間的に近接して形成されてもよい。そのような空間配置は、半導体デバイスの機能を実施する電気活性領域内のいかなる要素も妨害することなく、電気活性領域内の炭素空孔の低減を可能にする。

【0009】

例えば、第１の半導体材料は、ｎ型４Ｈ－ＳｉＣ半導体材料またはｎ型６Ｈ－ＳｉＣ半導体材料のうちの１つを含んでもよい。例えば、少なくとも１つの注入領域は、炭素イオン、アルミニウムイオンおよびケイ素イオンのうちの少なくとも１つを含む注入種を含むことができる。例えば、少なくとも１つの注入領域は、アモルファスシリコンを含む注入欠陥領域を含んでもよい。例えば、エピタキシャル層の少なくとも１つの部分は、１０^１０／ｃｍ^３未満の炭素空孔の濃度Ｚ_１／２を有してもよい。

【0010】

異なる実施形態によれば、半導体デバイスは、ＰＩＮダイオード、ＢＪＴ、ＩＧＢＴ、またはＪＢＳダイオードなどの異なる電力電子部品を含んでもよい。

【0011】

本開示の第２の態様によれば、半導体デバイスを製造するための方法が提供される。本方法は、炭素、特に炭化ケイ素を含み、［０００１］結晶軸を有する第１の半導体材料から作成される少なくとも１つのエピタキシャル層を成長させるステップと、［０００１］結晶軸に垂直な平面に少なくとも１つの注入領域を形成するために、少なくとも１つのエピタキシャル層の少なくとも１つの側壁を通じてイオンを注入するステップであって、それによって、成長したままの少なくとも１つのエピタキシャル層に対して第１の半導体材料中の炭素空孔の濃度を減少させる、注入するステップとを含む。

【0012】

上記ステップにより、第１の態様による半導体デバイスを製造することができる。それらは、製造中に改善された程度の柔軟性を可能にする。特に、イオンを注入するステップは、少なくとも１つのエピタキシャル層の炭素空孔に悪影響を及ぼす他のステップが完了した後に、製造プロセスの終わりに向かって実行することができる。

【0013】

少なくとも１つの実施形態によれば、本方法は、イオン注入後に少なくとも１つのエピタキシャル層に対して第１の半導体材料中の炭素空孔の濃度をさらに低減するために、少なくとも１つのエピタキシャル層に対してアニーリングまたはプロトン照射のうちの少なくとも一方を行うステップをさらに含む。アニーリングまたはプロトン照射は、生成された格子間炭素を拡散させるのに役立つ。

【0014】

少なくとも一実施形態によれば、少なくとも１つの側壁を通じてイオンを注入する前に、本方法は、少なくとも１つのエピタキシャル層の少なくとも部分を含む少なくとも１つの半導体回路部品を形成するために複数の処理ステップを実施するステップと、少なくとも１つの半導体回路部品を分離するステップであって、［０００１］結晶軸に垂直な上面および上面に垂直な複数の側壁を有する半導体チップを得る、分離するステップとをさらに含む。半導体チップの側壁を通じてイオンを注入することにより、分離された本質的に完成した半導体部品の炭素空孔を減少させることができる。

【0015】

別の実施形態によれば、本方法は、少なくとも１つのエピタキシャル層内に２つの側壁を有する少なくとも１つのトレンチを形成するステップをさらに含み、少なくとも１つの側壁を通じてイオンを注入するステップは、少なくとも１つのトレンチの２つの側壁を通じた、ホウ素（Ｂ）イオン、炭素（Ｃ）イオン、アルミニウム（Ａｌ）イオン、ゲルマニウム（Ｇｅ）イオン、窒素（Ｎ）イオン、リン（Ｐ）イオン、ヒ素（Ａｓ）イオン、酸素（Ｏ）イオン、硫黄（Ｓ）イオン、水素（Ｈ）イオン、アルゴン（Ａｒ）イオンまたはケイ素（Ｓｉ）イオンのうちの少なくとも１つのプラズマ浸漬イオン注入（ＰＩＩＩ）を含む。

【0016】

本発明のさらなる態様、実施形態および利点は、以下の実施形態の詳細な説明ならびに添付の特許請求の範囲に開示される。

【0017】

上述した第２の態様による半導体デバイスを製造するための方法は、第１の態様による半導体デバイスの製造に特に好適である。したがって、半導体デバイスに関連して説明した特徴および利点を製造方法に使用することができ、逆もまた同様である。

【0018】

したがって、それぞれの特徴が特定の態様の文脈で明示的に言及されていない場合であっても、態様の１つに関して説明されたすべての特徴は、他の態様に関しても本明細書に開示される。

【0019】

添付の図面が、さらなる理解を提供するために含まれる。図面では、同じ構造および／または機能の要素は、同じ参照符号によって参照され得る。図面に示される実施形態は例示的な表現であり、必ずしも原寸に比例して描かれていないことを理解されたい。

【図面の簡単な説明】

【0020】

【図1】本開示の一実施形態による半導体デバイスの概略図である。

【図2】本開示の一実施形態による半導体デバイスを製造するための方法の概略図である。

【図3】注入およびアニーリングの前後の図１によるエピタキシャル層のＤＬＴＳスペクトルを示す図である。

【図4】本開示の一実施形態によるＰＩＮダイオードを製造するためのステップを示す図である。

【図5】本開示の一実施形態によるＰＩＮダイオードを製造するためのステップを示す図である。

【図6】本開示の一実施形態によるＰＩＮダイオードを製造するためのステップを示す図である。

【図7】本開示の一実施形態によるＢＪＴダイオードを製造するためのステップを示す図である。

【図8】本開示の一実施形態によるＢＪＴダイオードを製造するためのステップを示す図である。

【図9】本開示の一実施形態によるＢＪＴダイオードを製造するためのステップを示す図である。

【図10】本開示の一実施形態によるＢＪＴダイオードを製造するためのステップを示す図である。

【図11】本開示の一実施形態によるＩＧＢＴを製造するためのステップを示す図である。

【図12】本開示の一実施形態によるＩＧＢＴを製造するためのステップを示す図である。

【図13】本開示の一実施形態によるトレンチを備える半導体デバイスの概略図である。

【図14】注入およびアニーリングの前後の図１３によるエピタキシャル層のＤＬＴＳスペクトルを示す図である。

【図15】本開示の別の実施形態によるＪＢＳダイオードを製造するためのステップを示す図である。

【図16】本開示の別の実施形態によるＪＢＳダイオードを製造するためのステップを示す図である。

【図17】本開示の別の実施形態によるＪＢＳダイオードを製造するためのステップを示す図である。

【図18】本開示の別の実施形態によるＪＢＳダイオードを製造するためのステップを示す図である。

【図19】本開示の別の実施形態によるＪＢＳダイオードを製造するためのステップを示す図である。

【図20】本開示の別の実施形態によるＢＪＴダイオードを製造するためのステップを示す図である。

【図21】本開示の別の実施形態によるＢＪＴダイオードを製造するためのステップを示す図である。

【図22】本開示の別の実施形態によるＢＪＴダイオードを製造するためのステップを示す図である。

【図23】本開示の別の実施形態によるＩＧＢＴダイオードを製造するためのステップを示す図である。

【図24】本開示の別の実施形態によるＩＧＢＴダイオードを製造するためのステップを示す図である。

【図25】本開示の別の実施形態によるＩＧＢＴダイオードを製造するためのステップを示す図である。

【図26】本開示の一実施形態による半導体デバイスを生成するための方法の概略図である。

【図27】半導体デバイスの上面を通じた炭素空孔の除去の概略図である。

【発明を実施するための形態】

【0021】

本開示は様々な修正および代替形態を受け入れるが、その詳細は、例として図面に示され、詳細に記載されている。しかしながら、その意図は、本開示を記載された特定の実施形態に限定することではないことを理解されたい。逆に、その意図は、添付の特許請求の範囲によって規定される本開示の範囲内に入るすべての修正、同等物、および代替物を網羅することである。

【0022】

本開示の様々な実施形態をより詳細に説明する前に、まず、従来の炭化ケイ素半導体材料およびそれらの処理において遭遇するいくつかの課題について論じる。

【0023】

いわゆる炭素空孔（Ｖ_Ｃ）は、ｎ型４Ｈ炭化ケイ素（４Ｈ－ＳｉＣ）における技術的に重要な電気的活性点欠陥である。炭素空孔の存在は、伝導帯端（Ｅ_Ｃ）の下０．６５ｅＶおよび１．６ｅＶにそれぞれ位置するＺ_１／２およびＥＨ_６／７と呼ばれる半導体材料のバンドギャップ内の２つのレベルを生じさせる。Ｚ_１／２欠陥のレベルは伝導帯端に特に近いため、それは再結合中心として作用し、そのような半導体材料から形成されたユニポーラデバイスの寿命、バイポーラデバイスの順方向電圧降下、およびリーク電流に影響を及ぼす。

【0024】

原理的には、図２７に示すように、成長したままのエピタキシャル層から炭素空孔を除去することが可能である。

【0025】

半導体デバイス１は、基板５の表面上に、ミラーブラヴェ指数によって定義されるような［０００１］結晶軸方向Ｘに成長した４Ｈ－ＳｉＣエピタキシャル層２を備える。［０００１］結晶軸は、典型的には、基板５の表面の法線方向に対応する。成長すると、エピタキシャル層２は、４Ｈ－ＳｉＣエピタキシャル層２全体にわたって複数の炭素空孔Ｖ_Ｃを含む。炭素空孔Ｖ_Ｃの濃度を低減するために、上面領域４ａは、１０５０～１４００℃の温度で酸化される。あるいは、ＳｉＣエピタキシャル層２の上面領域４ａに浅い炭素イオンを注入してもよい。いずれの手法も、４Ｈ－ＳｉＣエピタキシャル層２への格子間炭素Ｃ_Ｉの導入におけるものとなる。次に、エピタキシャル層２を１５００℃を超える温度でアニーリングして、エピタキシャル層２全体に格子間炭素Ｃ_Ｉを拡散させる。次いで、格子間炭素Ｃ_Ｉは、炭素空孔Ｖ_Ｃと再結合することができる。その結果、エピタキシャル層２は、炭素空孔濃度が低減される。

【0026】

図２７に示すように、［０００１］結晶軸に平行に炭素注入が実施される。格子間炭素Ｃ_Ｉの拡散後、反応性イオンエッチング（ＲＩＥ）または化学機械研磨（ＣＭＰ）が、上面領域４ａ内に形成されたＣ注入層を除去するために使用される。酸化物層をフッ化水素酸（ＨＦ）を使用して除去する必要がある炭素空孔Ｖ_Ｃ低減に酸化が利用される場合にも、同様の状況が発生する。

【0027】

したがって、上述の炭素空孔を低減するための方法は、製造プロセスの相対的に早い時期に、例えば、受け取ったままのエピタキシャル層２に対してのみ実行することができる。この結果として、半導体デバイス１の製造開始に向けて炭素空孔Ｖ_Ｃの濃度が低減された４Ｈ－ＳｉＣエピタキシャル層２が得られるが、高濃度ドープｐ＋領域の活性化または半導体回路部品の電極のアニーリングなどの後続の処理ステップは、エピタキシャル層２内の炭素空孔Ｖ_Ｃの再生をもたらす。炭素空孔Ｖ_Ｃが再生成されると、これによって、アノード領域または電極などの半導体デバイスの電気活性領域に炭素を注入する必要があるため、第２の炭素イオン注入を実施することができない。さらに、相対的に厚いエピタキシャル層２、例えば１００μｍ以上の厚さを有するエピタキシャル層２の場合、これは能動回路構造の部分を消費するため、酸化を実施することはできない。

【0028】

本開示は、成長したままのエピタキシャル層と比較して炭素空孔濃度が低減された代替の方法およびデバイスを説明することを目的とする。

【0029】

図１は、本開示の一実施形態による半導体デバイス１を示す。図２に、半導体デバイス１のエピタキシャル層２の炭素空孔Ｖ_Ｃを低減する方法のステップＳ１～Ｓ３を示す。

【0030】

ステップＳ１では、エピタキシャル層２が、基板５または他のエピタキシャル層（図示せず）上に成長する。最初に、エピタキシャル層２は、相対的に高濃度の炭素空孔Ｖ_Ｃを含む。例えば、エピタキシャル層２の未処理のｎ型４Ｈ－ＳｉＣ半導体材料は、ｃｍ^３当たり１０^１２個のＺ_１／２欠陥を有し得る。

【0031】

したがって、ステップＳ２において、イオン、例えば、炭素（Ｃ）イオン、アルミニウム（Ａｌ）イオンまたはケイ素（Ｓｉ）イオンが、側壁３ａを通じて注入されて、半導体材料内に注入領域４を形成する。図２７に示す状況とは対照的に、図１に示す実施形態では、イオンが側壁３ａを通じて注入されて、半導体デバイスの上面に垂直な平面内に注入領域４を形成する。すなわち、注入方向はエピタキシャル層２の［０００１］結晶軸方向Ｘに垂直である。この側方注入は、室温で実施され得る。

【0032】

図１に示す実施形態では、２つの対向する側壁３ａを通じて炭素イオンが注入されて、２つの注入領域４内に格子間炭素Ｃ_Ｉを形成する。単一の側壁３ａを通じてイオンを注入して単一の注入領域４を形成すること、または３つもしくは４つの側壁３１、例えば長方形の半導体チップのすべての側壁を通じてイオンを注入することも可能である。記載した実施形態では、３～５×１０^１６ｃｍ^－３のＮドープエピタキシャル層２上への炭素の側方注入を実行した。注入プロファイルが半導体デバイス１の活性電気領域の外側になるように、１つまたは複数の側方注入エネルギーを選ぶことができる。例えば、１０ｋｅＶ～２００ｋｅＶの範囲内のエネルギーによる３つの異なる注入段階が使用されてもよい。側方注入量は、１０^１０～１０^１６ｃｍ^－２の範囲であり得る。

【0033】

図１に示すように、ステップＳ２は、エピタキシャル層Ｓ１を成長させた直後に実行されてもよい。しかしながら、様々な特定の半導体デバイスに関して後述するように、半導体デバイス１の製造の終わりに向かって注入領域４を形成することも可能である。

【0034】

側方注入の後に、任意選択の別個の拡散ステップＳ３を行うことができる。例えば、エピタキシャル層２は、エピタキシャル層２の厚さに応じて１分～１０時間の期間にわたって、１０００℃を超える温度でアニーリングされてもよい。エピタキシャル層２の厚さは、例えば５μｍ～１５０μｍの範囲内にあってもよい。説明されている実施形態では、エピタキシャル層２ａの相対的に短いアニーリングステップは、１５００℃の温度で５分の期間にわたって実行される。この期間中、生成された格子間炭素Ｃ_Ｉは、エピタキシャル層２全体にさらに拡散する。代替的または付加的に、プロトン照射を使用して、生成された格子間炭素Ｃ_Ｉをさらに拡散させてもよい。例えば、１０ｋｅＶ以下のプロトン照射を使用してもよい。

【0035】

あるいは、完成した半導体部品に対して、後続の拡散ステップを伴わない側方注入を行うことができる。例えば、３００ｋｅＶ以上のエネルギーによる炭素の注入後、追加の拡散ステップなしで格子間炭素Ｃ_Ｉの十分な拡散が行われる。

【0036】

エピタキシャル層２の結晶構造中の点欠陥は迅速に移動することができ、したがって［０００１］結晶軸方向Ｘに垂直な相対的に長い距離を移動することができることが分かった。例えば、格子間炭素は、室温でも１０ｋｅＶのプロトン照射後に［０００１］方向に垂直な長距離を拡散することができる。これにより、エピタキシャル層２全体の炭素空孔Ｖ_Ｃが大幅に減少する。例えば、上述したパラメータを使用して、数ｍｍの水平方向拡散長を達成することができ、結果として、例えばエッジ長５ｍｍの半導体チップのエピタキシャル層２の全幅にわたって炭素空孔Ｖ_Ｃを大幅に低減することができる。例えば、炭素空孔Ｖ_Ｃの濃度は、成長したままのエピタキシャル層２と比較して２桁以上低減され得る。

【0037】

図３は、図１による半導体デバイス１の深準位過渡分光法（ＤＬＴＳ）分析の結果を示す。そこで、参照符号Ａを有する曲線は、ステップＳ１の後の成長したままの未処理のｎ型４Ｈ－ＳｉＣエピタキシャル層２のＤＬＴＳスペクトルを示す。曲線は、参照符号Ｂを用いて、ステップＳ２における炭素イオンの注入およびステップＳ３におけるアニーリング後のエピタキシャル層２のＤＬＴＳスペクトルを示す。図から分かるように、ステップＳ１の後、未処理の半導体デバイス１は、相対的に高濃度の炭素空孔を含む。例示的には、それは、１０^１２／ｃｍ^３程度のＺ_１／２欠陥の濃度を含む。上で詳述したように、欠陥レベルＺ_１／２は伝導帯端Ｅ_Ｃに非常に近く、したがって完成した半導体デバイス１の性能に悪影響を及ぼす。

【0038】

ステップＳ２における炭素イオンの注入およびステップＳ３におけるエピタキシャル層のアニーリングの後、検出可能な量のＺ_１／２欠陥は半導体デバイス１内に存在しない。さらに、図３に見られるように、伝導帯端Ｅ_Ｃの下０．８４ｅＶおよび１．１ｅＶにそれぞれある、いわゆる深準位ＯＮ１およびＯＮ２ピークの存在を検出することができる。ＯＮ１およびＯＮ２レベルは炭素拡散に関連付けられ、典型的には、図２７に関して上述したように炭素イオンの注入後に検出される。したがって、半導体デバイスの側壁３ａを通じた炭素イオンの側方注入は、成長したままの同じエピタキシャル層２内の炭素空孔Ｖ_Ｃの濃度に対して、エピタキシャル層２の炭素空孔Ｖ_Ｃの濃度を大幅に減少させる。

【0039】

以下、各種の半導体デバイス１の製造プロセスについて、より詳細に説明する。記載されている処理ステップは、図１および図２に関して上述したような側方実施態様が、半導体デバイス１の製造における高度な柔軟性を提供することを明らかにするであろう。

【0040】

最初に、ＰＩＮダイオード２０を製造するための処理ステップを図４～図６に関して示す。図４に示す第１の処理ステップでは、基板５上にｎ型４Ｈ－ＳｉＣエピタキシャル層２が成長される。上述したように、エピタキシャル層２は、相対的に高濃度の炭素空孔Ｖ_Ｃを有する。図５に示す次の処理ステップでは、エピタキシャル層２にアルミニウムイオンが注入されて、高ドープｐ型アノード領域２１が形成される。これに続いて、高温アニーリングステップ（図示せず）が行われる。アニーリング中、炭素空孔ＶＣが以前に除去されている場合でも、さらなる炭素空孔Ｖ_Ｃが生成される。

【0041】

図６は、ＰＩＮダイオード２０の最終的なｐ＋－ｉ－ｎ構造を示し、従来のイオン注入によって形成された注入電界緩和層２２をさらに備える。また、アノード領域２１の上面および基板５の底面には、それぞれ金属アノード電極２３および金属カソード電極２４が形成されている。アノード電極２３およびカソード電極２４は、電子ビーム蒸着によって形成されてもよい。電界緩和層２２、アノード電極２３およびカソード電極２４の形成は、ＰＩＮダイオード２０の固有ドリフト層として作用するエピタキシャル層２内にさらなる炭素空孔Ｖ_Ｃの生成をもたらし得る。

【0042】

ＰＩＮダイオード２０、および例示的にはｎ型エピタキシャル層２の性能を改善するために、ＰＩＮダイオード２０の側壁３ａ上に２つの注入領域４が形成される（図６にも示されている）。注入領域４への炭素または他のイオンの注入およびエピタキシャル層２の任意選択のその後のアニーリングは、ドリフト層として作用するエピタキシャル層２内の炭素空孔Ｖ_Ｃ濃度の減少をもたらす。これは、エピタキシャル層２のより薄い陰影によって図６に指示されている。

【0043】

図３によって上に詳述したように、側方注入およびその後のアニーリングもＯＮ１およびＯＮ２レベルを生成する。ただし、エピタキシャル層２におけるＯＮ１およびＯＮ２レベルの存在は、ＰＩＮダイオード２０の性能に影響を与えない。

【0044】

説明した実施形態では、電界緩和領域２２の形成は、ウェハまたは他の基板５上のエピタキシャル層２の前面処理によって実施される。同様に、電極２３および２４の形成は、半導体デバイス１の前面および背面からの従来のメタライゼーション手順によって実施される。効率のために、典型的には、ＰＩＮダイオード２０などの相対的に多数の半導体デバイス１が、共通のウェハまたは他の基板５上にともに形成される。

【0045】

垂直注入領域４内にイオンを注入するために、ＰＩＮダイオード２０に対応するウェハまたは他の基板５の領域は、ダイシングによって同じウェハまたは他の基板５上に成長された同様の半導体回路部品から分離されてもよい。それによって、個々の半導体チップが形成され、それらは次いで、個々の半導体チップの側壁３ａを通じて炭素イオンを注入するために、［０００１］結晶軸が横向きにイオン注入システムを指すように設置され得る。この目的のために、１つまたは複数の半導体チップを担持する修正されたターゲットホルダを使用することができる。注入中、エピタキシャル層２の電界緩和領域２２にイオンを注入するための第１の注入方向２５は、注入領域４にイオンを注入するための第２の注入方向２６と直交する。さらに、側方注入により、注入領域４は、基板５およびエピタキシャル層２を含む半導体材料の側面全体にわたって延在する。

【0046】

図７～図１０は、本開示の一実施形態による、バイポーラ接合トランジスタ（ＢＪＴ）３０、例示的にはＮＰＮトランジスタを製造するための処理ステップを示す。図７に示す第１のステップでは、４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣなどの炭素を含む半導体材料から作成されたｎ型コレクタ３１が提供される。続いて、ｐ型ベース３２がｎ型コレクタ３１上にエピタキシャル成長される（図８）。次いで、ｎ型エミッタ層３３がｐ型ベース３２上にエピタキシャル成長される（図９）。

【0047】

続いて、エミッタ３３の選択された領域およびベース３２の対応する上部がエッチングされて、図１０に示すようなゲート電極の形成を可能にする。エッチングされたトレンチのベースにおいて、高濃度ドープｐ型層３４がｐ型ベース３４内に形成される。その後、高濃度ドープｐ型層３４の上面上にゲート電極３５が形成され、ｎ型エミッタ３３の上面上にエミッタ電極３６が形成され、ｎ型コレクタ３１の底面上にコレクタ電極３６が形成される。

【0048】

ｎ型コレクタ３１およびｎ型エミッタ３３の両方の半導体材料は、成長したままのおよび／またはＢＪＴ３０の処理中にさらに処理されたそれぞれのエピタキシャル層２内に存在する増大した濃度の炭素空孔Ｖ_Ｃを含む。コレクタ３１およびエミッタ３３内の炭素空孔Ｖ_Ｃを低減するために、上述のようにＢＪＴ３０の側壁３ａ上に注入領域４が形成される。注入領域４の存在は、格子間炭素Ｃ_Ｉの形成、したがって炭素空孔Ｖ_Ｃの減少をもたらす。

【0049】

図７～図１０に示す製造方法は、ＮＰＮ ＢＪＴの形成に関して説明したが、同様に、後に成長したままのベースを形成するエピタキシャル層に対してアニーリングした後に炭素空孔ＶＣが減少されたｎ型ベースを含むＰＮＰ ＢＪＴが、開示されている側方注入方法を使用して形成されてもよい。

【0050】

図１１および図１２は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）４０の製造の２つの段階を示す。最初に、図１１に示すように、４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣから作成されたｎ型ベース４２がｐ型コレクタ４１上にエピタキシャル成長される。

【0051】

図１２に示すように、ｎ型ベース４２内に、ｎ型ベース４２の上面を通じたイオン注入によって２つのｐ型ベースウェル４３が形成される。そこでは、プラズマ浸漬イオン注入（ＰＩＩＩ）または従来のイオン注入のいずれかによって、合計４つのｎ型領域４４が形成される。その後、左側ｐ型ベースウェル４３の右側（内側）ｎ型領域４４と右側ｐ型ベースウェル４３の左側（内側）ｎ型領域４４との間のｎ型ベース４２の中央領域内に、電気絶縁体としての役割を果たす酸化物層４５が形成される。酸化物層４５の上に、絶縁ゲート電極４６が形成される。さらに、ｎ型領域４４の上面上に、１つまたは複数のエミッタ電極４７が形成されている。ｐ型コレクタ４１の背面上に、コレクタ電極４７が形成される。電極４６、４７および４８は、電子ビーム蒸着によって形成されてもよい。

【0052】

図１２には示されていないが、バッファ層がｎ型ベース４２とｐ型コレクタ４１との間の界面に存在することができる。

【0053】

上で詳述したように、ｎ型ベース層４２は、ＩＧＢＴ４０を形成した後に高い炭素空孔Ｖ_Ｃ濃度を有する。望ましくない点欠陥を低減するために、ｎ型ベース４２をアニーリングする前に、ＩＧＢＴ４０の側壁３ａ上に注入領域４が形成される。これにより、上述したように、ベース４２から炭素空孔Ｖ_Ｃが除去され、ｎ型層４２および４４内にＯＮ１およびＯＮ２が生成される。しかしながら、生成されたＯＮ１およびＯＮ２は、製造された半導体デバイス、例えばＩＧＢＴ４０にとって有害ではない。さらに、このプロセスは、ｎ型ベース層４２を含むＩＧＢＴ４０について説明したが、ｎ型コレクタ層から出発して作製され、ｐ型ベース層を有するＩＧＢＴについても同様である。

【0054】

図４～図１２を参照して上述した例では、デバイス製造後に注入領域４を除去する必要がないことに留意されたい。いずれの場合も、注入領域４は、それぞれの半導体デバイス１の電気活性領域の外側に配置される。したがって、追加のＲＩＥまたはＣＭＰステップは開示された製造方法の一部として必要とされず、完成した半導体デバイス１は、注入領域４内に炭素などの高濃度の注入種を含むことができる。注入種を含む注入領域４の一部が、例えば完成した半導体チップの側壁３ａのＲＩＥまたはＣＭＰによってアニーリング後に除去された場合でも、注入領域４の残りの注入欠陥領域は、以前の側方注入ステップを指示するアモルファスシリコンを依然として含む。同様に、図２７に関して上記で詳述した酸化方法と比較して、長い酸化時間および長いＨＦエッチング時間は必要とされない。

【0055】

記載された方法およびデバイスは、さらなる利点を有する。例えば、任意の厚さのエピタキシャル層２において、炭素空孔Ｖ_Ｃを低減することができる。このプロセスは、厚さ５０μｍを超える非常に厚いドリフト層に特に適している。この方法は、単極デバイスおよび双極デバイスの両方に適用することができる。アニーリングなどのいくつかの処理ステップは、従来技術の方法と比較してより低い温度で実行することができる。

【0056】

個々の半導体デバイス１の１つまたは複数の側壁３ａを通じてイオンを注入するための上記のステップは、完成したデバイスの電気活性領域が注入種の拡散長を超えない場合に特に有用である。これは、上述のＰＩＮダイオード２０、ＢＪＴ３０、およびＩＧＢＴ４０などの多くの典型的な電力構成要素に当てはまる。しかしながら、相対的に大きい電気活性領域の場合、または個々の半導体回路部品の分離前に炭素空孔Ｖ_Ｃの除去が必要とされる場合、以下でさらに詳細に説明するように、エピタキシャル層２の側壁を通じた注入は、エピタキシャル層２内に形成された１つまたは複数のトレンチを使用して達成することもできる。これは、通常の製造プロセス全体を通じてトレンチが形成される半導体デバイスにも使用することができる。

【0057】

図１３は、本開示の一実施形態による半導体デバイス１の断面図を概略的に示す。半導体デバイス１は、炭素空孔Ｖｃの濃度が低減されたエピタキシャル層２を備える。

【0058】

半導体デバイス１は、エピタキシャル層２に加えて、エピタキシャル層２内に延在するトレンチ３を備える。トレンチ３は、注入炭素層の形態の注入層４を備え、注入層４は、トレンチ側壁３ａおよびトレンチ底部３ｂ上に設けられる。炭素（Ｃ）の代わりに、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ゲルマニウム（Ｇｅ）、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、酸素（Ｏ）、硫黄（Ｓ）、水素（Ｈ）、アルゴン（Ａｒ）またはケイ素（Ｓｉ）のうちの１つが注入されてもよい。

【0059】

例えば、注入は、プラズマ浸漬イオン注入（ＰＩＩＩ）によって実施されてもよい。ＰＩＩＩはまた、エピタキシャル層２の上面、例えばトレンチ３が開口するエピタキシャル層２の主面または前面に対して実施されてもよい。したがって、ＰＩＩＩは、［０００１］結晶軸に平行に行うこともできる（図１３には示さず）。ＰＩＩＩがエピタキシャル層２の前面に適用される場合、形成されたＰＩＩＩ副層は、ドライエッチングによって後に除去される必要がある。しかしながら、下記に詳述するように、これはトレンチ３内の表面には必要ではない。

【0060】

エピタキシャル層２は、炭素空孔Ｖｃの濃度が低減されたエピタキシャル副層２ａを含む。図示のように、炭素空孔Ｖｃの濃度が低減されたエピタキシャル副層２ａは、［０００１］結晶軸に垂直に、および、この軸に平行に延在し、炭素空孔が低減されたエピタキシャル副層２ａの厚さは、少なくとも、トレンチ３の深さＤ_Ｔに対応する。

【0061】

何も処理しなければ、シリコンケイ素（ＳｉＣ）をベースとするエピタキシャル層２は、無視することができない炭素空孔（Ｖｃ）濃度に対応する量の電気活性レベルを含む。図１３では、上で詳述したような炭素空孔Ｖ_Ｃの発生を図解するために、エピタキシャル層内に白丸が示されている。

【0062】

本発明者らは、Ｂ、Ａｌ、Ｃ、Ｓｉ、Ｇｅ、Ｎ、Ｐ、Ａｓ、Ｏ、Ｓ、Ｆ、ＨまたはＡｒなどの適切な種のプラズマ浸漬イオン注入および１６００℃での注入領域のアニーリングの後、炭素空孔Ｖ_Ｃが、注入面の下のエピタキシャル層２の領域、例えば［０００１］結晶軸に沿った厚さ１００μｍの副層において除去され得ることを見出した。しかしながら、上記で詳述したように、［０００１］結晶軸に垂直な方向において、炭素空孔Ｖ_Ｃは、はるかに長い距離にわたって除去することができる。例えば、数ミリメートルの水平拡散長を達成することができる。ＰＩＩＩ注入種は、相対的に小さい空間、例えば５０ｎｍ未満の厚さを有する副層に閉じ込められる。これは、Ｃ_Ｉを放出する応力を引き起こす。

【0063】

図１３の例示的な実施形態によれば、エピタキシャル層２は、注入層４を有するトレンチ３を含む。炭素層４の厚さは、例えば、５０ｎｍ未満である。上で詳述したように、トレンチ側壁３ａおよびトレンチ底部３ｂ内のＰＩＩＩ炭素は、欠陥である格子間炭素Ｃ_Ｉを提供し、これは［０００１］結晶軸に垂直に移動し、上で詳述したように炭素空孔Ｖｃを提供する電気活性欠陥と再結合することができる。図１３では、エピタキシャル層２内の黒丸が、格子間炭素Ｃ_Ｉを図解するために示されている。

【0064】

図１３において、トレンチ３は、エピタキシャル層２の［０００１］結晶軸に平行に、またはそれに沿って延在する。トレンチ３はまた、［０００１］結晶軸に対して角度αで延在してもよい。そのような場合、エピタキシャル副層２ａの厚さおよびトレンチ３の深さは、Ｌ＝Ｄｃｏｓ（α）によって定義される。

【0065】

この文脈において、Ｌはトレンチ入口からトレンチ終端までのＰＩＩＩ炭素層４の長さである。図１３の例示的な実施形態では、Ｌはトレンチ深さＤ_Ｔに対応する。Ｄは、注入層４の始まりからトレンチ３内の注入層４の終端まで、［０００１］結晶軸に平行に測定される距離である。図１３の例示的な実施形態では、Ｄはトレンチ深さＤ_Ｔに対応し、αはＬとＤとの間の角度である。図１３の例示的な実施形態では、αは０である。

【0066】

図１４は、一実施形態による方法によって処理されているエピタキシャル層２の深準位過渡分光法（ＤＬＴＳ）スペクトルを概略的に示す。エピタキシャル層２は、４Ｈ－ＳｉＣから作成される。ＤＬＴＳスペクトルは、［０００１］結晶軸に垂直な炭素拡散ありおよびなしのエピタキシャル層２について示されている。参照符号Ａによって指示される曲線は、未処理材料におけるＤＬＴＳスペクトルを表し、これは、レベルＺ_１／２が１０^１２ １／ｃｍ^３の範囲内にあることを意味する。参照符号Ｂによって指示される曲線は、注入後のＤＬＴＳスペクトルを表す。レベルＺ_１／２欠陥を検出することができないことが分かる。したがって、図１４が示すように、拡散後、炭素空孔Ｖ_Ｃを提供する電気活性欠陥の負電荷状態を意味するレベルＺ_１／２の濃度は、検出限界未満である。

【0067】

一実施形態による製造方法を、図２６の流れ図および図１５～図１９に示す特定の実施形態に基づいて説明する。この製造方法は、エピタキシャル層２内の電気活性炭素レベルの濃度が低減されたエピタキシャル層２を有する半導体デバイス１を提供するのに適している。図３～図７に示すステップに従って生成される半導体デバイス１は、ジャンクションバリアショットキー（ＪＢＳ）ダイオード５０である。

【0068】

ステップＳ１２によれば、本方法は、基板５上にエピタキシャル層２を提供することを含む（図２６および図１５を参照）。図１５の実施形態は、１０^１４ １／ｃｍ^３～１０^１６ １／ｃｍ^３の範囲のドーピング濃度を有するｎ型４Ｈ－ＳｉＣエピタキシャル層２が、１０^１８ １／ｃｍ^３のドーピング濃度を有する４Ｈ－ＳｉＣ基板上に成長されていることを示す。エピタキシャル層の厚さおよびドーピングは、半導体デバイス１の電圧クラスに応じて選択される。

【0069】

ステップＳ１２によれば、本方法は、エピタキシャル層２上にフォトレジスト層５１を設けること（図２６および図１６参照）と、マスク（描写せず）を使用して電磁放射線によってフォトレジスト層５１を露出させることとを含む。例えば、エピタキシャル層表面上に堆積されているフォトレジスト層５１は、後続のステップで提供されるトレンチ３の所望の形状／寸法に従ってフォトリソグラフィによってパターニングされる。

【0070】

ステップＳ１３によれば、本方法は、エピタキシャル層２に２つのトレンチ３を設けることを含む（図２６および図１６を参照）。例えば、トレンチ３を形成するために、反応性イオンエッチング（ＲＩＥ）によりエピタキシャル層２がエッチングされる。トレンチ２は、正方形、円形、長方形、または多角形などの任意の断面を有することができる。また、Ｄ_Ｔがトレンチ３の深さであり、ｌが断面の幅である場合、深いトレンチ３（Ｄ_Ｔ＞＞ｌ）を形成することもできる。

【0071】

ステップＳ１４によれば、方法は、トレンチ３の各々に炭素または別の適切な種を注入することを含む（図２６および図１７を参照）。記載された例では、トレンチ３のトレンチ側壁３ａおよびトレンチ底部３ｂは、最大ドーピング濃度を得るが溶解限度を超えないように、プラズマ浸漬イオン注入（ＰＩＩＩ）によって炭素を注入される。

【0072】

ステップＳ１５によれば、本方法は、トレンチ３をｐ型ポリシリコン５２で充填することを含む（図２６および図１８を参照）。あるいは、トレンチ３をｐ型ポリシリコン５２で充填するステップは、フォトレジスト層５１を除去した後に実行されてもよい（下記のステップＳ１６の文脈の記述を参照）。後に詳述するように、トレンチ３を充填することは、コンタクトを形成するのを支援することができ、一般に、完成した半導体デバイス１の機械的安定性を改善する。

【0073】

ステップＳ１６によれば、本方法は、少なくとも１つのエピタキシャル層２の結晶［０００１］軸に垂直および／または平行な少なくとも１つのトレンチ３からの炭素イオン拡散が誘導されるようにアニーリングプロセスを実行することを含む（図２６参照、拡散プロセスは図１８には図解されておらず、図１３は、格子間炭素Ｃ_Ｉの拡散プロセスを図解する）。例えば、１６００℃未満の温度で５分～６００分の範囲内の時間にわたってアニーリングすることにより、炭素が拡散される。続いて、例えば、酸素プラズマアッシングが利用されて、フォトレジスト層５１が除去される。

【0074】

あるいは、ステップＳ１４においてＰＩＩＩの後にフォトレジスト層５１を除去することができ、その後、活性化中にトレンチ壁３ａ上の低い表面粗さを確保するように、黒鉛キャップがエピタキシャル層表面上に形成される。アニーリング後、酸素プラズマアッシングによって黒鉛キャップを除去することができる。

【0075】

炭素拡散後、エピタキシャル層２は、検出限界未満のＶ_Ｃ濃度を有する。
ステップＳ１７によれば、本方法は、半導体デバイス１の機能に応じてコンタクト層５３を提供することを含む。例示的な実施形態では、金属が、ショットキー／オーミックコンタクト形成のためにエピタキシャル層表面上および背面上に堆積される。

【0076】

図２６の実施形態による製造方法はまた、図２０～図２２に基づいて説明される。図２０～図２２に示すステップに従って生成される半導体デバイス１は、バイポーラ接合トランジスタ（ＢＪＴ）３０である。例示的な実施形態では、ＢＪＴ３０はＮＰＮトランジスタである。

【0077】

図２０は、ＢＪＴ３０を生成するための方法の第１のステップを概略的に示す。２つのエピタキシャル層２が提供され、それらは基板５上に成長される。図２０は、１０^１４ １／ｃｍ^３～１０^１６ １／ｃｍ^３の範囲のドーピング濃度を有する上側ｎ型４Ｈ－ＳｉＣエピタキシャル層２を示す。それは、１０^１８ １／ｃｍ^３のドーピング濃度を有する４Ｈ－ＳｉＣ基板５の上で、１０^１４ １／ｃｍ^３～１０^１６ １／ｃｍ^３の範囲のドーピング濃度を有する中間エピタキシャルｐ型エピタキシャル層２上に成長される。層厚およびドーピング濃度は、ＢＪＴ３０の電圧クラスに従って選択される。

【0078】

図２１は、ＢＪＴ３０を生成するための方法の第２のステップを概略的に示す。２つのトレンチ３を形成するために、反応性イオンエッチング（ＲＩＥ）によりエピタキシャル層２がエッチングされる。トレンチ３は、正方形、円形、長方形、または多角形などの任意の断面を有することができる。ＰＩＩＩによりトレンチ３内に炭素が注入され、後に、アニーリングにより拡散される。炭素拡散後、ｎ型エミッタ３３に対応する上側エピタキシャル層２およびｎ型コレクタ３１に対応する基板５は、炭素空孔濃度が低い。トレンチ側壁３ａおよびエピタキシャル層の上部は、黒鉛キャップによって保護することができる。

【0079】

図２２は、ＢＪＴ３０を生成するための方法の第３のステップを概略的に示す。このステップにおいて、酸素プラズマアッシングが利用されて、黒鉛キャップが除去される。最後に、高ドープｐ型層３４が形成され、ゲート電極３５、エミッタ電極３６およびコレクタ電極３７を提供するために金属が堆積される。

【0080】

図２６の実施形態による製造方法はまた、図１１～図１３に基づいて説明される。図２３～図２５に示すステップに従って生成される半導体デバイス１は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）４０である。

【0081】

図２３は、ＩＧＢＴ４０を生成するための方法の第１のステップを概略的に示す。図２３は、１０^１８ １／ｃｍ^３のドーピング濃度を有する４Ｈ－ＳｉＣ基板５の上の１０^１４ １／ｃｍ^３～１０^１６ １／ｃｍ^３の範囲のドーピング濃度を有するｎ型４Ｈ－ＳｉＣエピタキシャル層２を示す。エピタキシャル層および基板の厚さおよびドーピング濃度は、ＩＧＢＴ４０の電圧クラスに従って選択される。

【0082】

図２４は、ＩＧＢＴ４０を生成するための方法の第２のステップを概略的に示す。２つのトレンチ３を形成するために、反応性イオンエッチング（ＲＩＥ）によりエピタキシャル層２がエッチングされる。この例では、トレンチ３の深さＤ_Ｔはエピタキシャル層２の厚さに対応する。図２４に示すような相対的に深いトレンチ３は、相対的に厚いエピタキシャル層２全体にわたって炭素空孔を除去するのを支援する。トレンチ３は、正方形、円形、長方形、または多角形などの任意の断面を有することができる。ＰＩＩＩによりトレンチ３内に炭素が注入され、後に、アニーリングにより拡散される。炭素拡散後、ｎ型ベース４２を含むエピタキシャル層２は、炭素空孔濃度が低い。トレンチ側壁３ａおよびエピタキシャル層の上部は、黒鉛キャップによって保護することができる。

【0083】

図２５は、ＩＧＢＴ４０を生成するための方法の第３のステップを概略的に示す。このステップにおいて、酸素プラズマアッシングが利用されて、黒鉛キャップが除去される。２つのｐ型ベースウェル４３がイオン注入により形成され、それらの内部にＰＩＩＩまたはイオン注入により合計４つのｎ型領域４４が形成される。イオン注入は、デバイス製造が図２４に示す状態にある状態で実行される。最後に、電子ビーム蒸着により、ゲート電極４６、エミッタ電極４７、およびコレクタ電極４８が形成される。ゲート電極４８には、活性電気領域が形成されたエピタキシャル層２からゲートを絶縁する酸化物層４５が提供される。バッファ層をベース／コレクタ界面に設けることもできる（図２５には示されていない）。

【0084】

上述の図１～図２６に示す実施形態は、改善された半導体デバイスおよびその製造方法の例示的な実施形態を表す。したがって、それらは、改善された方法によるすべての実施形態の完全なリストを構成するものではない。実際のデバイスおよび方法は、例えば、特定の半導体材料、ドープ領域および電極に関して示された実施形態とは異なり得る。特に、上記の実施形態はｎ型４Ｈ－ＳｉＣ半導体材料またはｎ型６Ｈ－ＳｉＣ半導体材料に基づいているが、３Ｃ－ＳｉＣなどの他の結晶型、またはｐ型ＳｉＣなどの半導体型も使用されてもよい。

【符号の説明】

【0085】

参照符号
１ 半導体デバイス
２ エピタキシャル層
２ａ エピタキシャル副層
３ トレンチ
３ａ 側壁
３ｂ トレンチ底部
４ 注入領域
４ａ 上面領域
５ 基板
２０ ＰＩＮダイオード
２１ アノード領域
２２ 電界緩和領域
２３ アノード電極
２４ カソード電極
２５ 第１の注入方向
２６ 第２の注入方向
３０ ＢＪＴ
３１ コレクタ
３２ ベース
３３ エミッタ
３４ 高濃度ドープｐ型層
３５ ゲート電極
３６ エミッタ電極
３７ コレクタ電極
４０ ＩＧＢＴ
４１ コレクタ
４２ ベース
４３ ｐ型ベースウェル
４４ ｎ型領域
４５ 酸化物層
４６ ゲート電極
４７ エミッタ電極
４８ コレクタ電極
５０ ＪＢＳダイオード
５１ フォトレジスト層
５２ ｐ型ポリシリコン
５３ コンタクト層
Ａ 未処理エピタキシャル層のＤＬＴＳスペクトル
Ｂ アニーリングされたエピタキシャル層のＤＬＴＳスペクトル
Ｃ_Ｉ 格子間炭素
Ｄ_Ｔ トレンチ深さ
Ｖ_Ｃ 炭素空孔
Ｘ ［０００１］結晶軸方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【国際調査報告】