特表 2024-520102 ＧＧＮＭＯＳトランジスタ構造、ＥＳＤ保護デバイスおよび回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-05-21

(54)【発明の名称】ＧＧＮＭＯＳトランジスタ構造、ＥＳＤ保護デバイスおよび回路

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240514BHJP

   H01L 27/06 20060101ALI20240514BHJP

【ＦＩ】

H01L27/04 H

H01L27/06 311C

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023573453

(86)(22)【出願日】2022-06-15

(85)【翻訳文提出日】2023-11-28

(86)【国際出願番号】 CN2022098844

(87)【国際公開番号】W WO2023284472

(87)【国際公開日】2023-01-19

(31)【優先権主張番号】202110810592.3

(32)【優先日】2021-07-16

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】512154998

【氏名又は名称】無錫華潤上華科技有限公司

【氏名又は名称原語表記】ＣＳＭＣ ＴＥＣＨＮＯＬＯＧＩＥＳ ＦＡＢ２ ＣＯ．， ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．８ Ｘｉｎｚｈｏｕ Ｒｏａｄ Ｗｕｘｉ Ｎｅｗ Ｄｉｓｔｒｉｃｔ，Ｊｉａｎｇｓｕ ２１４０２８ Ｃｈｉｎａ

(74)【代理人】

【識別番号】110000729

【氏名又は名称】弁理士法人ユニアス国際特許事務所

(72)【発明者】

【氏名】黄 ▲ルー▼

(72)【発明者】

【氏名】黄 勇

(72)【発明者】

【氏名】顔 彦

(72)【発明者】

【氏名】周 婉藝

(72)【発明者】

【氏名】呉 林

(72)【発明者】

【氏名】周 程

(72)【発明者】

【氏名】史 海麗

【テーマコード（参考）】

5F038

5F048

【Ｆターム（参考）】

5F038BH02

5F038BH06

5F038BH07

5F038BH13

5F048AC01

5F048BE03

5F048BF18

5F048BG13

5F048BH05

5F048CC09

5F048CC10

5F048CC18

(57)【要約】

本発明は、ＧＧＮＭＯＳトランジスタ構造、ＥＳＤ保護デバイスおよびＥＳＤ保護回路を提供し、前記ＧＧＮＭＯＳトランジスタ構造は、Ｎウェル、Ｐ型高ドープ領域、およびＮ型高ドープ領域によって形成されたＰ－Ｎ－Ｐ－Ｎ寄生サイリスタの作用により、ＥＳＤ保護デバイスの単位サイズあたりのＥＳＤ電流排出能力を向上させ、前記ＧＧＮＭＯＳトランジスタ構造は、Ｎウェルによって構成された等価抵抗の作用により、ＥＳＤの瞬間的なピーク電流を制限することができ、ＥＳＤ保護デバイスの各ＧＧＮＭＯＳトランジスタが均一に導通し、ＥＳＤ保護回路の信頼性を向上させる。
【選択図】図６

【特許請求の範囲】

【請求項1】

Ｐ型基板と、
前記Ｐ型基板の上に順番に横方向に設けられた第１のＮウェル、Ｐウェル、および第２のＮウェルと、
前記第１のＮウェルの上に設けられた第１のＰ型高ドープ領域と、
前記第１のＮウェルの上に設けられた第１のＮ型高ドープ領域であって、前記第１のＮ型高ドープ領域と前記第１のＰ型高ドープ領域との間に絶縁構造が設けられた第１のＮ型高ドープ領域と、
前記Ｐウェルの上に設けられた第２のＰ型高ドープ領域であって、前記第２のＰ型高ドープ領域と前記第１のＮ型高ドープ領域との間に絶縁構造が設けられた第２のＰ型高ドープ領域と、
前記Ｐウェルの上に設けられた第２のＮ型高ドープ領域であって、前記第２のＮ型高ドープ領域と第２のＰ型高ドープ領域との間に絶縁構造が設けられた第２のＮ型高ドープ領域と、
前記Ｐウェルと前記第２のＮウェルとの接合部の上に設けられた第３のＮ型高ドープ領域と、
前記第２のＮウェルの上に設けられた第４のＮ型高ドープ領域であって、前記第４のＮ型高ドープ領域と前記第３のＮ型高ドープ領域との間に絶縁構造が設けられた第４のＮ型高ドープ領域と、
前記第３のＮ型高ドープ領域と前記第２のＮ型高ドープ領域との間の前記Ｐウェルの上面に設けられたゲート構造と、を含むＧＧＮＭＯＳトランジスタ構造であって、
前記第１のＰ型高ドープ領域、前記第１のＮ型高ドープ領域および前記第４のＮ型高ドープ領域はいずれも正極に接続され、前記第２のＰ型高ドープ領域、前記第２のＮ型高ドープ領域および前記ゲート構造はいずれも負極に接続される、
ことを特徴とするＧＧＮＭＯＳトランジスタ構造。

【請求項2】

前記第２のＮ型高ドープ領域はソース領域として用いられ、前記第３のＮ型高ドープ領域および前記第４のＮ型高ドープ領域はドレイン領域として用いられる、
ことを特徴とする請求項１に記載のＧＧＮＭＯＳトランジスタ構造。

【請求項3】

前記第１のＮウェルおよび前記第１のＰ型高ドープ領域は、等価ＰＮＰトランジスタを構成し、前記第１のＮウェル、前記第１のＰ型高ドープ領域および前記第２のＮ型高ドープ領域は、等価ＮＰＮトランジスタを構成し、前記第２のＮウェルは、等価抵抗を構成する、
ことを特徴とする請求項１に記載のＧＧＮＭＯＳトランジスタ構造。

【請求項4】

前記等価ＰＮＰトランジスタおよび前記等価ＮＰＮトランジスタは、Ｐ－Ｎ－Ｐ－Ｎ寄生サイリスタ構造を構成する
ことを特徴とする請求項３に記載のＧＧＮＭＯＳトランジスタ構造。

【請求項5】

前記第１のＰ型高ドープ領域の上面と、前記第１のＮ型高ドープ領域の上面と、前記第２のＰ型高ドープ領域の上面と、前記第２のＮ型高ドープ領域の上面と、前記第３のＮ型高ドープ領域の上面と、前記第４のＮ型高ドープ領域の上面とは面一である、
ことを特徴とする請求項１に記載のＧＧＮＭＯＳトランジスタ構造。

【請求項6】

前記第１のＰ型高ドープ領域と、前記第１のＮ型高ドープ領域と、前記第２のＰ型高ドープ領域と、前記第２のＮ型高ドープ領域と、前記第３のＮ型高ドープ領域と、前記第４のＮ型高ドープ領域とは、同じ接合深さを有する、
ことを特徴とする請求項１に記載のＧＧＮＭＯＳトランジスタ構造。

【請求項7】

前記第１のＮウェルおよび前記第２のＮウェルはＮ型低ドープであり、前記ＰウェルはＰ型低ドープである、
ことを特徴とする請求項１に記載のＧＧＮＭＯＳトランジスタ構造。

【請求項8】

前記絶縁構造は、前記第１のＰ型高ドープ領域の深さ、前記第１のＮ型高ドープ領域の深さ、前記第２のＰ型高ドープ領域の深さ、前記第２のＮ型高ドープ領域の深さ、前記第３のＮ型高ドープ領域の深さ、および前記第４のＮ型高ドープ領域の深さより深い深さを有する、
ことを特徴とする請求項１に記載のＧＧＮＭＯＳトランジスタ構造。

【請求項9】

前記正極は入力／出力端子に接続され、前記負極は接地される、
ことを特徴とする請求項１に記載のＧＧＮＭＯＳトランジスタ構造。

【請求項10】

請求項１～６のいずれか１項に記載のＧＧＮＭＯＳトランジスタ構造を少なくとも２つ含むＥＳＤ保護デバイスであって、各前記ＧＧＮＭＯＳトランジスタ構造は並列に接続される、
ことを特徴とするＥＳＤ保護デバイス。

【請求項11】

前記ＧＧＮＭＯＳトランジスタ構造の数は偶数である、
ことを特徴とする請求項１０に記載のＥＳＤ保護デバイス。

【請求項12】

少なくとも２つのＥＳＤ保護モジュールを含むＥＳＤ保護回路であって、
各ＥＳＤ保護モジュールは並列に接続され、各ＥＳＤ保護モジュールは、抵抗と、ＮＭＯＳトランジスタと、ＰＮＰトランジスタと、ＮＰＮトランジスタとを含み、
前記抵抗の第１の端は正極に接続され、前記抵抗の第２の端は前記ＮＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのゲートとソースは接続されて負極に接続され、
前記ＰＮＰトランジスタのエミッタは前記抵抗の第１の端に接続され、前記ＰＮＰトランジスタのベースは前記ＮＰＮトランジスタのコレクタに接続され、前記ＰＮＰトランジスタのコレクタは前記ＮＰＮトランジスタのベースに接続され、前記ＮＰＮトランジスタのエミッタは前記ＮＭＯＳトランジスタのゲートとソースに接続される、
ことを特徴とするＥＳＤ保護回路。

【請求項13】

前記ＥＳＤ保護回路の正極は入力／出力端子に接続され、負極は接地される、
ことを特徴とする請求項１２に記載のＥＳＤ保護回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、集積回路のＥＳＤ保護設計の技術分野に関し、特にＧＧＮＭＯＳトランジスタ構造、ＥＳＤ保護デバイスおよび回路に関する。

【0002】

＜関連出願の相互参照＞
本出願は、２０２１年７月１６日に中国特許庁に提出された、出願番号２０２１１０８１０５９２．３、発明の名称「ＧＧＮＭＯＳトランジスタ構造、ＥＳＤ保護デバイスおよび回路」の中国特許出願の優先権を主張し、その内容全体が参照により本出願に組み込まれる。

【背景技術】

【0003】

静電気放電（Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ、ＥＳＤ）は、電子部品（Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ）や集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＩＣ）の電気的オーバースドレス（Ｅｌｅｃｔｒｉｃａｌ Ｏｖｅｒ Ｓｔｒｅｓｓ、ＥＯＳ）の破壊の主な原因である。集積回路のプロセスノードの線幅がディープサブミクロンの段階まで発展したため、デバイスの物理的サイズは小さくなっているが、ＥＳＤによる瞬間的な電圧は非常に高いため（通常、数千ボルトを超える）、壊滅的かつ永久的なダメージを与え、直接に回路の焼損に至らしめる。従って、ＥＳＤ保護設計も集積回路の信頼性研究の重要な課題の一つとなっている。

【0004】

現在、最も一般的に使用されているＥＳＤ保護デバイスはＧＧＮＭＯＳ（Ｇａｔｅ－Ｇｒｏｕｎｄ Ｎ－Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、すなわちゲート接地のＮＭＯＳ）である。ＧＧＮＭＯＳデバイスは、主に寄生ＮＰＮトランジスタの導通を利用してＥＳＤ電流を排出する。ここで、寄生ＮＰＮトランジスタは、ドレイン、Ｐウェル、ソースで構成され、寄生ＮＰＮトランジスタの導通はコレクタ逆ＰＮ接合のアバランシェ降伏電圧（ａｖａｌａｎｃｈｅ ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ ｏｆ ａ ｒｅｖｅｒｓｅ ＰＮ ｊｕｎｃｔｉｏｎ ｏｆ ａ ｃｏｌｌｅｃｔｏｒ）に依存し、ＰＮ接合はドレインとＰウェルで構成される。ＥＳＤ保護デバイスとしてＧＧＮＭＯＳトランジスタを選択する場合、排出されるＥＳＤ電流を十分に大きくするために、大きなサイズの設計が必要となる。実際の適用では、集積回路サイズの制約やＥＳＤ電流排出の均一性に制限されるため、ＧＧＮＭＯＳトランジスタは通常、マルチフィンガー構造（Ｍｕｌｔｉ－Ｆｉｎｇｅｒ）として設計され、複数のＮＭＯＳ構造を並列に接続したものに相当する。

【0005】

図１は、先行技術における例示的なＧＧＮＭＯＳトランジスタ構造を示す概略図であり、当該シングルフィンガーＧＧＮＭＯＳトランジスタ構造は、Ｐ型基板１００（Ｐ－ＳＵＢＳＴＲＡＴＥ）、Ｐウェル１１０、Ｐ型高ドープ領域１２０、第１のＮ型高ドープ領域１３１、ゲート構造１４０、第２のＮ型高ドープ領域１３２および絶縁構造１５０を含み、ここで、前記絶縁構造１５０は、前記Ｐ型高ドープ領域１２０と前記第１のＮ型高ドープ領域１３１との間に設けられ、前記ゲート構造１４０は、前記第１のＮ型高ドープ領域１３１と前記第２のＮ型高ドープ領域１３２との間のチャネルの上に形成され、前記Ｐ型高ドープ領域１２０および第１のＮ型高ドープ領域１３１はいずれも負極に接続され、前記第２のＮ型高ドープ領域１３２は正極に接続され、前記第１のＮ型高ドープ領域１３１はソース領域として用いられ、前記第２のＮ型高ドープ領域１３２はドレイン領域として用いられ、前記第１のＮ型高ドープ領域１３１、前記第２のＮ型高ドープ領域１３２およびその下の前記Ｐ型基板１００が、寄生ＮＰＮトランジスタを形成する。

【0006】

図２は、先行技術における例示的なＥＳＤ保護回路であり、ＮＭＯＳトランジスタのドレインは正極に接続され、ソースとゲートは接続されて負極に接続され、正極は入力／出力端子に接続され、負極は接地される。

【0007】

図３は、先行技術における例示的なＧＧＮＭＯＳトランジスタのＥＳＤにおけるＩ－Ｖ曲線であり、電圧がＶｔ１まで上昇すると、ＧＧＮＭＯＳトランジスタの寄生ＮＰＮトランジスタが導通して放電し、その時点で急速にスナップバック（Ｓｎａｐ－Ｂａｃｋ）状態に移行し、電圧がＶｈまで低下し、放電の継続により、デバイスにかかる電圧がそれに応じて上昇し、Ａ点の降伏電圧Ｖｔ２に達して焼損する。また、各フィンガーのＧＧＮＭＯＳトランジスタのＥＳＤ電流排出は均一ではないため、回路全体のＥＳＤ保護能力が低下する。

【0008】

ＧＧＮＭＯＳトランジスタのＥＳＤ電流導通の不均一性を最適化するために、図４は、先行技術における別の例示的なＧＧＮＭＯＳトランジスタ構造を示す概略図であり、改良されたシングルフィンガーＧＧＮＭＯＳトランジスタ構造は、Ｐ型基板２００（Ｐ－ＳＵＢＢＳＴＲＡＴＥ）、Ｐウェル２１０、Ｎウェル２６０、Ｐ型高ドープ領域２２０、絶縁構造２３０、第１のＮ型高ドープ領域２４１、ゲート構造２５０、第２のＮ型高ドープ領域２４２および第３のＮ型高ドープ領域２４３を含み、前記絶縁構造２３０は、前記Ｐ型高ドープ領域２２０と前記第１のＮ型高ドープ領域２４１との間に設けられ、ゲート構造２５０は、前記第１のＮ型高ドープ領域２４１と前記第２のＮ型高ドープ領域２４２との間の前記Ｐウェル２１０の上面に設けられ、前記Ｐ型高ドープ領域２２０および前記第１のＮ型高ドープ領域２４１は負極に接続され、前記第３のＮ型高ドープ領域２４３は正極に接続され、前記第１のＮ型高ドープ領域２４１はソース領域として用いられ、前記第２のＮ型高ドープ領域２４２および前記第３のＮ型高ドープ領域２４３はドレイン領域として用いられ、前記Ｎウェル２６０は等価抵抗を構成する。

【0009】

図５は、先行技術における別の例示的なＥＳＤ保護回路を示し、抵抗Ｒ－ｎ＿ｗｅｌｌの第１の端は正極に接続され、抵抗Ｒ－ｎ＿ｗｅｌｌの第２の端はＮＭＯＳトランジスタのドレインに接続され、ＮＭＯＳトランジスタのソースとゲートは接続されて負極に接続され、正極は入力／出力端子に接続され、負極は接地される。このようなＧＧＮＭＯＳトランジスタ構造のＥＳＤ保護デバイスは、各フィンガーのＥＳＤ電流排出の均一性を向上させたが、各フィンガーのＧＧＮＭＯＳトランジスタの単位サイズあたりのＥＳＤ電流排出能力が低下する。

【0010】

従って、新たなＧＧＮＭＯＳトランジスタ構造、ＥＳＤ保護デバイスおよびＥＳＤ保護回路を提出し、ＥＳＤ電流排出の均一性を向上させ、単位サイズあたりのＥＳＤ電流排出能力を向上させる必要がある。

【発明の概要】

【発明が解決しようとする課題】

【0011】

本発明は、上述した先行技術の欠陥に鑑み、マルチフィンガーＧＧＮＭＯＳトランジスタのＥＳＤ電流排出は均一ではないという問題を解決しつつ、単位サイズあたりのＥＳＤ電流排出能力を向上させるためのＧＧＮＭＯＳトランジスタ構造、ＥＳＤ保護デバイスおよびＥＳＤ保護回路を提供することを目的とする。

【課題を解決するための手段】

【0012】

上述した目的および他の関連する目的を実現するために、本発明は、
Ｐ型基板と、
前記Ｐ型基板の上に順番に横方向に設けられた第１のＮウェル、Ｐウェル、および第２のＮウェルと、
前記第１のＮウェルの上に設けられた第１のＰ型高ドープ領域と、
前記第１のＮウェルの上に設けられた第１のＮ型高ドープ領域であって、前記第１のＮ型高ドープ領域と前記第１のＰ型高ドープ領域との間に絶縁構造が設けられた第１のＮ型高ドープ領域と、
前記Ｐウェルの上に設けられた第２のＰ型高ドープ領域であって、前記第２のＰ型高ドープ領域と前記第１のＮ型高ドープ領域との間に絶縁構造が設けられた第２のＰ型高ドープ領域と、
前記Ｐウェルの上に設けられた第２のＮ型高ドープ領域であって、前記第２のＮ型高ドープ領域と第２のＰ型高ドープ領域との間に絶縁構造が設けられた第２のＮ型高ドープ領域と、
前記Ｐウェルと前記第２のＮウェルとの接合部の上に設けられた第３のＮ型高ドープ領域と、
前記第２のＮウェルの上に設けられた第４のＮ型高ドープ領域であって、前記第４のＮ型高ドープ領域と前記第３のＮ型高ドープ領域との間に絶縁構造が設けられた第４のＮ型高ドープ領域と、
前記第３のＮ型高ドープ領域と前記第２のＮ型高ドープ領域との間の前記Ｐウェルの上面に設けられたゲート構造と、を含むＧＧＮＭＯＳトランジスタ構造であって、
前記第１のＰ型高ドープ領域、前記第１のＮ型高ドープ領域および前記第４のＮ型高ドープ領域はいずれも正極に接続され、前記第２のＰ型高ドープ領域、前記第２のＮ型高ドープ領域および前記ゲート構造はいずれも負極に接続される、
ＧＧＮＭＯＳトランジスタ構造を提供する。

【0013】

具体的に、前記第２のＮ型高ドープ領域はソース領域として用いられ、前記第３のＮ型高ドープ領域および前記第４のＮ型高ドープ領域はドレイン領域として用いられる。

【0014】

具体的に、前記第１のＮウェルおよび前記第１のＰ型高ドープ領域は、等価ＰＮＰトランジスタを構成し、前記第１のＮウェル、前記第１のＰ型高ドープ領域および前記第２のＮ型高ドープ領域は、等価ＮＰＮトランジスタを構成し、前記第２のＮウェルは、等価抵抗を構成する。

【0015】

具体的に、前記第１のＰ型高ドープ領域の上面と、前記第１のＮ型高ドープ領域の上面と、前記第２のＰ型高ドープ領域の上面と、前記第２のＮ型高ドープ領域の上面と、前記第３のＮ型高ドープ領域の上面と、前記第４のＮ型高ドープ領域の上面とは面一である。

【0016】

具体的に、前記第１のＰ型高ドープ領域と、前記第１のＮ型高ドープ領域と、前記第２のＰ型高ドープ領域と、前記第２のＮ型高ドープ領域と、前記第３のＮ型高ドープ領域と、前記第４のＮ型高ドープ領域とは、同じ接合深さを有する。

【0017】

具体的に、前記正極は入力／出力端子に接続され、前記負極は接地される。

【0018】

本発明はさらに、上述したＧＧＮＭＯＳトランジスタ構造を少なくとも２つ含むＥＳＤ保護デバイスであって、各前記ＧＧＮＭＯＳトランジスタ構造は並列に接続される、ＥＳＤ保護デバイスを提供する。

【0019】

具体的に、前記ＧＧＮＭＯＳトランジスタ構造の数は偶数である。

【0020】

本発明はさらに、少なくとも２つのＥＳＤ保護モジュールを含むＥＳＤ保護回路であって、各ＥＳＤ保護モジュールは並列に接続され、各ＥＳＤ保護モジュールは、抵抗と、ＮＭＯＳトランジスタと、ＰＮＰトランジスタと、ＮＰＮトランジスタとを含み、
前記抵抗の第１の端は正極に接続され、前記抵抗の第２の端は前記ＮＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのゲートとソースは接続されて負極に接続され、
前記ＰＮＰトランジスタのエミッタは前記抵抗の第１の端に接続され、前記ＰＮＰトランジスタのベースは前記ＮＰＮトランジスタのコレクタに接続され、前記ＰＮＰトランジスタのコレクタは前記ＮＰＮトランジスタのベースに接続され、前記ＮＰＮトランジスタのエミッタは前記ＮＭＯＳトランジスタのゲートとソースに接続される、
ＥＳＤ保護回路を提供する。

【0021】

さらに、前記ＥＳＤ保護回路の正極は入力／出力端子に接続され、負極は接地される。

【発明の効果】

【0022】

上述のように、本発明のＧＧＮＭＯＳトランジスタ構造、ＥＳＤ保護デバイスおよびＥＳＤ保護回路は、以下の有益な効果を奏する。

【0023】

本発明のＧＧＮＭＯＳトランジスタ構造の前記第１のＮウェルおよび前記第１のＰ型高ドープ領域は、等価ＰＮＰトランジスタを構成し、前記第１のＮウェル、前記第１のＰ型高ドープ領域および前記第２のＮ型高ドープ領域は、等価ＮＰＮトランジスタを構成し、前記等価ＰＮＰトランジスタおよび前記等価ＮＰＮトランジスタは、Ｐ－Ｎ－Ｐ－Ｎ寄生サイリスタ構造を構成する。本発明のＧＧＮＭＯＳトランジスタ構造は、サイリスタのオン抵抗値が小さく、オン電圧が低く、単位サイズあたりの放電能力が強いという特性を利用して、ＥＳＤ保護デバイスの単位サイズあたりのＥＳＤ電流排出能力を向上させ、ＥＳＤ保護回路の信頼性を向上させる。

【0024】

本発明のＧＧＮＭＯＳトランジスタ構造の前記第２のＮウェルは、等価抵抗を構成し、前記等価抵抗により、ＥＳＤ保護デバイスの各ＧＧＮＭＯＳトランジスタが均一に導通し、ＥＳＤ電流を均一に排出し、ＥＳＤ保護回路の均一性を向上させる。

【0025】

本発明のＧＧＮＭＯＳトランジスタ構造のすべてのＰ型高ドープ領域およびＮ型高ドープ領域は、ＭＯＳプロセスにおいて同時に行われることができ、ＥＳＤイオン注入フォトマスク（ＥＳＤ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ ｐｈｏｔｏｍａｓｋｓ）およびプロセスを節約し、コストを節約し、プロセスの複雑さを軽減し、プロセス処理中に生じる汚染の問題を軽減する。

【図面の簡単な説明】

【0026】

【図1】先行技術における例示的なＧＧＮＭＯＳトランジスタ構造を示す概略図である。

【図2】先行技術における例示的なＥＳＤ保護回路を示す図である。

【図3】先行技術における例示的なＧＧＮＭＯＳトランジスタのＥＳＤにおけるＩ－Ｖ曲線を示す図である。

【図4】先行技術における別の例示的なＧＧＮＭＯＳトランジスタ構造を示す概略図である。

【図5】先行技術における別の例示的なＥＳＤ保護回路を示す図である。

【図6】本発明の実施形態１により提供されるＧＧＮＭＯＳトランジスタ構造を示す概略図である。

【図7】本発明の実施形態３により提供されるＥＳＤ保護回路を示す図である。

【図8】本発明の実施形態２のＥＳＤ保護デバイスのＥＳＤにおけるＩ－Ｖ曲線を示す図である。

【発明を実施するための形態】

【0027】

以下、特定の具体例で本発明の実施形態を説明するが、当業者は、本明細書に開示された内容から、本発明の他の利点および効果を容易に理解することができる。さらに、本発明は、異なる具体的な実施形態で実施または適用することができ、本明細書の詳細は、異なる視点および用途に基づいて、本発明の精神から逸脱することなく様々な方法で修正または変更することができる。

【0028】

なお、本実施形態により提供される図面（図６～図８）は、本発明の基本的な考え方を概略的に示すものに過ぎないため、図面は本発明と関連する構成要素のみを示し、実装時の構成要素の数、形状、大きさに応じて描かれたものではなく、実装時の各構成要素の形式、数、割合は自由に変更することができ、構成要素のレイアウトはより複雑であってもよいことに留意されたい。

【0029】

＜実施形態１＞
図６に示すように、本実施形態は、Ｐ型基板（Ｐ－ＳＵＢＳＴＲＡＴＥ）３００と、前記Ｐ型基板の上に順番に横方向に設けられた第１のＮウェル３１１、Ｐウェル３２０、および第２のＮウェル３１２と、前記第１のＮウェル３１１の上に設けられた第１のＰ型高ドープ領域３３１と、前記第１のＮウェル３１１の上に設けられた第１のＮ型高ドープ領域３４１であって、前記第１のＮ型高ドープ領域３４１と前記第１のＰ型高ドープ領域３３１との間に絶縁構造３５０が設けられた第１のＮ型高ドープ領域３４１と、前記Ｐウェル３２０の上に設けられた第２のＰ型高ドープ領域３３２であって、前記第２のＰ型高ドープ領域３３２と前記第１のＮ型高ドープ領域３４１との間に絶縁構造３５０が設けられた第２のＰ型高ドープ領域３３２と、前記Ｐウェル３２０の上に設けられた第２のＮ型高ドープ領域３４２であって、前記第２のＮ型高ドープ領域３４２と第２のＰ型高ドープ領域３３２との間に絶縁構造３５０が設けられた第２のＮ型高ドープ領域３４２と、前記Ｐウェル３２０および前記第２のＮウェル３１２の上に設けられた第３のＮ型高ドープ領域３４３であって、前記第３のＮ型高ドープ領域３４３と前記第２のＮ型高ドープ領域３４２との間のチャネルの上にゲート構造３６０が形成された第３のＮ型高ドープ領域３４３と、前記第２のＮウェル３１２の上に設けられた第４のＮ型高ドープ領域３４４であって、前記第４のＮ型高ドープ領域３４４と前記第３のＮ型高ドープ領域３４３との間に絶縁構造３５０が設けられた第４のＮ型高ドープ領域３４４と、を含むＧＧＮＭＯＳトランジスタ構造であって、
前記第１のＰ型高ドープ領域３３１、前記第１のＮ型高ドープ領域３４１および前記第４のＮ型高ドープ領域３４４はいずれも正極に接続され、前記第２のＰ型高ドープ領域３３２、前記第２のＮ型高ドープ領域３４２および前記ゲート構造３６０はいずれも負極に接続される、
ＧＧＮＭＯＳトランジスタ構造を提供する。

【0030】

具体的に、図６に示すように、前記Ｐ型基板３００は最下層に設けられ、前記Ｐ型基板３００の材料は、サファイア、炭化ケイ素、シリコン、グラフェンを含むが、これらに限定されず、基板として使用可能な任意の材料が適しており、ここでは説明を省略する。

【0031】

具体的に、図６に示すように、前記第１のＮウェル３１１、前記Ｐウェル３２０および前記第２のＮウェル３１２は、前記Ｐ型基板３００上に設けられ、前記Ｐウェル３２０は前記第１のＮウェル３１１と前記第２のＮウェル３１２との間にあり、前記第１のＮウェル３１１および前記第２のＮウェル３１２はＮ型低ドープであり、前記Ｐウェル３２０はＰ型低ドープであり、ドーピング濃度は実際のニーズに応じて設定することが可能である。

【0032】

具体的に、図６に示すように、前記第１のＰ型高ドープ領域３３１および前記第１のＮ型高ドープ領域３４１は前記第１のＮウェル３１１の上に設けられ、前記第１のＰ型高ドープ領域３３１および前記第１のＮ型高ドープ領域３４１は絶縁構造３５０によって互いから分離され、前記絶縁構造３５０は前記第１のＰ型高ドープ領域３３１および前記第１のＮ型高ドープ領域３４１の深さより深い深さを有し、前記第２のＰ型高ドープ領域３３２および前記第２のＮ型高ドープ領域３４２は前記Ｐウェル３２０の上に設けられ、前記第２のＰ型高ドープ領域３３２および前記第２のＮ型高ドープ領域３４２は絶縁構造３５０によって互いから分離され、前記絶縁構造３５０は前記第２のＰ型高ドープ領域３３２および前記第２のＮ型高ドープ領域３４２の深さより深い深さを有し、前記第３のＮ型高ドープ領域３４３は前記Ｐウェル３２０および前記第２のＮウェル３１２の上に設けられ、前記第４のＮ型高ドープ領域３４４は前記第２のＮウェル３１２の上に設けられ、前記第３のＮ型高ドープ領域３４３および前記第４のＮ型高ドープ領域３４４は絶縁構造３５０によって互いから分離され、前記絶縁構造３５０は前記第３のＮ型高ドープ領域３４３および前記第４のＮ型高ドープ領域３４４の深さより深い深さを有する。前記第１のＰ型高ドープ領域３３１および前記第２のＰ型高ドープ領域３３２はＰ型高ドープであり、前記第１のＮ型高ドープ領域３４１、前記第２のＮ型高ドープ領域３４２、前記第３のＮ型高ドープ領域３４３および前記第４のＮ型高ドープ領域３４４はＮ型高ドープであり、ドーピング濃度は実際のニーズに応じて設定することが可能であり、ここでは説明を省略する。

【0033】

具体的に、図６に示すように、前記第１のＰ型高ドープ領域３３１の上面と、前記第１のＮ型高ドープ領域３４１の上面と、前記第２のＰ型高ドープ領域３３２の上面と、前記第２のＮ型高ドープ領域３４２の上面と、前記第３のＮ型高ドープ領域３４３の上面と、前記第４のＮ型高ドープ領域３４４の上面とは面一である。ただし、実際のプロセス環境条件に応じて設定することが可能であり、ここでは説明を省略する。

【0034】

具体的に、図６に示すように、前記第１のＰ型高ドープ領域３３１と、前記第１のＮ型高ドープ領域３４１と、前記第２のＰ型高ドープ領域３３２と、前記第２のＮ型高ドープ領域３４２と、前記第３のＮ型高ドープ領域３４３と、前記第４のＮ型高ドープ領域３４４とは、同じ深さを有する。ただし、実際のプロセス環境条件に応じて設定することが可能であり、ここでは説明を省略する。

【0035】

具体的に、図６に示すように、前記第２のＮ型高ドープ領域３４２はソース領域として用いられ、前記第３のＮ型高ドープ領域３４３および前記第４のＮ型高ドープ領域３４４はドレイン領域として用いられ、前記ソース領域、前記ドレイン領域および前記ゲート構造３６０は、ＧＧＮＭＯＳトランジスタを構成し、前記ソース領域、前記第３のＮ型高ドープ領域３４３および前記Ｐウェル３２０は、寄生ＮＰＮトランジスタを形成する。

【0036】

具体的に、図６に示すように、前記第１のＰ型高ドープ領域３３１および前記第１のＮウェル３１１は、等価ＰＮＰトランジスタを形成し、前記第１のＮウェル３１１、前記第１のＰ型高ドープ領域３３１および前記第２のＮ型高ドープ領域３４２は、等価ＮＰＮトランジスタを形成し、前記等価ＰＮＰトランジスタおよび前記等価ＮＰＮトランジスタは、Ｐ－Ｎ－Ｐ－Ｎ寄生サイリスタ構造を構成し、前記第２のＮウェル３１２は、等価抵抗を構成する。

【0037】

＜実施形態２＞
本実施形態は、実施形態１に記載のＧＧＮＭＯＳトランジスタ構造を少なくとも２つ含むＥＳＤ保護デバイスであって、前記ＧＧＮＭＯＳトランジスタ構造は図６に示されており、各前記ＧＧＮＭＯＳトランジスタ構造は並列に接続される、ＥＳＤ保護デバイスを提供する。半導体デバイス構造の観点に基づき、少なくとも２つの実施形態１のＧＧＮＭＯＳトランジスタ構造をＥＳＤ保護デバイスと呼ぶ。

【0038】

具体的に、各ＧＧＮＭＯＳトランジスタ構造については、実施形態１を参照すればよいため、ここでは説明を省略する。各ＧＧＮＭＯＳトランジスタ構造の正極は互いに接続され、負極は互いに接続されることで、並列構造が実現される。一例として、各ＧＧＮＭＯＳトランジスタ構造の正極は入力／出力端子に接続され、各ＧＧＮＭＯＳトランジスタ構造の負極は接地され、ＧＧＮＭＯＳトランジスタに正のＥＳＤパルスが印加された場合、ＥＳＤ電流が正極からＧＧＮＭＯＳトランジスタのドレインに流れ、ドレイン電圧を上げ、電圧がＧＧＮＭＯＳトランジスタの寄生ＮＰＮトランジスタのアバランシェ降伏電圧まで上昇すると、寄生ＮＰＮトランジスタが導通して、ＥＳＤ電流を排出する。先行技術において、マルチフィンガーＧＧＮＭＯＳトランジスタ構造の中間のフィンガーのＥＳＤ回路の抵抗値が最も高く、周辺のフィンガーのＥＳＤ回路の抵抗値よりも高いため、中間のフィンガーの寄生ＮＰＮトランジスタが周辺のフィンガーより先に導通して、フィンガーのＥＳＤ電流排出が不均一となり、それによってマルチフィンガーＧＧＮＭＯＳトランジスタのＥＳＤ電流排出能力が不均一になり、回路全体のＥＳＤ保護能力が低下する。一方、本実施形態のＥＳＤ保護デバイスは、前記等価抵抗の作用により、ＥＳＤの瞬間的なピーク電流を制限することができ、各フィンガーの寄生ＮＰＮトランジスタが均一に導通し、ＥＳＤ電流を均一に排出するとともに、Ｐ－Ｎ－Ｐ－Ｎ寄生サイリスタ構造の作用により、サイリスタのオン抵抗値が小さく、オン電圧が低く、単位サイズあたりの放電能力が強いという特性を利用して、ＥＳＤ保護デバイスの単位サイズあたりのＥＳＤ電流排出能力を向上させる。

【0039】

一例として、前記ＥＳＤ保護デバイスに含まれる前記ＧＧＮＭＯＳトランジスタ構造の数は偶数である。

【0040】

なお、本実施形態において、ＥＳＤ保護デバイスは、並列に接続された４つの図６に示すようなＧＧＮＭＯＳトランジスタ構造を含むが、実際の適用では、実際のＥＳＤ保護能力のニーズに応じて適切な数のＧＧＮＭＯＳトランジスタ構造を選択して、並列に接続してもよく、２フィンガー、３フィンガー、５フィンガー、６フィンガー、８フィンガーを含むがこれらに限らず、本実施形態によって限定されないことに留意されたい。

【0041】

具体的に、図８は、本実施形態のＥＳＤ保護デバイスを用いた場合のＥＳＤにおけるＩ－Ｖ曲線であり、ＥＳＤパルスがあると、ＧＧＮＭＯＳトランジスタはまずトリガ電圧Ｖｔ１に達し、前記寄生ＮＰＮトランジスタが導通してＥＳＤ電流を排出し、そして急速にスナップバック（Ｓｎａｐ－Ｂａｃｋ）状態に移行し、電圧がＶｈ１まで下がり、前記等価抵抗の作用により、ＥＳＤ回路のオン抵抗値が大きく、ＥＳＤパルスがさらに上昇し、放電が続くと、ＧＧＮＭＯＳトランジスタにかかる電圧が急速に上昇し、各フィンガーのＧＧＮＭＯＳトランジスタが均一に導通し、電圧Ｖｔ２に達した後、前記Ｐウェル３２０に大量の電流が流れるため、前記Ｐウェル３２０の電位が急速に上昇し、実施形態１で述べた前記ＰＮ－ＰＮ寄生サイリスタの作用により、ほとんどのＥＳＤ電流は前記Ｐ－Ｎ－Ｐ－Ｎ寄生サイリスタ（Ｐ－Ｎ－Ｐ－Ｎ ｐｒａｓｉｔｉｃ ｔｈｙｒｉｓｔｏｒ）から急速に排出される。

【0042】

＜実施形態３＞
図７に示すように、本実施形態は、少なくとも２つのＥＳＤ保護モジュールを含むＥＳＤ保護回路であって、各ＥＳＤ保護モジュールは並列に接続され、各ＥＳＤ保護モジュールは、抵抗Ｒ－ｎ＿ｗｅｌｌと、ＮＭＯＳトランジスタと、ＰＮＰトランジスタと、ＮＰＮトランジスタとを含み、
前記抵抗Ｒ－ｎ＿ｗｅｌｌの第１の端は正極に接続され、前記抵抗Ｒ－ｎ＿ｗｅｌｌの第２の端は前記ＮＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのゲートとソースは接続されて負極に接続され、
前記ＰＮＰトランジスタのエミッタは前記抵抗Ｒ－ｎ＿ｗｅｌｌの第１の端に接続され、前記ＰＮＰトランジスタのベースは前記ＮＰＮトランジスタのコレクタに接続され、前記ＰＮＰトランジスタのコレクタは前記ＮＰＮトランジスタのベースに接続され、前記ＮＰＮトランジスタのエミッタは前記ＮＭＯＳトランジスタのゲートとソースに接続される、
ＥＳＤ保護回路を提供する。

【0043】

具体的に、一例として、前記ＮＭＯＳトランジスタは寄生ＮＰＮトランジスタを有し、その詳細については実施形態２を参照すればよいため、ここでは説明を省略する。実際の適用では、任意の三極管構造が本発明に適しており、本実施形態によって限定されない。電気回路の観点に基づき、少なくとも２つの実施形態１のＧＧＮＭＯＳトランジスタ構造をＥＳＤ保護モジュールと呼ぶ。

【0044】

具体的に、一例として、前記抵抗Ｒ－ｎ＿ｗｅｌｌは、前記寄生ＮＰＮトランジスタの導通の均一性を向上させるために用いられる。実際の適用では、任意の抵抗構造が本発明に適しており、本実施形態によって限定されない。

【0045】

具体的に、一例として、本実施形態におけるＥＳＤ保護回路の正極は入力／出力端子に接続され、負極は接地される。

【0046】

具体的に、一例として、前記ＰＮＰトランジスタおよび前記ＮＰＮトランジスタは、Ｐ－Ｎ－Ｐ－Ｎ寄生サイリスタ構造を形成する。実際の適用では、任意のサイリスタ構造が本発明に適しており、本実施形態によって限定されない。

【0047】

具体的に、本実施形態のＥＳＤ保護回路は、正のＥＳＤパルスが印加された場合、前記抵抗Ｒ－ｎ＿ｗｅｌｌと前記Ｐ－Ｎ－Ｐ－Ｎ寄生サイリスタ構造との作用によりＥＳＤ電流を均一に排出し、単位サイズあたりのＥＳＤ電流排出能力を向上させる。

【0048】

要約すると、本発明はＧＧＮＭＯＳトランジスタ構造、ＥＳＤ保護デバイスおよびＥＳＤ保護回路を提供する。前記ＧＧＮＭＯＳトランジスタ構造は、Ｐ型基板と、前記Ｐ型基板の上に順番に横方向に設けられた第１のＮウェル、Ｐウェル、および第２のＮウェルと、前記第１のＮウェルの上に設けられた第１のＰ型高ドープ領域と、前記第１のＮウェルの上に設けられた第１のＮ型高ドープ領域であって、前記第１のＮ型高ドープ領域と前記第１のＰ型高ドープ領域との間に絶縁構造が設けられた第１のＮ型高ドープ領域と、前記Ｐウェルの上に設けられた第２のＰ型高ドープ領域であって、前記第２のＰ型高ドープ領域と前記第１のＮ型高ドープ領域との間に絶縁構造が設けられた第２のＰ型高ドープ領域と、前記Ｐウェルの上に設けられた第２のＮ型高ドープ領域であって、前記第２のＮ型高ドープ領域と第２のＰ型高ドープ領域との間に絶縁構造が設けられた第２のＮ型高ドープ領域と、前記Ｐウェルと前記第２のＮウェルとの接合部の上に設けられた第３のＮ型高ドープ領域と、前記第２のＮウェルの上に設けられた第４のＮ型高ドープ領域であって、前記第４のＮ型高ドープ領域と前記第３のＮ型高ドープ領域との間に絶縁構造が設けられた第４のＮ型高ドープ領域と、前記第３のＮ型高ドープ領域と前記第２のＮ型高ドープ領域との間の前記Ｐウェルの上面に設けられたゲート構造と、を含む。ここで、前記第１のＰ型高ドープ領域、前記第１のＮ型高ドープ領域および前記第４のＮ型高ドープ領域はいずれも正極に接続され、前記第２のＰ型高ドープ領域、前記第２のＮ型高ドープ領域および前記ゲート構造はいずれも負極に接続される。本発明のＧＧＮＭＯＳトランジスタ構造は、サイリスタのオン抵抗値が小さく、オン電圧が低く、単位サイズあたりの放電能力が強いという特性を利用して、ＥＳＤ保護デバイスの単位サイズあたりのＥＳＤ電流排出能力を向上させ、ＥＳＤ保護回路の信頼性を向上させる。本発明のＧＧＮＭＯＳトランジスタ構造の第２のＮウェルは、等価抵抗を構成し、前記等価抵抗により、ＥＳＤ保護デバイスの各ＧＧＮＭＯＳトランジスタが均一に導通し、ＥＳＤ電流を均一に排出し、ＥＳＤ保護回路の均一性を向上させる。本発明のＧＧＮＭＯＳトランジスタ構造のすべてのＰ型高ドープ領域およびＮ型高ドープ領域は、ＭＯＳプロセスにおいて同時に行われることができ、ＥＳＤイオン注入フォトマスクおよびプロセスを節約し、コストを節約し、プロセスの複雑さを軽減し、プロセス処理中に生じる汚染の問題を軽減する。従って、本発明は、先行技術における様々な欠点を効果的に克服し、高い産業的利用価値を有する。

【0049】

上述した実施形態は、本発明の原理およびその効果を例示するものに過ぎず、本発明を限定するものではない。当業者であれば、本発明の精神および範囲から逸脱することなく、上述した実施形態を修正または変更することができる。従って、本発明に開示された精神および技術的思想から逸脱することなく、その属する技術分野における通常の知識を有する者が行ったすべての等価な修正または変更は、依然として本発明の特許請求の範囲に含まれるものとする。

【符号の説明】

【0050】

３００ Ｐ型基板（Ｐ－ＳＵＢＢＳＴＲＡＴＥ）
３１１ 第１のＮウェル
３１２ 第２のＮウェル
３２０ Ｐウェル
３３１ 第１のＰ型高ドープ領域
３３２ 第２のＰ型高ドープ領域
３４１ 第１のＮ型高ドープ領域
３４２ 第２のＮ型高ドープ領域
３４３ 第３のＮ型高ドープ領域
３４４ 第４のＮ型高ドープ領域
３５０ 絶縁構造
３６０ ゲート構造

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】