特表 2024-520247 シフトレジスタ及びその駆動方法、走査駆動回路、並びに表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-05-24

(54)【発明の名称】シフトレジスタ及びその駆動方法、走査駆動回路、並びに表示装置

(51)【国際特許分類】

   G11C 19/28 20060101AFI20240517BHJP

   G09G 3/3233 20160101ALI20240517BHJP

   G09G 3/20 20060101ALI20240517BHJP

   H03K 3/356 20060101ALI20240517BHJP

【ＦＩ】

G11C19/28 230

G09G3/3233

G09G3/20 622E

H03K3/356 Z

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023546152

(86)(22)【出願日】2021-05-24

(85)【翻訳文提出日】2023-07-28

(86)【国際出願番号】 CN2021095584

(87)【国際公開番号】W WO2022246611

(87)【国際公開日】2022-12-01

(81)【指定国・地域】

(71)【出願人】

【識別番号】510280589

【氏名又は名称】京東方科技集團股▲ふん▼有限公司

【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ

(71)【出願人】

【識別番号】511121702

【氏名又は名称】成都京東方光電科技有限公司

【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】チン ハイガン

(72)【発明者】

【氏名】シャオ ユンシェン

(72)【発明者】

【氏名】グー チェンヨン

【テーマコード（参考）】

5B074

5C080

5C380

5J300

【Ｆターム（参考）】

5B074AA10

5B074CA01

5B074DB01

5C080AA06

5C080AA07

5C080BB05

5C080DD22

5C080DD26

5C080KK02

5C080KK07

5C080KK20

5C080KK34

5C080KK49

5C080KK50

5C380AA01

5C380AA03

5C380AB06

5C380AB24

5C380AC01

5C380AC02

5C380AC08

5C380AC09

5C380AC12

5C380AC13

5C380AC16

5C380BA01

5C380BA06

5C380BA10

5C380BA11

5C380BA17

5C380BA38

5C380BA39

5C380CB17

5C380CC07

5C380CC26

5C380CC33

5C380CC39

5C380CC64

5C380CD014

5C380CD016

5C380CD017

5C380CD026

5C380CD027

5C380CD028

5C380CF07

5C380CF09

5C380CF10

5C380CF43

5C380DA47

5J300QA05

5J300SB02

5J300TB03

(57)【要約】

シフトレジスタ（１００）は、入力回路（１）、出力回路（２）、第１制御回路（３）、及び保持回路（４）を含む。入力回路（１）は、第１クロック信号端子（ＣＫ）、入力信号端子（ＳＴＶ）、及び第１ノード（Ｎ１）に電気的に接続される。入力回路（１）は、入力信号端子（ＳＴＶ）で受信された入力信号を第１ノード（Ｎ１）に伝送するように構成される。出力回路（２）は、第１ノード（Ｎ１）、第２クロック信号端子（ＣＢ）、及び出力信号端子（Ｇｏｕｔ）に電気的に接続される。出力回路（２）は、第２クロック信号端子（ＣＢ）で受信された第２クロック信号を出力信号端子（Ｇｏｕｔ）に伝送するように構成される。第１制御回路（３）は、第１ノード（Ｎ１）、第１電圧信号端子（ＶＧＨ）、第２クロック信号端子（ＣＢ）、及び第２ノード（Ｎ２）に電気的に接続される。第１制御回路（３）は、第１ノード（Ｎ１）の電圧及び第２クロック信号の制御下で、第２ノード（Ｎ２）の電圧を制御するように構成される。保持回路（４）は、第２ノード（Ｎ２）、第１電圧信号端子（ＶＧＨ）、及び出力信号端子（Ｇｏｕｔ）に電気的に接続される。保持回路（４）は、第１電圧信号を出力信号端子（Ｇｏｕｔ）に伝送するように構成される。
【選択図】図１３

【特許請求の範囲】

【請求項1】

シフトレジスタであって、
第１クロック信号端子、入力信号端子、及び第１ノードに電気的に接続される入力回路であって、前記第１クロック信号端子によって伝送される第１クロック信号の制御下で、前記入力信号端子で受信された入力信号を前記第１ノードに伝送するように構成される、入力回路と、
前記第１ノード、第２クロック信号端子、及び出力信号端子に電気的に接続される出力回路であって、前記第１ノードの電圧の制御下で、前記第２クロック信号端子で受信された第２クロック信号を前記出力信号端子に伝送するように構成される、出力回路と、
前記第１ノード、第１電圧信号端子、前記第２クロック信号端子、及び第２ノードに電気的に接続される第１制御回路であって、前記第１ノードの電圧及び前記第２クロック信号の制御下で、前記第２ノードの電圧を制御するように構成される、第１制御回路と、
前記第２ノード、前記第１電圧信号端子、及び前記出力信号端子に電気的に接続される保持回路であって、前記第２ノードの電圧の制御下で、前記第１電圧信号を前記出力信号端子に伝送するように構成される、保持回路と、を含む、シフトレジスタ。

【請求項2】

前記第１制御回路は、第１サブ制御回路と第２サブ制御回路とを含み、
前記第１サブ制御回路は、前記第１ノード、前記第１電圧信号端子、前記第２クロック信号端子、及び第３ノードに電気的に接続され、前記第１サブ制御回路は、前記第１ノードの電圧及び前記第２クロック信号の制御下で、前記第３ノードの電圧を制御するように構成され、
前記第２サブ制御回路は、前記第１ノード、前記第３ノード、前記第１電圧信号端子、前記第２クロック信号端子、及び前記第２ノードに電気的に接続され、前記第２サブ制御回路は、前記第１ノードの電圧および前記第３ノードの電圧の制御下で、前記第２ノードの電圧を制御するように構成される、請求項１に記載のシフトレジスタ。

【請求項3】

前記第１サブ制御回路は、第３トランジスタと第２コンデンサとを含み、
前記第３トランジスタの制御電極は前記第１ノードに電気的に接続され、前記第３トランジスタの第１電極は前記第１電圧信号端子に電気的に接続され、前記第３トランジスタの第２電極は前記第３ノードに電気的に接続され、
前記第２コンデンサの第１端は前記第２クロック信号端子に電気的に接続され、前記第２コンデンサの第２端は前記第３ノードに電気的に接続される、請求項２に記載のシフトレジスタ。

【請求項4】

前記第２サブ制御回路は、第４トランジスタと第５トランジスタとを含み、
前記第４トランジスタの制御電極は前記第１ノードに電気的に接続され、前記第４トランジスタの第１電極は前記第１電圧信号端子に電気的に接続され、前記第４トランジスタの第２電極は前記第２ノードに電気的に接続され、
前記第５トランジスタの制御電極は前記第３ノードに電気的に接続され、前記第５トランジスタの第１電極は前記第２クロック信号端子に電気的に接続され、前記第５トランジスタの第２電極は前記第２ノードに電気的に接続される、請求項２に記載のシフトレジスタ。

【請求項5】

電位安定化回路をさらに含み、
前記電位安定化回路は、前記第１ノード、第２電圧信号端子及び第４ノードに電気的に接続され、前記電位安定化回路は、前記第２電圧信号端子によって伝送される第２電圧信号の制御下で、前記第１ノードからの入力信号を前記第４ノードに伝送し、前記第４ノードの電圧を安定化させるように構成され、
ここで、前記出力回路は前記第４ノードに電気的に接続され、且つ前記電位安定化回路を介して前記第１ノードに電気的に接続され、前記出力回路は、前記第４ノードの電圧の制御下で、前記第２クロック信号端子で受信された第２クロック信号を前記出力信号端子に伝送するように構成される、請求項１～４のいずれかに記載のシフトレジスタ。

【請求項6】

前記電位安定化回路は、第７トランジスタを含み、
前記第７トランジスタの制御電極は前記第２電圧信号端子に電気的に接続され、前記第７トランジスタの第１電極は前記第１ノードに電気的に接続され、前記第７トランジスタの第２電極は前記第４ノードに電気的に接続される、請求項５に記載のシフトレジスタ。

【請求項7】

第２制御回路をさらに含み、
前記第２制御回路は、前記第２ノード、前記第１電圧信号端子、及び前記第１ノードに電気的に接続され、前記第２制御回路は、前記第２ノードの電圧の制御下で、前記第１電圧信号を前記第１ノードに伝送するように構成される、請求項１～６のいずれかに記載のシフトレジスタ。

【請求項8】

前記第２制御回路は、第８トランジスタを含み、
前記第８トランジスタの制御電極は前記第２ノードに電気的に接続され、前記第８トランジスタの第１電極は前記第１電圧信号端子に電気的に接続され、前記第８トランジスタの第２電極は前記第１ノードに電気的に接続される、請求項７に記載のシフトレジスタ。

【請求項9】

第３制御回路をさらに含み、
前記第３制御回路は、前記第２クロック信号端子、第５ノード、および前記第１ノードに電気的に接続され、前記第２制御回路は、前記第５ノードに電気的に接続され、且つ前記第３制御回路を介して前記第１ノードに電気的に接続され、
前記第２制御回路は、前記第２ノードの電圧の制御下で、前記第１電圧信号を前記第５ノードに伝送するように構成され、
前記第３制御回路は、前記第２クロック信号の制御下で、前記第５ノードからの第１電圧信号を前記第１ノードに伝送するように構成される、請求項７または８に記載のシフトレジスタ。

【請求項10】

前記第３制御回路は、第９トランジスタを含み、
前記第９トランジスタの制御電極は前記第２クロック信号端子に電気的に接続され、前記第９トランジスタの第１電極は前記第５ノードに電気的に接続され、前記第９トランジスタの第２電極は前記第１ノードに電気的に接続され、
前記第２制御回路が第８トランジスタを含む場合には、前記第８トランジスタの第２電極は、前記第５ノードに電気的に接続され、且つ前記第９トランジスタを介して前記第１ノードに電気的に接続される、請求項９に記載のシフトレジスタ。

【請求項11】

前記入力回路は、第１トランジスタを含み、
前記第１トランジスタの制御電極は前記第１クロック信号端子に電気的に接続され、前記第１トランジスタの第１電極は前記入力信号端子に電気的に接続され、前記第１トランジスタの第２電極は前記第１ノードに電気的に接続される、請求項１～１０のいずれかに記載のシフトレジスタ。

【請求項12】

前記出力回路は、第２トランジスタと第１コンデンサとを含み、
前記第２トランジスタの制御電極は前記第１ノードに電気的に接続され、前記第２トランジスタの第１電極は前記第２クロック信号端子に電気的に接続され、前記第２トランジスタの第２電極は前記出力信号端子に電気的に接続され、
前記第１コンデンサの第１端は前記第１ノードに電気的に接続され、前記第１コンデンサの第２端は前記出力信号端子に電気的に接続され、
前記電位安定化回路が第７トランジスタを含む場合には、前記第２トランジスタの制御電極は、前記第４ノードに電気的に接続され、且つ前記第７トランジスタを介して前記第１ノードに電気的に接続される、請求項１～１１のいずれかに記載のシフトレジスタ。

【請求項13】

前記保持回路は、第６トランジスタと第３コンデンサとを含み、
前記第６トランジスタの制御電極は前記第２ノードに電気的に接続され、前記第６トランジスタの第１電極は前記第１電圧信号端子に電気的に接続され、前記第６トランジスタの第２電極は前記出力信号端子に電気的に接続され、
前記第３コンデンサの第１端は前記第２ノードに電気的に接続され、前記第３コンデンサの第２端は前記第１電圧信号端子に電気的に接続される、請求項１～１２のいずれかに記載のシフトレジスタ。

【請求項14】

前記シフトレジスタに含まれる複数のトランジスタの導電型は、同じである、請求項１～１３のいずれかに記載のシフトレジスタ。

【請求項15】

前記第１クロック信号と前記第２クロック信号とは反転信号である、請求項１～１４のいずれかに記載のシフトレジスタ。

【請求項16】

請求項１～１５のいずれか一項に記載のシフトレジスタの駆動方法であって、
第１段階および第２段階を含み、
前記第１段階においては、第１クロック信号端子で受信された第１クロック信号に応答して、入力回路は、オンにされ、入力信号端子で受信された入力信号を第１ノードに伝送し、
前記第１ノードの電圧の制御下で、出力回路は、オンにされ、第２クロック信号端子で受信された第２クロック信号を出力信号端子に伝送し、
前記第１ノードの電圧及び前記第２クロック信号の制御下で、第１制御回路は、第１電圧信号端子によって伝送される第１電圧信号を第２ノードに伝送することにより、前記第２ノードの電圧を制御し、
前記第２ノードの電圧の制御下で、保持回路がオフにされ、
前記第２段階においては、前記第１クロック信号端子で受信された第１クロック信号に応答して、前記入力回路は、オンにされ、前記入力信号端子で受信された入力信号を前記第１ノードに伝送し、
前記第１ノードの電圧の制御下で、前記出力回路がオフにされ、
前記第１ノードの電圧及び前記第２クロック信号の制御下で、前記第１制御回路は、前記第２クロック信号を前記第２ノードに伝送することにより、前記第２ノードの電圧を制御し、
前記第２ノードの電圧の制御下で、前記保持回路は、オンにされ、前記第１電圧信号を前記出力信号端子に伝送する、シフトレジスタの駆動方法。

【請求項17】

前記第１段階は、入力段階及び走査段階を含み、
前記入力段階においては、前記第１クロック信号に応答して、前記入力回路は、オンにされ、前記入力信号を前記第１ノードに伝送し、
前記第１ノードの電圧の制御下で、出力回路は、オンにされ、前記第２クロック信号を前記出力信号端子に伝送し、
前記第１ノードの電圧及び前記第２クロック信号の制御下で、前記第１制御回路は、前記第１電圧信号を前記第２ノードに伝送することにより、前記第２ノードの電圧を制御し、
前記第２ノードの電圧の制御下で、前記保持回路がオフにされ、
前記走査段階においては、前記第１クロック信号に応答して、前記入力回路がオフにされ、
前記第１ノードの電圧が基本的に一定に保持され、前記第１ノードの電圧の制御下で、前記出力回路はオン状態を保持し、前記第２クロック信号を前記出力信号端子に伝送し、
前記第１ノードの電圧及び前記第２クロック信号の制御下で、前記第１制御回路は、前記第１電圧信号を前記第２ノードに伝送することにより、前記第２ノードの電圧を制御し、
前記第２ノードの電圧の制御下で、前記保持回路がオフにされ、
前記第２段階は、第１保持段階及び第２保持段階を含み、
前記第１保持段階においては、前記第１クロック信号に応答して、前記入力回路は、オンにされ、前記入力信号を前記第１ノードに伝送し、
前記第１ノードの電圧の制御下で、前記出力回路がオフにされ、
前記第１ノードの電圧及び前記第２クロック信号の制御下で、前記第１制御回路は、前記第２ノードに前記第２クロック信号を伝送することにより、前記第２ノードの電圧を制御し、
前記第２ノードの電圧の制御下で、前記保持回路がオフにされ、
前記第２保持段階においては、前記第１クロック信号に応答して、前記入力回路がオフにされ、
前記第１ノードの電圧が基本的に一定に保持され、前記出力回路は前記第１ノードの電圧の制御下でオフ状態を保持し、
前記第１ノードの電圧及び前記第２クロック信号の制御下で、前記第１制御回路は、前記第２クロック信号を前記第２ノードに伝送することにより、前記第２ノードの電圧を制御し、
前記第２ノードの電圧の制御下で、前記保持回路は、オンにされ、前記第１電圧信号を前記出力信号端子に伝送する、請求項１６に記載のシフトレジスタの駆動方法。

【請求項18】

カスケード接続された請求項１～１５のいずれか一項に記載の複数のシフトレジスタを含み、
最後のｉ個のシフトレジスタを除いて、Ｎ個目のシフトレジスタの出力信号端子は、（Ｎ＋ｉ）個目のシフトレジスタの入力信号端子に電気的に接続され、ここで、Ｎとｉはいずれも正の整数であり、且つｉ＜Ｎである、走査駆動回路。

【請求項19】

少なくとも１つの第１クロック信号線および少なくとも１つの第２クロック信号線をさらに含み、
ｉ＝１の場合には、
１つの第１クロック信号線は、（２Ｎ－１）個目のシフトレジスタの第１クロック信号端子及び２Ｎ個目のシフトレジスタの第２クロック信号端子に電気的に接続され、
１つの第２クロック信号線は、（２Ｎ－１）個目のシフトレジスタの第２クロック信号端子及び２Ｎ個目のシフトレジスタの第１クロック信号端子とに電気的に接続される、請求項１８に記載の走査駆動回路。

【請求項20】

請求項１８または１９に記載の走査駆動回路を含む、表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は表示技術の分野に関し、特にシフトレジスタ（ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）及びその駆動方法、走査駆動回路、並びに表示装置に関する。

【背景技術】

【0002】

走査駆動回路は表示装置における重要な構成要素である。走査駆動回路は、カスケード（ ｃａｓｃａｄｅ ）接続された複数のシフトレジスタを含んでもよく、複数のシフトレジスタは、表示装置における複数の配線にそれぞれ電気的に接続されてもよい。走査駆動回路は、表示装置が画面表示を行うことができるように、表示装置における複数の配線（例えば、ゲート線やイネーブル信号線等）に走査信号を行毎に入力することができる。

【0003】

表示装置に走査駆動回路を設けることで、効果的にコストを低減し、歩留まりを向上させることができる。

【発明の概要】

【課題を解決するための手段】

【0004】

一態様では、シフトレジスタが提供される。前記シフトレジスタは、入力回路、出力回路、第１制御回路、及び保持回路を含む。前記入力回路は、第１クロック信号端子、入力信号端子、及び第１ノードに電気的に接続される。前記入力回路は、前記第１クロック信号端子によって伝送される第１クロック信号の制御下で、前記入力信号端子で受信された入力信号を前記第１ノードに伝送するように構成される。前記出力回路は、前記第１ノード、第２クロック信号端子、及び出力信号端子に電気的に接続される。前記出力回路は、前記第１ノードの電圧の制御下で、前記第２クロック信号端子で受信された第２クロック信号を前記出力信号端子に伝送するように構成される。前記第１制御回路は、前記第１ノード、第１電圧信号端子、前記第２クロック信号端子、及び第２ノードに電気的に接続される。前記第１制御回路は、前記第１ノードの電圧及び前記第２クロック信号の制御下で、前記第２ノードの電圧を制御するように構成される。前記保持回路は、前記第２ノード、前記第１電圧信号端子、及び前記出力信号端子に電気的に接続される。前記保持回路は、前記第２ノードの電圧の制御下で、前記第１電圧信号を前記出力信号端子に伝送するように構成される。

【0005】

いくつかの実施例において、前記第１制御回路は、第１サブ制御回路と第２サブ制御回路とを含む。前記第１サブ制御回路は、前記第１ノード、前記第１電圧信号端子、前記第２クロック信号端子、及び第３ノードに電気的に接続される。前記第１サブ制御回路は、前記第１ノードの電圧及び前記第２クロック信号の制御下で、前記第３ノードの電圧を制御するように構成される。前記第２サブ制御回路は、前記第１ノード、前記第３ノード、前記第１電圧信号端子、前記第２クロック信号端子、及び前記第２ノードに電気的に接続される。前記第２サブ制御回路は、前記第１ノードの電圧および前記第３ノードの電圧の制御下で、前記第２ノードの電圧を制御するように構成される。

【0006】

いくつかの実施例において、前記第１サブ制御回路は、第３トランジスタと第２コンデンサ（ｃａｐａｃｉｔｏｒ）とを含む。前記第３トランジスタの制御電極は前記第１ノードに電気的に接続され、前記第３トランジスタの第１電極は前記第１電圧信号端子に電気的に接続され、前記第３トランジスタの第２電極は前記第３ノードに電気的に接続される。前記第２コンデンサの第１端は前記第２クロック信号端子に電気的に接続され、前記第２コンデンサの第２端は前記第３ノードに電気的に接続される。

【0007】

いくつかの実施例において、前記第２サブ制御回路は、第４トランジスタと第５トランジスタとを含む。前記第４トランジスタの制御電極は前記第１ノードに電気的に接続され、前記第４トランジスタの第１電極は前記第１電圧信号端子に電気的に接続され、前記第４トランジスタの第２電極は前記第２ノードに電気的に接続される。前記第５トランジスタの制御電極は前記第３ノードに電気的に接続され、前記第５トランジスタの第１電極は前記第２クロック信号端子に電気的に接続され、前記第５トランジスタの第２電極は前記第２ノードに電気的に接続される。

【0008】

いくつかの実施例において、前記シフトレジスタは、電位安定化回路（ｐｏｔｅｎｔｉａｌ ｓｔａｂｉｌｉｚａｔｉｏｎ ｃｉｒｃｕｉｔ）をさらに含む。前記電位安定化回路は、前記第１ノード、第２電圧信号端子及び第４ノードに電気的に接続される。前記電位安定化回路は、前記第２電圧信号端子によって伝送される第２電圧信号の制御下で、前記第１ノードからの入力信号を前記第４ノードに伝送し、前記第４ノードの電圧を安定化させるように構成される。ここで、前記出力回路は前記第４ノードに電気的に接続され、且つ前記電位安定化回路を介して前記第１ノードに電気的に接続される。前記出力回路は、前記第４ノードの電圧の制御下で、前記第２クロック信号端子で受信された第２クロック信号を前記出力信号端子に伝送するように構成される。

【0009】

いくつかの実施例において、前記電位安定化回路は、第７トランジスタを含む。前記第７トランジスタの制御電極は前記第２電圧信号端子に電気的に接続され、前記第７トランジスタの第１電極は前記第１ノードに電気的に接続され、前記第７トランジスタの第２電極は前記第４ノードに電気的に接続される。

【0010】

いくつかの実施例において、前記シフトレジスタは、第２制御回路をさらに含む。前記第２制御回路は、前記第２ノード、前記第１電圧信号端子、及び前記第１ノードに電気的に接続される。前記第２制御回路は、前記第２ノードの電圧の制御下で、前記第１電圧信号を前記第１ノードに伝送するように構成される。

【0011】

いくつかの実施例において、前記第２制御回路は、第８トランジスタを含む。前記第８トランジスタの制御電極は前記第２ノードに電気的に接続され、前記第８トランジスタの第１電極は前記第１電圧信号端子に電気的に接続され、前記第８トランジスタの第２電極は前記第１ノードに電気的に接続される。

【0012】

いくつかの実施例において、前記シフトレジスタは、第３制御回路をさらに含む。前記第３制御回路は、前記第２クロック信号端子、第５ノード、および前記第１ノードに電気的に接続される。前記第２制御回路は、前記第５ノードに電気的に接続され、且つ前記第３制御回路を介して前記第１ノードに電気的に接続される。前記第２制御回路は、前記第２ノードの電圧の制御下で、前記第１電圧信号を前記第５ノードに伝送するように構成される。前記第３制御回路は、前記第２クロック信号の制御下で、前記第５ノードからの第１電圧信号を前記第１ノードに伝送するように構成される。

【0013】

いくつかの実施例において、前記第３制御回路は、第９トランジスタを含む。前記第９トランジスタの制御電極は前記第２クロック信号端子に電気的に接続され、前記第９トランジスタの第１電極は前記第５ノードに電気的に接続され、前記第９トランジスタの第２電極は前記第１ノードに電気的に接続される。前記第２制御回路が第８トランジスタを含む場合には、前記第８トランジスタの第２電極は、前記第５ノードに電気的に接続され、且つ前記第９トランジスタを介して前記第１ノードに電気的に接続される。

【0014】

いくつかの実施例において、前記入力回路は、第１トランジスタを含む。前記第１トランジスタの制御電極は前記第１クロック信号端子に電気的に接続され、前記第１トランジスタの第１電極は前記入力信号端子に電気的に接続され、前記第１トランジスタの第２電極は前記第１ノードに電気的に接続される。

【0015】

いくつかの実施例において、前記出力回路は、第２トランジスタと第１コンデンサとを含む。前記第２トランジスタの制御電極は前記第１ノードに電気的に接続され、前記第２トランジスタの第１電極は前記第２クロック信号端子に電気的に接続され、前記第２トランジスタの第２電極は前記出力信号端子に電気的に接続される。前記第１コンデンサの第１端は前記第１ノードに電気的に接続され、前記第１コンデンサの第２端は前記出力信号端子に電気的に接続される。前記電位安定化回路が第７トランジスタを含む場合には、前記第２トランジスタの制御電極は、前記第４ノードに電気的に接続され、且つ前記第７トランジスタを介して前記第１ノードに電気的に接続される。

【0016】

いくつかの実施例において、前記保持回路は、第６トランジスタと第３コンデンサとを含む。前記第６トランジスタの制御電極は前記第２ノードに電気的に接続され、前記第６トランジスタの第１電極は前記第１電圧信号端子に電気的に接続され、前記第６トランジスタの第２電極は前記出力信号端子に電気的に接続される。前記第３コンデンサの第１端は前記第２ノードに電気的に接続され、前記第３コンデンサの第２端は前記第１電圧信号端子に電気的に接続される。

【0017】

いくつかの実施例において、前記シフトレジスタに含まれる複数のトランジスタの導電型（ｃｏｎｄｕｃｔｉｏｎ ｔｙｐｅ）は、同じである。

【0018】

いくつかの実施例において、前記第１クロック信号と前記第２クロック信号とは反転信号（ｉｎｖｅｒｔｅｄ ｓｉｇｎａｌｓ、逆相信号）である。

【0019】

別の態様では、上記実施例のいずれかに記載のシフトレジスタの駆動方法が提供される。前記駆動方法は、第１段階および第２段階を含む。前記第１段階において、第１クロック信号端子で受信された第１クロック信号に応答して、入力回路は、オンにされ、入力信号端子で受信された入力信号を第１ノードに伝送し；前記第１ノードの電圧の制御下で、出力回路は、オンにされ、第２クロック信号端子で受信された第２クロック信号を出力信号端子に伝送し；前記第１ノードの電圧及び前記第２クロック信号の制御下で、第１制御回路は、第１電圧信号端子によって伝送される第１電圧信号を第２ノードに伝送することにより、前記第２ノードの電圧を制御し；前記第２ノードの電圧の制御下で、保持回路がオフにされる。前記第２段階において、前記第１クロック信号端子で受信された第１クロック信号に応答して、前記入力回路は、オンにされ、前記入力信号端子で受信された入力信号を前記第１ノードに伝送し；前記第１ノードの電圧の制御下で、前記出力回路がオフにされ；前記第１ノードの電圧及び前記第２クロック信号の制御下で、前記第１制御回路は、、前記第２クロック信号を前記第２ノードに伝送することにより、前記第２ノードの電圧を制御し；前記第２ノードの電圧の制御下で、前記保持回路は、オンにされ、前記第１電圧信号を前記出力信号端子に伝送する。

【0020】

いくつかの実施例において、前記第１段階は、入力段階及び走査段階（ｓｃａｎｎｉｎｇ ｐｅｒｉｏｄ）を含む。前記入力段階において、前記第１クロック信号に応答して、前記入力回路は、オンにされ、前記入力信号を前記第１ノードに伝送し；前記第１ノードの電圧の制御下で、出力回路は、オンにされ、前記第２クロック信号を前記出力信号端子に伝送し；前記第１ノードの電圧及び前記第２クロック信号の制御下で、前記第１制御回路は、前記第１電圧信号を前記第２ノードに伝送することにより、前記第２ノードの電圧を制御し；前記第２ノードの電圧の制御下で、前記保持回路がオフにされる。前記走査段階において、前記第１クロック信号に応答して、前記入力回路がオフにされ；前記第１ノードの電圧は基本的に一定に保持され、前記出力回路は、前記第１ノードの電圧の制御下でオン状態を保持し、前記第２クロック信号を前記出力信号端子に伝送し；前記第１ノードの電圧及び前記第２クロック信号の制御下で、前記第１制御回路は、前記第１電圧信号を前記第２ノードに伝送することにより、前記第２ノードの電圧を制御し；前記第２ノードの電圧の制御下で、前記保持回路がオフにされる。前記第２段階は、第１保持段階及び第２保持段階を含む。前記第１保持段階において、前記第１クロック信号に応答して、前記入力回路は、オンにされ、前記入力信号を前記第１ノードに伝送し；前記第１ノードの電圧の制御下で、前記出力回路がオフにされ；前記第１ノードの電圧及び前記第２クロック信号の制御下で、前記第１制御回路は、前記第２ノードに前記第２クロック信号を伝送することにより、前記第２ノードの電圧を制御し；前記第２ノードの電圧の制御下で、前記保持回路がオフにされる。前記第２保持段階において、前記第１クロック信号に応答して、前記入力回路がオフにされ；前記第１ノードの電圧は基本的に一定に保持され、前記出力回路は、前記第１ノードの電圧の制御下でオフ状態を保持し；前記第１ノードの電圧及び前記第２クロック信号の制御下で、前記第１制御回路は、前記第２クロック信号を前記第２ノードに伝送することにより、前記第２ノードの電圧を制御し；前記第２ノードの電圧の制御下で、前記保持回路は、オンにされ、前記第１電圧信号を前記出力信号端子に伝送する。

【0021】

さらに別の態様では、走査駆動回路が提供される。前記走査駆動回路は、カスケード接続された複数の上記実施例のいずれかに記載のシフトレジスタを含む。最後のｉ個のシフトレジスタを除いて、Ｎ個目のシフトレジスタの出力信号端子は、（Ｎ＋ｉ）個目のシフトレジスタの入力信号端子に電気的に接続される。ここで、Ｎとｉはいずれも正の整数であり、且つｉ＜Ｎである。

【0022】

いくつかの実施例において、前記走査駆動回路は、少なくとも１つの第１クロック信号線および少なくとも１つの第２クロック信号線をさらに含む。ｉ＝１の場合には、１つの第１クロック信号線は、２Ｎ－１個目のシフトレジスタの第１クロック信号端子及び２Ｎ個目のシフトレジスタの第２クロック信号端子に電気的に接続され、１つの第２クロック信号線は、（２Ｎ－１）個目のシフトレジスタの第２クロック信号端子及び２Ｎ個目のシフトレジスタの第１クロック信号端子とに電気的に接続される。

【0023】

さらに別の態様では、表示装置が提供される。前記表示装置は、上記実施例のいずれかに記載の走査駆動回路を含む。

【図面の簡単な説明】

【0024】

本開示における技術案をより明確に説明するために、以下は、本開示の幾つかの実施例において使用される必要がある添付図面を簡単に説明する。自明なことに、以下の説明における図面は、本開示の幾つかの実施例の添付図面に過ぎず、当業者であれば、それらの図面に基づき、他の図面を取得することもできる。また、以下の説明における図面は、概略図と見なすことができ、本開示の実施例に係る製品の実際の寸法、方法の実際のプロセス、信号の実際のタイミングなどを制限するものではない。

【0025】

【図1】一実施形態に係るシフトレジスタの構造図である。

【0026】

【図2】本開示のいくつかの実施例に係る表示装置の構造図である。

【0027】

【図3】本開示のいくつかの実施例に係る表示パネルの構造図である。

【0028】

【図4】本開示のいくつかの実施例に係るサブ画素の回路図である。

【0029】

【図5】本開示のいくつかの実施例に係るシフトレジスタの構造図である。

【0030】

【図6】本開示のいくつかの実施例に係る別のシフトレジスタの構造図である。

【0031】

【図7】本開示のいくつかの実施例に係るシフトレジスタの回路図である。

【0032】

【図8】本開示のいくつかの実施例に係るさらに別のシフトレジスタの構造図である。

【0033】

【図9】本開示のいくつかの実施例に係る別のシフトレジスタの回路図である。

【0034】

【図10】本開示のいくつかの実施例に係るさらに別のシフトレジスタの構造図である。

【0035】

【図11】本開示のいくつかの実施例に係るさらに別のシフトレジスタの回路図である。

【0036】

【図12】本開示のいくつかの実施例に係るさらに別のシフトレジスタの構造図である。

【0037】

【図13】本開示のいくつかの実施例に係るさらに別のシフトレジスタの回路図である。

【0038】

【図14】本開示のいくつかの実施例に係る図１３に示すシフトレジスタに対応するタイミング制御図である。

【0039】

【図15】本開示のいくつかの実施例に係る走査駆動回路の構造図である。

【発明を実施するための形態】

【0040】

以下、図面を参照しながら、本開示の幾つかの実施例における技術案を明確かつ完全に説明する。説明される実施例は、本開示の実施例の一部に過ぎず、すべての実施例ではないことは明らかである。本開示に係る実施例に基づいて、当業者が得られた他の全ての実施例は、いずれも本開示の保護範囲に含まれるものとする。

【0041】

文脈上別段の解釈を要しない限り、本明細書及び特許請求の範囲全体において、用語「含む（ｃｏｍｐｒｉｓｅ）」及びその他の形式、例えば、第三人称の単数形である「含む（ｃｏｍｐｒｉｓｅｓ）」及び現在分詞の形式である「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、開放、包括的な意味、即ち「含むが、これらに限定されない」と解釈されるべきである。明細書の説明において、用語「１つの実施例（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施例（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」、「例示的な実施例（ｅｘｅｍｐｌａｒｙ ｅｍｂｏｄｉｍｅｎｔｓ）」、「例（ｅｘａｍｐｌｅ）」、「特定の例（ｓｐｅｃｉｆｉｃ ｅｘａｍｐｌｅ）」、又は「いくつかの例（ｓｏｍｅ ｅｘａｍｐｌｅｓ）」などは、その実施例又は例に関連する特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施例又は例に含まれることを示すことが意図される。上記の用語の概略的な表現は、必ずしも同じ実施例又は例を指すわけではない。さらに、記載された特定の特徴、構造、材料、又は特性は、任意の適切な態様で、任意の１つ又は複数の実施例又は例に含まれ得る。

【0042】

以下、用語「第１」、「第２」は説明の目的だけに用いられ、相対的な重要性を明示又は暗示する、又は示される技術的特徴の数を暗黙的に示すものとは理解されない。従って、「第１」、「第２」で限定されている特徴は、１つ又は複数の該特徴を明示的又は暗黙的に含むことができる。本開示の実施例の説明では、特に説明がない限り、「複数」は、２つ以上を意味する。

【0043】

いくつかの実施例を説明する際に、「接続」及びそれに由来する表現を使用する場合がある。例えば、いくつかの実施例を説明する際に、２つ又は２つ以上の構成要素が互いに直接的な物理的又は電気的に接触していることを示すために、「接続」という用語を使用する場合がある。ここに開示された実施例は、必ずしも本明細書の内容に限定されるものではない。

【0044】

「Ａ、Ｂ及びＣのうちの少なくとも１つ」は、「Ａ、Ｂ又はＣのうちの少なくとも１つ」と同じ意味であり、いずれもＡのみ、Ｂのみ、Ｃのみ、Ａ及びＢの組合せ、Ａ及びＣの組合せ、Ｂ及びＣの組合せ、並びにＡ、Ｂ及びＣの組合せを含む。

【0045】

「Ａ及び／又はＢ」は、Ａのみ、Ｂのみ、及びＡとＢの組合せの３つの組合せを含む。

【0046】

本明細書で使用されるように、「・・・と」という用語は、文脈に応じて、「……時」又は「……際」又は「ことが決定されたことに応答して」又は「ことが検出されたことに応答して」を意味すると任意選択的に解釈される。同様に、文脈に応じて、「……が決定された場合」又は「［記載された条件又はイベント］が検出された場合」という語句は、「……が決定される時」、又は「……が決定されたことに応答して」、又は「［記載された条件又はイベント］が検出された時」、又は「［記載された条件又はイベント］が検出されたことに応答して」を意味すると任意選択的に解釈される。

【0047】

本明細書において、「…に適用する」又は「…ように構成される」の使用は、追加のタスク又はステップを実行するように適用又は構成される装置を排除しない開放的且つ包括的な言語を意味する。

【0048】

また、「に基づいて」の使用は、１つ又は複数の前記条件又は値に「基づいて」行われるプロセス、ステップ、計算、又は他の動作が、実際的には、追加の条件又は前記値を超える ことに基づき得るため、開放的且つ包括的であることを意味する。

【0049】

本明細書で使用されるように、「約」、又は「近似」は、記載された値、及び特定値の許容可能な偏差範囲内の平均値を含み、ここで、前記許容可能な偏差範囲は、当業者によって検討されている測定及び特定量の測定に関連する誤差（即ち、測定システムの制限）を考慮して決定される。

【0050】

本明細書では理想化された例示的な図面である断面図及び／又は平面図を参照して例示的な実施形態を説明している。図面において、層及び領域の厚さは、明確性のために誇張されている。したがって、例えば製造技術及び／又は公差に起因する、図面に対する形状の変動が想定され得る。したがって、例示的な実施形態は、ここで例示した領域の形状に限定されるものではなく、例えば製造に起因する形状の偏差を含むものと解釈されるべきである。例えば、矩形として示されるエッチング領域は、通常、湾曲した特徴を有する。したがって、図面に示される領域は、本質的に例示的なものであり、且つそれらの形状は、装置の領域の実際の形状を示すことを意図するものではないし、例示的な実施形態の範囲を限定することを意図するものではない。

【0051】

本開示の実施例に係る回路に用いられるトランジスタは、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、略称：ＴＦＴ）、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、略称：ＦＥＴ）、又は他の同じ特性を有するスイッチング素子であってもよく、本開示の実施例では、いずれも薄膜トランジスタを例として説明する。

【0052】

いくつかの実施例において、シフトレジスタに用いられる各トランジスタの制御電極はトランジスタのゲートであり、第１電極は、トランジスタのソースおよびドレインのうちの一方であり、第２電極はトランジスタのソースおよびドレインのうちの他方である。トランジスタのソース、ドレインは構造的に対称であってもよいので、そのソース、ドレインは構造的に区別がなくてもよく、すなわち、本開示の実施例におけるトランジスタの第１電極と第２電極とは構造的に区別がなくてもよい。例示的に、トランジスタがＰ型トランジスタである場合、トランジスタの第１電極はソースであり、第２電極はドレインである。例示的に、トランジスタがＮ型トランジスタである場合、トランジスタの第１電極はドレインであり、第２電極はソースである。

【0053】

本開示の実施例において提供される回路では、「ノード」は、実際に存在する部品を表すものではなく、回路図における関連する電気的接続の合流点を表すものであり、すなわち、これらのノードは、回路図における関連する電気的接続の合流点によって等価に形成されるノードである。

【0054】

以下、本開示の実施例において提供される回路では、トランジスタがＰ型トランジスタであることを例にして説明する。なお、以下に言及する各回路におけるトランジスタに同じ導電型を採用することにより、プロセスフローを簡略化し、プロセスの難易度を減少させ、製品（例えば、走査駆動回路１０００および表示装置２０００）の歩留まりを向上させることができる。

【0055】

本開示のいくつかの実施例において、シフトレジスタ１００及びその駆動方法、走査駆動回路１０００、並びに表示装置２０００が提供され、以下、シフトレジスタ１００及びシフトレジスタ１００の駆動方法、走査駆動回路１０００、並びに表示装置２０００についてそれぞれ説明する。

【0056】

本開示のいくつかの実施例において、図２に示すように、表示装置２０００が提供される。当該表示装置２０００は、動画（例えばビデオ）を表示しても静止画（例えば静止画像）を表示してもよく、テキストを表示してもグラフィックを表示してもい、任意の装置であってもよい。より具体的には、記載された実施例は、様々な電子装置に実行されてもよく、または様々な電子装置に関連付けられてもよいことが予想される。前記様々な電子装置は、例えば、携帯電話、無線装置、パーソナルデジタルアシスタント（ＰＤＡ）、ハンドヘルド（ｈａｎｄ－ｈｅｌｄ）またはポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ＧＰＳ受信機／ナビゲーション装置（ｎａｖｉｇａｔｏｒｓ）、カメラ、ＭＰ４ビデオプレーヤ、ビデオカメラ、ゲーム機、腕時計、時計、電卓（ｃａｌｃｕｌａｔｏｒｓ）、テレビモニタ、フラットパネルディスプレイ（ｆｌａｔ ｐａｎｅｌ ｄｉｓｐｌａｙｓ）、コンピュータモニタ（ｃｏｍｐｕｔｅｒ ｍｏｎｉｔｏｒｓ）、自動車ディスプレイ（ａｕｔｏｍｏｂｉｌｅ ｄｉｓｐｌａｙｓ）（例えばオドメータディスプレイ（ｏｄｏｍｅｔｅｒ ｄｉｓｐｌａｙｓ））、ナビゲータ、コックピットコントローラ（ｃｏｃｋｐｉｔ ｃｏｎｔｒｏｌｌｅｒｓ）および／またはディスプレイ、カメラビュー（ｃａｍｅｒａ ｖｉｅｗｓ）のディスプレイ（例えば、車両内のバックモニタ用カメラ（ｒｅａｒ－ｖｉｅｗ ｃａｍｅｒａｓ）のディスプレイ）、電子写真、電子看板または指示板、プロジェクタ、建築構造、および包装および美的構造（例えば、ジュエリーの画像を表示するためのディスプレイ）である（が、これらに限定されるものではない）。

【0057】

いくつかの例において、上記表示装置２０００は、フレーム、フレーム内に設けられる表示パネルＰＮＬ、回路基板、データドライバ（ｄａｔａ ｄｒｉｖｅｒ）ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、集積回路）、及びその他の電子部品などを含む。

【0058】

上記表示パネルＰＮＬは、例えば、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、略称ＯＬＥＤ）表示パネル、量子ドット発光ダイオード（Ｑｕａｎｔｕｍ Ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ、略称ＱＬＥＤ）表示パネル、マイクロ発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ、略称Ｍｉｃｒｏ ＬＥＤ）表示パネル、または、ミニ発光ダイオード（Ｍｉｎｉ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ、略称Ｍｉｎｉ ＬＥＤ）などであってもよく、本開示は、これを具体的に限定しない。

【0059】

以下、上記表示パネルＰＮＬがＯＬＥＤ表示パネルである場合を例にして、本発明のいくつかの実施例を模式的に説明する。

【0060】

いくつかの実施例において、図３に示すように、上記表示パネルＰＮＬは、表示領域Ａと、表示領域Ａの側方に設けられた額縁領域（ｂｏｒｄｅｒ ａｒｅａ）Ｂとを有する。ここで、「側方」とは、表示領域Ａの片側(一方側)、両方側、三方側、または周縁側などを意味し、即ち、額縁領域Ｂは、表示領域Ａの一方側、両方側、三方側に設けられてもよく、又は、表示領域Ａを囲んで設けられてもよい。

【0061】

いくつかの例において、図３に示すように、表示パネルＰＮＬは、基板２００と、当該基板２００の一方側に設けられた複数のサブ画素（ｓｕｂ ｐｉｘｅｌ）Ｐと、複数のゲート線ＧＬと、複数のデータ線ＤＬと、複数のイネーブル信号線ＥＬとを含んでもよい。

【0062】

上記基板２００の種類は複数あり、実際の必要に応じて選択的に設けることができる。

【0063】

例示的に、基板２００はリジット基板（ｒｉｇｉｄ ｓｕｂｓｔｒａｔｅ）であってもよい。例えば、当該リジット基板は、ガラス基板又はＰＭＭＡ（Ｐｏｌｙｍｅｔｈｙｌ ｍｅｔｈａｃｒｙｌａｔｅ、ポリメチルメタクリレート）基板などの基板であってもよい。

【0064】

例示的に、基板２００はフレキシブル基板（ｆｌｅｘｉｂｌｅ ｓｕｂｓｔｒａｔｅ）であってもよい。例えば、当該フレキシブル基板は、ＰＥＴ（Ｐｏｌｙｍｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ、ポリエチレンテレフタレート）基板、ＰＥＮ（Ｐｏｌｙｅｔｈｙｌｅｎｅ ｎａｐｈｔｈａｌａｔｅ、ポリエチレンナフタレート）基板、又はＰＩ（Ｐｏｌｙｉｍｉｄｅ、ポリイミド）基板などの基板であってもよい。このとき、表示パネルＰＮＬはフレキシブルディスプレイパネル（ｆｌｅｘｉｂｌｅ ｄｉｓｐｌａｙ Ｐａｎｅｌ）であってもよい。

【0065】

選択的に、図３に示すように、上記複数のサブ画素Ｐ、複数のゲート線ＧＬ、複数のデータ線ＤＬ及び複数のイネーブル信号線ＥＬは表示領域Ａ内に位置し、且つ当該複数のゲート線ＧＬは第１方向Ｘに沿って延伸してもよく、当該複数のデータ線ＤＬは第２方向Ｙに沿って延伸してもよく、当該複数のイネーブル信号線ＥＬは第１方向Ｘに沿って延伸してもよい。例えば、当該複数のイネーブル信号線ＥＬは、上記複数のゲート線ＧＬと同層に設けられてもよい。

【0066】

ここで、第１方向Ｘと第２方向Ｙとは互いに交差している。第１方向Ｘと第２方向Ｙとの間の角度は、実際の必要に応じて選択的に設定することができる。例示的に、第１方向Ｘと第２方向Ｙとの間の角度は、８５°、８８°、９０°、９２°または９５°などであってもよい。

【0067】

例示的に、上記複数のサブ画素Ｐは、アレイ状に配列されてもよく、即ち、当該複数のサブ画素Ｐは、例えば、第１方向Ｘに複数行に配列され、第２方向Ｙに複数列に配列されてもよい。ここで、第１方向Ｘに１行に配列されたサブ画素Ｐを同一行のサブ画素Ｐと呼んでもよく、第２方向Ｙに１列に配列されたサブ画素Ｐは、同一列のサブ画素Ｐと呼んでもよい。同一行のサブ画素Ｐは、少なくとも１つのゲート線ＧＬと少なくとも１つのイネーブル信号線ＥＬとに電気的に接続され、同一列のサブ画素Ｐは１つのデータ線ＤＬに電気的に接続されてもよい。ここで、同一行のサブ画素Ｐに電気的に接続されるゲート線ＧＬの数とイネーブル信号線ＥＬの数は、サブ画素Ｐの構造に応じて設定されることができる。本開示は、同一行のサブ画素Ｐが1つのゲート線ＧＬと1つのイネーブル信号線ＥＬとに電気的に接続されることを例にして説明する。

【0068】

いくつかの例において、図３に示すように、上記複数のサブ画素Ｐの各々は、画素駆動回路及び当該画素駆動回路に電気的に接続された発光素子を含んでもよい。表示パネルＰＮＬがＯＬＥＤ表示パネルである場合、当該発光素子はＯＬＥＤである。

【0069】

上記画素駆動回路の構造は複数種類あり、実際の必要に応じて選択的に設けることができる。例えば、画素駆動回路の構造は、「４Ｔ１Ｃ」、「６Ｔ１Ｃ」、「７Ｔ１Ｃ」、「６Ｔ２Ｃ」、「７Ｔ２Ｃ」、「８Ｔ２Ｃ」などの構造を含んでもよい。ここで、「Ｔ」はトランジスタ、「Ｔ」の前の数字はトランジスタの数、「Ｃ」は蓄積容量（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ）、「Ｃ」の前の数字は蓄積容量の数を表す。

【0070】

例示的に、発光素子（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｅｖｉｃｅ）は、陽極（ａｎｏｄｅ）、発光層及び陰極（ｃａｔｈｏｄｅ）が順次積層された構造を有してもよい。また、発光素子は、例えば、陽極と発光層との間に設けられた正孔(ホール、ｈｏｌｅ)注入層及び／又は正孔(ホール)輸送層をさらに有してもよく、例えば、発光層と陰極との間に設けられた電子輸送層及び／又は電子注入層をさらに有してもよい。ここで、画素駆動回路は、例えば、発光素子の陽極に電気的に接続される。

【0071】

以下、画素駆動回路の構造が「７Ｔ１Ｃ」である構造を例にして、サブ画素Ｐの構造およびそれとゲート線ＧＬ、データ線ＤＬ、及びイネーブル信号線ＥＬとの接続関係を模式的に説明する。

【0072】

例示的に、画素駆動回路は、図４に示すように、第１リセットトランジスタＭ１と、補償トランジスタＭ２と、駆動トランジスタＭ３と、スイッチングトランジスタＭ４と、第１発光制御トランジスタＭ５と、第２発光制御トランジスタＭ６と、第２リセットトランジスタＭ７と、蓄積容量Ｃｓｔと、を含む。

【0073】

例示的に、図４に示すように、第１リセットトランジスタＭ１の制御電極はリセット信号端子ＲＥＳＥＴに電気的に接続され、第１リセットトランジスタＭ１の第１電極は初期信号端子ＩＮＩＴに電気的に接続され、第１リセットトランジスタＭ１の第２電極は第１画素ノードＱ１に電気的に接続される。ここで、第１リセットトランジスタＭ１は、リセット信号端子ＲＥＳＥＴによって伝送されるリセット信号の制御下で、初期信号端子ＩＮＩＴで受信された初期信号を第１画素ノードＱ１に伝送して、第１画素ノードＱ１をリセットするように構成される。

【0074】

例示的に、図４に示すように、補償トランジスタＭ２の制御電極は走査信号端子Ｇａｔｅに電気的に接続され、補償トランジスタＭ２の第１電極は第２画素ノードＱ２に電気的に接続され、補償トランジスタＭ２の第２電極は第１画素ノードＱ１に電気的に接続される。ここで、補償トランジスタＭ２は、走査信号端子Ｇａｔｅによって伝送される走査信号の制御下で、第２画素ノードＱ２からの信号（例えば、データ信号）を第１画素ノードＱ１に伝送して、駆動トランジスタＴ３の閾値電圧を補償するように構成される。

【0075】

例示的に、図４に示すように、駆動トランジスタＭ３の制御電極は第１画素ノードＱ１に電気的に接続され、駆動トランジスタＭ３の第１電極は第３画素ノードＱ３に電気的に接続され、駆動トランジスタＭ３の第２電極は第２画素ノードＱ２に電気的に接続される。ここで、駆動トランジスタＭ３は、第１画素ノードＱ１の電圧の制御下で、第３画素ノードＱ３からの信号（例えば、データ信号）を第２画素ノードＱ２に伝送するように構成される。

【0076】

例示的に、図４に示すように、スイッチングトランジスタＭ４の制御電極は走査信号端子Ｇａｔｅに電気的に接続され、スイッチングトランジスタＭ４の第１電極はデータ信号端子Ｄａｔａに電気的に接続され、スイッチングトランジスタＭ４の第２電極は第３画素ノードＱ３に電気的に接続される。ここで、スイッチングトランジスタＭ４は、走査信号端子Ｇａｔｅによって伝送される走査信号の制御下で、データ信号端子Ｄａｔａによって伝送されるデータ信号を第３画素ノードＱ３に伝送するように構成される。

【0077】

例示的に、図４に示すように、第１発光制御トランジスタＭ５の制御電極は発光制御信号端子ＥＭに電気的に接続され、第１発光制御トランジスタＭ５の第１電極は第１電源信号端子ＶＤＤに電気的に接続され、第１発光制御トランジスタＭ５の第２電極は第３画素ノードＱ３に電気的に接続される。ここで、第１発光制御トランジスタＭ５は、発光制御信号端子ＥＭによって伝送される発光制御信号の制御下で、第１電源信号端子ＶＤＤによって伝送される第１電源信号を第３画素ノードＱ３に伝送するように構成される。

【0078】

例示的に、図４に示すように、第２発光制御トランジスタＭ６の制御電極は発光制御信号端子ＥＭに電気的に接続され、第２発光制御トランジスタＭ６の第１電極は第２画素ノードＱ２に電気的に接続され、第２発光制御トランジスタＭ６の第２電極は発光素子の陽極に電気的に接続される。ここで、第２発光制御トランジスタＭ６は、発光制御信号端子ＥＭによって伝送される発光制御信号の制御下で、第２画素ノードＱ２からの信号（例えば、第１電源信号）を発光素子の陽極に伝送するように構成される。

【0079】

例示的に、図４に示すように、第２リセットトランジスタＭ７の制御電極は走査信号端子Ｇａｔｅに電気的に接続され、第２リセットトランジスタＭ７の第１電極は初期信号端子ＩＮＩＴに電気的に接続され、第２リセットトランジスタＭ７の第２電極は発光素子の陽極に電気的に接続される。ここで、第２リセットトランジスタＭ７は、走査信号端子Ｇａｔｅによって伝送される走査信号の制御下で、初期信号端子ＩＮＩＴで受信された初期信号を発光素子の陽極に伝送して、発光素子の陽極をリセットするように構成される。

【0080】

例示的に、図４に示すように、発光素子の陰極は、第２電源信号端子ＶＳＳに電気的に接続される。ここで、発光素子は、第１電源信号及び第２電源信号端子ＶＳＳによって伝送される第２電源信号の制御下で発光するように構成される。

【0081】

例示的に、図４に示すように、蓄積容量Ｃｓｔの第１端は第１電源信号端子ＶＤＤに電気的に接続され、蓄積容量Ｃｓｔの第２端は第１画素ノードＱ１に電気的に接続される。ここで、蓄積容量Ｃｓｔは、第１画素ノードＱ１に伝送された信号を蓄積し、第１画素ノードＱ１の電圧を維持するように構成される。

【0082】

例示的に、上記画素駆動回路は、走査信号端子Ｇａｔｅを介して対応するゲート線ＧＬに電気的に接続され、データ信号端子Ｄａｔａを介して対応するデータ線ＤＬに電気的に接続され、発光制御信号端子ＥＭを介して対応するイネーブル信号線ＥＬに電気的に接続されてもよい。

【0083】

表示パネルＰＮＬの表示中に、画素駆動回路は、対応するゲート線ＧＬからの走査信号、対応するデータ線ＤＬからのデータ信号、および対応するイネーブル信号線ＥＬからのイネーブル信号を受信して、駆動電流を形成することができる。当該駆動電流は、第１発光制御トランジスタＭ５、駆動トランジスタＭ３、および第２発光制御トランジスタＭ６を介して発光素子に伝送され、発光素子を発光させるように駆動することができる。複数のサブ画素Ｐの発光素子を互いに協働することで、表示パネルＰＮＬに画像表示を行わせることができる。

【0084】

ここで、画素駆動回路における各トランジスタは、例えば、低温ポリシリコン薄膜トランジスタ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉｌｉｃｏｎ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、略称ＬＴＰＳ ＴＦＴ）および酸化物（Ｏｘｉｄｅ）薄膜トランジスタのうちの少なくとも一方を含んでもよい。低温ポリシリコン薄膜トランジスタは高移動度と急速充電等の利点を有し、酸化物薄膜トランジスタは低リーク電流等の利点を有する。本例では、ＬＴＰＳ ＴＦＴと酸化物薄膜トランジスタを同一の表示パネルに集積し、低温多結晶酸化物（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ、略称ＬＴＰＯ）表示パネルを形成することができ、これにより、両者の利点を利用して、高解像度（Ｐｉｘｅｌ Ｐｅｒ Ｉｎｃｈ、略称ＰＰＩ）と低周波駆動を実現し、消費電力の低減と表示品質の向上に有利である。

【0085】

いくつかの例において、図３に示すように、上記データドライバＩＣは、額縁領域Ｂに位置し、表示領域Ａに位置する複数のデータ線ＤＬに電気的に接続されることにより、当該複数のデータ線ＤＬを介して対応する画素駆動回路にデータ信号を供給することができる。

【0086】

いくつかの例において、図３に示すように、表示パネルＰＮＬは、上記走査駆動回路１０００を含んでもよい。当該走査駆動回路１０００は、上記複数のサブ画素Ｐ、複数のゲート線ＧＬ、および複数のデータ線ＤＬなどと基板２００の同じ側に位置してもよい。

【0087】

上記走査駆動回路１０００の構成は複数種類あり、実際の必要に応じて選択的に設定することができる。

【0088】

例示的に、走査駆動回路１０００は、ゲート駆動回路ＧＤであってもよい。このゲート駆動回路ＧＤは、上記複数のゲート線ＧＬに電気的に接続されることにより、当該複数のゲート線ＧＬを介して対応する画素駆動回路に走査信号を供給することができる。

【0089】

例示的に、走査駆動回路１０００は、発光制御回路ＥＤであってもよい。この発光制御回路ＥＤは、上記複数のイネーブル信号線ＥＬと電気的に接続されることにより、当該複数のイネーブル信号線ＥＬを介して対応する画素駆動回路にイネーブル信号を供給することができる。

【0090】

上記走査駆動回路１０００の設置位置は、複数種類あり、実際の必要に応じて選択的に設定することができる。

【0091】

例示的に、図３に示すように、上記走査駆動回路１０００は、額縁領域Ｂ内に設置され、上記複数のゲート線ＧＬの延在方向の少なくとも一側に位置してもよい。

【0092】

例示的に、上記走査駆動回路１０００の少なくとも一部は、表示領域Ａ内に設置されてもよい。これにより、額縁領域Ｂにおける走査駆動回路１０００の占有面積を減少することに有利であり、ひいては額縁領域Ｂのサイズを小さくすることに有利であり、表示パネルＰＮＬ及び表示装置２０００は狭額縁設計を実現できる。

【0093】

以下、走査駆動回路１０００がゲート駆動回路ＧＤであり、且つ走査駆動回路１０００が額縁領域Ｂ内に設けられることを例にして模式的に説明する。

【0094】

いくつかの実施例において、図１５に示すように、走査駆動回路１０００は、カスケード接続された複数のシフトレジスタ１００を含んでもよい。

【0095】

いくつかの実施例において、上記走査駆動回路１０００に含まれるシフトレジスタ１００の数と、サブ画素Ｐの行数とは、等しくてもよいし、等しくなくてもよい。

【0096】

例えば、シフトレジスタ１００の数は、サブ画素Ｐの行数と同じであってもよい。これにより、１つのシフトレジスタ１００は、１つのゲート線ＧＬを介して同一行のサブ画素Ｐにおける画素駆動回路に電気的に接続されてもよい。

【0097】

また、例えば、シフトレジスタ１００の数は、サブ画素Ｐの行数よりも多くてもよい。これにより、１つのシフトレジスタ１００は、１つのゲート線ＧＬを介して同一行のサブ画素Ｐにおける画素駆動回路に電気的に接続され、ゲート線ＧＬに電気的に接続されていない残りのシフトレジスタ１００の出力信号端子Ｇｏｕｔは、フローティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）となり得る。出力信号端子Ｇｏｕｔについては、以下の説明を参照することができるので、ここではその説明を省略する。

【0098】

また、例えば、シフトレジスタ１００の数は、サブ画素Ｐの行数よりも少なくてもよい。これにより、１つのシフトレジスタ１００は、複数のゲート線ＧＬを介して対応する複数行のサブ画素Ｐにおける画素駆動回路に電気的に接続されてもよい。

【0099】

上記シフトレジスタ１００の構造は複数種類あり、実際の必要に応じて選択的に設定することができる。以下、シフトレジスタ１００の構造を模式的に説明するが、本開示におけるシフトレジスタ１００の構造は、例示したものに限定されるものではない。

【0100】

なお、上記シフトレジスタ１００は、複数のトランジスタを含み、当該複数のトランジスタの導電型は、同じである。例示的に、当該複数のトランジスタは、いずれもＮ型トランジスタであってもよいし、又は、いずれもＰ型トランジスタであってもよい。当業者であれば、各トランジスタのタイプが異なる場合、対応するタイミングチャートも異なり得ることを理解するであろうから、本出願におけるタイミングチャートはこれによって限定されるものではない。

【0101】

また、上記複数のトランジスタの構造タイプは、同じであってもよいし、異なっていてもよい。例示的に、当該複数のトランジスタは、低温ポリシリコン薄膜トランジスタ、アモルファスシリコン薄膜トランジスタ（ａｍｏｒｐｈｏｕｓ－ｓｉｌｉｃｏｎ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ）、又は金属酸化物薄膜トランジスタ（ｍｅｔａｌ ｏｘｉｄｅ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ）を含んでもよい。

【0102】

以下、本開示の実施例に係るシフトレジスタ１００において、トランジスタは、いずれもＬＴＰＳ ＴＦＴであることを例にして説明する。

【0103】

いくつかの実施例において、図５～図７に示すように、上記シフトレジスタ１００は、入力回路１、出力回路２、第１制御回路３、および保持回路４を含んでもよい。

【0104】

いくつかの例において、図５～図７に示すように、入力回路１は、第１クロック信号端子ＣＫ、入力信号端子ＳＴＶ及び第１ノードＮ１に電気的に接続される。ここで、当該入力回路１は、第１クロック信号端子ＣＫによって伝送される第１クロック信号の制御下で、入力信号端子ＳＴＶで受信された入力信号を第１ノードＮ１に伝送するように構成される。

【0105】

例示的に、第１クロック信号のレベルがローレベルの場合、入力回路１は、当該第１クロック信号の制御下でオンにされ、入力信号端子ＳＴＶで受信された入力信号を第１ノードＮ１に伝送して、第１ノードＮ１を充電してもよい。ここで、入力信号のレベルがローレベルの場合、第１ノードＮ１の電圧はローレベルであり、入力信号のレベルがハイレベルである場合、第１ノードＮ１の電圧はハイレベルである。

【0106】

いくつかの例において、図５～図７に示すように、出力回路２は、第１ノードＮ１、第２クロック信号端子ＣＢ、及び出力信号端子Ｇｏｕｔに電気的に接続される。ここで、当該出力回路２は、第１ノードＮ１の電圧の制御下で、第２クロック信号端子ＣＢで受信された第２クロック信号を出力信号端子Ｇｏｕｔに伝送するように構成される。

【0107】

例示的に、第１ノードＮ１の電圧がローレベルである場合、出力回路２は、当該第１ノードＮ１の電圧の制御下でオンにされ、第２クロック信号を受信して出力信号端子Ｇｏｕｔに伝送してもよい。

【0108】

ここで、出力信号端子Ｇｏｕｔは、出力回路２がオンにされている期間に、第２クロック信号を出力信号として出力してもよい。この出力信号は画素駆動回路によって受信された走査信号である。

【0109】

いくつかの例において、図５～図７に示すように、第１制御回路３は、第１ノードＮ１、第１電圧信号端子ＶＧＨ、第２クロック信号端子ＣＢ、及び第２ノードＮ２に電気的に接続される。ここで、当該第１制御回路３は、第１ノードＮ１の電圧及び第２クロック信号の制御下で、第２ノードＮ２の電圧を制御するように構成される。

【0110】

ここで、第１電圧信号端子ＶＧＨは、直流ハイレベル信号（例えば、クロック信号のハイレベル部以上）を伝送するように構成される。ここで、この直流ハイレベル信号を第１電圧信号と呼ぶ。

【0111】

例示的に、第１ノードＮ１の電圧がローレベルである場合、第１制御回路３は第１ノードＮ１の電圧の制御下で、第１電圧信号端子ＶＧＨを受信して第２ノードＮ２に伝送して、第２ノードＮ２を充電して、第２ノードＮ２の電圧をハイレベルにすることができる。第１ノードＮ１の電圧がハイレベルであり、且つ第２クロック信号がローレベルである場合、第１制御回路３は、第２クロック信号の制御下で、第２クロック信号を受信して第２ノードＮ２に伝送して、第２ノードＮ２を充電して、第２ノードＮ２の電圧をローレベルにすることができる。

【0112】

また、第１ノードＮ１の電圧がハイレベルであり、且つ第２クロック信号のレベルがハイレベルである場合、第２ノードＮ２の電圧は一定に保持されてもよい。つまり、第２ノードＮ２の電圧は、例えば、第１ノードＮ１の電圧がハイレベルであり、且つ第２クロック信号のレベルがローレベルである場合の電圧に保持されてもよく、あるいは、第２ノードＮ２の電圧は、例えば、第１ノードＮ１の電圧がローレベルであり、且つ第２クロック信号のレベルがハイレベルである場合の電圧に保持されてもよい。

【0113】

選択的に、図６～図７に示すように、第１制御回路３は、第１サブ制御回路３１と第２サブ制御回路３２とを含んでもよい。

【0114】

例示的に、図６～図７に示すように、第１サブ制御回路３１は、第１ノードＮ１、第１電圧信号端子ＶＧＨ、第２クロック信号端子ＣＢ、及び第３ノードＮ３に電気的に接続される。ここで、この第１サブ制御回路３１は、第１ノードＮ１の電圧及び第２クロック信号の制御下で、第３ノードＮ３の電圧を制御するように構成される。

【0115】

例えば、第１ノードＮ１の電圧がハイレベルである場合、第３ノードＮ３はフローティング状態となる。このとき、第１サブ制御回路３１は、第２クロック信号を第３ノードＮ３に結合してもよく、第３ノードＮ３の電圧は、第２クロック信号のレベルと同一であってもよい。例えば、第２クロック信号のレベルがローレベルである場合、第３ノードＮ３の電圧はローレベルであり、第２クロック信号のレベルがハイレベルである場合、第３ノードＮ３の電圧はハイレベルである。

【0116】

第１ノードＮ１の電圧がローレベルである場合、第１サブ制御回路３１は、第１電圧信号端子ＶＧＨを受信して第３ノードＮ３に伝送して、第３ノードＮ３を充電して、第３ノードＮ３の電圧をハイレベルにすることができる。なお、この場合、第２クロック信号は第３ノードＮ３に結合されるが、第２クロック信号のレベルがハイレベルであるかローレベルであるかにかかわらず、第３ノードＮ３の電圧は第１電圧信号によって決定される。

【0117】

例示的に、図６～図７に示すように、第２サブ制御回路３２は、第１ノードＮ１、第３ノードＮ３、第１電圧信号端子、第２クロック信号端子ＣＢ、及び第２ノードＮ２に電気的に接続される。ここで、当該第２サブ制御回路３２は、第１ノードＮ１の電圧及び第３ノードＮ３の電圧の制御下で、第２ノードＮ２の電圧を制御するように構成される。

【0118】

例えば、第１ノードＮ１の電圧がローレベルである場合、第３ノードＮ３の電圧はハイレベルであり、第２サブ制御回路３２は、第１電圧信号端子ＶＧＨを受信して第２ノードＮ２に伝送して、第２ノードＮ２を充電して、第２ノードＮ２の電圧をハイレベルにすることができる。

【0119】

第１ノードＮ１の電圧がハイレベルであり、且つ第２クロック信号のレベルがローレベルである場合、第３ノードＮ３の電圧はローレベルであり、第２サブ制御回路３２は、第２クロック信号を受信して第２ノードＮ２に伝送して、第２ノードＮ２を充電して、第２ノードＮ２の電圧をローレベルにすることができる。

【0120】

また、第１ノードＮ１の電圧がハイレベルであり、且つ第２クロック信号のレベルがハイレベルである場合、第２ノードＮ２の電圧は一定に保持されてもよい。つまり、第２ノードＮ２の電圧は、例えば、第１ノードＮ１の電圧がハイレベルであり、且つ第２クロック信号のレベルがローレベルである場合のローレベルに保持されてもよく、あるいは、第２ノードＮ２の電圧は、例えば、第１ノードＮ１の電圧がローレベルであり、且つ第２クロック信号のレベルがハイレベルである場合のハイレベルに保持されてもよい。

【0121】

いくつかの例において、図５～図７に示すように、保持回路４は、第２ノードＮ２、第１電圧信号端子ＶＧＨ、及び出力信号端子Ｇｏｕｔに電気的に接続される。ここで、当該保持回路４は、第２ノードＮ２の電圧の制御下で、第１電圧信号を出力信号端子Ｇｏｕｔに伝送するように構成される。

【0122】

例示的に、第２ノードＮ２の電圧がローレベルである場合、保持回路４は、第２ノードＮ２の電圧の制御下でオンにされ、第１電圧信号を受信して出力信号端子Ｇｏｕｔに伝送してもよい。

【0123】

ここで、出力信号端子Ｇｏｕｔは、保持回路４がオンにされている期間に、第１電圧信号を出力信号として出力してもよい。

【0124】

以上のことから分かるように、第１ノードＮ１の電圧がローレベルである場合、第２ノードＮ２の電圧はハイレベルである。第２ノードＮ２の電圧がローレベルである場合、第１ノードＮ１の電圧はハイレベルである。つまり、出力回路２がオンにされ、且つ第２クロック信号が出力信号端子Ｇｏｕｔに伝送されている過程において、保持回路４がオフ状態に維持されて、第１電圧信号が出力信号端子Ｇｏｕｔに伝送されることを回避して、さらに、出力信号の正確性に影響を与えることを回避することができる。保持回路４がオンにされ、且つ第１電圧信号が出力信号端子Ｇｏｕｔに伝送されている過程において、出力回路２がオフ状態に維持されて、第２クロック信号が出力信号端子Ｇｏｕｔに伝送されることを回避して、さらに、出力信号の正確性に影響を与えることを回避することができる。

【0125】

以下、図１４に示すタイミングチャートを例にして、図５～図７に示す構造を参照して、シフトレジスタ１００に含まれる入力回路１、出力回路２、第１制御回路３、及び保持回路４の駆動方法を模式的に説明する。

【0126】

図１４に示すように、シフトレジスタ１００の動作手順は、第１段階Ｓ１および第２段階Ｓ２を含む。

【0127】

第１段階Ｓ１では、まず、第１クロック信号のレベルがローレベルであり、入力信号のレベルがローレベルである。

【0128】

入力回路１は、第１クロック信号端子ＣＫで受信された第１クロック信号に応答してオンにされ、入力信号端子ＳＴＶで受信された入力信号を第１ノードＮ１に伝送して第１ノードＮ１の電圧をローレベルにする。

【0129】

出力回路２は、上記第１ノードＮ１の電圧の制御下でオンにされ、第２クロック信号端子ＣＢで受信された第２クロック信号を出力信号端子Ｇｏｕｔに伝送する。ここで、出力回路２は、電圧記憶機能（ｖｏｌｔａｇｅ ｓｔｏｒａｇｅ ｆｕｎｃｔｉｏｎ）を有しており、すなわち、出力回路２は、ローレベルの入力信号を記憶する。入力回路１が第１段階Ｓ１でオフにされても、出力回路２の当該機能により、第１段階Ｓ１において第１ノードＮ１の電圧をローレベルに保持し、第１段階Ｓ１において出力回路２をオン状態に保持することができる。

【0130】

第１制御回路３は、第１ノードＮ１の電圧および第２クロック信号の制御下で、第１電圧信号端子ＶＧＨによって伝送される第１電圧信号を第２ノードＮ２に伝送することにより、第２ノードＮ２の電圧を制御する。

【0131】

上記第２ノードＮ２の電圧の制御下で、保持回路４はオフにされる。第１段階Ｓ１では、第１ノードＮ１の電圧がローレベルに保持されるので、第１制御回路３は、第２クロック信号の影響を受けずに第２ノードＮ２に第１電圧信号を伝送し続けて、第２ノードＮ２の電圧をハイレベルに保持し、保持回路４をオフ状態に保持することができる。

【0132】

この段階では、出力信号端子Ｇｏｕｔから出力される出力信号の波形は、第２クロック信号の波形と同一である。第２クロック信号が先にハイレベルに保持された後にローレベルにジャンプするため、出力信号が先にハイレベルに保持された後にローレベルにジャンプし、出力信号の波形は図１４に示すような波形としてもよい。

【0133】

第２段階Ｓ２では、まず第１クロック信号のレベルがローレベルであり、入力信号のレベルがハイレベルである。

【0134】

入力回路１は、第１クロック信号端子ＣＫで受信された第１クロック信号に応答して、オンにされ、入力信号端子ＳＴＶで受信された入力信号を第１ノードＮ１に伝送して第１ノードＮ１の電圧をハイレベルにする。

【0135】

上記第１ノードＮ１の電圧の制御下で、出力回路２はオフにされる。出力回路２は、電圧記憶機能を有しており、すなわち、出力回路２は、ハイレベルの入力信号を記憶する。入力回路１が第２段階Ｓ１においてオフにされても、出力回路２の当該機能により、第２段階Ｓ１において第１ノードＮ１の電圧をハイレベルに保持し、第２段階Ｓ１において出力回路２をオフ状態に保持する。

【0136】

第１ノードＮ１の電圧および第２クロック信号の制御下で、第１制御回路３は、第２ノードＮ２に第２クロック信号を伝送し、第２ノードＮ２の電圧を制御する。

【0137】

保持回路４は、上記第２ノードＮ２の電圧の制御下でオンにされ、第１電圧信号を出力信号端子Ｇｏｕｔに伝送する。第２段階Ｓ２において第１ノードＮ１の電圧がハイレベルに保持されるので、第２ノードＮ２の電圧は第２クロック信号の影響を受けて変化する。例えば、第２クロック信号のレベルがローレベルにジャンプする場合には、第２ノードＮ２の電圧は第２クロック信号によってローレベルになり得る。

【0138】

この段階では、出力信号端子Ｇｏｕｔによって出力される出力信号の波形は、第１電圧信号の波形と同一である。すなわち、出力信号のレベルはハイレベルに保持され、出力信号の波形は図１４に示すような波形としてもよい。

【0139】

なお、出力信号のローレベル部分は、対応する画素駆動回路におけるトランジスタの一部をオンにするための動作レベル（ｗｏｒｋｉｎｇ ｌｅｖｅｌ）と呼び、出力信号のハイレベル部分は、対応する画素駆動回路におけるトランジスタの一部をオフにするための非動作レベル（ｎｏｎ－ｗｏｒｋｉｎｇ ｌｅｖｅｌ）と呼んでもよい。シフトレジスタ１００を、対応するサブ画素Ｐにおける画素駆動回路に電気的に接続することにより、シフトレジスタ１００によって、当該対応するサブ画素Ｐにおける画素駆動回路に所要の動作タイミングを与えて、当該対応するサブ画素Ｐを表示させるように駆動することができる。

【0140】

このように、本開示のいくつかの実施例に係るシフトレジスタ１００は、入力回路１、出力回路２、第１制御回路３、及び保持回路４を設け、入力回路１、出力回路２、第１制御回路３、及び保持回路４をそれぞれ対応する信号端子に電気的に接続することにより、各信号端子同士の協働により、出力回路２及び保持回路４を異なる期間でオンさせ、出力回路２によって出力される第２クロック信号と保持回路４によって出力される第１電圧信号とを合わせて出力信号となることができる。この出力信号は、対応するサブ画素Ｐを表示させるように駆動するためのものである。

【0141】

本開示のいくつかの実施例に係るシフトレジスタ１００は、構造が簡単であり、シフトレジスタ１００の製造歩留まりを向上させ、表示パネルＰＮＬにおけるシフトレジスタ１００の占有面積を減少させるのに有利である。このシフトレジスタ１００を額縁領域Ｂ内に設ける場合、額縁領域Ｂのサイズを小さくするのに有利であり、ひいては狭額縁設計の実現に有利である。

【0142】

いくつかの実施例において、上記第１クロック信号および第２クロック信号とは互いに反転信号である。

【0143】

例示的に、ここでの「反転信号」とは、ある期間には、第１クロック信号のレベル及び第２電圧信号のレベルが一定に保持され、且つ第１クロック信号のレベルがハイレベルである場合、第２クロック信号のレベルがローレベルであり、第１クロック信号のレベルがローレベルである場合、第２クロック信号のレベルがハイレベルであることを意味する。

【0144】

上記反転信号を配置するための方式が多様あり、具体的には、実際の必要に応じて選択して設けることができ、本開示は、これに限定されない。

【0145】

例示的に、ある期間には、第１クロック信号のレベルがハイレベルからローレベルにジャンプすると同時に、第２クロック信号のレベルがローレベルからハイレベルにジャンプする。第１クロック信号のレベルがローレベルからハイレベルにジャンプすると同時に、第２クロック信号のレベルがハイレベルからローレベルにジャンプする。

【0146】

例示的に、図１４に示すように、第１クロック信号のレベルと第２クロック信号のレベルとが同時に変化することはない。

【0147】

例えば、第１クロック信号のレベルがハイレベルからローレベルにジャンプする前に、第２クロック信号は既にローレベルからハイレベルにジャンプしている。

【0148】

なお、シフトレジスタ１００が駆動する過程において、多くの制御不能な要因（例えば、トランジスタの経時変化や負荷の違いなど）を考慮して、第１クロック信号の波形と第２クロック信号の波形を図１４に示すような波形に設定することができる。

【0149】

本開示は、第１クロック信号の波形及び第２クロック信号の波形が図１４に示すような波形であることを例として模式的に説明する。

【0150】

第１クロック信号と第２クロック信号とを反転信号とすることで、クロック信号の制御が容易になるだけでなく、第１クロック信号端子ＣＫおよび第２クロック信号端子ＣＢの設置数を減らし、シフトレジスタ１００の構造を簡略化し、当該シフトレジスタ１００が適用される走査駆動回路１０００の構造を簡略化し、ひいては狭額縁設計の実現に寄与する。

【0151】

次に、図７を参照して、入力回路１、出力回路２、第１制御回路３、及び保持回路４の構造を模式的に説明する。

【0152】

いくつかの例において、図７に示すように、入力回路１は第１トランジスタＴ１を含む。

【0153】

例示的に、図７に示すように、上記第１トランジスタＴ１の制御電極は第１クロック信号端子ＣＫに電気的に接続され、第１トランジスタＴ１の第１電極は入力信号端子ＳＴＶに電気的に接続され、第１トランジスタＴ１の第２電極は第１ノードＮ１に電気的に接続される。

【0154】

例えば、第１クロック信号のレベルがローレベルである場合、第１トランジスタＴ１は、当該第１クロック信号の制御下でオンにされ、入力信号を受信して第１ノードＮ１に伝送して、第１ノードＮ１を充電する。ここで、入力信号のレベルがローレベルである場合、第１ノードＮ１の電圧はローレベルであり、入力信号のレベルがハイレベルである場合、第１ノードＮ１の電圧はハイレベルである。

【0155】

いくつかの例において、図７に示すように、出力回路２は、第２トランジスタＴ２と第１コンデンサＣ１とを含む。

【0156】

例示的に、図７に示すように、第２トランジスタＴ２の制御電極は第１ノードＮ１に電気的に接続され、第２トランジスタＴ２の第１電極は第２クロック信号端子ＣＢに電気的に接続され、第２トランジスタＴ２の第２電極は出力信号端子Ｇｏｕｔに電気的に接続される。

【0157】

例えば、第１ノードＮ１の電圧がローレベルである場合、第２トランジスタＴ２は、当該第１ノードＮ１の電圧の制御下でオンにされ、第２クロック信号を受信して出力信号端子Ｇｏｕｔに伝送する。

【0158】

例示的に、図７に示すように、第１コンデンサＣ１の第１端は第１ノードＮ１に電気的に接続され、第１コンデンサＣ１の第２端は出力信号端子Ｇｏｕｔに電気的に接続される。

【0159】

例えば、第１トランジスタＴ１がオンにされて入力信号が第１ノードＮ１に伝送される過程において、第１コンデンサＣ１も充電される。第１トランジスタＴ１がオフされる場合、第１コンデンサＣ１は、第１ノードＮ１の電圧を維持するように放電されることができる。

【0160】

選択的に、第１トランジスタＴ１がオフにされた後、第１コンデンサＣ１が放電されるこにより、第１ノードＮ１の電圧がローレベルに維持され、ひいては第２トランジスタＴ２がオン状態に維持され、第２クロック信号を受信して出力信号端子Ｇｏｕｔに伝送し続ける。

【0161】

いくつかの例において、図７に示すように、第１サブ制御回路３１は、第３トランジスタＴ３と第２コンデンサＣ２とを含む。

【0162】

例示的に、図７に示すように、第３トランジスタＴ３の制御電極は第１ノードＮ１に電気的に接続され、第３トランジスタＴ３の第１電極は第１電圧信号端子ＶＧＨに電気的に接続され、第３トランジスタＴ３の第２電極は第３ノードＮ３に電気的に接続される。第２コンデンサＣ２の第１端は第２クロック信号端子ＣＢに電気的に接続され、第２コンデンサＣ２の第２端は第３ノードＮ３に電気的に接続される。

【0163】

例えば、第１ノードＮ１の電圧がハイレベルである場合、第３トランジスタＴ３は、当該第１ノードＮ１の電圧の制御下でオフにされることができる。このとき、第３ノードＮ３はフローティング状態となる。第２コンデンサＣ２は第２クロック信号を第３ノードＮ３に結合することができる。第２クロック信号のレベルがハイレベルである場合、第３ノードＮ３の電圧はハイレベルであり、第２クロック信号のレベルがローレベルである場合、第３ノードＮ３の電圧はローレベルである。

【0164】

第１ノードＮ１の電圧がローレベルである場合、第３トランジスタＴ３は、当該第１ノードＮ１の電圧の制御下でオンにされ、第１電圧信号を受信して第３ノードＮ３に伝送して、第３ノードＮ３を充電して、第３ノードＮ３の電圧を上昇させることができる。この場合、第２クロック信号は第２コンデンサＣ２を介して第３ノードＮ３に結合されるが、第２クロック信号のレベルがハイレベルであるかローレベルであるかにかかわらず、第３ノードＮ３の電圧は第１電圧信号によって制御される。

【0165】

いくつかの例において、図７に示すように、第２サブ制御回路３２は、第４トランジスタＴ４と第５トランジスタＴ５とを含む。

【0166】

例示的に、図７に示すように、第４トランジスタＴ４の制御電極は第１ノードＮ１に電気的に接続され、第４トランジスタＴ４の第１電極は第１電圧信号端子ＶＧＨに電気的に接続され、第４トランジスタＴ４の第２電極は第２ノードＮ２に電気的に接続される。

【0167】

例えば、第１ノードＮ１の電圧がローレベルである場合、第４トランジスタＴ４は、当該第１ノードＮ１の電圧の制御下でオンにされ、第１電圧信号を受信して第２ノードＮ２に伝送して、第２ノードＮ２を充電して、第２ノードＮ２の電圧を上昇させることができる。

【0168】

例示的に、図７に示すように、第５トランジスタＴ５の制御電極は第３ノードＮ３に電気的に接続され、第５トランジスタＴ５の第１電極は第２クロック信号端子ＣＢに電気的に接続され、第５トランジスタＴ５の第２電極は第２ノードＮ２に電気的に接続される。

【0169】

例えば、第３ノードＮ３の電圧がローレベルである場合、第５トランジスタＴ５は、当該第３ノードＮ３の電圧の制御下でオンにされ、第２クロック信号を受信して第２ノードＮ２に伝送して、第２ノードＮ２を充電することができる。

【0170】

すなわち、第１ノードＮ１の電圧がローレベルである場合、第３トランジスタＴ３及び第４トランジスタＴ４は、第１ノードＮ１の電圧の制御下でオンにされ、第３トランジスタＴ３は、第１電圧信号を受信して第３ノードＮ３に伝送して、第５トランジスタＴ５がオフにされ、第４トランジスタＴ４は、第１電圧信号を受信して第２ノードＮ２に伝送して、第２ノードＮ２の電圧がハイレベルにすることができる。

【0171】

第１ノードＮ１の電圧がハイレベルである場合、第３トランジスタＴ３及び第４トランジスタＴ４は、第１ノードＮ１の電圧の制御下でオフにされることができる。第２クロック信号のレベルがローレベルである場合、第２コンデンサＣ２は第２クロック信号を第３ノードＮ３に結合して第５トランジスタＴ５をオンにさせることができる。第５トランジスタＴ５は、第２クロック信号を受信して第２ノードＮ２に伝送して、第２ノードＮ２の電圧をローレベルにすることができる。

【0172】

いくつかの例において、図７に示すように、保持回路４は、第６トランジスタＴ６と第３コンデンサＣ３とを含む。

【0173】

例示的に、図７に示すように、第６トランジスタＴ６の制御電極は第２ノードＮ２に電気的に接続され、第６トランジスタＴ６の第１電極は第１電圧信号端子ＶＧＨに電気的に接続され、第６トランジスタＴ６の第２電極は出力信号端子Ｇｏｕｔに電気的に接続される。

【0174】

例えば、第２ノードＮ２の電圧がローレベルである場合、第６トランジスタＴ６は、当該第２ノードＮ２の電圧の制御下でオンにされ、第１電圧信号を受信して出力信号端子Ｇｏｕｔに伝送することができる。

【0175】

例示的に、図７に示すように、第３コンデンサＣ３の第１端は第２ノードＮ２に電気的に接続され、第３コンデンサＣ３の第２端は第１電圧信号端子ＶＧＨに電気的に接続される。

【0176】

例えば、第５トランジスタＴ５がオンにされて、且つ第２クロック信号が第２ノードＮ２に伝送されている過程において、第３コンデンサＣ３も充電される。第５トランジスタＴ５がオフにされる場合、第３コンデンサＣ３は第２ノードＮ２の電圧を維持するように放電されることができる。

【0177】

選択的に、第５トランジスタＴ５がオフにされた後に、第３コンデンサＣ３が放電されることにより、第２ノードＮ２の電圧がローレベルに維持され、第６トランジスタＴ６がオン状態に保持され、第１電圧信号を受信して出力信号端子Ｇｏｕｔに伝送し続けることができる。

【0178】

関連技術では、図１に示すように、シフトレジスタは２つのＤフリップフロップ（ｆｌｉｐ－ｆｌｏｐｓ）を含む。第１Ｄフリップフロップは、第１トランスミッションゲート（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ）ＴＧ１、第１ＮＡＮＤゲートＮａｎｄ１、第１インバータ（ｉｎｖｅｒｔｅｒ）ＩＮＶ１、および第２トランスミッションゲートＴＧ２を含む。第２Ｄフリップフロップは、第３トランスミッションゲートＴＧ３、第２ＮＡＮＤゲートＮａｎｄ２、第２インバータＩＮＶ２、および第４トランスミッションゲートＴＧ４を含む。その駆動方法は以下のステップを含み：クロック信号ｃｌｋのレベルがローレベルであり、且つ反転クロック信号ｃｌｋｂのレベルがハイレベルである場合、第１Ｄフリップフロップがオンにされ、前のシフトレジスタによって出力される信号は当該第１Ｄフリップフロップ（第２Ｄフリップフロップの第３トランスミッションゲートＴＧ３がオフ状態となるため、この信号は第２Ｄフリップフロップに入ることができない）に伝送され、クロック信号ｃｌｋのレベルがハイレベルであり、且つ反転クロック信号ｃｌｋｂのレベルがローレベルである場合、第１Ｄフリップフロップがオフにされ、この信号がラッチ（ｌａｔｃｈｅｄ）され、このとき、第２Ｄフリップフロップがオンにされ、この信号が出力される。これにより、前のシフトレジスタから次のシフトレジスタへのシフトが実現される。

【0179】

関連技術におけるシフトレジスタの各Ｄフリップフロップには、それぞれ２つのトランスミッションゲート、1つのインバータ、1つのＮＡＮＤゲートを必要とし、また、各シフトレジスタには、それぞれ２つのＤフリップフロップを必要としていたため、回路構成が複雑になるとともに、大きなレイアウトスペースを必要とし、狭額縁設計の実現が困難になる。

【0180】

本開示のいくつかの実施例に係るシフトレジスタ１００は、６つのトランジスタと３つのコンデンサとを含み、単純な構造を有する。これにより、シフトレジスタ１００の製造歩留まりを向上させ、表示パネルＰＮＬにおけるシフトレジスタ１００の占有面積を低減するのに有利である。このシフトレジスタ１００を額縁領域Ｂ内に設ける場合、額縁領域Ｂのサイズを小さくすることのに有利であり、ひいては狭額縁設計の実現に有利である。

【0181】

なお、本開示における「電気的に接続された」とは、直接的な電気的接続を指してもよいし、間接的な電気的接続を指してもよく、具体的には、実際の需要に応じて定められてもよい。

【0182】

いくつかの実施例において、図８および図９に示すように、シフトレジスタ１００は、電位安定化回路５をさらに含んでもよい。

【0183】

いくつかの例において、図８及び図９に示すように、上記電位安定化回路５は、第１ノードＮ１、第２電圧信号端子ＶＧＬ、及び第４ノードＮ４に電気的に接続される。ここで、この電位安定化回路５は、第２電圧信号端子ＶＧＬによって伝送される第２電圧信号の制御下で、第１ノードＮ１からの入力信号を第４ノードＮ４に伝送し、第４ノードＮ４の電圧を安定化させるように構成される。

【0184】

これにより、上記出力回路２は、第４ノードＮ４に電気的に接続されるとともに、電位安定化回路５を介して第１ノードＮ１に電気的に接続される。つまり、この出力回路２と入力回路１との間の電気的接続は、間接的な電気的接続であり、両者の間は、電位安定化回路５によって電気的に接続される。当該出力回路２は、第４ノードＮ４の電圧の制御下で、第２クロック信号端子ＣＢで受信された第２クロック信号を出力信号端子Ｇｏｕｔに伝送するように構成されている。

【0185】

ここで、第２電圧信号端子ＶＧＬは、直流ローレベル信号（例えば、クロック信号のローレベル部分以下）を伝送するように構成される。ここでは、この直流ローレベル信号を、第２電圧信号と呼ぶ。ここでいう「ハイレベル」と「ローレベル」とは、相対的なものであり、「ハイレベル」と「ローレベル」の電圧値を限定するものではない。

【0186】

例示的に、第２電圧信号のレベルがローレベルであり、電位安定化回路５はオン状態を維持する。入力回路１がオンにされ、且つ入力信号が第１ノードＮ１に伝送される場合、電位安定化回路５は、当該入力信号を第４ノードＮ４に伝送してもよい。第４ノードＮ４に伝送された入力信号のレベルがローレベルである場合、出力回路２は、第４ノードＮ４の電圧の制御下でオンにされ、第２クロック信号を受信して出力信号端子Ｇｏｕｔに伝送してもよい。

【0187】

入力回路１がオフにされる場合、入力回路１から信号が出力されない。このとき、第１ノードＮ１はフローティング状態となる。

【0188】

なお、出力回路２がオンにされ、且つ第２クロック信号のレベルがローレベルである場合、第４ノードＮ４の電圧は、第１コンデンサＣ１のブートストラップ作用（ｂｏｏｔｓｔｒａｐ ｅｆｆｅｃｔ）により、さらに低下し易くなる。第４ノードＮ４の電圧によって電位安定化回路５がオフにされることで、第４ノードＮ４が入力回路１を介して漏電することが回避され、第４ノードＮ４の電圧が安定化され、出力回路２の安定なオン状態が保証され、出力信号の正確性が確保されることができる。

【0189】

また、電位安定化回路５がオフにされた後に、第１ノードＮ１の電圧が第４ノードＮ４の電圧変化の影響を受けて大幅に低下することも回避することができ、ひいては第１ノードＮ１の電圧が大幅に低下し、その結果、入力回路１（つまり第１トランジスタＴ１）及び第３制御回路７（つまり第９トランジスタＴ９）の動作性能に悪影響を与えることを回避することができる。ここで、第３制御回路７（即ち、第９のトランジスタＴ９）については、以下の説明を参照することができるので、ここでその説明が省略される。

【0190】

次に、図９を参照して、電位安定化回路５の構造を模式的に説明する。

【0191】

いくつかの例において、図９に示すように、電位安定化回路５は、第７トランジスタＴ７を含む。

【0192】

例示的に、図９に示すように、第７トランジスタＴ７の制御電極は第２電圧信号端子ＶＧＬに電気的に接続され、第７トランジスタＴ７の第１電極は第１ノードＮ１に電気的に接続され、第７トランジスタＴ７の第２電極は第４ノードＮ４に電気的に接続される。

【0193】

ここで、第７トランジスタＴ７の制御電極は第２電圧信号端子ＶＧＬに電気的に接続され、且つ第２電圧信号は直流ローレベル信号であるため、第７トランジスタＴ７はノーマリーオン状態となり、第１ノードＮ１からの入力信号を第４ノードＮ４に伝送する。

【0194】

例示的に、図９に示すように、出力回路２が第２トランジスタＴ２を含む場合、第２トランジスタＴ２の制御電極は、第４ノードＮ４に電気的に接続され、第７トランジスタＴ７を介して第１ノードＮ１に電気的に接続される。すなわち、第２トランジスタＴ２の制御電極と第１ノードＮ１との間の電気的接続関係は、間接的な電気的接続である。

【0195】

第７トランジスタＴ７を設けることにより、第４ノードＮ４が第１トランジスタＴ１を介して漏電することを回避し、第４ノードＮ４の電圧を比較的に安定させ、第２トランジスタＴ２のオン状態を比較的に安定させることができる。また、第１ノードＮ１の電圧を制御可能かつ安定にすることができ、第１トランジスタＴ１と第９トランジスタＴ９の動作性能が第１ノードＮ１の電圧の大幅な変化により影響されることを回避することができる。

【0196】

いくつかの実施例では、図１０および図１１に示すように、シフトレジスタ１００は、第２制御回路６をさらに含んでもよい。

【0197】

いくつかの例において、図１０及び図１１に示すように、上記第２制御回路６は、第２ノードＮ２、第１電圧信号端子ＶＧＨ、及び第１ノードＮ１に電気的に接続される。ここで、この第２制御回路６は、第２ノードＮ２の電圧の制御下で、第１電圧信号を第１ノードＮ１に伝送するように構成される。

【0198】

例示的に、第２ノードＮ２の電圧がローレベルである場合、第２制御回路６は、第２ノードＮ２の電圧の制御下でオンにされ、第１電圧信号を受信して第１ノードＮ１に伝送して、第１ノードＮ１を充電して、第１ノードＮ１の電圧がハイレベルにしてもよい。

【0199】

第２制御回路６を設けることにより、第２ノードＮ２の電圧がローレベルである場合、第１ノードＮ１の電圧をハイレベルにして第３ノードＮ３をフローティング状態にして、第３ノードＮ３の電圧をローレベルの第２クロック信号によって制御することができる。これにより、第１サブ制御回路３１が誤ってハイレベルの第１電圧信号を第３ノードＮ３に伝送することを回避し、第２のサブ製御回路３２が誤ってハイレベルの第1電圧信号を第２ノードＮ２に伝送することを回避することができ、これにより、第２ノードＮ２の電圧がローレベルに保持され、保持回路４が安定したオン状態にあることを確保することができる。これにより、保持回路４がハイレベルの第１電圧信号に対する安定的な伝送を保持することができることが確保され、出力信号端子Ｇｏｕｔがハイレベルの出力信号を安定して出力することが確保される。

【0200】

以下、図１１を参照して、第２制御回路６の構造について模式的に説明する。

【0201】

いくつかの例において、図１１に示すように、第２制御回路６は、第８トランジスタＴ８を含む。

【0202】

例示的に、図１１に示すように、第８トランジスタＴ８の制御電極は第２ノードＮ２に電気的に接続され、第８トランジスタＴ８の第１電極は第１電圧信号端子ＶＧＨに電気的に接続され、第８トランジスタＴ８の第２電極は第１ノードＮ１に電気的に接続される。

【0203】

例えば、第２ノードＮ２の電圧がローレベルである場合、第８トランジスタＴ８は第２ノードＮ２の電圧の制御下でオンにされて、第１電圧信号を受信して第１ノードＮ１に伝送して、第１ノードＮ１を充電して、第１ノードＮ１の電圧がハイレベルにすることができる。

【0204】

第８トランジスタＴ８を設けることにより、第２ノードＮ２の電圧がローレベルである場合、第１ノードＮ１の電圧をハイレベルにし、第３トランジスタＴ３及び第４トランジスタＴ４をオフ状態に保持することができる。これは、第３トランジスタＴ３が誤ってオンにされることにより第５トランジスタＴ５がオフにされ、ローレベルの第２クロック信号が第２ノードＮ２に伝送され難くなることを回避することができ、第４トランジスタＴ４が誤ってオンにされることによりハイレベルの第１電圧信号が第２ノードＮ２に伝送されることを回避することができ、第２ノードＮ２の電圧をローレベル状態に保持することができ、第６トランジスタＴ６が比較的安定したオン状態を確保することができる。これにより、第６トランジスタＴ６がハイレベルの第１電圧信号に対する安定的な伝送を保持することができることが確保され、出力信号端子Ｇｏｕｔがハイレベルの出力信号を安定的に出力することが確保される。

【0205】

いくつかの実施例において、図１２および図１３に示すように、シフトレジスタ１００は、第３制御回路７をさらに含んでもよい。

【0206】

いくつかの例において、図１２及び図１３に示すように、上記第３制御回路７は、第２クロック信号端子ＣＢ、第５ノードＮ５及び第１ノードＮ１に電気的に接続される。ここで、この第２制御回路６は、第５ノードＮ５に電気的に接続され、第３制御回路７を介して第１ノードＮ１に電気的に接続される。すなわち、第２制御回路６と第１ノードＮ１との間の電気的接続関係は、間接的な電気的接続であり、両者は第３制御回路７を介して電気的に接続される。

【0207】

これにより、第２制御回路６は、第２ノードＮ２の電圧の制御下で第１電圧信号を第５ノードＮ５に伝送するように構成される。第３制御回路７は、第２クロック信号の制御下で、第５ノードＮ５からの第１電圧信号を第１ノードＮ１に伝送するように構成される。

【0208】

例示的に、第２ノードＮ２の電圧がローレベルである場合、第２制御回路６は第２ノードＮ２の電圧の制御下でオンにされ、第１電圧信号を受信して第５ノードＮ５に伝送してもよい。第２クロック信号のレベルがローレベルである場合、第３制御回路７は、この第２クロック信号の制御下でオンにされ、第５ノードＮ５からの第１電圧信号を第１ノードＮ１に伝送して、第１ノードＮ１を充電して、第１ノードＮ１の電圧をハイレベルにすることができる。

【0209】

つまり、第２ノードＮ２の電圧がローレベルであり、且つ第２クロック信号のレベルがローレベルである場合、第１電圧信号は第２制御回路６および第３制御回路７を順に介して第１ノードＮ１に伝送され、第１ノードＮ１の電圧を制御して第２ノードＮ２の電圧への影響を回避することができる。

【0210】

また、第１段階Ｓ１が開始直後の場合、第２ノードＮ２の電圧がローレベルからハイレベルにジャンプする一方、第１クロック信号のレベルと入力信号のレベルがいずれもローレベルにジャンプし、入力回路１が当該入力信号を第１ノードＮ１に伝送して、第１ノードＮ１の電圧がハイレベルからローレベルにジャンプする。この過程で、第１ノードＮ１の電圧は不安定になる可能性がある。

【0211】

第２制御回路６と第１ノードＮ１との間に第３制御回路７を設けることにより、第１段階Ｓ１が開始直後の場合、第３制御回路７のオフ状態を確保することができ、入力回路１が入力信号を第１ノードＮ１に伝送する過程において第１ノードＮ１の電圧が第１電圧信号の影響を受けることを回避し、第１ノードＮ１の電圧が入力信号によって制御されることを確保することができる。これにより、シフトレジスタ１００全体の信頼性を高めるのに有利である。

【0212】

以下、図１３を参照して、第３制御回路７の構造ついて模式的に説明する。

【0213】

いくつかの例において、図１３に示すように、第３制御回路７は、第９トランジスタＴ９を含む。

【0214】

例示的に、図１３に示すように、第９トランジスタＴ９の制御電極は第２クロック信号端子ＣＢに電気的に接続され、第９トランジスタＴ９の第１電極は第５ノードＮ５に電気的に接続され、第９トランジスタＴ９の第２電極は第１ノードＮ１に電気的に接続される。ここで、第２制御回路６が第８トランジスタＴ８を含む場合、第８トランジスタＴ８の第２電極は、第５ノードＮ５に電気的に接続され、第９トランジスタＴ９を介して第１ノードＮ１に電気的に接続される。すなわち、第８トランジスタＴ８の第２電極と第１ノードＮ１との電気的接続は間接的な電気的接続である。

【0215】

例えば、第２ノードＮ２の電圧がローレベルである場合、第８トランジスタＴ８は、第２ノードＮ２の電圧の制御下でオンにされ、第１電圧信号を受信して第５ノードＮ５に伝送してもよい。第２クロック信号のレベルがローレベルである場合、第９トランジスタＴ９は、当該第２クロック信号の制御下でオンにされ、第５ノードＮ５からの第１電圧信号を第１ノードＮ１に伝送して、第１ノードＮ１を充電して、第１ノードＮ１の電圧をハイレベルにすることができる。第１クロック信号のレベルがローレベルである場合、第２クロック信号のレベルはハイレベルであり、第９トランジスタＴ９は、当該第２クロック信号の制御下でオフにされ、第５ノードＮ５からの第１電圧信号が第１ノードＮ１に伝送されることを回避することができる。

【0216】

なお、第１段階Ｓ１が開始される前に、第２ノードＮ２の電圧はローレベルであり、第１電圧信号は第８トランジスターＴ８を介して第１ノードＮ１に伝送されて、第１ノードＮ１の電圧がハイレベルにすることができる。第１段階Ｓ１が開始直後の場合、第１トランジスターＴ１はローレベルの第１クロック信号の制御下でオンにされ、ローレベルの入力信号を第１ノードＮ１に伝送する。このとき、第１ノードＮ１の電圧は決定されにくく、第３トランジスタＴ３及び第４トランジスタＴ４のオン状態も決定されにくい。

【0217】

第８トランジスタＴ８と第１ノードＮ１との間に第９トランジスタＴ９を設置することにより、第１トランジスタＴ１がオンにされたとき、第９トランジスタＴ９はオフ状態にあることを確保し、第１ノードＮ１に第１電圧信号が伝送されることを回避することができ、第１段階Ｓ１が開始直後の場合、第１ノードＮ１の電圧もローレベルの入力信号によって制御されることを確保し、第３トランジスタＴ３及び第４トランジスタＴ４はオン状態にあることを確保することができる。これにより、シフトレジスタ１００全体の信頼性を高めるのに有利である。

【0218】

本開示のいくつかの実施例に係るシフトレジスタ１００は、９つのトランジスタと３つのコンデンサのみを含むことで、出力信号を出力することが実現でき、第１段階Ｓ１において出力信号端子Ｇｏｕｔがローレベルの第２クロック信号を出力した後に、第１制御回路３、第２制御回路６及び第３制御回路７によって第１ノードＮ１及び第４ノードＮ４をリセットすることができ、第２段階Ｓ２においてコンデンサがトランジスタの制御電極に結合されることにより第２ノードＮ２の電位を制御し、これにより、保持回路４は、ハイレベルの第１電圧信号を比較的安定して出力することができ、出力信号の正確性を高めるのに有利である。

【0219】

上記シフトレジスタ１００は、構造が簡単であり、シフトレジスタ１００の製造歩留まりを向上させ、表示パネルＰＮＬにおけるシフトレジスタ１００の占有面積を低減するのに有利である。当該シフトレジスタ１００を額縁領域Ｂ内に設ける場合、額縁領域Ｂのサイズを小さくするのに有利であり、ひいては狭額縁設計の実現に有利である。

【0220】

本開示のいくつかの実施例に係る走査駆動回路１０００において、複数のシフトレジスタ１００のカスケード関係は、多様あり、実際の必要に応じて選択的に設けることができる。

【0221】

いくつかの実施例において、上記複数のシフトレジスタ１００のうち、最後のｉ個のシフトレジスタ１００を除いて、Ｎ個目のシフトレジスタ１００の出力信号端子Ｇｏｕｔと、Ｎ＋ｉ個目のシフトレジスタ１００の入力信号端子ＳＴＶとが電気的に接続される。ここで、Ｎ及びｉは、いずれも正の整数であり、且つｉ＜Ｎである。

【0222】

すなわち、Ｎ個目のシフトレジスタ１００によって出力される出力信号を、（Ｎ＋ｉ）個目のシフトレジスタ１００の入力信号として用いることができる。

【0223】

いくつかの例において、図１５に示すように、ｉ＝１である。この場合、最後の一つのシフトレジスタ１００を除いて、各シフトレジスタ１００の出力信号端子Ｇｏｕｔは、次のシフトレジスタ１００の入力信号端子ＳＴＶに電気的に接続されてもよい。即ち、最後の一つのシフトレジスタ１００を除いて、各シフトレジスタ１００の出力信号を次のシフトレジスタ１００の入力信号として用いることができる。

【0224】

いくつかの例において、ｉ＝２である。この場合、Ｎ個目のシフトレジスタ１００の出力信号端子Ｇｏｕｔと（Ｎ＋２）個目のシフトレジスタ１００の入力信号端子ＳＴＶとは、最後の二つのシフトレジスタ１００を除いて電気的に接続される。即ち、上記複数のシフトレジスタ１００は、二つのグループのシフトレジスタに分けられてもよい。ここで、一方のグループのシフトレジスタは、奇数個のシフトレジスタを含み、各奇数個のシフトレジスタの出力信号端子Ｇｏｕｔは、次の奇数個のシフトレジスタ１００の入力信号端子ＳＴＶに電気的に接続され、また、もう一方のグループのシフトレジスタは、偶数個のシフトレジスタを含み、各偶数個のシフトレジスタの出力信号端子Ｇｏｕｔは、次の偶数個のシフトレジスタ１００の入力信号端子ＳＴＶと電気的に接続されてもよい。

【0225】

いくつかの実施例において、図１５に示すように、走査駆動回路１０００は、少なくとも１つの第１クロック信号線２０１と、少なくとも１つの第２クロック信号線２０２とをさらに含んでもよい。

【0226】

いくつかの例において、走査駆動回路１０００は、１つの第１クロック信号線２０１と、１つの第２クロック信号線２０２とを含んでもよい。

【0227】

別のいくつかの例において、走査駆動回路１０００は、複数の第１クロック信号線２０１と複数の第２クロック信号線２０２とを含んでもよい。

【0228】

ここで、走査駆動回路１０００に含まれる第１クロック信号線２０１の数および第２クロック信号線２０２の数は、上記複数のシフトレジスタ１００のカスケード関係に応じて確定されることができる。

【0229】

いくつかの例において、図１５に示すように、ｉ＝１の場合、走査駆動回路１０００は、１つの第１クロック信号線２０１と、１つの第２クロック信号線２０２とを含んでもよい。

【0230】

これにより、図１５に示すように、当該第１クロック信号線２０１は、（２Ｎ－１）個目のシフトレジスタ１００の第１クロック信号端子ＣＫ及び２Ｎ個目のシフトレジスタ１００の第２クロック信号端子ＣＢに電気的に接続されてもよい。当該第２クロック信号線２０２は、（２Ｎ－１）個目のシフトレジスタ１００の第２クロック信号端子ＣＢ、及び２Ｎ個目のシフトレジスタ１００の第１クロック信号端子ＣＫに電気的に接続されてもよい。

【0231】

ここで、（２Ｎ－１）個目のシフトレジスタ１００は、第１クロック信号線２０１によって伝送されるクロック信号を第１クロック信号とし、第２クロック信号線２０２によって伝送されるクロック信号を第２クロック信号としてもよい。２Ｎ個目のシフトレジスタ１００は、第２クロック信号線２０２によって伝送されるクロック信号を第１クロック信号としてもよく、第１クロック信号線２０１によって伝送されるクロック信号を第２クロック信号としてもよい。

【0232】

いくつかの実施例において、図１５に示すように、走査駆動回路１０００は、初期信号線２０３をさらに含んでもよい。

【0233】

ここで、ｉ＝１の場合、走査駆動回路１０００における１番目のシフトレジスタ１００の入力信号端子は、初期信号線２０３によって伝送される初期信号を入力信号とするように、初期信号線２０３に電気的に接続されてもよい。

【0234】

いくつかの例において、図１５に示すように、走査駆動回路１０００は、第１電圧信号線２０４および第２電圧信号線２０５をさらに含んでもよい。

【0235】

ここで、各シフトレジスタ１００の第１電圧信号端子ＶＧＨは、第１電圧信号を受信するように、第１電圧信号線２０４に電気的に接続されてもよい。各シフトレジスタ１００の第２電圧信号端子ＶＧＬは、第２電圧信号を受信するように、第２電圧信号線２０５に電気的に接続されてもよい。

【0236】

以下、図１３に示すシフトレジスタ１００の駆動方法について、図１４及び図１５を参照して模式的に説明する。

【0237】

図１５中に示すＡ１、Ａ２、Ａ３、Ａ４……ＡＮ－１、ＡＮは、それぞれ、１番目のシフトレジスタ１００、２番目のシフトレジスタ１００、３番目のシフトレジスタ１００、４番目のシフトレジスタ１００……、（Ｎ－１）番目のシフトレジスタ１００、Ｎ番目のシフトレジスタ１００を表す。

【0238】

図１４には、図１３に示すシフトレジスタ１００の動作のタイミングチャートを示す。図１４において、Ｎ１＜１＞、Ｎ２＜１＞、Ｎ３＜１＞及びＮ４＜１＞は、それぞれ１番目のシフトレジスタ１００の第１ノードＮ１、第２ノードＮ２、第３ノードＮ３及び第４ノードＮ４を表す。Ｇｏｕｔ＜１＞は、１番目のシフトバッファ１００の出力信号端Ｇｏｕｔを表す。

【0239】

例示的に、１番目のシフトレジスタ１００（即ち、表示パネルＰＮＬの１行目のサブ画素Ｐに対応する）の駆動方法について以下に説明する。この駆動方法は、第１段階Ｓ１と第２段階Ｓ２とを含む。ここで、第１段階Ｓ２は、入力段階Ｓ１１と走査段階Ｓ１２とを含み、第２段階Ｓ２は、第１保持段階Ｓ２１と第２保持段階Ｓ２２とを含む。

【0240】

入力段階Ｓ１１では、入力信号のレベルがローレベルであり、第１クロック信号のレベルがローレベルであり、第２クロック信号のレベルがハイレベルである。

【0241】

入力回路１における第１トランジスタＴ１は、第１クロック信号に応答してオンにされ、入力信号を第１ノードＮ１＜１＞に伝送し、第１ノードＮ１＜１＞を充電して、第１ノードＮ１＜１＞の電圧をローレベルにする。

【0242】

第１制御回路３は、第１ノードＮ１＜１＞の電圧および第２クロック信号の制御下で、第１電圧信号を第２ノードＮ２＜１＞に伝送することにより、第２ノードＮ２＜１＞の電圧を制御する。具体的には、第１制御回路３における第３トランジスタＴ３及び第４トランジスタＴ４は、第１ノードＮ１＜１＞の電圧の制御下でオンにされる。第３トランジスタＴ３は、第１電圧信号を第３ノードＮ３＜１＞に伝送し、第３ノードＮ３＜１＞を充電して、第３ノードＮ３＜１＞の電圧がハイレベルにし、第５トランジスタＴ５をオフにする。第４トランジスタＴ４は、第１電圧信号を第２ノードＮ２＜１＞に伝送し、第２ノードＮ２＜１＞を充電して、第２ノードＮ２＜１＞の電圧をハイレベルにする。

【0243】

第２ノードＮ２＜１＞の電圧の制御下で、保持回路４における第６トランジスタＴ６はオフにされる。このとき、第１電圧信号は、第３コンデンサＣ３を同時に充電する。

【0244】

第２制御回路６における第８トランジスタＴ８は第２ノードＮ２＜１＞の電圧の制御下でオフにされる。

【0245】

第３制御回路７における第９トランジスタＴ９は、第２クロック信号の制御下でオフにされる。

【0246】

電位安定化回路５における第７トランジスタＴ７は、第２電圧信号の制御下でオン状態を保持し、第１ノードＮ１＜１＞の入力信号を第４ノードＮ４＜１＞に伝送して、第４ノードＮ４＜１＞の電圧をローレベルにする。このとき、第１コンデンサＣ１も同時に充電される。

【0247】

第１ノードＮ１＜１＞（すなわち、第４ノードＮ４＜１＞）の電圧の制御下で、出力回路２における第２トランジスタＴ２がオンにされ、第２クロック信号が出力信号端子Ｇｏｕｔ＜１＞に伝送され、出力信号端子Ｇｏｕｔ＜１＞から出力信号として出力される。この段階では、第２クロック信号のレベルはハイレベルであり、したがって、出力信号のレベルはハイレベルである。

【0248】

走査段階Ｓ１２では、入力信号のレベルがハイレベルであり、第１クロック信号のレベルがハイレベルであり、第２クロック信号のレベルがローレベルである。

【0249】

入力回路１における第１トランジスタＴ１は、第１クロック信号に応答してオフにされる。第１ノードＮ１＜１＞には放電経路を有しないので、第１ノードＮ１＜１＞の電圧は基本的に一定に保持され、即ち、第１ノードＮ１＜１＞の電圧はローレベルを保持する。

【0250】

第１制御回路３は、第１ノードＮ１＜１＞の電圧および第２クロック信号の制御下で、第１電圧信号を第２ノードＮ２＜１＞に伝送することにより、第２ノードＮ２＜１＞の電圧を制御する。具体的には、第１制御回路３における第３トランジスタＴ３及び第４トランジスタＴ４は、第１ノードＮ１＜１＞の電圧の制御下でオン状態を保持する。第３ノードＮ３＜１＞の電圧はハイレベルのままであり、第５トランジスタＴ５はオフ状態を保持する。第２ノードＮ２＜１＞の電圧はハイレベルのままであり、当該第２ノードＮ２＜１＞の電圧の制御下で保持回路４における第６トランジスタＴ６はオフ状態を保持する。このとき、第３コンデンサＣ３への充電は継続される。

【0251】

第２制御回路６における第８トランジスタＴ８は第２ノードＮ２＜１＞の電圧の制御下でオフ状態を保持する。

【0252】

第３制御回路７における第９トランジスタＴ９は、第２クロック信号の制御下でオンにされる。

【0253】

第１コンデンサＣ１は第４ノードＮ４＜１＞の電圧がローレベルに保持されるように放電する。出力回路２における第２トランジスタＴ２は、第１ノードＮ１＜１＞（即ち、第４ノードＮ４＜１＞）の電圧の制御下でオン状態を保持し、第２クロック信号を出力信号端子Ｇｏｕｔ＜１＞に伝送し続ける。この段階では、第２クロック信号のレベルはローレベルであるため、出力信号のレベルはローレベルである。

【0254】

第１保持段階Ｓ２１では、入力信号のレベルがハイレベルであり、第１クロック信号のレベルが先にハイレベルに保持された後にローレベルにジャンプし、第２クロック信号のレベルがハイレベルである。

【0255】

第１クロック信号のレベルがローレベルにジャンプする前に、第１ノードＮ１＜１＞の電圧及び第４ノードＮ４＜１＞の電圧はローレベルを保持する。これにより、第２ノードＮ２＜１＞の電圧と第３ノードＮ３＜１＞の電圧はハイレベルのままである。出力回路２にける第２トランジスタＴ２はオン状態を保持し、第２クロック信号を出力信号端子Ｇｏｕｔ＜１＞に伝送し続ける。第２クロック信号のレベルがハイレベルであるため、出力信号のレベルはハイレベルである。

【0256】

第１クロック信号のレベルがローレベルにジャンプした後、当該第１クロック信号に応答して、入力回路１における第１トランジスタＴ１は、オンにされて、入力信号を第１ノードＮ１＜１＞に伝送し、第１ノードＮ１＜１＞を充電して、第１ノードＮ１＜１＞の電圧をハイレベルにする。

【0257】

電位安定化回路５における第７トランジスタＴ７は、第２電圧信号の制御下でオン状態を保持し、第１ノードＮ１＜１＞における入力信号を第４ノードＮ４＜１＞に伝送して第４ノードＮ４＜１＞の電圧をハイレベルにすることができる。これにより、第１ノードＮ１＜１＞および第４ノードＮ４＜１＞に対するリセットが完了する。このとき、第１コンデンサＣ１も同時に充電される。

【0258】

この第１ノードＮ１＜１＞（すなわち、第４ノードＮ４＜１＞）の電圧の制御下で、出力回路２における第２トランジスタＴ２はオフにされる。

【0259】

第１制御回路３は、第１ノードＮ１＜１＞の電圧および第２クロック信号の制御下で、第２ノードＮ２＜１＞に第２クロック信号を伝送することにより、第２ノードＮ２＜１＞の電圧を制御する。具体的には、第１制御回路３における第３トランジスタＴ３及び第４トランジスタＴ４は、第１ノードＮ１＜１＞の電圧の制御下でオフにされる。第３ノードＮ３＜１＞はフローティング状態となる。第２クロック信号のレベルはハイレベルであるため、第２コンデンサＣ２の結合効果により、第３ノードＮ３＜１＞の電圧がハイレベルにして、第５トランジスタＴ５はオフ状態を保持することができる。第３のコンデンサＣ３は、第２ノードＮ２＜１＞の電圧がハイレベルに保持されるように放電される。当該第２ノードＮ２＜１＞の電圧の制御下で、保持回路４における第６トランジスタＴ６はオフ状態に保持される。

【0260】

第２制御回路６における第８トランジスタＴ８は第２ノードＮ２＜１＞の電圧の制御下で、オフ状態を保持する。

【0261】

シフトレジスタ１００の出力信号端子Ｇｏｕｔ＜１＞には負荷（即ち、サブ画素Ｐにおける画素駆動回路）が接続されるため、出力信号端子Ｇｏｕｔ＜１＞によって出力される出力信号のレベルは、第１クロック信号のレベルのジャンプ前の段階と同じであり、即ち、出力信号端子Ｇｏｕｔ＜１＞によって出力される出力信号のレベルはハイレベルのままである。

【0262】

第２保持段階Ｓ２２では、入力信号のレベルがハイレベルであり、第１クロック信号のレベルがハイレベルであり、第２クロック信号のレベルがローレベルである。

【0263】

入力回路１における第１トランジスタＴ１は、第１クロック信号に応答してオフにされる。第１ノードＮ１＜１＞の電圧と第４ノードＮ４＜１＞の電圧は基本的に一定に保持され、即ち、第１ノードＮ１＜１＞の電圧と第４ノードＮ４＜１＞の電圧はハイレベルを保持する。出力回路２における第２トランジスタＴ２は、第１ノードＮ１＜１＞（即ち、第４ノードＮ４＜１＞）の電圧の制御下でオフ状態を保持する。

【0264】

第１制御回路３は、第１ノードＮ１＜１＞の電圧および第２クロック信号の制御下で、第２ノードＮ２＜１＞に第２クロック信号を伝送することにより、第２ノードＮ２＜１＞の電圧を制御する。具体的には、第１制御回路３における第３トランジスタＴ３及び第４トランジスタＴ４は、第１ノードＮ１＜１＞の電圧の制御下で、オフ状態を保持し、第３ノードＮ３＜１＞をフローティング状態に保持する。第２クロック信号のレベルがローレベルであるため、第２コンデンサＣ２の結合効果により、第３ノードＮ３＜１＞の電圧がローレベルにして、第５トランジスタＴ５はオンにされてもよい。第５トランジスタＴ５は、第２クロック信号を第２ノードＮ２＜１＞に伝送し、第２ノードＮ２＜１＞を充電して、第２ノードＮ２＜１＞の電圧をローレベルにする。

【0265】

第２制御回路６における第８トランジスタＴ８は、第２ノードＮ２＜１＞の電圧の制御下でオンにされ、第５ノードＮ５＜１＞に第１電圧信号を伝送する。

【0266】

第３制御回路７における第９トランジスタＴ９は、第２クロック信号の制御下でオンにされ、第５ノードＮ５からの第１電圧信号を第１ノードＮ１＜１＞に伝送し、第１ノードＮ１＜１＞を充電して、第１ノードＮ１＜１＞の電圧をハイレベルにする。

【0267】

保持回路４における第６トランジスタＴ６は、上記第２ノードＮ２＜１＞の電圧の制御下でオンにされ、第１電圧信号を出力信号端子Ｇｏｕｔ＜１＞に伝送する。出力信号端子Ｇｏｕｔ＜１＞によって出力される出力信号のレベルはハイレベルである。

【0268】

なお、シフトレジスタ１００の駆動方法には、順次サイクリックに行われるＳ２１段階とＳ２２段階を複数含んでいてもよい。この過程において、第２制御回路６における第８トランジスタＴ８及び第３制御回路７における第９トランジスタＴ９はオン状態を保持し、保持回路４における第６トランジスタＴ６はオン状態を保持し、出力信号端子Ｇｏｕｔ＜１＞に第１電圧信号を伝送し続け、出力信号端子Ｇｏｕｔ＜１＞からはハイレベルの出力信号を出力し続ける。ここで、第２クロック信号のレベルがハイレベルからローレベルにジャンプする度に、第５トランジスタＴ５の制御電極のレベルは結合によって一度低くなり、これによって第５トランジスタＴ５もオンにされ、第２クロック信号を第２ノードＮ２＜１＞に伝送し、同時に第３コンデンサＣ３を充電し、第２ノードＮ２＜１＞の電圧をローレベルに保持してもよい。入力信号のレベルがローレベルにジャンプした後、処理は終了する。

【0269】

上記は、本開示の具体的な実施形態に過ぎず、本開示の保護範囲はこれに限定されず、本開示の技術的範囲内で当業者であれば容易に想到できる変更又は置換は、すべて本開示の技術的範囲内に包含するものである。従って、本開示の保護範囲は、特許請求の範囲に記載された範囲を準拠するものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【国際調査報告】