特表 2024-520298 アクティブな基準を使用したフォトンカウントコンピュータ断層撮影のためのベースライン復元技術

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-05-24

(54)【発明の名称】アクティブな基準を使用したフォトンカウントコンピュータ断層撮影のためのベースライン復元技術

(51)【国際特許分類】

   A61B 6/03 20060101AFI20240517BHJP

   G01T 1/17 20060101ALI20240517BHJP

【ＦＩ】

A61B6/03 550D

G01T1/17 F

G01T1/17 A

A61B6/03 573

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023569708

(86)(22)【出願日】2022-04-27

(85)【翻訳文提出日】2023-11-09

(86)【国際出願番号】 US2022026453

(87)【国際公開番号】W WO2022240585

(87)【国際公開日】2022-11-17

(31)【優先権主張番号】63/187,329

(32)【優先日】2021-05-11

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/725,242

(32)【優先日】2022-04-20

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】520490417

【氏名又は名称】アナログ ディヴァイスィズ インク

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】マシュー・エー・ウッドラフ

(72)【発明者】

【氏名】パトリック・リール

【テーマコード（参考）】

2G188

4C093

【Ｆターム（参考）】

2G188AA02

2G188BB02

2G188EE01

2G188FF22

4C093AA22

4C093CA13

4C093EA07

4C093EB20

4C093FC01

4C093FC19

4C093FD09

(57)【要約】

ある実施形態は、フォトンカウントコンピュータ断層撮影（「ＰＣＣＴ」）シグナルチェーンのためのベースライン復元（「ＢＬＲ」）回路を実装するための回路構成であり、この回路構成は、ＰＣＣＴシグナルチェーンからシェーパ電圧を受信するためのマルチレベルディスクリミネータ回路であって、シェーパ電圧が収まる範囲の電圧のうちの１つを示すデジタル信号を出力する、ディスクリミネータ回路と、ディスクリミネータ回路から出力されたデジタル信号を受信するように接続されたデジタル－アナログ変換器（「ＤＡＣ」）であって、受信したデジタル信号を対応するアクティブな基準電圧に変換する、ＤＡＣと、シェーパ電圧とアクティブな基準電圧との差に比例するキャンセル電流をＰＣＣＴシグナルチェーンの入力において注入するフィードバック回路と、を備える。

【特許請求の範囲】

【請求項1】

フォトンカウントコンピュータ断層撮影（「ＰＣＣＴ」）シグナルチェーンのためのベースライン復元（「ＢＬＲ」）回路を実装するための回路構成であって、前記回路構成は、
前記ＰＣＣＴシグナルチェーンからシェーパ電圧を受信するためのマルチレベルディスクリミネータ回路であって、前記ディスクリミネータ回路は、前記シェーパ電圧が収まる範囲の電圧のうちの１つを示すデジタル信号を出力する、マルチレベルディスクリミネータ回路と、
前記ディスクリミネータ回路から出力された前記デジタル信号を受信するように接続されたデジタル－アナログ変換器（「ＤＡＣ」）であって、前記ＤＡＣは、受信した前記デジタル信号を対応するアクティブな基準電圧に変換する、ＤＡＣと、
前記シェーパ電圧と前記アクティブな基準電圧との差に比例するキャンセル電流を前記ＰＣＣＴシグナルチェーンの特定のノードにおいて注入するフィードバック回路と、を備える、回路構成。

【請求項2】

前記シェーパ電圧と前記アクティブな基準電圧との前記差が、リニアアンプによって計算される、請求項１に記載の回路構成。

【請求項3】

前記リニアアンプから出力された信号が、ローパスフィルタの入力に適用される、請求項２に記載の回路構成。

【請求項4】

前記ローパスフィルタから出力されたフィルタリングされた電圧信号を受信し、前記フィルタリングされた電圧信号を電流信号に変換し、かつ前記電流信号を前記ＰＣＣＴシグナルチェーンの入力にフィードバックするように接続されたトランスコンダクタを更に備える、請求項３に記載の回路構成。

【請求項5】

前記ＢＬＲ回路が、デルタ変調器である、請求項１に記載の回路構成。

【請求項6】

前記ＢＬＲ回路が、クロックされている、請求項５に記載の回路構成。

【請求項7】

前記シェーパ電圧と前記アクティブな基準電圧との前記差が、比較器によって計算され、前記比較器の出力が、ローパスフィルタの入力に適用される、請求項１に記載の回路構成。

【請求項8】

前記比較器のオフセットをゼロにするために、チョッパ安定化が適用される、請求項７に記載の回路構成。

【請求項9】

フォトカウントコンピュータ断層撮影（「ＰＣＣＴ」）シグナルチェーンに関連してベースライン復元（「ＢＬＲ」）を実装するための方法であって、前記方法は、
前記ＰＣＣＴシグナルチェーンからシェーパ電圧を受信し、前記シェーパ電圧が収まる範囲の電圧のうちの１つを示すデジタル信号を生成することと、
受信した前記デジタル信号を、対応するアクティブな基準電圧に変換することと、
前記シェーパ電圧と前記アクティブな基準電圧との差に比例するキャンセル電流を前記ＰＣＣＴシグナルチェーンの入力において注入することと、を含む、方法。

【請求項10】

前記シェーパ電圧と前記アクティブな基準電圧との前記差が、リニアアンプによって計算される、請求項９に記載の方法。

【請求項11】

リニアアンプから出力された信号をローパスフィルタの入力に適用することを更に含み、前記ローパスフィルタが、積分器として機能する、請求項９に記載の方法。

【請求項12】

比較器電圧をフィルタリングすることと、
フィルタリングされた前記比較器電圧を電流信号に変換することと、
前記電流信号を前記ＰＣＣＴシグナルチェーンの入力にフィードバックすることと、を更に含む、請求項９に記載の方法。

【請求項13】

前記フィルタリング、変換、及びフィードが、デルタ変調器として効果的に機能する、請求項１２に記載の方法。

【請求項14】

前記シェーパ電圧と前記アクティブな基準電圧との前記差が、比較器によって計算される、請求項９に記載の方法。

【請求項15】

前記ＢＬＲを実装するための回路をクロックすることを更に含む、請求項９に記載の方法。

【請求項16】

入力比較器のオフセットをゼロにするために、チョッパ安定化を適用することを更に含む、請求項９に記載の方法。

【請求項17】

フォトンカウントコンピュータ断層撮影（「ＰＣＣＴ」）シグナルチェーンのためのベースライン復元（「ＢＬＲ」）を実行するための装置であって、前記装置は、
前記ＰＣＣＴシグナルチェーンからシェーパ電圧を受信し、前記シェーパ電圧の検出されたレベルを示すデジタル信号を出力するための第１の回路構成と、
前記第１の回路構成から出力された前記デジタル信号をアクティブな基準電圧に変換するための第２の回路構成と、
前記シェーパ電圧と前記アクティブな基準電圧との差に比例するキャンセル電流を前記ＰＣＣＴシグナルチェーンの入力において注入するための第３の回路構成であって、前記第３の回路構成は、前記シェーパ電圧と前記アクティブな基準電圧との前記差を出力するための、リニアアンプ及び比較器のうちの少なくとも１つを備える、第３の回路構成と、を備える、装置。

【請求項18】

前記リニアアンプから出力された信号が、ローパスフィルタの入力に適用される、請求項１７に記載の装置。

【請求項19】

ローパスフィルタから出力されたフィルタリングされた電圧信号を受信し、フィルタリングされた前記電圧信号を電流信号に変換し、かつ前記電流信号を前記ＰＣＣＴシグナルチェーンの前記入力にフィードバックするように接続されたトランスコンダクタを更に備える、請求項１７に記載の装置。

【請求項20】

前記比較器の出力が、ローパスフィルタの前記入力に適用され、前記比較器のオフセットをゼロにするために、チョッパ安定化が適用される、請求項１７に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、「ＢＡＳＥＬＩＮＥ ＲＥＳＴＯＲＡＴＩＯＮ ＴＥＣＨＮＩＱＵＥ ＦＯＲ ＰＨＯＴＯＮ ＣＯＵＮＴＩＮＧ ＣＯＭＰＵＴＥＤ ＴＯＭＯＧＲＡＰＨＹ ＵＳＩＮＧ ＡＣＴＩＶＥ ＲＥＦＥＲＥＮＣＥ」と題された２０２１年５月１１日に提出された米国特許出願第６３／１８７，３２９号、及び「ＢＡＳＥＬＩＮＥ ＲＥＳＴＯＲＡＴＩＯＮ ＴＥＣＨＮＩＱＵＥ ＦＯＲ ＰＨＯＴＯＮ ＣＯＵＮＴＩＮＧ ＣＯＭＰＵＴＥＤ ＴＯＭＯＧＲＡＰＨＹ ＵＳＩＮＧ ＡＣＴＩＶＥ ＲＥＦＥＲＥＮＣＥ」と題された２０２２年４月２０日に提出された第１７／７２５，２４２号の利益及び優先権を主張し、これらは、参照によりそれらの全体が本明細書に組み込まれる。

【0002】

本開示は、概して、フォトンカウントコンピュータ断層撮影（ＰＣＣＴ）の分野に関し、より具体的には、アクティブな基準を使用したＰＣＣＴのためのベースライン復元（ＢＬＲ）技術に関する。

【発明の概要】

【課題を解決するための手段】

【0003】

フォトンカウントコンピュータ断層撮影（「ＰＣＣＴ」）シグナルチェーンのためのベースライン復元（「ＢＬＲ」）回路を実装するための回路構成であって、前記回路構成は、
前記ＰＣＣＴシグナルチェーンからシェーパ電圧を受信するためのマルチレベルディスクリミネータ回路であって、前記ディスクリミネータ回路は、前記シェーパ電圧が収まる範囲の電圧のうちの１つを示すデジタル信号を出力する、マルチレベルディスクリミネータ回路と、
前記ディスクリミネータ回路から出力された前記デジタル信号を受信するように接続されたデジタル－アナログ変換器（「ＤＡＣ」）であって、前記ＤＡＣは、受信した前記デジタル信号を対応するアクティブな基準電圧に変換する、ＤＡＣと、
前記シェーパ電圧と前記アクティブな基準電圧との差に比例するキャンセル電流を前記ＰＣＣＴシグナルチェーンの特定のノードにおいて注入するフィードバック回路と、を備える。

【0004】

本開示並びにその特徴及び利点をより完全に理解するために、添付の図面と併せて以下の説明を参照し、同様の参照番号は同様の部分を表す。

【図面の簡単な説明】

【0005】

【図1】特定の実施形態による、線形ＢＬＲ回路を含む典型的なＰＣＣＴシグナルチェーンの概略ブロック図である。

【図2A】低Ｘ線フラックス中の図１のＰＣＣＴのＢＬＲの波形を示すグラフである。

【図2B】低Ｘ線フラックス中の図１のＰＣＣＴのＢＬＲの波形を示すグラフである。

【図3A】高Ｘ線フラックス中の図１のＰＣＣＴのＢＬＲの波形を示すグラフである。

【図3B】高Ｘ線フラックス中の図１のＰＣＣＴのＢＬＲの波形を示すグラフである。

【図4】ＢＬＲを有効にした、図１のＰＣＣＴシグナルチェーンのカウント曲線を示す。

【図5】０ｎＡの漏れ及び５０ｎＡの漏れについての、図１のＰＣＣＴシグナルチェーンのカウント曲線とＢＬＲとの比較を示す。

【図6】図１のＰＣＣＴのＢＬＲのアンダーシュート効果を示す実験の結果を示す。

【図7】本明細書に記載の実施形態による、ＢＬＲ回路のアクティブな基準を実装するためのシステムを示す概略ブロック図である。

【図8】図７に示される例示的なシステムに関連して、各々が例示的な５レベルディスクリミネータのデジタル出力に対応する、指定されたシェーパ（ｓｈａｐｅｒ）電圧（Ｖｓｈ）範囲のデジタル－アナログ回路（ＤＡＣ）から出力される例示的なアクティブな基準信号を示すチャートである。

【図9】スタティックリファレンスが配備される従来のＢＬＲ回路に関連する波形のグラフを示す。

【図10】ダイナミックリファレンスが配備される本明細書に記載の実施形態によるＢＬＲ回路に関連する波形のグラフを示す。

【図11】本明細書に記載の特定の実施形態の特徴による、ＰＣＣＴ走査システムの全て又は一部を実装するために使用され得るコンピュータシステムのブロック図。

【発明を実施するための形態】

【0006】

本開示の目的のために、「Ａ及び／又はＢ」という言い回しは、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示の目的のために、「Ａ、Ｂ、及び／又はＣ」という言い回しは、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ、及びＣ）を意味する。測定範囲に関して使用する場合の「間の」という用語は、測定範囲の両端を含めるものである。本明細書で使用する場合、「Ａ／Ｂ／Ｃ」という表記は、（Ａ）、（Ｂ）、及び／又は（Ｃ）を意味する。

【0007】

本説明では、「一実施形態では（ｉｎ ａｎ ｅｍｂｏｄｉｍｅｎｔ）」又は「実施形態では（ｉｎ ｅｍｂｏｄｉｍｅｎｔｓ）」という言い回しを使用するが、これらは各々、同じ又は異なる実施形態のうちの１つ以上を参照し得る。更に、本開示の実施形態に関して使用される場合、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｖｉｎｇ）」などの用語は同義語である。本開示は、「上方」、「下方」、「頂」、「底」、及び「側」などの視点ベースの説明を使用し得、そのような説明は、議論を容易にするために使用され、開示された実施形態の適用を限定することを意図するものではない。添付の図面は、必ずしも縮尺通りに描かれていない。特記がない限り、共通の対象を記述する「第１の」、「第２の」、及び「第３の」などの序数形容詞の使用は、単に、同じ対象の様々な場合が参照されていることを示し、そのように記述された対象が、時間的、空間的、順位付けて、又は他のいかなるやり方でも、所与の順序でなければならないことを意味するように意図するものではない。

【0008】

以下の詳細な説明では、本明細書の一部を形成する添付の図面を参照し、図面中には実施され得る実施形態が例示として示されている。本開示の範囲から逸脱することなく、他の実施形態が利用され得、構造的又は論理的な変更がなされ得ることを理解されたい。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではない。

【0009】

以下の開示は、本開示の特徴及び機能を実装するための様々な例示的な実施形態及び実施例を説明する。特定の構成要素、配置、及び／又は特徴は、様々な例示的な実施形態に関連して以下に説明されるが、これらは、本開示を簡素化するために使用される例にすぎず、限定することを意図しない。もちろん、任意の実際の実施形態の開発において、システム、ビジネス、及び／又は法的制約への準拠を含む、ある実装から他の実装に変化し得る、開発者の特定の目標を達成するために多数の実装固有の決定がなされなければならないことが理解されるであろう。更に、そのような開発努力は複雑で時間がかかる場合があるが、それにもかかわらず、本開示の利益を有する当業者にとっては日常的な作業であると理解されるであろう。

【0010】

本明細書では、添付の図面に描写されるように、様々な構成要素間の空間的関係及び構成要素の様々な態様の空間的向きを参照し得る。しかしながら、本開示を完全に読んだ後に当業者によって認識されるように、本明細書に記載のデバイス、構成要素、部材、装置などは、任意の所望の向きで位置付けられ得る。したがって、「上方」、「下方」、「上側」、「下側」、「頂」、「底」、又は様々な構成要素間の空間的関係を記述する、又はそのような構成要素の態様の空間的向きを記述する他の同様の用語の使用は、本明細書に記載の構成要素が任意の所望の方向に方向付けられ得るので、それぞれ、構成要素間の相対的関係又はそのような構成要素の態様の空間的向きを記述すると理解されるべきである。要素、動作、及び／又は条件の寸法又は他の特性（例えば、時間、圧力、温度、長さ、幅など）の範囲を記述するために使用される場合、「ＸとＹとの間」という言い回しは、Ｘ及びＹを含む範囲を表す。

【0011】

更に、本開示は、様々な実施例において、参照番号及び／又は参照文字を反復することがある。この反復は、単純化及び明確化を目的としており、それ自体は、論じられている様々な実施形態及び／又は構成間の関係を決定づけるものではない。本開示の特徴及び機能を実装するために使用され得る例示的な実施形態を、添付の図面をより具体的に参照して説明する。

【0012】

従来のコンピュータ断層撮影（ＣＴ）走査システムでは、Ｘ線源によって生成されたＸ線は、対象となる物体を通過し、シンチレータによってフォトダイオードアレイとして実装された検出器によって捕捉される可視光に変換される。フォトダイオードアレイは、光をアナログ電気信号に変換し、アナログ電気信号は、アナログ－デジタル（Ａ／Ｄ）変換器を使用してデジタル信号に変換される。Ａ／Ｄ変換器から出力されるデジタル信号は、ＣＴスキャンと呼ばれるグレースケール画像を生成するために使用される。

【0013】

フォトンカウントＣＴ（ＰＣＣＴ）撮像は、上述した既存のＣＴ撮像技術よりも著しい利点及び改善を提供し得る比較的新しい技術である。フォトンカウントＣＴシステムは、フォトンカウント検出器（ＰＣＤ）を採用し、ＰＣＤは、個々のフォトンの相互作用をＰＣＤに登録する検出器画素のアレイを実装するための半導体層を備える。各相互作用の堆積エネルギーを追跡することによって、ＰＣＤの検出器の画素は、フォトンカウントＣＴがスペクトル又はエネルギー分解ＣＴ技術であるように、おおよそのエネルギースペクトル及び光強度を記録する。対照的に、伝統的なＣＴスキャナは、固定期間中に画素に堆積された電子ノイズだけでなく、１つ以上のフォトンからの総エネルギーが登録されるエネルギー積分検出器（ＥＩＤ）を使用する。したがって、ＥＩＤは、白黒写真に類似する、光度のみを記録する。対照的に、ＰＣＤは、カラー写真に類似する、光度及びスペクトル情報の両方を記録する。

【0014】

フォトンカウントＣＴ撮像は、上述の３ステッププロセスを、ＰＣＤを備える半導体層を介してＸ線から電荷へのより合理化された直接変換に変える。特に、ＰＣＤを実装するために使用される半導体材料は、各Ｘ線フォトンをＸ線のエネルギーに比例する電荷バーストに効率的に変換する。この技術の利点には、改善された信号対雑音、同じＸ線線量で達成され得るより高いコントラストによる患者への減少されたＸ線線量、改善された空間分解能、及びいくつかの「エネルギービン」の使用を通じて、複数の造影剤及び複数のタイプの材料／組織を区別する能力が含まれる。

【0015】

フォトンがＰＣＤで相互作用するとき、得られる電気パルスの高さは、フォトンのエネルギーにほぼ比例する。画素内で生成される各パルスを好適な低エネルギー閾値と比較することによって、（フォトン相互作用及び電子ノイズの両方から生じる）低エネルギーイベントからの寄与をフィルタリングすることができる。結果として、ＰＣＤは、ＥＩＤと比較して、より高い信号対雑音比及びコントラスト対雑音比を有し、同じＸ線暴露レベルでの画像品質の向上、又は同じ画像品質での患者のＸ線線量の減少を可能にする。

【0016】

低エネルギー閾値を上回るより多くのエネルギー閾値の導入は、ＰＣＤをいくつかの別個のエネルギービンに分割することを可能にする。登録された各フォトンは、各画素が入射Ｘ線スペクトルのヒストグラムを測定するように、そのエネルギーに応じて特定のビンに割り当てられる。このスペクトル情報は、従来のＣＴスキャンで取得される推定された平均線形減衰係数とは対照的に、再構築されたＣＴ画像内の各画素の材料組成の定性的な決定を可能にする。加えて、３つ以上のエネルギービンを使用することは、造影剤として一般的に使用されるより重い要素に対する緻密な骨と石灰化との間の区別を可能にし、造影剤注入の前の参照スキャンの必要性を減少させ、それによって、患者が受けるＸ線用量を更に減少させる。

【0017】

図１は、本明細書に記載の実施形態による、典型的なＰＣＣＴシグナルチェーンを実装するためのシステム１００を示す概略ブロック図である。センサ１０４からの順方向信号経路１０２は、電荷感知アンプ（ＣＳＡ）１０６及びパルスシェーパ（ＰＳ）１０８を含み、それにディスクリミネータ１１０及びカウンタ１１２が続く。センサ１０４に入射するＸ線は、電流パルス（又は電荷パケット）を順方向信号経路１０２に注入する。順方向信号経路１０２は、これらの電流パルスをディスクリミネータ１１０の入力で電圧パルスに変換する。ディスクリミネータ１１０は、次いでカウンタ１１２によってカウントされるエネルギーに従って、電流パルスを量子化する。センサ１０４はまた、ゆっくりと変化する漏れ電流の有意成分を含む。補償されないままだと、この漏れ電流は、順方向シグナルチェーンを通過し、ディスクリミネータ１１０の入力でオフセットを生じさせ、測定されたスペクトルを歪める。この効果に対抗するために、ベースライン復元器（ＢＬＲ）１１４が導入される。ＢＬＲ１１４は、ＰＳ出力の長期の値を何らかの所望の電圧に調節する、ＣＳＡ１０６及びＰＳ１０８の周りの遅い負のフィードバックループを作成する。これは、ＣＳＡ１０６入力でゆっくりと変化する電流を注入することによって行う。ＢＬＲ回路１１４は、所望のベースライン電圧Ｖｂｌを参照する線形電圧ゲイン段１１６を含む。電圧ゲイン段１１６の後には、ローパスフィルタ１１８が続き、最後にトランスコンダクタ１２０が続く。線形回路で実装される場合、ＢＬＲ１１４は、平均シェーパ出力電圧（ｓｈａｐｅｒ＿ｏｕｔ）を調節する。フラックスレートが低い場合、すなわち、Ｘ線フラックスによる入力電流が漏れ電流に比べて小さい場合、これは、シェーパ１０８の出力のベースライン電圧を調節することに等しい。

【0018】

図２Ａ及び図２Ｂは、低Ｘ線フラックス下の単純なＰＣＣＴシグナルチェーンの波形を示す。図２Ａでは、波形２００、２０２、及び２０４は、それぞれ、ＣＳＡ（Ｉｉｎ）への入力電流、刺激電流（Ｉｓｔｉｍ）、及びＢＬＲキャンセル電流（Ｉｂｌｒ）に対応する。波形２０６は、シェーパ（ｖｓｈａｐｅｒ）の対応する出力電圧である。同様に、図２Ｂにおいて、波形２０８、２１０、及び２１２は、それぞれ、Ｉｉｎ、Ｉｓｔｍ、及びＩｂｌｒに対応し、波形２１４は、対応するｖｓｈａｐｅｒである。図２Ａ及び図２Ｂのプロットは、３５ｎＡ～５ｎＡの漏れ電流の異なる値を有する刺激のファミリーを示す。ＢＬＲ回路は、全ての場合において、シェーパ出力電圧（ｖｓｈａｐｅｒ）の平均電圧を２００ｍＶに調節する。シェーパ電圧曲線の全ては、目で区別できず、ベースライン電圧は、所望に応じて、２００ｍＶに落ち着く。

【0019】

一般に「アンダーシュート」と呼ばれる問題は、Ｘ線フラックスによる信号電流が漏れ電流に対して有意である場合に発生する。特に、アンダーシュートは、信号電流の平均が、ＢＬＲ回路によるそのキャンセルがベースラインの有意な負のシフトを引き起こすのに十分に高いときに生じる。電荷パケットの形態でＢＬＲ回路の入力に到着する正味の負電荷があるため、ＢＬＲアンダーシュートが発生する。（線形ＢＬＲのように）平均シェーパ電圧を一定に維持するために、ＢＬＲ回路は、平均信号電流に正確に反対する定常正電流を印加しなければならない。イベント間のギャップ中、この正の電流はＢＬＲアンダーシュートを引き起こす。

【0020】

図３Ａ及び図３Ｂは、それぞれ、図２Ａ及び図２Ｂに示される対応する波形２００～２１４のフラックスレートを表す波形３００～３１４を示す。図３Ａ及び図３Ｂに示されるように、ＢＬＲ回路は、シェーパ出力電圧（ｖｓｈａｐｅｒ）曲線が互いの上にあることによって証明されるように、漏れ電流を正常にキャンセルする。しかしながら、平均刺激電流（Ｉｓｔｉｍ）が信号電流からの有意な寄与を含むという事実のため、シェーパ出力電圧のベースラインは、２００ｍＶ未満である。ＢＬＲ回路は、漏れ電流を信号電流と区別する方法がないため、両方をキャンセルする。得られる測定されたスペクトルは、各電荷パルス（他のものと区別できる場合）が低いベースラインから始まるため、低いエネルギーへのシフトを含む。

【0021】

アンダーシュートの効果は、図４において観察することができ、これは、ＰＣＣＴデータの典型的なフレームの５つのカウンタビンのそれぞれについて、ライン４００、４０２、４０４、４０６、４０８におけるビンごとの実際に生成されたイベント（すなわち、「グラウンドトゥルース」）、及びライン４１０、４１２、４１４、４１６、４１８における対応するカウンタ出力を示す。グラウンドトゥルースに対しておおよそ１～２メガカウント／秒（Ｍｃｐｓ）のカウントの増加は、ビン０及び１において観察され得（ライン４００をライン４１０と比較し、ライン４０２をライン４１２と比較する）、アンダーシュートがより高いエネルギーイベントをより低いエネルギービンにおいて誤ってカウントされることを引き起こすという証拠として機能する。

【0022】

図５に示される波形５００、５０２、５０４、５０６、５０８は、漏れ電流をキャンセルするＢＬＲの有効性を示す。図５に示すように、５０ｎＡの漏れ電流でのカウント結果と０ｎＡの漏れ電流でのカウント結果との差は無視できるほどであり、どちらの場合もアンダーシュート効果は実質的に同じである。

【0023】

図６に示される波形６００、６０２、６０４、６０６、６０８、６１０は、ＢＬＲアンダーシュート効果を実証する別の実験の結果を示す。特に、図６に示される波形６００～６１０は、様々なフラックスレートで現実的なスペクトルを有する１０Ｍｃｐｓ、５０キロ電子ボルト（ｋｅＶ）の周期的なトーンの重ね合わせで行われる一連のシミュレーションの結果である。出力スペクトルは、閾値スイープを使用して捕捉した。トーンが出力スペクトルで明確に見えるように、スペクトルフラックスを低レベルに維持した。１ｎＡフラックスでは、ＢＬＲがオン（波形６００）であるか、又はオフ（波形６０２）であるかにかかわらず、スペクトルに観察可能な差はない。１０ｎＡのフラックスでは、波形６０８のピークの位置によって証明されるように、ＢＬＲがオンであるときに、観察されたトーンにおいて、より低いエネルギーへのシフトが生じる。ＢＬＲがオフでは、トーンは変わらない。漏れ電流が印加されると、トーンは、ＢＬＲがオフ（波形６１０）で劇的に高くシフトし、一方、ＢＬＲがオン（波形６０８）で同じエネルギーレベルに留まる。この結果を以下の表１にまとめる。

【表1】

【0024】

アンダーシュートは望ましくないが、ＢＬＲを使用して漏れ電流をキャンセルする利点は、コストを大きく上回る。アンダーシュート効果は、決定論的なフラックス変化への応答である。後処理でこれを修正する機会がある。漏れ電流は、フラックスが一定のままであっても、多くのフレームにわたって変化する可能性がある。更に、漏れ電流は、画素ごとに、又はセンサのエージング又は温度に応じて変化し得る。したがって、アンダーシュート効果を回避するよりも漏れ電流をキャンセルすることがはるかに重要である。したがって、ＢＬＲループを使用することが望ましく、ＢＬＲループは、漏れ電流の大部分をキャンセルするのに十分なループゲインを有する必要がある。

【0025】

必要とされるのは、低信号アクティビティの期間中の順方向信号経路又はベースライン電圧の正確な制御のいずれにも影響を与えることなく、信号イベント中のＢＬＲ回路の応答を抑制する方法である。従来の方法では、パルスシェーパ電圧は、所望のベースライン電圧に設定されたリファレンス電圧と比較される。フィードバックループは、信号電流が存在しない場合、シェーパ電圧をリファレンス電圧に等しくなるように強制する。しかしながら、信号イベントの間、フィードバックループは、正の信号を積分し、シェーパ電圧上に負のオフセットを作成する。

【0026】

本明細書に記載の実施形態の特徴によれば、ディスクリミネータ出力は、検出されたパルス形状をモデル化する特定の伝達関数を有するデジタル－アナログ変換器（ＤＡＣ）を駆動するデジタル信号として使用される。ＤＡＣは、超過された最高ディスクリミネータ閾値に等しい電圧を出力する。得られるＤＡＣ出力は、パルスシェーパ電圧を大まかに追跡する、密に量子化された連続時間波形である。これにより、ＢＬＲ回路は、信号電荷をキャンセルする必要がなくなり、意図されたように漏れ電流をキャンセルすることに焦点を合わせることが可能になる。

【0027】

図７は、本明細書に記載の実施形態による、ＢＬＲ回路のアクティブな基準を実装するためのシステム７００を図示する概略ブロック図である。システム１００（図１）と同様に、システム７００において、センサ７０４からの順方向信号経路７０２は、電荷感知アンプ（ＣＳＡ）７０６及びパルスシェーパ（ＰＳ）７０８を含み、それにディスクリミネータ７１０及びカウンタ７１２が続く。センサ７０４に入射するＸ線は、電流パルス（又は電荷パケット）を順方向信号経路７０２に注入する。順方向信号経路７０２は、これらの電流パルスをディスクリミネータ７１０の入力で電圧パルスに変換する。ディスクリミネータ７１０は、次いでカウンタ７１２によってカウントされるエネルギーに従って、電流パルスを量子化する。上で詳細に説明された理由のために、システム７００は、ＢＬＲ７１４を含み、ＢＬＲ７１４は、（また、上で説明されたように）ＰＳ出力の長期値を何らかの所望の電圧への調節する、ＣＳＡ７０６及びＰＳ７０８の周りの遅い負のフィードバックループを作成する。これは、ＣＳＡ７０６入力でゆっくりと変化する電流を注入することによって行う。ＢＬＲ回路７１４は、線形電圧ゲイン段７１６と、それに続くローパスフィルタ７１８及びトランスコンダクタ７２０を含む。本明細書に記載の実施形態の特徴によれば、スタティックベースライン電圧Ｖｂｌに参照される代わりに、電圧ゲイン段７１６は、デジタル－アナログ変換器（ＤＡＣ）７２２からのダイナミック／アクティブな基準出力に参照され、その入力は、ディスクリミネータ７１０の出力に結び付けられる。上述のように、ＤＡＣ７２２は、検出されたパルス形状をモデル化する伝達関数を実装する。特に、ＤＡＣ７２２は、超過された最高ディスクリミネータ閾値に等しい電圧を出力する。

【0028】

ＢＬＲ回路からのフィードバックは、示されるようにＰＣＣＴシグナルチェーンの入力に適用され得るか、又はＣＳＡ１０６の出力などの中間ノードに適用することができることが認識されるであろう。

【0029】

ＢＬＲ７１４は、線形ゲイン段７１６を比較器に置き換えることによってデルタ変調器として機能するように修正されることができることが認識されるであろう。この構成では、ローパスフィルタ７１８は、デルタ変調器内の積分器として機能する。

【0030】

図８は、各々が例示的な５レベルディスクリミネータのデジタル出力に対応する、指定されたシェーパ電圧（Ｖｓｈ）範囲のＤＡＣ７１０から出力される例示的なアクティブな基準信号を示すチャート８００である。例えば、ライン８０２を参照すると、Ｖｓｈが第１の閾値電圧Ｖｔｈ０未満の場合、ディスクリミネータ出力は、０００００となり、ＤＡＣからゲイン段に入力されるアクティブな基準信号は、所望のベースライン電圧Ｖｂｌに等しくなる。ライン８０４を参照すると、ＶｓｈがＶｔｈ０以上かつ第２の閾値電圧Ｖｔｈ１未満である場合、ディスクリミネータ出力は、００００１となり、ＤＡＣからゲイン段に出力されるアクティブな基準信号は、Ｖｔｈ０となる。ライン８０６を参照すると、ＶｓｈがＶｔｈ１以上かつ第３のリファレンス電圧Ｖｔｈ２未満である場合、ディスクリミネータ出力は、０００１１となり、ＤＡＣからゲイン段に入力されるアクティブな基準信号は、Ｖｔｈ１となる。ライン８０８を参照すると、ＶｓｈがＶｔｈ２以上かつ第４のリファレンス電圧Ｖｔｈ３未満である場合、ディスクリミネータ出力は、００１１１となり、ＤＡＣからゲイン段に入力されるアクティブな基準信号は、Ｖｔｈ２となる。ライン８１０を参照すると、ＶｓｈがＶｔｈ３以上かつ第５の閾値電圧Ｖｔｈ４未満である場合、ディスクリミネータ出力は、０１１１１となり、ＤＡＣからゲイン段に入力されるアクティブな基準信号は、Ｖｔｈ３となる。最後に、ライン８１２を参照すると、ＶｓｈがＶｔｈ４以上である場合、ディスクリミネータ出力は、１１１１１となり、ＤＡＣからゲイン段に入力されるアクティブな基準信号は、Ｖｔｈ４となる。

【0031】

上述のように、図８に描写される例は、５レベルディスクリミネータのためのものである。しかしながら、本明細書に記載の技術は、教示の趣旨又は範囲から逸脱することなく、所望に応じてより多い又はより少ないレベルに拡張することができる。Ｖｔｈ［０：４］は、順方向信号経路上でシェーパ電圧Ｖｓｈが比較されるディスクリミネータレベルである。Ｖｂｌは、所望のベースライン電圧である。ＤＡＣは、瞬時のディスクリミネータデジタル出力に応じて、Ｖｂｌ、Ｖｔｈ［０：４］のうちの１つを出力する。

【0032】

得られるＤＡＣ出力は、パルスシェーパ電圧を大まかに追跡する、密に量子化された連続時間波形である。これにより、ＢＬＲ回路は、信号電荷をキャンセルする必要がなくなり、意図されたように漏れ電流をキャンセルすることに焦点を合わせることが可能になる。

【0033】

図９及び図１０は、スタティックリファレンスが配備される（図１に示されるような）従来のＢＬＲ回路及びダイナミックリファレンスが配備される（図７に示されるような、本明細書に記載の実施形態によるＢＬＲ回路に関連する波形を示す。特に、図９において、波形９００は、スタティックリファレンス信号を描写しており、波形９０２は、シェーパ電圧信号を描写している。図１０において、波形１０００は、本明細書に記載の実施形態に従って生成されたダイナミックリファレンス信号を描写しており、波形１００２は、シェーパ電圧信号を描写している。平衡状態のＢＬＲ回路は、シェーパ電圧（Ｖｓｈ）とリファレンス電圧（Ｖｒｅｆ）との差の積分がゼロであることを保証する。グラフィカルな用語では、これは、Ｖｓｈ－Ｖｒｅｆによって定義される曲線の下の領域が、正の領域（Ｖｓｈ＞Ｖｒｅｆ、領域９０６に対応する）と同じくらいの負の領域（Ｖｓｈ＜Ｖｒｅｆ、領域９０４に対応する）を有することを意味する。図９において、Ｖｓｈの大きな正のピークは、大きな正の領域を蓄積する。これを等しい負の領域とバランスさせるために、ＶｓｈはＶｒｅｆに対して負にシフトされなければならない。図１０において、ダイナミックリファレンスは、Ｖｓｈ － Ｖｒｅｆによって蓄積される正の領域を減少させる。結果として、Ｖｓｈは、Ｖｓｈ－Ｖｒｅｆの正の領域（領域１００４を含む）及び負の領域（領域１００６を含む）のバランスをとるためにそれほどシフトする必要はない。したがって、図９及び図１０に示されるように、スタティックリファレンスが採用される従来の方法（図９）と比較して、ダイナミックリファレンス電圧が採用される本明細書に記載の実施形態のＢＬＲ回路は、はるかに少ない信号イベントを積分し、それによってベースラインのアンダーシュートを低減する。

【0034】

図１１は、本明細書に記載の実施形態による、より具体的には、上記で説明される図に示されるような技術の少なくとも一部を実装するように構成され得る例示的なシステム１１００を示すブロック図である。図１１に示されるように、システム１１００は、システムバス１１０６を通してメモリ素子１１０４に結合された、少なくとも１つのプロセッサ１１０２、例えばハードウェアプロセッサ１１０２を含み得る。したがって、システムは、プログラムコード及び／又はデータをメモリ素子１１０４内に格納し得る。また、プロセッサ１１０２は、システムバス１１０６を介してメモリ素子１１０４からアクセスされるプログラムコードを実行し得る。一態様では、システムは、プログラムコードを格納及び／又は実行するのに適しているコンピュータとして実装され得る。しかしながら、システム１１００が、本開示に記載された機能を実行することができるプロセッサ及びメモリを含む任意のシステムの形態で実装され得ることが理解されるべきである。

【0035】

いくつかの実施形態では、プロセッサ１１０２は、本明細書で論じされるようなアクティビティ、具体的には、本明細書に記載の実施形態に関連するアクティビティを実行するためのソフトウェア又はアルゴリズムを実行することができる。プロセッサ１１０２は、非限定的な例として、マイクロプロセッサ、ＤＳＰ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックアレイ（ＰＬＡ）、集積回路（ＩＣ）、特定用途向けＩＣ（ＡＳＩＣ）、又は仮想マシンプロセッサ、を含むプログラマブルロジックを提供するハードウェア、ソフトウェア、又はファームウェアの任意の組み合わせを含み得る。プロセッサ１１０２は、プロセッサ１１０２がメモリ素子１１０４から読み取る、又はメモリ素子１１０４に書き込むことができるように、例えばダイレクトメモリアクセス（ＤＭＡ）構成においてメモリ素子１１０４に通信可能に結合され得る。

【0036】

一般に、メモリ素子１１０４は、ダブルデータレート（ＤＤＲ）ランダムアクセスメモリ（ＲＡＭ）、シンクロナスＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、フラッシュ、読み取り専用メモリ（ＲＯＭ）、光メディア、仮想メモリ領域、磁気メモリ若しくはテープメモリ、又は任意の他の好適な技術、を含む任意の好適な揮発性又は不揮発性メモリ技術を含み得る。特記がない限り、本明細書で論じられるメモリ素子のいずれも、「メモリ」という広義の用語に包含されるものとして解釈されるべきである。システム１１００の構成要素のいずれかとの間で測定、処理、追跡、又は送信が行われる情報は、その全てが好適ないずれの時間枠でも参照することができる、任意のデータベース、レジスタ、制御リスト、キャッシュ、又はストレージ構造において提供することができる。任意のそのようなストレージオプションは、本明細書で使用される場合、「メモリ」という広義の用語に含まれ得る。同様に、本明細書に記載の潜在的な処理要素、モジュール、及び機械のいずれも、「プロセッサ」という広義の用語に包含されるものとして解釈されるべきである。本明細書の図に示される要素の各々は、それらが、例えば、これらの要素のうちの別の要素と類似する、又は同一のハードウェアを有するシステムと通信することができるように、ネットワーク環境において、データ又は情報を受信する、送信する、及び／又はそれ以外の方法で通信するための好適なインターフェースを含み得る。

【0037】

特定の例示的な実装では、本明細書で概説する実施形態を実装するための機構は、非一時媒体、例えば、ＡＳＩＣ、ＤＳＰ命令、プロセッサによって実行されるソフトウェア（潜在的にオブジェクトコード及びソースコードを含む）、又は他の同様のマシンなどで提供される埋め込みロジックを含み得る、１つ以上の有形媒体にエンコードされたロジックによって実装され得る。これらの例のいくつかでは、例えば、図１１に示されるメモリ素子１１０４などのメモリ素子は、本明細書に記載の動作に使用されるデータ又は情報を格納することができる。これには、本明細書に記載のアクティビティを遂行するように実行される、ソフトウェア、ロジック、コード、又はプロセッサ命令を格納することができるメモリ素子が含まれる。プロセッサは、本明細書で詳述される動作を達成するために、データ又は情報に関連付けられた任意のタイプの命令を実行することができる。一実施例では、例えば、図１１に示されるプロセッサ１１０２などのプロセッサは、ある状態若しくは物から別の状態若しくは物に要素若しくはアーティクル（例えば、データ）を変換することができる。別の実施例では、本明細書に概説されるアクティビティは、固定ロジック又はプログラマブルロジック（例えば、プロセッサによって実行されるソフトウェア／コンピュータ命令）で実装され得、本明細書で識別される要素は、デジタルロジック、ソフトウェア、コード、電子命令、又はそれらの任意の好適な組み合わせを含む、何らかのタイプのプログラマブルプロセッサ、プログラマブルデジタルロジック（例えば、ＦＰＧＡ、ＤＳＰ、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み取り専用メモリ（ＥＥＰＲＯＭ））又はＡＳＩＣとすることができる。

【0038】

メモリ素子１１０４は、例えば、ローカルメモリ１１０８及び１つ以上のバルクストレージデバイス１１１０などの１つ以上の物理メモリデバイスを含み得る。ローカルメモリは、プログラムコードの実際の実行中に一般的に使用されるＲＡＭ又は他の非永続的なメモリデバイスを指し得る。バルクストレージデバイスは、ハードドライブ又は他の永続的データストレージデバイスとして実装され得る。処理システム１１００は、実行中にバルクストレージデバイス１１１０からプログラムコードを取得しなければならない回数を減らすために、少なくとも何らかのプログラムコードの一時的なストレージを提供する１つ以上のキャッシュメモリ（図示せず）も含み得る。

【0039】

図１１に示すように、メモリ素子１１０４は、エネルギービンイベントカウントモジュール１１２０を格納し得る。様々な実施形態では、モジュール１１２０は、ローカルメモリ１１０８に、１つ以上のバルクストレージデバイス１１１０に、又はローカルメモリ及びバルクストレージデバイスから離れて格納され得る。システム１１００は更に、モジュール１１２０の実行を容易にすることができるオペレーティングシステム（図１１には図示せず）を実行し得ることが理解されるべきである。実行可能なプログラムコード及び／又はデータの形で実装されているモジュール１１２０は、システム１１００によって、例えばプロセッサ１１０２によって読み取られ、書き込まれ、及び／又は実行され得る。モジュール１１２０からの読み取り、モジュール１１２０への書き込み、及び／又はモジュール１１２０を実行するのに応答して、システム１１００は、本明細書に記載の１つ以上の動作又は方法ステップを実行するように構成され得る。

【0040】

入力デバイス１１１２及び出力デバイス１１１４として描写される入力／出力（Ｉ／Ｏ）デバイスは、任意選択で、システムに結合され得る。入力デバイスの例としては、キーボード、マウスなどのポインティングデバイスなどが挙げられるが、これらに限定されない。出力デバイスの例としては、モニタ若しくはディスプレイ、スピーカなどが挙げられるが、これらに限定されない。いくつかの実装では、システムは、出力デバイス１１１４のためのデバイスドライバ（図示せず）を含み得る。入力及び／又は出力デバイス１１１２、１１１４は、直接的に又は介在するＩ／Ｏコントローラを通してシステム１１００に結合され得る。更に、センサ１１１５は、直接的に又は介在するコントローラ及び／又はドライバを通してシステム１１００に結合され得る。

【0041】

一実施形態では、入力デバイス及び出力デバイスは、組み合わされた入力／出力デバイス（入力デバイス１１１２及び出力デバイス１１１４を囲む破線で図１１に示される）として実装され得る。このような組み合わせデバイスの一例は、「タッチスクリーンディスプレイ」又は単に「タッチスクリーン」とも呼ばれることもあるタッチセンシティブディスプレイである。このような実施形態では、デバイスへの入力は、タッチスクリーンディスプレイ上又はタッチスクリーンディスプレイの近くの、例えば、スタイラス又はユーザの指などの物理的な物体の動きによって提供され得る。

【0042】

介在するプライベートネットワーク又は公衆ネットワークを通して他のシステム、コンピュータシステム、遠隔ネットワークデバイス、及び／又は遠隔ストレージデバイスに結合されることを可能にするために、ネットワークアダプタ１１１６もまた任意選択でシステム１１００に結合され得る。ネットワークアダプタは、上記システム、デバイス及び／又はネットワークによってシステム１１００に送信されたデータを受信するためのデータ受信機と、システム１１００から上記システム、デバイス及び／又はネットワークにデータを送信するためのデータ送信機と、を備え得る。モデム、ケーブルモデム、及びイーサネットカードは、システム１１００とともに使用され得る異なるタイプのネットワークアダプタの例である。

【0043】

実施例１は、フォトンカウントコンピュータ断層撮影（「ＰＣＣＴ」）シグナルチェーンのためのベースライン復元（「ＢＬＲ」）回路を実装するための回路構成を提供し、この回路構成は、ＰＣＣＴシグナルチェーンからシェーパ電圧を受信するためのマルチレベルディスクリミネータ回路であって、シェーパ電圧が収まる範囲の電圧のうちの１つを示すデジタル信号を出力する、ディスクリミネータ回路と、ディスクリミネータ回路から出力されたデジタル信号を受信するように接続されたデジタル－アナログ変換器（「ＤＡＣ」）であって、受信したデジタル信号を対応するアクティブな基準電圧に変換する、ＤＡＣと、シェーパ電圧とアクティブな基準電圧との差に比例するキャンセル電流をＰＣＣＴシグナルチェーンの特定のノードにおいて注入するフィードバック回路と、を含む。

【0044】

実施例２は、シェーパ電圧とアクティブな基準電圧との差が、リニアアンプによって計算される、実施例１に記載の回路構成を提供する。

【0045】

実施例３は、リニアアンプから出力された信号が、ローパスフィルタの入力に適用される、実施例２の回路構成を提供する。

【0046】

実施例４は、ローパスフィルタから出力されたフィルタリングされた電圧信号を受信し、フィルタリングされた電圧信号を電流信号に変換し、かつ電流信号をＰＣＣＴシグナルチェーンの入力にフィードバックするように接続されたトランスコンダクタを更に備える、実施例３に記載の回路構成を提供する。

【0047】

実施例５は、ローパスフィルタが、積分器として機能する、実施例２～４のいずれか１つに記載の回路構成を提供する。

【0048】

実施例６は、ＢＬＲ回路が、デルタ変調器である、実施例１～５のいずれか１つに記載の回路構成を提供する。

【0049】

実施例７は、シェーパ電圧とアクティブな基準電圧との差が、比較器によって計算される、実施例１～６のいずれか１つに記載の回路構成を提供する。

【0050】

実施例８は、比較器の出力が、ローパスフィルタの入力に適用される、実施例７に記載の回路構成を提供する。

【0051】

実施例９は、ＢＬＲ回路が、クロックされている、実施例６～８のいずれか１つに記載の回路構成を提供する。

【0052】

実施例１０は、比較器のオフセットをゼロにするために、チョッパ安定化が適用される、実施例９に記載の回路構成を提供する。

【0053】

実施例１１は、キャンセル電流が、ＰＣＣＴシグナルチェーンの入力において注入される、実施例１～１０のいずれか１つに記載の回路構成を提供する。

【0054】

実施例１２は、フォトカウントコンピュータ断層撮影（「ＰＣＣＴ」）シグナルチェーンに関連してベースライン復元（「ＢＬＲ」）を実装する方法を提供し、この方法は、ＰＣＣＴシグナルチェーンからシェーパ電圧を受信し、シェーパ電圧が収まる範囲の電圧のうちの１つを示すデジタル信号を生成することと、受信したデジタル信号を対応するアクティブな基準電圧に変換することと、シェーパ電圧とアクティブな基準電圧との差に比例するキャンセル電流をＰＣＣＴシグナルチェーンの入力において注入することと、を含む。

【0055】

実施例１３は、シェーパ電圧とアクティブな基準電圧との差が、リニアアンプによって計算される、実施例１２に記載の方法を提供する。

【0056】

実施例１４は、リニアアンプから出力された信号をローパスフィルタの入力に適用することを更に含む、実施例１２又は１３に記載の方法を提供する。

【0057】

実施例１５は、比較器電圧をフィルタリングすることと、フィルタリングされた比較器電圧を電流信号に変換することと、電流信号をＰＣＣＴシグナルチェーンの入力にフィードバックすることと、を更に含む、実施例１２～１４のいずれか１つに記載の方法を提供する。

【0058】

実施例１６は、フィルタリング、変換、及びフィードが、デルタ変調器として効果的に機能する、実施例１５に記載の方法を提供する。

【0059】

実施例１７は、ローパスフィルタが、積分器として機能する、実施例１４～１６のいずれか１つに記載の方法を提供する。

【0060】

実施例１８は、シェーパ電圧とアクティブな基準電圧との差が、比較器によって計算される、実施例１２～１７のいずれか１つに記載の方法を提供する。

【0061】

実施例１９は、比較器から出力された信号が、ローパスフィルタの入力に適用される、実施例１８に記載の方法を提供する。

【0062】

実施例２０は、ＢＬＲを実装するための回路をクロックすることを更に含む、実施例１６～１９のいずれか１つに記載の方法を提供する。

【0063】

実施例２１は、入力比較器のオフセットをゼロにするために、チョッパ安定化を適用することを更に含む、実施例１２～２０のいずれか１つに記載の方法を提供する。

【0064】

実施例２２は、キャンセル電流が、ＰＣＣＴシグナルチェーンの入力において注入される、実施例１２～２１のいずれか１つに記載の方法を提供する。

【0065】

実施例２３は、フォトンカウントコンピュータ断層撮影（「ＰＣＣＴ」）シグナルチェーンのためのベースライン復元（「ＢＬＲ」）を実行するための装置であって、ＰＣＣＴシグナルチェーンからシェーパ電圧を受信し、シェーパ電圧の検出されたレベルを示すデジタル信号を出力するための第１の回路構成と、第１の回路構成から出力されたデジタル信号をアクティブな基準電圧に変換するための第２の回路構成と、シェーパ電圧とアクティブな基準電圧との差に比例するキャンセル電流をＰＣＣＴシグナルチェーンの入力において注入するための第３の回路構成と、を備え、第３の回路構成が、シェーパ電圧とアクティブな基準電圧との差を出力するための、リニアアンプ及び比較器のうちの少なくとも１つを備える、装置を提供する。

【0066】

実施例２４は、リニアアンプから出力された信号が、ローパスフィルタの入力に適用される、実施例２３に記載の装置を提供する。

【0067】

実施例２５は、ローパスフィルタから出力されたフィルタリングされた電圧信号を受信し、フィルタリングされた電圧信号を電流信号に変換し、かつ電流信号をＰＣＣＴシグナルチェーンの入力にフィードバックするように接続されたトランスコンダクタを更に備える、実施例２４に記載の装置。

【0068】

実施例２６は、ローパスフィルタが、積分器として機能する、実施例２４又は２５に記載の装置を提供する。

【0069】

実施例２７は、ＢＬＲが、デルタ変調器を使用して実装される、実施例２３～２６のいずれか１つに記載の装置を提供する。

【0070】

本明細書に概説される仕様、寸法、及び関係の全て（例えば、要素、動作、ステップなどの数）は、例示及び教示のみの目的のために提供されたものであることに留意すべきである。そのような情報は、本開示の趣旨、又は添付の特許請求の範囲から逸脱することなく大きく変動し得る。仕様は、１つの非限定的な例にのみ適用され、したがって、それらはそのように解釈されるべきである。前述の説明において、例示的な実施形態は、特定の構成要素配置を参照して説明されている。添付の特許請求の範囲から逸脱することなく、このような実施形態に対して様々な修正及び変更を加え得る。したがって、説明及び図面は、制限的な意味ではなく、例示的な意味で捉えられるべきである。

【0071】

本明細書で提供される多くの実施例では、相互作用は、２つ、３つ、４つ、又はそれ以上の電気的構成要素に関して記述され得ることに留意されたい。しかしながら、これは、明瞭化及び単なる例示の目的でなされたものである。システムは、任意の好適な方法で統合され得ることを認識されるべきである。同様の設計の代替手段に従って、図面の示された部品、モジュール、及び素子のいずれも様々の可能な構成に組み合わせられ得、それらの全ては明らかに本明細書の広範な範囲内にある。特定の場合では、所与の一連のフローの機能性のうちの１つ以上を、限られた数の電気要素のみに言及することによって記載する方が容易となり得る。図の電気回路及びその教示は、容易に拡張可能であり、より多くの構成要素、並びにより複雑で／洗練された配置及び構成に対応し得ることが理解されるべきである。したがって、提供される実施例は、範囲を制限したり、無数の他のアーキテクチャに適用される可能性があるものとして電気回路の広範な教示を阻害したりするべきではない。

【0072】

また、本明細書では、「ある実施形態」、「例示的な実施形態」、「一実施形態」、「別の実施形態」、「いくつかの実施形態」、「様々な実施形態」、「他の実施形態」、「代替実施形態」などに含まれる様々な特徴（例えば、要素、構造、モジュール、構成要素、ステップ、動作、特性など）への言及は、任意のそのような特徴が本開示の１つ以上の実施形態に含まれるが、同じ実施形態で組み合わされ得る、又は必ずしも組み合わされなくてもよいことを意味するように意図されていることに留意すべきである。

【0073】

また、回路アーキテクチャに関連する機能は、図に示されるシステムによって、又はシステム内で実行され得る可能な回路アーキテクチャ機能の一部のみを示していることに留意すべきである。これらの動作の一部は、必要に応じて削除若しくは除去され得、又は、本開示の範囲から逸脱することなく、これらの動作は、大幅に修正又は変更され得る。更に、これらの動作のタイミングは、大幅に変更され得る。前述の動作フローは、例示及び考察のために提供されている。実質的な柔軟性は、本開示の教示から逸脱することなく、任意の好適な配置、時系列、構成、及びタイミング機構が提供され得るという点で、本明細書に記載の実施形態によって提供される。

【0074】

多数の他の変更、置換、変形、交代、及び修正は、当業者に確認され得、本開示は、添付の特許請求の範囲内にあるような全てのそのような変更、置換、変形、交代、及び修正を包含することが意図される。

【0075】

なお、上述のデバイス及びシステムの全ての任意選択の特徴は全て、本明細書に記載の方法又はプロセスに関して実装され得、実施例の詳細は、１つ以上の実施形態であらゆる箇所で使用され得る。

【0076】

これらの（上記）例における「～ための手段」には、あらゆる好適なソフトウェア、回路構成、ハブ、コンピュータコード、ロジック、アルゴリズム、ハードウェア、コントローラ、インターフェース、リンク、バス、通信経路などとともに、本明細書で論じるあらゆる好適な構成要素を使用することが含まれる（但し、これに限定されない）。

【0077】

上記で提供される実施例、並びに本明細書で提供される多くの他の実施例を用いて、相互作用は、２つ、３つ、又は４つのネットワーク要素に関して記述され得ることに留意されたい。しかしながら、これは、明瞭化及び単なる例示の目的でなされたものである。特定の場合では、所与の一連のフローの機能性のうちの１つ以上を、限られた数のネットワーク要素のみに言及することによって記載する方が容易となり得る。添付の図（及びそれらの教示）に示され、及び参照して説明されるトポロジーは、容易に拡張可能であり、多くの構成要素、並びにより複雑で／洗練された配置及び構成に対応し得ることが理解されるべきである。したがって、提供される実施例は、範囲を制限したり、無数の他のアーキテクチャに適用される可能性があるものとして示されたトポロジーの広範な教示を阻害したりするべきではない。

【0078】

また、前述のフロー図のステップが、図に示される通信システムによって、又はその内部で実行され得る可能なシグナリングシナリオ及びパターンの一部のみを示していることに留意することが重要である。これらのステップの一部は、必要に応じて削除又は除去され得、又は、本開示の範囲から逸脱することなく、これらのステップは、大幅に修正又は変更され得る。加えて、これらの動作の多くは、１つ以上の追加の動作と同時に、又は並行して実行されるものとして説明されている。しかしながら、これらの動作のタイミングは、大幅に変更され得る。前述の動作フローは、例示及び考察のために提供されている。実質的な柔軟性は、本開示の教示から逸脱することなく、任意の好適な配置、時系列、構成、及びタイミング機構が提供され得るという点で、図に示される通信システムによって提供される。

【0079】

本開示は、特定の配置及び構成を参照して詳細に説明されているが、これらの例示的な構成及び配置は、本開示の範囲から逸脱することなく、大幅に変更され得る。例えば、本開示は、特定の通信交換を参照して説明されているが、本明細書に記載の実施形態は、他のアーキテクチャに適用可能であり得る。

【0080】

多数の他の変更、置換、変形、交代、及び修正は、当業者に確認され得、本開示は、添付の特許請求の範囲内にあるような全てのそのような変更、置換、変形、交代、及び修正を包含することが意図される。本明細書に添付される特許請求の範囲を解釈するに当たり、米国特許商標庁（ＵＳＰＴＯ）及び、加えて、本出願において発行されたいずれかの特許の読者も支援するために、出願人は、（ａ）添付の特許請求の範囲のいずれも、本明細書の出願日に存在するように、「～ための手段」又は「～ためのステップ」という用語が特定の請求項において特異的に用いられない限り、米国特許法第１４２条第６項を行使することを意図せず、（ｂ）本明細書のいかなる言及によっても、添付の特許請求の範囲に別様に反映されないいかなる方法においても本開示を制限することを意図しない。

【符号の説明】

【0081】

１００ システム
１０２ 順方向信号経路
１０４ センサ
１０６ 電荷感知アンプ（ＣＳＡ）
１０８ パルスシェーパ（ＰＳ）
１１０ ディスクリミネータ
１１２ カウンタ
１１４ ベースライン復元器（ＢＬＲ）
１１６ 線形電圧ゲイン段
１１８ ローパスフィルタ
１２０ トランスコンダクタ

【図1】

【図2A】

【図2B】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【国際調査報告】