(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-05-27
(54)【発明の名称】モデルアーキテクチャ検索及びハードウェアの最適化
(51)【国際特許分類】
H03F 1/32 20060101AFI20240520BHJP
【ＦＩ】
H03F1/32 141
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023570020
(86)(22)【出願日】2022-05-09
(85)【翻訳文提出日】2024-01-09
(86)【国際出願番号】 US2022028292
(87)【国際公開番号】W WO2022240730
(87)【国際公開日】2022-11-17
(31)【優先権主張番号】63/187,536
(32)【優先日】2021-05-12
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/732,809
(32)【優先日】2022-04-29
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＢＬＵＥＴＯＯＴＨ
２．ＶＯＬＴＥＲＲＡ
３．イーサネット
(71)【出願人】
【識別番号】520490417
【氏名又は名称】アナログ ディヴァイスィズ インク
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】タオ・ユ
(72)【発明者】
【氏名】クリストバル・アレッサンドリ
(72)【発明者】
【氏名】フランク・ヤウル
(72)【発明者】
【氏名】ウェンジエ・ル
(72)【発明者】
【氏名】シャム・チャンドラセカール・ナムビア
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA41
5J500AC21
5J500AF07
5J500AF08
5J500AF17
5J500AK26
5J500AK34
5J500AK41
5J500AM13
5J500AS14
5J500AT01
5J500AT07
5J500NG03
5J500NG06
(57)【要約】
ハードウェア構成に対してモデルアーキテクチャ検索を使用することに関するシステム、デバイス、及び方法が提供される。方法は、コンピュータ実装システムによって、処理ユニットのプールに関連付けられた情報を受信することと、コンピュータ実装システムによって、データ変換動作に関連付けられたデータセットを受信することと、データセット及び処理ユニットのプールに関連付けられた情報に基づいて、データ変換動作に関連付けられたパラメータ化されたモデルをトレーニングすることであって、トレーニングは、プール内の処理ユニットの少なくともサブセットを構成することに関連付けられたパラメータ化されたモデルの少なくとも１つのパラメータを更新することを含む、トレーニングすることと、トレーニングに基づいて、プール内の処理ユニットの少なくともサブセットのための１つ以上の構成を出力することと、を含む。
【特許請求の範囲】
【請求項1】
方法であって、コンピュータ実装システムによって、処理ユニットのプールに関連付けられた情報を受信することと、
前記コンピュータ実装システムによって、データ変換動作に関連付けられたデータセットを受信することと、
前記データセット及び前記処理ユニットのプールに関連付けられた前記情報に基づいて、前記データ変換動作に関連付けられたパラメータ化されたモデルをトレーニングすることであって、前記トレーニングは、前記プール内の前記処理ユニットの少なくともサブセットを構成することに関連付けられた前記パラメータ化されたモデルの少なくとも１つのパラメータを更新することを含む、トレーニングすることと、
前記トレーニングに基づいて、前記プール内の前記処理ユニットの少なくとも前記サブセットのための１つ以上の構成を出力することと、を含む、方法。
【請求項2】
前記処理ユニットの前記プールは、１つ以上の算術演算及び１つ以上の信号選択動作を実行する、請求項１に記載の方法。
【請求項3】
前記パラメータ化されたモデルを生成することを更に含み、前記生成することは、前記プール内の前記処理ユニットの各々から、複数の微分可能な関数ブロックのうちの１つの間のマッピングを生成することを含む、請求項１に記載の方法。
【請求項4】
前記パラメータ化されたモデルを前記トレーニングすることは、前記処理ユニットの前記プールに関連付けられた前記情報によって示されるハードウェアリソース制約に更に基づいている、請求項１に記載の方法。
【請求項5】
前記データ変換動作は、少なくとも第１のデータ変換及び第２のデータ変換のシーケンスを含み、前記トレーニングは、
前記第１のデータ変換に関連付けられた第１のパラメータと、前記第２のデータ変換に関連付けられた第２のパラメータと、を計算することを含む、請求項１に記載の方法。
【請求項6】
前記第１のデータ変換に関連付けられた前記第１のパラメータ及び前記第２のデータ変換に関連付けられた前記第２のパラメータを前記計算することは、逆伝播及び損失関数に更に基づいている、請求項５に記載の方法。
【請求項7】
前記シーケンスにおける前記第１のデータ変換又は前記第２のデータ変換は、実行可能命令コードに関連付けられている、請求項５に記載の方法。
【請求項8】
前記データ変換動作は、非線形電子コンポーネントへの入力信号を予歪するためのデジタル予歪（ＤＰＤ）に関連付けられ、前記シーケンスにおける前記第１のデータ変換は、前記第１のパラメータに基づいて、前記入力信号からメモリ項を選択することを含み、
前記シーケンスにおける前記第２のデータ変換は、前記第２のパラメータに基づいて、基底関数のセット及び前記選択されたメモリ項を使用して、前記非線形電子コンポーネントの非線形特性に関連付けられた特徴を生成することを含み、
前記データ変換動作に関連付けられた前記シーケンスは、前記特徴に基づいて予歪された信号を生成することを含む第３のデータ変換を更に含む、請求項５に記載の方法。
【請求項9】
前記データ変換動作は、非線形電子コンポーネントへの入力信号を予歪するためのデジタル予歪（ＤＰＤ）に関連付けられ、前記シーケンスにおける前記第１のデータ変換は、前記第１のパラメータに基づいて、前記非線形電子コンポーネント又は前記入力信号の出力を示すフィードバック信号からメモリ項を選択することを含み、
前記シーケンスにおける前記第２のデータ変換は、前記第２のパラメータに基づいて、基底関数のセット及び前記選択されたメモリ項を使用して、前記非線形電子コンポーネントの非線形特性に関連付けられた特徴を生成することを含み、
前記データ変換動作に関連付けられた前記シーケンスは、前記特徴及び第２の信号に基づいて係数を更新することを含む第３のデータ変換を更に含む、請求項５に記載の方法。
【請求項10】
前記パラメータ化されたモデルを前記トレーニングすることは、逆伝播を行って、前記第２のパラメータを更新して前記基底関数のセットを生成することを更に含む、請求項９に記載の方法。
【請求項11】
前記１つ以上の構成を前記出力することは、前記メモリ項の前記選択又は前記基底関数のセットに関連付けられたルックアップテーブル（ＬＵＴ）構成のうちの少なくとも１つを更に示す前記１つ以上の構成を出力することを含む、請求項９に記載の方法。
【請求項12】
コンピュータ実装システムであって、命令を含むメモリと、
１つ以上のコンピュータプロセッサと、を備え、
前記命令は、前記１つ以上のコンピュータプロセッサによって実行されると、前記１つ以上のコンピュータプロセッサに、
処理ユニットのプールに関連付けられた情報を受信することであって、前記処理ユニットの前記プールは、１つ以上の算術演算及び１つ以上の信号選択を実施する、受信することと、
データ変換に関連付けられたデータセットを受信することと、
前記データセット及び前記処理ユニットの前記プールに関連付けられた前記情報に基づいて、前記データ変換に関連付けられたパラメータ化されたモデルをトレーニングすることであって、前記パラメータ化されたモデルを前記トレーニングすることは、前記プール内の前記処理ユニットの少なくともサブセットを構成することに関連付けられた前記パラメータ化されたモデルの少なくとも１つのパラメータを更新することを含む、トレーニングすることと、
前記トレーニングに基づいて、前記プール内の前記処理ユニットの少なくとも前記サブセットのための１つ以上の構成を出力することと、を含む動作を実施させる、コンピュータ実装システム。
【請求項13】
前記動作は、前記プール内の前記処理ユニットの各々から、複数の微分可能な関数ブロックのうちの１つの間のマッピングを生成することによって、前記パラメータ化されたモデルを生成することを更に含む、請求項１２に記載のコンピュータ実装システム。
【請求項14】
前記データ変換は、少なくとも第１のデータ変換及び第２のデータ変換のシーケンスを含み、前記パラメータ化されたモデルを前記トレーニングすることは、
逆伝播及び損失関数に基づいて、前記第１のデータ変換に関連付けられた第１のパラメータ及び前記第２のデータ変換に関連付けられた第２のパラメータを計算することを含む、請求項１２に記載のコンピュータ実装システム。
【請求項15】
前記処理ユニットの前記サブセットは、前記第１のデータ変換に関連付けられた１つ以上のデジタルハードウェアブロックと、
前記第２のデータ変換に関連付けられた命令コードを実行するための１つ以上のプロセッサと、を備える、請求項１４に記載のコンピュータ実装システム。
【請求項16】
前記データ変換は、非線形電子コンポーネントへの入力信号を予歪するためのデジタル予歪（ＤＰＤ）作動又はＤＰＤ適応のうちの少なくとも１つに関連付けられ、前記１つ以上の構成を前記出力することは、ＤＰＤ作動構成又はＤＰＤ適応構成のうちの少なくとも１つを出力することを含む、請求項１２に記載のコンピュータ実装システム。
【請求項17】
非一時的計算可能可読記憶媒体であって、１つ以上のコンピュータプロセッサによって実行されると、前記１つ以上のコンピュータプロセッサに、処理ユニットのプールに関連付けられた情報を受信することであって、前記処理ユニットの前記プールは、１つ以上の算術演算及び１つ以上の信号選択を実施する、受信することと、
前記プール内の前記処理ユニットの各々から、複数の微分可能な関数ブロックのうちの１つの間のマッピングを生成することと、
データ変換に関連付けられたデータセットを受信することと、
前記データ変換を実施するように、前記プール内の前記処理ユニットの少なくともサブセットを構成するためのパラメータ化されたモデルをトレーニングすることであって、前記トレーニングは、前記データセット、前記処理ユニットの前記プールに関連付けられた前記情報、及び前記マッピングに基づいており、前記プール内の前記処理ユニットの少なくともサブセットを構成することに関連付けられた前記パラメータ化されたモデルの少なくとも１つのパラメータを更新することを含む、トレーニングすることと、
前記トレーニングに基づいて、前記プール内の前記処理ユニットの少なくとも前記サブセットのための１つ以上の構成を出力することと、を含む動作を実施させる命令を含む、非一時的計算可能可読記憶媒体。
【請求項18】
前記データ変換は、少なくとも第１のデータ変換及び第２のデータ変換のシーケンスを含み、前記トレーニングは、
逆伝播及び損失関数に基づいて、前記第１のデータ変換に関連付けられた第１のパラメータ、及び前記第２のデータ変換に関連付けられた第２のパラメータを更新することを更に含む、請求項１７に記載の非一時的計算可能可読記憶媒体。
【請求項19】
前記データ変換は、非線形電子コンポーネントへの入力信号を予歪するためのデジタル予歪（ＤＰＤ）に関連付けられ、前記シーケンスにおける前記第１のデータ変換は、前記第１のパラメータに基づいて、前記入力信号からメモリ項を選択することを含み、
前記シーケンスにおける前記第２のデータ変換は、前記第２のパラメータに基づいて、基底関数のセット及び前記選択されたメモリ項を使用して、前記非線形電子コンポーネントの非線形特性に関連付けられた特徴を生成することを含み、
前記シーケンスは、前記特徴に基づいて予歪された信号を生成することを含む第３のデータ変換を更に含む、請求項１８に記載の非一時的計算可能可読記憶媒体。
【請求項20】
前記データ変換は、非線形電子コンポーネントへの入力信号を予歪するためのデジタル予歪（ＤＰＤ）に関連付けられ、前記シーケンスにおける前記第１のデータ変換は、前記第１のパラメータに基づいて、前記非線形電子コンポーネント又は前記入力信号の出力を示すフィードバック信号からメモリ項を選択することを含み、
前記シーケンスにおける前記第２のデータ変換は、前記第２のパラメータに基づいて、基底関数のセット及び前記選択されたメモリ項を使用して、前記非線形電子コンポーネントの非線形特性に関連付けられた特徴を生成することを含み、
前記シーケンスは、前記特徴及び第２の信号に基づいて係数を更新することを含む第３のデータ変換を更に含み、
前記第１のデータ変換及び前記第２のデータ変換は、前記処理ユニットの前記サブセットによって実施され、
前記第３のデータ変換は、前記プール内の少なくとも別の処理ユニット上で命令コードを実行することによって実施される、請求項１８に記載の非一時的計算可能可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０２１年５月１２日に出願された「ＤＩＧＩＴＡＬ ＰＲＥＤＩＳＴＯＲＴＩＯＮ ＦＯＲ ＰＯＷＥＲ ＡＭＰＬＩＦＩＥＲ ＬＩＮＥＡＲＩＺＡＴＩＯＮ ＵＳＩＮＧ ＮＥＵＲＡＬ ＮＥＴＷＯＲＫＳ」と題された米国仮特許出願第６３／１８７，５３６号、及び２０２２年４月２９日に出願された「ＭＯＤＥＬ ＡＲＣＨＩＴＥＣＴＵＲＥ ＳＥＡＲＣＨ ＡＮＤ ＯＰＴＩＭＩＺＡＴＩＯＮ ＦＯＲ ＨＡＲＤＷＡＲＥ」と題された米国非仮特許出願第１７／７３２，８０９号の優先権及び利益を主張し、これらは各々、以下に完全に記載されているかのように、及び全ての適用可能な目的のために、参照によりそれらの全体が本明細書に組み込まれる。
本出願は、２０２１年５月１２日に出願された「ＤＩＧＩＴＡＬ ＰＲＥＤＩＳＴＯＲＴＩＯＮ ＦＯＲ ＰＯＷＥＲ ＡＭＰＬＩＦＩＥＲ ＬＩＮＥＡＲＩＺＡＴＩＯＮ ＵＳＩＮＧ ＮＥＵＲＡＬ ＮＥＴＷＯＲＫＳ」と題された米国仮特許出願第６３／１８７，５３６号、及び２０２２年４月２９日に出願された「ＭＯＤＥＬ ＡＲＣＨＩＴＥＣＴＵＲＥ ＳＥＡＲＣＨ ＡＮＤ ＯＰＴＩＭＩＺＡＴＩＯＮ ＦＯＲ ＨＡＲＤＷＡＲＥ」と題された米国非仮特許出願第１７／７３２，８０９号の優先権及び利益を主張し、これらは各々、以下に完全に記載されているかのように、及び全ての適用可能な目的のために、参照によりそれらの全体が本明細書に組み込まれる。
【0002】
本開示は、概して、エレクトロニクスに関し、より具体的には、モデルアーキテクチャ検索技術（例えば、ニューラルアーキテクチャ検索（ＮＡＳ））を使用してハードウェアブロック（例えば、パワーアンプの線形化のためのデジタル予歪（ＤＰＤ）ハードウェア）を構成することに関する。
【背景技術】
【0003】
ＲＦシステムは、およそ３キロヘルツ（ｋＨｚ）～３００ギガヘルツ（ＧＨｚ）のＲＦ範囲の電磁波の形態の信号を送信及び受信するシステムである。ＲＦシステムは、一般に無線通信に使用され、セルラ／無線モバイル技術が顕著な例であるが、ケーブルテレビなどのケーブル通信にも使用され得る。これらのタイプのシステムの両方において、その中の様々なコンポーネントの線形性が重要な役割を果たす。
【0004】
ＲＦトランシーバなどのＲＦコンポーネント又はシステムの線形性は、理論的には理解しやすい。すなわち、線形性は、一般に、入力信号に直接比例する出力信号を提供するコンポーネント又はシステムの能力を指す。言い換えると、コンポーネント又はシステムが完全に線形である場合、入力信号に対する出力信号の比率の関係は、直線である。実際のコンポーネント及びシステムでこの挙動を実現することは、はるかに複雑であり、多くの場合、効率及び／又は出力電力などの他の性能パラメータを犠牲にして、線形性に対する多くの課題が解決されなければならない。
【0005】
本質的に非線形である半導体材料から作製され、相対的に高い電力レベルで動作しなければならないパワーアンプ（ＰＡ）は、通常、線形性の観点から、ＲＦシステムの設計を考慮する場合に分析する最初のコンポーネントである。非線形歪みを伴うＰＡ出力は、変調精度の低減（例えば、誤差ベクトル大きさ（ＥＶＭ）の低減）及び／又は帯域外放射という結果をもたらす可能性がある。したがって、無線ＲＦシステム（例えば、ロングタームエボリューション（ＬＴＥ）及びミリ波又は第５世代（５Ｇ）システム）及びケーブルＲＦシステムの両方は、ＰＡ線形性に関して厳格な仕様を有する。
【発明の概要】
【課題を解決するための手段】
【0006】
ＤＰＤを適用して、ＰＡの線形性を高めることができる。典型的には、ＤＰＤは、デジタルドメインにおいて、ＰＡに入力として提供される信号に予歪を適用して、ＰＡによって引き起こされると予想される歪みを低減及び／又はキャンセルすることを含む。予歪は、ＰＡモデルによって特徴づけることができる。ＰＡモデルは、ＰＡからのフィードバックに基づいて（すなわち、ＰＡの出力に基づいて）、更新され得る。ＰＡモデルがＰＡが導入する歪みを予測する点でより正確であるほど、ＰＡへの入力の予歪は、アンプによって引き起こされる歪みの影響を低減する観点でより効果的になる。
【0007】
様々な要因がＤＰＤのコスト、品質、及び堅牢性に影響を与える可能性があるため、ＲＦシステムでＤＰＤを実施することは容易な作業ではない。空間／表面積などの物理的制約、及び規制もまた、ＤＰＤの要件又は仕様に更なる制約をもたらす可能性がある。最先端のＲＦシステムで使用されるサンプリングレートが増加し続けるため、ＤＰＤは特に困難になり、したがって、ＤＰＤの設計にはトレードオフ及び工夫を施す必要がある。
【0008】
本開示並びにその特徴及び利点のより完全な理解を提供するために、添付の図面と併せて以下の説明を参照し、ここで、同様の参照番号は、同様のコンポーネントを表す。
【図面の簡単な説明】
【0009】
【図1A】本開示のいくつかの実施形態による、パラメータ化されたモデルベースのデジタル予歪（ＤＰＤ）が実装され得る例示的な無線周波数（ＲＦ）トランシーバの概略ブロック図を提供する。
【図1B】本開示のいくつかの実施形態による、パラメータ化されたモデルベースの構成が実装され得る例示的な間接学習アーキテクチャベースのＤＰＤの概略ブロック図を提供する。
【図1C】本開示のいくつかの実施形態による、パラメータ化されたモデルベースの構成が実装され得る例示的な直接学習アーキテクチャベースのＤＰＤの概略ブロック図を提供する。
【図2A】本開示のいくつかの実施形態による、間接学習アーキテクチャベースＤＰＤのオフライントレーニング及びオンライン適応及び作動のためのスキームの例解図を提供する。
【図2B】本開示のいくつかの実施形態による、直接学習アーキテクチャベースＤＰＤのオフライントレーニング及びオンライン適応及び作動の例解図を提供する。
【図3】本開示のいくつかの実施形態による、ルックアップテーブル（ＬＵＴ）ベースＤＰＤアクチュエータ回路の例示的な実装態様の例解図を提供する。
【図4】本開示のいくつかの実施形態による、ＬＵＴベースＤＰＤアクチュエータ回路の例示的な実装態様の例解図を提供する。
【図5】本開示のいくつかの実施形態による、ＬＵＴベースＤＰＤアクチュエータ回路の例示的な実装態様の例解図を提供する。
【図6】本開示のいくつかの実施形態による、１対１の機能マッピングを有するハードウェア設計から導出される例示的なソフトウェアモデルの例解図を提供する。
【図7】本開示のいくつかの実施形態による、ＤＰＤ動作のためのパラメータ化されたモデルをトレーニングするための例示的な方法の例解図を提供する。
【図8】本開示のいくつかの実施形態による、微分可能な関数ブロックのシーケンスとしてＤＰＤ動作をモデリングする例示的なパラメータ化されたモデルの概略例解図を提供する。
【図9】本開示のいくつかの実施形態による、ＤＰＤ動作のためのパラメータ化されたモデルをトレーニングするための例示的な方法を例解するフロー図である。
【図10】本開示のいくつかの実施形態による、オンライン作動及び適応のためのＤＰＤ動作を実施するための例示的な方法を例解するフロー図である。
【図11】本開示のいくつかの実施形態による、ハードウェアブロックのシーケンスの微分関数ブロックのシーケンスへの例示的なマッピングの概略例解図を提供する。
【図12】本開示のいくつかの実施形態による、ハードウェアブロックのシーケンスの微分関数ブロックのシーケンスへの例示的なマッピングの概略例解図を提供する。
【図13】本開示のいくつかの実施形態による、標的ハードウェアにマッピングされたパラメータ化されたモデルをトレーニングするための方法を例解するフロー図を提供する。
【図14】本開示のいくつかの実施形態による、パラメータ化されたモデルに基づいて構成された標的ハードウェア上で動作を実施するための方法を例解するフロー図を提供する。
【図15】本開示のいくつかの実施形態による、ニューラルネットワークを使用してハードウェアブロック構成を実施することの少なくとも一部を実装又は制御するように構成され得る例示的なデータ処理システムを例解するブロック図を提供する。
【発明を実施するための形態】
【0010】
概要
本開示のシステム、方法、及びデバイスは、各々、いくつかの革新的な実施形態を有しており、その単一の実施形態はいずれも、本明細書に開示される望ましい属性の全てを単独で担うものではない。本明細書に説明される主題の１つ以上の実装態様の詳細は、以下の説明及び添付の図面に記載されている。
本開示のシステム、方法、及びデバイスは、各々、いくつかの革新的な実施形態を有しており、その単一の実施形態はいずれも、本明細書に開示される望ましい属性の全てを単独で担うものではない。本明細書に説明される主題の１つ以上の実装態様の詳細は、以下の説明及び添付の図面に記載されている。
【0011】
本明細書で提案されているニューラルネットワークを使用してＤＰＤを例解する目的のために、ＲＦシステムで影響を与え得る現象を最初に理解することが有用であり得る。以下の基礎的な情報は、本開示を適切に解説することができる基礎として見ることができる。そのような情報は、説明の目的のためにのみ提供され、したがって、本開示の広い範囲及びその潜在的な用途を限定するように解釈されるべきではない。
【0012】
上で説明されるように、ＰＡは、線形性の観点から、ＲＦシステムの設計を検討する場合に、通常、分析する最初のコンポーネントである。無線及びケーブルＲＦシステムには、線形で効率的なＰＡを有することが不可欠である。線形性は、低ノイズアンプなどの小信号アンプにとっても重要であるが、そのようなアンプは、典型的には、相対的に高いレベルの出力電力を生成する必要があり、したがって、非線形挙動をもはや無視することができない特定の動作条件に特に入りやすいため、線形性の課題は、ＰＡにとって特に顕著である。一方で、アンプを形成するために使用される半導体材料の非線形挙動は、アンプが高電力レベルの信号（一般に「飽和状態で動作すること」と称される動作条件）で動作する場合に悪化する傾向があり、その出力信号の非線形歪みの量が増加し、これは非常に望ましくない。他方、相対的に高い電力レベルで動作する（すなわち、飽和状態で動作する）アンプも、典型的には、その最高効率で機能し、これは非常に望ましいことである。結果として、線形性及び効率（又は電力レベル）は、多くの場合、これらのパラメータのうちの一方の観点での改善が、他方のパラメータが最適でないという犠牲をもたらすという点で、許容可能なトレードオフを見出す必要がある２つの性能パラメータである。そのために、当技術分野では「バックオフ」という用語を使用して、所望の出力線形性を実現するために、入力電力（すなわち、増幅されるアンプに提供される信号の電力）がどのくらい低減されるべきかの尺度を説明する（例えば、バックオフは、所望の線形性を提供する入力電力に対する最大電力を提供する入力電力の比率として測定され得る）。したがって、入力電力を低減することは、線形性の観点から、改善をもたらし得るが、アンプの効率を低下させる結果となる。
【0013】
また上で説明されるように、ＤＰＤは、ＰＡへの入力を予歪して、アンプによって引き起こされる歪みを低減及び／又はキャンセルすることができる。この機能を実現するために、高レベルでは、ＤＰＤは、ＰＡが入力信号にどのように影響し得るかのモデルを形成することを含み、このモデルは、アンプによって引き起こされる入力信号の歪みを低減及び／又はキャンセルする試みにおいて、入力信号に適用されるフィルタの係数（そのような係数は「ＤＰＤ係数」と称される）を定義する。このようにして、ＤＰＤは、アンプに提供される入力信号に対応する修正を適用することによって、送信される信号に望ましくない非線形修正を適用するアンプを補償しようとする。
【0014】
ＤＰＤアルゴリズムで使用されるモデルは、典型的には、適応モデルであり、これは、アンプへの入力に入るデータとアンプの出力から出るデータとの間の比較に基づいて、係数を徐々に調整することによって、反復プロセスで形成されることを意味する。ＤＰＤ係数の推定は、一般に「キャプチャ」と称される、入力及び出力データの有限のシーケンス（すなわち、ＰＡへの入力及びＰＡからの出力）の取得、並びにキャプチャの分析に基づいて、モデルが適応されるフィードバックループの形成に基づいている。より具体的には、従来のＤＰＤアルゴリズムは、一般的に「更新方程式」と称される多項式方程式のセットを形成することと、広い解空間で方程式への好適な解を検索して、ＰＡのモデルを更新することと、を含む一般記憶多項式（ＧＭＰ）モデルに基づいている。そのために、ＤＰＤアルゴリズムは逆問題を解決し、この問題は、一連の観察から、これらの観察を生成した偶然の要因を計算するプロセスである。
【0015】
非線形効果の存在下で逆問題を解決することは困難な可能性があり、不適切な設定である場合もある。特に、本開示の発明者らは、ＧＭＰベースＰＡモデルが、特に最先端のＲＦシステムで使用されるサンプリングレートが絶えず増加している状況で、多項式データを記憶するために必要な信号ダイナミクス及び制限されたメモリ深度による制限を有する可能性があることを認識している。
【0016】
高周波で使用できるソリッドステートデバイスは、現代の半導体技術において非常に重要である。部分的にそれらの大きなバンドギャップ及び高い移動度に起因して、ＩＩＩ－Ｎ系トランジスタ（すなわち、周期表のＩＩＩ族からの少なくとも１つの元素（例えば、Ａｌ、Ｇａ、Ｉｎ）の第１のサブ格子、及び窒素（Ｎ）の第２のサブ格子をチャネル材料として有する化合物半導体材料を用いるトランジスタ）、ＧａＮベースのトランジスタなどは、高周波用途に特に有利であり得る。特に、ＰＡは、ＧａＮトランジスタを使用して構築され得る。
【0017】
ＧａＮトランジスタは、カットオフ周波数及び効率の点で望ましい特徴を有するが、それらの挙動は、トランジスタチャネル内の欠陥部位が電荷キャリアをトラップする電荷トラップとして知られる効果によって複雑になる。トラップされた電荷の密度は、ゲート電圧に大きく依存し、ゲート電圧は典型的には信号振幅に比例する。事態を更に複雑にするように、逆の効果が同時に電荷トラップの効果と競合する可能性がある。すなわち、いくつかの電荷キャリアが欠陥部位によってトラップされると、例えば、熱活性化のために、他の電荷キャリアがトラップから解放される。これらの２つの効果は、非常に異なる時間定数を有し、ゲート電圧が増加するときはいつでも、欠陥部位は、トラップされた電荷ですぐに満たされ得るが、トラップされた電荷の放出は、よりゆっくりと起こる。放出時定数は、１０マイクロ秒から最大ミリ秒とすることができ、その効果は、典型的には、特にバーストを含むデータの場合、４Ｇ又は５Ｇデータのシンボル期間の時間スケールで非常に顕著である。
【0018】
本開示の様々な実施形態は、ＲＦシステム（これらに限定されないが、ミリ波／５Ｇ技術の無線ＲＦシステムなど）に線形かつ効率的なアンプ（これに限定されないが、ＰＡなど）を提供することにおいて、上で説明される欠点のうちの１つ以上を改善することを目的とするシステム及び方法を提供する。特に、本開示の態様は、微分可能なビルディングブロックを使用してハードウェア動作を挙動的にモデル化し、標的ハードウェア上で収集されたデータセットを使用してモデルアーキテクチャ検索（例えば、微分可能なニューラルアーキテクチャ検索（ＤＮＡＳ））を実施するための技術を提供する。本開示の態様は、ＲＦトランシーバで電力アンプを線形化するためのＤＰＤ配置を最適化するためにモデルアーキテクチャ検索を適用するための技術を説明するが、本明細書に開示される技術は、任意の好適なハードウェアブロック及び／又はサブシステムのための構成を最適化する際に使用するのに好適である。
【0019】
本開示の一態様によれば、コンピュータ実装システムは、モデルアーキテクチャ検索を実施して、標的ハードウェアの構成を最適化して特定のデータ変換を実施するための方法を実装し得る。データ変換は、線形及び／又は非線形動作を含むことができ、一般に、信号の表現を１つの形態から、別の形態に変更する動作を含み得る。標的ハードウェアは、少なくとも算術演算及び／又は信号選択動作（例えば、多重化及び／又は逆多重化）を実施することができる処理ユニットのプールを含み得る。モデルアーキテクチャ検索は、処理ユニットのプール及び関連付けられた能力、所望のハードウェアリソース制約、及び／又はデータ変換に関連付けられたハードウェア動作を含み、検索空間上で実施され得る。モデルアーキテクチャ検索はまた、データ変換に関連付けられた特定の所望の性能メトリックを実現するように、例えば、データ変換に関連付けられた誤差メトリックを最小限に抑えるように実施され得る。
【0020】
本明細書で使用される場合、処理ユニットのプールは、デジタルハードウェアブロック（例えば、組み合わせ論理及びゲートを含むデジタル回路）、一般プロセッサ、デジタル信号プロセッサ、並びに／又は命令コード（例えば、ソフトウェア及び／若しくはファームウェア）を実行するマイクロプロセッサ、アナログ回路、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などを含み得るが、これらに限定されない。一般に、処理ユニット（又は単にハードウェアブロック）は、定義された入力、出力、及び／又は制御信号を有する回路であり得る。更に、複数の処理ユニット（例えば、回路ブロック）を定義された方法で接続して、例えば、変換のシーケンスを含む、データ変換を実施するためのサブシステムを形成することができる。ハードウェア構成の最適化は、機能レベルで（例えば、入力／出力対応を用いて）及び／又はサブシステムレベルで（例えば、動作のシーケンスを含む）実施することができる。
【0021】
モデルアーキテクチャ検索を実施するために、コンピュータ実装システムは、処理ユニットのプールに関連付けられた情報を受信し得る。受信された情報は、ハードウェアリソース制約、ハードウェア動作、及び／又は処理ユニットのプールに関連付けられたハードウェア機能を含み得る。コンピュータ実装システムは更に、データ変換動作に関連付けられたデータセットを受信し得る。データセットは、標的ハードウェア上で収集され得、入力データ、出力データ、制御データなどを含み得る。コンピュータ実装システムは、受信したハードウェア情報及び受信したデータセットを使用して、データ変換に関連付けられたパラメータ化されたモデルをトレーニングし得る。トレーニングは、プール内の処理ユニットの少なくともサブセットを構成することに関連付けられたパラメータ化されたモデルの少なくとも１つのパラメータを更新して（データ変換を実施する）ことを含み得る。コンピュータ実装システムは、プール内の処理ユニットの少なくともサブセットのための１つ以上の構成を出力し得る。
【0022】
いくつかの態様では、コンピュータ実装システムは、例えば、プール内の処理ユニットの各々から、複数の微分可能な関数ブロックのうちの異なる１つの間のマッピングを生成することによって、パラメータ化されたモデルを更に生成し得る。すなわち、プール内の各処理ユニットと微分可能な関数ブロックの各々との間に１対１の対応が存在する。
【0023】
いくつかの態様では、データ変換動作は、少なくとも第１のデータ変換及び第２のデータ変換のシーケンスを含み得、トレーニングは、第１のデータ変換に関連付けられた第１のパラメータ（例えば、第１の学習可能なパラメータ）及び第２のデータ変換に関連付けられた第２のパラメータ（例えば、第２の学習可能なパラメータ）を計算することを含み得る。いくつかの態様では、第１のデータ変換に関連付けられた第１のパラメータ及び第２のデータ変換に関連付けられた第２のパラメータを計算することは、逆伝播及び損失関数に更に基づき得る。いくつかの態様では、シーケンス内の第１のデータ変換又は第２のデータ変換は、実行可能命令コードに関連付けられ得る。換言すると、パラメータ化されたモデルは、プロセッサによって実行可能なデジタル回路及び／又はアナログ回路及び／又は命令コード（例えば、ファームウェア）によって実装されるハードウェア動作をモデル化することができる。
【0024】
特定の態様では、データ変換動作は、入力信号を非線形電子コンポーネント（例えば、ＰＡ）に予歪するためのＤＰＤに関連付けられ得る。一例では、データ変換は、ＤＰＤ作動に対応し得る。これに関して、シーケンス内の第１のデータ変換は、第１のパラメータに基づいて、入力信号から、メモリ項を選択することを含み得る。シーケンス内の第２のデータ変換は、第２のパラメータに基づいて、基底関数のセット及び選択されたメモリ項を使用して、非線形電子コンポーネントの非線形特性に関連付けられた特徴パラメータを生成することを含み得る。データ変換動作に関連付けられたシーケンスは、特徴パラメータに基づいて、予歪された信号を生成することを含む第３のデータ変換を更に含み得る。別の例では、データ変換は、ＤＰＤ適応に対応し得る。これに関して、シーケンス内の第１のデータ変換は、第１のパラメータに基づいて、非線形電子コンポーネント又は入力信号の出力を示すフィードバック信号から、メモリ項を選択することを含み得る。シーケンス内の第２のデータ変換は、第２のパラメータに基づいて、基底関数のセット及び選択されたメモリ項を使用して、非線形電子コンポーネントの非線形特性に関連付けられた特徴を生成することを含み得る。データ変換動作に関連付けられたシーケンスは、特徴及び第２の信号（例えば、間接学習ＤＰＤのための予歪された信号、又は直接学習ＤＰＤのための入力信号とフィードバック信号との間の差に対応する）に基づいて、係数を更新することを含む第３のデータ変換を更に含み得る。
【0025】
いくつかの態様では、コンピュータ実装システムは、命令を記憶するメモリと、１つ以上のコンピュータプロセッサとを含み得、命令は、１つ以上のコンピュータプロセッサによって実行されると、１つ以上のコンピュータプロセッサに、標的ハードウェアを構成するためのモデルアーキテクチャ検索方法を実施させる。他の態様では、モデルアーキテクチャ検索方法は、１つ以上のコンピュータプロセッサによって実行されると、１つ以上のコンピュータプロセッサに本方法を実施させる、非一時的計算可能可読記憶媒体における符号化された命令の形態であり得る。
【0026】
本開示の更なる態様によれば、装置は、入力信号を受信するための入力ノードと、１つ以上の算術演算及び／又は１つ以上の信号選択動作（例えば、多重化及び／又は逆多重化）を実施するための処理ユニットのプールと、を含み得る。プール内の処理ユニットの各々は、データ変換（例えば、線形及び／又は非線形動作を含む）に対応する少なくとも１つのパラメータ化されたモデル（例えば、ＮＡＳモデル）に関連付けられ得る。装置は、第１のパラメータ化されたモデルに基づいて、入力信号を処理して第１の信号を生成するための処理ユニットの少なくとも第１のサブセットを構成及び／又は選択するための制御ブロックを更に含み得る。いくつかの態様では、第１のパラメータ化されたモデルは、プール内の処理ユニットの各々から、複数の微分可能なビルディングブロックのうちの異なる１つの間のマッピングと、標的ハードウェア又はハードウェア制約上で収集された入力データセット又は出力データセットのうちの少なくとも１つと、に基づいて、オフラインでトレーニングされ得る。例えば、トレーニングは、複数の微分可能なビルディングブロックにわたるＮＡＳに基づき得る。
【0027】
いくつかの態様では、データ変換は、データ変換のシーケンスを含み得る。例えば、データ変換は、第１のデータ変換に続いて第２のデータ変換を含み得、第１のデータ変換は、入力信号を第１の信号に変換し、第２のデータ変換は、第１の信号を第２の信号に変換する。いくつかの態様では、データ変換のシーケンスは、命令コード（例えば、ソフトウェア又はファームウェア）を実行するデジタルハードウェアブロック（例えば、デジタル回路）及びプロセッサの組み合わせによって実施され得る。例えば、処理ユニットの第１のサブセットは、第１の変換を実施するためのデジタルハードウェアブロック（例えば、デジタル回路）を含み得、制御ブロックは、命令コードを実行して第２の変換を実施するためのプール内の処理ユニットの第２のサブセットを更に構成し得る。
【0028】
特定の態様では、装置は、非線形電子コンポーネント（例えば、ＰＡ）への入力信号を予歪するためのＤＰＤ装置であり得る。例えば、入力ノードで受信された入力信号は、非線形電子コンポーネントの入力信号に対応し得、第１の信号は、予歪された信号に対応し得る。装置は、第１のパラメータ化されたモデル及びＤＰＤ係数に基づいて、非線形電子コンポーネントの１つ以上の非線形特性に関連付けられた１つ以上のルックアップテーブル（ＬＵＴ）を記憶するためのメモリを更に含み得る。装置は、処理ユニットの第１のサブセットを含むＤＰＤブロックを更に含み得る。ＤＰＤ作動の場合、処理ユニットの第１のサブセットは、第１のパラメータ化されたモデルに基づいて、入力信号から、第１のメモリ項を選択し得る。処理ユニットの第１のサブセットは、１つ以上のＬＵＴ及び選択された第１のメモリ項に基づいて、予歪された信号を更に生成し得る。いくつかの態様では、間接学習アーキテクチャを使用するＤＰＤ適応の場合、処理ユニットの第１のサブセットは、第１のパラメータ化されたモデルに基づいて、非線形電子コンポーネントの出力に関連付けられたフィードバック信号から、第２のメモリ項を更に選択し得る。制御ブロックは、第１のパラメータ化されたモデルに基づいて、選択された第２のメモリ項、基底関数のセット、及び入力信号に基づいて、ＤＰＤ係数を計算又は更新するための命令コードを実行するように、処理ユニットの第２のサブセットを更に構成し得る。命令コードはまた、処理ユニットの第２のサブセットに、計算された係数及び基底関数のセットに基づいて、１つ以上のＬＵＴのうちの少なくとも１つを更新させ得る。他の態様では、直接学習アーキテクチャを使用するＤＰＤ適応の場合、制御ブロックは、第１のパラメータ化されたモデルに基づいて、選択された第１のメモリ項、基底関数のセット、及び入力信号とフィードバック信号との間の差に基づいて、ＤＰＤ係数を計算又は更新し、計算された係数及び基底関数のセットに基づいて、１つ以上のＬＵＴのうちの少なくとも１つを更新するための命令コードを実行するように、処理ユニットの第２のサブセットを更に構成し得る。
【0029】
本明細書に説明されるシステム、スキーム、及び機構は、有利には、特定のデータ変換を実施するようにハードウェアを構成するための最適な構成を探索するためにＮＡＳ技術を活用する。最適な構成を見つける際にヒューリスティック検索を使用することは、複雑で、時間がかかり、したがって、新しいハードウェアを展開するためのコスト及び／又は市場投入までの時間を増加させる可能性があるため、本開示は、ＤＰＤなどの複雑なデータ変換を実施するハードウェアの構成を最適化するのに特に有利であり得る。更に、本開示は、追加のシステム制約及び／又は複数の最適化標的を有する構成を最適化するのに特に有利であり得る。更に、モデルアーキテクチャ検索ベースハードウェア構成は、数学的関数によって容易に表すことができない、又は別様に非常に高次の多項式が必要とされ得る（入力から出力への）特定の変換に対して特に有利であり得る。
【0030】
ＤＰＤ配置を有する例示的なＲＦトランシーバ
図１Ａは、本開示のいくつかの実施形態による、パラメータ化されたモデルベースＤＰＤが実装され得る例示的なＲＦトランシーバ１００の概略ブロック図を提供する。図１Ａに示されるように、ＲＦトランシーバ１００は、ＤＰＤ回路１１０、送信機回路１２０、ＰＡ１３０、アンテナ１４０、及び受信機回路１５０を含み得る。
図１Ａは、本開示のいくつかの実施形態による、パラメータ化されたモデルベースＤＰＤが実装され得る例示的なＲＦトランシーバ１００の概略ブロック図を提供する。図１Ａに示されるように、ＲＦトランシーバ１００は、ＤＰＤ回路１１０、送信機回路１２０、ＰＡ１３０、アンテナ１４０、及び受信機回路１５０を含み得る。
【0031】
ＤＰＤ回路１１０は、デジタルサンプルのシーケンスであり得、ベクトルであり得る、ｘで表される入力信号１０２を受信するように構成される。一般に、本明細書で使用される場合、本図で使用される小文字の太い斜体の単一文字ラベル（例えば、図１Ａに示されるラベルｘ、ｚ、ｙ、及びｙ’）の各々は、ベクトルを指す。いくつかの実施形態では、入力信号１０２ｘは、周波数ドメイン内の１つ以上のアクティブチャネルを含み得るが、簡潔にするために、１つのチャネルのみを有する入力信号（すなわち、帯域内周波数の単一の周波数範囲）が説明されている。いくつかの実施形態では、入力信号ｘは、ベースバンドデジタル信号であり得る。ＤＰＤ回路１１０は、入力信号１０２ｘに基づいて、ｚによって表され得る出力信号１０４を生成するように構成されている。ＤＰＤ出力信号１０４ｚは、送信機回路１２０に更に提供され得る。そのために、ＤＰＤ回路１１０は、ＤＰＤアクチュエータ１１２及びＤＰＤ適応回路１１４を含み得る。いくつかの実施形態では、アクチュエータ１１２は、以下でより詳細に説明されるように、ＤＰＤ適応回路１１４によって計算された、入力信号１０２ｘ及びＤＰＤ係数ｃに基づいて、出力信号１０４ｚを生成するように構成され得る。
【0032】
送信機回路１２０は、信号１０４ｚをベースバンド信号から、ＲＦ信号などのより高い周波数の信号にアップコンバートするように構成され得る。送信機１２０によって生成されたＲＦ信号は、ＰＡ１３０に提供され得、ＰＡ１３０は、Ｎ個の個々のＰＡを含むＰＡアレイとして実装され得る。ＰＡ１３０は、送信機１２０によって生成されたＲＦ信号を増幅し（したがって、ＰＡ１３０は、ＤＰＤ回路１１０の出力に基づいた駆動信号によって駆動され得る）、ｙ（例えば、ベクトル）で表され得る増幅されたＲＦ信号１３１を出力するように構成され得る。
【0033】
いくつかの実施形態では、ＲＦトランシーバ１００は、無線ＲＦトランシーバであり得、その場合、アンテナ１４０も含むことになる。無線ＲＦシステムの文脈において、アンテナは、空間を通して無線で伝播する電波と、送信機、受信機、又はトランシーバで使用される金属導体内で移動する電流との間のインターフェースとして機能するデバイスである。送信中、ＲＦトランシーバの送信機回路は、電気信号を供給し得、この信号は、ＰＡによって増幅され、信号の増幅されたバージョンは、アンテナの端子に提供される。次いで、アンテナは、電波としてＰＡによって出力された信号から、エネルギーを放射し得る。アンテナは、全ての無線機器に不可欠なコンポーネントであり、ラジオ放送、放送テレビ、双方向無線、通信受信機、レーダ、携帯電話、衛星通信、及び他のデバイスで使用される。
【0034】
単一のアンテナ素子を有するアンテナは、典型的には、球面波面内の全ての方向に等しく放射する放射パターンを放送する。フェーズドアンテナアレイは、一般に、特定の方向に電磁エネルギーを集中させ、それによって主ビームを作成するために使用されるアンテナ素子の集合を指し、これは、一般に「ビームフォーミング」と称されるプロセスである。フェーズドアンテナアレイは、高利得、方向性ステアリングを実施する能力、及び同時通信など、単一のアンテナシステムよりも多くの利点を提供する。したがって、フェーズドアンテナアレイは、モバイル／セルラ無線技術、軍事用途、飛行機レーダ、自動車レーダ、産業用レーダ、及びＷｉ－Ｆｉ技術などの無数の様々な用途でより頻繁に使用されている。
【0035】
ＲＦトランシーバ１００が無線ＲＦトランシーバである実施形態では、増幅されたＲＦ信号１３１ｙをアンテナ１４０に提供することができ、アンテナ１４０は、複数のアンテナ素子、例えば、Ｎ個のアンテナ素子を含むアンテナアレイとして実装され得る。アンテナ１４０は、増幅されたＲＦ信号１３１ｙを無線で送信するように構成される。
【0036】
ＲＦトランシーバ１００が位相アンテナアレイシステムの無線ＲＦトランシーバである実施形態では、ＲＦトランシーバ１００は、アンテナアレイ１４０によって生成されたビームを操縦するためにＰＡアレイ１３０の個々のＰＡに提供される入力信号を変化させるように構成されたビームフォーマ構成を更に含み得る。そのようなビームフォーマ配置は、図１に具体的には示されないが、それは、異なる方法で、例えば、アナログビームフォーマとして（すなわち、ＰＡアレイ１３０によって増幅される入力信号が、アナログドメインで、すなわち、これらの信号がデジタルドメインから、アナログドメインに変換された後に修正される）、デジタルビームフォーマとして（すなわち、ＰＡアレイ１３０によって増幅される入力信号が、デジタルドメインで、すなわち、これらの信号がデジタルドメインから、アナログドメインに変換される前に修正される）、又はハイブリッドビームフォーマとして（すなわち、ＰＡアレイ１３０によって増幅される入力信号が、部分的にデジタルドメインで及び部分的にアナログドメインで修正される）実装され得るためである。
【0037】
理想的には、ＰＡ１３０からの増幅ＲＦ信号１３１ｙは、送信機回路１２０の出力のアップコンバート及び増幅されたバージョン、例えば、入力信号１０２ｘのアップコンバート、増幅及びビーム形成されたバージョンであるべきである。しかしながら、上で考察されるように、増幅されたＲＦ信号１３１ｙは、主信号成分の外側に歪みを有することができる。そのような歪みは、ＰＡ１３０の応答における非線形性から生じ得る。上で考察されるように、そのような非線形性を低減することが望ましくあり得る。したがって、ＲＦトランシーバ１００は、ＲＦトランシーバが（伝送経路内の）ＰＡ１３０からの増幅されたＲＦ信号１３１ｙを分析することを可能にするフィードバック経路（又は観察経路）を更に含み得る。いくつかの実施形態では、フィードバック経路は、図１Ａに示されるように実現され得、フィードバック信号１５１ｙ’は、ＰＡ１３０から受信機回路１５０に提供され得る。しかしながら、他の実施形態では、フィードバック信号は、アンテナ１４０（図１Ａに具体的に示されていない）によって送信される無線ＲＦ信号を感知するように構成されたプローブアンテナ素子からの信号であり得る。
【0038】
したがって、様々な実施形態では、ＰＡ１３０の出力又はアンテナ１４０の出力の少なくとも一部は、フィードバック信号１５１として、受信機回路１５０に提供され得る。受信機回路１５０の出力は、ＤＰＤ回路１１０、特にＤＰＤ適応回路１１４に結合される。このようにして、フィードバック信号１５１に基づく信号であり、ＰＡ１３０からの出力信号１３１（ｙ）を示す受信機回路１５０の出力信号１５１（ｙ’）は、受信機回路１５０を介してＤＰＤ適応回路１１４に提供され得る。ＤＰＤ適応回路１１４は、受信信号を処理し、ＤＰＤアクチュエータ回路１１２によって入力信号１０２ｘに適用されたＤＰＤ係数ｃを更新して、アクチュエータ出力１０４ｚを生成し得る。アクチュエータ出力ｚに基づく信号は、ＰＡ１３０への入力として提供され、これは、ＤＰＤアクチュエータ出力ｚを使用して、ＰＡ１３０の動作を制御し得ることを意味する。
【0039】
本開示の態様によれば、ＤＰＤアクチュエータ回路１１２及び／又はＤＰＤ適応回路１１４を含むＤＰＤ回路１１０は、パラメータ化されたモデル１７０に基づいて、構成され得る。パラメータ化されたモデル１７０は、図２Ａ～２Ｂ及び３～１４を参照して以下でより完全に考察されるように、モデルアーキテクチャ検索技術（例えば、ＤＮＡＳ）を使用して、パラメータ化されたモデルトレーニングシステム１７２（例えば、図１５に示されるデータ処理システム２３００などのコンピュータ実装システム）によってオフラインで生成及びトレーニングされ得る。更に、ＤＰＤアクチュエータ回路１１２及び／又はＤＰＤ適応回路１１４は、図１Ｂに示されるような間接学習アーキテクチャを使用して、又は図１Ｃに示されるような直接学習アーキテクチャを使用して、ＤＰＤを実装するように構成され得る。
【0040】
図１Ａに更に示されるように、いくつかの実施形態では、送信機回路１２０は、デジタルフィルタ１２２、デジタルアナログコンバータ（ＤＡＣ）１２４、アナログフィルタ１２６、及び混合器１２８を含み得る。そのような送信機では、予歪された信号１０４ｚは、デジタルフィルタ１２２によってデジタルドメイン内でフィルタリングされて、フィルタリングされた予歪された入力、すなわちデジタル信号を生成し得る。その後、デジタルフィルタ１２２の出力は、ＤＡＣ１２４によってアナログ信号に変換され得る。次いで、ＤＡＣ１２４によって生成されたアナログ信号は、アナログフィルタ１２６によってフィルタリングされ得る。次いで、アナログフィルタ１２６の出力は、混合器１２８によってＲＦにアップコンバートされ得、混合器１２８は、ローカル発振器（ＬＯ）１６２から、信号を受信して、アナログフィルタ１２６からのフィルタリングされたアナログ信号をベースバンドから、ＲＦに変換し得る。送信機回路１２０を実装する他の方法もまた可能であり、本開示の範囲内である。例えば、（本図面には例解せず）別の実装態様では、デジタルフィルタ１２２の出力は、ＤＡＣ１２４によって（例えば、直接ＲＦアーキテクチャにおいて）ＲＦ信号に直接変換され得る。そのような実装態様では、ＤＡＣ１２４によって提供されたＲＦ信号は、次に、アナログフィルタ１２６によってフィルタリングされ得る。ＤＡＣ１２４は、この実装態様ではＲＦ信号を直接合成することになるため、図１Ａに例解される混合器１２８及びローカル発振器１６２は、そのような実施形態では、送信機回路１２０から省略することができる。
【0041】
図１Ａに更に示されるように、いくつかの実施形態では、受信機回路１５０は、デジタルフィルタ１５２、アナログ／デジタル変換器（ＡＤＣ）１５４、アナログフィルタ１５６、及び混合器１５８を含み得る。そのような受信機では、フィードバック信号１５１は、混合器１５８によってベースバンドにダウンコンバートされ得、混合器１５８は、ローカル発振器（ＬＯ）１６０（これは、ローカル発振器１６０と同じ又は異なり得る）から、信号を受信して、フィードバック信号１５１をＲＦから、ベースバンドに変換し得る。その後、混合器１５８の出力は、アナログフィルタ１５６によってフィルタリングされ得る。次に、アナログフィルタ１５６の出力は、ＡＤＣ１５４によってデジタル信号に変換され得る。次いで、ＡＤＣ１５４によって生成されたデジタル信号は、デジタルフィルタ１５２によってデジタルドメイン内でフィルタリングされて、フィルタリングされダウンコンバートされたフィードバック信号１５１ｙ’を生成し得、この信号は、ＰＡ１３０の出力ｙを示すデジタル値のシーケンスであり得、ベクトルとしてモデル化され得る。フィードバック信号１５１ｙ’は、ＤＰＤ回路１１０に提供され得る。受信機回路１５０を実装する他の方法もまた可能であり、本開示の範囲内である。例えば、別の実装態様（本図面には例解せず）では、ＲＦフィードバック信号１５１ｙ’は、ＡＤＣ１５４によって（例えば、直接ＲＦアーキテクチャにおいて）ベースバンド信号に直接変換することができる。そのような実装態様では、次いで、ＡＤＣ１５４によって提供されたダウンコンバータ信号は、デジタルフィルタ１５２によってフィルタリングされ得る。ＡＤＣ１５４は、この実装態様ではベースバンド信号を直接合成することになるため、図１Ａに例解される混合器１５８及びローカル発振器１６０は、そのような実施形態では受信機回路１５０から省略することができる。
【0042】
上記のＲＦトランシーバ１００に対して、更なる変形が可能である。例えば、ベースバンド周波数に関してアップコンバージョン及びダウンコンバージョンが説明されているが、ＲＦトランシーバ１００の他の実施形態では、代わりに中間周波数（ＩＦ）が使用され得る。ＩＦは、受信されたＲＦ信号の情報の最終検出が行われる前に、受信されたＲＦ信号がＩＦにシフトされるスーパヘテロダイナ無線受信機において使用され得る。ＩＦへの変換は、いくつかの理由で有用であり得る。例えば、いくつかの段階のフィルタが使用されている場合、それらは全て固定された周波数に設定することができ、これによりフィルタを構築及び調整することがより容易になる。いくつかの実施形態では、ＲＦ送信機１２０又は受信機１５０の混合器は、ＩＦ変換のいくつかのそのような段階を含み得る。別の例では、ＲＦトランシーバ１００の送信（ＴＸ）経路（すなわち、送信機１２０によって処理される信号の信号経路）及び受信（ＲＸ）経路（すなわち、受信機１５０によって処理される信号の信号経路）の各々に単一経路混合器が示されているが、いくつかの実施形態では、ＴＸ経路混合器１２８及びＲＸ経路混合器１５８は、それぞれ、直交アップコンバータ及びダウンコンバータとして実装され得、その場合、それらの各々は、第１の混合器及び第２の混合器を含むことになる。例えば、ＲＸ経路混合器１５８の場合、第１のＲＸ経路混合器は、フィードバック信号１５１と、ローカル発振器１６０によって提供されるローカル発振器信号の同相成分とを混合することによって、ダウンコンバージョンを実施して同相（Ｉ）ダウンコンバートＲＸ信号を生成するために構成され得る。第２のＲＸ経路混合器は、フィードバック信号１５１と、ローカル発振器１６０によって提供されるローカル発振器信号の直交成分（直交成分は、ローカル発振器信号の同相成分から、９０度位相がオフセットされた成分である）とを混合することによって、ダウンコンバージョンを実施して直交（Ｑ）ダウンコンバートＲＸ信号を生成するために構成され得る。第１のＲＸ経路混合器の出力は、Ｉ信号経路に提供され得、第２のＲＸ経路混合器の出力は、Ｉ信号経路と実質的に９０度位相がずれている場合があるＱ信号経路に提供され得る。一般に、送信機回路１２０及び受信機回路１５０は、ゼロＩＦアーキテクチャ、直接変換ＲＦアーキテクチャ、複雑ＩＦアーキテクチャ、高（実）ＩＦアーキテクチャ、又は任意の好適なＲＦ送信機及び／又は受信機アーキテクチャを利用し得る。
【0043】
一般に、ＲＦトランシーバ１００は、およそ３ｋＨｚ～３００ＧＨｚのＲＦ範囲内の電磁波の形態の信号の送信及び受信をサポートするように構成された任意のデバイス／装置又はシステムであり得る。いくつかの実施形態では、ＲＦトランシーバ１００は、例えば、モバイル通信のためのグローバルシステム（ＧＳＭ）、符号分割多重アクセス（ＣＤＭＡ）、又はＬＴＥなどの任意の好適なセルラ無線通信技術の基地局（ＢＳ）又はユーザ機器（ＵＥ）デバイスにおいて、無線通信に使用され得る。更なる例では、ＲＦトランシーバ１００は、５Ｇ無線（すなわち、高周波／短波長スペクトル、例えば、約５～１５ミリメートルの範囲内の波長に対応する約２０～６０ＧＨｚの範囲内の周波数を有する）などのミリ波無線技術のＢＳ又はＵＥデバイスとして、又はその中で使用され得る。更に別の例では、ＲＦトランシーバ１００は、例えば、デスクトップ、ラップトップ、ビデオゲームコンソール、スマートフォン、タブレット、スマートＴＶ、デジタルオーディオプレーヤ、車、プリンタなどのＷｉ－Ｆｉ利用可能デバイスにおいて、Ｗｉ－Ｆｉ技術（例えば、約１２ｃｍの波長に対応する２．４ＧＨｚの周波数帯、又は約５ｃｍの波長に対応する５．８ＧＨｚの周波数帯、スペクトル）を使用する無線通信に使用され得る。いくつかの実装態様では、Ｗｉ－Ｆｉ利用可能デバイスは、例えば、他のノード、例えば、スマートセンサとデータを通信するように構成されたスマートシステム内のノードであり得る。更に別の例では、ＲＦトランシーバ１００は、Ｂｌｕｅｔｏｏｔｈ技術（例えば、約１２ｃｍの波長に対応する、約２．４～約２．４８５ＧＨｚの周波数帯域）を使用した無線通信に使用され得る。他の実施形態では、ＲＦトランシーバ１００は、例えば、自動車レーダシステムにおいて、又は磁気共鳴撮像（ＭＲＩ）などの医療用途において、通信以外の目的のために無線ＲＦ信号を送信及び／又は受信するために使用され得る。更に他の実施形態では、ＲＦトランシーバ１００は、ケーブル通信のために、例えば、ケーブルテレビネットワークで使用され得る。
【0044】
図１Ｂは、本開示のいくつかの実施形態による、パラメータ化されたモデルベース構成が実装され得る例示的な間接学習アーキテクチャベースＤＰＤ１８０の概略ブロック図を提供する。いくつかの態様では、図１ＡのＤＰＤ回路１１０は、図１Ｂに示されるように実装され得、パラメータ化されたモデルトレーニングシステム１７２は、パラメータ化されたモデル１７０をトレーニングして、間接学習ベース適応のためにＤＰＤ回路１１０を構成し得る。簡略化のために、送信機回路１２０及び受信機回路１５０は、図１Ｂに示されておらず、ＤＰＤを実施することに関連する要素のみが示されている。
【0045】
間接学習の場合、ＤＰＤ適応回路１１４は、観察された受信信号（例えば、フィードバック信号１５１ｙ’）を基準として使用して、基準に対応するＰＡ入力サンプルを予測し得る。入力サンプルを予測するために使用される関数は、（ＰＡ１３０を線形化するための）逆ＰＡモデルとして知られている。観察されたデータに対応する入力サンプルの予測が良好になると（例えば、予測された入力サンプルと予歪された信号１０４ｚとの間の誤差が特定の基準を満たす場合）、推定された逆ＰＡモデルを使用して、ＰＡ１３０への送信データ（例えば、入力信号１０２ｘ）を予歪する。すなわち、ＤＰＤ適応回路１１４は、ＤＰＤアクチュエータ回路１１２によって使用される逆ＰＡモデルを計算して、入力信号１０２ｘを予歪し得る。そのために、ＤＰＤ適応回路１１４は、（予歪された信号１０４ｚからの）ＰＡ入力サンプルのＮ個のサンプル及び（フィードバック信号１５１ｙ’からの）ＰＡ出力サンプルのＮ個のサンプルを観察又はキャプチャし、逆ＰＡモデルに対応するｃによって表され得るＭ個の係数のセットを計算し、点線矢印によって示されるように係数ｃでＤＰＤ作動回路１１２を更新し得る。いくつかの例では、ＤＰＤ適応回路１１４は、最小二乗近似を使用して係数のセットｃを求め得る。
【0046】
図１Ｃは、本開示のいくつかの実施形態による、パラメータ化されたモデルベース構成が実装され得る例示的な直接学習アーキテクチャベースＤＰＤ１９０の概略ブロック図を提供する。いくつかの態様では、図１ＡのＤＰＤ回路１１０は、図１Ｃに示されるように実装され得、パラメータ化されたモデルトレーニングシステム１７２は、パラメータ化されたモデル１７０をトレーニングして、直接学習のためにＤＰＤ回路１１０を構成し得る。簡略化のために、送信機回路１２０及び受信機回路１５０は、図１Ｂに示されておらず、ＤＰＤの実施に関連する要素のみが示されている。
【0047】
直接学習の場合、ＤＰＤ適応回路１１４は、入力信号１０２ｘを基準として使用して、観察された受信データ（例えば、フィードバック信号１５１ｙ’）と送信データ（例えば、入力信号１０２ｘ）との間の誤差を最小化し得る。いくつかの例では、ＤＰＤ適応回路１１４は、反復技術を使用して、入力信号１０２ｘを予歪するためにＤＰＤアクチュエータ回路１１２によって使用される、ｃによって表され得るＭ個の係数のセットを計算し得る。例えば、ＤＰＤ適応回路１１４は、（以前の反復において）以前に計算された係数及び現在推定されている係数に基づいて、現在の係数を計算し得る。ＤＰＤ適応回路１１４は、係数を計算して、入力信号１０２ｘとフィードバック信号１５１ｙ’との間の差を示す誤差を最小化し得る。ＤＰＤ適応回路１１４は、点線の矢印によって示されるように、係数ｃでＤＰＤ作動回路１１２を更新し得る。
【0048】
いくつかの態様では、図１Ｂの間接学習ベースＤＰＤ１８０又は図１Ｃの直接学習ベースＤＰＤ１９０のＤＰＤアクチュエータ回路１１２は、以下に示されるように、Ｖｏｌｔｅｒｒａシリーズ又は（Ｖｏｌｔｅｒｒａシリーズのサブセットである）ＧＭＰモデルを使用してＤＰＤ作動を実装し得る。
【0049】
【数1】
【0050】
式中、ｚ［ｎ］は、予歪された信号１０４ｚの第ｎのサンプルを表し、ｆｋ（．）は、ＤＰＤモデルの第ｋの関数を表し（例えば、Ｍ個の基底関数のセットを含む）、ｃｉｊｋは、ＤＰＤ係数のセットを表し（例えば、Ｍ個の基底関数のセットを組み合わせるために）、ｘ［ｎ－ｉ］及びｘ［ｎ－ｊ］は、それぞれ、ｉ及びｊ個のサンプルによって遅延された入力信号１０２のサンプルを表し、｜｜ｘ［ｎ－ｉ］｜｜は、サンプルｘ［ｎ－ｉ］のエンベロープ又は振幅を表す。場合によっては、サンプル遅延ｉ及びｊの値は、予歪についての関心のあるＰＡ１３０の非線形特性に依存し得、ｘ［ｎ－ｉ］及びｘ［ｎ－ｊ］は、ｉ、ｊクロスメモリ項と称され得る。式（１）は、ＧＭＰモデルが入力信号１０２ｘのエンベロープ又は振幅に適用されることを例解するが、態様はそれに限定されない。一般に、ＤＰＤアクチュエータ回路１１２は、振幅関数、振幅二乗、又は任意の好適な関数であり得る、Ｐ（）によって表される前処理関数に従って、入力信号１０２ｘを直接又は前処理した後に、ＤＰＤ作動を入力信号１０２ｘに適用し得る。
【0051】
いくつかの態様では、ＤＰＤ作動回路１１２は、１つ以上のルックアップテーブル（ＬＵＴ）を使用して式（１）を実装し得る。例えば、用語Σｋｃｉｊｋｆｋ（｜｜ｘ［ｎ－ｉ］｜｜）は、ＬＵＴに記憶され得、ｉ，ｊクロスメモリ項のＬＵＴは、以下によって表される。
【0052】
【数2】
【0053】
したがって、図３～５を参照して以下でより完全に考察されるように、ＤＰＤ作動回路１１２の動作は、入力信号１０２ｘから、第１のメモリ項（例えば、ｘ［ｎ－ｉ］及びｘ［ｎ－ｊ］）を選択することと、ＬＵＴ及び選択された第１のメモリ項に基づいて、予歪された信号１０４ｚを生成することと、を含み得る。図１Ｃに示される直接学習アーキテクチャを使用するＤＰＤ適応の場合、ＤＰＤ適応回路１１４の動作は、選択された第１のメモリ項及び基底関数のセットｆｋに基づいて、ＤＰＤ係数（例えば、係数のセットｃｋ）を計算することと、計算された係数に基づいて、１つ以上のＬＵＴを更新することと、を含み得る。他方、図１Ｂに示される間接学習アーキテクチャを使用するＤＰＤ適応の場合、ＤＰＤ適応回路１１４の動作は、フィードバック信号１５１ｙ’から、第２のメモリ項（例えば、ｙ’［ｎ－ｉ］及びｙ’［ｎ－ｊ］）を選択することと、選択された第２のメモリ項及び基底関数のセットｆｋに基づいて、ＤＰＤ係数（例えば、係数のセットｃｋ）を計算することと、計算された係数に基づいて、１つ以上のＬＵＴを更新することと、を含み得る。このように、ＤＰＤ回路１１０は、様々なクロスメモリ項のＬＵＴを記憶するためのメモリ、メモリ項選択のためのマルチプレクサ、乗算器、加算器、及びＤＰＤ動作（例えば、作動及び適応）を実施するための命令を実行するための様々な他のデジタル回路及び／又はプロセッサなどの様々な回路を含み得る。
【0054】
本開示の態様によれば、パラメータ化されたモデルトレーニングシステム１７２は、パラメータ化されたモデル１７０をトレーニングして、ＤＰＤ作動回路１１２及び／又はＤＰＤ適応回路１１４を、これらのＤＰＤ作動及び適応（間接及び／又は直接学習）動作を実施するように構成し得る。パラメータ化されたモデル１７０をトレーニングするための機構（例えば、オフラインの間）、及びトレーニングされたパラメータ化されたモデル１７０に従って、作動及び適応のためのＤＰＤハードウェアを構成すること（例えば、オンラインの間）は、図２Ａ～２Ｂ及び３～１４を参照して以下でより完全に考察される。簡潔にするために、図２Ａ～２Ｂ及び３～１４は、図１Ａ～１Ｃと同じ信号表現を使用して考察される。例えば、記号ｘは、ＰＡを線形化するＤＰＤアクチュエータ回路への入力信号を指し得、記号ｚは、ＤＰＤによって提供される出力信号（予歪された信号）を指し得、記号ｙは、ＰＡの出力を指し得、記号ｙ’は、ＰＡの出力を示す観察された受信信号を指し得、記号ｃは、ＰＡの特徴又は非線形性に関連付けられた基底関数を組み合わせるためのＤＰＤ係数を指し得る。更に、入力信号１０２ｘ及び予歪された信号１０４ｚは、伝送データ（ＴＸ）と称することができ、フィードバック信号１５１ｙ’は、観察データ（ＯＲｘ）と称することができる。
【0055】
例示的なハードウェアのモデルアーキテクチャ検索
本開示の態様は、ＮＮ及びディープラーニングアルゴリズム（例えば、ＤＮＡＳ）を使用して、ＤＰＤハードウェアブロックにマッピングすることができる最適なカーネルを発見するように構成されたＤＰＤ配置を提供する。そのようなＤＰＤ配置は、ＧＭＰモデル用に設計されたＬＵＴベースＤＰＤアクチュエータに特に好適であり得る（例えば、式（１）に示されるように）。いくつかの実施形態では、ＬＵＴベースＤＰＤアクチュエータは、（例えば、メモリ選択のために）複数の入力信号の中から、１つの信号を選択するマルチプレクサを含み得る。いくつかの実施形態では、ＬＵＴベースＤＰＤアクチュエータは、図３～６を参照して以下でより完全に考察されるように、１つの信号を入力とし、入力に従って出力を生成するように構成されたＬＵＴ（例えば、式（２）に示されるように）を含み得る。
本開示の態様は、ＮＮ及びディープラーニングアルゴリズム（例えば、ＤＮＡＳ）を使用して、ＤＰＤハードウェアブロックにマッピングすることができる最適なカーネルを発見するように構成されたＤＰＤ配置を提供する。そのようなＤＰＤ配置は、ＧＭＰモデル用に設計されたＬＵＴベースＤＰＤアクチュエータに特に好適であり得る（例えば、式（１）に示されるように）。いくつかの実施形態では、ＬＵＴベースＤＰＤアクチュエータは、（例えば、メモリ選択のために）複数の入力信号の中から、１つの信号を選択するマルチプレクサを含み得る。いくつかの実施形態では、ＬＵＴベースＤＰＤアクチュエータは、図３～６を参照して以下でより完全に考察されるように、１つの信号を入力とし、入力に従って出力を生成するように構成されたＬＵＴ（例えば、式（２）に示されるように）を含み得る。
【0056】
候補ニューラルネットワークアーキテクチャの微分可能なスーパーセット上で最適化が実行され、逆伝播及び勾配降下検索を使用して手元の問題のための１つのニューラルネットワークアーキテクチャを選択する従来のＮＡＳとは対照的に、本開示の態様は、微分可能なビルディングブロックを使用して挙動的にハードウェア動作をモデル化し、標的ハードウェア上で収集されたデータセットを用いてＤＮＡＳを実施する。ハードウェアは、定義された入出力及び制御信号を有する回路、又は定義された方法で接続された複数の回路ブロックを有するサブシステムであり得る。最適化は、機能レベル（すなわち、入出力対応）だけでなく、サブシステムで行われる動作のシーケンスに対しても実施され得る。一実施形態では、ＤＮＡＳを使用するための実装態様は、マイクロプロセッサ上で動作するＤＰＤアクチュエータ、送信信号経路及びＤＰＤ適応エンジンを含み得る。
【0057】
図２Ａ及び２Ｂは、ＤＰＤハードウェアに適用されるモデルアーキテクチャ検索機構を例解するために、図１Ａ～１Ｃに関連して考察される。図２Ａは、本開示のいくつかの実施形態による、間接学習アーキテクチャベースＤＰＤ（例えば、ＤＰＤ１８０）に対するオフライントレーニング並びにオンライン適応及び作動のためのスキーム２００の例解図を提供する。スキーム２００は、図２Ａの左側に示されるオフライントレーニング、及び図２Ａの右側に示されるオンライン適応及び作動ＤＰＤを含む。
【0058】
いくつかの実施形態では、オフライントレーニングシステム（例えば、パラメータ化されたモデルトレーニングシステム１７２）は、トランシーバシステム、プロセッサ、及びメモリシステムを含み得る。トランシーバシステムは、ＤＰＤ作動及び適応が実装される標的システムと実質的に類似し得る。例えば、トランシーバシステムは、ＰＡ（例えば、ＰＡ１３０）、伝送経路（入力信号１０２ｘがＤＰＤアクチュエータ回路１１２によって予歪され得、ＰＡ１３０を介して伝送され得る）、及び観察経路（ＰＡ１３０の出力を示すフィードバック信号１５１ｙ’が受信され得る）を実質的に図１ＡのＲＦトランシーバ１００と同様に含み得る。
【0059】
プロセッサ及びメモリシステム（例えば、図１５に示されるデータ処理システム２３００などのコンピュータ実装システム）は、測定された及び／又は信号を含むキャプチャ２０２として示されるトランシーバシステムの送信及び観察データの複数のキャプチャを実施するように構成され得る。特に、間接学習ＤＰＤの場合、キャプチャ２０２は、標的ハードウェアからキャプチャされた予歪された信号１０４ｚ及びフィードバック信号１５１ｙ’、並びに／又は対応する入力信号のための所望の予歪された信号及び／若しくはフィードバック信号を含み得る。より具体的には、キャプチャは、特定の間隔（例えば、０．５秒、１秒、２秒以上ごと）で実施され得、各キャプチャは、入力信号１０２ｘのＬ個のサンプル、予歪された信号１０４ｚのＭ個の連続サンプル、及び／又はフィードバック信号１５１ｙ’のＮ個のサンプルを含み得、Ｌ、Ｍ、Ｎは、同じであっても異なり得る。
【0060】
プロセッサ及びメモリシステムは、アクチュエータ回路１１２及びＤＰＤ適応回路１１４におけるハードウェアブロック又は回路に１対１でマッピングするパラメータ化されたモデル１７０を生成し得る。プロセッサ及びメモリシステムは、アクチュエータ回路１１２及びＤＰＤ適応回路１１４に関連付けられたハードウェア制約２０４（例えば、標的リソース使用率又は電力消費）に更に基づいて、パラメータ化されたモデル１７０を生成し得る。プロセッサ及びメモリシステムは、送信及び観察キャプチャ２０２を取り込み、パラメータ化されたモデル１７０のためのアクチュエータモデルパラメータ及び適応モデルパラメータを最適化する最適化アルゴリズムを更に実施し得る。
【0061】
最適化を完了した後、プロセッサ及びメモリシステムは、最適化されたパラメータ化されたモデル１７０（最適化されたパラメータを有する）を、例えば、オンライン動作のために対応するハードウェアを構成するためのファームウェア上にロードできるアクチュエータ構成２１２及び適応エンジン構成２１４などの構成に変換し得る。いくつかの例では、パラメータ化されたモデル１７０は、特定の非線形特性を有する特定のタイプのＰＡ１３０に対してトレーニングされ得、したがって、アクチュエータ構成２１２及び適応エンジン構成２１４は、それらの非線形特性を事前に補償するようにＤＰＤアクチュエータ及びＤＰＤ適応エンジンをそれぞれ構成するためのパラメータを含み得る。いくつかの例では、アクチュエータ構成２１２は、ＤＰＤ作動のためのＬＵＴを構成するための情報を示し得、適応エンジン構成２１４は、ＤＰＤアクチュエータによって使用される係数を適応させるために使用される基底関数に関連付けられた情報を示し得る。
【0062】
いくつかの実施形態では、作動及び適応のためのオンチップＤＰＤサブシステムは、図２Ａの右側に示されるように、ＤＰＤアクチュエータ回路１１２、ＰＡ１３０、伝送経路（入力信号１０２ｘは、ＤＰＤアクチュエータ回路１１２によって予歪され得、ＰＡ１３０を介して伝送され得る）、観察経路（ＰＡ１３０の出力を示すフィードバック信号１５１ｙ’が受信され得る）、キャプチャバッファ２２０、及びプロセッサ及びメモリシステム（例えば、プロセッサコア２４０を含む）を含み得る。ＤＰＤアクチュエータ１１２は、ＬＵＴ（例えば、式（２））及びメモリ項プログラマブル遅延及びマルチプレクサを含み得る。プロセッサ及びメモリシステムは、（例えば、アクチュエータ構成２１２によって示される）オフライントレーニングされたパラメータに従って、ＤＰＤアクチュエータ１１２のメモリ項プログラマブル遅延及びマルチプレクサを構成するように構成され得る。プロセッサ及びメモリシステムは、オフライントレーニングされたパラメータ（例えば、適応エンジン構成２１４によって示される）及びキャプチャバッファ２２０内のデータに従って、メモリ項選択及び基底関数生成（ＤＰＤ適応回路１１４における特徴生成２３２によって示される）を実施し得る。特に、間接学習ＤＰＤの場合、プロセッサ及びメモリシステムは、ＤＰＤアクチュエータ回路１１２によって出力された予歪された信号１０４ｚ及びキャプチャバッファ２２０におけるフィードバック信号１５１ｙ’をキャプチャすることができる。プロセッサ及びメモリシステムは、選択されたメモリ項及び生成された基底関数を更に使用して、（ＤＰＤ適応回路１１４におけるソルバ及びアクチュエータマッピング２３０によって示される）線形組み合わせ係数のセットを求め得る。いくつかの例では、ソルバ及びアクチュエータマッピング２３０は、最小二乗近似技術を利用して、線形組み合わせ係数のセットを求めることができる。プロセッサ及びメモリシステムは、（例えば、適応エンジン構成２１４によって示される）オフライントレーニングされたパラメータに従って、求めた係数及び基底関数から、ＬＵＴエントリを更に生成し、対応するメモリ項ＬＵＴにマッピングし得る。更に、いくつかの態様では、ＤＰＤアクチュエータ回路１１２は、デジタルハードウェアブロック又は回路によって実装され得、ＤＰＤ適応回路１１４は、特徴生成２３２、並びにソルバ及びアクチュエータマッピング２３０を実施する命令コード（例えば、ファームウェア）を実行するプロセッサコア２４０によって実装され得る。
【0063】
図２Ｂは、本開示のいくつかの実施形態による、直接学習アーキテクチャベースＤＰＤ（例えば、ＤＰＤ１９０）に対するオフライントレーニング及びオンラインＤＰＤ適応及び作動のためのスキーム２５０の例解図を提供する。図２Ｂのスキーム２５０は、多くの点で図２Ａのスキーム２００と類似しており、簡潔にするために、これらの要素の考察は繰り返されず、これらの要素は、本明細書に開示される実施形態のいずれかの形態を採り得る。
【0064】
図１Ｃを参照して上で言及されるように、直接学習ＤＰＤの場合、ＤＰＤ適応回路１１４は、係数を計算して、入力信号１０２ｘとフィードバック信号１５１ｙ’との間の差を示す誤差を最小化し得る。したがって、スキーム２５０では、図２Ｂの左側のオフライントレーニングのために、オフラインプロセッサ及びメモリシステム（例えば、図１５に示されるデータ処理システム２３００などのコンピュータ実装システム）は、標的ハードウェアからの入力信号１０２ｘ及びフィードバック信号１５１ｙ’の複数のキャプチャを実施し得る。すなわち、キャプチャ２０２は、標的ハードウェアから収集された入力信号１０２ｘ及びフィードバック信号１５１ｙ’並びに／又は対応する入力信号のための所望のフィードバック信号を含み得る。更に、図２Ｂの右側に示されるように、作動及び適応のためのオンチップＤＰＤサブシステムは、キャプチャバッファ２２０で入力信号１０２ｘ及びフィードバック信号１５１ｙ’をキャプチャし得る。特徴生成２３２は、入力信号１０２ｘ及びフィードバック信号１５１ｙ’に基づき得る。更に、いくつかの例では、ソルバ及びアクチュエータマッピング２３０は、反復解アプローチを使用して、ＤＰＤアクチュエータ回路１１２によって使用される線形組み合わせ係数のセットを求め得る。
【0065】
モデルアーキテクチャ検索技術を使用した標的ハードウェアの例示的なオフラインパラメータ化されたモデルトレーニング
したがって、特定の態様では、図２Ａ及び２Ｂのオフライントレーニングに示されるように、コンピュータ実装システム（例えば、図１Ａのパラメータ化されたモデルトレーニングシステム１７２及び／又は図１５のデータ処理システム２３００）は、モデルアーキテクチャ検索を実施して、標的ハードウェアのハードウェア構成を最適化して、特定のデータ変換（例えば、ＤＰＤ作動及び／又は適応）を実施するためのオフライントレーニング方法を実装し得る。データ変換は、線形及び／又は非線形動作を含むことができる。標的ハードウェア（例えば、図２Ａの右側に示されるオンチップＤＰＤサブシステム）は、少なくとも算術演算及び／又は信号選択動作（例えば、多重化及び／又は逆多重化）を実施することができる処理ユニットのプールを含み得る。モデルアーキテクチャ検索は、処理ユニットのプール及び関連付けられた能力、所望のハードウェアリソース制約（例えば、ＨＷ制約２０４）、及び／又はデータ変換に関連付けられたハードウェア動作を含む検索空間上で実施され得る。モデルアーキテクチャ検索をまた実施して、データ変換に関連付けられた特定の所望の性能メトリックを実現して、例えば、データ変換に関連付けられた誤差メトリックを最小化することができる。
したがって、特定の態様では、図２Ａ及び２Ｂのオフライントレーニングに示されるように、コンピュータ実装システム（例えば、図１Ａのパラメータ化されたモデルトレーニングシステム１７２及び／又は図１５のデータ処理システム２３００）は、モデルアーキテクチャ検索を実施して、標的ハードウェアのハードウェア構成を最適化して、特定のデータ変換（例えば、ＤＰＤ作動及び／又は適応）を実施するためのオフライントレーニング方法を実装し得る。データ変換は、線形及び／又は非線形動作を含むことができる。標的ハードウェア（例えば、図２Ａの右側に示されるオンチップＤＰＤサブシステム）は、少なくとも算術演算及び／又は信号選択動作（例えば、多重化及び／又は逆多重化）を実施することができる処理ユニットのプールを含み得る。モデルアーキテクチャ検索は、処理ユニットのプール及び関連付けられた能力、所望のハードウェアリソース制約（例えば、ＨＷ制約２０４）、及び／又はデータ変換に関連付けられたハードウェア動作を含む検索空間上で実施され得る。モデルアーキテクチャ検索をまた実施して、データ変換に関連付けられた特定の所望の性能メトリックを実現して、例えば、データ変換に関連付けられた誤差メトリックを最小化することができる。
【0066】
モデルアーキテクチャ検索を実施するために、コンピュータ実装システムは、処理ユニットのプールに関連付けられた情報を受信し得る。受信された情報は、ハードウェアリソース制約（例えば、ＨＷ制約２０４）、ハードウェア動作（例えば、信号選択、乗算、加算、テーブルルックアップのためのアドレス生成など）、及び／又は処理ユニットのプールに関連付けられたハードウェア能力（例えば、速度、遅延など）を含み得る。コンピュータ実装システムは、データ変換動作に関連付けられたデータセット（例えば、キャプチャ２０２）を更に受信し得る。データセットは、標的ハードウェア上で収集され得、入力データ、出力データ、制御データなどを含み得る。すなわち、データセットは、標的ハードウェアから測定された信号及び／又は所望の信号を含み得る。いくつかの例では、データセットは、例えば、直接学習ＤＰＤアーキテクチャ又は間接学習ＤＰＤアーキテクチャが使用されるかどうかに応じて、入力信号１０２ｘ、予歪された信号１０４ｚ、及び／又はフィードバック信号１５１ｙ’のキャプチャを含み得る。コンピュータ実装システムは、受信したハードウェア情報及び受信したデータセットを使用して、データ変換に関連付けられたパラメータ化されたモデル（例えば、パラメータ化されたモデル１７０）をトレーニングすることができる。トレーニングは、プール内の処理ユニットの少なくともサブセットを構成することに関連付けられたパラメータ化されたモデルの少なくとも１つのパラメータを更新して（データ変換を実施する）ことを含み得る。コンピュータ実装システムは、プール内の少なくとも処理ユニットのサブセットのための１つ以上の構成（例えば、アクチュエータ構成２１２及び適応エンジン構成２１４）を出力し得る。
【0067】
いくつかの態様では、コンピュータ実装システムは、例えば、プール内の処理ユニットの各々から、複数の微分可能な関数ブロックのうちの異なる１つの間のマッピングを生成することによって、パラメータ化されたモデルを更に生成し得る。すなわち、プール内の各処理ユニットと微分可能な関数ブロックの各々との間には、１対１の対応が存在する。
【0068】
いくつかの態様では、データ変換動作は、少なくとも第１のデータ変換及び第２のデータ変換のシーケンスを含み得、トレーニングは、第１のデータ変換に関連付けられた第１のパラメータ（例えば、第１の学習可能なパラメータ）及び第２のデータ変換に関連付けられた第２のパラメータ（例えば、第２の学習可能なパラメータ）を計算することを含み得る。いくつかの態様では、第１のデータ変換に関連付けられた第１のパラメータ及び第２のデータ変換に関連付けられた第２のパラメータを計算することは、（例えば、勾配降下検索を使用することによって）逆伝播及び損失関数に更に基づき得る。いくつかの態様では、シーケンス内の第１のデータ変換又は第２のデータ変換は、実行可能命令コードに関連付けられ得る。換言すると、パラメータ化されたモデルは、プロセッサによって実行可能なデジタル回路及び／又はアナログ回路及び／又は命令コード（例えば、ファームウェア）によって実装されるハードウェア動作をモデル化することができる。
【0069】
オフライントレーニングのためのＤＰＤ作動をモデリングする例では、シーケンス内の第１のデータ変換は、第１のパラメータに基づいて、入力信号（例えば、入力信号１０２ｘ）から、メモリ項を選択することを含み得る。シーケンス内の第２のデータ変換は、第２のパラメータに基づいて、基底関数のセット（例えば、ｆｋ（．））及び選択されたメモリ項を使用して、ＰＡ１３０の非線形特性に関連付けられた特徴パラメータを生成することを含み得る。データ変換動作に関連付けられたシーケンスは、特徴パラメータに基づいて、予歪された信号（例えば、予歪された信号１０４ｚ）を生成することを含む第３のデータ変換を更に含み得る。
【0070】
オフライントレーニングのためのＤＰＤ適応をモデリングする例では、シーケンス内の第１のデータ変換は、第１のパラメータに基づいて、非線形電子コンポーネント又は入力信号の出力を示すフィードバック信号（例えば、フィードバック信号１５１ｙ’）から、メモリ項を選択することを含み得る。シーケンス内の第２のデータ変換は、第２のパラメータに基づいて、基底関数のセット（例えば、ｆｋ）、ＤＰＤ係数（例えば、ｃｋ）、及び選択されたメモリ項を使用して、ＰＡ１３０の非線形特性に関連付けられた特徴を生成することを含み得る。データ変換動作に関連付けられたシーケンスは、特徴及び第２の信号に基づいて、係数を更新することを含む第３のデータ変換を更に含み得る。第２の信号は、（例えば、図１Ｂに示されるように）間接学習ＤＰＤを使用する場合の予歪された信号１０４ｚに対応し得る。代替的に、第２の信号は、（例えば、図１Ｃに示されるように）直接学習ＤＰＤを使用する場合の入力信号１０２ｘとフィードバック信号１５１ｙ’との間の差に対応し得る。
【0071】
モデルアーキテクチャ検索技術を使用してトレーニングされたパラメータ化されたモデルに基づいた例示的なオンラインハードウェア動作
特定の態様では、装置は、オンライン動作について本明細書で考察されるようにトレーニングされたパラメータ化されたモデル（例えば、パラメータ化されたモデル１７０）に基づいて、構成され得る。例えば、装置は、入力信号を受信するための入力ノードと、１つ以上の算術演算（例えば、乗算、加算など）及び／又は１つ以上の信号選択動作（例えば、多重化及び／又は逆多重化、アドレス生成など）を実行するための処理ユニットのプールと、を含み得る。プール内の処理ユニットの各々は、データ変換（例えば、線形動作、非線形動作、ＤＰＤ動作などを含む）に対応する少なくとも１つのパラメータ化されたモデル（例えば、ＮＡＳモデル）に関連付けられ得る。装置は、第１のパラメータ化されたモデル（例えば、パラメータ化されたモデル１７０）に基づいて、処理ユニットの少なくとも第１のサブセットを構成及び／又は選択して、入力信号を処理して第１の信号を生成する制御ブロック（例えば、制御レジスタ）を更に含み得る。いくつかの態様では、第１のパラメータ化されたモデルは、プール内の処理ユニットの各々から、複数の微分可能なビルディングブロックの異なる１つの間のマッピングと、標的ハードウェア又はハードウェア制約（例えば、標的リソース使用率／又は電力消費）上で収集された入力データセット又は出力データセットのうちの少なくとも１つと、に基づいて、オフラインでトレーニングされ得る。例えば、トレーニングは、本明細書で考察されるように、複数の微分可能なビルディングブロックにわたるＮＡＳに基づき得る。
特定の態様では、装置は、オンライン動作について本明細書で考察されるようにトレーニングされたパラメータ化されたモデル（例えば、パラメータ化されたモデル１７０）に基づいて、構成され得る。例えば、装置は、入力信号を受信するための入力ノードと、１つ以上の算術演算（例えば、乗算、加算など）及び／又は１つ以上の信号選択動作（例えば、多重化及び／又は逆多重化、アドレス生成など）を実行するための処理ユニットのプールと、を含み得る。プール内の処理ユニットの各々は、データ変換（例えば、線形動作、非線形動作、ＤＰＤ動作などを含む）に対応する少なくとも１つのパラメータ化されたモデル（例えば、ＮＡＳモデル）に関連付けられ得る。装置は、第１のパラメータ化されたモデル（例えば、パラメータ化されたモデル１７０）に基づいて、処理ユニットの少なくとも第１のサブセットを構成及び／又は選択して、入力信号を処理して第１の信号を生成する制御ブロック（例えば、制御レジスタ）を更に含み得る。いくつかの態様では、第１のパラメータ化されたモデルは、プール内の処理ユニットの各々から、複数の微分可能なビルディングブロックの異なる１つの間のマッピングと、標的ハードウェア又はハードウェア制約（例えば、標的リソース使用率／又は電力消費）上で収集された入力データセット又は出力データセットのうちの少なくとも１つと、に基づいて、オフラインでトレーニングされ得る。例えば、トレーニングは、本明細書で考察されるように、複数の微分可能なビルディングブロックにわたるＮＡＳに基づき得る。
【0072】
いくつかの態様では、データ変換は、データ変換のシーケンスを含み得る。例えば、データ変換は、第１のデータ変換に続いて第２のデータ変換を含み得、第１のデータ変換は、入力信号を第１の信号に変換し、第２のデータ変換は、第１の信号を第２の信号に変換する。いくつかの態様では、データ変換のシーケンスは、命令コード（例えば、ソフトウェア又はファームウェア）を実行するデジタルハードウェアブロック（例えば、デジタル回路）とプロセッサとの組み合わせによって実施され得る。例えば、処理ユニットの第１のサブセットは、第１の変換を実施するためのデジタルハードウェアブロック（例えば、デジタル回路）を含み得、制御ブロックは、プール内の処理ユニットの第２のサブセットを第２の変換を実施するための命令コードを実行するように更に構成することができる。
【0073】
ある特定の態様では、装置は、非線形電子コンポーネントへの入力信号を予歪するためのＤＰＤ装置（例えば、ＤＰＤ回路１１０）であり得る。例えば、受信された入力信号は、入力信号１０２ｘに対応し得、非線形電子コンポーネントは、ＰＡ１３０に対応し得、第１の信号は、予歪された信号１０４ｚに対応し得る。装置は、第１のパラメータ化されたモデルに基づいて、非線形電子コンポーネントの１つ以上の非線形特性に関連付けられた１つ以上のルックアップテーブル（ＬＵＴ）を記憶するためのメモリを更に含み得る。装置は、第１のパラメータ化されたモデルに基づいて、入力信号から、第１のメモリ項（例えば、式（１）に示される［ｎ－ｉ］及びｘ［ｎ－ｊ］項）を選択するための処理ユニットの第１のサブセットを含むＤＰＤブロックを更に含み得る。処理ユニットの第１のサブセットは、１つ以上のＬＵＴ（例えば、式（２）に示されるＬｉ、ｊ）及び選択された第１のメモリ項（例えば、ＤＰＤ作動のための）に基づいて、予歪された信号を更に生成し得る。いくつかの態様では、処理ユニットの第１のサブセットは、第１のパラメータ化されたモデルに基づいて、非線形電子コンポーネントの出力に関連付けられたフィードバック信号（例えば、フィードバック信号１５１ｙ’）から、第２のメモリ項（例えば、ｙ’［ｎ－ｉ］及びｙ’［ｎ－ｊ］）を更に選択し得る。制御ブロックは、第１のパラメータ化されたモデルに基づいて、命令コードを実行して、選択された第２のメモリ項及び基底関数のセットに基づいて、ＤＰＤ係数（例えば、係数のセットｃｋ）を計算し、計算された係数及び基底関数のセットに基づいて、１つ以上のＬＵＴのうちの少なくとも１つを（例えば、ＤＰＤ適応のために）更新するように、処理ユニットの第２のサブセットを更に構成し得る。
【0074】
例示的なＬＵＴベースＤＰＤアクチュエータ実装態様
上で考察されるように、いくつかの実施形態では、ＬＵＴベースＤＰＤアクチュエータは、複数の入力信号のうちの１つの信号を選択するマルチプレクサを含み得る。いくつかの実施形態では、ＬＵＴベースＤＰＤアクチュエータは、１つの信号を入力とし、入力に従って出力を生成するように構成されたＬＵＴを含む。図３～５は、ＬＵＴベースＤＰＤアクチュエータのための様々な実装態様を例解する。
上で考察されるように、いくつかの実施形態では、ＬＵＴベースＤＰＤアクチュエータは、複数の入力信号のうちの１つの信号を選択するマルチプレクサを含み得る。いくつかの実施形態では、ＬＵＴベースＤＰＤアクチュエータは、１つの信号を入力とし、入力に従って出力を生成するように構成されたＬＵＴを含む。図３～５は、ＬＵＴベースＤＰＤアクチュエータのための様々な実装態様を例解する。
【0075】
図３は、本開示のいくつかの実施形態による、ＬＵＴベースＤＰＤアクチュエータ回路３００の例示的な実装態様の例解図を提供する。例えば、図１Ａ～１Ｃ、２Ａ～２ＢのＤＰＤアクチュエータ回路１１２は、図３に示されるように実装され得る。図３に示されるように、ＬＵＴベースＤＰＤアクチュエータ回路３００は、複素／大きさ変換回路３１０、タップ遅延線３１２、複数のＬＵＴ３２０、３２２、３２４、３２６、複素乗算器３３０、及び加算器３４０を含み得る。簡略化のために、図３は、３つの遅延タップ３１２を例解する。しかしながら、ＬＵＴベースＤＰＤアクチュエータ回路３００は、任意の好適な数の遅延タップ３１２（例えば、１、２、３、４、５、１０、１００、２００、５００、１０００以上）を含むようにスケーリングされ得る。
【0076】
ＬＵＴベースＤＰＤアクチュエータ回路３００は、例えば、サンプルｘ［ｎ］のブロックを含む入力信号１０２ｘを受信し得、Ｎは、０から（Ｎ－１）まで変化し得、ｘ０、ｘ１、・・・、ｘＮ－１として表され得る。いくつかの場合では、入力信号１０２ｘは、デジタルベースバンド複素同相直交位相（ＩＱ）信号であり得る。複素／大きさ変換回路３１０は、各複素サンプルｘ［ｎ］について絶対値又は大きさを計算し得る。タップ遅延線３１２は、入力信号１０２ｘの大きさの遅延バージョン、例えば、｜ｘ０｜、｜ｘ１｜、・・・、｜ｘＮ－１｜を生成し得る。ＬＵＴ３２０（例えば、
のＬＵＴ）は、信号｜ｘ［ｎ］｜の大きさを入力とし、出力を生成し得る
。同様に、ＬＵＴ３２２（例えば、
のＬＵＴ）は、信号｜ｘ［ｎ－１］｜の大きさを入力とし、出力を生成し得
、ＬＵＴ３２４（例えば、
のＬＵＴ）は、信号｜ｘ［ｎ－２］｜の大きさを入力とし、出力を生成し得
、ＬＵＴ３２６（例えば、
のＬＵＴ）は、信号｜ｘ［ｎ－３］｜の大きさを入力とし、出力を生成し得る
。次いで、ＬＵＴ３２０、３２２、３２４、３２６の出力は、それぞれ、複素乗算器３３０で、ｘ［ｎ－ｊ１］、ｘ［ｎ－ｊ２］、ｘ［ｎ－ｊ３］、及びｘ［ｎ－ｊ４］と乗算される。複素乗算器３３０の出力からの積は、加算器３４０で合計されて、アクチュエータ３００に出力ｚ［ｎ］を提供し、出力は、予歪された信号１０４ｚに対応し得る。
【数3】
【数4】
【数5】
【数6】
【数7】
【数8】
【数9】
【数10】
【0077】
図３は、ＬＵＴ３２０、３２２、３２４、３２６を別個のＬＵＴとして例解し、各ＬＵＴは、特定のｉ，ｊクロスメモリ項に対応する（例えば、ＰＡ１３０の特定の非線形特性をモデリングする）が、一般に、ＬＵＴベースＤＰＤアクチュエータ回路４００は、ＬＵＴ３２０、３２２、３２４、３２６を任意の好適な形態で記憶し得る。
【0078】
図４は、本開示のいくつかの実施形態による、ＬＵＴベースＤＰＤアクチュエータ回路４００の例示的な実装態様の例解図を提供する。例えば、図１Ａ～１Ｃ、２Ａ～２ＢのＤＰＤアクチュエータ回路１１２は、図４に示されるように実装され得る。図４のＬＵＴベースＤＰＤアクチュエータ回路４００は、多くの点で図３のＬＵＴベースＤＰＤアクチュエータ回路３００と類似しており、簡潔にするために、これらの要素の考察は繰り返されず、これらの要素は、本明細書に開示される実施形態のいずれかの形態を採り得る。
【0079】
図４では、図３のＬＵＴベースＤＰＤアクチュエータ回路３００のように、ＬＵＴベースＤＰＤアクチュエータ回路４００は、複数のＬＵＴを利用して、予歪されたサンプルｚ［ｎ］ごとに、単一のＬＵＴの代わりに、予歪された信号サンプルｚ［ｎ］を生成し得る。簡略化のために、図４は、ＬＵＴ Ａ４２０及びＬＵＴ Ｂ４２２という２つのＬＵＴを利用して、各々の予歪されたサンプルｚ［ｎ］を生成するＬＵＴベースＤＰＤアクチュエータ回路４００を例解する。しかしながら、ＬＵＴベースＤＰＤアクチュエータ回路４００は、任意の好適な数のＬＵＴ（例えば、約３、４以上）を使用してスケーリングされて、各々の予歪されたサンプルｚ［ｎ］を生成し得る。更に、図４の図面を乱さないようにするために、図４は、最初の２つのサンプル、ｘ０及びｘ１についてのＬＵＴ Ａ４２０及びＬＵＴ Ｂ４２２のみを例解しているが、ＬＵＴ Ａ４２０及びＬＵＴ４２２は、遅延サンプルｘ２、ｘ３、・・・、ｘＮ－１の各々について含まれ得る。
【0080】
図４に示されるように、サンプルｘ［ｎ］について、ＬＵＴ Ａ４２０は、信号｜ｘ［ｎ］｜の大きさを入力とし、出力を生成し得
、ＬＵＴ Ｂ４２２は、信号｜ｘ［ｎ］｜の大きさを入力とし、出力を生成し得る
。同様に、サンプルｘ［ｎ－１］について、ＬＵＴ Ａ４２０は、信号｜ｘ［ｎ－１］｜の大きさを入力とし、出力
を生成し得、ＬＵＴ Ｂ４２２は、信号｜ｘ［ｎ－１］｜の大きさを入力とし、出力
を生成する、などを行い得る。いくつかの例では、ＬＵＴ Ａ４２０及びＬＵＴ Ｂ４２２は各々、ＰＡ１３０の異なる非線形特性をモデル化し得る。各サンプルｘ［ｎ］、ｘ［ｎ－１］、・・・、ｘ［ｎ－Ｎ－１］のＬＵＴ４２０及び４２２の出力は、複素乗算器３３０でそれぞれのメモリ項ｘ［ｎ－ｊ１］、ｘ［ｎ－ｊ２］、・・・と乗算される。複素乗算器３３０の出力からの積は、加算器３４０で合計されて、アクチュエータ３００に出力ｚ［ｎ］を提供し、出力は、予歪された信号１０４ｚに対応し得る。
【数11】
【数12】
【数13】
【数14】
【0081】
図４は、ＬＵＴ４２０及び４２２を別個のＬＵＴとして例解しており、各ＬＵＴは、特定のｉ，ｊクロスメモリ項に対応しているが、一般に、ＬＵＴベースＤＰＤアクチュエータ回路４００は、ＬＵＴ４２０及び４２２を任意の好適な形態で記憶し得る。
【0082】
図５は、本開示のいくつかの実施形態による、ＬＵＴベースＤＰＤアクチュエータ回路５００の例示的な実装態様の例解図を提供する。例えば、図１Ａ～１Ｃ、２Ａ～２ＢのＤＰＤアクチュエータ回路１１２は、図５に示されるように実装され得る。図５のＬＵＴベースＤＰＤアクチュエータ回路５００は、多くの点で、図３のＬＵＴベースＤＰＤアクチュエータ回路３００と類似しており、簡潔にするために、これらの要素の考察は繰り返されず、これらの要素は、本明細書に開示される実施形態のいずれかの形態を採り得る。図５に示されるように、ＬＵＴベースＤＰＤアクチュエータ回路５００は、タップ遅延ライン３１２、複数の信号マルチプレクサ５１０、複数の前処理回路５１４（例えば、前処理機能Ｐ（．）によって表される）、複数のＬＵＴ５２０、複数の信号マルチプレクサ５１２、複数の乗算器３３０、及び加算器３４０を含み得る。図５の図面を混乱させないようにするために、図５は、第１のサンプルｘ０についての信号マルチプレクサ５１０、前処理回路５１４、ＬＵＴ５２０、及び信号マルチプレクサ５１２のみを例解するが、信号マルチプレクサ５１０、前処理回路５１４、ＬＵＴ５２０、及び信号マルチプレクサ５１２は、遅延サンプルｘ１、ｘ２、・・・、ｘＮ－１の各々に対して、サンプルｘ０と同様の方法で配置され得る。
【0083】
図５に示されるように、タップ遅延線３１２は、例えば、ｘ０、ｘ１、・・・、ｘＮ－１として表される、入力信号１０２ｘの遅延バージョンを生成する。各マルチプレクサ５１０は、選択信号５１１に基づいて、全ての可能な入力の中から、１つの信号ｘｉを選択する。各信号マルチプレクサ５１２は、選択信号５１３に基づいて、全ての可能な入力の中から、１つの信号ｘｊを選択する。各前処理回路５１４は、それぞれ選択された信号ｘｉを前処理する。前処理は、複雑なエンベロープ又は振幅計算、大きさ二乗、スケーリング関数、又は任意の好適な前処理関数であり得る。各ＬＵＴ５２０は、処理された信号Ｐ（ｘｉ）を入力とし、出力Ｌｉ、ｊ（Ｐ（ｘｉ））を生成する。次いで、ＬＵＴ５２０の出力は、複素乗算器３３０で信号マルチプレクサ５１２によって選択されたそれぞれの信号と乗算される。複素乗算器３３０の出力からの積は、加算器３４０で合計されて、アクチュエータ３００に出力ｚ［ｎ］を提供し、出力は、予歪された信号１０４ｚに対応し得る。
【0084】
図３～５に示されるＬＵＴベースＤＰＤアクチュエータのためのハードウェア実装態様を使用して、ＤＰＤブロックのモデルアーキテクチャ検索を駆動し得る。いくつかの態様では、マルチプレクサ５１０のための選択信号５１１、マルチプレクサ５１２のための選択信号５１３、及びＬＵＴ５２０は、以下でより完全に考察されるように、モデルアーキテクチャ検索の一部としてトレーニングされた学習可能なパラメータにマッピングされ得る。
【0085】
ハードウェアブロックをパラメータ化されたモデル要素にマッピングする
本開示の態様によれば、コンピュータ実装システムは、関連するハードウェア制約（例えば、許可されたメモリ項、ＬＵＴ、モデルサイズなど）をキャプチャするＤＰＤアクチュエータハードウェア（例えば、図３～５に示されるＬＵＴベースＤＰＤアクチュエータ）のソフトウェアモデルを作成し得る。ソフトウェアモデルは、（例えば、上記の式（１）に示されるように）ＤＰＤ係数ｃのセットを決定するモデル内に適応ステップ（例えば、間接学習ＤＰＤの場合の線形最小二乗適応、又は直接学習ＤＰＤの場合の反復解）を含むことができる。いくつかの実施形態では、非線形ＬＵＴ基底関数（例えば、ｆｋ（．））は、任意であり得る（ＧＭＰは、それらを多項式に制限する）。例えば、ＮＮ層のシーケンスが使用され得る。いくつかの実施形態では、メモリ項多重化は、重みｗでパラメータ化されたベクトルドット積を使用してモデル化され得る。
本開示の態様によれば、コンピュータ実装システムは、関連するハードウェア制約（例えば、許可されたメモリ項、ＬＵＴ、モデルサイズなど）をキャプチャするＤＰＤアクチュエータハードウェア（例えば、図３～５に示されるＬＵＴベースＤＰＤアクチュエータ）のソフトウェアモデルを作成し得る。ソフトウェアモデルは、（例えば、上記の式（１）に示されるように）ＤＰＤ係数ｃのセットを決定するモデル内に適応ステップ（例えば、間接学習ＤＰＤの場合の線形最小二乗適応、又は直接学習ＤＰＤの場合の反復解）を含むことができる。いくつかの実施形態では、非線形ＬＵＴ基底関数（例えば、ｆｋ（．））は、任意であり得る（ＧＭＰは、それらを多項式に制限する）。例えば、ＮＮ層のシーケンスが使用され得る。いくつかの実施形態では、メモリ項多重化は、重みｗでパラメータ化されたベクトルドット積を使用してモデル化され得る。
【0086】
非線形関数は、オフラインの事前トレーニング段階におけるメモリ項の選択とともに最適化され得、展開後の動作において適応（すなわち、事前トレーニングされたパラメータを変更する任意の手段）なしで使用され得る。
【0087】
いくつかの実施形態では、「学習可能な」多重化層を使用して、メモリ項の選択の最適化を可能にすることができる。これを行うことで、学習可能なパラメータを用いる「Ｎ選択Ｍ」（Ｍ＜Ｎ）動作を実施することができる。
【0088】
いくつかの実施形態では、ＬＵＴ基底関数及び「学習可能な」多重化層のパラメータは、最終的な最小二乗誤差を最小化するようにトレーニングされ得る。例えば、いくつかの実施形態では、これは、逆伝播とともに勾配降下を使用して行われ得る。
【0089】
いくつかの例では、ソフトウェアモデルの生成は、特別に設計された微分可能なビルディングブロックでハードウェア動作を複製することと、一連のハードウェアイベントを微分可能な計算グラフとして再現することと、ハードウェア機能及び制約を用いてハードウェア構成をオフラインで最適化することと、を含み得る。
【0090】
図６は、図５に関連して考察され、単純化のために、図５と同じ要素に言及するために、同じ参照番号を使用し得る。図６は、本開示のいくつかの実施形態による、１対１の機能マッピングを有するハードウェア設計から導出される例示的なソフトウェアモデル６００の例解図を提供する。図６に示されるように、ソフトウェアモデル６００は、ＬＵＴ動作をモデル化する第１の部分６０２と、メモリ項選択動作をモデル化する第２の部分６０４と、を含み得る。
【0091】
第１の部分６０２では、ＤＰＤハードウェアのＬＵＴ５２０動作は、入力信号の大きさを入力｜ｘ［ｉ］｜とし、出力Ｌｉ（｜ｘ［ｉ］｜）を生成し得る。ソフトウェアモデル６００は、ＬＵＴ５２０を、その入力｜ｘ［ｉ］｜に関して任意の機能６２０として表すことができる。ＬＵＴ５２０動作は、パラメータ化されたモデル１７０においてＮＮ層として表すことができ、いくつかの例では、図７～９を参照して以下でより完全に考察されるように、別のＮＮを使用してトレーニングすることができる。
【0092】
第２の部分６０４では、ＤＰＤハードウェア上のマルチプレクサ５１０動作は、選択信号５１１に基づいて、複数の入力信号ｘ［ｎ］、ｘ［ｎ－１］、ｘ［ｎ－２］、・・・、ｘ［ｎ－Ｍ］の中から、１つの信号ｘ［ｎ－ｉ］を選択し得る。ソフトウェアモデル６００は、ｗ［０］、ｗ［１］、ｗ［２］、・・・、ｗ［Ｍ］として示され、乗算器６２２で入力信号［ｎ］、ｘ［ｎ－１］、ｘ［ｎ－２］、・・・、ｘ［ｎ－Ｍ］を掛けた重み６２４のセットとしてマルチプレクサ５１０の動作を表すことができ、積は、６１０によって示されるように加算器６２６で合計される。更に示されるように、重みｗ［ｉ］＝１及び他の全ての重みｗ［ｋ≠ｉ］＝０であり、したがって、加算器６２６の出力は、選択された信号ｘ［ｎ－ｉ］に対応する。ソフトウェアモデル６００はまた、６１０によって示されるような同様の動作を使用して、図５のマルチプレクサ５１２の信号選択動作をモデル化し得る。一般に、ソフトウェアモデル６００は、マルチプレクサ５１０及び／又は５１２の動作を多種多様な方法でモデル化して、同じ信号選択機能を提供し得る。（メモリ項選択のための）マルチプレクサ５１０動作は、パラメータ化されたモデル１７０においてＮＮ層として表すことができ、重みｗ［０］、ｗ［１］、ｗ［Ｍ］、…、ｗ［Ｍ］は、モデルアーキテクチャ検索の一部としてトレーニングすることができ、図７～９を参照して以下でより完全に考察される。
【0093】
例示的なＤＰＤ配置の自動モデル検出
図７は、本開示のいくつかの実施形態による、ＤＰＤ動作のためのパラメータ化されたモデルをトレーニングするための例示的な方法７００の例解図を提供する。方法７００は、コンピュータ実装システム（例えば、図１Ａのパラメータ化されたモデルトレーニングシステム１７２及び／又は図１５に示されるデータ処理システム２３００）によって実装され得る。いくつかの態様では、方法７００は、図２Ａ及び／又は２Ｂに示されるオフライントレーニングの一部として実装され得る。高レベルでは、方法７００は、モデルアーキテクチャ検索を実施して、ＤＰＤハードウェア（例えば、図１Ａ～１Ｃ及び２Ａ～２ＢのＤＰＤアクチュエータ回路１１２及びＤＰＤ適応回路１１４）のハードウェア構成を最適化し、ＰＡ（例えば、図１Ａ～１Ｃ及び２Ａ～２ＢのＰＡ１３０）の非線形性を事前に補償する。方法７００は、ＤＰＤ作動回路１１２及び／又はＤＰＤ適応回路１１４のハードウェア動作を複製し得る。
図７は、本開示のいくつかの実施形態による、ＤＰＤ動作のためのパラメータ化されたモデルをトレーニングするための例示的な方法７００の例解図を提供する。方法７００は、コンピュータ実装システム（例えば、図１Ａのパラメータ化されたモデルトレーニングシステム１７２及び／又は図１５に示されるデータ処理システム２３００）によって実装され得る。いくつかの態様では、方法７００は、図２Ａ及び／又は２Ｂに示されるオフライントレーニングの一部として実装され得る。高レベルでは、方法７００は、モデルアーキテクチャ検索を実施して、ＤＰＤハードウェア（例えば、図１Ａ～１Ｃ及び２Ａ～２ＢのＤＰＤアクチュエータ回路１１２及びＤＰＤ適応回路１１４）のハードウェア構成を最適化し、ＰＡ（例えば、図１Ａ～１Ｃ及び２Ａ～２ＢのＰＡ１３０）の非線形性を事前に補償する。方法７００は、ＤＰＤ作動回路１１２及び／又はＤＰＤ適応回路１１４のハードウェア動作を複製し得る。
【0094】
いくつかの態様では、コンピュータ実装システムは、命令を記憶するメモリと、１つ以上のコンピュータプロセッサと、を含み得、命令は、１つ以上のコンピュータプロセッサによって実行されると、１つ以上のコンピュータプロセッサに方法７００の動作を実施させる。他の態様では、方法７００の動作は、コンピュータ実装システムの１つ以上のコンピュータプロセッサによって実行されると、１つ以上のコンピュータプロセッサに方法７００を実施させる、非一時的計算可能可読記憶媒体における符号化された命令の形態であり得る。
【0095】
７１０において、コンピュータ実装システムは、標的ハードウェア上で収集された測定信号及び／又は所望の信号のキャプチャを受信し得る。標的ハードウェアは、図１のＲＦトランシーバ１００、図１Ｂの間接学習ＤＰＤ１８０、及び／又は図１Ｃの直接学習ＤＰＤ１９０に類似し得る。キャプチャは、キャプチャ２０２に類似し得る。特に、キャプチャは、標的ハードウェア及び／又は対応する所望の信号からキャプチャされた入力信号１０２ｘ、予歪された信号１０４ｚ、及び／又はフィードバック信号１５１ｙ’を含み得る。
【0096】
７１２において、コンピュータ実装システムは、（タップ遅延線３１２を複製するために）キャプチャされた信号の遅延バージョンを生成し得、（マルチプレクサ５１０及び５１２動作を複製するために）キャプチャされた信号から、メモリ項を選択し得、及び／又は（特定の基準サンプル時間に従って）キャプチャされた信号を整列させ得る。
【0097】
７１４において、コンピュータ実装システムは、ＤＰＤ特徴生成を実施し得る。ＤＰＤ特徴生成は、様々な基底関数７１６（例えば、ｆｉ、ｊ（Ｐ（ｘｉ）））を適用して、ＰＡ１３０に関連付けられた特徴（又は非線形特性）を生成することを含み得る。ＤＰＤ機能生成は、可能な全ての特徴を出力し得る。
【0098】
７１８において、コンピュータ実装システムは、特徴選択を実施し得る。例えば、特徴選択は、ＤＰＤ特徴生成によって出力された可能な特徴から、１つ以上の特徴を選択し得る。選択は、例えば、非線形性の特定の順序又は非線形性の組み合わせが閾値を超える場合、特定の基準又は閾値に基づき得る。いくつかの例では、７１４で特徴生成によって出力された特徴が、三次非線形性の存在を示すが、五次非線形性の存在を示さない場合、特徴選択は、三次非線形性に関連付けられた特徴を選択し得る。更に、基底関数のセットは、三次非線形性について生成され得る。別の例として、特徴生成によって出力された特徴が、三次非線形性及び五次非線形性の存在を示す場合、特徴選択は、三次非線形性に関連付けられた特徴及び五次非線形性に関連付けられた特徴を選択し得る。更に、基底関数のセットは、三次非線形性について生成され得、基底関数の別のセットは、五次非線形性について生成され得る。更なる例として、特徴生成によって出力された特徴が、三次非線形性と五次非線形性との間の相関を示す場合、特徴選択は、三次非線形性に関連付けられた特徴及び五次非線形性に関連付けられた特徴を選択し得る。更に、基底関数のセットは、３次非線形性と５次非線形性の両方について生成され得る。
【0099】
７２０において、コンピュータ実装システムは、積和を計算して、特徴選択及びＤＰＤ係数によって出力された選択された特徴（例えば、メモリ項及び基底関数）に基づいて、図５に示されるように、予歪された信号１０４を生成することができる。
【0100】
７２２において、コンピュータ実装システムは、平均二乗誤差（ＭＳＥ）損失（例えば、標的又は所望の送信信号と予歪された信号との間の差）を判定し得る。
【0101】
コンピュータ実装システムは、逆伝播を実施して、７１８での特徴選択、７１４での特徴生成、及び／又は７１２での遅延／メモリ項選択を調整し得、ＭＳＥ損失が特定の基準（例えば、閾値）を満たすまで方法７００を繰り返し得る。
【0102】
いくつかの態様では、コンピュータ実装システムは、ＮＮ７３２をトレーニングして、７３０によって示されるような基底関数を生成し得る。そのために、ＮＮ７３２は、入力信号１０２ｘ及び／又はフィードバック信号１５１ｙ’の様々なメモリ項をＮＮ７３２への入力とし、ＮＮ７３２は、基底関数ｆｉ、ｊ（｜ｘｉ｜）を生成し得る。この場合、基底関数は何らかの任意の関数であり得、必ずしも多項式として数学的に表現可能ではない。
【0103】
図８は、本開示のいくつかの実施形態による、微分可能な関数ブロックのシーケンスとしてＤＰＤ動作をモデリングする例示的なパラメータ化されたモデル８００の概略例解図を提供する。モデル８００は、コンピュータ実装システム（例えば、図１Ａのパラメータ化されたモデルトレーニングシステム１７２及び／又は図１５に示されるデータ処理システム２３００）によって生成され得る。モデル８００は、パラメータ化されたモデル１７０に類似し得る。いくつかの態様では、パラメータ化されたモデル８００は、図２Ａ／又は２Ｂに示されるオフライントレーニングの一部として生成され得る。高レベルでは、ＤＰＤハードウェア（例えば、ＤＰＤ回路１１０）は、処理ユニットのプール（例えば、デジタルハードウェアブロック若しくは回路、アナログ回路、ＡＳＩＣ、ＦＰＧＡ、及び／又はファームウェアを実行するプロセッサを含む）を含み得、モデル８００は、処理ユニットの各々を複数の微分可能な関数ブロックの異なるものにマッピングし得る。いくつかの態様では、コンピュータ実装システムは、図２Ａ～２Ｂのオフライントレーニング及び／又は図７の方法７００と実質的に同様の機構を利用して、パラメータ化されたモデル８００を生成し得る。
【0104】
図８に示されるように、モデル８００は、ＤＰＤ作動を、学習可能なパラメータ又は重みθによってパラメータ化された特徴生成８３０、デジタルハードウェアブロック８０４上で実行される行列乗算器８５０としてモデル化する。例えば、デジタルハードウェアブロック８０４は、ＤＰＤアクチュエータ回路１１２内のデジタル回路に対応し得る。モデル８００は更に、ＤＰＤ適応を、プロセッサ上で動作するデジタルハードウェアブロック８０６及びファームウェア８０８上で実行されるＤＰＤ適応手順を複製する微分可能な関数ブロックとしてモデル化する。例えば、デジタルハードウェアブロック８０６及びファームウェア８０８を実行するプロセッサは、ＤＰＤ適応回路１１４内のデジタル回路及びプロセッサに対応し得る。いくつかの態様では、デジタルハードウェアブロック８０４及びデジタルハードウェアブロック８０６は、同じデジタルハードウェアブロックに対応し得る。他の態様では、デジタルハードウェアブロック８０４のうちの少なくとも１つのデジタルハードウェアブロックは、デジタルハードウェアブロック８０６の一部ではない。
【0105】
図８に更に示されるように、モデル８００は、データセット８０２を受信し得る。データセット８０２は、図２Ａ～２Ｂのキャプチャ２０２及び／又は７１０におけるキャプチャと実質的に類似し得る。例えば、データセット８０２は、標的ハードウェア（例えば、ＲＦトランシーバ１００）から測定された入力信号１０２ｘ及び／又はフィードバック信号１５１ｙ’のキャプチャを含み得る。ＤＰＤ作動の場合、モデル８００は、入力信号１０２ｘに基づいて、特徴生成８３０（学習可能なパラメータ又は重みθによってパラメータ化される）を実施して、特徴行列Ａを出力することができる。モデル８００は、特徴行列Ａと係数のセットとの間の行列乗算８５０を実施し得る
。
【数15】
【0106】
モデル８００は、デジタルハードウェアブロック８０６上で実施されるキャプチャ動作８１０及び前処理動作８２０をモデル化し得る。前処理動作８２０は、それぞれ、入力信号１０２ｘ及びフィードバック信号１５１ｙ’を前処理し、前処理された信号ｘ’及びｙ’’を出力し得る。いくつかの態様では、前処理動作８２０は、フィードバック信号１５１ｙ’を入力信号１０２ｘに時間整合させることを含み得る。前処理動作８２０は、直接学習ＤＰＤ又は間接学習ＤＰＤが使用されるかどうかに依存し得る。直接学習ＤＰＤの場合、出力前処理信号ｘ’は、入力信号１０２ｘに対応し得、出力前処理信号ｙ’’は、アライメント後の入力信号１０２ｘとフィードバック信号１５１ｙ’との間の差に対応し得る。間接学習ＤＰＤの場合、出力された前処理された信号ｘ’は、フィードバック信号１５１ｙ’に対応し得、出力された前処理された信号ｙ’’は、入力信号１０２ｘに対応し得る。ＤＰＤ適応の場合、モデル８００は、ＤＰＤ適応ファームウェア（例えば、オンライン動作のためのプロセッサ上で実行するための命令コード）の一部である特徴生成８４０及びソルバ８６０を実施することを含み得る。図示されるように、モデル８００は、出力され前処理された信号ｘ’に基づいて、（ＤＰＤ作動のための特徴生成８３０と同じ学習可能なパラメータ又は重みθによってパラメータ化された）特徴生成８４０を実施して、特徴行列
を出力することができる。別の言い方をすれば、特徴行列は、直接学習ＤＰＤのための入力信号１０２ｘから、又は間接学習ＤＰＤのためのフィードバック信号１５１ｙ’から生成され得る。モデル８００は、係数
を求めるためにソルバ８６０を更に適用し得、式中、間接学習ＤＰＤアーキテクチャを使用する場合、
である。他の例では、ソルバ８６０は、直接学習ＤＰＤアーキテクチャを使用する場合に、反復解（例えば、
）を使用して係数
を求め得る。モデル８００は、（例えば、行列乗算器８５０に使用される）ＤＰＤ作動のための更新された係数
を更に提供し得る。コンピュータ実装システムは、点線の矢印によって示されるように、逆伝播とともに勾配降下検索を実施することによって、モデル８００のパラメータ（例えば、θ）を最適化し得る。
【数16】
【数17】
【数18】
【数19】
【数20】
【数21】
【0107】
図９及び１０は、標的ＤＰＤハードウェアについてオフラインで実施されるモデルアーキテクチャ検索手順、及び標的ＤＰＤハードウェア上での対応するオンラインＤＰＤ動作を例解するために、互いに関連して考察される。標的ハードウェアは、ＤＰＤ作動及びＤＰＤ適応を実施するための算術演算及び／又は信号選択動作（例えば、多重化及び／又は逆多重化）を実施できる処理ユニットのプールを含み得る。処理ユニットのプールは、デジタル回路、アナログ回路、プロセッサ、ＡＳＩＣ、ＦＰＧＡなどを含み得る。特定の態様では、標的ＤＰＤハードウェアは、デジタル回路、命令コードを実行することができる少なくともプロセッサを含み得る。
【0108】
図９は、本開示のいくつかの実施形態による、ＤＰＤのパラメータ化されたモデルをトレーニングするための例示的な方法９００を例解するフロー図である。方法９００は、コンピュータ実装システム（例えば、図１Ａのパラメータ化されたモデルトレーニングシステム１７２及び／又は図１５に示されるデータ処理システム２３００）によって実装され得る。いくつかの態様では、方法９００は、図２Ａ及び／又は２Ｂに示されるオフライントレーニングの一部として実装され得る。高レベルでは、方法９００は、モデルアーキテクチャ検索を実施して、ＤＰＤハードウェア（例えば、図１Ａ～１Ｃ及び２Ａ～２ＢのＤＰＤアクチュエータ回路１１２及びＤＰＤ適応回路１１４）のハードウェア構成を最適化して、ＰＡ（例えば、図１Ａ～１Ｃ及び２Ａ～２ＢのＰＡ１３０）の非線形性を事前に補償する。方法９００は、ＤＰＤ作動回路１１２及び／又はＤＰＤ適応回路１１４のハードウェア動作を複製し、オンライン動作のために実際のＤＰＤ作動回路１１２及び／又はＤＰＤ適応回路１１４を構成するためのモデルアーキテクチャを実施することができる。方法９００は、図７の方法７００及び図８のモデル８００と同様の機構を利用し得る。
【0109】
いくつかの態様では、コンピュータ実装システムは、命令を記憶するメモリと、１つ以上のコンピュータプロセッサと、を含み得、命令は、１つ以上のコンピュータプロセッサによって実行されると、１つ以上のコンピュータプロセッサに方法９００の動作を実施させる。他の態様では、方法９００の動作は、コンピュータ実装システムの１つ以上のコンピュータプロセッサによって実行されると、１つ以上のコンピュータプロセッサに方法９００を実施させる非一時的計算可能可読記憶媒体における符号化された命令の形態であり得る。
【0110】
９１０において、コンピュータ実装システムは、標的ハードウェアから収集された測定信号及び／又は所望の信号を含む入力を受信し得る。標的ハードウェアは、図１のＲＦトランシーバ１００、図１Ｂの間接学習ＤＰＤ１８０、及び／又は図１Ｃの直接学習ＤＰＤ１９０に類似し得る。入力は、キャプチャ２０２及び／又はデータ８０２に類似し得る。一例では、入力は、（ＰＡ１３０への入力のための）入力信号１０２ｘ、及びＰＡ１３０の出力及び／又は所望の信号（例えば、所望のＰＡ入力及び／又は出力信号）を示す観察された受信信号又はフィードバック信号１５１ｙ’のキャプチャを含み得る。
【0111】
９１２において、コンピュータ実装システムは、学習可能な重みｗに基づいて、プログラマブル遅延を選択し得る。一例では、プログラマブル遅延は、図３～５のタップ遅延線３１２に対応し得、学習可能な重みｗは、図６に示されるように、マルチプレクサ５１０及び５１２で信号選択をモデリングするために使用される重みｗに対応し得る。
【0112】
９１４において、コンピュータ実装システムは、学習可能な重みｗに基づいて、メモリ項を選択し得る。メモリ項は、図２Ａ～２Ｂ及び３～５を参照して上で考察されたｉ，ｊ個のクロスメモリ項の組み合わせに対応し得る。
【0113】
９１６において、コンピュータ実装システムは、例えば、図８の特徴生成８４０と同様に、学習可能なパラメータθを有する基底関数を使用して特徴Ａを生成し得る。上で解説されるように、特徴生成８４０は、オンライン動作中にプロセッサ上でファームウェア又は命令コードを実行することによって実装され得る。
【0114】
【0115】
９２０において、コンピュータ実装システムは、学習可能なパラメータｗ及びθをトレーニングして、
によって表される誤差を最小化し得る。
【数23】
【0116】
一態様では、方法９００の９１０、９１２、９１４、９１６、９１８、及び９２０での動作は、ＮＮ層のシーケンスにマッピングされ得るデータ変換９０２、９０３、９０４、９０５、及び９０６のシーケンスとして見られ得る。このように、コンピュータ実装システムは、９２０から９１２に戻る逆伝播９２２を更に実行して、学習可能なパラメータｗ及びθを調整又は更新し得る。逆伝播９２２の一部として、コンピュータ実装システムは、メモリ項選択のために学習可能なパラメータｗを更新し得る。例えば、パラメータｗに関する勾配が特定の方向に向いている場合、逆伝播９２２は、その方向に向かってパラメータｗを最適化し得る。同様に、パラメータθに対する勾配が特定の方向に向いている場合、逆伝播９２２は、その方向に向かってパラメータθを最適化し得る。この逆伝播の後、必要に応じて、９００の方法を繰り返し得、別の逆伝播９２２が続き得る。一般に、このプロセスは、９２０での誤差が、学習可能なパラメータｗ及びθがトレーニングされたと見なされる特定の基準を満たすまで継続し得る。次いで、トレーニングされたパラメータ化されたモデルは、（例えば、ＤＰＤハードウェアを構成する）推論のために使用される準備ができている。別の言い方をすれば、方法９００は、ＤＰＤハードウェア動作を複製することによって、パラメータｗ及びθによって表されるパラメータ化されたモデル（例えば、パラメータ化されたモデル１７０）をトレーニングし、トレーニングされたパラメータ化されたモデル（例えば、トレーニングされたパラメータｗ及びθ）を使用して、オンライン適応及び作動のために実際のＤＰＤハードウェア回路を構成することができる。
【0117】
図１０は、本開示のいくつかの実施形態による、オンライン作動及び適応のためのＤＰＤ動作を実施するための例示的な方法１０００を例解するフロー図を提供する。方法１０００は、ＤＰＤ装置（例えば、ＤＰＤ回路１１０、間接学習ＤＰＤ１８０、及び／又は直接学習ＤＰＤ１９０）によって実装され得る。ＤＰＤ装置は、例えば、図５のＬＵＴベースＤＰＤアクチュエータ５００と同様のＬＵＴベースＤＰＤアクチュエータを含む、ＬＵＴベースであり得る。いくつかの態様では、方法１０００は、図２Ａ及び／又は２Ｂに示されるオンライン適応及び作動の一部として実装され得る。以下に見られるように、方法１０００の動作は、ＤＰＤ装置上で実行され、パラメータ化されたモデル（例えば、学習可能なパラメータｗ及びθ）をトレーニングするために使用される方法９００の動作に対応し、トレーニングされたパラメータｗ及びθは、オンライン動作で直接使用される。
【0118】
１００２において、ＤＰＤ装置は、測定された及び／又は所望の信号の入力を受信する。いくつかの例では、入力は、ＤＰＤ装置の入力ノードから受信された入力信号１０２ｘを含み得る。いくつかの例では、入力は、ＤＰＤ装置のキャプチャバッファ（例えば、キャプチャバッファ２２０）から取得され得る。入力は、（ＰＡ１３０への入力のための）入力信号１０２ｘ、及びＰＡ１３０の出力及び／又は所望の信号（例えば、所望のＰＡ入力及び／又は出力信号）を示す観察された受信信号又はフィードバック信号１５１ｙ’のキャプチャを含み得る。
【0119】
１００４において、ＤＰＤ装置は、例えば、方法９００の９１４における動作に対応するトレーニングされた重みｗに基づいて、メモリ項及び遅延サンプルを生成し得る。メモリ項は、図２Ａ～２Ｂ及び３～５を参照して上で考察されたｉ，ｊ個のクロスメモリ項の組み合わせに対応し得る。
【0120】
ＤＰＤ作動の場合、１０１２において、ＤＰＤ装置は、選択されたメモリ項に基づいて、ＤＰＤ装置のアクチュエータ（例えば、ＤＰＤアクチュエータ回路１１２）を構成し得る。例えば、アクチュエータは、図５に示されるように実装され得、ＤＰＤ装置は、選択されたメモリ項に基づいて、プログラマブル遅延（例えば、遅延３１２）及びマルチプレクサ（例えば、マルチプレクサ５１０及び５１２）を構成し得る。いくつかの場合では、ＤＰＤ装置はまた、（例えば、式（２）に示されるように）基底関数及び係数の組み合わせを記憶するようにＬＵＴを構成し得る。
【0121】
ＤＰＤ適応の場合、１００６において、ＤＰＤ装置は、例えば、方法９００の９１６における動作に対応するトレーニングされたパラメータθを有する基底関数を使用して特徴Ａを生成し得る。１００８において、ＤＰＤ装置は、例えば、方法９００の９１８における動作に対応する、
の適応問題を解決し得る。１０１０において、ＤＰＤ装置は、例えば、式（２）に示されるように、求められた係数
に基づいて、（ＤＰＤ装置におけるＬＵＴのための）ＬＵＴ値をプログラムし得る。
【数24】
【数25】
【0122】
例示的な微分可能なシーケンシャル動作
シーケンシャル動作は、微分可能な計算グラフとしてモデル化され得る。動作の同じシーケンスは、微分可能な関数ブロックで再現され得る。図６～１０を参照して上で考察される連続したハードウェア動作の微分可能な関数ブロックのマッピングは、ＤＰＤ作動及びＤＰＤ適応の文脈において考察されるが、同様の技術は、任意の好適なハードウェア動作であり得る。微分可能な連続動作のいくつかの例が、図１１及び１２に示される。
シーケンシャル動作は、微分可能な計算グラフとしてモデル化され得る。動作の同じシーケンスは、微分可能な関数ブロックで再現され得る。図６～１０を参照して上で考察される連続したハードウェア動作の微分可能な関数ブロックのマッピングは、ＤＰＤ作動及びＤＰＤ適応の文脈において考察されるが、同様の技術は、任意の好適なハードウェア動作であり得る。微分可能な連続動作のいくつかの例が、図１１及び１２に示される。
【0123】
図１１は、本開示のいくつかの実施形態による、ハードウェアブロックのシーケンスの微分関数ブロックのシーケンスへの例示的なマッピング１１００の概略例解図を提供する。図１１に示されるように、標的ハードウェア１１０２は、入力信号ｘに対して二次関数１１１０を実施し得、続いて、一次元（１Ｄ）畳み込みである有限インパルス応答（ＦＩＲ）フィルタ１１１２（Ｃｏｎｖ １Ｄとして示される）を実施し得る。ＦＩＲフィルタ１１１２は、ｈで表され得るフィルタ係数を含み得る。これらのハードウェア動作は、ハードウェア動作と微分可能な関数ブロックとの間の１－１対応を有するパラメータ化されたモデル１１０４にマッピングされ得る。図示されるように、ハードウェア上の二次関数１１１０及びＦＩＲ１１１２のシーケンスは、それぞれ、パラメータ化されたモデル１１０４内の微分可能な関数ブロック１１２０及び１１２２のシーケンスにマッピングされる。勾配降下アルゴリズムは、点線の矢印によって示されるように、損失関数
に関して逆伝播が適用され、パラメータ化されたモデル１１０４を最適化することができる。例えば、二次関数１１１０及びＦＩＲ１１１２の動作の出力は、所望の基準信号と比較され得、誤差は、関数
を用いて計算され得、ｈ（例えば、
）及びｘ（例えば、
）に対する勾配は、逆伝播の一部として計算され得る。パラメータ化されたモデル１１０４がトレーニングされた後、標的ハードウェア１１０２は、トレーニングされたパラメータ化されたモデル１１０４（例えば、トレーニングされたＦＩＲ係数）に従って構成され得る。
【数26】
【数27】
【数28】
【数29】
【0124】
図１２は、本開示のいくつかの実施形態による、ハードウェアブロックのシーケンスの微分関数ブロックのシーケンスへの例示的なマッピング１２００の概略例解図を提供する。図１２に示されるように、標的ハードウェア１２０２は、事前補償１２１０（例えば、ＤＰＤ）を実施して、下流の非線形コンポーネント１２２０（例えば、ＰＡ１３０）の特定の非線形性を線形化することができる。事前補償１２１０は、入力信号ｘに適用されるデータ変換Ｂ＿１ １２１２、Ｂ＿２ １２１４、Ｂ３＿１２１６、・・・、Ｂ＿Ｎ１２１８のシーケンスを含み得る。これらのデータ変換のうちの少なくともいくつかは、学習可能なパラメータに基づいて構成され得る。これらのハードウェア動作は、ハードウェア動作と微分可能な関数ブロックとの間の１－１対応を有するパラメータ化されたモデル１２０４にマッピングされ得る。図示されるように、ハードウェア上のデータ変換Ｂ＿１ １２１２、Ｂ＿２ １２１４、Ｂ３＿１２１６、・・・、Ｂ＿Ｎ１２１８のシーケンスは、それぞれ、パラメータ化されたモデル１２０４内の微分可能な関数ブロック１２２２、１２２４、１２２６、・・・、１２２８のシーケンスにマッピングされる。点線の矢印によって示されるように、勾配降下アルゴリズムは、逆伝播が適用されて、パラメータ化されたモデル１２０４内の学習可能なパラメータを最適化することができる。パラメータ化されたモデル１１０４がトレーニングされた後、標的ハードウェア１１０２は、パラメータ化されたモデル１１０４（例えば、トレーニングされたパラメータ）に従って、構成され得る。
【0125】
標的ハードウェアにマッピングされたパラメータ化されたモデルをトレーニングし、トレーニングされたパラメータ化されたモデルを標的ハードウェアに適用するための例示的な方法
図１３は、本開示のいくつかの実施形態による、標的ハードウェアにマッピングされたパラメータ化されたモデルをトレーニングするための方法１３００を例解するフロー図を提供する。方法１３００は、コンピュータ実装システム（例えば、図１Ａのパラメータ化されたモデルトレーニングシステム１７２及び／又は図１５に示されるデータ処理システム２３００）によって実装され得る。いくつかの態様では、方法１３００は、図２Ａ及び／又は２Ｂに示されるオフライントレーニングの一部として実装され得る。高レベルでは、方法１３００は、モデルアーキテクチャ検索を実施して、ＤＰＤハードウェア（例えば、図１Ａ～１Ｃ及び２Ａ～２ＢのＤＰＤアクチュエータ回路１１２及びＤＰＤ適応回路１１４）のハードウェア構成を最適化して、ＰＡ（例えば、図１Ａ～１Ｃ及び２Ａ～２ＢのＰＡ１３０）の非線形性を事前に補償する。動作は、各々一度、及び特定の順序で図１３に例解されているが、動作は、所望される際、並行して実施され得、並べ替えられ得、及び／又は繰り返され得る。
図１３は、本開示のいくつかの実施形態による、標的ハードウェアにマッピングされたパラメータ化されたモデルをトレーニングするための方法１３００を例解するフロー図を提供する。方法１３００は、コンピュータ実装システム（例えば、図１Ａのパラメータ化されたモデルトレーニングシステム１７２及び／又は図１５に示されるデータ処理システム２３００）によって実装され得る。いくつかの態様では、方法１３００は、図２Ａ及び／又は２Ｂに示されるオフライントレーニングの一部として実装され得る。高レベルでは、方法１３００は、モデルアーキテクチャ検索を実施して、ＤＰＤハードウェア（例えば、図１Ａ～１Ｃ及び２Ａ～２ＢのＤＰＤアクチュエータ回路１１２及びＤＰＤ適応回路１１４）のハードウェア構成を最適化して、ＰＡ（例えば、図１Ａ～１Ｃ及び２Ａ～２ＢのＰＡ１３０）の非線形性を事前に補償する。動作は、各々一度、及び特定の順序で図１３に例解されているが、動作は、所望される際、並行して実施され得、並べ替えられ得、及び／又は繰り返され得る。
【0126】
いくつかの態様では、コンピュータ実装システムは、命令を記憶するメモリと、１つ以上のコンピュータプロセッサと、を含み得、命令は、１つ以上のコンピュータプロセッサによって実行されると、１つ以上のコンピュータプロセッサに方法１３００の動作を実施させる。他の態様では、方法１３００の動作は、コンピュータ実装システムの１つ以上のコンピュータプロセッサによって実行されると、１つ以上のコンピュータプロセッサに方法１３００を実施させる、非一時的計算可能可読記憶媒体において符号化された命令の形態であり得る。
【0127】
１３０２において、コンピュータ実装システムは、処理ユニットのプールに関連付けられた情報を受信し得る。処理ユニットのプールは、モデルアーキテクチャ検索（例えば、ＤＮＡＳ）技術を使用してパラメータ化されたモデル（例えば、パラメータ化されたモデル１７０）がトレーニングされる標的ハードウェアであり得る。処理ユニットのプールは、デジタル回路、アナログ回路、命令コード（例えば、ファームウェア）を実行するためのプロセッサ、ＡＳＩＣ、ＦＰＧＡなどを含み得る。処理ユニットのプールは、１つ以上の算術演算及び１つ以上の信号選択動作を実施し得る。この情報は、ハードウェア制約、ハードウェア動作、ハードウェア能力を含み得る。
【0128】
１３０４において、コンピュータ実装システムは、データ変換動作（例えば、非線形動作、線形動作）に関連付けられたデータセットを受信し得る。データセットは、入力信号、標的ハードウェアから測定された入力信号に対応する出力信号、及び／又は所望の信号を含み得る。一例では、データ変換動作はＤＰＤ動作であり得、データセットは、入力信号１０２ｘ（ＰＡ１３０への入力のため）並びにＰＡ１３０の出力及び／又は所望の信号（例えば、所望のＰＡ入力及び／又は出力信号）を示す観察された受信信号又はフィードバック信号１５１ｙ’のキャプチャを含み得る。
【0129】
１３０６において、コンピュータ実装システムは、データセット及び処理ユニットのプールに関連付けられた情報に基づいて、データ変換動作に関連付けられたパラメータ化されたモデルをトレーニングし得る。トレーニングは、プール内の処理ユニットの少なくともサブセットを構成することに関連付けられたパラメータ化されたモデルの少なくとも１つのパラメータ（例えば、学習可能なパラメータ）を更新することを含み得る。
【0130】
１３０８において、コンピュータ実装システムは、トレーニングに基づいて、プール内の処理ユニットの少なくともサブセットに対する１つ以上の構成を出力し得る。例えば、１つ以上の構成は、トレーニングから更新された少なくともいくつかの学習可能なパラメータに関連付けられた情報を示し得る。
【0131】
いくつかの態様では、方法１３００は、パラメータ化されたモデルを更に生成し得る。生成することは、例えば、図８～１２を参照して上で考察されたように、プール内の処理ユニットの各々から、複数の微分可能な関数ブロックのうちの１つの間のマッピングを生成することを含み得る。
【0132】
いくつかの態様では、データ変換動作は、少なくとも第１のデータ変換及び第２のデータ変換のシーケンスを含み得、１３０６でのトレーニングは、第１のデータ変換に関連付けられた第１のパラメータ（例えば、学習可能なパラメータ）及び第２のデータ変換に関連付けられた第２のパラメータ（例えば、学習可能なパラメータ）を計算することを含み得る。いくつかの態様では、第１のデータ変換に関連付けられた第１のパラメータ及び第２のデータ変換に関連付けられた第２のパラメータを計算することは、逆伝播及び損失関数に更に基づいている。いくつかの態様では、シーケンス内の第１のデータ変換又は第２のデータ変換は、実行可能命令コードに関連付けられる。いくつかの例では、第１のデータ変換は、標的ハードウェアのデジタル回路によって実行され得、第２のデータ変換は、標的ハードウェアのプロセッサによって実行されるファームウェアに実装され得る。
【0133】
特定の態様では、データ変換動作は、非線形電子コンポーネントへの入力信号を予歪するためのＤＰＤ（例えば、ＤＰＤ回路１１０、直接学習ＤＰＤ１８０、及び／又はＤＰＤ１９０）に関連付けられる。例えば、入力信号は、入力信号１０２ｘに対応し得、非線形電子コンポーネントは、本明細書で考察されるように、ＰＡ１３０に対応し得る。第１の例では、データ変換は、ＤＰＤ作動に対応し得る。したがって、シーケンス内の第１のデータ変換は、第１のパラメータ（例えば、図９を参照して上で考察される学習可能な重みｗ）に基づいて、入力信号から、メモリ項（例えば、上で考察されるｉ，ｊ個のクロスメモリ項）を選択することを含み得る。シーケンス内の第２のデータ変換は、基底関数のセット及び選択されたメモリ項を使用して、非線形電子コンポーネントの非線形特性に関連付けられた特徴（例えば、図８～９を参照して上で考察される特徴行列Ａ）を生成することを含み得、生成することは、第２のパラメータ（例えば、図８～９を参照して上で考察される学習可能なパラメータθ）に基づき得る。データ変換動作に関連付けられたシーケンスは、特徴に基づいて、予歪された信号を生成することを含む第３のデータ変換を更に含み得る。
【0134】
第２の例では、データ変換は、ＤＰＤ適応に対応し得る。したがって、シーケンス内の第１のデータ変換は、非線形電子コンポーネント又は入力信号の出力を示すフィードバック信号（例えば、フィードバック信号１５１ｙ’）から、メモリ項を選択することを含み得、選択は、第１のパラメータ（例えば、図９を参照して上で考察されるたような学習可能な重みｗ）に基づいている。シーケンス内の第２のデータ変換は、基底関数のセット及び選択されたメモリ項を使用して、非線形電子コンポーネントの非線形特性に関連付けられた特徴（例えば、図８～９を参照して上で考察されるような特徴行列Ａ）を生成することを含み得、生成は、第２のパラメータ（例えば、図８～９を参照して上で考察されるような学習可能なパラメータθ）に基づき得る。データ変換動作に関連付けられたシーケンスは、特徴及び第２の信号に基づいて、係数（例えば、図１Ａ～１Ｃ、２Ａ～２Ｂ、８～９を参照して上で考察されるような係数ｃ）を更新することを含む第３のデータ変換を更に含み得る。間接学習ＤＰＤの例では、第１のデータ変換は、第１のパラメータに基づいて、フィードバック信号からのメモリ項を選択することを含み得、第３のデータ変換は、図１Ｂを参照して上で考察されるように、ＤＰＤから生成された予歪された信号（例えば、信号１０４ｚ）に基づいて、係数を更新することを含み得る。直接学習ＤＰＤの例では、第１のデータ変換は、第１のパラメータに基づいて、入力信号からのメモリ項を選択することを含み得、第３のデータ変換は、図１Ｃを参照して上で考察されるように、フィードバック信号と入力信号との間の差に基づいて、係数を更新することを含み得る。いくつかの態様では、１３０６でパラメータ化されたモデルをトレーニングすることの一部として、コンピュータ実装システムは、例えば、図７及び９を参照して上で考察されるように、逆伝播を実施して第２のパラメータを更新し、基底関数のセットを生成し得る。いくつかの態様では、１３０８で１つ以上の構成を出力することの一部として、コンピュータ実装システムは、１つ以上の構成を出力し得、メモリ項の選択又は基底関数のセットに関連付けられたルックアップテーブル（ＬＵＴ）構成のうちの少なくとも１つを更に示し得る。例えば、１つ以上の構成は、図２Ａ～２Ｂを参照して上で考察されるように、アクチュエータ構成２１２及び／又は適応エンジン構成２１４に類似し得る。
【0135】
図１４は、本開示のいくつかの実施形態による、パラメータ化されたモデルに基づいて構成された標的ハードウェア（例えば、装置）上で動作を実施するための方法１４００を例解するフロー図を提供する。いくつかの態様では、方法１４００は、パラメータ化されたモデルがトレーニングされるＤＰＤ装置（例えば、ＤＰＤ回路１１０、間接学習ＤＰＤ１８０、及び／又は直接学習ＤＰＤ１９０）によって実装され得る。いくつかの態様では、方法１４００は、図２Ａ及び／又は２Ｂに示されるオンライン適応及び作動の一部として実装され得る。動作は、各々一度、及び特定の順序で図１４に例解されているが、動作は、所望される際、並行して実行され得、並べ替えられ得、及び／又は繰り返され得る。
【0136】
１４０２において、装置は、入力信号を受信し得る。
【0137】
１４０４において、装置は、データ変換（例えば、非線形動作、線形動作、ＤＰＤ動作など）に関連付けられたパラメータ化されたモデル（例えば、パラメータ化されたモデル１７０）に基づいて、処理ユニットのプール内の処理ユニットの少なくとも第１のサブセットを構成し得る。処理ユニットのプールは、デジタルハードウェアブロック又はデジタル回路、アナログハードウェアブロック又はアナログ回路、プロセッサ、ＡＳＩＣ、ＦＰＧＡなどを含み得る。処理ユニットの第１のサブセットは、１つ以上の信号選択及び１つ以上の算術演算を実施し得る。
【0138】
１４０６において、装置は、入力信号に対してデータ変換を実施し得、データ変換を実施することは、処理ユニットの第１のサブセットを使用して入力信号を処理して、第１の信号を生成することを含んでよい。
【0139】
いくつかの態様では、方法１４００は、パラメータ化されたモデルに基づいて、処理ユニットのプール内の処理ユニットの第２のサブセットを構成する装置を含み得、データ変換を実施することは、処理ユニットの第２のサブセットを使用して第１の信号を処理して、第２の信号を生成することを更に含み得る。すなわち、データ変換は、データ変換のシーケンスを含み得る。いくつかの態様では、処理ユニットの第１のサブセットは、デジタルハードウェアブロック（例えば、デジタル回路）を含み得、処理ユニットの第２のサブセットは、１つ以上のプロセッサを含み得、データ変換を実施することは、デジタルハードウェアブロックを使用して入力信号を処理して第１の信号を生成することと、１つ以上のプロセッサ上で命令コードを実行して、第１の信号を処理して第２の信号を生成することと、を含み得る。いくつかの態様では、方法１４００は、パラメータ化されたモデルに基づいて、処理ユニットのプール内の処理ユニットの第３のサブセットを構成する装置を含み得る。データ変換を実施することは、処理ユニットの第３のサブセットを使用して第２の信号を処理して、第３の信号を生成することを更に含み得る。いくつかの態様では、処理ユニットの第１のサブセットは、処理ユニットの第３のサブセットと同じである。他の態様では、処理ユニットの第１のサブセット内の少なくとも１つの処理ユニットは、処理ユニットの第３のサブセット内にはない。
【0140】
いくつかの態様では、処理ユニットの第１のサブセットを構成するためのパラメータ化されたモデルは、プール内の処理ユニットの各々から、複数の微分可能なビルディングブロックの異なる１つの間のマッピング（例えば、図２Ａ～２Ｂ、６、７～１２を参照して上で考察されるように）と、標的ハードウェア上で収集された入力データセット、標的ハードウェア上で収集された出力データセット、又はハードウェア制約のうちの少なくとも１つと、に基づいて、トレーニングされ得る。いくつかの態様では、処理ユニットの第１のサブセットの構成のためのパラメータ化されたモデルは、複数の微分可能なビルディングブロックにわたるＮＡＳに基づいて、更にトレーニングされる。
【0141】
ある特定の態様では、装置は、ＤＰＤ作動及びＤＰＤ適応を実施するためのＤＰＤ装置（例えば、ＤＰＤ回路１１０、間接学習ＤＰＤ１８０、及び／又は直接学習ＤＰＤ１９０）であり得る。ＤＰＤ作動の例では、入力信号は、非線形電子コンポーネント（例えば、ＰＡ１３０）の入力（例えば、入力信号１０２ｘ）に関連付けられ得る。１４０６において入力信号を処理して第１の信号を生成することは、パラメータ化されたモデルに基づいて（例えば、パラメータ化されたモデルのトレーニングされた重みｗに基づいて）、入力信号から、第１のメモリ項（例えば、ｉ，ｊ個のクロスメモリ項）を選択することと、非線形電子コンポーネントの１つ以上の非線形特性に関連付けられた１つ以上のＬＵＴ（例えば、ＬＵＴ３２０、３２２、３２４、３２６、４２０、４２２、及び／又は５２０）と、第１の選択されたメモリ項と、に基づいて、予歪された信号（例えば、出力信号１０４ｚ）を生成することと、を含み得、第１の信号は、予歪された信号に対応し得る。いくつかの例では、１つ以上のＬＵＴは、パラメータ化されたモデルに基づいて（例えば、パラメータ化されたモデル内のトレーニングされたパラメータθに基づいて）、構成され得る。間接学習を使用するＤＰＤ適応の例では（例えば、図１Ｂに示されるように）、装置は、パラメータ化されたモデル（例えば、パラメータ化されたモデルのトレーニングされた重みｗ）に基づいて、非線形電子コンポーネントに関連付けられたフィードバック信号から、第２のメモリ項を更に選択し得る。装置は、パラメータ化されたモデルに基づいて、処理ユニットのプール内の処理ユニットの第２のサブセットを、命令コードを実行して、選択された第２のメモリ項及び基底関数のセットに基づいて、ＤＰＤ係数（例えば、係数ｃ）を計算するように更に構成し得る。命令コードはまた、処理ユニットの第２のサブセットに、計算された係数及び基底関数のセットに基づいて、１つ以上のＬＵＴのうちの少なくとも１つを更新させ得る。直接学習を使用するＤＰＤ適応の例では（例えば、図１Ｃに示されるように）、装置は、パラメータ化されたモデルに基づいて、処理ユニットのプール内の処理ユニットの第２のサブセットを、選択された第１のメモリ項及び基底関数のセットに基づいて、ＤＰＤ係数（例えば、係数ｃ）を計算するための命令コードを実行するように更に構成し得る。命令コードはまた、処理ユニットの第２のサブセットに、計算された係数及び基底関数のセットに基づいて、１つ以上のＬＵＴのうちの少なくとも１つを更新させ得る。
【0142】
図１５は、本開示のいくつかの実施形態による、ニューラルネットワークを使用してハードウェアブロック構成の少なくとも一部を実装又は制御するように構成され得る例示的なデータ処理システム２３００を例解するブロック図を提供する。一例では、データ処理システム２３００は、本明細書で考察されるように、モデルアーキテクチャ検索技術（例えば、ＤＮＡＳ）を使用して標的ハードウェアを構成するためのパラメータ化されたモデル（例えば、パラメータ化されたモデル１７０）をトレーニングするように構成され得る。別の例では、データ処理システム２３００は、本明細書で考察されるように、トレーニングされたパラメータ化されたモデルによって提供される構成に基づいて、ＤＰＤハードウェアを構成するように構成され得る。
【0143】
図１５に示されるように、データ処理システム２３００は、システムバス２３０６を介してメモリ素子２３０４に結合された少なくとも１つのプロセッサ２３０２、例えば、ハードウェアプロセッサ２３０２を含み得る。このように、データ処理システムは、メモリ素子２３０４内にプログラムコードを記憶し得る。更に、プロセッサ２３０２は、システムバス２３０６を介してメモリ素子２３０４からアクセスされたプログラムコードを実行することができる。一態様では、データ処理システムは、プログラムコードを記憶及び／又は実行するのに好適であるコンピュータとして実装され得る。しかしながら、データ処理システム２３００は、本開示内で説明される機能を実行することができるプロセッサ及びメモリを含む任意のシステムの形態で実装され得ることを理解されたい。
【0144】
いくつかの実施形態では、プロセッサ２３０２は、ソフトウェア又はアルゴリズムを実行して、本開示で考察されるようなアクティビティ、特に本明細書に説明されるようなニューラルネットワークを使用してＤＰＤを実施することに関連するアクティビティを実行することができる。プロセッサ２３０２は、非限定的な例として、マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイＦＰＧＡ）、プログラマブル論理アレイ（ＰＬＡ）、特定用途向け集積回路（ＩＣ）（ＡＳＩＣ）、又は仮想マシンプロセッサを含む、プログラマブル論理を提供するハードウェア、ソフトウェア、又はファームウェアの任意の組み合わせを含み得る。プロセッサ２３０２は、例えば、直接メモリアクセス（ＤＭＡ）構成でメモリ素子２３０４に通信可能に結合され得、その結果、プロセッサ２３０２は、メモリ素子２３０４に対して読み取り又は書き込み得る。
【0145】
一般に、メモリ素子２３０４は、ダブルデータレート（ＤＤＲ）ランダムアクセスメモリ（ＲＡＭ）、同期ＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、フラッシュ、読み取り専用メモリ（ＲＯＭ）、光メディア、仮想メモリ領域、磁気又はテープメモリ、又は任意の他の好適な技術を含む任意の好適な揮発性又は不揮発性メモリ技術を含み得る。別段の定めがない限り、本明細書で考察されるメモリ素子のいずれも、「メモリ」という広義の用語内に包含されるものとして解釈されるべきである。データ処理システム２３００のコンポーネントのいずれかに測定され、処理され、追跡され、又は送信される情報は、任意のデータベース、レジスタ、制御リスト、キャッシュ、又はストレージ構造に提供され得、これらの全ては、任意の好適な時間枠で参照され得る。任意のそのようなストレージオプションは、本明細書で使用される場合、「メモリ」という広義の用語内に含まれ得る。同様に、本明細書に説明される潜在的な処理要素、モジュール、及びマシンのいずれも、「プロセッサ」という広義の用語内に包含されるものとして解釈されるべきである。本図に示される要素の各々、例えば、図１～１３に示されるようなニューラルネットワークを使用してＤＰＤを実施するためのＤＰＤ配置を例解する任意の要素はまた、ネットワーク環境内でデータ又は情報を受信、送信、及び／又は他の方法で通信するための好適なインターフェースを含み得、その結果、それらは、例えば、データ処理システム２３００と通信することができる。
【0146】
特定の例示的な実装態様では、本明細書で概説されるようにニューラルネットワークを使用してＤＰＤを実施する機構は、非一時的な媒体、例えば、ＡＳＩＣに提供される埋め込み論理、ＤＳＰ命令、プロセッサによって実行されるソフトウェア（オブジェクトコード及びソースコードを潜在的に含む）、又は他の同様のマシンなどを含み得る、１つ以上の有形媒体に符号化された論理によって実装され得る。これらの例のいくつかでは、例えば、図１５に示されるメモリ素子２３０４などのメモリ素子は、本明細書に説明される動作に使用されるデータ又は情報を記憶することができる。これは、本明細書に説明されるアクティビティを実行するために実行されるソフトウェア、論理、コード、又はプロセッサ命令を記憶することができるメモリ素子を含む。プロセッサは、データ又は情報に関連付けられた任意のタイプの命令を実行して、本明細書に詳述される動作を実現することができる。一例では、例えば、図１５に示されるプロセッサ２３０２などのプロセッサは、要素又は物品（例えば、データ）を１つの状態又は物から、別の状態又は物に変換することができる。別の例では、本明細書で概説されるアクティビティは、固定論理又はプログラマブル論理（例えば、プロセッサによって実行されるソフトウェア／コンピュータ命令）で実装され得、本明細書で識別される要素は、いくつかのタイプのプログラマブルプロセッサ、プログラマブルデジタル論理（例えば、ＦＰＧＡ、ＤＳＰ、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み取り専用メモリ（ＥＥＰＲＯＭ））、又はデジタル論理、ソフトウェア、コード、電子命令、又はそれらの任意の好適な組み合わせを含むＡＳＩＣであり得る。
【0147】
メモリ素子２３０４は、例えば、ローカルメモリ２３０８及び１つ以上のバルクストレージデバイス２３１０などの１つ以上の物理メモリデバイスを含み得る。ローカルメモリは、プログラムコードの実際の実行中に一般的に使用されるＲＡＭ又は他の非永続的メモリデバイスを指し得る。バルクストレージデバイスは、ハードドライブ又は他の永続的データストレージデバイスとして実装され得る。処理システム２３００はまた、実行中にプログラムコードをバルクストレージデバイス２３１０から取得する必要がある回数を低減させるために、少なくともいくつかのプログラムコードの一時的なストレージを提供する１つ以上のキャッシュメモリ（図示せず）を含み得る。
【0148】
図１５に示されるように、メモリ素子２３０４は、アプリケーション２３１８を記憶し得る。様々な実施形態では、アプリケーション２３１８は、ローカルメモリ２３０８、１つ以上のバルクストレージデバイス２３１０に、又はローカルメモリバルクストレージデバイスとは別に記憶され得る。データ処理システム２３００は、アプリケーション２３１８の実行を容易にすることができるオペレーティングシステム（図１５に図示せず）を更に実行できることを理解されたい。実行可能プログラムコードの形態で実装されるアプリケーション２３１８は、データ処理システム２３００によって、例えば、プロセッサ２３０２によって実行され得る。アプリケーションの実行に応答して、データ処理システム２３００は、本明細書に説明される１つ以上の動作又は方法ステップを実施するように構成され得る。
【0149】
入力デバイス２３１２及び出力デバイス２３１４として示される入力／出力（Ｉ／Ｏ）デバイスは、任意選択的に、データ処理システムに結合され得る。入力デバイスの例は、キーボード、マウスなどのポインティングデバイスなどが挙げられるが、これらに限定されない。出力デバイスの例は、モニタ又はディスプレイ、スピーカなどが挙げられるが、これらに限定されない。いくつかの実施形態では、出力デバイス２３１４は、プラズマディスプレイ、液晶ディスプレイ（ＬＣＤ）、有機発光ダイオード（ＯＬＥＤ）ディスプレイ、電気発光（ＥＬ）ディスプレイ、又はダイヤル、気圧計、若しくはＬＥＤなどの任意の他のインジケータなどの任意のタイプのスクリーンディスプレイであり得る。いくつかの実装態様では、システムは、出力デバイス２３１４のためのドライバ（図示せず）を含み得る。入力及び／又は出力デバイス２３１２、２３１４は、直接的に、又は介在するＩ／Ｏコントローラを介して、データ処理システムに結合され得る。
【0150】
一実施形態では、入力デバイス及び出力デバイスは、組み合わされた入力／出力デバイスとして実装され得る（入力デバイス２３１２及び出力デバイス２３１４を囲む破線で図１５に例解）。このような組み合わされたデバイスの例は、「タッチスクリーンディスプレイ」又は単に「タッチスクリーン」と称されることもあるタッチ感知ディスプレイである。かかる実施形態では、デバイスへの入力は、タッチスクリーンディスプレイ上又はタッチスクリーンディスプレイの近くで、例えば、スタイラス又はユーザの指などの物理的な物体の動きによって提供され得る。
【0151】
ネットワークアダプタ２３１６はまた、任意選択的に、データ処理システムに結合され得、介在するプライベートネットワーク又はパブリックネットワークを介して他のシステム、コンピュータシステム、リモートネットワークデバイス、及び／又はリモートストレージデバイスに結合されることを可能にする。ネットワークアダプタは、当該システム、デバイス、及び／又はネットワークによってデータ処理システム２３００に送信されるデータを受信するためのデータ受信機と、データ処理システム２３００から、当該システム、デバイス、及び／又はネットワークにデータを送信するためのデータ送信機と、を備え得る。モデム、ケーブルモデム、及びイーサネットカードは、データ処理システム２３００で使用され得る異なるタイプのネットワークアダプタの例である。
【実施例】
【0152】
実施例１は、入力信号を受信するための入力ノードと、１つ以上の算術演算及び１つ以上の信号選択動作を実施するための処理ユニットのプールであって、プール内の処理ユニットの各々は、データ変換動作に対応する少なくとも１つのパラメータ化されたモデルに関連付けられている、処理ユニットのプールと、第１のパラメータ化されたモデルに基づいて、プール内の処理ユニットの第１のサブセットを構成するための制御ブロックと、を含み、処理ユニットの第１のサブセットは、入力信号を処理して、第１の信号を生成する、装置を含む。
【0153】
実施例２では、実施例１の装置は、任意選択的に、処理ユニットの第１のサブセットが、１つ以上の信号選択動作のうちの少なくとも第１の信号選択動作を実施する場合を含むことができる。
【0154】
実施例３では、実施例１又は２に記載の装置は、任意選択的に、データ変換動作が、線形データ変換動作を含む場合を含むことができる。
【0155】
実施例４では、実施例１～３のいずれか１つに記載の装置は、任意選択的に、データ変換動作が、非線形データ変換動作を含む場合を含むことができる。
【0156】
実施例５では、実施例１～４のいずれか１つに記載の装置は、任意選択的に、処理ユニットの第１のサブセットが、入力信号を処理して第１の信号を生成するためのデジタルハードウェアブロックを含み、制御ブロックが、第１の信号を処理して第２の信号を生成するための命令コードを実行するように処理ユニットの第２のサブセットを更に構成し、第１の信号を処理することが、第１のパラメータ化されたモデルに関連付けられる場合を含むことができる。
【0157】
実施例６では、実施例１～５のいずれか１つに記載の装置は、任意選択的に、処理ユニットの第３のサブセットが、第２の信号を処理して第３の信号を生成し、処理ユニットの第３のサブセットが、第１のパラメータ化されたモデルに基づいて構成される場合を含むことができる。
【0158】
実施例７では、実施例１～６のいずれか１つに記載の装置は、任意選択的に、処理ユニットの第１のサブセットが、処理ユニットの第３のサブセットと同じである場合を含むことができる。
【0159】
実施例８では、実施例１～６のいずれか１つに記載の装置は、任意選択的に、処理ユニットの第１のサブセット内の少なくとも１つの処理ユニットが、処理ユニットの第３のサブセット内にない場合を含むことができる。
【0160】
実施例９では、実施例１～８のいずれか１つに記載の装置は、任意選択的に、処理ユニットの第１のサブセットが、入力信号を処理して第１の信号を生成するためのデジタルハードウェアブロックのセットを含み、制御ブロックが、第１の信号を処理して第２の信号を生成するためのデジタルハードウェアブロックの別のセットを含む処理ユニットの第２のサブセットを更に構成する場合を含むことができる。
【0161】
実施例１０では、実施例１～９のいずれか１つに記載の装置は、任意選択的に、プール内の処理ユニットの各々から、複数の微分可能なビルディングブロックの異なる１つの間のマッピングと、標的ハードウェア上で収集された入力データセット、標的ハードウェア上で収集された出力データセット、又はハードウェア制約のうちの少なくとも１つと、に基づいて、処理ユニットの第１のサブセットの構成のための第１のパラメータ化されたモデルがトレーニングされる場合を含むことができる。
【0162】
実施例１１では、実施例１～１０のいずれか１つに記載の装置は、任意選択的に、処理ユニットの第１のサブセットの構成のための第１のパラメータ化されたモデルが、複数の微分可能なビルディングブロックにわたるニューラルアーキテクチャ検索に基づいて、更にトレーニングされる場合を含むことができる。
【0163】
実施例１２では、実施例１～１１のいずれか１つに記載の装置は、任意選択的に、入力信号が、非線形電子コンポーネントの入力に関連付けられ、装置は、第１のパラメータ化されたモデルに基づいて、非線形電子コンポーネントの１つ以上の非線形特性に関連付けられた１つ以上のルックアップテーブル（ＬＵＴ）を記憶するためのメモリと、第１のパラメータ化されたモデルに基づいて、入力信号から、第１のメモリ項を選択することと、１つ以上のＬＵＴ及び選択された第１のメモリ項に基づいて、予歪された信号を生成することと、を行うための処理ユニットの第１のサブセットを含むデジタル予歪（ＤＰＤ）ブロックと、を更に含み、第１の信号が、予歪された信号に対応する場合を含むことができる。
【0164】
実施例１３において、実施例１～１２のいずれか１つに記載の装置は、任意選択的に、処理ユニットの第１のサブセットが、第１のパラメータ化されたモデルに基づいて、非線形電子コンポーネントの出力に関連付けられたフィードバック信号から、第２のメモリ項を更に選択し、制御ブロックが、処理ユニットの第２のサブセットを、第１のパラメータ化されたモデルに基づいて、選択された第２のメモリ項及び基底関数のセットに基づいて、ＤＰＤ係数を計算することと、計算された係数に基づいて、１つ以上のＬＵＴのうちの少なくとも１つを更新することと、を行うための命令コードを実行するように更に構成する場合を含むことができる。
【0165】
実施例１４では、実施例１～１３のいずれか１つに記載の装置は、任意選択的に、制御ブロックが、選択された第１のメモリ項及び基底関数のセットに基づいて、ＤＰＤ係数を計算することと、計算された係数に基づいて、１つ以上のＬＵＴのうちの少なくとも１つを更新することと、を行うための命令コードを実行するように更に構成する場合を含むことができる。
【0166】
実施例１５は、デジタル予歪（ＤＰＤ）を非線形電子コンポーネントの入力信号に適用するための装置であって、装置は、パラメータ化されたモデルに関連付けられた処理ユニットのプールと、パラメータ化されたモデルに基づいて、プール内の処理ユニットの少なくともサブセット処理ユニットの第２のサブセットを選択するための構成コンポーネントを含み、処理ユニットの第１のサブセットは、パラメータ化されたモデル及びＤＰＤ係数に基づいて、入力信号を予歪された信号に変換し、処理ユニットの第２のサブセットは、非線形電子コンポーネントの出力を示すフィードバック信号に少なくとも部分的に基づいて、ＤＰＤ係数を更新する、装置を含む。
【0167】
実施例１６では、実施例１５に記載の装置は、任意選択的に、パラメータ化されたモデルに基づいて、入力信号から第１のメモリ項を生成することと、第１のメモリ項、基底関数のセット、及びＤＰＤ係数に基づいて、予歪された信号を生成することと、によって、処理ユニットの第１のサブセットが、入力信号を予歪された信号に変換する場合を含むことができる。
【0168】
実施例１７では、実施例１５又は１６に記載の装置は、任意選択的に、処理ユニットの第１のサブセットが、パラメータ化されたモデルに基づいて、フィードバック信号又は入力信号から、第２のメモリ項を更に生成し、処理ユニットの第２のサブセットが、第２のメモリ項及び基底関数のセットに更に基づいて、係数のセットを更新する場合を含むことができる。
【0169】
実施例１８では、実施例１５～１７のいずれか１つに記載の装置は、任意選択的に、処理ユニットの第２のサブセットが、入力信号に更に基づいて、係数のセットを更新する場合を含むことができる。
【0170】
実施例１９では、実施例１５～１７のいずれか１つに記載の装置は、任意選択的に、処理ユニットの第２のサブセットが、フィードバック信号と入力信号との間の差を示す誤差に更に基づいて、係数のセットを更新する場合を含むことができる。
【0171】
実施例２０では、実施例１５～１９のいずれか１つに記載の装置は、任意選択的に、フィードバック信号と、入力信号又は予歪された信号のうちの少なくとも１つと、をキャプチャするためのメモリを含み、処理ユニットの第１のサブセットが、フィードバック信号と、入力信号又は予歪された信号のうちの少なくとも１つとの間のアライメントに更に基づいて、第２のメモリ項を生成する場合を含むことができる。
【0172】
実施例２１において、実施例１５～２０のいずれか１つに記載の装置は、任意選択的に、処理ユニットの第１のサブセットが、入力信号を予歪された信号に変換するための１つ以上のデジタルハードウェアブロックを含み、処理ユニットの第２のサブセットが、係数を更新するための命令コードを実行するための少なくともプロセッサを含む場合を含むことができる。
【0173】
実施例２２では、実施例１５～２１のいずれか１つに記載の装置は、任意選択的に、パラメータ化されたモデルが、プール内の処理ユニットに対する１対１対応を有する複数の微分可能な関数ブロックを含み、パラメータ化されたモデルが、勾配降下検索を使用してトレーニングされる場合を含むことができる。
【0174】
実施例２３は、入力信号を受信することと、データ変換に関連付けられたパラメータ化されたモデルに基づいて、処理ユニットのプール内の処理ユニットの少なくとも第１のサブセットを構成することであって、処理ユニットの第１のサブセットは、１つ以上の信号選択及び１つ以上の算術演算を実施する、構成することと、入力信号に対してデータ変換を実施することであって、データ変換を実施することは、処理ユニットの第１のサブセットを使用して入力信号を処理して第１の信号を生成することを含む、実施することと、を含む、方法を含む。
【0175】
実施例２４では、実施例２３に記載の方法は、任意選択的に、パラメータ化されたモデルに基づいて、処理ユニットのプール内の処理ユニットの第２のサブセットを構成することを含み、データ変換を実施することは、処理ユニットの第２のサブセットを使用して、第１の信号を処理して、第２の信号を生成することを更に含むことができる。
【0176】
実施例２５では、実施例２３又は２４に記載の方法は、任意選択的に、処理ユニットの第１のサブセットが、デジタルハードウェアブロックを含み、処理ユニットの第２のサブセットが、１つ以上のプロセッサを含み、データ変換を実施することが、デジタルハードウェアブロックを使用して入力信号を処理して第１の信号を生成することと、１つ以上のプロセッサ上で命令コードを実行して、第１の信号を処理して第２の信号を生成することと、を含む場合を含むことができる。
【0177】
実施例２６では、実施例２３～２５のいずれか１つに記載の方法は、任意選択的に、プール内の処理ユニットの各々から、複数の微分可能なビルディングブロックの異なる１つの間のマッピングと、標的ハードウェア上で収集された入力データセット、標的ハードウェア上で収集された出力データセット、又はハードウェア制約のうちの少なくとも１つと、に基づいて、処理ユニットの第１のサブセットを構成するためのパラメータ化されたモデルが、トレーニングされる場合を含むことができる。
【0178】
実施例２７では、実施例２３～２６のいずれか１つに記載の方法は、任意選択的に、入力信号が、非線形電子コンポーネントの入力に関連付けられ、入力信号を処理して第１の信号を生成することが、パラメータ化されたモデルに基づいて、入力信号から、第１のメモリ項を選択することと、非線形電子コンポーネントの１つ以上の非線形特性に関連付けられた１つ以上のルックアップテーブル（ＬＵＴ）と、第１の選択されたメモリ項と、に基づいて、予歪された信号を生成することと、を含み、第１の信号は、予歪された信号に対応する場合を含むことができる。
【0179】
実施例２８では、実施例２３～２７のいずれか１つに記載の方法は、任意選択的に、パラメータ化されたモデルに基づいて、非線形電子コンポーネントに関連付けられたフィードバック信号から、第２のメモリ項を選択することと、パラメータ化されたモデルに基づいて、処理ユニットのプール内の処理ユニットの第２のサブセットを、選択された第２のメモリ項及び基底関数のセットに基づいて、ＤＰＤ係数を計算することと、計算された係数に基づいて、１つ以上のＬＵＴのうちの少なくとも１つを更新することと、を行うための命令コードを実行するように構成することと、を含むことができる。
【0180】
実施例２９では、実施例２３～２７のいずれか１つに記載の方法は、任意選択的に、パラメータ化されたモデルに基づいて、処理ユニットのプール内の処理ユニットの第２のサブセットを、選択された第１のメモリ項及び基底関数のセットに基づいて、ＤＰＤ係数を計算することと、計算された係数に基づいて、１つ以上のＬＵＴのうちの少なくとも１つを更新することと、を行うための命令コードを実行するように構成することを含むことができる。
【0181】
実施例３０は、コンピュータ実装システムによって、処理ユニットのプールに関連付けられた情報を受信することと、コンピュータ実装システムによって、データ変換動作に関連付けられたデータセットを受信することと、データセット処理ユニットのプールに関連付けられた情報に基づいて、データ変換動作に関連付けられたパラメータ化されたモデルをトレーニングすることであって、トレーニングは、プール内の処理ユニットの少なくともサブセットを構成することに関連付けられたパラメータ化されたモデルの少なくとも１つのパラメータを更新することを含む、トレーニングすることと、トレーニングに基づいて、プール内の処理ユニットの少なくともサブセットのための１つ以上の構成を出力することと、を含む、方法を含む。
【0182】
実施例３１では、実施例３０に記載の方法は、任意選択的に、処理ユニットのプールが、１つ以上の算術演算及び１つ以上の信号選択動作を実施する場合を含むことができる。
【0183】
実施例３２では、実施例３０又は３１に記載の方法は、任意選択的に、パラメータ化されたモデルを生成することであって、生成することは、プール内の処理ユニットの各々から、複数の微分可能な関数ブロックのうちの１つの間のマッピングを生成することを含む、生成することを含むことができる。
【0184】
実施例３３において、実施例３０～３２のいずれか１つに記載の方法は、任意選択的に、パラメータ化されたモデルをトレーニングすることが、処理ユニットのプールに関連付けられた情報によって示されるハードウェアリソース制約に更に基づいている場合を含むことができる。
【0185】
実施例３４では、実施例３０～３３のいずれか１つに記載の方法は、任意選択的に、データ変換動作が、少なくとも第１のデータ変換及び第２のデータ変換のシーケンスを含み、トレーニングが、第１のデータ変換に関連付けられた第１のパラメータ及び第２のデータ変換に関連付けられた第２のパラメータを計算することを含む場合を含むことができる。
【0186】
実施例３５では、実施例３０～３４のいずれか１つに記載の方法は、任意選択的に、第１のデータ変換に関連付けられた第１のパラメータ及び第２のデータ変換に関連付けられた第２のパラメータを計算することが、逆伝播及び損失関数に更に基づいている場合を含むことができる。
【0187】
実施例３６では、実施例３０～３５のいずれか１つに記載の方法は、任意選択的に、シーケンス内の第１のデータ変換又は第２のデータ変換が、実行可能命令コードに関連付けられている場合を含むことができる。
【0188】
実施例３７では、実施例３０～３６のいずれか１つに記載の方法は、任意選択的に、データ変換動作が、非線形電子コンポーネントへの入力信号を予歪するためのデジタル予歪（ＤＰＤ）に関連付けられ、シーケンス内の第１のデータ変換が、第１のパラメータに基づいて、入力信号からメモリ項を選択することを含み、シーケンス内の第２のデータ変換が、第２のパラメータに基づいて、基底関数のセット及び選択されたメモリ項を使用して、非線形電子コンポーネントの非線形特性に関連付けられた特徴を生成することを含み、データ変換動作に関連付けられたシーケンスが、特徴に基づいて、予歪された信号を生成することを含む第３のデータ変換を更に含む場合を含むことができる。
【0189】
実施例３８では、実施例３０～３７のいずれか１つに記載の方法は、任意選択的に、データ変換動作が、入力信号を非線形電子コンポーネントに予歪するためのデジタル予歪（ＤＰＤ）に関連付けられ、シーケンス内の第１のデータ変換が、第１のパラメータに基づいて、非線形電子コンポーネント又は入力信号の出力を示すフィードバック信号から、メモリ項を選択することを含み、シーケンス内の第２のデータ変換が、第２のパラメータに基づいて、基底関数のセット及び選択されたメモリ項を使用して、非線形電子コンポーネントの非線形特性に関連付けられた特徴を生成することを含み、データ変換動作に関連付けられたシーケンスが、特徴及び第２の信号に基づいて、係数を更新することを含む第３のデータ変換を更に含む場合を含むことができる。
【0190】
実施例３９では、実施例３０～３８のいずれか１つに記載の方法は、任意選択的に、第１のデータ変換が、第１のパラメータに基づいて、フィードバック信号から、メモリ項を選択することを含み、第３のデータ変換が、ＤＰＤから生成された予歪された信号に基づいて、係数を更新することを含む場合を含むことができる。
【0191】
実施例４０では、実施例３０～３９のいずれか１つに記載の方法は、任意選択的に、第１のデータ変換が、第１のパラメータに基づいて、入力信号からのメモリ項を選択することを含み、第３のデータ変換が、フィードバック信号と入力信号との間の差に基づいて、係数を更新することを含む場合を含むことができる。
【0192】
実施例４１では、実施例３０～４０のいずれか１つに記載の方法は、任意選択的に、パラメータ化されたモデルをトレーニングすることが、逆伝播を実施して、メモリ項の選択のために第１のパラメータを更新することを含む場合を含むことができる。
【0193】
実施例４２では、実施例３０～４１のいずれか１つに記載の方法は、任意選択的に、パラメータ化されたモデルをトレーニングすることが、逆伝播を実施して、第２のパラメータを更新して基底関数のセットを生成する場合を更に含むことができる。
【0194】
実施例４３では、実施例３０～４２のいずれか１つに記載の方法は、任意選択的に、１つ以上の構成を出力することが、メモリ項又は基底関数のセットの選択に関連付けられたルックアップテーブル（ＬＵＴ）構成のうちの少なくとも１つを更に示す１つ以上の構成を出力することを含む場合を含むことができる。
【0195】
実施例４４は、命令を含むメモリと、１つ以上のコンピュータプロセッサと、を含むコンピュータ実装システムであって、命令は、１つ以上のコンピュータプロセッサによって実行されると、１つ以上のコンピュータプロセッサに、処理ユニットのプールに関連付けられた情報を受信することであって、処理ユニットのプールは、１つ以上の算術演算及び１つ以上の信号選択を実施する、受信することと、データ変換に関連付けられたデータセットを受信することと、データセット及び処理ユニットのプールに関連付けられた情報に基づいて、データ変換に関連付けられたパラメータ化されたモデルをトレーニングすることであって、パラメータ化されたモデルをトレーニングすることは、プール内の処理ユニットの少なくともサブセットを構成することに関連付けられたパラメータ化されたモデルの少なくとも１つのパラメータを更新することを含む、トレーニングすることと、トレーニングに基づいて、プール内の処理ユニットの少なくともサブセットのための１つ以上の構成を出力することと、を含む動作を実施させる、コンピュータ実装システムを含む。
【0196】
実施例４５では、実施例４４に記載のコンピュータ実装は、任意選択的に、動作が、プール内の処理ユニットの各々から、複数の微分可能な関数ブロックのうちの１つの間のマッピングを生成することによってパラメータ化されたモデルを生成することを更に含む場合を含むことができる。
【0197】
実施例４６では、実施例４４又は４５に記載のコンピュータ実装は、任意選択的に、データ変換が、少なくとも第１のデータ変換及び第２のデータ変換のシーケンスを含み、パラメータ化されたモデルをトレーニングすることが、逆伝播及び損失関数に基づいて、第１のデータ変換に関連付けられた第１のパラメータ及び第２のデータ変換に関連付けられた第２のパラメータを計算することを含む場合を含むことができる。
【0198】
実施例４７では、実施例４４～４６のいずれか１つに記載のコンピュータ実装は、任意選択的に、処理ユニットのサブセットが、第１のデータ変換に関連付けられた１つ以上のデジタルハードウェアブロックと、第２のデータ変換に関連付けられた命令コードを実行するための１つ以上のプロセッサと、を含む場合を含むことができる。
【0199】
実施例４８では、実施例４４～４７のいずれか１つに記載のコンピュータ実装は、任意選択的に、データ変換動作が、非線形電子コンポーネントへの入力信号を予歪するためのデジタル予歪（ＤＰＤ）作動又はＤＰＤ適応のうちの少なくとも１つに関連付けられ、１つ以上の構成を出力することが、ＤＰＤ作動構成又はＤＰＤ適応構成のうちの少なくとも１つを出力することを含む場合を含むことができる。
【0200】
実施例４９は、１つ以上のコンピュータプロセッサによって実行されると、１つ以上のコンピュータプロセッサに、処理ユニットのプールに関連付けられた情報を受信することであって、処理ユニットのプールは、１つ以上の算術演算及び１つ以上の信号選択を実施する、受信することと、プール内の処理ユニットの各々から、複数の微分可能な関数ブロックのうちの１つの間のマッピングを生成することと、データ変換に関連付けられたデータセットを受信することと、プール内の処理ユニットの少なくともサブセットを、データ変換を実施するように構成するためのパラメータ化されたモデルをトレーニングすることであって、トレーニングは、データセット、処理ユニットのプールに関連付けられた情報、及びマッピングに基づいており、プール内の処理ユニットの少なくともサブセットを構成することに関連付けられたパラメータ化されたモデルの少なくとも１つのパラメータを更新することを含む、トレーニングすることと、トレーニングに基づいて、プール内の処理ユニットの少なくともサブセットのための１つ以上の構成を出力することと、を含む動作を実施させる命令を含む非一時的計算可能可読記憶媒体を含む。
【0201】
実施例５０では、実施例４９に記載の非一時的計算可能可読記憶媒体は、任意選択的に、データ変換が、少なくとも第１のデータ変換及び第２のデータ変換のシーケンスを含み、トレーニングが、逆伝播及び損失関数に基づいて、第１のデータ変換に関連付けられた第１のパラメータ及び第２のデータ変換に関連付けられた第２のパラメータを更新することを更に含む場合を含むことができる。
【0202】
実施例５１では、実施例４９又は５０に記載の非一時的計算可能可読記憶媒体は、任意選択的に、データ変換動作が、非線形電子コンポーネントへの入力信号を予歪するためのデジタル予歪（ＤＰＤ）に関連付けられ、シーケンス内の第１のデータ変換が、第１のパラメータに基づいて、入力信号からメモリ項を選択することを含み、シーケンス内の第２のデータ変換が、第２のパラメータに基づいて、基底関数のセット及び選択されたメモリ項を使用して非線形電子コンポーネントの非線形特性に関連付けられた特徴を生成することを含み、シーケンスが、特徴に基づいて予歪された信号を生成することを含む第３のデータ変換を更に含む場合を含むことができる。
【0203】
実施例５２では、実施例４９～５１のいずれか１つに記載の非一時的計算可能可読記憶媒体は、任意選択的に、データ変換が、非線形電子コンポーネントへの入力信号を予歪するためのデジタル予歪（ＤＰＤ）に関連付けられ、シーケンス内の第１のデータ変換が、第１のパラメータに基づいて、非線形電子コンポーネント又は入力信号の出力を示すフィードバック信号からメモリ項を選択することを含み、シーケンス内の第２のデータ変換が、第２のパラメータに基づいて、基底関数のセット及び選択されたメモリ項を使用して、非線形電子コンポーネントの非線形特性に関連付けられた特徴を生成することを含み、シーケンスは、特徴及び第２の信号に基づいて、係数を更新することを含む第３のデータ変換を更に含み、第１のデータ変換及び第２のデータ変換が、処理ユニットのサブセットによって実施され、第３のデータ変換が、プール内の少なくとも別の処理ユニット上で命令コードを実行することによって実施される場合を含むことができる。
【0204】
変形形態及び実装態様
ＮＡＳを使用してトレーニングされたモデルに基づいて構成されたＤＰＤを実施する様々な実施形態は、本明細書において、「ＰＡのための入力信号」がＰＡのための駆動信号であること、すなわち、ＤＰＤ配置がＤＰＤ係数に基づいて、予歪を適用する、本明細書に説明される入力信号ｘに基づいて生成された信号であることを参照して解説される。しかしながら、ＮＡＳを使用してトレーニングされたモデルに基づいて構成されたＤＰＤの他の実施形態では、「ＰＡのための入力信号」は、Ｎ ＰＡをバイアスするために使用されるバイアス信号であり得る。したがって、本開示の実施形態は、本明細書に説明され、図面に例解されるものと同様のＮＡＳを使用してトレーニングされたモデルに基づいて構成されたＤＰＤ配置も網羅するが、ＰＡのための駆動信号を修正する代わりに、ＤＰＤ配置は、ＰＡのためのバイアス信号を修正するように構成され得、これは、ＤＰＤ適応回路（例えば、本明細書に説明されるＤＰＤ適応回路）によって生成された制御信号に基づいて行われ得、ＰＡの出力は、ＰＡをバイアスするために使用されるバイアス信号に基づいている。本開示の他の態様では、ＰＡのための駆動信号及びバイアス信号の両方が、本明細書に説明されるように調整されて、ニューラルネットワークを使用してＤＰＤを実装することができる。
ＮＡＳを使用してトレーニングされたモデルに基づいて構成されたＤＰＤを実施する様々な実施形態は、本明細書において、「ＰＡのための入力信号」がＰＡのための駆動信号であること、すなわち、ＤＰＤ配置がＤＰＤ係数に基づいて、予歪を適用する、本明細書に説明される入力信号ｘに基づいて生成された信号であることを参照して解説される。しかしながら、ＮＡＳを使用してトレーニングされたモデルに基づいて構成されたＤＰＤの他の実施形態では、「ＰＡのための入力信号」は、Ｎ ＰＡをバイアスするために使用されるバイアス信号であり得る。したがって、本開示の実施形態は、本明細書に説明され、図面に例解されるものと同様のＮＡＳを使用してトレーニングされたモデルに基づいて構成されたＤＰＤ配置も網羅するが、ＰＡのための駆動信号を修正する代わりに、ＤＰＤ配置は、ＰＡのためのバイアス信号を修正するように構成され得、これは、ＤＰＤ適応回路（例えば、本明細書に説明されるＤＰＤ適応回路）によって生成された制御信号に基づいて行われ得、ＰＡの出力は、ＰＡをバイアスするために使用されるバイアス信号に基づいている。本開示の他の態様では、ＰＡのための駆動信号及びバイアス信号の両方が、本明細書に説明されるように調整されて、ニューラルネットワークを使用してＤＰＤを実装することができる。
【0205】
説明の一部が、ＰＡを参照して本明細書に提供されるが、一般に、本明細書に提示されるＮＡＳを使用するモデルに基づいて構成されるＤＰＤの様々な実施形態は、低ノイズアンプ、可変ゲインアンプなどのＰＡ以外のアンプ、並びにアンプ以外のＲＦトランシーバの非線形電子コンポーネント（すなわち、非線形挙動を示し得るコンポーネント）に適用可能である。更に、説明の一部が、ミリ波／５Ｇ技術を参照して本明細書に提供されるが、一般に、本明細書に提示されるニューラルネットワークを使用するＤＰＤの様々な実施形態は、ミリ波／５Ｇ以外の任意の技術又は標準の無線通信システム、無線通信システム以外の任意の無線ＲＦシステム、及び／又は無線ＲＦシステム以外のＲＦシステムに適用可能である。
【0206】
本開示の実施形態は、図１Ａ～１Ｃ、２Ａ～２Ｂ、及び３～１５に示される例示的な実装態様を参照して上記に説明されたが、当業者は、上で説明される様々な教示が多種多様な他の実装態様に適用可能であることを認識するであろう。
【0207】
特定の文脈では、本明細書で考察される特徴は、自動車システム、セーフティクリティカル産業用アプリケーション、医療システム、科学計装、無線及び有線通信、無線、レーダ、産業プロセス制御、オーディオビデオ機器、電流検出、計装（高精度であり得る）、及び他のデジタル処理ベースのシステムに適用可能であり得る。
【0208】
上記の実施形態の考察では、マルチプレクサ、マルチプライヤ、加算器、遅延タップ、フィルタ、コンバータ、混合器、及び／又は他のコンポーネントなどのシステムのコンポーネントは、特定の回路ニーズに対応するために、容易に交換、置換、又は別様に修正することができる。更に、補完的な電子デバイス、ハードウェア、ソフトウェアなどの使用は、様々な通信システムにおけるハードウェア構成に対するモデルアーキテクチャ検索の適用に関連する本開示の教示を実装するための等しく実行可能な選択肢を提供することに留意されたい。
【0209】
本明細書に提案されるように、ハードウェア構成のためのモデルアーキテクチャ検索技術を使用するための様々なシステムの部分は、本明細書に説明される機能を実施するための電子回路を含むことができる。いくつかの例では、システムの１つ以上の部分は、本明細書に説明される機能を実行するために特別に構成されたプロセッサによって提供され得る。例えば、プロセッサは、１つ以上のアプリケーション固有コンポーネントを含み得るか、又は本明細書に説明される機能を実行するように構成されたプログラマブル論理ゲートを含み得る。回路は、アナログドメイン、デジタルドメイン、又は混合信号ドメインで動作することができる。いくつかの例では、プロセッサは、非一時的コンピュータ可読記憶媒体に記憶された１つ以上の命令を実行することによって、本明細書に説明される機能を実行するように構成され得る。
【0210】
一例の実施形態では、本図の任意の数の電気回路は、関連する電子デバイスの基板上に実装され得る。基板は、電子デバイスの内部電子システムの様々なコンポーネントを保持することができ、更に、他の周辺機器にコネクタを提供することができる一般的な回路基板であり得る。より具体的には、基板は、システムの他のコンポーネントが電気的に通信することができる電気的接続を提供することができる。任意の好適なプロセッサ（ＤＳＰ、マイクロプロセッサ、支持チップセットなどを含む）、コンピュータ可読非一時的メモリ素子などは、特定の構成ニーズ、処理要求、コンピュータ設計などに基づいて、基板に好適に結合することができる。外部ストレージ、追加のセンサ、オーディオ／ビデオディスプレイ用コントローラ、及び周辺デバイスなどの他のコンポーネントは、プラグインカードとして、ケーブルを介して、又は基板自体に装着され得る。様々な実施形態では、本明細書に説明される機能は、これらの機能をサポートする構造に配置された１つ以上の構成可能な（例えば、プログラマブルな）要素内で実行されるソフトウェア又はファームウェアとしてエミュレーション形式で実装され得る。エミュレーションを提供するソフトウェア又はファームウェアは、プロセッサがそれらの機能を実行することを可能にする命令を含む非一時的コンピュータ可読記憶媒体上に提供され得る。
【0211】
別の例示的な実施形態では、本図の電気回路は、スタンドアロンモジュール（例えば、特定のアプリケーション又は機能を実施するように構成された関連コンポーネント及び回路を有するデバイス）として実装され得るか、又は電子デバイスのアプリケーション固有ハードウェアへのプラグインモジュールとして実装され得る。本開示の特定の実施形態は、一部又は全体のいずれかで、システムオンチップ（ＳＯＣ）パッケージに容易に含まれ得ることに留意されたい。ＳＯＣは、コンピュータ又は他の電子システムのコンポーネントを単一のチップに統合するＩＣを表す。これは、デジタル、アナログ、混合信号、及び多くの場合ＲＦ機能を含み得、これらの全ては、単一のチップ基板上に提供され得る。他の実施形態は、単一の電子パッケージ内に配置され、電子パッケージを通して互いに密接に相互作用するように構成された複数の別個のＩＣを有するマルチチップモジュール（ＭＣＭ）を含み得る。
【0212】
また、本明細書で概説される仕様、寸法、及び関係の全て（例えば、図１Ａ～１Ｃ、２Ａ～２Ｂ、３～５、及び１５に示される装置及び／又はＲＦトランシーバのコンポーネントの数）は、例示及び教示のみを目的として提供されていることに留意することが不可欠である。このような情報は、本開示の趣旨、又は添付の特許請求の範囲から逸脱することなく、かなり変化し得る。システムは、任意の好適な方法で統合することができることを理解されたい。同様の設計の代替案に沿って、本図の例解された回路、コンポーネント、モジュール、及び要素のいずれも、様々な可能な構成で組み合わされ得、これらは全て明らかに本明細書の広範な範囲内にある。前述の説明では、例示的な実施形態が、特定のプロセッサ及び／又はコンポーネント配置を参照して説明されてきた。添付の特許請求の範囲から逸脱することなく、そのような実施形態に対して様々な修正及び変更が行われ得る。したがって、説明及び図面は、限定的な意味ではなく、例解的な意味で見なされるべきである。
【0213】
本明細書に提供される多数の例では、相互作用は、２つ、３つ、４つ、又はそれ以上の電気コンポーネントの観点から説明され得ることに留意されたい。しかしながら、これは、明確さ及び例示の目的でのみ行われているシステムは、任意の好適な方法で統合することができることを理解されたい。同様の設計の代替案に沿って、図面の例解されるコンポーネント、モジュール、及び要素のいずれも、様々な可能な構成で組み合わされ得、これらの全ては、明らかに本明細書の広範な範囲内にある。特定のケースでは、限られた数の電気要素のみを参照することによって、所与の一式のフローの機能のうちの１つ以上を説明することがより容易であり得る。図面及びその教示の電気回路は、容易にスケーラブルであり、より複雑／洗練された配置及び構成だけでなく、多数のコンポーネントに対応することができることを理解されたい。したがって、提供される例は、無数の他のアーキテクチャに潜在的に適用されるように、電気回路の範囲を制限する、又は電気回路の広範な教示を阻害するべきではない。
【0214】
本明細書では、「一実施形態」、「例示的な実施形態」、「実施形態」、「別の実施形態」、「いくつかの実施形態」、「様々な実施形態」、「他の実施形態」、「代替的な実施形態」などに含まれる様々な特徴（例えば、要素、構造、モジュール、コンポーネント、ステップ、動作、特性など）への言及は、そのような特徴が本開示の１つ以上の実施形態に含まれることを意味することを意図しているが、同じ実施形態において組み合わされる場合、又は組み合わされない場合がある。また、本明細書で使用される場合、請求項も含めて、項目のリスト（例えば、「のうちの少なくとも１つ」又は「のうちの１つ以上」などの句で始まる項目のリスト）で使用される「又は」は、例えば、［Ａ、Ｂ、又はＣのうちの少なくとも１つ］のリストが、Ａ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するような包括的なリストを示す。
【0215】
例解的な実施形態の様々な態様は、当業者によって一般的に使用される用語を使用して、彼らの作業の内容を他の当業者に伝えるために説明される。例えば、「接続された」という用語は、いかなる中間デバイス／コンポーネントもなしで接続されているものの間の直接的な電気的接続を意味し、「結合された」という用語は、接続されているものの間の直接的な電気的接続、又は１つ以上の受動若しくは能動中間デバイス／コンポーネントを介した間接的な接続のいずれかを意味する。別の例では、「回路」という用語は、所望の機能を提供するために互いに協働するように配置された１つ以上の受動及び／又は能動コンポーネントを意味する。また、本明細書で使用される場合、「実質的に」、「およそ」、「約」などの用語は、本明細書に説明される、又は当技術分野で既知の特定の値の文脈に基づいて、一般に、標的値の＋／－２０％以内、例えば、標的値の＋／－１０％以内であることを指すために使用され得る。
【0216】
多くの他の変更、置換、変形、変更、及び修正は、当業者に確認され得、本開示は、実施例及び添付の特許請求の範囲の範囲内に収まるように、そのような全ての変更、置換、変形、変更、及び修正を包含することが意図される。上で説明される装置の全ての任意選択的な特徴は、本明細書に説明される方法又はプロセスに関して実装することもでき、例の詳細は、１つ以上の実施形態のどこでも使用され得ることに留意されたい。
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【国際調査報告】