特表 2024-520948 メモリ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-05-27

(54)【発明の名称】メモリ及びその製造方法

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240520BHJP

【ＦＩ】

H10B12/00 681A

H10B12/00 661

H10B12/00 821

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023571416

(86)(22)【出願日】2022-04-12

(85)【翻訳文提出日】2023-11-16

(86)【国際出願番号】 CN2022086419

(87)【国際公開番号】W WO2023178744

(87)【国際公開日】2023-09-28

(31)【優先権主張番号】202210289745.9

(32)【優先日】2022-03-23

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(72)【発明者】

【氏名】蘇 星松

(72)【発明者】

【氏名】肖 徳元

(72)【発明者】

【氏名】白 衛平

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083AD01

5F083GA10

5F083GA27

5F083HA02

5F083HA06

5F083JA02

5F083JA39

5F083JA40

5F083KA01

5F083KA03

5F083LA12

5F083LA16

5F083PR03

5F083PR21

5F083PR25

(57)【要約】

本開示は、半導体技術分野に関し、ワードラインの製造困難の技術的課題を解決する、メモリ及びその製造方法を提供し、当該製造方法は、基板の上に積層構造を形成することであって、積層構造は、第１方向に交互に積層して設けられた犠牲層とアクティブ層とを含む、ことと、第１領域に位置する積層構造の一部を除去して、離間して設けられて第２方向に延在する複数の第１トレンチを形成することであって、第１トレンチは基板を露出させることによって、第１領域に位置するアクティブ層を、離間して設けられた複数のアクティブ柱に分離する、ことと、第１領域及び第２領域に位置する犠牲層を除去して、第２領域に位置するアクティブ層の一部を除去して、第２領域の第１領域から離れた側の端部に段差状の複数の接続層を形成することと、接続層とアクティブ柱を被覆するゲート材料層を形成することと、を含む。ゲート材料層をワードラインとし、接続層を設けることにより、ワードラインの製造及び引き出しが容易になる。

【特許請求の範囲】

【請求項1】

メモリの製造方法であって、
基板を提供することと、
前記基板の上に積層構造を形成することであって、前記積層構造は、第１方向に交互に積層して設けられた犠牲層とアクティブ層とを含む、ことと、
第１領域に位置する前記積層構造の一部を除去して、離間して設けられて第２方向に延在する複数の第１トレンチを形成することであって、前記第１トレンチは前記基板を露出させることによって、前記第１領域に位置する前記アクティブ層を、離間して設けられた複数のアクティブ柱に分離する、ことと、
前記第１トレンチを利用して、前記第１領域に位置する前記アクティブ柱及び前記第２領域の前記アクティブ層がいずれも前記第１方向に沿って離間して設けられるように、前記第１領域及び第２領域に位置する前記犠牲層を除去することであって、前記第２領域は前記第１領域に隣接する、ことと、
前記第２領域に位置する前記アクティブ層の一部を除去して、前記第２領域の前記第１領域から離れた側の端部に段差状の複数の接続層を形成することと、
前記接続層と前記アクティブ柱を被覆するゲート材料層を形成することであって、同一階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層は互いに連通され、異なる階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層は互いに隔離される、ことと、を含む、メモリの製造方法。

【請求項2】

前記基板から離れる方向に沿って、複数の前記接続層の長さは順次減少し、これにより、複数の前記接続層の前記第１領域から離れた側の端部は段差状である、
請求項１に記載のメモリの製造方法。

【請求項3】

前記基板の上に積層構造を形成することは、
前記積層構造が形成されるまで、前記基板の上に、前記犠牲層と前記アクティブ層とを順次交互に１層ずつ重複して形成することを含み、前記積層構造の前記基板に最も近い層は前記犠牲層であり、前記積層構造の前記基板から最も遠い層は前記アクティブ層である、
請求項１に記載のメモリの製造方法。

【請求項4】

前記犠牲層及び前記アクティブ層は、前記基板においてエピタキシャル成長プロセスにより形成される、
請求項１に記載のメモリの製造方法。

【請求項5】

前記アクティブ層の材質は、Ｎ型ドープシリコンを含み、前記犠牲層の材質は、ゲルマニウムシリコンを含む、
請求項４に記載のメモリの製造方法。

【請求項6】

前記第１領域に位置する前記積層構造の一部を除去して、離間して設けられて前記第２方向に延在する複数の前記第１トレンチを形成することは、
前記第１領域に位置する前記積層構造をエッチングして、前記積層構造を貫通する前記第１トレンチを形成することを含む、
請求項１に記載のメモリの製造方法。

【請求項7】

前記第１領域に位置する前記積層構造をエッチングして、前記積層構造を貫通する前記第１トレンチを形成することは、
前記積層構造の上に第１マスク層を形成することであって、前記第１領域に位置する前記第１マスク層は第１パターンを有する、ことと、
前記第１マスク層をマスクとして、前記第１領域に位置する前記積層構造をエッチングして、前記第１トレンチを形成することと、を含む、
請求項６に記載のメモリの製造方法。

【請求項8】

前記第１トレンチを利用して、前記第１領域及び前記第２領域に位置する前記犠牲層を除去することは、
前記第１トレンチによって前記犠牲層の側壁を露出させ、ウェットエッチングプロセスにより、前記第１領域及び前記第２領域に位置する前記犠牲層を除去することを含む、
請求項７に記載のメモリの製造方法。

【請求項9】

前記積層構造の上に前記第１マスク層を形成することは、
前記積層構造の上に保護層を形成し、前記保護層の上に前記第１マスク層を形成することを含む、
請求項７に記載のメモリの製造方法。

【請求項10】

前記第１マスク層をマスクとして、前記第１領域に位置する前記積層構造をエッチングすることは、
前記第１マスク層をマスクとして、前記第１領域に位置する前記保護層をエッチングして、前記第１パターンを前記保護層に転写することと、
前記第１マスク層を除去して、パターニングされた前記保護層で前記積層構造のエッチングを継続することと、を含む、
請求項９に記載のメモリの製造方法。

【請求項11】

前記第２領域に位置する前記アクティブ層の一部を除去して、前記第２領域の前記第１領域から離れた側の端部に段差状の複数の前記接続層を形成することは、
前記アクティブ層の上に第２マスク層を形成することであって、前記第２領域に位置する前記第２マスク層は第２パターンを有する、ことと、
前記第２マスク層をマスクとして、前記第２領域に位置する前記アクティブ層をエッチングして、前記第２領域の前記第１領域から離れた側の端部に段差状の複数の前記接続層を形成することと、
前記第２マスク層を除去することと、を含む、
請求項１に記載のメモリの製造方法。

【請求項12】

前記接続層と前記アクティブ柱を被覆するゲート材料層を形成することは、
前記接続層と前記アクティブ柱の表面を被覆するゲート誘電体層を形成することであって、各前記接続層と各前記アクティブ柱の表面の前記ゲート誘電体層の間にギャップがある、ことと、
前記ゲート誘電体層の表面を覆うようにゲート導電層を堆積することと、を含む、
請求項１に記載のメモリの製造方法。

【請求項13】

同層に設けられた前記ゲート誘電体層の上の前記ゲート導電層は互いに連通され、異層に設けられた前記ゲート誘電体層の上の前記ゲート導電層は互いに隔離される、
請求項１２に記載のメモリの製造方法。

【請求項14】

前記接続層と前記アクティブ柱を被覆するゲート材料層を形成すると同時に、前記メモリの製造方法は、
前記第１領域及び前記第２領域に位置する前記基板の上に前記ゲート材料層を形成することをさらに含み、前記基板の上の前記ゲート材料層は、前記アクティブ柱上の前記ゲート材料層及び前記接続層の上の前記ゲート材料層と、互いに隔離されている、
請求項１２に記載のメモリの製造方法。

【請求項15】

同一階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層が互いに連通され、異なる階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層が互いに隔離されるように、前記接続層と前記アクティブ柱を被覆する前記ゲート材料層を形成した後に、前記メモリの製造方法は、
離間して設けられて前記第１方向に延在する複数のコンタクトプラグを形成することをさらに含み、各前記コンタクトプラグは、前記第２領域に位置する１つの前記ゲート材料層と接触する、
請求項１に記載のメモリの製造方法。

【請求項16】

メモリであって、前記メモリは隣接する第１領域と第２領域とを有し、
前記第２領域に位置して第１方向に沿って離間して設けられた複数の接続層であって、複数の前記接続層の前記第１領域から離れた端部が段差状に形成される、複数の接続層と、
前記第１領域に位置して前記第１方向に沿って離間して設けられた複数のアクティブ柱層であって、各前記アクティブ柱層が１つの前記接続層と同層に設けられ、各前記アクティブ柱層が離間して設けられた複数のアクティブ柱を有し、且つ各前記アクティブ柱が第２方向に沿って延在する、複数のアクティブ柱層と、
前記接続層の上及び前記アクティブ柱上に位置するゲート材料層であって、同一階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層は互いに連通され、異なる階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層は互いに隔離される、ゲート材料層と、を含む、メモリ。

【請求項17】

前記メモリは、前記第１領域に隣接する第３領域をさらに有し、前記メモリは、
前記第３領域に位置し、離間して設けられた複数のコンデンサをさらに含み、前記コンデンサが前記第２方向に沿って延在し、各前記コンデンサが１つの前記アクティブ柱に電気的に接続される、
請求項１６に記載のメモリ。

【請求項18】

前記メモリは、
離間して設けられて前記第１方向に延在する複数のコンタクトプラグをさらに含み、各前記コンタクトプラグは、前記第２領域に位置する１つの前記ゲート材料層と接触する、
請求項１６に記載のメモリ。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年０３月２３日に中国特許局に提出された、出願番号が２０２２１０２８９７４５．９であり、発明の名称が「メモリ及びその製造方法」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本願は、半導体技術分野に関し、特に、メモリ及びその製造方法に関するものである。

【背景技術】

【0003】

半導体技術の発展に伴い、メモリ、特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、高い記憶密度と速い読み書き速度を有するため、様々な電子機器に広く適用されている。

【0004】

ＤＲＡＭは、通常、複数のメモリセルを含み、各メモリセルは、トランジスタとコンデンサを含み、トランジスタのゲートは、ＤＲＡＭのワードライン（ＷＬ：Ｗｏｒｄ Ｌｉｎｅ）に電気的に接続され、ワードラインの電圧によってトランジスタのオン及びオフを制御し、トランジスタのソースとドレインのうちの一方は、ビットライン（ＢＬ：Ｂｉｔ Ｌｉｎｅ）に電気的に接続され、ソースとドレインのうちの他方は、コンデンサに電気的に接続され、ビットラインを介してデータ情報を記憶又は出力する。

【0005】

メモリをさらに小型化し、記憶密度を高めるために、アスペクト比の大きなコンデンサの製造を容易にするために、コンデンサを水平に配置することが一般的であるが、それに適合するワードラインの製造は困難である。

【発明の概要】

【0006】

これを鑑みて、本開示の実施例は、ワードラインの製造難易度を低減するためのメモリ及びその製造方法を提供する。

【0007】

いくつかの実施例によれば、本開示の第１態様では、メモリの製造方法を提供し、前記方法は、
基板を提供することと、
前記基板の上に積層構造を形成することであって、前記積層構造は、第１方向に交互に積層して設けられた犠牲層とアクティブ層とを含む、ことと、
第１領域に位置する前記積層構造の一部を除去して、離間して設けられて第２方向に延在する複数の第１トレンチを形成することであって、前記第１トレンチは前記基板を露出させることによって、前記第１領域に位置する前記アクティブ層を、離間して設けられた複数のアクティブ柱に分離する、ことと、
前記第１トレンチを利用して、前記第１領域及び前記第２領域に位置する前記犠牲層を除去して、前記第１領域に位置する前記アクティブ柱及び前記第２領域の前記アクティブ層が、いずれも前記第１方向に沿って離間して設けられるようにすることであって、前記第２領域は前記第１領域に隣接する、ことと、
前記第２領域に位置する前記アクティブ層の一部を除去して、前記第２領域の前記第１領域から離れた側の端部に段差状の複数の接続層を形成することと、
前記接続層と前記アクティブ柱を被覆するゲート材料層を形成することであって、同一階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層は互いに連通され、異なる階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層は互いに隔離される、ことと、を含む。

【0008】

本開示の実施例によって提供されるメモリの製造方法は、少なくとも以下の利点を有する。即ち、
本開示の実施例によって提供されるメモリの製造方法において、基板の上に積層構造を形成し、積層構造は、第１方向に交互に積層して設けられた犠牲層とアクティブ層とを含み、犠牲層及びアクティブ層の一部を除去することにより、第１領域に位置するアクティブ層が離間して設けられた複数のアクティブ柱を形成し、第２領域に位置するアクティブ層が段差状の複数の接続層を形成するようにし、次に、接続層及びアクティブ柱の上にゲート材料層を形成し、同一階層レベルに位置する接続層とアクティブ柱に形成されたゲート材料層は互いに連通され、異なる階層レベルに位置する接続層とアクティブ柱に形成されたゲート材料層は互いに隔離される。ゲート材料層をワードラインとし、接続層を設けることにより、ワードラインの製造及び引き出しが容易になる。また、複数の接続層の第１領域から離れた側の端部が段差状であるため、アクティブ柱と接続層の上を覆うゲート材料層の第１領域から離れた側の端部も段差状であり、即ち、ワードラインが段差状であるため、ワードラインの上に他の構造を形成しやすくなり、ワードラインと周辺回路との電気的接続を実現することができる。

【0009】

いくつかの実施例によれば、本開示の第２態様では、隣接する第１領域と第２領域とを有するメモリを提供し、前記メモリは、前記第２領域に位置して第１方向に沿って離間して設けられた複数の接続層であって、複数の前記接続層の前記第１領域から離れた端部が段差状に形成される、複数の接続層と、前記第１領域に位置して前記第１方向に沿って離間して設けられた複数のアクティブ柱層であって、各前記アクティブ柱層が１つの前記接続層と同層に設けられ、各前記アクティブ柱層が離間して設けられた複数のアクティブ柱を有し、且つ各前記アクティブ柱が第２方向に沿って延在する、複数のアクティブ柱層と、前記接続層の上及び前記アクティブ柱上に位置するゲート材料層であって、同一階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層は互いに連通され、異なる階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層は互いに隔離される、ゲート材料層と、を含む。

【0010】

本開示の実施例によって提供されるメモリは、少なくとも以下の利点を有する。即ち、
本開示の実施例によって提供されるメモリにおいて、接続層の上及びアクティブ柱の上にゲート材料層を設けることにより、同一階層レベルに位置する接続層とアクティブ柱に形成されたゲート材料層は互いに連通され、異なる階層レベルに位置する接続層とアクティブ柱に形成されたゲート材料層は互いに隔離される。ゲート材料層をワードラインとし、接続層を設けることにより、ワードラインの製造及び引き出しが容易になる。また、複数の接続層の第１領域から離れた側の端部が段差状であるため、アクティブ柱と接続層の上を覆うゲート材料層の第１領域から離れた側の端部も段差状であり、即ち、ワードラインが段差状であるため、ワードラインの上に他の構造を形成しやすくなり、ワードラインと周辺回路との電気的接続を実現することができる。

【図面の簡単な説明】

【0011】

【図1】本開示の一実施例におけるメモリのアーキテクチャ図である。

【図2】本開示の一実施例におけるメモリの製造方法のフローチャートである。

【図3】本開示の一実施例における積層構造形成後の第１領域及び第２領域の模式図である。

【図4】本開示の一実施例における第１トレンチ形成後の第１領域及び第２領域の例示的な模式図である。

【図5】本開示の一実施例における第１トレンチ形成後の第１領域及び第２領域の別の模式図である。

【図6】本開示の一実施例における保護層形成後の第１領域及び第２領域の例示的な模式図である。

【図7】本開示の一実施例における第１マスク層形成後の第１領域及び第２領域の例示的な模式図である。

【図8】本開示の一実施例における犠牲層除去後の第１領域及び第２領域の例示的な模式図である。

【図9】本開示の一実施例における接続層形成後の第１領域及び第２領域の例示的な模式図である。

【図10】本開示の一実施例におけるゲート材料層形成後の第１領域及び第２領域の例示的な模式図である。

【図11】本開示の一実施例におけるコンタクトプラグ形成後の第１領域及び第２領域の例示的な模式図である。

【図12】本開示の一実施例における積層構造形成後の第３領域の例示的な模式図である。

【図13】本開示の一実施例における保護層形成後の第３領域の例示的な模式図である。

【図14】本開示の一実施例における第１マスク層形成後の第３領域の例示的な模式図である。

【発明を実施するための形態】

【0012】

関連技術では、メモリの記憶容量をさらに増やすために、コンデンサを水平に配置することが一般的であり、即ち、コンデンサの延在方向を基板に平行させることにより、コンデンサの製造が容易になる。コンデンサを水平に配置すると、それに対応するワードラインを改めて配置する必要があり、ワードラインの製造が難しくなる。

【0013】

上記に鑑み、本開示の実施例は、メモリ及びその製造方法を提供し、接続層及びアクティブ柱を形成し、且つ接続層のアクティブ柱から離れた端部が段差状であり、接続層及びアクティブ柱のゲート材料層の上にゲート材料層を形成することにより、同一階層レベルに位置する接続層とアクティブ柱に形成されたゲート材料層は互いに連通され、異なる階層レベルに位置する接続層とアクティブ柱に形成されたゲート材料層は互いに隔離される。ゲート材料層をワードラインとして使用することにより、製造及び引き出しが容易になり、且つワードラインは段差状であるため、ワードラインの上に他の構造を形成しやすくなり、ワードラインと周辺回路との電気的接続を実現することができる。

【0014】

本開示の実施例の上記の目的、特徴及び利点をより理解しやすくするために、以下では、本開示の実施例における図面を参照して、本開示の実施例における技術的解決策をさらに明確且つ完全に説明する。明らかに、説明される実施例は、本開示の実施例の一部であり、全部の実施例ではない。本開示の実施例に基づいて、創造的な労力を払わずに、当業者によって得られた他のすべての実施例は、本開示の保護範囲に含まれる。

【0015】

本開示の実施例の第１態様では、メモリの製造方法を提供し、当該メモリは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、又はＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを含む。本開示の実施例は、ＤＲＡＭを例として説明する。

【0016】

図１を参照すると、当該メモリは、ワードライン４、ビットライン１、トランジスタ２、及びコンデンサ３を含み、ここで、トランジスタ２のゲートはワードライン４に電気的に接続され、トランジスタ２のソースとドレインのうちの一方はビットライン１に電気的に接続され、他方はコンデンサ３に電気的に接続される。ワードライン４は、トランジスタ２のオン又はオフを制御するために使用され、ビットライン１は、コンデンサ３にデータ情報を書き込み、又はコンデンサ３内のデータ情報を読み取るために使用される。図１に示すように、トランジスタ２及びコンデンサ３は、いずれも第２方向（図１に示すＺ方向）に沿って延在し、当該方向は基板に平行し、即ち、トランジスタ２及びコンデンサ３は、いずれも基板に平行して設けられ、そのため、アスペクト比の大きなコンデンサ３の製造は容易になり、それにより、メモリの記憶容量を増やす。

【0017】

図２を参照すると、図２は、本開示の一実施例におけるメモリの製造方法のフローチャートであり、当該製造方法は、以下のステップを含み得る。

【0018】

ステップＳ１０において、基板を提供する。

【0019】

図３を参照すると、基板１０は、基板１０の上の構造層に支持基盤を提供することができ、基板１０の材質は、半導体、例えば、基板１０の材質は、単結晶シリコン、多結晶シリコン、ポリシリコン、アモルファスシリコン、ゲルマニウム、炭化ケイ素、ゲルマニウムシリコン（ＳｉＧｅ：Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ）、絶縁体ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）又は絶縁体シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）などであってもよい。

【0020】

いくつかの可能な実施例では、基板１０は、第１領域及び第２領域を含み、第１領域は図３のＢで示され、第２領域は図３のＡで示され、第１領域は第２領域に隣接し、例えば、第１領域は第２領域に隣接し、且つ接続する。ここで、第１領域の上に、トランジスタ２などの半導体デバイスを設けることができ、第２領域の上に、接続層６０（図＊を参照）などの接続構造を設けることができる。第２領域の上の構造を介して第１領域の上の半導体デバイスを引き出すことにより、半導体デバイスは周辺回路に電気的に接続するようになる。第１領域に位置する基板１０と第２領域に位置する基板１０は一体であり、これにより、基板１０を提供する。

【0021】

ステップＳ２０において、基板の上に積層構造を形成し、積層構造は、第１方向に交互に積層して設けられた犠牲層とアクティブ層とを含む。

【0022】

図３を参照すると、積層構造２０は、複数の犠牲層２１と複数のアクティブ層２２とを含み、複数の犠牲層２１と複数のアクティブ層２２は第１方向に沿って交互に積層して設けられる。ここで、第１方向は、図３に示すＹ方向のように基板１０に垂直な方向である。第１方向に沿って、隣接する２つの犠牲層２１の間にアクティブ層２２が設けられ、又は隣接する２つのアクティブ層２２の間に犠牲層２１が設けられ、これにより、犠牲層２１とアクティブ層２２は、順次交互に積層して設けられる。このように配置することで、犠牲層２１によって隣接する２つのアクティブ層２２を隔離することができ、これにより、アクティブ層２２は第１方向に沿って電気的に隔離される。

【0023】

具体的に、基板１０の上に積層構造２０を形成することは、積層構造２０が形成されるまで、基板１０の上に、犠牲層２１とアクティブ層２２とを順次交互に１層ずつ重複して形成することを含み、積層構造２０の基板１０に最も近い層は犠牲層２１であり、積層構造２０の基板１０から最も遠い層はアクティブ層２２である。具体的に、積層構造２０を形成するとき、基板１０の上に一層の犠牲層２１を形成し、次に、犠牲層２１の上に一層のアクティブ層２２を形成し、次に、アクティブ層２２の上に一層の犠牲層２１を形成し、所望の層数の犠牲層２１及びアクティブ層２２が形成されるまで、アクティブ層２２と犠牲層２１の形成プロセスを繰り返す。

【0024】

図３に示すように、積層構造２０の基板１０に最も近い層は犠牲層２１であるため、当該犠牲層２１の上のアクティブ層２２と基板１０とを離間させ、後続で各層のアクティブ層２２にトランジスタ２を形成し、それによってトランジスタ２の数を増加することができ、それにより、半導体構造の記憶容量を増やす。積層構造２０の基板１０から最も遠い層はアクティブ層２２であり、このよう設けることにより、積層構造２０が同じ層数のアクティブ層２２を有する場合、積層構造２０の高さは低くなり、これにより、その後の積層構造２０のエッチングを容易にする。

【0025】

いくつかの可能な実施形態では、堆積プロセスにより基板１０の上に犠牲層２１及びアクティブ層２２を形成し、堆積プロセスは、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、物理気相成長（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、又は原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などを含み得る。

【0026】

別のいくつかの可能な実施形態では、犠牲層２１及びアクティブ層２２は、基板１０においてエピタキシャル成長プロセス（ＥＰＩ：Ｅｐｉｔａｘｙ）により形成される。具体的に、基板１０、アクティブ層２２、及び犠牲層２１は、同一元素、例えばシリコンを有し、基板１０の上に犠牲層２１をエピタキシャル成長させ、犠牲層２１の上にアクティブ層２２をエピタキシャル成長させ、アクティブ層２２の上に犠牲層２１をエピタキシャル成長させる。例示的に、基板１０の材質は、シリコンを含み、アクティブ層２２の材質は、シリコンを含み、犠牲層２１の材質は、ゲルマニウムシリコンを含む。一方では、アクティブ層２２及び犠牲層２１をエピタキシャル成長により形成することが容易になり、他方では、犠牲層２１とアクティブ層２２は大きい選択比を有し、その後、犠牲層２１のみを除去し、犠牲層２１の除去時のアクティブ層２２への損傷を低減することができる。好ましくは、アクティブ層２２の材質は、ドープシリコンを含み、例えば、アクティブ層２２の材質は、Ｎ型ドープシリコンを含み、これにより、アクティブ層２２の電気的特性を向上させる。

【0027】

ステップＳ３０において、第１領域に位置する積層構造の一部を除去して、離間して設けられて第２方向に延在する複数の第１トレンチを形成し、第１トレンチは基板を露出させることによって、第１領域に位置するアクティブ層を、離間して設けられた複数のアクティブ柱に分離する。

【0028】

図４を参照すると、第１領域に位置する積層構造２０に複数の第１トレンチ５１を形成し、複数の第１トレンチ５１は離間して設けられ、且つ第２方向に沿って延在し、第２方向は、図１に示す水平方向（Ｚ方向）であり、基板１０に平行し、第１方向と垂直である。第１トレンチ５１は、第１領域に位置する積層構造２０を貫通して、基板１０を露出させる。

【0029】

いくつかの可能な実施例では、図５を参照すると、第１トレンチ５１は基板１０内に延在することができ、即ち、第１トレンチ５１の底部は基板１０内に位置する。このように設けることにより、第１トレンチ５１が積層構造２０を複数の分離体に分離するようにでき、それにより、積層構造２０内の各アクティブ層２２は、いずれも離間して設けられた複数のアクティブ柱５０に分離され、これにより、アクティブ柱５０の数を増加し、半導体構造の記憶容量を増やすことができる。

【0030】

図４及び図５に示すように、複数のアクティブ柱５０は、アレイ状に配置され、複数のアクティブ柱５０は、第２方向に沿って延在する。複数のアクティブ柱５０は、第１方向に沿って離間して配置され、且つ第３方向に沿って離間して配置され、第３方向は第１方向と互いに交差し、いずれも第２方向に垂直する。ここで、第３方向は基板１０に平行な方向であり、例示的に、第３方向は、図４及び図５に示す水平方向（Ｘ方向）であり、第１方向、第２方向、及び第３方向は、互いに垂直する。このような配置方式により、アクティブ柱５０の配置をよりコンパクトにすることができ、アクティブ柱５０の配置数を最大限に増加することができる。アクティブ柱５０は、ソース、ドレイン、及びソースとドレインとの間に位置するチャネルを含む。アクティブ柱５０の形状は、円柱体、角柱体、直方体又はその他の形状であってもよく、本開示の実施例ではこれらに限定されない。

【0031】

具体的に、第１領域に位置する積層構造２０の一部を除去して、離間して設けられて第２方向に沿って延在する複数の第１トレンチ５１を形成することは、第１領域に位置する積層構造２０をエッチングして、第１トレンチ５１を形成することを含み、第１トレンチ５１は積層構造２０を貫通する。

【0032】

図４～図７を参照すると、いくつかの可能な実施形態では、第１領域に位置する積層構造２０をエッチングして、積層構造２０を貫通する第１トレンチ５１を形成することは、
積層構造２０の上に第１マスク層４０を形成し、第１領域に位置する第１マスク層４０は第１パターンを有する。第１マスク層４０は積層構造２０の上に形成され、第１領域及び第２領域に位置する積層構造２０の上は、いずれも第１マスク層４０に覆われ、第１領域に位置する第１マスク層４０は第１パターンを有し、これにより、第１領域に位置する積層構造２０の一部を露出させ、第２領域に位置する積層構造２０は露出されない。

【0033】

第１マスク層４０をマスクとして、第１領域に位置する積層構造２０をエッチングして、第１トレンチ５１を形成する。第１マスク層４０をマスクとして積層構造２０をエッチングすることにより、第１パターンを第１領域に位置する積層構造２０に転写して、積層構造２０に第１トレンチ５１を形成する。

【0034】

別のいくつかの可能な実施形態では、積層構造２０の上に第１マスク層４０を形成することは、積層構造２０の上に保護層３０を形成し、保護層３０の上に第１マスク層４０を形成することを含む。図４及び図６を参照すると、積層構造２０の上は保護層３０に覆われ、保護層３０は、シリコン酸化層であり、アクティブ層２２の酸化を低減又は回避することができる。図６及び図７を参照すると、保護層３０の上は第１マスク層４０に覆われ、第１領域に位置する第１マスク層４０は第１パターンを有する。

【0035】

これに対応して、図７及び図５を参照すると、第１マスク層４０をマスクとして、第１領域に位置する積層構造２０をエッチングすることは、第１マスク層４０をマスクとして、第１領域に位置する保護層３０をエッチングして、第１パターンを保護層３０に転写することと、第１マスク層４０を除去して、パターニングされた保護層３０で積層構造２０のエッチングを継続することと、を含む。つまり、まず、第１マスク層４０の第１パターンを第１領域に位置する保護層３０に転写し、次に、第１マスク層４０を除去して、保護層３０を露出させ、パターニングされた保護層３０をマスクとして、積層構造２０のエッチングを継続して、積層構造２０に第１トレンチ５１を形成する。

【0036】

ステップＳ４０において、第１トレンチを利用して、第１領域に位置するアクティブ柱及び第２領域の前記アクティブ層が、いずれも第１方向に沿って離間して設けられるように、第１領域及び第２領域に位置する犠牲層を除去し、ここで、第２領域は第１領域に隣接する。

【0037】

図５及び図８を参照すると、第１領域及び第２領域の犠牲層２１を完全に除去し、第１領域に位置するアクティブ柱５０は、第１方向に沿って離間して設けられ、第２領域に位置するアクティブ層２２は、第１方向に沿って離間して配置される。いくつかの可能な実施形態では、第１トレンチ５１を利用して、第１領域及び第２領域に位置する犠牲層２１を除去することは、第１トレンチ５１によって犠牲層２１の側壁を露出させ、ウェットエッチングプロセスにより、第１領域及び第２領域に位置する犠牲層２１を除去することを含む。ウェットエッチングプロセスは良好な選択比を有し、ウェットエッチングを利用して犠牲層２１を除去するとき、露出されたアクティブ層２２、アクティブ柱５０、及び基板１０の損傷を回避することができる。

【0038】

ステップＳ５０において、第２領域に位置するアクティブ層の一部を除去して、第２領域の第１領域から離れた側の端部に段差状の複数の接続層を形成する。

【0039】

図９を参照すると、第２領域に位置するアクティブ層２２の一部を除去し、第２領域に位置する残りのアクティブ層２２によって接続層６０を形成し、基板１０から離れる方向に沿って、複数の接続層６０の長さは順次減少し、これにより、複数の接続層６０の第１領域から離れた側の端部は段差状である。図９に示すように、当該段差状は第１方向に沿って上向きであり、且つ第３方向に沿って上向きであり、第１方向は図９に示すＹ方向のように基板１０に垂直な方向であり、第３方向は、図９に示すＸ方向のように基板１０に平行な方向である。接続層６０の上に他の構造を形成するために、各層の接続層６０の表面の一部は露出される。具体的に、各層の接続層６０の基板１０から離れた表面において、第１領域から離れた表面の部分が露出され、即ち、各層の接続層６０の上面における左端が露出される。

【0040】

いくつかの可能な実施例では、第２領域に位置するアクティブ層２２の一部を除去し、第２領域の第１領域から離れた側の端部に段差状の複数の接続層６０を形成することは、アクティブ層２２の上に第２マスク層を形成することであって、第２領域に位置する第２マスク層は第２パターンを有する、ことと、第２マスク層をマスクとして、第２領域に位置するアクティブ層２２をエッチングして、第２領域の第１領域から離れた側の端部に段差状の複数の接続層６０を形成することと、第２マスク層を除去することと、を含む。

【0041】

上記の実施例では、各層のアクティブ層２２は、異なるサイズの第２マスク層に対応し、第２マスク層を順次縮小させて対応するアクティブ層２２にエッチングすることにより、必要な接続層６０を形成する。具体的に、まず、アクティブ層２２の上に第２マスク層を形成し、それをマスクとして、最下層のアクティブ層２２までエッチングすることによって、最下層のアクティブ層２２が接続層６０を形成し、次に、第１領域から離れた第２マスク層の一部を除去することによって、除去後の第２マスク層をマスクとして、下から２番目のアクティブ層２２までエッチングし、それによって下から２番目のアクティブ層２２が接続層６０を形成する。このように繰り返して、最上層のアクティブ層２２が接続層６０を形成するまで継続する。ここで、最下層とは、アクティブ層２２のうちの基板１０に最も近い層を指し、最上層とは、アクティブ層２２のうちの基板１０から最も遠い層を指す。

【0042】

ステップＳ６０において、接続層とアクティブ柱を被覆するゲート材料層を形成することであって、同一階層レベルに位置する接続層とアクティブ柱に形成されたゲート材料層は互いに連通され、異なる階層レベルに位置する接続層とアクティブ柱に形成されたゲート材料層は互いに隔離される。

【0043】

図１０を参照すると、ゲート材料層７０を形成した後、同層に設けられた接続層６０とアクティブ柱５０のゲート材料層７０は連通され、異層に設けられた接続層６０とアクティブ柱５０のゲート材料層７０は互いに隔離され、これにより、ゲート材料層７０は、第１方向に沿って電気的に隔離される。複数のゲート材料層７０は段差状であり、その長さは段階的に変化し、具体的に、基板１０から離れる方向に沿って、ゲート材料層７０の長さは徐々に減少する。

【0044】

ここで、ゲート材料層７０は、ゲート誘電体層及びゲート導電層を含み、ゲート誘電体層はアクティブ柱５０の外周面を覆い、ゲート導電層はゲート誘電体層の外周面を覆い、且つ第２方向に沿って一体に形成され、当該ゲート導電層の一部は、トランジスタ２のゲートに使用され得る。図１０に示すように、ゲート導電層はさらに、接続層６０まで延在し、少なくとも接続層６０の第１方向に沿って対向する２つの表面を覆う。ゲート導電層と接続層６０との間にゲート誘電体層を設けても良く、それによって接続層６０とアクティブ柱５０の上のゲート誘電体層とを共に形成し、ゲート誘電体層の形成を容易にする。ゲート誘電体層の材質は、酸化ケイ素であり得、ゲート導電層の材質は、窒化チタンであり得る。ゲート導電層はワードライン４として使用され、ワードライン４の製造及び引き出しが容易になる。

【0045】

いくつかの可能な実施例では、接続層６０とアクティブ柱５０を被覆するゲート材料層７０を形成することは、
接続層６０とアクティブ柱５０の表面を被覆するゲート誘電体層を形成し、各接続層６０と各アクティブ柱５０の表面のゲート誘電体層の間にギャップがある。例示的に、ゲート誘電体層は、接続層６０及びアクティブ柱５０の表面に堆積され、ゲート誘電体層は、アクティブ柱５０の外周面を覆い、且つ少なくとも接続層６０の第１方向に沿って対向する２つの表面、及びアクティブ柱５０に向いている表面を覆う。アクティブ柱５０がソース、チャネル、及びドレインを含む実施例では、ゲート誘電体層はチャネルに対向する。

【0046】

ゲート誘電体層の表面を覆うようにゲート導電層を堆積する。同層に設けられたゲート誘電体層の上のゲート導電層は互いに連通され、異層に設けられた前記ゲート誘電体層の上の前記ゲート導電層は互いに隔離される。即ち、ゲート導電層は多層に形成され、多層のゲート導電層は第１方向に沿って離間して設けられ、各層のゲート導電層は同層に設けられたゲート誘電体層の表面を覆い、且つ各ゲート誘電体層の間に充填される。ゲート導電層はワードライン４を形成し、第１領域に位置するゲート導電層はゲートとして使用され、ゲートはワードライン４の一部であり、第２領域に位置するゲート導電層は、周辺回路を接続するゲートリード端として使用される。

【0047】

説明すべきこととして、接続層６０とアクティブ柱５０を被覆するゲート材料層７０を形成するとともに、前記メモリの製造方法は、第１領域及び第２領域に位置する基板１０の上にゲート材料層７０を形成することをさらに含み、基板１０上のゲート材料層７０は、アクティブ柱５０上のゲート材料層７０、接続層６０上のゲート材料層７０と互いに隔離される。図１０に示すように、第１領域に位置するアクティブ柱５０と基板１０との間にギャップがあり、第２領域に位置する接続層６０と基板１０との間にギャップがあるため、ゲート材料層７０を堆積するとき、ゲート材料層７０は、第１領域及び第２領域の基板１０も覆い、基板１０上のゲート材料層７０は、アクティブ柱５０上のゲート材料層７０と離間して設けられ、且つ接続層６０上のゲート材料層７０と離間して設けられ、これにより、各ゲート材料層７０は互いに隔離される。

【0048】

いくつかの可能な実施例では、接続層６０とアクティブ柱５０を被覆するゲート材料層７０を形成し、且つ同一階層レベルに位置する接続層６０とアクティブ柱５０の上に形成されたゲート材料層７０は互いに連通され、異なる階層レベルに位置する接続層６０とアクティブ柱５０の上に形成されたゲート材料層７０は互に隔離（ステップＳ６０）され、その後、前記メモリの製造方法は、離間して設けられて第１方向に沿って延在する複数のコンタクトプラグ８０を形成することをさらに含み、各コンタクトプラグ８０は、第２領域に位置する１つのゲート材料層７０と接触する。

【0049】

図１１を参照すると、複数のコンタクトプラグ８０は、ゲート材料層７０を周辺回路に接続するために使用され、複数のコンタクトプラグ８０を離間して設けることで、複数のコンタクトプラグ８０が絶縁隔離され、それにより、ゲート材料層７０間の相互干渉を回避する。複数のコンタクトプラグ８０は、複数のゲート材料層７０に１対１で対応して接触することにより、各ゲート材料層７０を周辺回路に電気的に接続し、周辺回路を介して当該ゲート材料層７０に対応するトランジスタ２を制御することができる。

【0050】

コンタクトプラグ８０は、第１導電部と、第１導電部の上に設けられた第２導電部と、を含み得、第１導電部は基板１０に近い部分であり、第２導電部は基板１０から離れた部分であり、即ち、第２導電部は、第１導電部の基板１０から離れた側に位置する。第１導電部及び第２導電部は、いずれも芯層と、芯層の側面及び底面を覆う外層と、を含み得る。ここで、芯層は、絶縁層であり得、その材質は、窒化ケイ素又は酸化ケイ素であり得る。外層は金属層であり得、その材質は、タングステン又は窒化チタンであり得る。このように設けることにより、第１導電部及び第２導電部の電気的特性を確保しつつ、金属層の厚みを薄くして、コストを削減することができる。

【0051】

説明すべきこととして、本開示の実施例における基板１０は第３領域をさらに含み、第３領域は第１領域に隣接し、第３領域は図１１のＣで示され、第３領域の上にコンデンサ３を形成することができる。コンデンサ３は、通常ゲート材料層７０が形成された後に形成される。

【0052】

具体的に、図１２を参照すると、基板１０の上に積層構造２０を形成し、積層構造２０が、第１方向に沿って積層して設けられた犠牲層２１とアクティブ層２２を含む時に、基板１０の第１領域、第２領域、及び第３領域の上に、いずれも積層構造２０を形成し、第１領域に位置する積層構造２０は、その後アクティブ柱５０を形成し、第２領域に位置する積層構造２０は、その後接続層６０を形成し、第３領域に位置する積層構造２０は、その後コンデンサ３の支持層を形成する。

【0053】

図１３及び図１４を参照すると、積層構造２０の上に保護層３０を形成し、保護層３０の上に第１マスク層４０を形成するとき、第１領域、第２領域、及び第３領域に位置する積層構造２０の上に、いずれも保護層３０及び第１マスク層４０を形成し、且つその後の製造プロセスでは、第３領域に位置する保護層３０及び第１マスク層４０は、ゲート材料層７０が形成されるまで保持される。このように設けることにより、ワードライン４の製造プロセスにおける第３領域のアクティブ層２２への損傷を防止する。

【0054】

上記により、本開示の実施例によって提供されるメモリの製造方法において、基板１０の上に積層構造２０を形成し、積層構造２０は、第１方向に沿って交互に積層して設けられた犠牲層２１とアクティブ層２２とを含み、犠牲層２１及びアクティブ層２２の一部を除去することにより、第１領域に位置するアクティブ層２２に離間して設けられた複数のアクティブ柱５０を形成し、第２領域に位置するアクティブ層２２に段差状の複数の接続層６０を形成し、次に、接続層６０及びアクティブ柱５０の上にゲート材料層７０を形成し、同一階層レベルに位置する接続層６０及びアクティブ柱５０に形成されたゲート材料層７０は互いに連通され、異なる階層レベルに位置する接続層６０及びアクティブ柱５０に形成されたゲート材料層７０は互いに隔離される。ゲート材料層７０をワードライン４として使用し、接続層６０を設けることにより、ワードライン４の製造及び引き出しが容易になる。また、複数の接続層６０第１領域から離れた側の端部は段差状であるため、アクティブ柱５０及び接続層６０の上を覆うゲート材料層７０の第１領域から離れた側の端部も段差状であり、即ち、ワードライン４が段差状であるため、ワードライン４の上に他の構造を形成しやすくなり、ワードライン４と周辺回路との電気的接続が可能となる。

【0055】

本開示の実施例の第２態様では、メモリを提供し、図１及び図１１を参照すると、メモリは、隣接する第１領域及び第２領域を有し、第１領域は図１１のＢで示され、第２領域は図１１のＡで示され、第１領域は第２領域に隣接し、例えば、第１領域は第２領域に隣接し、且つ接続される。第１領域の上に、トランジスタ２などの半導体デバイスを設けることができ、第２領域の上に、接続層６０などの接続構造を設けることができ、第２領域の上の構造を介して、第１領域の上の半導体デバイスを引き出すことにより、半導体デバイスは周辺回路に電気的に接続される。当該メモリは、第２領域に位置して第１方向に沿って離間して設けられた複数の接続層６０を含み、複数の接続層６０の第１領域から離れた側の端部は段差状である。

【0056】

図１１を参照すると、複数の接続層６０は第２領域に位置し、第１方向に沿って積層して設けられ、複数の接続層６０は離間して設けられ、これにより、複数の接続層６０間の電気的隔離を確保する。図１１に示すように、複数の接続層６０の第１領域から離れた側の端部に段差が形成され、複数の接続層６０の左端部は段差状である。具体的に、当該段差状は、第１方向に沿って上向きであり、且つ第３方向に沿って上向きであり、第１方向は、図１１に示すＹ方向のように基板１０に垂直な方向であり、第３方向は、図１１に示すＸ方向のように基板１０に平行な方向である。

【0057】

いくつかの可能な例では、図１１を参照すると、基板１０から離れる方向に沿って、複数の接続層６０の長さは順次減少し、これにより、複数の接続層６０の第１領域から離れた側の端部は段差状である。図１１に示すように、接続層６０の上に他の構造を形成するために、各層の接続層６０の表面の一部は露出される。具体的に、各層の接続層６０の基板１０から離れた表面の、第１領域から離れた表面の部分を露出させる。

【0058】

引き続き図１１を参照すると、メモリは、第１領域に位置して第１方向に沿って離間して設けられた複数のアクティブ柱層をさらに含み、各アクティブ柱層は、１つの接続層６０と同層に設けられ、各アクティブ柱層は、離間して設けられた複数のアクティブ柱５０を有し、且つ各アクティブ柱５０は第２方向に沿って延在する。

【0059】

図１１に示すように、複数のアクティブ柱層は第１領域に位置し、第１方向に沿って積層して設けられ、且つ複数のアクティブ柱層５０は離間して設けられ、これにより、複数のアクティブ柱層間の電気的隔離を確保する。アクティブ柱層及び接続層６０の上にゲート材料層７０を形成するために、数のアクティブ柱層は、複数の接続層６０に１対１で対応し、且つ対応するアクティブ柱層は接続層６０と同層に設けられる。

【0060】

図１１に示すように、各アクティブ柱層は、離間して設けられた複数のアクティブ柱５０を含み、複数のアクティブ柱５０は第２方向に沿って延在する。複数のアクティブ柱５０はアレイ状に配置され、具体的に、複数のアクティブ柱５０は、第１方向に沿って離間して配置され、且つ第３方向に沿って離間して配置され、第３方向は第１方向と交差し、それぞれ第２方向に垂直する。ここで、第２方向は基板１０に平行な方向であり、例示的に、第２方向は、図１に示す水平方向（Ｚ方向）であり、第１方向、第２方向、及び第３方向は互いに垂直する。このような配置方式により、アクティブ柱５０の配置をよりコンパクトにすることができ、アクティブ柱５０の配置数を最大限に増加することができる。アクティブ柱５０の形状は、円柱体、角柱体、直方体又はその他の形状であってもよく、本開示の実施例ではこれに限定されない。

【0061】

引き続き図１１を参照すると、メモリは、接続層６０とアクティブ柱５０の上に位置するゲート材料層７０をさらに含み、同一階層レベルに位置する接続層６０とアクティブ柱５０の上に形成されたゲート材料層７０は互いに連通され、異なる階層レベルに位置する接続層６０とアクティブ柱５０の上に形成されたゲート材料層７０は互いに隔離される。

【0062】

図１１に示すように、同層に設けられた接続層６０とアクティブ柱５０のゲート材料層７０は互いに連通され、異層に設けられた接続層６０とアクティブ柱５０のゲート材料層７０は互いに隔離され、これにより、ゲート材料層７０は第１方向に沿って電気的に隔離される。接続層６０が段差状であるため、複数のゲート材料層７０が段差状であり、ゲート材料層７０の上に他の構造を形成するために、その長さは階段的に変化する。それにより、ゲート材料層７０を引き出すことができる。具体的に、基板１０から離れる方向に沿って、ゲート材料層７０の長さは徐々に減少する。

【0063】

ここで、ゲート材料層７０は、ゲート誘電体層及びゲート導電層を含み、ゲート誘電体層はアクティブ柱５０の外周面を覆い、ゲート導電層はゲート誘電体層の外周面を覆い、且つ第２方向に沿って一体に形成され、当該ゲート導電層の一部は、トランジスタ２のゲートに使用され得る。図１１に示すように、ゲート導電層はさらに、接続層６０まで延在し、少なくとも接続層６０の第１方向に沿って対向する２つの表面を覆う。ゲート導電層と接続層６０との間にゲート誘電体層を設けても良く、それによって接続層６０とアクティブ柱５０の上のゲート誘電体層とを共に形成し、ゲート誘電体層の形成を容易にする。ゲート誘電体層の材質は、酸化ケイ素であり得、ゲート導電層の材質は、窒化チタンであり得る。ゲート導電層はワードライン４として使用され、ワードライン４の製造及び引き出しが容易になる。

【0064】

いくつかの可能な実施例では、メモリは、離間して設けられて第１方向に沿って延在する複数のコンタクトプラグ８０をさらに含み、各コンタクトプラグ８０は、第２領域に位置する１つのゲート材料層７０と接触する。

【0065】

具体的に、図１１を参照すると、複数のコンタクトプラグ８０は、ゲート材料層７０を周辺回路に接続するために使用され、複数のコンタクトプラグ８０を離間して設けられることで、複数のコンタクトプラグ８０間の絶縁隔離を確保し、それにより、ゲート材料層７０間の相互干渉を回避する。複数のコンタクトプラグ８０は、複数のゲート材料層７０に１対１で対応して接触することにより、各ゲート材料層７０を周辺回路に電気的に接続し、周辺回路を介して当該ゲート材料層７０に対応するトランジスタ２を制御することができる。

【0066】

コンタクトプラグ８０は、第１導電部と、第１導電部の上に設けられた第２導電部とを含み得、第１導電部は基板１０に近い部分であり、第２導電部は基板１０から離れた部分であり、即ち、第２導電部は、第１導電部の基板１０から離れた側に位置する。第１導電部及び第２導電部は、いずれも芯層と、芯層の側面及び底面を覆う外層と、を含み得る。ここで、芯層は、絶縁層であり得、その材質は、窒化ケイ素又は酸化ケイ素であり得る。外層は金属層であり得、その材質は、タングステン又は窒化チタンであり得る。このように設けることにより、第１導電部及び第２導電部の電気的特性を確保しつつ、金属層の厚みを薄くして、コストを削減することができる。

【0067】

いくつかの可能な実施例では、メモリは、第１領域に隣接する第３領域をさらに有し、メモリは、第３領域に位置し、離間して設けられた複数のコンデンサ３をさらに含み、コンデンサ３は、第２方向に沿って延在し、各コンデンサ３は、１つのアクティブ柱５０に電気的に接続される。具体的に、第３領域と第１領域は、第２方向に沿って（図１１に示すＺ方向）配置され得、第３領域には離間して設けられた複数のコンデンサ３が設けられ、複数のコンデンサ３は、複数のアクティブ柱５０に１対１で対応して電気的に接続される。

【0068】

本開示の実施例によって提供されるメモリにおいて、接続層６０の上及びアクティブ柱５０の上にゲート材料層７０を設け、且つ同一階層レベルに位置する接続層６０及びアクティブ柱５０の上に形成されたゲート材料層７０は互いに連通され、異なる階層レベルに位置する接続層６０及びアクティブ柱５０の上に形成されたゲート材料層７０は互いに隔離され、ゲート材料層７０をワードライン４とし、接続層６０を設けることにより、ワードライン４の製造及び引き出しが容易になる。また、複数の接続層６０の第１領域から離れた側の端部は段差状であるため、アクティブ柱５０及び接続層６０の上を覆うゲート材料層７０の第１領域から離れた側の端部も段差状であり、即ち、ワードライン４が段差状であるため、ワードライン４の上に他の構造を形成しやすくなり、ワードライン４と周辺回路との電気的接続が可能となる。

【0069】

本明細書の各実施例は、漸進的に説明されており、各実施例は、他の実施例との違いに焦点を合わせており、各実施例間の同じ又は類似の部分は互いに参照することができる。「一実施形態」、「いくつかの実施形態」、「例示的な実施形態」、「例」、「具体的な例」、又は「いくつかの例」などの用語に言及する説明は、当該実施例又は例に説明された具体的な特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態又は例に含まれることを意味する。本明細書において、上記の用語の例示的な表現は、必ずしも同じ実施例又は例を指すものではない。さらに、説明された具体的な特徴、構造、材料、又は特性は、任意の１つ又は複数の実施形態又は例において適切な方式で組み合わせることができる。

【0070】

最後に、上記の実施例は、本開示の技術的解決策を説明するためにのみ使用され、それらを限定するものではなく、前述の各実施例を参照して本開示を詳細に説明したが、当業者は、前述の各実施例で説明された技術的解決策を修正すること、又は技術的特徴の一部又はすべてに対して同等の置換を実行することができ、これらの修正又は置換は、対応する技術的解決策の本質を本開示の実施形態の技術的解決策の範囲から逸脱させるものではないことを理解すべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【手続補正書】

【提出日】2023-11-16

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

メモリの製造方法であって、
基板を提供することと、
前記基板の上に積層構造を形成することであって、前記積層構造は、第１方向に交互に積層して設けられた犠牲層とアクティブ層とを含む、ことと、
第１領域に位置する前記積層構造の一部を除去して、離間して設けられて第２方向に延在する複数の第１トレンチを形成することであって、前記第１トレンチは前記基板を露出させることによって、前記第１領域に位置する前記アクティブ層を、離間して設けられた複数のアクティブ柱に分離する、ことと、
前記第１トレンチを利用して、前記第１領域に位置する前記アクティブ柱及び前記第２領域の前記アクティブ層がいずれも前記第１方向に沿って離間して設けられるように、前記第１領域及び第２領域に位置する前記犠牲層を除去することであって、前記第２領域は前記第１領域に隣接する、ことと、
前記第２領域に位置する前記アクティブ層の一部を除去して、前記第２領域の前記第１領域から離れた側の端部に段差状の複数の接続層を形成することと、
前記接続層と前記アクティブ柱を被覆するゲート材料層を形成することであって、同一階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層は互いに連通され、異なる階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層は互いに隔離される、ことと、を含む、メモリの製造方法。

【請求項2】

前記基板から離れる方向に沿って、複数の前記接続層の長さは順次減少し、これにより、複数の前記接続層の前記第１領域から離れた側の端部は段差状である、
請求項１に記載のメモリの製造方法。

【請求項3】

前記基板の上に積層構造を形成することは、
前記積層構造が形成されるまで、前記基板の上に、前記犠牲層と前記アクティブ層とを順次交互に１層ずつ重複して形成することを含み、前記積層構造の前記基板に最も近い層は前記犠牲層であり、前記積層構造の前記基板から最も遠い層は前記アクティブ層である、
請求項１に記載のメモリの製造方法。

【請求項4】

前記犠牲層及び前記アクティブ層は、前記基板においてエピタキシャル成長プロセスにより形成される、
請求項１に記載のメモリの製造方法。

【請求項5】

前記アクティブ層の材質は、Ｎ型ドープシリコンを含み、前記犠牲層の材質は、ゲルマニウムシリコンを含む、
請求項４に記載のメモリの製造方法。

【請求項6】

前記第１領域に位置する前記積層構造の一部を除去して、離間して設けられて前記第２方向に延在する複数の前記第１トレンチを形成することは、
前記第１領域に位置する前記積層構造をエッチングして、前記積層構造を貫通する前記第１トレンチを形成することを含み、
前記第１領域に位置する前記積層構造をエッチングして、前記積層構造を貫通する前記第１トレンチを形成することは、
前記積層構造の上に第１マスク層を形成することであって、前記第１領域に位置する前記第１マスク層は第１パターンを有する、ことと、
前記第１マスク層をマスクとして、前記第１領域に位置する前記積層構造をエッチングして、前記第１トレンチを形成することと、を含む、
請求項１に記載のメモリの製造方法。

【請求項7】

前記第１トレンチを利用して、前記第１領域及び前記第２領域に位置する前記犠牲層を除去することは、
前記第１トレンチによって前記犠牲層の側壁を露出させ、ウェットエッチングプロセスにより、前記第１領域及び前記第２領域に位置する前記犠牲層を除去することを含む、
請求項６に記載のメモリの製造方法。

【請求項8】

前記積層構造の上に前記第１マスク層を形成することは、
前記積層構造の上に保護層を形成し、前記保護層の上に前記第１マスク層を形成することを含み、
前記第１マスク層をマスクとして、前記第１領域に位置する前記積層構造をエッチングすることは、
前記第１マスク層をマスクとして、前記第１領域に位置する前記保護層をエッチングして、前記第１パターンを前記保護層に転写することと、
前記第１マスク層を除去して、パターニングされた前記保護層で前記積層構造のエッチングを継続することと、を含む、
請求項６に記載のメモリの製造方法。

【請求項9】

前記第２領域に位置する前記アクティブ層の一部を除去して、前記第２領域の前記第１領域から離れた側の端部に段差状の複数の前記接続層を形成することは、
前記アクティブ層の上に第２マスク層を形成することであって、前記第２領域に位置する前記第２マスク層は第２パターンを有する、ことと、
前記第２マスク層をマスクとして、前記第２領域に位置する前記アクティブ層をエッチングして、前記第２領域の前記第１領域から離れた側の端部に段差状の複数の前記接続層を形成することと、
前記第２マスク層を除去することと、を含む、
請求項１に記載のメモリの製造方法。

【請求項10】

前記接続層と前記アクティブ柱を被覆するゲート材料層を形成することは、
前記接続層と前記アクティブ柱の表面を被覆するゲート誘電体層を形成することであって、各前記接続層と各前記アクティブ柱の表面の前記ゲート誘電体層の間にギャップがある、ことと、
前記ゲート誘電体層の表面を覆うようにゲート導電層を堆積することと、を含む、
請求項１に記載のメモリの製造方法。

【請求項11】

同層に設けられた前記ゲート誘電体層の上の前記ゲート導電層は互いに連通され、異層に設けられた前記ゲート誘電体層の上の前記ゲート導電層は互いに隔離される、
請求項１０に記載のメモリの製造方法。

【請求項12】

前記接続層と前記アクティブ柱を被覆するゲート材料層を形成すると同時に、前記メモリの製造方法は、
前記第１領域及び前記第２領域に位置する前記基板の上に前記ゲート材料層を形成することをさらに含み、前記基板の上の前記ゲート材料層は、前記アクティブ柱上の前記ゲート材料層及び前記接続層の上の前記ゲート材料層と、互いに隔離されている、
請求項１０に記載のメモリの製造方法。

【請求項13】

同一階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層が互いに連通され、異なる階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層が互いに隔離されるように、前記接続層と前記アクティブ柱を被覆する前記ゲート材料層を形成した後に、前記メモリの製造方法は、
離間して設けられて前記第１方向に延在する複数のコンタクトプラグを形成することをさらに含み、各前記コンタクトプラグは、前記第２領域に位置する１つの前記ゲート材料層と接触する、
請求項１に記載のメモリの製造方法。

【請求項14】

メモリであって、前記メモリは隣接する第１領域と第２領域とを有し、
前記第２領域に位置して第１方向に沿って離間して設けられた複数の接続層であって、複数の前記接続層の前記第１領域から離れた端部が段差状に形成される、複数の接続層と、
前記第１領域に位置して前記第１方向に沿って離間して設けられた複数のアクティブ柱層であって、各前記アクティブ柱層が１つの前記接続層と同層に設けられ、各前記アクティブ柱層が離間して設けられた複数のアクティブ柱を有し、且つ各前記アクティブ柱が第２方向に沿って延在する、複数のアクティブ柱層と、
前記接続層の上及び前記アクティブ柱上に位置するゲート材料層であって、同一階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層は互いに連通され、異なる階層レベルに位置する前記接続層と前記アクティブ柱に形成された前記ゲート材料層は互いに隔離される、ゲート材料層と、を含む、メモリ。

【請求項15】

前記メモリは、前記第１領域に隣接する第３領域をさらに有し、前記メモリは、
前記第３領域に位置し、離間して設けられた複数のコンデンサをさらに含み、前記コンデンサが前記第２方向に沿って延在し、各前記コンデンサが１つの前記アクティブ柱に電気的に接続され、
前記メモリは、
離間して設けられて前記第１方向に延在する複数のコンタクトプラグをさらに含み、各前記コンタクトプラグは、前記第２領域に位置する１つの前記ゲート材料層と接触する、
請求項１４に記載のメモリ。

【国際調査報告】