特表 2024-521066 トランジスタのミスマッチ耐性のためのマルチモード設計および動作

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-05-28

(54)【発明の名称】トランジスタのミスマッチ耐性のためのマルチモード設計および動作

(51)【国際特許分類】

   H03L 7/089 20060101AFI20240521BHJP

   H03L 7/085 20060101ALI20240521BHJP

【ＦＩ】

H03L7/089 180

H03L7/085

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023570401

(86)(22)【出願日】2022-04-27

(85)【翻訳文提出日】2023-11-14

(86)【国際出願番号】 CN2022089610

(87)【国際公開番号】W WO2022257638

(87)【国際公開日】2022-12-15

(31)【優先権主張番号】17/340,239

(32)【優先日】2021-06-07

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】ストロム、ジェームス

(72)【発明者】

【氏名】アンターボーン、エリック

(72)【発明者】

【氏名】スパーリング、マイケル

(72)【発明者】

【氏名】チダムバッラオ、ドゥレセッティ

(72)【発明者】

【氏名】ケセルリング、グラント ピー

【テーマコード（参考）】

5J106

【Ｆターム（参考）】

5J106AA04

5J106CC01

5J106CC24

5J106CC41

5J106CC52

5J106DD06

5J106DD32

5J106DD43

5J106DD46

5J106EE03

5J106GG15

5J106GG17

5J106HH03

5J106JJ08

5J106KK05

5J106KK32

5J106KK37

(57)【要約】

チャージ・ポンプを有する位相ロック・ループが説明される。チャージ・ポンプは、複数のモードから各半導体チップ用のモードを選択して歩留まりを向上させる回路を有する。９つの固有のモードが定義され、そこから各チップのための選択が行われる。選択したモードは、各チップのデバイスのミストラッキング異常の影響を軽減する。どのようにモードを決定し、優先順位付けするかを示す方法が提供される。

【特許請求の範囲】

【請求項1】

位相ロック・ループ（ＰＬＬ）であって、
複数の選択可能なモードを有するチャージ・ポンプであって、前記複数の選択可能なモードからモードを選択して、前記選択したモードによって制御される回路を使用して電界効果トランジスタ（ＦＥＴ）の予想外に大きなミストラッキングの影響を軽減する、前記チャージ・ポンプを備える、位相ロック・ループ（ＰＬＬ）。

【請求項2】

基準信号周波数を有する基準信号とフィードバック信号周波数とを比較する位相周波数検出器（ＰＦＤ）であって、
前記ＰＦＤからの増分信号および減分信号に前記チャージ・ポンプが結合され、前記チャージ・ポンプは差動信号を出力し、前記差動信号は前記差動信号のプラス位相とマイナス位相との間に差動電圧を有し、前記チャージ・ポンプ内の回路は、前記増分信号がアクティブであるときに前記差動電圧を増加させ、前記減分信号がアクティブであるときに前記差動電圧を減少させる、前記ＰＦＤと、
前記チャージ・ポンプによって駆動される前記差動信号に結合された電圧制御発振器（ＶＣＯ）であって、前記差動電圧に依存する周波数を出力する、前記電圧制御発振器（ＶＣＯ）と、
前記ＶＣＯによって出力された周波数と前記基準信号周波数との比率である「Ｎ」で、前記ＶＣＯによって出力された前記周波数を分割する１／Ｎ分周器であって、前記フィードバック信号周波数を出力する、前記１／Ｎ分周器と、
をさらに備える、請求項１に記載のＰＬＬ。

【請求項3】

前記チャージ・ポンプは、
第１の電流ルーティング・ツリーおよび第２の電流ルーティング・ツリーをさらに含み前記増分信号および前記減分信号を受信する電流ルータであって、前記増分信号がアクティブであるときに前記回路は前記差動電圧を増加させ、前記減分信号がアクティブであるときに前記回路は前記差動電圧を減少させる、前記電流ルータと、
第１の供給電圧から前記電流ルータに電流を供給する第１の制御可能な電流源と、
前記電流ルータからの電流を、前記第１の供給電圧よりも低い第２の供給電圧に供給する、第２の制御可能な電流源と、
前記選択したモードに基づいて前記第１および前記第２の制御可能な電流源を制御するコントローラであって、特定の半導体チップのための前記選択したモードは、前記特定の半導体チップ上に保存されている、前記コントローラと、
をさらに備える、請求項２に記載のＰＬＬ。

【請求項4】

前記第１の制御可能な電流源は、予想外の量の電流を送出している、ＰＦＥＴおよびＮＦＥＴからなるタイプから選択される第１のタイプのＦＥＴの電流を調整するように制御されることが可能であり、前記第２の制御可能な電流源は、予想外の量の電流を送出している、前記第１のタイプとは反対である第２のタイプのＦＥＴの電流を調整するように制御されることが可能であり、前記第１の電流源と前記第２の電流源の両方は、両方のＦＥＴタイプが予想外の量の電流を送出するときに、両方のタイプのＦＥＴからの電流を調整するように制御されることが可能である、請求項３に記載のＰＬＬ。

【請求項5】

前記チャージ・ポンプは、
コモン・モード電圧（Ｖｃｍ）を基準電圧と比較し、前記第１の制御可能な電流源を制御するために使用されることが可能な第１の増幅器電圧を出力し、前記第２の制御可能な電流源を制御するために使用されることが可能な第２の増幅器電圧を制御する増幅器をさらに備え、
前記差動信号の前記プラス位相は、前記第２のツリーの第１の分岐によって駆動され、前記差動信号の前記マイナス位相は前記第１のツリーの第２の分岐によって駆動され、
前記Ｖｃｍは、前記第２のツリーの第２の分岐および前記第１のツリーの第１の分岐上の電圧間の前記コモン・モード電圧である、請求項４に記載のＰＬＬ。

【請求項6】

前記増幅器は、ＦＥＴ差動増幅器を備え、前記ＦＥＴ差動増幅器は、
第１のＦＥＴおよび第２のＦＥＴを含むＦＥＴ差動ペアであって、前記第１のＦＥＴおよび前記第２のＦＥＴは前記第１のタイプのＦＥＴである、前記ＦＥＴ差動ペアと、前記ＦＥＴ差動ペア上のソース間に結合された選択可能なソース・ディジェネレーション抵抗と、を備え、
前記ＦＥＴ差動ペアのソースの前記第１および第２のＦＥＴのテール電流が、第１の電圧源から電流を供給し、前記ＦＥＴ差動増幅器はさらに、
前記第１のＦＥＴのドレインに結合されたドレインと第２の電圧源に結合されたソースとを有する前記第２のタイプの第３のＦＥＴと、前記第２のＦＥＴのドレインに結合されたドレインと前記第２の電圧源に結合されたソースとを有する前記第２のタイプの第４のＦＥＴと、
前記第３のＦＥＴの前記ドレインと前記第３のＦＥＴのゲートとの間に結合された前記第２のタイプの第５のＦＥＴであって、前記第５のＦＥＴのゲートは、前記選択したモードからの第１の制御信号に結合されている、前記第５のＦＥＴと、前記第４のＦＥＴの前記ドレインと前記第４のＦＥＴのゲートとの間に結合された前記第２のタイプの第６のＦＥＴであって、前記第６のＦＥＴのゲートは、前記選択したモードからの第２の制御電圧に結合されている、前記第６のＦＥＴと、
前記第３のＦＥＴの前記ゲートと前記第４のＦＥＴの前記ゲートとの間に結合された前記第２のタイプの第７のＦＥＴであって、前記第７のＦＥＴのゲートは、前記選択したモードからの第３の制御電圧に結合されている、前記第７のＦＥＴと、
前記第２の供給電圧に結合されたソースと、前記選択したモードからの第４の制御電圧に結合されたゲートと、前記第２のタイプの第１０のＦＥＴのゲートに結合されたドレインとを有する前記第２のタイプの第８のＦＥＴと、前記第４のＦＥＴの前記ドレインと前記第８のＦＥＴの前記ドレインとの間に結合された前記第２のタイプの第９のＦＥＴであって、前記第９のＦＥＴのゲートは、前記選択したモードからの反転された第４の制御電圧に結合されている、前記第９のＦＥＴと、を備え、
前記第１０のＦＥＴは、前記第１の増幅器電圧に結合されたドレインと、前記第２の電圧源に結合されたソースとを有し、
前記第３のＦＥＴは、前記第２の増幅器電圧に結合されたドレインを有する、
請求項５に記載のＰＬＬ。

【請求項7】

前記増幅器は、
前記テール電流を制御するために前記増幅器内の電圧ミラーを選択するか、または前記テール電流を制御するために前記増幅器外からの電圧を選択する第１のアナログ・マルチプレクサをさらに備える、請求項６に記載のＰＬＬ。

【請求項8】

前記増幅器は、
前記選択したモードからの第５の制御電圧に基づいて、前記第１の供給電圧または前記第１のタイプの第１１のＦＥＴに結合された遠位端を有する抵抗を通して前記第１０のＦＥＴからの電流を流すように選択する第２のアナログ・マルチプレクサと、互いに結合された前記第１１のＦＥＴのドレインおよびゲートと、前記選択したモードからの前記第５の制御電圧によって制御され、前記抵抗の近位端上の電圧または前記第１０のＦＥＴのドレイン電圧を前記増幅器の前記第１の出力に渡す第３のアナログ・マルチプレクサと、
をさらに備える、請求項６に記載のＰＬＬ。

【請求項9】

前記選択したモードからの第６の制御値に基づいて、前記第１のタイプの第１２のＦＥＴからの電流ミラー電圧および前記第１の増幅器電圧を、第４のアナログ・マルチプレクサ出力として選択する第４のアナログ・マルチプレクサと、
前記選択したモードからの第７の制御値に基づいて、前記第１２のＦＥＴからの前記電流ミラー電圧および前記第１の増幅器電圧を、第５のアナログ・マルチプレクサ出力として選択する第５のアナログ・マルチプレクサと、
をさらに備える、請求項５に記載のＰＬＬ。

【請求項10】

前記第４のアナログ・マルチプレクサ出力および前記第５のアナログ・マルチプレクサ出力は、前記第１の制御可能な電流源から第１の電流ルーティング・ツリーへの第１の電流値を制御し、かつ前記制御可能な電流源から第２の電流ルーティング・ツリーへの、前記第１の電流値と等しい第２の電流値を制御する、請求項９に記載のＰＬＬ。

【請求項11】

前記選択したモードからの第８のコントローラ値に基づいて、前記第２のタイプの第１３のＦＥＴからの電流ミラー電圧および前記第２の増幅器電圧を、第６のアナログ・マルチプレクサ出力として選択する第６のアナログ・マルチプレクサと、
前記選択したモードからの第９のコントローラ値に基づいて、前記第１３のＦＥＴからの前記電流ミラー電圧および前記第２の増幅器電圧を、第７のアナログ・マルチプレクサ出力として選択する第７のアナログ・マルチプレクサと、
をさらに備える、請求項１０に記載のＰＬＬ。

【請求項12】

複数のチャージ・ポンプ・スライスであって、前記チャージ・ポンプ・スライスの各々のプラス位相出力が互いに結合され、前記チャージ・ポンプ・スライスの各々のマイナス位相出力が互いに結合されている、前記複数のチャージ・ポンプ・スライスをさらに備える、請求項２に記載のＰＬＬ。

【請求項13】

前記増分信号および減分信号をバッファリングし、前記増分信号および減分信号のコピーをバッファリングして第２のチャージ・ポンプ・スライス内の第２のバッファ回路に渡す、第１のチャージ・ポンプ・スライス内の第１のバッファ回路をさらに備える、請求項１２に記載のＰＬＬ。

【請求項14】

半導体チップ上のデバイスのミストラッキングの位相ロック・ループ（ＰＬＬ）内の影響を軽減する方法であって、
プロセス、温度、および電圧条件を含むワースト・ケース・デバイス・コーナーを定義することであって、デバイス・コーナーは、ＦＥＴ間のトラッキングの実験室での測定値を使用して決定される、前記定義することと、
半導体デバイスの電気特性のミストラッキングの影響を軽減するモードを定義することと、
を含む、方法。

【請求項15】

前記実験室での測定値は、前記半導体チップ上でのナノプローブ測定値を含む、請求項１４に記載の方法。

【請求項16】

すべての指定のコーナーの主要なＰＬＬ仕様について定義された前記モードの各々を解析することをさらに含み、前記解析することは、ＦＥＴの前記実験室での測定値で判明した実際の特性を修正した回路シミュレーションをコンピュータ上で行うことをさらに含み、
前記コンピュータ・シミュレーションは、チャージ・ポンプ内の差動信号のコモン・モード電圧が、各モードの歩留まり結果を提供するコモン・モード基準電圧から指定の電圧差内にあるかどうかを決定するＤＣ（非過渡）統計解析を含み、
前記コンピュータ・シミュレーションは、前記ＰＬＬが安定しており、前記ＰＬＬの位相余裕が許容可能であるかどうかを決定する過渡解析を含む、請求項１４に記載の方法。

【請求項17】

前記過渡解析は、前記ＰＬＬが基準信号にロックされているときの位相余裕を含む、請求項１６に記載の方法。

【請求項18】

前記過渡解析は、増分が「０」で、減分が「１」であるときの位相余裕を含む、請求項１６に記載の方法。

【請求項19】

前記過渡解析は、増分が「１」で、減分が「０」であるときの位相余裕を含む、請求項１６に記載の方法。

【請求項20】

コモン・モード・ステップが与えられたときに安定性を含む前記過渡解析が解析され、前記コモン・モード・ステップは、前記コモン・モード基準電圧の変化および前記コモン・モード電圧の変化のうちの一方であり、前記回路シミュレーションで行われる、請求項１６に記載の方法。

【請求項21】

前記過渡解析は、前記減分信号をオンにして前記ＰＬＬの周波数を最小に設定し、次に、前記ＰＬＬのリセットをリリースしてそれをロックすることで安定性を決定することを含む、請求項１６に記載の方法。

【請求項22】

前記ＤＣおよび過渡解析から、各ＰＬＬのモードの選択のためのモードの優先順位付けをすることをさらに含む、請求項１６に記載の方法。

【請求項23】

前記ＰＬＬの適切な動作のための前記優先順位付けされたモードの順序で前記ＰＬＬをテストし、そのモードを前記チップ上のモード・ストレージにセーブすることを含む、請求項２２に記載の方法。

【発明の詳細な説明】

【背景技術】

【0001】

７ｎｍ（ナノメートル）プロセスなどの最近の半導体プロセスは、特に新世代のプロセスが成熟する前に、デバイス・パラメータがそれらのデバイス・パラメータの指定の分布外にある可能性がある。

【0002】

例えば、７ｎｍ技術における電界効果トランジスタ（ＦＥＴ）では、Ｐチャネル電界効果トランジスタ（ＰＦＥＴ）の閾値が、実験室での測定において指定の閾値分布を超えていることがわかっている。Ｎチャネル電界効果トランジスタ（ＮＦＥＴ）の閾値も、実験室での測定において指定の閾値分布を超えていることがわかっている。さらに悪いことに、異なる半導体チップが異なるＦＥＴ上で閾値電圧異常を持つ可能性があるため、同じ設計の異なる半導体チップ上で異なる「調整」が必要になる可能性がある。

【0003】

半導体チップのクロック回路内でよく使用される位相ロック・ループ（ＰＬＬ）などのいくつかの回路は、ＦＥＴにおける閾値などの異常に起因する、ＰＦＥＴからＰＦＥＴ、ＮＦＥＴからＮＦＥＴ、およびＰＦＥＴからＮＦＥＴのミストラッキング（mis-tracking）に敏感である。

【0004】

初期のハードウェアでは、コンピュータ回路シミュレーションは、特定のＰＬＬ設計に対して高い歩留まりを予測していたが、許容できない歩留まりが見られた。ＦＥＴ閾値を含むデバイス・パラメータを決定するためにナノプロービングを使用した実験室での作業では、同じタイプのＦＥＴ間でさえも閾値電圧とトラッキングとが、許容できない歩留まりの原因であることが示された。

【0005】

閾値電圧のデバイス異常が発生する場所が不明確であるため、チップごとに、さらにはＰＬＬの部分で、複数のモードから、各個々の半導体チップのための選択モード、１つのモード（またはＰＬＬが複数のチャージ・ポンプ・スライスを備えるチャージ・ポンプを有する場合、複数のモード）を選択することができるＰＬＬの設計を開発することが必要になった。選択したモードで制御されるＰＬＬ内の追加回路が、ＰＬＬ内のチャージ・ポンプの電流を調整して、実験室での測定で特定されたデバイス異常を解消する。

【0006】

各半導体チップは、多数のＰＬＬを有し得る。各ＰＬＬは、複数のチャージ・ポンプ・スライスを有し得る。テストは、半導体ファウンドリにおいてまたは動作立ち上げ（bring up）時のいずれかで、動作可能で安定したモードが見つかるまで、歩留まりとＰＬＬ安定性を提供する可能性が最も高いものから、歩留まりとＰＬＬ安定性を提供する可能性が最も低いものへという順で、モードを選択するように決定されたモード優先度を使用して行われ、そのモードが使用される。この方法は、半導体チップ上の各ＰＬＬに使用され、複数のチャージ・ポンプ・スライスが実装されている場合は、各チャージ・ポンプ・スライス上で使用される。このようなテストは、テスタで貴重な時間がかかるため、優先順位付けが重要である。

【0007】

ＰＬＬの歩留まりと安定性をテストするための故障メカニズム、実験室での測定手順、および回路シミュレーションを解析する方法を開発する必要がある。モードを実装するための回路を設計する必要がある。

【発明の概要】

【0008】

本発明の実施形態は、７ｎｍ（ナノメートル）以下の技術で半導体チップ上のチップ単位の歩留まり向上を提供する方法および装置を提供する。

【0009】

７ｎｍ技術を使用する初期のチップは、デバイス特性が指定の分布から大幅に外れることに起因する故障が生じていた。特に、電界効果トランジスタ（ＦＥＴ）閾値が仕様の分布を大幅に外れている。特に、ＰチャネルＦＥＴ（ＰＦＥＴ）閾値が仕様から外れていることがわかっており、１つのＰＦＥＴから別のＰＦＥＴにトラッキングしない。同様に、ＮチャネルＦＥＴ（ＮＦＥＴ）閾値も仕様から外れており、ＮＦＥＴからＮＦＥＴにトラッキングしない。予想されるＮＦＥＴからＰＦＥＴへのトラッキングも指定よりも大きい。第１のチップのデバイス異常が第２のチップの異常と同じではない場合があるため、同じ設計の異なるチップに異なる故障が発生する場合がある。異常とは、指定のデバイス特性分布外の予想外のデバイス特性である。位相ロック・ループ（ＰＬＬ）などのデバイス特性仕様に依存する回路には、許容できない故障率があった。

【0010】

デバイス異常の不確実性のために、閾値電圧などのデバイス特性がどの程度仕様から外れ得るかについての研究結果に基づいて、デバイス異常をチップ単位で軽減するための装置および方法を特定する必要がある。ＰＬＬ回路内のチャージ・ポンプは、ＰＬＬの故障を引き起こすデバイス異常に特に敏感である。

【0011】

複数のモードが、実験室での測定で見つかったデバイス特性範囲を使用して定義され、歩留まりのための非過渡（ＤＣ）回路シミュレーション（non-transient (DC) circuit simulation）と過渡回路シミュレーション（transient circuit simulation）の両方で実証されて、起動時およびノイズ条件においてＰＬＬが動作しなければならないさまざまな条件下でのＰＬＬの安定性を検証する。半導体ファウンドリにおけるまたはチップの動作立ち上げ時のテストには時間がかかる。したがって、より有望なモードから始めて、歩留まりと安定性の観点から許容される第１のモードを選択する、複数の選択可能モードから選択するモードのテストの優先順位付けが行われる。

【0012】

独立請求項には、複数のモードを有するチャージ・ポンプを有するＰＬＬであって、複数のモードから選択を行い、選択したモードで制御される回路を使用してＦＥＴの予想外に大きなミストラッキングを軽減できる、ＰＬＬが詳述されている。上述したように、各チップ（および、実際には、所与のチップ上の各ＰＬＬ）には、異なるデバイス異常がある可能性があるため、選択したモードのオンチップ・ストレージが必要である。チャージ・ポンプは、多くの場合、指定の制限内でトラッキングする必要がある複数の「スライス」で実装されている。各「スライス」に対して選択したモードのオンチップ・ストレージを実装することができる。

【0013】

その独立請求項から従属して、従属請求項には、ＰＬＬの要素が詳述されている。さらなる従属請求項には、指定の制限を上回る閾値を有するＰＦＥＴまたはＮＦＥＴなどの「弱い」デバイスを考慮して制御できる制御可能な電流源が詳述されている。コントローラは、選択したモードに基づいて、歩留まりを確保するためにどの程度の電流を調整する必要があるかを制御する。

【0014】

従属請求項では、コモン・モード電圧と基準電圧とを比較して、チャージ・ポンプの差動出力が基準電圧の指定の電圧内にあることを確実にし、制御可能な電流源を制御する電圧を提供する、チャージ・ポンプ内の増幅器が紹介されている。増幅器は、選択したモードからの制御信号を使用して電圧を提供して、制御可能な電流源を制御する。アナログ・マルチプレクサが、増幅器内で作成された提供電圧と、チップ上またはチャージ・ポンプ内の他の場所に「グローバル」に提供される電流ミラー電圧との間で選択する。

【0015】

高速クロック（例えば、１ＧＨｚ（ギガヘルツ）以上）を生成する最近のＰＬＬ回路には、チャージ・ポンプに非常に短い、１０ピコ秒ほどの増分および減分パルスを出力する位相および周波数検出器（ＰＦＤ）がある。このような短いパルスの波形と持続時間を維持するには、増分および減分信号がバッファリングされることが重要である。複数の「スライス」を有するチャージ・ポンプでは、単一のゲート負荷が増分および減分信号にかかる増分および減分バッファの「デイジー・チェーン」が特許請求される。

【0016】

コーナーの定義方法、実験室での測定方法、実験室での測定に基づいて歩留まりおよび安定性を確保するために定義および実行されるコンピュータ回路シミュレーション、ならびに回路シミュレーションの結果を使用する優先順位付け方法を説明するために、方法の請求項が含まれている。

【図面の簡単な説明】

【0017】

【図1A】位相ロック・ループのブロック図である。

【図1B】半導体チップ上の位相ロック・ループのブロック図である。

【図2A】増分信号および減分信号のタイミング図である。

【図2B】増分信号および減分信号をバッファリングおよび反転する回路を示す図である。

【図2C】増分信号および減分信号のためのバッファの「デイジー・チェーン」を示す図である。

【図3】制御可能な電流と、差動信号のプラス位相とマイナス位相との間の電圧を増減する電流ルータとを有するチャージ・ポンプを示す高レベル回路図である。チャージ・ポンプは、本発明のさまざまな実施形態による、かつ個々の半導体チップに特有の、複数のモードからの特定のモードで動作する電界効果トランジスタ（ＦＥＴ）の観察されたミストラッキングを軽減することができる。

【図4】図３と似ているが、電流ルータの詳細な回路図を伴う図である。

【図5】特定のチップ上のさまざまなＦＥＴミストラッキングを軽減するために定義されたモードの表である。図６および図７に詳細に説明されているアナログ・マルチプレクサおよびＦＥＴスイッチを制御するための制御信号値とともに各モードの簡単な説明が記載されている。

【図6】図４のチャージ・ポンプの追加の詳細を示す図である。

【図7】図６に示す増幅器の詳細な回路図である。

【図8】所与の半導体チップについてモードを定義し、モードを解析し、モード選択の優先順位付けをする方法のフローチャートである。

【図9】指定のプロセス分布外のＦＥＴ特性が定義されている２つの条件を示すフローチャートである。

【図10】指定のプロセス分布の定義されたモードの各々の故障の割合と、図９で定義された２つの条件とを示す１０００ケース・モンテ・カルロ統計ＤＣ（非過渡）シミュレーションの結果を示す図である。

【図11】位相ロック・ループのいくつかの動作条件に対する位相ロック・ループの位相余裕に関する過渡および周期安定性（ＰＳＴＢ）回路シミュレーションの結果を示す図である。

【発明を実施するための形態】

【0018】

最近まで、半導体製造技術では、電界効果トランジスタ（ＦＥＴ）（ＰＦＥＴはＰチャネル電界効果トランジスタであり、ＮＦＥＴはＮチャネル電界効果トランジスタである）は、電流対ゲート－ソース電圧およびゲート－ドレイン電圧などの特性を確実にトラッキングするために頼りにすることができた。トラッキングとは、特に半導体チップ上で互いから指定の距離内にあるときに、第１のＰＦＥＴが第２のＰＦＥＴと極めて同様に信頼度が高く動作することを意味をする。同様に、第１のＮＦＥＴは、半導体チップ上で互いから指定の距離内で第２のＮＦＥＴと極めて同様に信頼度が高く動作する。歴史的には、ＮＦＥＴとＰＦＥＴとの間にも信頼性の高い指定の程度のトラッキングがあり、これもまた半導体チップ上で互いから指定の距離内にある。このトラッキングは、第１のトランジスタのチャネル長が第２のトランジスタと同様であるようにさせる半導体処理でもたらされていた。ＦＥＴ閾値はチャネル長とチャネルのドーピングに関連することがよく知られている。

【0019】

非常に短いチャネル長（例えば、７ナノメートル）が製造される最近の半導体処理では、チャネル長、ドーピング、および場合によっては他のＦＥＴ特性のわずかな変動がＰＦＥＴ間、ＮＦＥＴ間、およびＮＦＥＴとＰＦＥＴとの間の時折発生する大きなミストラッキングを引き起こす可能性があるため、信頼性が高くトラッキングを指定することが問題になっている。半導体処理が成熟するにつれて、ミストラッキングの範囲がより正確に指定される可能性がある。しかし、その成熟まで、指定のミストラッキングは不正確である可能性がある。

【0020】

位相ロック・ループ（ＰＬＬ）などのいくつかの回路は、予想外のミストラッキングに敏感になる可能性がある。ＰＬＬの故障は、７ナノメートル（ｎｍ）技術では、ミストラッキングに起因してハードウェアで見られている。ナノプロービングは、ナノスケールのタングステン線を使用して半導体チップ上のデバイス電気パラメータを抽出する方法である。金属１（metal one）（Ｍ１）層にディレイヤ（delayered）された初期のハードウェアからの個々のデバイスの徹底ナノプローブ・スイープが行われた。実験室での詳細なナノプロービングにより、故障は指定のトラッキング分布を超えたミストラッキングによって引き起こされたことが決定された。さらに厄介なことに、各チップは異なるミストラッキング特性を有していることがわかった。複数の並列接続されたチャージ・ポンプ・スライスを有する測定されたハードウェアでは、第１のチャージ・ポンプ・スライスと第２のチャージ・ポンプ・スライスとの間で指定されているものよりも大きい電流ミスマッチ率が見られた。模範的な比率（実験室で観察されたものとは限らない）は１．２６であり得るが、指定のミスマッチ率は１．１５であり得る。このような訳で、本明細書では、本発明の実施形態において、各半導体チップ上のＰＬＬのミストラッキング異常を軽減する回路を説明する。

【0021】

次に、図１Ａおよび図１Ｂを参照すると、ＰＬＬ１００が示されている。ＰＬＬ１００は、位相周波数検出器（ＰＦＤ）１０１と、チャージ・ポンプ１０２と、コンデンサＣ１と、Ｒ０およびＣ２を含むＲＣフィルタと、電圧制御発振器（ＶＣＯ）１０３と、１／Ｎ分周器１０４とを備える。チャージ・ポンプ１０２は、複数のチャージ・ポンプ１０２スライスを含んでもよく、図１Ａでは１０２Ａおよび１０２Ｂと指定されている。チャージ・ポンプ１０２スライスは、それらの出力プラス位相が「点状（dotted）」にされ（互いに接続され）、それらの出力マイナス位相が「点状」にされている。全体として、チャージ・ポンプ１０２は複合チャージ・ポンプ機能を指す。チャージ・ポンプ１０２には、１つのチャージ・ポンプ１０２スライスしかない場合があり、単にチャージ・ポンプ１０２と呼ばれ得る。

【0022】

ＰＦＤ１０１は、指定の周波数を有する基準信号１２１を受信し、また、１／Ｎ分周器１０４によって出力されるフィードバック信号１２７を受信する。ＰＦＤ１０１は、ＩＮＣ１２２およびＤＥＣ１２３を出力し、これらは、チャージ・ポンプ１０２によって受信される。ＩＮＣ１２２のアクティブ・レベルは、チャージ・ポンプ１０２に、ＶＣＯ１０３の周波数を上げる必要があることを示す。ＤＥＣ１２３のアクティブ・レベルは、チャージ・ポンプ１０２に、ＶＣＯ１０３の周波数を下げる必要があることを示す。チャージ・ポンプ１０２は、ＦＩＬＴ１２４およびＦＩＬＴＮ１２５をＶＣＯ１０３に出力する。

【0023】

ＰＬＬ１００をリセットするには、ＲＥＳＥＴ１２８がアサートされて、ＩＮＣ１２２およびＤＥＣ１２３のいずれかで連続的な「１」を駆動する。ＲＥＳＥＴ１２８がアサートされ、ＤＥＣ１２３が「１」の場合の実施形態では、ＶＣＯ１０３は最小ＶＣＯ１０３周波数で動作する。ＲＥＳＥＴ１２８がアサートされ、ＩＮＣ１２２が「１」の場合の実施形態では、ＶＣＯ１０３周波数は最大ＶＣＯ周波数にある。ＲＥＳＥＴ１２８が解放されると、ＰＬＬ１００はフィードバック信号１２７およびＲｅｆ１２１がロックされるように周波数を変更する。

【0024】

本発明の実施形態では、チャージ・ポンプ１０２スライスと呼ばれる複数のチャージ・ポンプ１０２インスタンスが並列に結合されている場合がある。各チャージ・ポンプ１０２スライスは、ＩＮＣ１２２およびＤＥＣ１２３（場合により、前のチャージ・ポンプ１０２スライスでバッファリングされている）を受信し、ＦＩＬＴ１２４およびＦＩＬＴＮ１２５に結合された出力を有する。図１Ａに、このような実施形態が示されており、１０２Ａとして参照される第１のチャージ・ポンプ・スライスおよび第２のチャージ・ポンプ・スライス１０２Ｂが示されている。追加のチャージ・ポンプ１０２スライスが企図されている。チャージ・ポンプ１０２スライス間のＰＦＥＴがトラッキングすることが重要である。チャージ・ポンプ・スライス１０２間のＮＦＥＴがトラッキングすることが重要である。上記の詳細なナノプローブ解析では、故障のあるＰＬＬ１００では、１つのチャージ・ポンプ１０２スライス内の第１のＰＦＥＴの電流は、ある距離にある同一のチャージ・ポンプ１０２スライス内の第２のＰＦＥＴの０．４３７ほどになり得ることが指摘されている。故障のあるＰＬＬ１００は、第１のＰＦＥＴと第２のＰＦＥＴとの間で平均で０．５２４の比率となる。正常動作するチャージ・ポンプでは、チャージ・ポンプ１０２スライス間で平均で０．７以上の比率となる。

【0025】

Ｒ０およびＣ２は、ＰＬＬ設計でよく知られているように、ループ・フィルタとして機能する。また、Ｃ１はＦＩＬＴ１２４とＦＩＬＴＮ１２５との間に結合されて、高周波ノイズを除去する。Ｃ１の静電容量は一般にＣ２の静電容量の約１０％である。ＰＬＬループ・フィルタは当技術分野でよく知られており、本明細書ではこれ以上説明しない。

【0026】

ＶＣＯ１０３は、ＦＩＬＴ１２４およびＦＩＬＴＮ１２５の差動信号を受信し、ＦＩＬＴ１２４とＦＩＬＴＮ１２５との間の電圧によって決定される周波数を有する信号１２６を生成する。信号１２６は、半導体チップ上でのクロッキングに使用され得る。信号１２６は、差動信号またはシングルエンド信号として実装され得る。図１Ａでは、ＶＣＯ１０３によって出力された周波数は、基準信号１２１の周波数の「Ｎ」倍であるべきである。１／Ｎ分周器１０４は、信号１２６の周波数を「Ｎ」で分割し、結果をフィードバック信号１２７でＰＦＤ１０１に出力する。そして、ＰＦＤ１０１は、信号１２６の周波数の調整が必要な場合は、前述の通り、アクティブなＩＮＣ１２２またはアクティブなＤＥＣ１２３を生成する。

【0027】

図１Ｂは、模範的なチップ１５０を示す。チップ１５０はＰＬＬ１００を含む。チップ１５０は、上記のようにＰＦＤ１０１で使用される基準信号１２１を受信する。チップ１５０はまた、通常は、Ｉ／Ｏ１１３によって駆動される、または受信される、あるいはその両方が行われるＩ／Ｏ信号１２９として一般的に示される多数の入力および出力を有する。チップ１５０は通常は、ロジック回路１１０とストレージ１１２を有し、また、アナログ－デジタル回路Ａ／Ｄ１１１を含み得る。ストレージ１１２には、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、電気ヒューズ（ｅヒューズ）、レジスタ、または他のストレージ回路が含まれ得る。

【0028】

図２Ａは、ＩＮＣ１２２およびＤＥＣ１２３の模範的な波形を示す。非限定的なタイミング例では、ＰＦＤ１０１は、ＩＮＣ１２２またはＤＥＣ１２３のどちらかを、間隔２０１で示される１０ナノ秒（ｎｓ）ごとにアクティブにできる（またはどちらもアクティブにしない）。ＩＮＣ１２２またはＤＥＣ１２３のアクティブ・パルスの幅は、間隔２０２で示される１０ピコ秒（ｐｓ）であり得る。ＩＮＣ１２２およびＤＥＣ１２３のパルス幅は短く、通常は負荷を低減するためにバッファリングが必要となる。また、詳細に説明する模範的なチャージ・ポンプ１０２では、ＩＮＣ１２２とＤＥＣ１２３の両方の位相が必要である。

【0029】

図２Ｂは、チャージ・ポンプ１０２のためにＩＮＣ１２２およびＤＥＣ１２３のバッファリングされた正相および負相を生成する模範的なバッファリング回路バッファ２９０を示す。ＩＮＣ４４０は、ＩＮＣ１２２の正のバッファリングされたバージョンである。ＩＮＣＮ４４１は、ＩＮＣ１２２の負のバッファリングされたバージョンである。ＤＥＣ４４２は、ＤＥＣ１２３の正のバッファリングされたバージョンである。ＤＥＣＮ４４３は、ＤＥＣ１２３の負のバッファリングされたバージョンである。本発明の実施形態は、図１Ａに並列に結合されて示されている、１０２Ａおよび１０２Ｂとして参照される複数のチャージ・ポンプ１０２スライスを備え得る。イネーブル２２０は、ＩＮＣ１２２およびＤＥＣ１２３の再給電をオフにするために使用される。

【0030】

図２Ｃは、４つのバッファ２９０の「デイジー・チェーン」を示し、４つのチャージ・ポンプ１０２スライスの各々に１つずつにあり、チャージ・ポンプ１０２スライスは、１０２Ａ、１０２Ｂ、１０２Ｃ、および１０２Ｄとして参照される。対応するバッファ２９０は、２９０Ａ、２９０Ｂ、２９０Ｃ、および２９０Ｄとして参照される。前述のチャージ・ポンプ１０２の各々におけるバッファリングに加えて、図２Ｃに示すように、ＩＮＣ１２２およびＤＥＣ１２３は、各バッファ２９０において、ＩＮＣ１２２ＸおよびＤＥＣ１２３Ｘとしてバッファリングされて渡されて、次のバッファ２９０に、当該次のバッファ２９０のＩＮＣ１２２およびＤＥＣ１２３入力として受信され、したがって、増分および減分がバッファリングされ、「デイジー・チェーン」にされる。バッファ２９０Ａは、ＰＦＤ１０１からＩＮＣ１２２およびＤＥＣ１２３を受信する。イネーブル２２０Ａが「１」であるときに、バッファ２９０Ａは再給電し、ＩＮＣ１２２およびＤＥＣ１２３をＩＮＣ１２２ＡおよびＤＥＣ１２３Ａとしてバッファ２９０Ｂに渡す。同様に、バッファ２９０Ｃは、バッファ２９０ＢからＩＮＣ１２２ＢおよびＤＥＣ１２３Ｂを受信する。バッファ２９０Ｄは、バッファ２９０ＣからＩＮＣ１２２ＣおよびＤＥＣ１２３Ｃを受信する。バッファ２９０Ｄは、ＩＮＣ１２２ＤおよびＤＥＣ１２３Ｄを生成するが、対応するチャージ・ポンプ１０２スライスからの４つのバッファからなるこの模範的なチェーンでは、テスト目的以外では、バッファのデイジー・チェーンの完全性を検証するために、ＩＮＣ１２２ＤおよびＤＥＣ１２３Ｄは何にも接続されない。ＩＮＣ１２２ＤおよびＤＥＣ１２３Ｄはラッチされており、バッファ・チェーンがＩＮＣ１２２およびＤＥＣ１２３を全体に通すことの検証を可能にする。

【0031】

前述のバッファ２９０のデイジー・チェーンでは、各バッファ２９０は、図２Ｃにイネーブル２２０Ａ、２２０Ｂ、２２０Ｃ、および２２０Ｄとして示す個別のイネーブル２２０を有し得る。イネーブル２２０Ａが「０」の場合、ＩＮＣ１２２およびＤＥＣ１２３は渡されない（チャージ・ポンプ１０２Ａスライスは動作不可である）。イネーブル２２０Ａが「１」の場合、ＩＮＣ１２２およびＤＥＣ１２３はバッファ２９０Ｂに渡され、チャージ・ポンプ１０２Ａスライスは動作可能である。イネーブル２２０Ｂが「０」の場合、ＩＮＣ１２２およびＤＥＣ１２３は渡されず、チャージ・ポンプ・スライス１０２Ｂは動作不可である。イネーブル２２０Ｃおよびイネーブル２２０Ｄは、同様に働く。つまり、任意のバッファ２９０のイネーブル２２０の「０」は、ＩＮＣ１２２およびＤＥＣ１２３のデイジー・チェーン経路をブロックし、対応するチャージ・ポンプ１０２スライスを動作不能にし、また、ＩＮＣ１２２およびＤＥＣ１２３は、デイジー・チェーンの下位にあるバッファに渡されない。このデイジー・チェーンのイネーブル化によって、この例では、４つのチャージ・ポンプ１０２スライスのいずれも動作させないか、１つ、２つ、３つ、または４つすべてを動作させる。

【0032】

バッファ２９０へのＩＮＣ１２２およびＤＥＣ１２３入力は、図２Ｂに示すインバータの入力に接続でき、インバータは、ＩＮＣ１２２ＸおよびＤＥＣ１２３Ｘを出力して、任意のバッファ２９０を個別にオンまたはオフにすることができるが、そうすることでＩＮＣ１２２およびＤＥＣ１２３への別のゲート負荷が追加され、図２Ａを参照して説明したように、１０ピコ秒ほどであり得るパルス幅が小さい信号ではゲート負荷を最小限に抑えることが重要であることが理解される。

【0033】

ＰＬＬ１００のさまざまな実施形態では、いくつかのまたはすべての回路が適切なバッファリングを有する電流モード・ロジック（ＣＭＬ）で実装され得ることが理解される。

【0034】

図３は、本発明の実施形態によるチャージ・ポンプ１０２の高レベル図を示す。

【0035】

チャージ・ポンプ１０２は、上述のように、ＩＮＣ１２２およびＤＥＣ１２３、またはＩＮＣ１２２およびＤＥＣ１２３の、バッファリングされ、反転されたバージョンを受信し、ＦＩＬＴ１２４およびＦＩＬＴＮ１２５を出力する。信号３２５Ａおよび３２５Ｂ上の電流は、信号３２１によって制御されて、制御可能な電流源３０２によって供給電圧Ｖｄｄから提供されて、電流ルータ３６０に電流を提供する。同様に、信号３２２によって制御されて、制御可能な電流源３０３は、電流ルータ３６０から信号３２６Ａおよび３２６Ｂ上で電流を接地に取り込む。一般に、信号３２１および３２２は、各々、バスであり、信号３２１および３２２の周りの楕円で示されるように、複数の信号を含む。

【0036】

モード３０４は、特定のチップ上で使用する複数のモードのうちのモードを保持するストレージである。モード３０４は、信号３２３を介してコントローラ３０１と通信する。信号３２３は、楕円で示されるように、複数の信号を含むバスである。チャージ・ポンプ１０２が複数のチャージ・ポンプ１０２スライスを含む実施形態では、モード３０４は各チャージ・ポンプ１０２スライスに使用するために選択したモードを保存することができる。

【0037】

複数のモードからの最適モードは、チップが製造されている工場におけるテスタで決定することができる。モードは、ＰＬＬ１００の安定性と正常動作とに基づいて決定することができる。例えば、テスタは、ＰＬＬ１００の正常動作および安定性を決定するために使用できる、上記のチップの信号１２９のうちの１つまたは複数の信号を受信することができる。コモン・モード電圧６７０（後述）が、Ｖｄｄ／２（通常は供給電圧Ｖｄｄの半分である基準電圧）と比較され得る。ＰＬＬ１００の正常動作のために、モードを１つずつチェックできる。各モードにおけるＰＬＬ１００の安定性は、テスタで、既知のロジック・ビルトイン・セルフテスト（ＬＢＩＳＴ：logic built in self-test）を実行するか、または入出力ビルトイン・セルフテスト（ＩＯＢＩＳＴ：input output built in self-test）を実行し、ロジック・エラー（パリティ、エラー訂正コード（ＥＣＣ）、ビット・エラー・レート（ＢＥＲ）、またはチップ１５０の正常動作をチェックできる他のチェック技術など）をチェックすることによってチェックできる。特定のチップ１５０に対して選んだモードを選択すると、選択したモードはモード３０４に書き込まれ得る。モード３０４はストレージ１１２のｅヒューズ部分であり得る。モード３０４から読み出された選択したモードは、コントローラ３０１によって使用される。

【0038】

別の実施形態では、顧客サイトでのチップ１５０の動作立ち上げ時に適切なモードを選択することができる。可能なモードのセットを、信号１２９のうちの１つまたは複数を介してチップ１５０にロードし、ストレージ１１２のレジスタに保存することができる。ローディングは、ＤＲＡＭ、ＳＲＡＭ、レジスタ、またはラッチなどのストレージ１１２の一部の中へスキャンされてもよい。そこから選択する、可能なモードのセットは、モード３０４のｅヒューズ領域に保存され得る。選択したモード（工場においてまたは動作立ち上げ時に、可能なモードのセットから設定される）は、コントローラ３０１によって、図３に一般的に示されている制御可能な電流源３０２および３０３に適用される。

【0039】

図３を引き続き参照すると、コントローラ３０１は、コモン・モードＶｃｍ６７０を基準電圧Ｖｄｄ／２と比較することができる。Ｖｄｄ／２（供給電圧の半分）は、模範的な目的のために基準電圧として使用されることが理解される。他の基準電圧を使用することもできるが、Ｖｄｄ／２は、Ｖｄｄ（供給電圧）および接地から抵抗分割器（resistor divider）で容易に作成される。Ｖｄｄ／２はまた、ＰＦＥＴがプル・アップされ、ＮＦＥＴがプル・ダウンされた状態で、チャージ・ポンプがＶｄｄと接地との間で対称的であるため、優れた基準電圧の選択である。コントローラ３０１は、選択したモードに従って信号バス３２１および３２２上で制御信号を適用する。Ｖｃｍ６７０の生成が図６に示され、図６を参照して説明される。

【0040】

Ｖｃｍ６７０とＶｄｄ／２との比較は、工場のテスタによって使用されて、チップ１５０上のストレージ１１２のｅヒューズ・ストレージに書き込むモードを決定することができる。テスタは、信号１２９内の信号を介してＶｃｍ６７０およびＶｄｄ／２を受信する。あるいは、Ａ／Ｄ１１１がＶｃｍ６７０とＶｄｄ／２との差のデジタル値を提供し、その結果を信号１２９内の１つまたは複数の信号を介してテスタに送信することもできる。Ｖｃｍ６７０とＶｄｄ／２との比較は、チップ１５０の動作立ち上げ時にモード選択が行われた場合にも使用できる。

【0041】

次に、図４を参照すると、本発明の実施形態が示されている。モード３０４は、選択したモードを、信号３２３を介してコントローラ３０１に通信する。図４の実施形態では、３２１および３２２上の信号の各々は、複数の信号導体を有する。３２１および３２２内の信号は、図５に示すように各モードの値を有している。

【0042】

電流ルータ３６０は、Ｐ５、Ｐ６、Ｎ５、およびＮ６を有する第１の電流ルーティング・ツリーと、Ｐ７、Ｐ８、Ｎ７、およびＮ８を有する第２の電流ルーティング・ツリーとを含む。ルーティングは、第１および第２の電流ルーティング・ツリーにおけるＤＥＣ４４２、ＤＥＣＮ４４３、ＩＮＣＮ４４１、およびＩＮＣ４４０の値によって決定される。

【0043】

導体３２５Ａおよび３２５Ｂは、それぞれ、制御可能な電流源３０２内の等しい電流を、電流ルータ３６０内の第１および第２の電流ルーティング・ツリーに流す。

【0044】

導体３２６Ａおよび３２６Ｂは、それぞれ、制御可能な電流源３０３内の等しい電流を、電流ルータ３６０内の第１および第２の電流ルーティング・ツリーから流す。

【0045】

電流ルータ３６０は、図２Ａを参照して前述したように、ＦＩＬＴ１２４とＦＩＬＴＮ１２５との間により多くの電圧がある必要がある場合に、短時間上昇するＩＮＣ４４０を受信する。つまり、ＶＣＯ１０３によって信号１２６上に出力される周波数を上昇させるために、ＦＩＬＴ１２４とＦＩＬＴＮ１２５との差を大きくする必要がある。Ｐ７によってＦＩＬＴ１２４に電荷が追加されてＦＩＬＴ電圧が高くなり、Ｎ６によってＦＩＬＴＮ１２５から電荷が取り去られてＦＩＬＴＮが低くなり、ＦＩＬＴ１２４とＦＩＬＴＮ１２５との間の電圧が上昇する。

【0046】

電流ルータ３６０は、ＦＩＬＴ１２４とＦＩＬＴＮ１２５との間の電圧を下げる必要がある場合に、短時間上昇するＤＥＣ４４２を受信する。Ｎ７によってＦＩＬＴ１２４から電荷が除去されて、ＦＩＬＴ１２４の電圧が下げられ、Ｐ６によってＦＩＬＴＮ１２５に電荷が追加されて、ＦＩＬＴＮ１２５の電圧が高くなる。これにより、ＦＩＬＴ１２４とＦＩＬＴＮ１２５との間の電圧が下がる。

【0047】

ＩＮＣ４４０が上昇し、ＩＮＣＮが低下すると、Ｐ８が停止し、Ｐ７がオンになり、ＦＩＬＴ１２４に電荷が追加される。同時に、ＩＮＣ４４０は、ＦＩＬＴＮから電荷を除去するＮ６をオンにし、ＩＮＣＮはＮ５をオフにする。ＦＩＬＴ１２４に電荷を追加し、ＦＩＬＴＮ１２５から電荷を取り去ると、ＦＩＬＴ１２４からＦＩＬＴＮ１２５への電圧が上昇し、ＶＣＯ１０３に、信号１２６へのその出力の周波数を増加させる。ＤＥＣ４４２は「０」であり、Ｐ５を導通させる。Ｎ５がオフになると、Ｐ５の電流が信号６７６上に出て、図６に示す演算増幅器６８１によって吸収される。同様に、Ｐ８がオフにされると、Ｐ８からＮ８に流れていた電流は、図６の演算増幅器６８０から信号６７５を介して供給される。

【0048】

ＤＥＣ４４２が上昇し、ＤＥＣＮ４４３が低下すると、Ｐ６がオンになり、Ｐ５がオフになる。Ｐ６を通る電流はＦＩＬＴＮ１２５に流れ、ＦＩＬＴＮ１２５の電圧を上昇させる。Ｎ７がオンになり、電流をＦＩＬＴ１２４から引き出してＦＩＬＴ１２４を下げる。ＦＩＬＴとＦＩＬＴＮとの間の電圧が低下し、信号１２６上に出力されるＶＣＯ１０３の周波数が低下する。Ｐ５がオフにされると、Ｐ５からＮ５に流れていた電流は、ここで、演算増幅器６８１から信号６７６上に供給されるようになる。Ｎ８がオフにされると、Ｐ８を流れる電流は演算増幅器６８０によって信号６７５を介して吸収される。

【0049】

ＩＮＣ１２２またはＤＥＣ１２３の狭いパルスがアクティブな場合を除き、３２５Ａ上の電流は、Ｐ５およびＮ５を流れ、図６に示すように、Ｖｃｍ６７０を作成する回路に結合された６７６上に信号を生成する。同様に、ＩＮＣ１２２またはＤＥＣ１２３の狭いパルスがアクティブな場合を除き、信号３２５Ｂ上の電流は、Ｐ８およびＮ８を流れ、図６に示すＶｃｍ６７０を作成する回路に結合された６７５上に信号を生成する。

【0050】

次に、図６および図７を参照して、本発明の実施形態の回路および動作を詳細に説明する。

【0051】

図６では、電流ルータ３６０は、図４の電流ルータ３６０について説明したように動作する。ＦＥＴおよび信号は、同じ参照番号が付けられている。

【0052】

以下の説明では、図面中の丸で囲まれた文字（例えば、

【数1】

など）は、モード３０４に保存されたモードに基づくコントローラ３０１からのデジタル信号を表している。図５は、図６および図７に示す本発明の実施形態の各モードについて、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」、「Ｇ」、「Ｈ」、および「Ｉ」に対して、値（「１」または「０」）が示されている、モードの表を示している。「Ａ」、「Ｂ」、「Ｃ」、および「Ｄ」は、図７のＦＥＴのゲートに適用される。「Ｅ」は、図７のアナログ・マルチプレクサ（ＡＭＵＸ）７２２および７２３による入力信号の選択を制御する。「Ｆ」、「Ｇ」、「Ｈ」、および「Ｉ」は、それぞれ、図６のＡＭＵＸ６２０、６２１、６２２、および６２３における入力選択を制御する。

【0053】

ＡＭＵＸ回路の入力は、「１」および「０」として示されて、「１」または「０」である選択入力によってどちらの入力が選択されているのかを示す。

【0054】

図７に、アナログ・マルチプレクサ（ＡＭＵＸ）の一般化された回路図を示す。一般化されたＡＭＵＸは、２つの入力ＩＮ１およびＩＮ２、ＳＥＬＥＣＴ入力、ＰＡ、ＮＡ、ＰＢ、およびＮＢ、ならびに出力ＯＵＴを有するように示されている。図に示すように、ＳＥＬＥＣＴ入力は、正および反転信号を有し得る。または、アナログ・マルチプレクサはさらに、反転信号を生成するためにインバータを備えていてもよい。このタイプのＡＭＵＸを、図６および図７のＡＭＵＸ６２０、６２１、６２２、６２３、７２２、７２３、および７２４に使用してもよい。

【0055】

次に、図６を参照すると、Ｐ１５および電流源Ｉ１が、ＰＢＩＡＳ６５０上に電圧（「Ｆ」が「１」であるときに、アナログ・マルチプレクサ（ＡＭＵＸ）６２０を通して信号６５２に転送される電圧）を提供する。信号６６６は、「Ｆ」が「０」であるときに、ＡＭＵＸ６２０を通して信号６５２に転送されるＡＭＰ６３０で生成された電圧を有する。Ｐ１およびＰ３は、信号６５２上の電圧に応じて、信号３２５Ａおよび３２５Ｂにミラー電流を提供する。電流源Ｉ１は、電流源Ｉ１としてＮＦＥＴ電流を電流ミラーするＮＦＥＴ抵抗構成など、チップ上に提供される電流であり得る。電流源Ｉ１は、また信号１２９内の信号を介してチップ１５０の外側から提供される電流であってもよい。電流源Ｉ１の非限定的であるが典型的な値は、２５マイクロアンペアであり得る。あるいは、電流源Ｉ１は、電流源として機能するために、Ｐ１５のドレインと接地との間に結合された抵抗であってもよい。

【0056】

複数の並列接続されたチャージ・ポンプ１０２スライスを備える実施形態では、単一のＰＢＩＡＳ６５０が、チャージ・ポンプ１０２のすべてのスライスによって共有され得る。ただし、各チャージ・ポンプ１０２スライスは、ローカルＰＢＩＡＳ６５０を生成するためにそれ自身の回路を有していてもよい。

【0057】

ＡＭＵＸ６２１は、「Ｇ」が「１」であるときに、ＰＢＩＡＳ６５０を信号６５３に通し、「Ｇ」が「０」であるときに、６６６上のＡＭＰ６３０内で生成された電圧を信号６５３に通す。Ｐ２およびＰ４は、信号６５３上の電圧に応じてミラー電流を提供する。

【0058】

Ｎ９および電流源Ｉ２は、ＮＢＩＡＳ６５１上に電圧を提供する。電流源Ｉ１と同様に、電流源Ｉ２はチップ１５０上に形成されるか、信号１２９内の信号上でオフ・チップから提供されてもよい。電流源Ｉ２の非限定的な電流値は、２５マイクロアンペアであり得る。あるいは、電流源Ｉ１と同様に、電流源Ｉ２は、Ｎ９のドレインとＶｄｄとの間の抵抗、すなわち、ミラーされたＰＦＥＴ電流ミラー構成であり得る。

【0059】

図７に示すＰ１４およびＲ１２など、抵抗およびＰＦＥＴ（またはＮＦＥＴ）として示されている他のＰＦＥＴおよびＮＦＥＴの電流ミラー基準も、電流源Ｉ１および電流源Ｉ２と同様に、ＰＦＥＴ（またはＮＦＥＴ）および電流源として実装され得ることが理解される。

【0060】

「Ｈ」が「１」であるときに、ＡＭＵＸ６２２は、ＮＢＩＡＳ６５１上の電圧を信号６５５に通す。「Ｈ」が「０」であるときに、ＡＭＵＸ６２２は、信号６６７上のＡＭＰ６３０内で生成された電圧を信号６５５に通す。Ｎ２およびＮ４は、それに応じて信号３２６Ａおよび３２６Ｂに等しい電流を提供する。

【0061】

「Ｉ」が「０」であるときに、ＡＭＵＸ６２３は、信号６６７上の電圧を信号６５４に通す。「Ｉ」が「１」であるときに、ＡＭＵＸ６２３は、ＮＢＩＡＳ６５１上の電圧を通す。Ｎ１およびＮ３は、それに応じて信号３２６Ａおよび３２６Ｂに等しい電流を提供する。

【0062】

増幅器「ＡＭＰ」６３０は、Ｖｃｍ６７０およびＶｄｄ／２（Ｖｄｄ／２は、Ｖｄｄと接地との間のＲ４およびＲ５分圧器によって生成されるものとして示されている）を受信する。ＡＭＰ６３０は、信号６６６および６６７上に電圧を出力する。図７を参照して、ＡＭＰ６３０をより詳細に説明する。

【0063】

図６は、Ｖｃｍ６７０を生成する回路も示している。演算増幅器６８０が、ＦＩＬＴ１２４および信号６７５を受信する。信号６７５は演算増幅器６８０の出力にも接続されている。演算増幅器６８０は、信号６７５上の電流をソースまたはシンクして、信号６７５上の電圧を強制的にＦＩＬＴ１２４電圧に向ける。演算増幅器６８１は、ＦＩＬＴＮ１２５および信号６７６を受信する。信号６７６は演算増幅器６８１の出力にも接続されている。演算増幅器６８１は、電流をソースまたはシンクして、信号６７６を強制的にＦＩＬＴＮ１２５電圧に向ける。Ｒ２およびＲ３を含む分圧器は、信号６７５および６７６間に結合され、この分圧器は信号６７５および６７６のコモン・モード電圧Ｖｃｍ６７０を作成する。Ｖｃｍ６７０は、高周波ノイズを除去するコンデンサＣ４を有していてもよい。

【0064】

次に、図７を参照すると、ＡＭＰ６３０の詳細な回路図が示されている。

【0065】

ＡＭＰ６３０は、Ｐ９Ａと、Ｐ９Ｂと、Ｐ１３およびＮ１７を有するパス・ゲート７７０と、抵抗Ｒ９と、Ｐ１１と、Ｐ１２と、Ｎ１６と、Ｎ１５とを含む差動増幅器を備える。

【0066】

任意選択で、ＡＭＵＸ７２４が実装されてもよい。ＡＭＵＸ７２４は、選択信号「Ｊ」の制御下で、「Ｊ」が「１」であるときは、信号７５０を選択し、「Ｊ」が「０」であるときはＰＢＩＡＳ６５０を選択する。信号７５０は、ＡＭＰ６３０に対してローカルである、Ｐ１４およびＲ１２からの電流ミラー電圧である。ＰＢＩＡＳ６５０は、図６に示されるように作成される。ＰＦＥＴがある程度良好にトラッキングする場合、ＰＢＩＡＳ６５０は、図６に示すＰＦＥＴ Ｐ１、Ｐ２、Ｐ３、およびＰ４をより良好にトラッキングすることができる。ＰＦＥＴが良好にトラッキングしないとわかる場合、「Ｊ」を使用して信号７５０を選択し、信号７４０に通すことができる。信号７５０は、Ｐ１４およびＲ１２電流ミラー電圧からの電流ミラー電圧として、ＡＭＰ６３０内の回路に物理的に近い場合があるため、ＡＭＰ６３０内のＰＦＥＴとより密接にトラッキングすることが期待される。

【0067】

Ｐ９ＡおよびＰ９Ｂは、信号７４０上の電圧に基づいて差動増幅器に「テール電流」を提供する。

【0068】

各モードで使用される制御信号値および各モードの説明については、図５の制御信号チャートを参照されたい。便宜上、モードおよび信号値は、本明細書では、各モードの表１～９から含められている。Ｎ１１からの電流について、Ｐ１０からの電流ミラー電圧ではなく、ＶｄｄからのＩ^＊Ｒ電圧降下（Ｒ８、およびＮ１１からの電流）を選択するモード１０を説明するパラグラフが含まれている。先に説明したように、図７の１つまたは複数のＦＥＴゲートに、「Ａ」、「Ｂ」、「Ｃ」、および「Ｄ」の各々が適用される。「Ｅ」は、図７のＡＭＵＸ７２２およびＡＭＵＸ７２３の選択制御として使用される。「Ｆ」、「Ｇ」、「Ｈ」、および「Ｉ」は、それぞれ、図６のＡＭＵＸ６２０、ＡＭＵＸ６２１、ＡＭＵＸ６２２、およびＡＭＵＸ６２３の選択制御として使用される。

【0069】

【表1】

【0070】

モード１では、Ｎ１３はオンである（「Ａ」は「１」である）。Ｎ１８はオンである（「Ｂ」は「１」である）。Ｎ１４はオフである（「Ｃ」は「０」である）。Ｎ１２はオンである（「Ｄ」は「１」である）。Ｎ１０はオフである（「Ｄ」は「１」である）。Ｎ１１はオフであり（「Ｄ」の逆数は「０」である）、Ｎ１２は信号７４８を「０」にプルする。パス・ゲート７７０はオンである（「Ｃ」は「０」であり、「Ｃ」の逆数は「１」である）。Ｎ１６電流は、Ｐ１１から電流をミラーし、電流ミラー電圧を信号６６７に載せる。Ｎ１５はＰ１２から電流を搬送する。「Ｆ」が「１」であるため、信号６６６がＡＭＵＸ６２０またはＡＭＵＸ６２１によって選択されないため、「Ｅ」は「ドント・ケア」である。ＡＭＵＸ６２０はＰＢＩＡＳ６５０を選択する。また、「Ｇ」が「１」であるため、ＡＭＵＸ６２１はＰＢＩＡＳ６５０を選択する。「Ｈ」が「１」であるため、ＡＭＵＸ６２２はＮＢＩＡＳ６５１を選択し、「Ｉ」が「０」であるため、ＡＭＵＸ６２３は信号６６７を選択する。パス・ゲート７７０はオンであるため（「Ｃ」は「０」であるため、Ｐ１３およびＮ１７はオンである）、ソース・ディジェネレーションはない。

【0071】

【表2】

【0072】

モード２では、Ｎ１３はオンである（「Ａ」は「１」である）。Ｎ１８はオンである（「Ｂ」は「１」である）。Ｎ１４はオフである（「Ｃ」は「０」である）。Ｎ１２はオンである（「Ｄ」は「１」である）。Ｎ１０はオフである（「Ｄ」の逆数は「０」である）。Ｎ１１がオフである（「Ｄ」は「１」で、Ｎ１２は信号７４８を接地にプルする）。パス・ゲート７７０はオンであり（「Ｃ」は「０」で、「Ｃ」の逆数は「１」である）、信号７４１および７５１は同じ電圧になるため、ソース・ディジェネレーションは発生しない。Ｎ１６電流は、Ｐ１１を通る電流をミラーし、電流ミラー電圧を信号６６７に載せる。Ｎ１５はＰ１２から電流を搬送する。Ｎ１１はオフである（Ｎ１２が信号７４８を「０」にプルする）。ＡＭＵＸ６２０（「Ｆ」が「１」である）またはＡＭＵＸ６２１（「Ｇ」が「１」である）で信号６６６が選択されていないため、「Ｅ」は「ドント・ケア」である。ＡＭＵＸ６２２は信号６６７を選択する（「Ｈ」は「０」である）。ＡＭＵＸ６２３は信号６６７を選択する（「Ｉ」は「０」である）。パス・ゲート７７０はオンであるため（「Ｃ」は「０」であるため、Ｐ１３およびＮ１７はオンである）、ソース・ディジェネレーションはない。

【0073】

【表3】

モード３では、Ｎ１３はオフである（「Ａ」は「０」である）。Ｎ１４はオンである（「Ｃ」は「１」である）。Ｎ１８はオンである（「Ｂ」は「１」である）。Ｎ１２はオンである（「Ｄ」は「１」である）。Ｎ１０はオフである（「Ｄ」の逆数は「０」である）。Ｎ１２は「オン」である（「Ｄ」は「１」である）。Ｎ１１はオフである（Ｎ１２が信号７４８を「０」にプルする）。ＡＭＵＸ６２０（「Ｆ」が「１」である）およびＡＭＵＸ６２１（「Ｇ」が「１」である）がＰＢＩＡＳ６５０を選択するため、「Ｅ」は「ドント・ケア」である。ＡＭＵＸ６２２（「Ｈ」が「０」である）およびＡＭＵＸ６２３（「Ｉ」が「０」である）は信号６６７を選択する。Ｎ１５電流は、Ｐ１２を通る電流をミラーし、Ｎ１８およびＮ１４を介してＮ１６への電流ミラー電圧を生成する。Ｎ１４は信号７４５（Ｎ１６のゲート）を信号７５２（Ｎ１５のゲート）に結合する。パス・ゲート７７０がオフである（「Ｃ」は「１」であり、「Ｃ」の逆数が「０」である）ので、Ｒ９は差動増幅器内にソース・ディジェネレーション（Ｐ１１およびＰ１２のソース）を提供する。

【0074】

【表4】

【0075】

モード４では、Ｎ１３はオンである（「Ａ」は「１」である）。Ｎ１８はオンである（「Ｂ」は「１」である）。Ｎ１４はオフである（「Ｃ」は「０」である）。Ｎ１２はオフである（「Ｄ」は「０」である）。Ｎ１０はオンである（「Ｄ」の逆数は「１」である）。Ｎ１５電流は、信号７４６を介してＰ１２電流をＮ１１に、Ｎ１０を信号７４８にミラーする。Ｎ１６電流は、電流ミラー電圧上のＰ１１電流を信号６６７にミラーする。Ｐ１０は、ＡＭＵＸ７２３（「Ｅ」が「１」である）を通してＮ１１電流を搬送し、ＡＭＵＸ７２２（「Ｅ」が「１」である）を通して電流ミラー電圧を信号６６６に通す。ＡＭＵＸ６２０（「Ｆ」が「０」である）およびＡＭＵＸ６２１（「Ｇ」が「０」である）は、信号６６６上に電流ミラー電圧を通す。ＡＭＵＸ６２２（「Ｈ」が「１」である）およびＡＭＵＸ６２３（「Ｉ」が「１」である）はＮＢＩＡＳ６５１を通す。パス・ゲート７７０はオンであるため（「Ｃ」は「０」であるため、Ｐ１３およびＮ１７はオンである）、ソース・ディジェネレーションはない。

【0076】

【表5】

【0077】

モード５では、Ｎ１３はオフである（「Ａ」は「０」である）。Ｎ１４はオンである（「Ｃ」は「１」である）。Ｎ１８はオンである（「Ｂ」は「１」である）。Ｎ１２はオンである（「Ｄ」は「１」である）。Ｎ１０はオフである（「Ｄ」の逆数は「０」である）。Ｎ１１はオフである（Ｎ１２が信号７４８を「０」にプルする）。パス・ゲート７７０はオフで、ソース・ディジェネレーションを提供する（「Ｃ」は「０」であり、「Ｃ」の逆数は「１」である）。Ｐ１２電流はＮ１５を流れる。信号７４６は、Ｎ１５を通る電流の電流ミラー電圧を有する。この電圧はまた、Ｎ１６からＮ１８およびＮ１４にも渡される。Ｎ１６は、Ｎ１５と同じ電流を搬送する。信号６６７は、Ｐ１１電流およびＮ１６電流に依存する電圧を搬送する。ＰＢＩＡＳ６５０は、ＡＭＵＸ６２０（「Ｆ」が「１」である）およびＡＭＵＸ６２１（「Ｇ」が「１」である）によって渡される。ＡＭＵＸ６２２（「Ｈ」が「０」である）は信号６６７上に電圧を通す。ＡＭＵＸ６２３（「Ｉ」が「１」である）はＮＢＩＡＳ６５１を通す。

【0078】

【表6】

【0079】

モード６では、Ｎ１３はオンである（「Ａ」は「１」である）。Ｎ１８はオンである（「Ｂ」は「１」である）。Ｎ１４はオフである（「Ｃ」は「０」である）。Ｎ１２はオフである（「Ｄ」は「０」である）。Ｎ１０はオンである（「Ｄ」の逆数は「１」である）。パス・ゲート７７０はオンである（「Ｃ」は「０」であり、「Ｃ」の逆数は「１」である）ので、ソース・ディジェネレーションはない。Ｎ１６電流は、Ｐ１１電流を信号６６７にミラーする。Ｎ１５電流は、Ｐ１２電流をミラーし、電流ミラー電圧を、Ｎ１０を通してＮ１１に通す。ＡＭＵＸ７２３（「Ｅ」が「１」である）は、Ｎ１１電流をＰ１０に通す。Ｐ１０電流は、Ｎ１１電流をミラーし、電流ミラー電圧を、ＡＭＵＸ７２２を通して６６６に通す（「Ｅ」が「１」である）。ＡＭＵＸ６２０（「Ｆ」が「０」である）は信号６６６を通す。ＡＭＵＸ６２１（「Ｇ」が「１」である）はＰＢＩＡＳ６５０を通す。ＡＭＵＸ６２２（「Ｈ」が「１」である）およびＡＭＵＸ６２３（「Ｉ」が「１」である）はＮＢＩＡＳ６５１を通す。

【0080】

【表7】

【0081】

モード７では、Ｎ１３はオンである（「Ａ」は「１」である）。Ｎ１８はオフである（「Ｂ」は「０」である）。Ｎ１４はオンである（「Ｃ」は「１」である）。Ｎ１２はオフである（「Ｄ」は「０」である）。Ｎ１０はオンである（「Ｄ」の逆数は「１」である）。Ｎ１６は、Ｐ１１電流をミラーし、Ｐ１０電流ミラー電圧を信号６６７に提供する。Ｎ１４は、Ｐ１１電流ミラー電圧を、Ｎ１４を介してＮ１５に通す。Ｎ１４は信号７４５（Ｎ１６のゲート）を信号７５２（Ｎ１５のゲート）に結合する。信号７４６上の電圧は、Ｐ１２およびＮ１５内の電流に依存する。Ｎ１０はオンであり（Ｄの逆数が「１」である）、信号７４６を信号７４８に渡す。Ｎ１１は、信号７４８上の電圧に依存して電流を生成する。ＡＭＵＸ７２３（「Ｅ」が「１」である）は、その電流をＰ１０に通す。ＡＭＵＸ７２２（「Ｅ」は「１」である）は、Ｐ１０電流ミラー電圧を信号６６６に通す。ＡＭＵＸ６２０（「Ｆ」が「０」である）およびＡＭＵＸ６２１（「Ｇ」が「０」である）は、信号６６６上に電圧を通す。ＡＭＵＸ６２２（「Ｈ」が「１」である）およびＡＭＵＸ６２３（「Ｉ」が「１」である）はＮＢＩＡＳ６５１を通す。パス・ゲート７７０はオフである（「Ｃ」は「１」である）ため、ソース・ディジェネレーションはアクティブである。

【0082】

【表8】

モード８では、Ｎ１３はオンである（「Ａ」は「１」である）。Ｎ１８はオンである（「Ｂ」は「１」である）。Ｎ１４はオフである（「Ｃ」は「０」である）。Ｎ１２はオフである（「Ｄ」は「０」である）。Ｎ１０はオンである（「Ｄ」の逆数は「１」である）。パス・ゲート７７０はオンである（「Ｃ」は「０」であり、「Ｃ」の逆数は「１」である）ので、ソース・ディジェネレーションはない。Ｎ１６は、Ｐ１１から電流を渡し、電流ミラー電圧を信号６６７に提供する。ＡＭＵＸ６２２（「Ｆ」が「０」である）は信号６６７上に電圧を通す。ＡＭＵＸ６２３（「Ｉ」が「１」である）はＮＢＩＡＳ６５１を通す。Ｎ１５はＰ１２から電流を搬送し、信号７４６上に電流ミラー電圧を生成し、Ｎ１０はその電流ミラー電圧をＮ１１に通す。したがって、Ｎ１１は信号７４９上に電流を生成する。そして、ＡＭＵＸ７２３（「Ｅ」が「１」である）は信号７４９上の電流をＰ１０に搬送し、Ｐ１０電流ミラー電圧はＡＭＵＸ７２２（「Ｅ」が「１」である）を通して信号６６６に通される。ＡＭＵＸ６２０（「Ｆ」が「０」である）は信号６６６の電圧を通す。ＡＭＵＸ６２１（「Ｇ」は「１」である）はＰＢＩＡＳ６５０を通す。ＡＭＵＸ６２２（「Ｈ」は「０」である）は、６６７上に電圧を通す。ＡＭＵＸ６２３（「Ｉ」が「１」である）はＮＢＩＡＳ６５１を通す。

【0083】

【表9】

【0084】

モード９では、Ｎ１３はオンである（「Ａ」は「１」である）。Ｎ１８はオンである（「Ｂ」は「１」である）。Ｎ１４はオフである（「Ｃ」は「０」である）。Ｎ１２はオフである（「Ｄ」は「０」である）。Ｎ１０はオンである（「Ｄ」の逆数は「１」である）。パス・ゲート７７０はオンである（「Ｃ」は「０」である）ので、ソース・ディジェネレーションはない。Ｎ１６はＰ１１電流を通し、それに応じて信号６６７上に電流ミラー電圧を生成する。Ｎ１５はＰ１２電流を通し、信号７４６上に電流モード電圧を作成し、これは、Ｎ１０を通してＮ１１に転送される。Ｎ１１は、その電流ミラー電圧を使用して、信号７４９上に、ＡＭＵＸ７２３（「Ｅ」が「１」である）およびＰ１０を通過する電流を生成する。したがって、Ｐ１０は、ＡＭＵＸ７２２（「Ｅ」が「１」である）によって信号６６６に渡される電流ミラー電圧を信号７４３上に生成する。ＡＭＵＸ６２０（「Ｆ」が「０」である）およびＡＭＵＸ６２１（「Ｇ」が「０」である）は、６６６上に電流ミラー電圧を通す。ＡＭＵＸ６２２（「Ｈ」が「０」である）およびＡＭＵＸ６２３（「Ｉ」が「０」である）は６６６上に電圧を通す。

【0085】

モード１０は、モード４、６、７、８、および９と同じ信号値を使用するが、「Ｅ」は「０」であり、Ｎ１１からの電流は、Ｐ１０ではなくＡＭＵＸ７２３（「Ｅ」が「０」である）によってＲ８を通過し、Ｖｄｄから信号７４２へのＩ^＊Ｒ（Ｎ１１からの電流と抵抗Ｒ８とを掛けたもの）降下が生じる。信号７４２上の電圧は、ＡＭＵＸ７２２（「Ｅ」が「０」である）内で選択されて、信号６６６に通される。Ｒ８は、Ｉ^＊Ｒ降下が、Ｎ１１から電流を流すときの通常のＰ１０電流ミラー電圧と同じであるように設計されている。

【0086】

図５は、図６および図７の実施形態の各モードについて、コントローラ３０１が制御信号「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」、「Ｇ」、「Ｈ」、および「Ｉ」で提供する必要のあるロジック・レベル値を示すチャートである。図５には、各モードの簡単な説明が含まれている。モード３０４は、この情報を符号化された形式で保存することができ、その場合、各モードの符号化は、各モードに必要なロジック・レベル値を提供するために復号が必要になる。あるいは、モード３０４は、単に各モードに必要なロジック・レベル値を保存してもよい。

【0087】

当業者は、模範的な図面および説明は、増分信号がＶＣＯへの差動電圧を増加させ、減分信号がＶＣＯへの差動電圧を減少させるように接続が適切に変更されて、ＮＦＥＴが示されている場所にＰＦＥＴを使用し、ＰＦＥＴが示されている場所にＮＦＥＴを使用して「逆さまにする」ことができることを理解するであろう。

【0088】

次に、本発明の方法の実施形態に目を向けると、図８は、ＦＥＴの電気特性の予想外に大きなミストラッキングのＰＬＬ１００への影響を軽減するために使用される高レベル方法８００を示している。歩留まりおよびＰＬＬ１００安定性に基づいた複数のモードからのモードの選択は、以下の方法ステップに示されている。

【0089】

ステップ８０２において、図６および図７を参照して説明したように、複数の選択可能なモードが電流を制御できるように、サブ回路が作成される。選択するための利用可能なモードが図５に示されている。９つの固有のモードが定義されており、第１０のモードは前述の９つのモードのうち５つにおいて使用可能な変形例を対象としている。５つのモードは、ＡＭＵＸ６２０およびＡＭＵＸ６２１のいずれかまたは両方が通すように信号６６６を選択するモードである。この変形例は、ＰＦＥＴ電流ミラー電圧の代わりに「Ｉ^＊Ｒ電圧降下」を使用する。Ｎ１１からの電流は、ＡＭＵＸ７２３（「Ｅ」が「０」である）によってＲ８を通してルーティングされる。「Ｉ^＊Ｒ電圧降下」は、ＡＭＵＸ７２２（「Ｅ」が「０」である）によって信号６６６に対して選択される（「Ｅ」が「０」である）。

【0090】

ステップ８０４において、ワースト・ケース・コーナー（worst case corner）の定義が実行される。これには、ハードウェアで発生し得る測定されたミストラッキングを決定するために、前述の詳細なナノプローブ解析が含まれる。ワースト・ケース・コーナーには、チップ１５０が動作しなければならない温度および電圧も含まれている。例えば、図９は、一般的なＰＦＥＴからＮＦＥＴへのミストラッキングのコーナーを定義する方法９００を示している。ブロック９０２において、実験室での測定値に基づいて、アップ電流（up current）（ＰＦＥＴ）が弱く、ダウン電流（down current）（ＮＦＥＴ）が強い。閾値電圧などのデバイス・パラメータに対する手動オーバーライドは、シミュレーションで適宜調整される。ブロック９０４において、実験室での測定値に基づいて、アップ電流が強く、ダウン電流が弱い。ここでも、シミュレーションのデバイス・パラメータが適宜調整される。

【0091】

ステップ８０６において、すべてのコーナー（プロセス、温度、電圧）の主要なＰＬＬ仕様について、すべてのモードの解析が実行される。これには、選択したＦＥＴにＦＥＴ特性値を加算（または減算）するためにコンピュータ上で回路シミュレーションを行うことが含まれる。例えば、第１のＰＦＥＴと第２のＰＦＥＴとの間の閾値電圧の指定のトラッキングがプラスまたはマイナス１０％であるが、ナノプロービングにより、異なるチャージ・ポンプ１０２スライスでＰＦＥＴ閾値電圧が２５％異なる可能性があることが判明した場合、ＰＦＥＴ閾値の回路シミュレーション・モデルは、実際の実験室の測定値の範囲を対象とするために手動でオーバーライドすることができる。次に、ＰＬＬ１００の回路シミュレーション・モデルは、手動で供給されたオーバーライドを使用して、指定の温度、電圧、およびプロセスのコーナーでシミュレーションされる。ＰＦＥＴ閾値電圧以外のＦＥＴ特性を、手動でオーバーライドすることができることが理解される。特に、ＮＦＥＴ特性を手動でオーバーライドすることもできる。

【0092】

ステップ８０８において、テストで使用されるモードの優先順位付けが行われる。

【0093】

図１０は、９つのモードの各々の歩留まりの表を示している。１０００ケース・モンテ・カルロ回路シミュレーションが行われた。ＰＬＬ１００の「故障」は、チャージ・ポンプのコモン・モード電圧（Ｖｃｍ６７０）が崩壊したケースとして定義される。故障は、チャージ・ポンプ１００内でデバイス・ミスマッチが異常に不良であることに起因する。歩留まりとは、Ｖｃｍ６７０が、Ｖｄｄ／２に対して指定の範囲外にある１０００件中のケースの数である。モンテ・カルロ１０００ケース統計シミュレーションでは、Ｖｄｄ／２とＶｃｍ６７０との１００ｍＶ（ミリボルト）以上の差が「故障」と見なされた。

【0094】

「指定の加算器Ｖｔなし」というタイトルの列は、すべてのモードの歩留まりが１００％であったことを示している。モンテ・カルロ１０００ケースＤＣ（非過渡）統計シミュレーションでは、ファウンドリ指定の回路要素分布（例えば、閾値電圧の分布、チャネル長の分布など）を使用した。すべてのモードには１００％の満足のいく歩留まりがあった。これは、指定のデバイス分布を使用したプロトタイプのハードウェアの設計は、予想される故障がないように提供されたため予想されていた。

【0095】

「弱いアップ、強いダウン」および「弱いダウン、強いアップ」列では、ＰＦＥＴおよびＮＦＥＴ閾値の分布は、指定のＰＦＥＴ閾値分布にプラスおよびマイナスΔＰＶｔを、かつ指定のＮＦＥＴ閾値分布にプラスおよびマイナスΔＮＶｔを追加することで拡大される。「デルタ」は実験室での測定値に基づいている。例としてのみ、また、実際の実験室での測定値を必ずしも代表するものではないが、ΔＰＶｔは２０ｍＶで、ΔＮＶｔは１０ｍＶである場合がある。ここでも、１０００ケース・モンテ・カルロ統計解析が実行された。モード３、４、６、７、８、および９は、１００％、またはほぼ１００％の歩留まりをもたらした。モード１、２、および５の歩留まりは低かった。

【0096】

モンテ・カルロ統計ＤＣ回路シミュレーションに加えて、モード３０４に保存するためのモードをピックするためにモードの優先順位付けをするために、追加の解析が行われた。方法ステップ８０８は、過渡回路シミュレーションを使用して、特定のチップ１５０に使用するモードを決めながら、優先順位を付けるモードをさらに決定する。方法ステップ８０８で満たす必要がある主要なＰＬＬ仕様を以下に説明する。「位相余裕」の見出し下の列は、さまざまな条件下での安定性についてコモン・モード・フィードバック・ループを解析するさまざまな方法である。例えば、ＰＬＬ１００がロック状態（すなわち、基準ＲＥＦ１２１とフィードバック信号１２７の周波数と位相が揃っている）の間、チャージ・ポンプ・ループは安定している必要がある。ただし、ＰＬＬ１００がロックのプロセス中（すなわち、ＰＬＬ１００が増分または減分時）には、ＰＬＬ１００も安定している必要がある。

【0097】

ロック状態ＰＳＴＢ：ＰＳＴＢは、ＰＬＬ１００がロックされているときのＰＬＬ１００の位相余裕についての過渡および周期安定性回路シミュレーションである。

【0098】

ＩＮＣ，ＤＥＣ＝０１およびＩＮＣ，ＤＥＣ＝１０：ＰＬＬ１００がロックされている間、ＩＮＣ１２２またはＤＥＣ１２３は、１０マイクロ秒以上のように長時間オンにすることができる。コモン・モード電圧Ｖｃｍ６７０は、これが起きている間は安定している必要がある。

【0099】

コモン・モード・ステップ：過渡シミュレーション中に、「ステップ電圧」がコモン・モード基準電圧（図示および説明する例ではＶｄｄ／２）に印加される。設計者は、ＰＬＬ１００シミュレーションの過渡シミュレーションをレビューして、発振が発生しないことを確認する。

【0100】

ロックするためのＦＭＩＮ：この過渡シミュレーションは、前述したように、ＲＥＳＥＴ１２８をアサートしてＰＬＬ１００の周波数を最小（または最大）に設定することでＤＥＣ１２３（またはＩＮＣ１２２）をオンにし、次にＰＬＬ１００のリセットをリリースしてＰＬＬ１００をロックする。

【0101】

図１１は、９つのモードの各々についての過渡シミュレーションの位相余裕の結果をまとめた表を示している。大きな位相余裕が望ましい。モード７はいくつかのシミュレーションで不安定性を示した。モード９は限界的な安定性を示す。

【0102】

テスタでの（または、本発明のいくつかの実施形態では、動作立ち上げ時の）時間を節約するために、特定のチップごとにモードを選択するためのモード選択候補の優先順位付けが望ましい。図１０および図１１に示すシミュレーションでは、ほぼ１００％の歩留まりと優れた位相余裕を有するため、モード８が最も可能性の高い候補であり得、また、最初に試してみるべきであることが示唆されている。モード８の次は、モード４が優れた位相余裕を有しているが、歩留まりはわずかに低い。モード３は、歩留まりが優れているため、次に試すモードであってもよいが、位相余裕はわずか２２．７度である。モード８、４、および３で満足のいく結果が得られない場合は、テスタは他のモードを試してみてもよい。製品のテストやプロセスの成熟度におけるさらなる経験により、優先順位付けの順序が変更される場合がある。

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【国際調査報告】