特表 2024-521146 データ誤り訂正回路およびデータ伝送回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-05-28

(54)【発明の名称】データ誤り訂正回路およびデータ伝送回路

(51)【国際特許分類】

   H04L 1/00 20060101AFI20240521BHJP

   G06F 11/10 20060101ALI20240521BHJP

【ＦＩ】

H04L1/00 B

G06F11/10 648

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023572247

(86)(22)【出願日】2022-04-20

(85)【翻訳文提出日】2023-11-21

(86)【国際出願番号】 CN2022087984

(87)【国際公開番号】W WO2023159736

(87)【国際公開日】2023-08-31

(31)【優先権主張番号】202210173543.8

(32)【優先日】2022-02-24

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】ジー カンリン

【テーマコード（参考）】

5K014

【Ｆターム（参考）】

5K014BA05

5K014EA01

(57)【要約】

データ誤り訂正回路およびデータ伝送回路を提供し、前記データ誤り訂正回路は、入力端子がデータバスに接続され、第１データと前記第１データのチェックコードを受信し、前記チェックコードに基づいて前記第１データの誤り訂正コードを出力するように構成される、復号化モジュールと、第１入力端子が前記データバスに接続され、第２入力端子が前記復号化モジュールの出力端子に接続され、前記誤り訂正コードに対応する前記第１データをラッチし、前記誤り訂正コードおよび対応する前記第１データに基づいて、第２データを生成して出力するように構成される、誤り訂正ラッチモジュールと、を備える。本発明の実施例では、１つのデータ誤り訂正回路によって、交互に伝送される奇数データと偶数データに対して検証および誤り訂正を実行することができる。
【選択図】図２

【特許請求の範囲】

【請求項1】

データ誤り訂正回路であって、
入力端子がデータバスに接続され、第１データと前記第１データのチェックコードを受信し、前記チェックコードに基づいて前記第１データの誤り訂正コードを出力するように構成される、復号化モジュールと、
第１入力端子が前記データバスに接続され、第２入力端子が前記復号化モジュールの出力端子に接続され、前記誤り訂正コードに対応する前記第１データをラッチし、前記誤り訂正コードおよび対応する前記第１データに基づいて、第２データを生成して出力するように構成される、誤り訂正ラッチモジュールと、を備える、データ誤り訂正回路。

【請求項2】

前記誤り訂正ラッチモジュールは、
入力端子が前記データバスに接続され、前記第１データをラッチするように構成される、第１ラッチユニットと、
前記第１ラッチユニットの出力端子と前記復号化モジュールの出力端子に接続され、前記誤り訂正コードに基づいて、対応する前記第１データに対して誤り訂正を実行し、誤り訂正された前記第２データを出力するように構成される、誤り訂正ユニットと、
入力端子が前記誤り訂正ユニットの出力端子に接続され、前記第２データをラッチし出力するように構成される、第２ラッチユニットと、を備える、
請求項１に記載のデータ誤り訂正回路。

【請求項3】

前記第１データは、Ｍビットのデータを含み、前記第１ラッチユニットは、Ｎ個のＬビットラッチ（Ｎ＊Ｌ＝Ｍ、Ｎ≧１）を含む、
請求項２に記載のデータ誤り訂正回路。

【請求項4】

Ｎ＝１、Ｌ＝Ｍであり、前記第１ラッチユニットは、シリアル出力であり、前記復号化モジュールは、シリアル出力であり、前記誤り訂正ユニットは、１つの誤り訂正器を含み、前記誤り訂正器の入力端子は、前記第１ラッチユニットの出力端子に接続され、前記誤り訂正ユニットのイネーブル端子は、前記復号化モジュールの出力端子に接続され、前記誤り訂正コードの出力タイミングは、前記第１ラッチユニットのデータ出力タイミングと同じである、
請求項３に記載のデータ誤り訂正回路。

【請求項5】

前記第１ラッチユニットは、パラレル出力であり且つＭ個の出力端子を含み、前記復号化モジュールは、パラレル出力であり且つＭ個の出力端子を含み、前記誤り訂正ユニットは、Ｍ個の誤り訂正器を含み、各前記誤り訂正器のイネーブル端子は、前記復号化モジュールの１つの出力端子に接続され、各前記誤り訂正ユニットの入力端子は、前記第１ラッチユニットの１つの出力端子に接続される、
請求項３に記載のデータ誤り訂正回路。

【請求項6】

前記第２ラッチユニットは、１つのＭビットシフトレジスタを含み、前記第２ラッチユニットは、シリアル入力である、
請求項４に記載のデータ誤り訂正回路。

【請求項7】

前記第２ラッチユニットは、Ｓ個（Ｓ≧１）のＫビットシフトレジスタ（Ｓ＊Ｋ＝Ｍ）を含み、前記第２ラッチユニットは、パラレル入力である、
請求項５に記載のデータ誤り訂正回路。

【請求項8】

前記第１ラッチユニットは、第１制御ユニットに接続され、前記第２ラッチユニットは、第２制御ユニットに接続され、前記第１制御ユニットは、前記第１ラッチユニットがｎ＋ｍｔの時点でラッチを開始するように制御するように構成され、ｎは相対遅延時間であり、前記相対遅延時間の開始時点は、前記第１データが前記復号化モジュールに伝送される時間であり、ｍは、自然数であり、ｔは、前記第１データの伝送間隔であり、ｎは、０より大きくｔより小さく、前記第２制御ユニットは、前記第２ラッチユニットがｎ＋ｍｔとｎ＋（ｍ＋１）ｔとの間でラッチを開始するように制御するように構成される、
請求項２ないし７のいずれか一項に記載のデータ誤り訂正回路。

【請求項9】

前記誤り訂正器は、並列に接続されたインバータと伝送管とを備え、前記インバータと前記伝送管の入力端子は、前記誤り訂正器の入力端子として接続され、前記インバータと前記伝送管の出力端子は、前記誤り訂正器の出力端子として接続され、前記インバータと前記伝送管のイネーブル端子は両方とも、前記復号化モジュールの出力端子に接続される、
請求項４または５に記載のデータ誤り訂正回路。

【請求項10】

前記第１ラッチユニットは、シリアル入力またはパラレル入力である、
請求項２に記載のデータ誤り訂正回路。

【請求項11】

前記第２ラッチユニットは、シリアル出力またはパラレル出力である、
請求項２または１０に記載のデータ誤り訂正回路。

【請求項12】

前記第２制御ユニットの入力端子は、前記第１制御ユニットの出力端子に接続される、
請求項８に記載のデータ誤り訂正回路。

【請求項13】

データ伝送回路であって、
奇数データを伝送するための奇数データ信号線と、
偶数データを伝送するための偶数データ信号線であって、前記偶数データと前記奇数データは、時間間隔を置いて交互に伝送され、前記偶数データの到着時間と前記奇数データの到着時間との間に第１時間間隔がある、偶数データ信号線と、
入力端子が前記奇数データ信号線と前記偶数データ信号線に接続され、出力端子が出力バスに接続された、請求項１～１２のいずれか一項に記載のデータ誤り訂正回路と、を備え、前記出力バスは、記憶ブロックに電気的に接続され、
前記データ誤り訂正回路は、前記奇数データまたは前記偶数データが前記記憶ブロックに書き込まれるときに、前記奇数データまたは前記偶数データに対して誤り訂正を実行するように構成される、データ伝送回路。

【請求項14】

前記データ誤り訂正回路は、復号化モジュールと誤り訂正ラッチモジュールとを備え、前記奇数データまたは前記偶数データは、第１時点で前記復号化モジュールに入り、前記誤り訂正ラッチモジュールは、第２時点で誤り訂正されたデータを出力し、前記第１時点と前記第２時点との間の間隔は、前記第１時間間隔より大きい、
請求項１３に記載のデータ伝送回路。

【請求項15】

データ伝送回路であって、
奇数データと偶数データを伝送するための第１データ信号線であって、前記偶数データと前記奇数データは、時間間隔を置いて交互に伝送され、前記偶数データの到着時間と前記奇数データの到着時間との間に第１時間間隔がある、第１データ信号線と、
入力端子が前記奇数データ信号線と前記偶数データ信号線に接続され、出力端子が出力バスに接続された、請求項１～１２のいずれか一項に記載のデータ誤り訂正回路と、を備え、前記出力バスは、記憶ブロックに電気的に接続され、
前記データ誤り訂正回路は、前記奇数データまたは前記偶数データが前記記憶ブロックに書き込まれるときに、前記奇数データまたは前記偶数データに対して誤り訂正を実行するように構成される、データ伝送回路。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２２年２月２４日に中国特許局に提出された、出願番号が２０２２１０１７３５４３．８であり、発明の名称が「データ誤り訂正回路およびデータ伝送回路」である中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照によって本願に援用される。

【0002】

本発明は、電子回路の技術分野に関し、具体的には、効率的なデータ処理を実行することができる、データ誤り訂正回路およびデータ伝送回路に関する。

【背景技術】

【0003】

データ誤り訂正コード（ＥＣＣ：Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）回路とは、データの誤り検査と訂正を実現できる技術である。ターゲットデータと一緒に伝送されるＥＣＣチェックコードを用いてターゲットデータをチェックすることにより、最小１ビット（ｂｉｔ）のデータ伝送の誤りを訂正することができる。データ誤り訂正回路は、メモリなど、正確なデータ伝送を維持する必要のある回路に広く使用されている。
メモリでは通常、伝送されるデータを奇数データと偶数データに分けて交互に伝送する。奇数データは、奇数クロックでサンプリングされ、奇数データ信号線を介して伝送され、偶数データは、偶数クロックでサンプリングされ、偶数データ信号線を介して伝送される。奇数データ信号線と偶数データ信号線は、並列に配置され、奇数データと偶数データは、交互に伝送され、それにより、信号線間のクロストークを回避し、データ伝送の信頼性を向上させることができる。

【0004】

いくつかの実施例において、データ誤り訂正回路を用いて伝送待ちデータに対してチェックと誤り訂正を実行する必要がある場合、データ誤り訂正回路の処理時間が長いため、奇数データが到着する前に偶数データのチェックまたは誤り訂正を完了することができず、または、偶数データが到着する前に奇数データのチェックまたは誤り訂正を完了することができない場合があり、したがって、奇数データ信号線と偶数データ信号線にそれぞれデータ誤り訂正回路を設ける必要がある。しかしながら、データ誤り訂正回路はレイアウト時に比較的大きな面積を占有するため、レイアウト時に、データ伝送回路全体が占有する面積も大きくなる。

【0005】

なお、上記の背景技術部分に開示された情報は、本発明の背景の理解を深めるためにのみ使用されるものであるため、当業者にとって既知の先行技術に該当しない情報を含んでもよい。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は、データ伝送回路のレイアウト面積が大きいという問題を少なくともある程度克服するために、レイアウト面積を節約することができるデータ伝送回路および当該データ伝送回路に適用されるデータ伝送方法を提供することを目的とする。

【0007】

本発明は、先行技術における制限と欠点により、１つのデータ誤り訂正回路が、交互に伝送される奇数データと偶数データを処理できないという問題を少なくともある程度克服するための、データ誤り訂正回路およびデータ伝送回路を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の第１態様によれば、データ誤り訂正回路を提供し、前記データ誤り訂正回路は、入力端子がデータバスに接続され、第１データと前記第１データのチェックコードを受信し、前記チェックコードに基づいて前記第１データの誤り訂正コードを出力するように構成される、復号化モジュールと、第１入力端子が前記データバスに接続され、第２入力端子が前記復号化モジュールの出力端子に接続され、前記誤り訂正コードに対応する前記第１データをラッチし、前記誤り訂正コードおよび対応する前記第１データに基づいて、第２データを生成して出力するように構成される、誤り訂正ラッチモジュールと、を備える。

【0009】

本発明の１つの例示的な実施例において、前記誤り訂正ラッチモジュールは、入力端子が前記データバスに接続され、前記第１データをラッチするように構成される、第１ラッチユニットと、前記第１ラッチユニットの出力端子と前記復号化モジュールの出力端子に接続され、前記誤り訂正コードに基づいて、対応する前記第１データに対して誤り訂正を実行し、誤り訂正された前記第２データを出力するように構成される、誤り訂正ユニットと、入力端子は前記誤り訂正ユニットの出力端子に接続され、前記第２データをラッチし出力するように構成される、第２ラッチユニットと、を備える。

【0010】

本発明の１つの例示的な実施例において、前記第１データは、Ｍビットのデータを含み、前記第１ラッチユニットは、Ｎ個のＬビットラッチ（Ｎ＊Ｌ＝Ｍ、Ｎ≧１）を含む。

【0011】

本発明の１つの例示的な実施例において、Ｎ＝１、Ｌ＝Ｍであり、前記第１ラッチユニットは、シリアル出力であり、前記復号化モジュールは、シリアル出力であり、前記誤り訂正ユニットは、１つの誤り訂正器を含み、前記誤り訂正器の入力端子は、前記第１ラッチユニットの出力端子に接続され、前記誤り訂正ユニットのイネーブル端子は、前記復号化モジュールの出力端子に接続され、前記誤り訂正コードの出力タイミングは、前記第１ラッチユニットのデータ出力タイミングと同じである。

【0012】

本発明の１つの例示的な実施例において、前記第１ラッチユニットは、パラレル出力であり且つＭ個の出力端子を含み、前記復号化モジュールは、パラレル出力であり且つＭ個の出力端子を含み、前記誤り訂正ユニットは、Ｍ個の誤り訂正器を含み、各前記誤り訂正器のイネーブル端子は、前記復号化モジュールの１つの出力端子に接続され、各前記誤り訂正ユニットの入力端子は、前記第１ラッチユニットの１つの出力端子に接続される。

【0013】

本発明の１つの例示的な実施例において、前記第２ラッチユニットは、１つのＭビットシフトレジスタを含み、前記第２ラッチユニットは、シリアル入力である。

【0014】

本発明の１つの例示的な実施例において、前記第２ラッチユニットは、Ｓ個（Ｓ≧１）のＫビットシフトレジスタ（Ｓ＊Ｋ＝Ｍ）を含み、前記第２ラッチユニットは、パラレル入力である。

【0015】

本発明の１つの例示的な実施例において、前記第１ラッチユニットは、第１制御ユニットに接続され、前記第２ラッチユニットは、第２制御ユニットに接続され、前記第１制御ユニットは、前記第１ラッチユニットがｎ＋ｍｔの時点でラッチを開始するように制御するように構成され、ｎは相対遅延時間であり、前記相対遅延時間の開始時点は、前記第１データが前記復号化モジュールに伝送される時間であり、ｍは、自然数であり、ｔは、前記第１データの伝送間隔であり、ｎは、０より大きくｔより小さく、前記第２制御ユニットは、前記第２ラッチユニットがｎ＋ｍｔとｎ＋（ｍ＋１）ｔとの間でラッチを開始するように制御するように構成される。

【0016】

本発明の１つの例示的な実施例において、前記誤り訂正器は、並列に接続されたインバータと伝送管とを備え、前記インバータと前記伝送管の入力端子は、前記誤り訂正器の入力端子として接続され、前記インバータと前記伝送管の出力端子は、前記誤り訂正器の出力端子として接続され、前記インバータと前記伝送管のイネーブル端子は両方とも、前記復号化モジュールの出力端子に接続される。

【0017】

本発明の１つの例示的な実施例において、前記第１ラッチユニットは、シリアル入力またはパラレル入力である。

【0018】

本発明の１つの例示的な実施例において、前記第２ラッチユニットは、シリアル出力またはパラレル出力である。

【0019】

本発明の１つの例示的な実施例において、前記第２制御ユニットの入力端子は、前記第１制御ユニットの出力端子に接続される。

【0020】

本発明の第２態様によれば、データ伝送回路を提供し、前記データ伝送回路は、奇数データを伝送するための奇数データ信号線と、偶数データを伝送するための偶数データ信号線であって、前記偶数データと前記奇数データは、時間間隔を置いて交互に伝送され、前記偶数データの到着時間と前記奇数データの到着時間との間に第１時間間隔がある、偶数データ信号線と、入力端子が前記奇数データ信号線と前記偶数データ信号線に接続され、出力端子が出力バスに接続された、上記の任意の態様におけるデータ誤り訂正回路と、を備え、前記出力バスは、記憶ブロックに電気的に接続され、ここで、前記データ誤り訂正回路は、前記奇数データまたは前記偶数データが前記記憶ブロックに書き込まれるときに、前記奇数データまたは前記偶数データに対して誤り訂正を実行するように構成される。

【0021】

本発明の１つの例示的な実施例において、前記データ誤り訂正回路は、復号化モジュールと誤り訂正ラッチモジュールとを備え、前記奇数データまたは前記偶数データは、第１時点で前記復号化モジュールに入り、前記誤り訂正ラッチモジュールは、第２時点で誤り訂正されたデータを出力し、前記第１時点と前記第２時点との間の間隔は、前記第１時間間隔より大きい。

【0022】

本発明の第３態様によれば、データ伝送回路を提供し、前記データ伝送回路は、奇数データと偶数データを伝送するための第１データ信号線であって、前記偶数データと前記奇数データは、時間間隔を置いて交互に伝送され、前記偶数データの到着時間と前記奇数データの到着時間との間に第１時間間隔がある、第１データ信号線と、入力端子が前記奇数データ信号線と前記偶数データ信号線に接続され、出力端子が出力バスに接続された、上記の任意の態様におけるデータ誤り訂正回路と、を備え、前記出力バスは、記憶ブロックに電気的に接続され、ここで、前記データ誤り訂正回路は、前記奇数データまたは前記偶数データが前記記憶ブロックに書き込まれるときに、前記奇数データまたは前記偶数データに対して誤り訂正を実行するように構成される。

【発明の効果】

【0023】

本発明の実施例によれば、データ誤り訂正回路を復号化モジュールと誤り訂正ラッチモジュールの２つの部分に分けることにより、データのチェックと誤り訂正のプロセスを復号化と誤り訂正の２つの部分に分けることができ、これにより、次のデータが到着する前に、復号化モジュールを用いて現在のデータを復号化することができ、次のデータが間もなく到着するとき、処理プロセスを誤り訂正ラッチモジュールに引き渡すことができ、これにより、次のデータの到着により、現在のデータの処理プロセスが中断されるか、次のデータが失われることを回避することができる。このように、本発明の実施例は、１つのデータ誤り訂正回路によって、交互に伝送される奇数データと偶数データの逐次処理を実現し、データ伝送回路を設計する際に、１チャネルのデータ誤り訂正回路を省き、データ伝送回路が占有するレイアウト面積を削減し、データ伝送回路全体の消費電力を削減することができる。

【0024】

上記した一般的な説明および後述する詳細な説明は、単なる例示および説明に過ぎず、本発明を限定するものではないことを理解されたい。

【図面の簡単な説明】

【0025】

【図1A】先行技術におけるデータ誤り訂正回路の接続関係の概略図である。

【図1B】図１Ａに示すデータ誤り訂正回路のデータ処理のタイミング図である。

【図2】本発明の例示的な実施例におけるデータ誤り訂正回路の構造の概略図である。

【図3】本発明の１つの実施例における誤り訂正ラッチモジュールのブロック図である。

【図4】本発明の１つの実施例における誤り訂正ラッチモジュールの回路図である。

【図5】本発明の別の実施例における誤り訂正ラッチモジュールの回路図である。

【図6】本発明の１つの実施例におけるデータラッチのタイミング図である。

【図7】本発明の１つの実施例における第１制御ユニットと第２制御ユニットの概略図である。

【図8】本発明の１つの実施例におけるデータ伝送回路の概略図である。

【図9】本発明の別の実施例におけるデータ伝送回路の概略図である。

【発明を実施するための形態】

【0026】

上記の図面は、本明細書に組み込まれてその一部を構成し、本願に準拠する実施例を示し、本明細書とともに本願の原理を説明するために使用される。明らかに、上記の図面は、本発明のいくつかの実施例に過ぎず、当業者であれば、創造的な労力なしに、これらの図面に従って他の図面を得ることもできる。

【0027】

次に、例示的な実施形態について、図面を参照してより詳細に説明する。しかしながら、例示的な実施形態は、様々な形態で実施することができ、ここで記載された例に限定されるものとして解釈されるべきではなく、むしろ、これらの実施形態を提供することにより、本発明がより包括的かつ完全なものとなり、例示的な実施形態の概念を当業者に十分に伝えることができる。説明された特徴、構造または特性は、１つのまたは複数の実施形態において任意の適切な方式で組み合わせることができる。以下の説明では、本発明の実施形態を十分に理解させるために、多くの具体的な詳細が提供される。しかしながら、当業者であれば、本発明の技術的解決策は、記載された１つまたは複数の特定の詳細なしにも実施できること、または他の方法、構成要素、装置、ステップなどを採用できることを理解するであろう。他の場合には、本発明の各態様を曖昧にすることを回避するために、周知の技術的解決策については詳細に示されず、説明されない。

【0028】

さらに、図面は、本発明の概略図に過ぎず、図面において同じ符号は、同じまたは類似する部分を示すため、これらについての繰り返しの説明は省略する。図面に示すいくつかのブロック図は、機能エンティティであり、必ずしも物理的または論理的に独立したエンティティに対応するとは限らない。これらの機能エンティティは、ソフトウェアの形で実装されてもよいし、１つのまたは複数のハードウェアモジュールまたは集積回路で実装されてもよいし、異なるネットワークおよび／またはプロセッサ装置および／またはマイクロコントローラ装置で実装されてもよい。

【0029】

以下では、図面を参照して、本発明の例示的な実施形態について詳細に説明する。

【0030】

図１Ａは、先行技術におけるデータ誤り訂正回路の接続関係の概略図であり、図１Ｂは、図１Ａに示すデータ誤り訂正回路のデータ処理のタイミング図である。

【0031】

図１Ａを参照すると、先行技術において、奇数データ信号線で奇数データＥｖｅｎＤａｔａ＜１２７：０＞および奇数データのＥＣＣチェックコードＥｖｅｎＰａｒｉｔｙ＜８：０＞が伝送され、奇数データ信号線に配置された奇数データ誤り訂正ユニット１１によって誤り訂正を実行し、誤り訂正データＥｖｅｎＤａｔａＷｒ＜１２７：０＞を出力し、偶数データ信号線で偶数データＯｄｄＤａｔａ＜１２７：０＞および偶数データのＥＣＣチェックコードＯｄｄＰａｒｉｔｙ＜８：０＞が伝送され、偶数データ信号線に配置された偶数データ誤り訂正ユニット１２によって誤り訂正を実行し、誤り訂正データＯｄｄＤａｔａＷｒ＜１２７：０＞を出力する。これは、タイミング（図１Ｂを参照）において、奇数データＥｖｅｎＤａｔａ＜１２７：０＞と偶数データＯｄｄＤａｔａ＜１２７：０＞の伝送周期が両方ともＴであり、両者は交互に伝送され、伝送間隔がＴ／２であるためである。しかし、奇数データ誤り訂正ユニット１１または偶数データ誤り訂正ユニット１２の誤り訂正処理時間が両方ともＴｅｃｃであり、Ｔｅｃｃ＞Ｔ／２であるため、１つの誤り訂正ユニットは、Ｔ／２時間内に交互に到着する奇数データと偶数データを処理できず、奇数データと偶数データをそれぞれ処理するために２つの誤り訂正ユニットを配置する必要がある。

【0032】

図２は、本発明の例示的な実施例におけるデータ誤り訂正回路の構造の概略図である。

【0033】

図２を参照すると、データ誤り訂正回路２００は、
入力端子がデータバスに接続され、第１データと第１データのチェックコードを受信し、チェックコードに基づいて第１データの誤り訂正コードを出力するように構成される、復号化モジュール２１と、
第１入力端子がデータバスに接続され、第２入力端子が復号化モジュール２１の出力端子に接続され、誤り訂正コードに対応する第１データをラッチし、誤り訂正コードと、対応する第１データに基づいて、第２データを生成して出力するように構成される、誤り訂正ラッチモジュール２２と、を備えることができる。

【0034】

本発明の１つの実施例において、第１データは、例えば、１２８ビット（Ｂｉｔ）であり、Ｄａｔａ＜１２７：０＞と表記される。それに対応して、第１データのチェックコードは、ＥＣＣチェックコードであってもよい。第１データが１２８ビットである場合、第１データのＥＣＣチェックコードは、Ｐａｒｉｔｙ＜８：０＞と表記されることができ、ＥＣＣチェックコードの各ビットはそれぞれ、第１データの異なる行データのＸＯＲ結果（即ち、行チェック値）であるか、または、第１データの異なる列データのＸＯＲ結果（即ち、列チェック値）である。復号化モジュール２１は、ＥＣＣチェックロジックに従って、第１データの対応する行チェック値および列チェック値を生成し、生成された行チェック値と列チェック値を、ＥＣＣチェックコードに記録された行チェック値と列チェック値と対照し、対照結果が不一致となったチェックコード位置に基づいて、異常が発生した第１データのデータビット（ｂｉｔ）を判断し、第１データの誤り訂正コードを出力する。

【0035】

本発明の実施例において、第１データが１２８ビットである場合、第１データの誤り訂正コードは１２８ビット（ｂｉｔ）のデータであり、誤り訂正コード内の各ビットは、第１データ内の対応するビットが誤っているか否かを指示する。例えば、第１データのｂｉｔ６が誤っている場合、誤り訂正コード内のｂｉｔ６の値は１であり、第１データのｂｉｔ０が正しい場合、誤り訂正コード内のｂｉｔ０の値は０である。この場合、第１データのチェック結果がＥＣＣチェックコードと一致する場合、第１データの誤り訂正コードは全て０となり、第１データのチェック結果がＥＣＣチェックコードと一致しない場合、第１データの誤り訂正コードの対応するビットは１に設定され、誤り訂正コードは、誤りが発生した位置に応じて異なる値を取る。本発明の他の実施例において、第１データ内の対応するビットの値が１である場合、当該ビットが正しいことを示し、第１データの対応するビットの値が０である場合、当該ビットが誤っていることを示すように設定することができ、本発明は、これに対して特に限定しない。

【0036】

誤り訂正ラッチモジュール２２は、第１データをラッチし、第１データの誤り訂正コードに基づいて、第１データに対して誤り訂正を実行するように構成される。なお、第１データは、第１データに対応する伝送周期内で循環送信され、したがって、第１データが復号化モジュール２１に入り、復号化モジュール２１によってチェックおよび計算されるとき、誤り訂正ラッチモジュール２２が第１データの伝送周期においてある一回の伝送における第１データをラッチできることを保証できれば、誤り訂正ラッチモジュール２２は、第１データへのラッチを遅延して実行し、現在処理中のデータに対して誤り訂正を実行し続けることができる。

【0037】

上記の内容からわかるように、データ誤り訂正における誤り訂正コードの生成ステップ（チェックステップ）と誤り訂正ステップを分離することにより、誤り訂正ラッチモジュール２２が先行データ（奇数データまたは偶数データの一方）に対して誤り訂正処理を実行するとき、復号化モジュール２１は、後続データ（奇数データまたは偶数データの他方）に対するチェックおよび復号化を同時に実行することができ、このようにして、後続データが到着するとき、誤り訂正ラッチモジュール２２は、先行データに対する誤り訂正処理を継続することができる一方、復号化モジュール２１は、後続データを適時に処理することができ、これにより、先行データのチェックおよび誤り訂正全体にかかる時間が長いことにより、後続データが失われたり、現在データ（先行データ）の処理が中断されたりすることを回避することができる。

【0038】

図３は、本発明の１つの実施例における誤り訂正ラッチモジュールのブロック図である。

【0039】

図３を参照すると、１つの実施例において、誤り訂正ラッチモジュール２２は、
入力端子がデータバスに接続され、第１データをラッチするように構成される、第１ラッチユニット２２１と、
第１ラッチユニット２２１の出力端子と復号化モジュール２１の出力端子に接続され、誤り訂正コードに基づいて、対応する第１データに対して誤り訂正を実行し、誤り訂正された第２データを出力するように構成される、誤り訂正ユニット２２２と、
入力端子が誤り訂正ユニット２２２の出力端子に接続され、第２データをラッチし出力するように構成される、第２ラッチユニット２２３と、を備えることができる。

【0040】

１つの実施例において、第１データは、Ｍビットのデータを含み、第１ラッチユニット２２１は、Ｎ個のＬビットラッチ（Ｎ＊Ｌ＝Ｍ、Ｎ≧１）を含む。ここで、Ｍはビット（ｂｉｔ）数であり、１２８ビットの第１データの場合、Ｍ＝１２８である。

【0041】

第１ラッチユニット２２１は、１つまたは複数のラッチまたはシフトレジスタによって実現されることができる。

【0042】

図４は、本発明の１つの実施例における誤り訂正ラッチモジュールの回路図である。

【0043】

図４を参照すると、１つの実施例において、Ｎ＝１、Ｌ＝Ｍであり、第１ラッチユニット２２１は、１つのＭビットのシフトレジスタによって実現される。例えば、第１データが１２８ビットのデータである場合、Ｍ＝１２８であり、第１ラッチユニット２２１は、１２８ビットのシフトレジスタである。この場合、第１ラッチユニット２２１は、シリアル入力である。

【0044】

第１ラッチユニット２２１がシリアル出力である場合、１つの出力端子を有し、誤り訂正ユニット２２２のデータ入力端子は１つの入力端子であり、誤り訂正ユニット２２２はシリアル入力であり、復号化モジュール２１はシリアル出力であり、誤り訂正ユニット２２２は、１つの誤り訂正器２２２１によって実現され、誤り訂正器２２２１の入力端子は、第１ラッチユニット２２１の出力端子に接続され、誤り訂正ユニット２２２のイネーブル端子は、復号化モジュール２１の出力端子に接続され、誤り訂正コードＣｏｒｒｅｃｔ＜１２７：０＞が各ビット（ｂｉｔ）データを出力する時点は、第１ラッチユニット２２１がデータＤａｔａＰｒｅ＜１２７：０＞内の各ビット（ｂｉｔ）のデータを出力する時点と一致する。なお、１組の誤り訂正コードＣｏｒｒｅｃｔ＜１２７：０＞は、伝送周期ｔ（第１データの伝送周期ｔに等しい）内に何度も繰り返し伝送されることができ、第１ラッチユニット２２１がデータＤａｔａＰｒｅ＜１２７：０＞を出力する時点が、それに対応する第１データのある組の誤り訂正コードの伝送時点と一致すればよい。

【0045】

図４に示す実施例において、誤り訂正器２２２１は、並列に接続されたインバータＩＮＶと伝送管ＳＲとを備え、インバータＩＮＶの入力端子と伝送管ＳＲの入力端子は、誤り訂正器２２２１の入力端子として接続され、インバータＩＮＶの出力端子と伝送管ＳＲの出力端子は、誤り訂正器２２２１の出力端子として接続され、インバータＩＮＶのイネーブル端子と伝送管ＳＲのイネーブル端子は両方とも、復号化モジュール２１の出力端子に接続される。

【0046】

第１ラッチユニット２２１によって出力されるＤａｔａＰｒｅ＜１２７：０＞内の各ビットデータは、誤り訂正コードＣｏｒｒｅｃｔ＜１２７：０＞の対応するビットに対応する。誤り訂正コードＣｏｒｒｅｃｔ＜１２７：０＞の第ｘビットのデータが０である場合、インバータＩＮＶはオフ、伝送管ＳＲはオンとなり、誤り訂正器２２２１の出力データＤａｔａＰｏｓｔ＜１２７：０＞の第ｘビットは、ＤａｔａＰｒｅ＜１２７：０＞内の第ｘビットに等しく、誤り訂正は実行されず、誤り訂正コードＣｏｒｒｅｃｔ＜１２７：０＞の第ｙビットのデータが０である場合、インバータＩＮＶはオン、伝送管ＳＲはオフとなり、誤り訂正器２２２１の出力データＤａｔａＰｏｓｔ＜１２７：０＞の第ｙビットは、ＤａｔａＰｒｅ＜１２７：０＞内の第ｙビットの反転データに等しく、それにより、ＤａｔａＰｒｅ＜１２７：０＞、即ち第１データＤａｔａ＜１２７：０＞のビット単位の誤り訂正を実現し、ここで、ｘ、ｙはいずれも自然数である。上記のデータビット数は例示的なものに過ぎず、実際の適用において、データビット数は、処理要求に応じて設定される。

【0047】

したがって、誤り訂正ユニット２２２が、１つの誤り訂正器２２２１によって実現され且つ１つの出力端子を有する場合、第２ラッチユニット２２３は、１つのＭビットシフトレジスタを含み、第２ラッチユニット２２３は、シリアル入力である。第２ラッチユニット２２３は、外部回路の要求に応じて、シリアル出力であってもよいし、パラレル出力であってもよい。

【0048】

１つの実施例において、第１ラッチユニット２２１は第１制御ユニット２２４に接続され、第２ラッチユニット２２３は第２制御ユニット２２５に接続され、第１制御ユニット２２４は、第１制御信号を出力して、第１ラッチユニット２２１のラッチを制御し、第２制御ユニット２２５は、第２制御信号を出力して、第２ラッチユニット２２３のラッチを制御する。

【0049】

図５は、本発明の別の実施例における誤り訂正ラッチモジュールの回路図である。

【0050】

図５を参照すると、他の実施例において、第１ラッチユニット２２１は、パラレル出力であってもよく、Ｍ個の出力端子を含み、それに対応して、復号化モジュール２１は、パラレル出力であり、Ｍ個の出力端子を含み、誤り訂正ユニット２２２は、Ｍ個の誤り訂正器２２２１を備え、各誤り訂正器２２２１のイネーブル端子は、復号化モジュール２１の１つの出力端子に接続され、各誤り訂正器２２２１の入力端子は、第１ラッチユニット２２１の１つの出力端子に接続される。さらに、第２ラッチユニット２２３は、パラレル入力であり、Ｍ個の入力端子を有する。第２ラッチユニット２２３は、Ｓ個のＫビットシフトレジスタによって実現されることができ、Ｓ＊Ｋ＝Ｍ、Ｓ≧１である。誤り訂正器２２２１は、例えば、図４に示すとおりである。

【0051】

さらに、第１ラッチユニット２２１は、シリアル入力であってもよいし、パラレル入力であってもよい。第２ラッチユニット２２３１は、シリアル出力であってもよいし、パラレル出力であってもよい。

【0052】

図４に示す実施例と同様に、第１ラッチユニット２２１は、第１制御ユニット２２４によって出力される第１制御信号によって制御され、ラッチを開始し、第２ラッチユニット２２３は、第２制御ユニット２２５によって出力された第２制御信号によって制御され、ラッチを開始する。

【0053】

図６は、本発明の１つの実施例におけるデータラッチのタイミング図である。

【0054】

図６を参照すると、１つの実施例において、第１データＤａｔａ＜１２７：０＞は、交互に伝送される奇数データまたは偶数データであり、奇数データと偶数データの伝送間隔はｔであり、伝送間隔ｔ内に、第１データＤａｔａ＜１２７：０＞の伝送が完了する。理解できるように、伝送間隔ｔは、図１Ｂに示す奇数データまたは偶数データの伝送周期Ｔの半分に等しい。

【0055】

第１制御ユニット２２４は、第１ラッチユニット２２１が第１時点Ｔ１で第１データのラッチを開始するように制御するように構成され、Ｔ１＝ｎ＋ｍｔであり、ｎは、相対遅延時間であり、相対遅延時間の開始時点は、第１データが復号化モジュール２１に伝送される時点Ｔ０であり、０＜ｎ＜ｔであり、ｍは、自然数である。第２制御ユニット２２５は、第２ラッチユニット２２３が第１時点Ｔ１と次の第１時点Ｔ１’との間のある時点でラッチを開始するように制御するように構成され、次の第１時点Ｔ１’は、Ｔ１’＝ｎ＋（ｍ＋１）ｔである。図６に示す実施例において、ｍ＝１である。

【0056】

第２ラッチユニット２２３は、第２時点Ｔ２から誤り訂正された第２データＤａｔａＷｒ＜１２７：０＞を受信して出力する。第１データＤａｔａ＜１２７：０＞が復号化モジュール２１に入力される時点Ｔ０から、第２データＤａｔａＷｒ＜１２７：０＞が出力される第２時点Ｔ２までの時間は、第１データに対してチェックおよび誤り訂正を実行するための時間長Ｔｅｃｃであり、Ｔｅｃｃは、第１データの伝送周期ｔより大きい。図６を参照すると、第２時点Ｔ２の前、第１データ６１が復号化モジュール２１に到着してからｔ時間経過した後、即ち、第３時点Ｔ３に達すると、次の第１データ６２は、復号化モジュール２１に入り、復号化モジュール２１は、次の第１データ６２の計算を開始するが、この時点（第３時点Ｔ３）では、第１ラッチユニット２２１は依然として第１データ６１をラッチし（ＤａｔａＰｒｅ＜１２７：０＞を出力する）、ｔ時間経過して次の第３時点Ｔ３’に達すると、第１ラッチユニット２２１は、次の第１データ６２をラッチする。誤り訂正ユニット２２２と第２ラッチユニット２２３がシリアル入力出力である場合、より多くのデータ処理時間が必要であり、よって、第１ラッチユニット２２１が第１データ６１をラッチする時間をｔに制御することにより、次の第１データ６２を処理できることを確保するという前提下で、誤り訂正ユニット２２２に十分なデータ処理時間を与えることができる。

【0057】

なお、復号化モジュール２１が誤り訂正コードを出力する時間は、第１時点Ｔ１の後、第１データの伝送が完了する第３時点Ｔ３の前であるべきであり（Ｔ０からＴ３までの時間はｔである）、つまり、復号化モジュール２１がチェックおよび復号化を実行する時間は、各第１データがチェックおよび復号化処理を受けることができることを保証するために、最大でもｔを超えない。

【0058】

１つの実施例において、第１制御信号によって、第１ラッチユニット２２１が第１データのラッチを開始する第１時点Ｔ１が、第１データの第１ビットデータと位置合わせるように制御することができ、第１ラッチユニット２２１がシリアル出力である場合、第１ラッチユニット２２１がデータＤａｔａＰｒｅ＜１２７：０＞を出力するタイミングが、復号化モジュール２１が誤り訂正コードを出力するタイミング（各ｂｉｔを出力する時点）と同じになるように制御することができる。一方、第２制御信号によって、第２ラッチユニット２２３がラッチを開始する第２時点Ｔ２が、復号化モジュール２１が誤り訂正コードを出力した後になるように制御し、極端な場合には、第２時点Ｔ２が、誤り訂正ユニット２２２がデータＤａｔａＰｏｓｔ＜１２７：０＞の出力を開始する時間と等しくなるように制御することができる。第２ラッチユニット２２３がシリアル出力である場合、さらに、第２ラッチユニット２２３がラッチを開始する時点を、復号化モジュール２１が誤り訂正コードの出力を開始する時点よりも遅くする必要があり、これは、誤り訂正ユニット２２２が誤り訂正コードを受信してからＤａｔａＰｏｓｔ＜１２７：０＞内のあるビットを出力するまでの間に一定の遅延があるためである。

【0059】

図７は、本発明の１つの実施例における第１制御ユニットと第２制御ユニットの概略図である。

【0060】

図７を参照すると、１つの実施例において、第２制御ユニット２２５の入力端子は、第１制御ユニット２２４の出力端子に接続されることができ、第１制御ユニット２２５の入力端子は、ラッチ信号Ｃａｔｃｈを受信するように構成され、第１制御ユニット２２４は、ラッチ信号Ｃａｔｃｈに基づいて第１制御信号を生成するように構成され、第２制御ユニット２２５は、第１制御信号に基づいて第２制御信号を生成するように構成され、第１制御信号は、第１ラッチユニット２２１がラッチを開始するように制御するために使用され、第２制御信号は、第２ラッチユニット２２３がラッチを開始するように制御するために使用される。第１制御信号および第２制御信号の励起により、第１ラッチユニット２２１は、第１時点Ｔ１でラッチを開始し、第２ラッチユニット２２３は、第１時点Ｔ１と次の第１時点Ｔ１’との間でラッチを開始する。具体的には、第１制御ユニット２２４と第２制御ユニット２２５は、入力信号を遅延させて対応する出力信号を得るように構成され、第１制御ユニット２２４と第２制御ユニット２２５の遅延を調整することにより、第１ラッチユニット２２１のデータ出力タイミング（各ｂｉｔを出力する時点）が、復号化モジュール２１が誤り訂正コードを出力するタイミング（各ｂｉｔを出力する時点）と同じになるように制御し、第２ラッチユニット２２３のラッチタイミングが、誤り訂正ユニット２２２がデータＤａｔａＰｏｓｔ＜１２７：０＞を出力するタイミングと同じになるように制御することができる。つまり、制御信号Ｃａｔｃｈと第１データが同時に入力されるとき、第１制御ユニット２２４の遅延時間は、復号化モジュール２１の復号化時間に等しくてもよく、第２制御ユニット２２５の遅延時間は、誤り訂正ユニット２２２の処理時間、即ち、誤り訂正ユニット２２２のデータ入力とデータ出力との時間差に等しくもよい。

【0061】

本発明の実施例によるデータ誤り訂正回路は、演算時間がＴｅｃｃであるＥＣＣ演算全体をより小さな時間間隔に分割して、伝送間隔がｔ（ｔ＜Ｔｅｃｃ）であるデータに対してチェックと誤り訂正を実行し、それにより、１つのデータ誤り訂正回路を用いて、交互に伝送される奇数データと偶数データに対するチェックと誤り訂正を実現し、データ伝送回路の１チャネルのデータ誤り訂正回路の設定を削減することができる。

【0062】

図８は、本発明の１つの実施例におけるデータ伝送回路の概略図である。

【0063】

図８を参照すると、１つの実施例において、データ伝送回路８００は、
奇数データを伝送するための奇数データ信号線８１と、
偶数データを伝送するための偶数データ信号線８２であって、偶数データと奇数データは、時間間隔を置いて交互に伝送され、偶数データの到着時間と奇数データの到着時間との間に第１時間間隔がある、偶数データ信号線８２と、
入力端子が奇数データ信号線と偶数データ信号線に接続され、出力端子が出力バス８４に接続された、上記の実施例におけるデータ誤り訂正回路８３と、を備えることができ、出力バスは、記憶ブロック８５に電気的に接続され、
ここで、データ誤り訂正回路８３は、奇数データまたは偶数データが記憶ブロック８５に書き込まれるときに、奇数データまたは偶数データに対して誤り訂正を実行するように構成される。

【0064】

１つの実施例において、データ誤り訂正回路８３は、復号化モジュール８３１と誤り訂正ラッチモジュール８３２とを備え、奇数データまたは偶数データは、第１時点で復号化モジュール８３１に入り、誤り訂正ラッチモジュール８３２は、第２時点で誤り訂正されたデータを出力し、第１時点と第２時点との間の間隔は、第１時間間隔より大きい。

【0065】

図９は、本発明の別の実施例におけるデータ伝送回路の概略図である。

【0066】

図９を参照すると、別の実施例において、データ伝送回路９００は、
奇数データと偶数データを伝送するための第１データ信号線９１であって、偶数データと奇数データは、時間間隔を置いて交互に伝送され、偶数データの到着時間と奇数データの到着時間との間に第１時間間隔がある、第１データ信号線９１と、
入力端子が第１データ信号線９１に接続され、出力端子が出力バス９３に接続された、上記の実施例におけるデータ誤り訂正回路９２と、を備えることができ、出力バス９３は、記憶ブロック９４に電気的に接続され、
ここで、データ誤り訂正回路９２は、奇数データまたは偶数データが記憶ブロック９４に書き込まれるときに、奇数データまたは偶数データに対して誤り訂正を実行するように構成される。

【0067】

データ誤り訂正回路９２は、復号化モジュール９２１と誤り訂正ラッチモジュール９２２とを備え、奇数データまたは偶数データは、第１時点で復号化モジュール９２１に入り、誤り訂正ラッチモジュール９２２は、第２時点で誤り訂正されたデータを出力し、第１時点と第２時点との間の間隔は、第１時間間隔より大きい。

【0068】

上記の詳細な説明では、動作実行のための機器のいくつかのモジュールまたはユニットについて説明したが、このような分割は、必須ではないことに留意されたい。実際には、本発明の実施形態によれば、上記の２つまたは複数のモジュールまたはユニットの特徴および機能は、１つのモジュールまたはユニットによって実装できる。逆に、上記の１つのモジュールまたはユニットの特徴および機能をさらに分割して、複数のモジュールまたはユニットによって実装できる。

【0069】

当業者は、本明細書を検討し、本明細書に開示される発明を実施した後、本願の他の実施形態を容易に考えることができる。本願は、本開示のあらゆる変形、応用または適応的変更を網羅することを意図しており、これらの変形、応用または適応的変更は、本開示の一般原理に準拠し、本開示で開示されていない当技術分野における公知常識または従来の技術手段を含む。本明細書および実施例は、単なる例示的なものであり、本発明の真の範囲および趣旨は、添付の特許請求の範囲で指摘される。

【産業上の利用可能性】

【0070】

本発明の実施例によれば、データ誤り訂正回路を復号化モジュールと誤り訂正ラッチモジュールの２つの部分に分けることにより、データのチェックと誤り訂正のプロセスを復号化と誤り訂正の２つの部分に分けることができ、これにより、次のデータが到着する前に、復号化モジュールを用いて現在のデータを復号化することができ、次のデータが間もなく到着するとき、処理プロセスを誤り訂正ラッチモジュールに引き渡すことができ、これにより、次のデータの到着により、現在のデータの処理プロセスが中断されるか、次のデータが失われることを回避することができる。このように、本発明の実施例は、１つのデータ誤り訂正回路によって、交互に伝送される奇数データと偶数データの逐次処理を実現し、データ伝送回路を設計する際に、１チャネルのデータ誤り訂正回路を省き、データ伝送回路が占有するレイアウト面積を削減し、データ伝送回路全体の消費電力を削減することができる。

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【手続補正書】

【提出日】2023-12-11

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

データ誤り訂正回路であって、
入力端子がデータバスに接続され、第１データと前記第１データのチェックコードを受信し、前記チェックコードに基づいて前記第１データの誤り訂正コードを出力するように構成される、復号化モジュールと、
第１入力端子が前記データバスに接続され、第２入力端子が前記復号化モジュールの出力端子に接続され、前記誤り訂正コードに対応する前記第１データをラッチし、前記誤り訂正コードおよび対応する前記第１データに基づいて、第２データを生成して出力するように構成される、誤り訂正ラッチモジュールと、を備える、データ誤り訂正回路。

【請求項2】

前記誤り訂正ラッチモジュールは、
入力端子が前記データバスに接続され、前記第１データをラッチするように構成される、第１ラッチユニットと、
前記第１ラッチユニットの出力端子と前記復号化モジュールの出力端子に接続され、前記誤り訂正コードに基づいて、対応する前記第１データに対して誤り訂正を実行し、誤り訂正された前記第２データを出力するように構成される、誤り訂正ユニットと、
入力端子が前記誤り訂正ユニットの出力端子に接続され、前記第２データをラッチし出力するように構成される、第２ラッチユニットと、を備える、
請求項１に記載のデータ誤り訂正回路。

【請求項3】

前記第１データは、Ｍビットのデータを含み、前記第１ラッチユニットは、Ｎ個のＬビットラッチ（Ｎ＊Ｌ＝Ｍ、Ｎ≧１）を含む、
請求項２に記載のデータ誤り訂正回路。

【請求項4】

Ｎ＝１、Ｌ＝Ｍであり、前記第１ラッチユニットは、シリアル出力であり、前記復号化モジュールは、シリアル出力であり、前記誤り訂正ユニットは、１つの誤り訂正器を含み、前記誤り訂正器の入力端子は、前記第１ラッチユニットの出力端子に接続され、前記誤り訂正ユニットのイネーブル端子は、前記復号化モジュールの出力端子に接続され、前記誤り訂正コードの出力タイミングは、前記第１ラッチユニットのデータ出力タイミングと同じである、
請求項３に記載のデータ誤り訂正回路。

【請求項5】

前記第１ラッチユニットは、パラレル出力であり且つＭ個の出力端子を含み、前記復号化モジュールは、パラレル出力であり且つＭ個の出力端子を含み、前記誤り訂正ユニットは、Ｍ個の誤り訂正器を含み、各前記誤り訂正器のイネーブル端子は、前記復号化モジュールの１つの出力端子に接続され、各前記誤り訂正ユニットの入力端子は、前記第１ラッチユニットの１つの出力端子に接続される、
請求項３に記載のデータ誤り訂正回路。

【請求項6】

前記第２ラッチユニットは、１つのＭビットシフトレジスタを含み、前記第２ラッチユニットは、シリアル入力である、
請求項４に記載のデータ誤り訂正回路。

【請求項7】

前記第２ラッチユニットは、Ｓ個（Ｓ≧１）のＫビットシフトレジスタ（Ｓ＊Ｋ＝Ｍ）を含み、前記第２ラッチユニットは、パラレル入力である、
請求項５に記載のデータ誤り訂正回路。

【請求項8】

前記第１ラッチユニットは、第１制御ユニットに接続され、前記第２ラッチユニットは、第２制御ユニットに接続され、前記第１制御ユニットは、前記第１ラッチユニットがｎ＋ｍｔの時点でラッチを開始するように制御するように構成され、ｎは相対遅延時間であり、前記相対遅延時間の開始時点は、前記第１データが前記復号化モジュールに伝送される時間であり、ｍは、自然数であり、ｔは、前記第１データの伝送間隔であり、ｎは、０より大きくｔより小さく、前記第２制御ユニットは、前記第２ラッチユニットがｎ＋ｍｔとｎ＋（ｍ＋１）ｔとの間でラッチを開始するように制御するように構成される、
請求項２ないし７のいずれか一項に記載のデータ誤り訂正回路。

【請求項9】

前記誤り訂正器は、並列に接続されたインバータと伝送管とを備え、前記インバータと前記伝送管の入力端子は、前記誤り訂正器の入力端子として接続され、前記インバータと前記伝送管の出力端子は、前記誤り訂正器の出力端子として接続され、前記インバータと前記伝送管のイネーブル端子は両方とも、前記復号化モジュールの出力端子に接続される、
請求項４または５に記載のデータ誤り訂正回路。

【請求項10】

前記第１ラッチユニットは、シリアル入力またはパラレル入力である、
請求項２に記載のデータ誤り訂正回路。

【請求項11】

前記第２ラッチユニットは、シリアル出力またはパラレル出力である、
請求項２または１０に記載のデータ誤り訂正回路。

【請求項12】

前記第２制御ユニットの入力端子は、前記第１制御ユニットの出力端子に接続される、
請求項８に記載のデータ誤り訂正回路。

【請求項13】

データ伝送回路であって、
奇数データを伝送するための奇数データ信号線と、
偶数データを伝送するための偶数データ信号線であって、前記偶数データと前記奇数データは、時間間隔を置いて交互に伝送され、前記偶数データの到着時間と前記奇数データの到着時間との間に第１時間間隔がある、偶数データ信号線と、
入力端子が前記奇数データ信号線と前記偶数データ信号線に接続され、出力端子が出力バスに接続された、請求項１～７、１０のいずれか一項に記載のデータ誤り訂正回路と、を備え、前記出力バスは、記憶ブロックに電気的に接続され、
前記データ誤り訂正回路は、前記奇数データまたは前記偶数データが前記記憶ブロックに書き込まれるときに、前記奇数データまたは前記偶数データに対して誤り訂正を実行するように構成される、データ伝送回路。

【請求項14】

前記データ誤り訂正回路は、復号化モジュールと誤り訂正ラッチモジュールとを備え、前記奇数データまたは前記偶数データは、第１時点で前記復号化モジュールに入り、前記誤り訂正ラッチモジュールは、第２時点で誤り訂正されたデータを出力し、前記第１時点と前記第２時点との間の間隔は、前記第１時間間隔より大きい、
請求項１３に記載のデータ伝送回路。

【請求項15】

データ伝送回路であって、
奇数データと偶数データを伝送するための第１データ信号線であって、前記偶数データと前記奇数データは、時間間隔を置いて交互に伝送され、前記偶数データの到着時間と前記奇数データの到着時間との間に第１時間間隔がある、第１データ信号線と、
入力端子が前記奇数データ信号線と前記偶数データ信号線に接続され、出力端子が出力バスに接続された、請求項１～７、１０のいずれか一項に記載のデータ誤り訂正回路と、を備え、前記出力バスは、記憶ブロックに電気的に接続され、
前記データ誤り訂正回路は、前記奇数データまたは前記偶数データが前記記憶ブロックに書き込まれるときに、前記奇数データまたは前記偶数データに対して誤り訂正を実行するように構成される、データ伝送回路。

【国際調査報告】