特表 2024-521180 改善されたバースト・モード読み込み動作のためのフライング・ビットラインを有するメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-05-28

(54)【発明の名称】改善されたバースト・モード読み込み動作のためのフライング・ビットラインを有するメモリ

(51)【国際特許分類】

   G11C 11/418 20060101AFI20240521BHJP

   G11C 7/18 20060101ALI20240521BHJP

【ＦＩ】

G11C11/418 110

G11C7/18

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023573148

(86)(22)【出願日】2022-05-04

(85)【翻訳文提出日】2023-11-27

(86)【国際出願番号】 US2022027553

(87)【国際公開番号】W WO2022250897

(87)【国際公開日】2022-12-01

(31)【優先権主張番号】17/333,638

(32)【優先日】2021-05-28

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】314015767

【氏名又は名称】マイクロソフト テクノロジー ライセンシング，エルエルシー

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】コラール，プラモド

(72)【発明者】

【氏名】ライルズ，ステファン，エドワード

【テーマコード（参考）】

5B015

【Ｆターム（参考）】

5B015HH01

5B015JJ03

5B015JJ22

5B015JJ24

5B015KA38

5B015KB03

5B015KB22

5B015KB47

5B015MM04

5B015PP01

5B015PP03

5B015PP04

(57)【要約】

改良されたバースト・モード読み込み動作のためのフライング・ビットラインを有するメモリ・システム及び関連する方法が提供される。メモリ・システムは、第1の内側ワードラインに結合されたメモリ・セルの第1セットと、第1の外側ワードラインに結合されたメモリ・セルの第2セットとを含むメモリ・アレイを含む。メモリ・システムは、制御信号を生成するように構成された制御ユニットを含み、制御信号は、複数の内側ビットラインの各々に結合された第1の内側ワードラインにおいて、第1のワードライン信号をアサートし、複数の外側ビットラインの各々に結合された第1の外側ワードラインにおいて、第2のワードライン信号をアサートすることを同時に行うステップであって、複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第1の部分を含むステップ、及び、メモリ・セルの第1セット及びメモリ・セルの第2セットの各々から、データをバーストの一部として出力するステップのためのものである。

【特許請求の範囲】

【請求項1】

第1のメモリ・サブ・アレイと第2のメモリ・サブ・アレイとを含むメモリ・システムを作動させる方法であって、
前記第1のメモリ・サブ・アレイは、第1の内側ワードラインに結合されたメモリ・セルの第1セットと、第1の外側ワードラインに結合されたメモリ・セルの第2セットとを含み、及び
前記第2のメモリ・サブ・アレイは、第2の内側ワードラインに結合されたメモリ・セルの第3セットと、第2の外側ワードラインに結合されたメモリ・セルの第4セットとを含み、
前記方法は、バースト・モード・リード・リクエストに応答して：
（1）第1の複数の内側ビットラインの各々に結合された前記第1の内側ワードラインにおいて、第1のワードライン信号をアサートし、
（2）第1の複数の外側ビットラインの各々に結合された前記第1の外側ワードラインにおいて、第2のワードライン信号をアサートし、
（3）第2の複数の内側ビットラインの各々に結合された前記第2の内側ワードラインにおいて、第3のワードライン信号をアサートし、
（4）第2の複数の外側ビットラインの各々に結合された前記第2の外側ワードラインにおいて、第4のワードライン信号をアサートすることを同時に行うステップであって、前記第1の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第1の部分を含み、前記第2の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第2の部分を含んでいる、ステップ；及び
前記メモリ・セルの第1セット、前記メモリ・セルの第2セット、前記メモリ・セルの第3セット、及び前記メモリ・セルの第4セットの各々から、データをバーストの一部として出力するステップ；
を含む方法。

【請求項2】

請求項1に記載の方法において、前記メモリ・セルの第1セット、及び前記メモリ・セルの第2セットの各々は、第1の複数の列に組織されており、前記方法は、前記データをバーストの一部として出力するために、リード・カラム選択信号のアサートに応答して、前記第1の複数の列の中から一度に一つの列を選択するステップを更に含む、方法。

【請求項3】

請求項2に記載の方法において、前記メモリ・セルの第3セット、及び前記メモリ・セルの第4セットの各々は、第2の複数の列に組織されており、前記方法は、前記データをバーストの一部として出力するために、リード・カラム選択信号のアサートに応答して、前記第2の複数の列の中から一度に一つの列を選択するステップを更に含む、方法。

【請求項4】

請求項1に記載の方法において、前記メモリ・システムは集積回路の一部として形成されており、前記第1の複数の内側ビットライン、及び前記第2の複数の内側ビットラインの各々は、前記集積回路に関連する第1のメタル層に形成されており、対応する内側ビットラインの上を通るか又は下を通るように構成されている第1の部分、及び、対応する内側ビットラインの上を通るか又は下を通るように構成されている第2の部分の各々は、前記第1のメタル層とは異なる第2のメタル層に形成されている、方法。

【請求項5】

請求項4に記載の方法において、前記第1の複数の外側ビットラインの各々は、前記第1のメタル層に形成された第2の部分を含み、前記対応する内側ビットラインの上を通るか又は下を通るように構成されている前記第1の部分は、前記第1のメタル層に形成された前記第2の部分に相互接続を介して結合されている、方法。

【請求項6】

請求項5に記載の方法において、前記第2の複数の外側ビットラインの各々は、前記第1のメタル層に形成された第2の部分を含み、前記対応する内側ビットラインの上を通るか又は下を通るように構成されている前記第2の部分は、前記第1のメタル層に形成された前記第2の部分に相互接続を介して結合されている、方法。

【請求項7】

請求項6に記載の方法において、前記メモリ・システムは制御ユニットを含み、前記方法は、前記バースト・モード・リード・リクエストに関連するアドレス、及びバースト・モード信号の受信に応答して、前記制御ユニットが制御信号を生成するステップを更に含む、方法。

【請求項8】

請求項7に記載の方法において、前記メモリ・システムは、前記第1のメモリ・サブ・アレイに関連する第1のワードライン・デコーダと、前記第2のメモリ・サブ・アレイに関連する第2のワードライン・デコーダとを含み、前記方法は、前記第1のワードライン・デコーダ及び前記第2のワードライン・デコーダの双方によるワードライン信号のアサートのタイミングを、前記第1の内側ワードライン、前記第1の外側ワードライン、前記第2の内側ワードライン、及び前記第2の外側ワードラインの各々が前記バースト中にアクティベートされるように制御するステップを更に含む、方法。

【請求項9】

メモリ・システムであって：
第1の内側ワードラインに結合されたメモリ・セルの第1セットと、第1の外側ワードラインに結合されたメモリ・セルの第2セットとを含むメモリ・アレイ；及び
動作のために制御信号を生成するように構成された制御ユニット；
を含み、前記動作は、
バースト・モード・リード・リクエストに応答して、（1）複数の内側ビットラインの各々に結合された前記第1の内側ワードラインにおいて、第1のワードライン信号をアサートし、（2）複数の外側ビットラインの各々に結合された前記第1の外側ワードラインにおいて、第2のワードライン信号をアサートすることを同時に行うステップであって、前記複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第1の部分を含む、ステップ；及び
前記メモリ・セルの第1セット、及び前記メモリ・セルの第2セットの各々から、データをバーストの一部として出力するステップ；
を含む、メモリ・システム。

【請求項10】

請求項9に記載のメモリ・システムにおいて、前記メモリ・セルの第1セット、及び前記メモリ・セルの第2セットの各々は、複数の列に組織されており、前記制御ユニットは、前記データをバーストの一部として出力するために、リード・カラム選択信号のアサートに応答して、前記複数の列の中から一度に一つの列を選択するための制御信号を生成するように更に構成されている、メモリ・システム。

【請求項11】

請求項10に記載のメモリ・システムにおいて、前記複数の列に結合された複数のセンス増幅器を、前記複数の列の各々が対応するセンス増幅器を有するように更に含んでいる、メモリ・システム。

【請求項12】

請求項11に記載のメモリ・システムにおいて、前記メモリ・システムは集積回路の一部として形成されており、前記複数の内側ビットラインの各々は、前記集積回路に関連する第1のメタル層に形成されており、対応する内側ビットラインの上を通るか又は下を通るように構成されている第1の部分は、前記第1のメタル層とは異なる第2のメタル層に形成されている、メモリ・システム。

【請求項13】

請求項12に記載のメモリ・システムにおいて、前記複数の外側ビットラインの各々は、前記第1のメタル層に形成された第2の部分を含み、前記対応する内側ビットラインの上を通るか又は下を通るように構成されている前記第1の部分は、前記第1のメタル層に形成された前記第2の部分に相互接続を介して結合されている、メモリ・システム。

【請求項14】

メモリ・システムであって：
第1のメモリ・サブ・アレイ及び第2のメモリ・サブ・アレイであって、前記第1のメモリ・サブ・アレイは、第1の内側ワードラインに結合されたメモリ・セルの第1セットと、第1の外側ワードラインに結合されたメモリ・セルの第2セットとを含み、前記第2のメモリ・サブ・アレイは、第2の内側ワードラインに結合されたメモリ・セルの第3セットと、第2の外側ワードラインに結合されたメモリ・セルの第4セットとを含み、前記メモリ・セルの第1セット、及び前記メモリ・セルの第2セットの各々は、第1の複数の列に組織されており、前記メモリ・セルの第3セット、及び前記メモリ・セルの第4セットの各々は、第2の複数の列に組織されている、第1のメモリ・サブ・アレイ及び第2のメモリ・サブ・アレイ；及び
動作のために制御信号を生成するように構成された制御ユニット；
を含み、前記動作は：
第1のバースト・モードにおいて、第1のバースト・モード・リード・リクエストに応答して：（1）第1の複数の内側ビットラインの各々に結合された前記第1の内側ワードラインにおいて、第1のワードライン信号をアサートし、（2）第1の複数の外側ビットラインの各々に結合された前記第1の外側ワードラインにおいて、第2のワードライン信号をアサートし、（3）第2の複数の内側ビットラインの各々に結合された前記第2の内側ワードラインにおいて、第3のワードライン信号をアサートし、（4）第2の複数の外側ビットラインの各々に結合された前記第2の外側ワードラインにおいて、第4のワードライン信号をアサートすることを同時に行うステップであって、前記第1の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第1の部分を含み、前記第2の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第2の部分を含む、ステップ；共有されるカラム回路を使用するステップ；及び、前記メモリ・セルの第1セット、前記メモリ・セルの第2セット、前記メモリ・セルの第3セット、及び前記メモリ・セルの第4セットの各々から、データをバーストの一部として出力するステップ；又は
第2のバースト・モードにおいて、第2のモード・リード・リクエストに応答して、（1）第1の複数の内側ビットラインの各々に結合された前記第1の内側ワードラインにおいて、第1のワードライン信号をアサートし、（2）第1の複数の外側ビットラインの各々に結合された前記第1の外側ワードラインにおいて、第2のワードライン信号をアサートすることを同時に行うステップであって、前記第1の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第1の部分を含む、ステップ；及び、前記メモリ・セルの第1セット、及び前記メモリ・セルの第2セットの各々から、データを出力するステップ；
を含む、メモリ・システム。

【請求項15】

請求項14に記載のメモリ・システムにおいて、前記制御ユニットは、前記データをバーストの一部として出力するために、リード・カラム選択信号のアサートに応答して、前記第1の複数の列の中から一度に一つの列を選択するための制御信号を生成するように更に構成されている、メモリ・システム。

【発明の詳細な説明】

【技術分野】

【0001】

背景

【背景技術】

【0002】

プロセッサは、典型的には、集積回路上の単一のダイとして、又は集積回路のスタックの一部としての複数のダイとして集積されたランダム・アクセス・メモリ（例えば、スタティック・ランダム・アクセス・メモリ（SRAM））に結合された少なくとも1つ又は複数の処理コアを含む。機械学習又はその他の人工知能アプリケーションで使用するためのプロセッサは、大きなデータ・チャンクに対する高速アクセスを要求する。一例として、プロセッサは、機械学習を実行するために処理されることを必要とする大量の訓練データ及びウェイトにアクセスすることを必要とする可能性がある。プロセッサの他のアプリケーションも同様に大きなデータ・チャンクに対する高帯域幅アクセスを要求する可能性がある。

【0003】

大きなデータ・チャンクに対する高速アクセスを要求するアプリケーションにおけるプロセッサの要請に追いつくために、メモリ・システムに対する改良の絶え間ないニーズが存在する。

【発明の概要】

【0004】

一例において、本件の開示は、第1のメモリ・サブ・アレイと第2のメモリ・サブ・アレイとを含むメモリ・システムを作動させる方法に関連しており、
第1のメモリ・サブ・アレイは、第1の内側ワードラインに結合されたメモリ・セルの第1セットと、第1の外側ワードラインに結合されたメモリ・セルの第2セットとを含み、及び
第2のメモリ・サブ・アレイは、第2の内側ワードラインに結合されたメモリ・セルの第3セットと、第2の外側ワードラインに結合されたメモリ・セルの第4セットとを含む。方法は、バースト・モード・リード・リクエストに応答して：
（1）第1の複数の内側ビットラインの各々に結合された第1の内側ワードラインにおいて、第1のワードライン信号をアサートし、
（2）第1の複数の外側ビットラインの各々に結合された第1の外側ワードラインにおいて、第2のワードライン信号をアサートし、
（3）第2の複数の内側ビットラインの各々に結合された第2の内側ワードラインにおいて、第3のワードライン信号をアサートし、
（4）第2の複数の外側ビットラインの各々に結合された第2の外側ワードラインにおいて、第4のワードライン信号をアサートすることを同時に行うステップを含む可能性があり、第1の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか（fly over）又は下を通る（fly under）ように構成された第1の部分を含み、第2の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第2の部分を含んでいる。方法は、メモリ・セルの第1セット、メモリ・セルの第2セット、メモリ・セルの第3セット、及びメモリ・セルの第4セットの各々から、データをバーストの一部として出力するステップを更に含む可能性がある。

【0005】

別の例において、本件の開示は、メモリ・アレイを含むメモリ・システムに関連し、メモリ・アレイは、第1の内側ワードラインに結合されたメモリ・セルの第1セットと、第1の外側ワードラインに結合されたメモリ・セルの第2セットとを含む。メモリ・システムは、以下の動作のために制御信号を生成するように構成された制御ユニットを含む可能性があり、その動作は：
バースト・モード・リード・リクエストに応答して、（1）複数の内側ビットラインの各々に結合された第1の内側ワードラインにおいて、第1のワードライン信号をアサートし、（2）複数の外側ビットラインの各々に結合された第1の外側ワードラインにおいて、第2のワードライン信号をアサートすることを同時に行うステップであって、複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第1の部分を含む、ステップ；及び、メモリ・セルの第1セット、及びメモリ・セルの第2セットの各々から、データをバーストの一部として出力するステップを含む。

【0006】

更に別の例において、本件の開示は、第1のメモリ・サブ・アレイと第2のメモリ・サブ・アレイとを含むメモリ・システムに関連し、第1のメモリ・サブ・アレイは、第1の内側ワードラインに結合されたメモリ・セルの第1セットと、第1の外側ワードラインに結合されたメモリ・セルの第2セットとを含み、第2のメモリ・サブ・アレイは、第2の内側ワードラインに結合されたメモリ・セルの第3セットと、第2の外側ワードラインに結合されたメモリ・セルの第4セットとを含み、メモリ・セルの第1セット、及びメモリ・セルの第2セットの各々は、第1の複数の列に組織されており、メモリ・セルの第3セット、及びメモリ・セルの第4セットの各々は、第2の複数の列に組織されている。メモリ・システムは、動作のために制御信号を生成するように構成された制御ユニットを更に含む可能性があり、動作は：第1のバースト・モードにおいて、（1）第1の複数の内側ビットラインの各々に結合された第1の内側ワードラインにおいて、第1のワードライン信号をアサートし、（2）第1の複数の外側ビットラインの各々に結合された第1の外側ワードラインにおいて、第2のワードライン信号をアサートし、（3）第2の複数の内側ビットラインの各々に結合された第2の内側ワードラインにおいて、第3のワードライン信号をアサートし、（4）第2の複数の外側ビットラインの各々に結合された第2の外側ワードラインにおいて、第4のワードライン信号をアサートすることを同時に行うステップであって、第1の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第1の部分を含み、第2の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第2の部分を含む、ステップ；共有されるカラム回路を使用するステップ；及び、メモリ・セルの第1セット、メモリ・セルの第2セット、メモリ・セルの第3セット、及びメモリ・セルの第4セットの各々から、データをバーストの一部として出力するステップを含む。代替的に、第2のバースト・モードにおいて、制御ユニットは、動作のために制御信号を生成するように構成される可能性があり、動作は：第2のモード・リード・リクエストに応答して、（1）第1の複数の内側ビットラインの各々に結合された第1の内側ワードラインにおいて、第1のワードライン信号をアサートし、（2）第1の複数の外側ビットラインの各々に結合された第1の外側ワードラインにおいて、第2のワードライン信号をアサートすることを同時に行うステップであって、第1の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第1の部分を含む、ステップ；及び、メモリ・セルの第1セット、及びメモリ・セルの第2セットの各々から、データを出力するステップを含む。

【0007】

この概要は、以下の詳細な説明において更に説明される概念のうちの選択したものを簡略化された形態で紹介するために提供されている。この概要は、クレームされる対象事項の重要な特徴又は本質的な特徴を特定するようには意図されておらず、クレームされる対象事項の範囲を限定するために使用されるようにも意図されていない。

【図面の簡単な説明】

【0008】

本開示は、例示によって説明されており、添付図面によっては限定されず、図中、同様な参照は同様な要素を示す。図中の要素は、簡潔性及び明瞭性のために示されており、必ずしも寸法通りであるとは限らない。

【図1】図1は、一例による、バースト・モード読み込み動作において使用するためのフライング・ビットライン（flying bitlines）を有するメモリの概略図である。

【図2】図2は、一例による図1のメモリの一部の図を示す。

【図3】図3は、一例による図1のメモリで使用するためのフライング・ビットラインの実装の断面図を示す。

【図4】図4は、図1のメモリを含むメモリ・システムの図を示す。

【図5】図5は、一例による図4のメモリ・システムを使用して実行されるバースト・モード読み込み関連する波形を示す。

【図6】図6は、一例による図4のメモリ・システムを使用してバースト・モード読み込みを実行する方法のフローチャートを示す。

【発明を実施するための形態】

【0009】

本開示で説明する例は、改善されたメモリ読み込み動作、特にバースト・モード読み込み動作のためのフライング・ビットラインを有するメモリに関連する。従来、メモリからのデータの読み込みは、バースト動作の一部としてでさえ、エネルギー効率的ではなく、より高速な処理コアからのデータの要請に見合うほどに十分高い帯域幅を有していない可能性がある。これは、読み込みリクエストに応答してメモリからデータを受信するまでに、より長く待機しなければならない、プロセッサに結び付いたエネルギー効率の悪いメモリを招く結果となる。本開示における特定の例は、バースト・モード読み込み動作のエネルギー効率を改善し、より高速な処理コア又はその他の処理ロジック（例えば、FPGAロジック）からのデータに対する要請を満たすために、より高い帯域幅をサポートするメモリ・システムに関連する。

【0010】

図1は、一例による、バースト・モード読み込み動作において使用するためのフライング・ビットラインを有するメモリ100の概略図を示す。メモリ100は、メモリ・サブ・アレイ110とメモリ・サブ・アレイ150とを含む可能性がある。メモリ・サブ・アレイ110は、内側の行に対応するワードライン（WL）（例えば、ワードライン120）のセットと、外側の行に対応するワードライン（WL）（例えば、ワードライン130）の別のセットとを含む可能性がある。メモリ・サブ・アレイ110は、内側ビットライン112，114，116，118のセットと、外側ビットライン122，124，126，128のセットとを更に含む可能性がある。同様に、メモリ・サブ・アレイ150は、内側ワードライン（WL）（例えば、ワードライン160）のセットと、外側ワードライン（WL）（例えば、ワードライン170）の別のセットとを含む可能性がある。メモリ・サブ・アレイ150は、内側ビットライン152，154，156，158のセットと、外側ビットライン162，164，166，168のセットとを更に含む可能性がある。一例では、バースト読み込み動作中に、メモリ・サブ・アレイ110のワードライン120，130の各々と、メモリ・サブ・アレイ150のワードライン160，170の各々とは同時にアサートされて、メモリ・サブ・アレイの各々の内側ビットラインと外側ビットラインの両方に接続されたメモリ・セルに対するアクセスを許容することが可能である。

【0011】

引き続き図1を参照すると、
内側ビットライン112，114，116，118，及び外側ビットライン122，124，126，128の各々は、共有カラム・マルチプレクサ（mux）132に結合される可能性がある。外側ビットラインの各々は、内側ビットラインの“上を越える（fly over）”又は“下を潜る（fly under）”方式で集積回路の一部として実装される可能性がある。このようにして、内側ビットライン112，114，116，118，及び外側ビットライン122，124，126，128の各々は、共有されるカラム・マルチプレクサ（mux）132に結合される可能性がある。メモリ・サブ・アレイ110は、内側ビットラインと外側ビットラインの追加のセットであって、それぞれの共有カラム・マルチプレクサ（例えば、カラムmux 134及びカラムmux 136）に結合される可能性のあるものを含む可能性がある。内側ビットライン152，154，156，158，及び外側ビットライン162，164，166，168の各々は、カラム・マルチプレクサ（mux）172に結合される可能性がある。メモリ・サブ・アレイ150は、内側ビットラインと外側ビットラインの追加のセットであって、それぞれの共有カラム・マルチプレクサ（例えば、列mux 174及びカラムmux 176）に結合される可能性のあるものを含む可能性がある。カラムmux 132及びカラムmux 172の両方が、共有カラム回路182に結合される可能性がある。同様に、カラムmux 134及びカラムmux 174の両方が、共有カラム回路184に結合される可能性がある。更に、カラムmux 136及びカラムmux 176の両方が、共有カラム回路186に結合される可能性がある。本件で使用される場合、「外側ワードライン（outer
wordlines）」という用語は、カラム回路（例えば、カラム回路182，184，又は186）から空間的により遠いメモリ行を含み、「内側ワードライン（inner wordlines）」という用語は、カラム回路に空間的により近いメモリ行を含む。本件で使用される場合、「外側ビットライン（outer bitlines）」という用語は、「外側ワードライン」が発火した場合にアクセスされるメモリ・セルを有するビットラインを含み、また、「内側ビットライン（inner bitlines）」という用語は、「内側ワードライン」が発火した場合にアクセスされるメモリ・セルを有するビットラインを含む。

【0012】

更に図1を参照すると、ワードライン信号は、ワードライン・ドライバを含む行デコーダ（図1には図示せず）を使用してアサートされる可能性がある。行デコーダは、アドレス信号をデコードし、対応するワードライン・ドライバを使用して適切なワードラインをアサートする可能性がある。ビットライン信号は、カラム回路（例えば、カラム回路182，184，186のうちの1つ）を使用してアサートされる可能性がある。センス増幅器又はその他の同様な回路は、ビットラインにおける電圧を感知する前に、ビットラインをプリチャージしておくために使用される可能性がある。メモリ100の動作の更なる詳細は、図4のメモリ・システム400及び図5に示される波形500に関連して説明される。

【0013】

図1を引き続き参照すると、バースト・モード読み込み動作に関し、一例では、メモリ・サブ・アレイの各々における2つのワードラインが一緒に発火される可能性があり、リード・カラム選択信号アドレスは順次インクリメントされる可能性がある。従って、一例において、メモリ・サブ・アレイ110内のワードライン120及び130と、メモリ・サブ・アレイ150内のワードライン160及び170とが、一緒に発火される可能性がある。いったん発火されたこれらのワードラインは、メモリ・サブ・アレイ110及び150の各カラムに対応する内側ビットライン及び外側ビットラインの双方が出力データ・ビットを有するまで、この状態に保持される可能性がある。有利なことに、この構成を利用すると、バースト・モード読み込みサイクル当たりのエネルギー消費をより少なくしながら、より多くのデータ・ビットがバースト読み込み動作ごとに出力される可能性がある。一例として、バースト・モード読み込み動作の一部として、2倍のビット数が、改善されたアクセス時間で出力される可能性がある。メモリ100の（bits/psで測定される）全体的な帯域幅は、従来のメモリの帯域幅よりも約22パーセント高くなる可能性がある。一例として、より多数のデータ・ワードに対して同時にアドレスをデコードすることによって、アドレス復号化時間は節約される可能性がある。同時に、バースト・モード読み込み動作の一部として消費されるビット当たりのエネルギーは、従来のメモリによって消費されるビット当たりのエネルギーよりも約25パーセント低くなる可能性がある。更に、実効的なビットライン負荷は削減される可能性があり、なぜなら、内側ビットラインを外側ビットラインから分離することなく、メモリ・セル数の倍増（例えば、256セル vs. 128セル）が各ビットラインに関連付けられる可能性があるからである。削減された実効ビットライン負荷は、各ビットラインにおける信号発展時間を、従来の信号発展時間の約0.6倍にまで更に短縮する可能性がある。図1は、特定の方式で配置された特定数の構成要素を含むものとしてメモリ100を示しているが、メモリ100は、別様に配置された追加の又はより少ない構成要素を含む可能性がある。

【0014】

図2は、一例による、バースト・モード読み込み動作において使用するためのフライング・ビットラインを有するメモリの一部分200の図を示す。一部分200は、図1のメモリ・サブ・アレイ110の一部分の更なる詳細を示す。図1に関して先に説明したように、カラム回路を共有する各メモリ・サブ・アレイは、内側ビットラインと外側ビットラインの双方を含む可能性がある。一例として、図2は、内側ビットライン212，214と、外側ビットライン216，218とを示す。メモリ・セル（例えば、スタティック・ランダム・アクセス・メモリ（SRAM）セル）は、ビットラインに結合される可能性がある。一例として、図2では、メモリ・セル222，224，226は、内側ビットライン212，214に結合されるように示されており、メモリ・セル232，234，236は、外側ビットライン216，218に結合されるように示されている。メモリ・セルの各行は、対応するワードラインによって駆動される可能性がある。図2は、外側行において、メモリ・セル232を含むメモリ・セルに結合されたワードライン（WL1）242と、内側行において、メモリ・セル222を含むメモリ・セルに結合されたワードライン（WL2）244とを示す。各メモリ・セルは、交差結合されたインバータと追加のトランジスタとを含む可能性がある。一例では、各メモリ・セルは、6トランジスタ（6T）メモリ・セルとして実装される可能性がある。別様に配置された他の個数のセルが使用される可能性もある。更に、メモリ技術はSRAMに限定されず、相変化メモリや磁気ランダム・アクセス・メモリを含む他の種類のメモリを含む可能性もある。

【0015】

引き続き図2を参照すると、外側ビットライン（例えば、外側ビットライン216，218）の各々は、そのような外側ビットラインの少なくとも一部分が、対応する内側ビットライン（例えば、内側ビットライン212，214）に対してフライング・オーバー又はフライング・アンダーの位置関係にあるような方法で、集積回路の一部として実装される可能性がある。このようにして、内側ビットライン212，214及び外側ビットライン216，218の各々は、共有カラム・マルチプレクサ（mux）270、又は別の共有カラム回路に結合される可能性がある。図2に示されるように、各々の外側ビットライン（BLビットライン及びBLBビットラインの双方を含む）は、2つの部分：外側ワードライン（例えば、WL1 242）が発火された場合にアクセスされる第1の部分（例えば、部分252，262の各々）と、内側ワードライン（例えば、WL2 244）が発火された場合にアクセスされる第2の部分（例えば、部分256，266の各々）とを含む可能性がある。外側ビットラインのそれぞれの部分は、相互接続を介して結合される可能性がある。一例として、外側ビットライン（BL）の一部分252は、相互接続254を介して外側ビットライン（BL）の一部分256に結合される。同様に、一例として、外側ビットライン（BLB）の一部分262は、相互接続264を介して外側ビットライン（BLB）の一部分266に結合される。相互接続254，264は、外側ビットラインの2つの部分を電気的に接続することが可能なジャンパー（jumper）又はその他の構造として実装される可能性がある。更に、図2に示されるように、この例では、外側ビットラインの一部分256，266は、対応する内側ビットラインの「上を通る」又は「下を通る」部分である

【0016】

更に図2を参照すると、この例では、（RDYSEL_Bというラベルが付された）リード・カラム選択信号を使用して、メモリに関連付けられた適切なカラムを選択し、メモリ・セルに記憶されたデータを出力することが可能である。この例では、リード・カラム選択信号（RDYSEL_B信号）は、論理・高ではなく論理・低である場合にアサートされるものとして示されている。センス増幅器280は、電圧差を増幅することによって正のビットライン（BL）と負のビットライン（BLB）との間の電圧差を感知することが可能であり、次いで、その電圧差に基づいて、記憶されているビットが論理1ビットであるか又は論理0ビットであるかを決定することが可能である。出力ビットは、出力データ・ラッチ290に格納されることが可能である。リード・カラム選択信号（RDYSEL_B信号）を使用して、データ・ワードを読み出すためにカラムを選択すると、選択されたビットラインに関連するセンス増幅器は、図2においてSAENというラベルが付されている信号を介して、イネーブルにされることが可能である。一例では、図4に関連して後述されるように、図4の制御ユニット430は、対応するリード・カラム選択信号（RDYSEL_B信号）のアサート解除（de-assertion）に応答して、センス・イネーブル（SAEN）信号をアサートすることが可能である。図2に示されるように、（例えば、SAENというラベルが付された信号をアサートすることによって）センス増幅器280をイネーブルにする前に、センス増幅器280は、SAPCHG_Bというラベルが付された信号のアサートに応答してプリチャージされる可能性があり、その信号は論理・高信号とは逆の論理・低信号としてアサートされるように示されている。これらの信号の追加の詳細及びそれらの互いの関係は、図4及び図5に関して更に提供される。

【0017】

図3は、一例による図1のメモリ100で使用するためのフライング・ビットラインの実装形態の断面図300を示す。断面図300は、メモリ100を含む可能性がある集積回路の一部分のみを示す。更に、断面図300は、図1のメモリ100で使用するためのフライング・ビットラインの実装に関連するもののみを詳細を示す。メモリを有する集積回路100は、基板310を含む可能性がある。基板310は、集積回路に関連するダイに対応する可能性がある。半導体処理技術を用いて、金属層、誘電体層、及びその他の層を含む様々な層が形成される可能性がある。この例では、金属層M0に形成される可能性のある内側ビットラインのうちの1つ（例えば、図2のビットライン212）の断面図320が示されている。断面図320は点線で示されており、なぜなら、内側ビットラインは外側ビットラインの断面と同じ面内では見えない可能性があるからである。更に、少なくとも部分的に金属層M0に形成される可能性がある外側ビットラインのうちの1つの部分（例えば、図2の外側ビットライン216と同様な外側ビットラインの一部分252）の断面図330が示されている。外側ビットラインの一部分の断面図340は、内側ビットラインの断面図320の上を通るように示されている。この例では、外側ビットラインのフライング部分は、金属層M2内に形成される可能性がある。更に、断面図350は、外側ビットラインの2つの部分を接続する相互接続構造（例えば、ジャンパー）の一部分を示す。ビア又は他の機構を使用して、金属層M0に形成された外側ビットラインの一部分を、金属層M2に形成された外側ビットラインの一部分と接続することが可能である。図3は、層の特定の配置及びそれらの間の相互接続を示しているが、フライング・ビットラインは、異なる相互接続を有する層の異なる配置を使用して形成される可能性がある。一例として、図3は、内側ビットラインの「上を通る」外側ビットラインを示しているが、外側ビットラインは、内側ビットラインの「下を通る」ように形成されてもよい。更に、ビットラインは、互いの真下又は真上にあることを必要とせず、互いにずれた位置関係（offset）にあってもよい。

【0018】

図4は、図1のメモリ100を含むメモリ・システム400の図を示す。メモリ・システム400は、1つ以上の処理コアを有する集積回路内でSRAMとして含まれていてもよい。そのような集積回路は、中央処理ユニット（CPU）（シングル・コア又はマルチ・コア）、グラフィックス処理ユニット（GPU）、又はフィールド・プログラマブル・ゲート・アレイ（FPGA）として実施される可能性がある。メモリ・システム400は、FPGAの一部としてのブロックRAM（block
RAM，BRAM）として実施される可能性がある。メモリ・システム400は、スタンドアロン・メモリ・システムとして実施される可能性もある。代替的に、メモリ・システム400は、3Dスタック・システム（例えば、高帯域幅メモリ（HBM）システム）の一部としてロジックと統合されてもよい。メモリ・システム400は、図4に示されるように配置された2つのメモリ・サブ・アレイ：メモリ・サブ・アレイ410及びメモリ・サブ・アレイ450を含む可能性がある。メモリ・システム400は、メモリ・サブ・アレイ410に結合されたワードライン・デコーダ412と、メモリ・サブ・アレイ450に結合された別のワードライン・デコーダ452とを更に含む可能性がある。カラム回路414は、メモリ・サブ・アレイ410に含まれるビットライン（内側ビットライン及び外側ビットラインの両方）とのインターフェースを為すように、メモリ・サブ・アレイ410に結合される可能性がある。同様に、カラム回路454は、メモリ・サブ・アレイ450に含まれるビットライン（内側ビットライン及び外側ビットラインの両方）とのインターフェースを為すように、メモリ・サブ・アレイ450に結合される可能性がある。I/O回路440は、カラム回路414及びカラム回路454の両方に結合される可能性がある。メモリ・システム400は制御ユニット430を更に含む可能性があり、制御ユニット430は、少なくともワードライン・デコーダ412、ワードライン・デコーダ452、カラム回路414、カラム回路454、及びI/O回路440に結合されることが可能である。

【0019】

引き続き図4を参照すると、制御ユニット430は、メモリ・システム400の様々な構成要素の動作を制御するための制御信号を生成することが可能である。一例として、制御ユニット430は、任意の読み込み/書き込み信号、バースト・モード信号、及びアドレスを処理する可能性がある。一例では、制御ユニット430は、タイミング回路、有限状態マシン、及びその他のロジックを、適切な制御信号の生成を可能にするために含む可能性がある。一例として、制御ユニット430は制御信号を生成することが可能であり、制御信号は、図5に関して更に説明されるバースト・モード動作をもたらす他の信号を（直接的又は間接的に）生成することが可能である。図4は、特定の方法で配置された特定の数の構成要素を含むものとしてメモリ・システム400を示しているが、メモリ・システム400は、異なる方法で配置された追加の又はより少ない構成要素を含む可能性がある。一例として、制御ユニット430は、メモリ・システム400が複数の異なるバースト・モードで動作することを可能にするように構成されていてもよい。あるバースト・モードでは、メモリ・サブ・アレイ（例えば、メモリ・サブ・アレイ410， 450）ごとに2つのワードラインが、メモリ・セルからデータを出力するために同時にアサートされる可能性がある。代替的に、別のバースト・モードでは、メモリ・サブ・アレイのうちの1つ（例えば、メモリ・サブ・アレイ410，450のうちの1つ）のための唯2つのワードラインが、一度にアクティベートされる可能性がある。他のメモリ・サブ・アレイ（例えば、メモリ・サブ・アレイ410，450のうちの別の1つ）のための他の2つのワードラインは、第1のメモリ・サブ・アレイからデータを出力した直後にアクティベートされる可能性がある。2つのメモリ・サブ・アレイに対応する4つ全てのワードラインが順次アサートされるまで、第3のバースト・モードの一部として、メモリ・サブ・アレイ（例えば、メモリ・サブ・アレイ410，450）ごとに1つのワードラインが一度にアサートされる可能性がある。それでもデータ・ワードはシングル・バーストの一部として出力される可能性がある。更に、図4は2つのメモリ・サブ・アレイ（例えば、メモリ・サブ・アレイ410，450）を示しているが、メモリ・システム400は1つのサブ・アレイのみを含む可能性がある。

【0020】

図5は、一例による図4のメモリ・システム400を使用して実行されるバースト・モード読み込みに関連する波形500を示す。先に説明したように、メモリ・システム400は、メモリ・サブ・アレイごとの2つのワードラインの同時アサートに応答して、ビットを出力するように構成された内側ビットラインと外側ビットラインの両方を有するメモリ・サブ・アレイを含むことが可能である。メモリ・システム400は、バースト・モード・サイクル毎に特定の数のデータ・ワードを出力するように構成されることが可能である。図5に関して説明されるメモリ・システム400の動作は、メモリ・システム400がバースト・モード読み込み動作リクエストに応答して16個のデータ・ワードを出力するように構成されていることを仮定している。出力されるデータ・ワードの数は、メモリ・サブ・アレイ当たりのカラム数に依存する可能性がある。波形500は、図1のメモリ100を含むメモリ・システム400の動作に対応する内部波形を示す。波形500は、メモリ・システム400に関連する内部クロック信号（CLK）を示す。このクロック信号は、メモリ・システム400に関連する様々な信号のアサート及びアサート解除のタイミングを調整するために使用される可能性がある。波形500は、メモリ・システム400に関連する制御ユニット430によって処理されることが可能であるバースト・モード信号（BURST）を更に示す。更に、波形500は、バースト・モードで読み込まれることになるデータ（例えば、ADDR1）のアドレス（ADDR）を提供していることを示す。この例では、BURST信号のアサートは、読み込み動作が、非バースト・モード動作とは逆のバースト・モード読み込み動作であることを、制御ユニット430に示す。これに応答して、制御ユニット430は、有限状態マシン及びタイマを含むロジックを起動して、メモリ・システム400に関連する他の信号の内部タイミングを制御することが可能である。

【0021】

引き続き図5を参照すると、バースト・モード信号（BURST）及びアドレス（ADDR1）に応答して、制御ユニット430は、メモリ・サブ・アレイの各々について、（例えば、メモリ・サブ・アレイ410についての2つのワードライン及びメモリ・サブ・アレイ450について2つのワードラインのような）何れの2つのワードラインが発火されることを必要とするかを決定することが可能である。ワードラインを発火する前に、制御ユニット430は、メモリ・サブ・アレイ410及びメモリ・サブ・アレイ450の両方に対してビットライン・プリチャージ信号（図5においてBLPCHG_B<1,2>というラベルが付された波形）をアサートすることによって、内側ビットライン及び外側ビットラインの両方をプリチャージすることが可能である。この例では、ビットライン・プリチャージ信号は、信号が論理・高とは逆の論理・低である場合にアサートされるものとして示されている。いったんプリチャージされると、2つのサブ・アレイに関するビットライン・プリチャージ信号は、図5に示されるようにアサート解除され、適切なワードライン信号が同時にアサートされる。一例では、アドレス（ADDR1）は、適切なワードラインの選択のために少なくとも2つのアドレス・ビットを含む可能性がある。ワードライン・デコーダ（例えば、ワードライン・デコーダ412及びワードライン・デコーダ452）は、適切なワードラインを発火させることが可能である。この例では、制御ユニット430は、ワードライン信号のアサートのタイミングを制御するために、制御信号をワードライン・デコーダに提供することが可能である。一例として、制御ユニット430は、ビットライン・プリチャージ信号（BLPCHG_B<1,2>）のアサート解除から一定の時間が経過した後に、ワードラインを発火させることが可能な制御信号をアサートすることが可能である。描写を容易にするために、波形500は、単一のワードライン（WL）の発火を示しているが、この例では、4つのワードライン－－－－2つのワードラインはメモリ・サブ・アレイ410に対応し、2つのワードラインはメモリ・サブ・アレイ450に対応する－－－－が同時に発火される。有利なことに、バースト・モード読み込み動作では、複数のワードが、ワードラインを発火し直すことを必要とすることなく、出力することが可能である。これは、ワードライン信号がバーストの持続時間の間にアサートされたままに維持されて、アクセスされている内側ビットラインと外側ビットラインの両方がバースト読み込み動作中にアクティブに保持されることを保証しているからである。

【0022】

更に図5を参照すると、メモリ・サブ・アレイ410及びサブ・アレイ450の両方に対応する内側ビットライン及び外側ビットラインの両方に結合されたメモリ・セルの読み込みを可能にするカラム選択信号は、一度に1つのデータ・ワードを読み込むために順次アサートされることが可能である。リード・カラム選択信号（RDYSEL_B<15:0>というラベルが付されている）は、メモリ・セルに記憶されているデータを出力するために、メモリ・システム400に関連付けられている適切なカラムを選択するために制御ユニット430によって生成される例示的な信号を示す。この例では、他の信号とは異なり、リード・カラム選択信号（RDYSEL_B信号）は、論理高とは逆の論理低である場合にアサートされるものとして示されている。リード・カラム選択信号（RDYSEL_B<15:0>信号）を使用して、データ・ワードを読み出すためにカラムを選択すると、選択されたビットラインに関連するセンス増幅器は、図5においてSAENというラベルが付されている信号を介してイネーブルにされることが可能である。一例では、制御ユニット430は、対応するリード・カラム選択信号（RDYSEL_B<15:0>信号）のアサート解除に応答して、センス・イネーブル（SAEN）信号をアサートする可能性がある。図5に示されるように、センス増幅器をイネーブルにする前に、読み込みのために選択されたカラムに関連付けられたセンス増幅器は、SAPCHG_Bというラベルが付された信号をアサートすることによってプリチャージされることが可能であり、これは、論理高信号とは逆の論理低信号としてアサートされるように示されている。この例では、センス増幅器（例えば、図2のセンス増幅器280であり、図4のメモリ・システム400のカラム回路414及びカラム回路454の一部分として含まれる可能性があるもの）は、電圧差を増幅することによって正のビットライン（BL）と負のビットライン（BLB）との間の電圧差を感知することが可能であり、次いで、電圧差に基づいて、記憶されていたビットが論理1ビットであるか又は論理0ビットであるかを判別することが可能である。

【0023】

引き続き図5を参照すると、データ・ワードD0が出力された後（DOUTというラベルが付されている波形の一部として出力されるものとして示されている）、クロック・サイクル（例えば、クロック・サイクルCLK2，CLK3，...CLK16）ごとに、別のデータ・ワード（例えば、データ・ワードD1，D2，...D15）がメモリ・システム400によって出力されることが可能である。図5は、バースト・モード読み込み動作に関連するアドレスの受信後に、第1のデータ・ワードが一定時間（例えば、2クロック・サイクル）で出力されるメモリ・システムに対応する波形を示しているが、メモリ・システムに対する改造が、アドレスの受信後に出力される第1のデータ・ワードに対するクロック・サイクル数の増加又は減少をもたらす可能性がある。更に、メモリ・アレイのサイズに応じて、バースト・モード読み込み動作ごとに、より多くの又はより少ないデータ・ワードが出力される可能性がある。更に、唯1つの又は2つのデータ・ワードが読み込みリクエストごとに出力されるノーマル・モード（例えば、読み込みリクエストを発行する処理ロジックによって、バースト・モード信号（BURST）がアサートされない場合）において、メモリ・システム400が動作する可能性がある。

【0024】

図6は、一例による図4のメモリ・システム400を使用してバースト・モード読み込みを実行する方法のフローチャート600を示す。一例において、フローチャート600に関して説明されるステップは、メモリ・システム400に関連付けられた制御信号（例えば、図4の制御ユニット430によって生成される制御信号）のアサートに（直接的又は間接的に）応答して実行されることが可能である。ステップ610は、バースト・モード・リード・リクエストに応答して：（1）第1の複数の内側ビットラインの各々に結合された第1の内側ワードラインにおいて、第1のワードライン信号をアサートし、（2）第1の複数の外側ビットラインの各々に結合された第1の外側ワードラインにおいて、第2のワードライン信号をアサートし、（3）第2の複数の内側ビットラインの各々に結合された第2の内側ワードラインにおいて、第3のワードライン信号をアサートし、（4）第2の複数の外側ビットラインの各々に結合された第2の外側ワードラインにおいて、第4のワードライン信号をアサートすることを同時に行うステップを含む可能性があり、ここで、第1の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第1の部分を含み、第2の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第2の部分を含んでいる。先に説明したように、バースト・モード・リクエストは、図5においてBURSTというラベルが付された信号をアサートすることを含む可能性がある。これに応答して、複数のワードライン（例えば、図4のメモリ・サブ・アレイ410に関連付けられた2つのワードライン、及び図4のメモリ・サブ・アレイ450に関連付けられた2つのワードライン）が、制御ユニット430からの制御信号に基づいてアサートされる可能性がある。

【0025】

ステップ620は、メモリ・セルの第1セット、メモリ・セルの第2セット、メモリ・セルの第3セット、及びメモリ・セルの第4セットの各々から、データをバーストの一部として出力するステップを含む可能性がある。出力するステップに関する更なる詳細は、図4及び図5に関して提供されている。一例として、図5は、複数のデータ・ワードを示すDOUT波形がバーストの一部として出力されることを示している。

【0026】

結論として、一例において、本件の開示は、第1のメモリ・サブ・アレイと第2のメモリ・サブ・アレイとを含むメモリ・システムを動作させるための方法に関連し、第1のメモリ・サブ・アレイは、第1の内側ワードラインに結合されたメモリ・セルの第1セットと、第1の外側ワードラインに結合されたメモリ・セルの第2セットとを含み、第2のメモリ・サブ・アレイは、第2の内側ワードラインに結合されたメモリ・セルの第3セットと、第2の外側ワードラインに結合されたメモリ・セルの第4セットとを含む。方法は、バースト・モード・リード・リクエストに応答して：（1）第1の複数の内側ビットラインの各々に結合された第1の内側ワードラインにおいて、第1のワードライン信号をアサートし、（2）第1の複数の外側ビットラインの各々に結合された第1の外側ワードラインにおいて、第2のワードライン信号をアサートし、（3）第2の複数の内側ビットラインの各々に結合された第2の内側ワードラインにおいて、第3のワードライン信号をアサートし、（4）第2の複数の外側ビットラインの各々に結合された第2の外側ワードラインにおいて、第4のワードライン信号をアサートすることを同時に行うステップを含む可能性があり、ここで、第1の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第1の部分を含み、第2の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第2の部分を含んでいる。方法は、メモリ・セルの第1セット、メモリ・セルの第2セット、メモリ・セルの第3セット、及びメモリ・セルの第4セットの各々から、データをバーストの一部として出力するステップを更に含む可能性がある。

【0027】

メモリ・セルの第1セット、及びメモリ・セルの第2セットの各々は、第1の複数の列に組織されており、方法は、データをバーストの一部として出力するために、リード・カラム選択信号のアサートに応答して、第1の複数の列の中から一度に一つの列を選択するステップを更に含む可能性がある。メモリ・セルの第3セット、及びメモリ・セルの第4セットの各々は、第2の複数の列に組織されており、方法は、データをバーストの一部として出力するために、リード・カラム選択信号のアサートに応答して、第2の複数の列の中から一度に一つの列を選択するステップを更に含む可能性がある。

【0028】

メモリ・システムは集積回路の一部として形成される可能性があり、第1の複数の内側ビットライン、及び第2の複数の内側ビットラインの各々は、集積回路に関連する第1のメタル層に形成される可能性があり、対応する内側ビットラインの上を通るか又は下を通るように構成されている第1の部分、及び、対応する内側ビットラインの上を通るか又は下を通るように構成されている第2の部分の各々は、第1のメタル層とは異なる第2のメタル層に形成される可能性がある。第1の複数の外側ビットラインの各々は、第1のメタル層に形成された第2の部分を含み、対応する内側ビットラインの上を通るか又は下を通るように構成されている第1の部分は、第1のメタル層に形成された第2の部分に相互接続を介して結合される可能性がある。第2の複数の外側ビットラインの各々は、第1のメタル層に形成された第2の部分を含み、対応する内側ビットラインの上を通るか又は下を通るように構成されている第2の部分は、第1のメタル層に形成された第2の部分に相互接続を介して結合される可能性がある。

【0029】

メモリ・システムは制御ユニットを含む可能性があり、方法は、バースト・モード・リード・リクエストに関連するアドレス、及びバースト・モード信号の受信に応答して、制御ユニットが制御信号を生成するステップを更に含む可能性がある。メモリ・システムは、第1のメモリ・サブ・アレイに関連する第1のワードライン・デコーダと、第2のメモリ・サブ・アレイに関連する第2のワードライン・デコーダとを更に含む可能性がある。方法は、第1のワードライン・デコーダ及び第2のワードライン・デコーダの双方によるワードライン信号のアサートのタイミングを、第1の内側ワードライン、第1の外側ワードライン、第2の内側ワードライン、及び第2の外側ワードラインの各々がバースト期間中にアクティベートされるように制御するステップを更に含む可能性がある。

【0030】

別の例において、本件の開示は、第1の内側ワードラインに結合されたメモリ・セルの第1セットと、第1の外側ワードラインに結合されたメモリ・セルの第2セットとを含むメモリ・アレイを含むメモリ・システムに関連する。メモリ・システムは、動作のために制御信号を生成するように構成された制御ユニットを更に含む可能性があり、動作は：バースト・モード・リード・リクエストに応答して、（1）複数の内側ビットラインの各々に結合された第1の内側ワードラインにおいて、第1のワードライン信号をアサートし、（2）複数の外側ビットラインの各々に結合された第1の外側ワードラインにおいて、第2のワードライン信号をアサートすることを同時に行うステップであって、複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第1の部分を含む、ステップ；及び、メモリ・セルの第1セット、及びメモリ・セルの第2セットの各々から、データをバーストの一部として出力するステップを含む。

【0031】

メモリ・セルの第1セット、及びメモリ・セルの第2セットの各々は、複数の列に組織されており、制御ユニットは、データをバーストの一部として出力するために、リード・カラム選択信号のアサートに応答して、複数の列の中から一度に一つの列を選択するための制御信号を生成するように更に構成されている可能性がある。メモリ・システムは、複数の列に結合された複数のセンス増幅器を更に含む可能性があり、その結果、複数の列は対応するセンス増幅器を有するようになる。

【0032】

メモリ・システムは集積回路の一部として形成される可能性があり、複数の内側ビットラインの各々は、集積回路に関連する第1のメタル層に形成される可能性があり、対応する内側ビットラインの上を通るか又は下を通るように構成されている第1の部分は、第1のメタル層とは異なる第2のメタル層に形成されている可能性がある。複数の外側ビットラインの各々は、第1のメタル層に形成された第2の部分を含み、対応する内側ビットラインの上を通るか又は下を通るように構成されている第1の部分は、第1のメタル層に形成された第2の部分に相互接続を介して結合されている可能性がある。

【0033】

更に別の例において、本件の開示は、第1のメモリ・サブ・アレイ及び第2のメモリ・サブ・アレイを含むメモリ・システムに関連しており、第1のメモリ・サブ・アレイは、第1の内側ワードラインに結合されたメモリ・セルの第1セットと、第1の外側ワードラインに結合されたメモリ・セルの第2セットとを含み、第2のメモリ・サブ・アレイは、第2の内側ワードラインに結合されたメモリ・セルの第3セットと、第2の外側ワードラインに結合されたメモリ・セルの第4セットとを含み、メモリ・セルの第1セット、及びメモリ・セルの第2セットの各々は、第1の複数の列に組織されており、メモリ・セルの第3セット、及び前記メモリ・セルの第4セットの各々は、第2の複数の列に組織されている。メモリ・システムは、動作のために制御信号を生成するように構成された制御ユニットを更に含み、動作は：第1のバースト・モードにおいて、第1のバースト・モード・リード・リクエストに応答して：（1）第1の複数の内側ビットラインの各々に結合された第1の内側ワードラインにおいて、第1のワードライン信号をアサートし、（2）第1の複数の外側ビットラインの各々に結合された第1の外側ワードラインにおいて、第2のワードライン信号をアサートし、（3）第2の複数の内側ビットラインの各々に結合された第2の内側ワードラインにおいて、第3のワードライン信号をアサートし、（4）第2の複数の外側ビットラインの各々に結合された第2の外側ワードラインにおいて、第4のワードライン信号をアサートすることを同時に行うステップであって、第1の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第1の部分を含み、第2の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第2の部分を含む、ステップ；共有されるカラム回路を使用するステップ；及び、メモリ・セルの第1セット、メモリ・セルの第2セット、メモリ・セルの第3セット、及びメモリ・セルの第4セットの各々から、データをバーストの一部として出力するステップを含む。
代替的に、第2のバースト・モードにおいて、制御ユニットは、動作のために制御信号を生成するように構成される可能性があり、動作は、第2のモード・リード・リクエストに応答して、（1）第1の複数の内側ビットラインの各々に結合された第1の内側ワードラインにおいて、第1のワードライン信号をアサートし、（2）第1の複数の外側ビットラインの各々に結合された第1の外側ワードラインにおいて、第2のワードライン信号をアサートすることを同時に行うステップであって、第1の複数の外側ビットラインの各々は対応する内側ビットラインの上を通るか又は下を通るように構成された第1の部分を含む、ステップ；及び、メモリ・セルの第1セット、及び前記メモリ・セルの第2セットの各々から、データを出力するステップを含む。

【0034】

制御ユニットは、データをバーストの一部として出力するために、リード・カラム選択信号のアサートに応答して、第1の複数の列の中から一度に一つの列を選択するための制御信号を生成するように更に構成されている可能性がある。制御ユニットは、データをバーストの一部として出力するために、リード・カラム選択信号のアサートに応答して、第2の複数の列の中から一度に一つの列を選択するための制御信号を生成するように更に構成されている可能性がある。メモリ・システムは、第1の複数の列及び第2の複数の列に結合された複数のセンス増幅器を含む可能性があり、その結果、第1の複数の列及び第2の複数の列の各々が、複数のセンス増幅器の中から対応する共有センス増幅器を有することが可能になる。

【0035】

メモリ・システムは集積回路の一部として形成されている可能性があり、第1の複数の内側ビットライン、及び第2の複数の内側ビットラインの各々は、集積回路に関連する第1のメタル層に形成されており、対応する内側ビットラインの上を通るか又は下を通るように構成されている第1の部分、及び、対応する内側ビットラインの上を通るか又は下を通るように構成されている第2の部分の各々は、第1のメタル層とは異なる第2のメタル層に形成されている。第1の複数の外側ビットラインの各々は、第1のメタル層に形成された第2の部分を含む可能性があり、対応する内側ビットラインの上を通るか又は下を通るように構成されている第1の部分は、第1のメタル層に形成された第2の部分に相互接続を介して結合されている。第2の複数の外側ビットラインの各々は、第1のメタル層に形成された第2の部分を含む可能性があり、対応する内側ビットラインの上を通るか又は下を通るように構成されている第2の部分は、第1のメタル層に形成された前記第2の部分に相互接続を介して結合されている可能性がある。

【0036】

本件において説明される方法、モジュール、及び構成要素は、単なる例示に過ぎないものである、ということが理解されるべきである。代替的又は追加的に、本件において説明される機能は、少なくとも部分的に、1つ以上のハードウェア論理構成要素によって実行されることが可能である。例えば、限定ではないが、使用される可能性のあるハードウェア論理構成要素の例示的なタイプは、フィールド・プログラマブル・ゲート・アレイ（FPGA）、特定用途向け集積回路（ASIC）、特定用途向け標準製品（ASSP）、システム・オン・チップ・システム（SOC）、複合プログラマブル論理デバイス（CPLD）などを含む。抽象的ではあるが依然として明確な意味において、同一の機能を達成する如何なる構成要素配置も、所望の機能が達成されるように有効に「関連付け」られる。従って、本件において特定の機能を達成するために組み合わされた如何なる2つの構成要素も、アーキテクチャ又は中間構成要素によらず、所望の機能が達成されるように、互いに「関連付けられた」ものであると理解することが可能である。同様に、そのように関連付けられた如何なる2つの構成要素も、所望の機能を達成するために互いに「動作可能に接続されている」又は「結合されている」と解釈することも可能である。単に、装置、構造、システム、又はその他の任意の機能実装形態である可能性のある構成要素が、本件において別の構成要素に結合されるように説明されているからといって、必ずしもそれらの構成要素が別々の構成要素であることを意味するとは限らない。一例として、別の構成要素Bに結合されていると説明された構成要素Aは、構成要素Bのサブ・コンポーネントであってもよいし、或いは、構成要素Bは、構成要素Aのサブ・コンポーネントであってもよい。

【0037】

また、本開示で説明される幾つかの例に関連する機能は、非一時的な媒体に記憶された命令を含むことも可能である。本件で使用される「非一時的な媒体」という用語は、機械を特定の方法で動作させるデータ及び/又は命令を記憶する任意の媒体を指す。例示的な非一時的な媒体は、不揮発性媒体及び/又は揮発性媒体を含む。不揮発性媒体は、例えば、ハード・ディスク、ソリッド・ステート・ドライブ、磁気ディスク若しくは磁気テープ、光ディスク若しくははテープ、フラッシュ・メモリ、EPROM、NVRAM、PRAM、又はその他のそのような媒体、或いは、そのような媒体のネットワーク化されたバージョンを含む。揮発性媒体は、例えば、DRAM、SRAM、キャッシュ、又はその他のそのような媒体のようなダイナミック・メモリを含む。非一時的な媒体は、伝送媒体とは区別されるが、伝送媒体とともに使用されることが可能である。伝送媒体は、データ及び/又は命令を、マシンへ又はマシンから転送するために使用される。例示的な伝送媒体は、同軸ケーブル、光ファイバ・ケーブル、銅線、及び電波のような無線媒体を含む。

【0038】

更に、当業者は、上述の動作の機能の間の境界は単なる例示に過ぎない、ということを認識するであろう。複数の動作の機能は、単一の動作に組み合わされてもよく、及び/又は単一の動作の機能は、追加的な複数の動作に分散されてもよい。更に、代替的な実施形態は、特定の動作の複数のインスタンスを含む可能性があり、また、動作の順序は、様々な他の実施形態において変更される可能性がある。

【0039】

本開示は特定の例を提供しているが、以下のクレームで述べられているような本開示の範囲から逸脱することなく、様々な修正及び変更を行うことが可能である。従って、明細書及び図面は、限定的な意味ではなく例示的に解釈されるべきであり、そのような全ての修正は、本開示の範囲内に含まれるように意図されている。本件において特定の例に関連して説明される如何なる利益、利点、又は問題解決策は、何らかの又は全てのクレームの重要な、必要な、又は本質的な特徴又は要素として解釈されるようには意図されていない。

【0040】

更に、本件で使用される「ある（“a”or“an”）」という用語は、1つ又は1つより多いものとして定められる。また、クレームにおける「少なくとも1つ」及び「1つ以上」のような導入句の使用は、不定冠詞的な「ある（“a”or“an”）」によって、別のクレーム要素の導入が、そのような導入されたクレーム要素を含む何らかの特定のクレームを、そのような要素を1つしか含まない発明に、限定することを意味するように解釈されるべきではなく、たとえ、その同じクレームが、導入句「1つ以上」又は「少なくとも1つ」及び「ある」のような不定冠詞的な語を含む場合であったとしても、そのように解釈されるべきではない。同じことが定冠詞的な語の使用についても成り立つ。

【0041】

別意に明示していない限り、「第1の」及び「第2の」のような用語は、そのような用語が説明している複数の要素を任意的に区別するために使用される。従って、これらの用語は、必ずしも、そのような要素の時間的な又はその他の優先性を示すようには意図されていない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【国際調査報告】