ホーム > 特許ランキング > Ｇｏｏｇｌｅ ＬＬＣ
知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-05-31
(54)【発明の名称】共有物理メモリを用いた論理メモリの修復
(51)【国際特許分類】
G11C 29/00 20060101AFI20240524BHJP
G06F 11/16 20060101ALI20240524BHJP
G06F 11/22 20060101ALI20240524BHJP
G11C 29/18 20060101ALI20240524BHJP
G11C 29/44 20060101ALI20240524BHJP
G06F 12/00 20060101ALI20240524BHJP
【ＦＩ】
G11C29/00 412
G06F11/16 666
G06F11/22 607Z
G11C29/18 120
G11C29/44 100
G06F12/00 571A
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2023558200
(86)(22)【出願日】2021-11-17
(85)【翻訳文提出日】2023-11-10
(86)【国際出願番号】 US2021059736
(87)【国際公開番号】W WO2023091130
(87)【国際公開日】2023-05-25
(81)【指定国・地域】
(71)【出願人】
【識別番号】502208397
【氏名又は名称】グーグル エルエルシー
【氏名又は名称原語表記】Ｇｏｏｇｌｅ ＬＬＣ
【住所又は居所原語表記】１６００ Ａｍｐｈｉｔｈｅａｔｒｅ Ｐａｒｋｗａｙ ９４０４３ Ｍｏｕｎｔａｉｎ Ｖｉｅｗ， ＣＡ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】プラディープ，ウィルソン
(72)【発明者】
【氏名】カルカレ，ニキル
【テーマコード（参考）】
5B034
5B048
5B160
5L206
【Ｆターム（参考）】
5B034BB03
5B034CC02
5B048AA19
5B048CC11
5B160AA17
5B160AB26
5B160CD11
5L206BB01
5L206BB14
5L206CC32
5L206DD50
5L206GG05
5L206HH02
5L206HH08
5L206HH10
(57)【要約】
本明細書は、論理メモリ修復のための技術、方法、および装置を記載している。いくつかの態様において、メモリ内蔵自己検査（ＭＢＩＳＴ）コントローラ（１０８）は、メモリクラスタの論理メモリ修復を実行することができる。このメモリクラスタは、ＭＢＩＳＴコントローラに接続され、複数の論理メモリ（１１２－１および１１２－２）へのアクセスを提供するように構成された共有バスインターフェイス（２０２）を含む。このメモリクラスタは、共有バスインターフェイスに接続された複数の物理メモリを含む。少なくとも１つの物理メモリ（１１０）は、２つ以上の論理メモリをその上にオーバーレイするように構成されている。例示的な態様において、この物理メモリは、第１の故障メモリアドレスおよび第２の故障メモリアドレスをそれぞれ記憶するように構成された第１のアドレスレジスタ（５０２－１）および第２のアドレスレジスタ（５０２－２）に接続された調停ロジック（１１４）を含む。調停ロジックは、第１の故障メモリアドレスが第２の故障メモリアドレスと競合することに応答して、少なくとも１つの予備メモリ部分（５０６－１または５０６－２）へのアクセスを調停するように構成された回路を含む。
【特許請求の範囲】
【請求項1】
装置であって、複数の論理メモリに対して少なくとも１つの検査を実行するように構成された回路を含むメモリ内蔵自己検査コントローラと、
メモリクラスタとを備え、
前記メモリクラスタは、
前記メモリ内蔵自己検査コントローラに接続され、前記複数の論理メモリへのアクセスを提供するように構成された共有バスインターフェイスと、
前記共有バスインターフェイスに接続された複数の物理メモリとを含み、前記複数の物理メモリは、前記複数の論理メモリのうちの２つ以上の論理メモリをその上にオーバーレイするように構成された少なくとも１つの物理メモリを含み、
前記少なくとも１つの物理メモリは、
前記メモリ内蔵自己検査コントローラによって決定された第１の故障メモリアドレスを記憶するように構成された第１のアドレスレジスタと、
前記メモリ内蔵自己検査コントローラによって決定された第２の故障メモリアドレスを記憶するように構成された第２のアドレスレジスタと、
前記第１のアドレスレジスタと前記第２のアドレスレジスタとに接続された調停ロジックとを含み、前記調停ロジックは、前記第１の故障メモリアドレスが前記第２の故障メモリアドレスと競合することに応答して、少なくとも１つの予備メモリ部分へのアクセスを調停するように構成された回路を含む、装置。
【請求項2】
前記複数の論理メモリのうちの前記２つ以上の論理メモリは、第１の論理メモリと第２の論理メモリとを含み、前記２つ以上の論理メモリのうちの前記第１の論理メモリと前記第２の論理メモリとは、前記少なくとも１つの物理メモリを共有するように構成され、
前記メモリ内蔵自己検査コントローラの前記回路は、前記２つ以上の論理メモリのうちの前記第１の論理メモリを検査することによって、前記少なくとも１つの物理メモリに対応する前記第１の故障メモリアドレスを決定するように構成され、
前記メモリ内蔵自己検査コントローラの前記回路は、前記２つ以上の論理メモリのうちの前記第２の論理メモリを検査することによって、前記少なくとも１つの物理メモリに対応する前記第２の故障メモリアドレスを決定するように構成されている、請求項１に記載の装置。
【請求項3】
前記メモリ内蔵自己検査コントローラの前記回路は、論理メモリアドレスを用いて前記複数の論理メモリにアクセスするように構成され、前記共有バスインターフェイスは、前記論理メモリアドレスを前記複数の物理メモリの物理メモリアドレスにマッピングするように構成されている、請求項１または請求項２に記載の装置。
【請求項4】
前記第１の故障メモリアドレスおよび前記第２の故障メモリアドレスは、前記物理メモリアドレスのうちの同じ物理メモリアドレスを含み、かつ、前記少なくとも１つの予備メモリ部分のうちの同じ予備メモリ部分に対応しており、前記調停ロジックの前記回路は、前記２つ以上の論理メモリの異なる論理メモリに関連付けられ、前記同じ物理メモリアドレスを対象とするメモリ要求を前記同じ予備メモリ部分にルーティングするように構成されている、請求項３に記載の装置。
【請求項5】
前記少なくとも１つの予備メモリ部分は、少なくとも１つの予備メモリ行を含み、前記第１の故障メモリアドレスおよび前記第２の故障メモリアドレスは、前記少なくとも１つの物理メモリのうちの故障した少なくとも１つのメモリ行の少なくとも１つのメモリ行アドレスを含む、先行する請求項のいずれか一項に記載の装置。
【請求項6】
前記少なくとも１つの予備メモリ部分は、少なくとも１つの予備メモリ列を含み、前記第１の故障メモリアドレスおよび前記第２の故障メモリアドレスは、前記少なくとも１つの物理メモリのうちの故障した少なくとも１つのメモリ列を示す少なくとも１つのメモリ列インジケータに対応する、請求項１から４のいずれか一項に記載の装置。
【請求項7】
前記少なくとも１つの物理メモリは、第１の故障メモリ部分が第１の予備メモリ部分によって交換されたか否かを示す第１の指示を記憶するように構成された第１のイネーブルレジスタを含み、前記第１の故障メモリ部分は、前記第１の故障メモリアドレスに対応しており、
第２の故障メモリ部分が第２の予備メモリ部分によって交換されたか否かを示す第２の指示を記憶するように構成された第２のイネーブルレジスタを含み、前記第２の故障メモリ部分は、前記第２の故障メモリアドレスに対応しており、
前記調停ロジックの前記回路は、前記第１の指示と前記第２の指示とに応答して、前記第１の予備メモリ部分または前記第２の予備メモリ部分へのアクセスを調停するように構成されている、先行する請求項のいずれか一項に記載の装置。
【請求項8】
前記調停ロジックの前記回路は、前記第１の故障メモリアドレスが前記第２の故障メモリアドレスと一致することに応答して、第１のメモリ部分冗長イネーブル信号および第２のメモリ部分冗長イネーブル信号を同時に活性化することを防止するように構成されている、先行する請求項のいずれか一項に記載の装置。
【請求項9】
前記少なくとも１つの物理メモリは、前記メモリアクセス要求の対象であるメモリアドレスと、前記第１の故障メモリアドレスと、前記第２の故障メモリアドレスとに基づいて、前記メモリアクセス要求を予備メモリ部分にルーティングするように構成された回路を含む修復ロジックと、
少なくとも１つのメモリアレイと、
前記少なくとも１つのメモリアレイに接続されたアドレスデコーダとを含み、
前記修復ロジックは、前記調停ロジックと前記アドレスデコーダとの間に接続されている、先行する請求項のいずれか一項に記載の装置。
【請求項10】
前記調停ロジックは、前記２つ以上の論理メモリのうちの第１の論理メモリにマッピングされている第１の修復制御ポートと、
前記２つ以上の論理メモリのうちの第２の論理メモリにマッピングされている第２の修復制御ポートとを含む、先行する請求項のいずれか一項に記載の装置。
【請求項11】
方法であって、メモリ内蔵自己検査コントローラが、複数の論理メモリに対して少なくとも１つの検査を実行することと、
前記メモリ内蔵自己検査コントローラが、前記実行することに基づいて、少なくとも１つの物理メモリのうちの２つ以上の故障メモリ部分を特定することと、
前記メモリ内蔵自己検査コントローラが、前記特定することに基づいて、第１の故障メモリアドレスを第１のアドレスレジスタにロードし、第２の故障メモリアドレスを第２のアドレスレジスタをロードすることと、
前記第１の故障メモリアドレスが前記第２の故障メモリアドレスと競合することに応答して、前記少なくとも１つの物理メモリが、前記２つ以上の故障メモリ部分に対応する少なくとも１つの予備メモリ部分へのアクセスを調停することとを含む、方法。
【請求項12】
前記調停することは、前記第１の故障メモリアドレスが前記第２の故障メモリアドレスと一致することに応答して、修復ロジックに第１のメモリ部分冗長イネーブル信号をアサートさせることと、前記修復ロジックに第２のメモリ部分冗長イネーブル信号をデアサートさせることとを含む、請求項１１に記載の方法。
【請求項13】
前記調停することは、前記第１の故障メモリアドレスが前記第２の故障メモリアドレスと一致しないことに応答して、前記修復ロジックが、前記第１の故障メモリアドレスおよび前記第２の故障メモリアドレスに基づいて、前記第１のメモリ部分冗長イネーブル信号および前記第２のメモリ部分冗長イネーブル信号を制御することを可能にすることを含む、請求項１２に記載の方法。
【請求項14】
前記方法は、前記メモリ内蔵自己検査コントローラが、前記特定することに基づいて、第１の故障メモリ部分が第１の予備メモリ部分によって交換されたか否かを示す第１の指示を第１のイネーブルレジスタにロードすることと、
前記メモリ内蔵自己検査コントローラが、前記特定することに基づいて、第２の故障メモリ部分が第２の予備メモリ部分によって交換されたか否かを示す第２の指示を第２のイネーブルレジスタにロードすることとをさらに含み、
前記調停することは、前記第１の指示と前記第２の指示とに応答して、前記少なくとも１つの予備メモリ部分へのアクセスを調停することを含む、請求項１１から１３のいずれか一項に記載の方法。
【請求項15】
１つ以上のプロセッサと、少なくとも１つのメモリクラスタと、
前記少なくとも１つのメモリクラスタに接続された少なくとも１つのメモリ内蔵自己検査コントローラと、
前記１つ以上のプロセッサによって実行されると、前記１つ以上のプロセッサに、請求項１１から１４のいずれか一項に記載された前記方法を実行させる命令を記憶する少なくとも１つのコンピュータ可読記憶媒体とを備える、装置。
【発明の詳細な説明】
【背景技術】
【0001】
背景
携帯電話およびクラウドサーバなどのコンピューティング装置は、物理メモリおよび論理メモリを利用して情報を記憶する。このようなコンピューティング装置のプロセッサは、物理メモリおよび論理メモリに記憶されている情報に基づいて、機能を実行し、命令を実行する。物理メモリまたは論理メモリが破損するまたは故障する場合、物理メモリまたは論理メモリに依存するプロセッサを有するコンピューティング装置の性能が損なわれる可能性がある。
携帯電話およびクラウドサーバなどのコンピューティング装置は、物理メモリおよび論理メモリを利用して情報を記憶する。このようなコンピューティング装置のプロセッサは、物理メモリおよび論理メモリに記憶されている情報に基づいて、機能を実行し、命令を実行する。物理メモリまたは論理メモリが破損するまたは故障する場合、物理メモリまたは論理メモリに依存するプロセッサを有するコンピューティング装置の性能が損なわれる可能性がある。
【0002】
物理メモリまたは論理メモリの故障がユーザに影響を与える可能性を低減するために、コンピューティング装置は、内蔵自己検査（built-in self-test：ＢＩＳＴ）要素を利用することができる。ＢＩＳＴ要素は、一般的に、装置に内蔵され、回路の故障を検出することができる。メモリ回路の環境において、メモリ内蔵自己検査（memory built-in self-test：ＭＢＩＳＴ）要素は、コンピューティング装置のメモリ内の故障を検出することができる。そのために、ＭＢＩＳＴ要素は、既知値をデータとして記憶場所に記憶し、記憶されたデータを記憶場所から取り出すことができる。取り出されたデータが既知値と一致しない場合、ＭＢＩＳＴ要素は、メモリが故障していると推測することができる。
【発明の概要】
【0003】
概要
本明細書は、共有物理メモリを用いて論理メモリ修復を実行するための技術および装置を説明する。メモリクラスタは、複数の物理メモリ上にオーバーレイされた複数の論理メモリを含むことができる。例えば、メモリクラスタは、１つの物理メモリが少なくとも２つの論理メモリによって共有されるように、１つの物理メモリ上に少なくとも２つの論理メモリをオーバーレイすることができる。また、メモリクラスタは、メモリクラスタの外部の要素が、下層物理メモリの知識なしに、論理メモリにアクセスすることを可能にする共有バスインターフェイスを含む。メモリ内蔵自己検査（ＭＢＩＳＴ）コントローラは、例えば、標準化ＭＢＩＳＴアルゴリズムを用いて複数の論理メモリを検査できるように、メモリクラスタの外部に配置されてもよい。ＭＢＩＳＴコントローラは、内蔵修復分析（built-in repair analysis：ＢＩＲＡ）機能を含むことができる。ＢＩＲＡ機能を実現するロジックは、論理メモリごとに内蔵自己修復（built-in self-repair：ＢＩＳＲ）パラメータを生成することができる。ＭＢＩＳＴコントローラが下層物理メモリを考慮せず、論理メモリごとにＢＩＳＲパラメータを生成するため、個々の物理メモリの修復ロジックは、ＢＩＳＲパラメータを適切に処理することができない場合がある。その結果、メモリエラーまたは非決定的なシグナリング状態をもたらし、メモリクラスタ全体が故障となり、集積回路チップの全体を廃棄する必要がある。
本明細書は、共有物理メモリを用いて論理メモリ修復を実行するための技術および装置を説明する。メモリクラスタは、複数の物理メモリ上にオーバーレイされた複数の論理メモリを含むことができる。例えば、メモリクラスタは、１つの物理メモリが少なくとも２つの論理メモリによって共有されるように、１つの物理メモリ上に少なくとも２つの論理メモリをオーバーレイすることができる。また、メモリクラスタは、メモリクラスタの外部の要素が、下層物理メモリの知識なしに、論理メモリにアクセスすることを可能にする共有バスインターフェイスを含む。メモリ内蔵自己検査（ＭＢＩＳＴ）コントローラは、例えば、標準化ＭＢＩＳＴアルゴリズムを用いて複数の論理メモリを検査できるように、メモリクラスタの外部に配置されてもよい。ＭＢＩＳＴコントローラは、内蔵修復分析（built-in repair analysis：ＢＩＲＡ）機能を含むことができる。ＢＩＲＡ機能を実現するロジックは、論理メモリごとに内蔵自己修復（built-in self-repair：ＢＩＳＲ）パラメータを生成することができる。ＭＢＩＳＴコントローラが下層物理メモリを考慮せず、論理メモリごとにＢＩＳＲパラメータを生成するため、個々の物理メモリの修復ロジックは、ＢＩＳＲパラメータを適切に処理することができない場合がある。その結果、メモリエラーまたは非決定的なシグナリング状態をもたらし、メモリクラスタ全体が故障となり、集積回路チップの全体を廃棄する必要がある。
【0004】
このような故障メモリ状態の発生を回避するために、メモリクラスタの複数の物理メモリの各物理メモリは、調停ロジックを含むことができる。各物理メモリの調停ロジックは、メモリクラスタの外部に位置するＭＢＩＳＴコントローラに対して透過的な方法で、物理メモリインスタンスのメモリ部分の冗長性をサポートするメモリラッパーの少なくとも一部を形成することができる。この透過性により、ＭＢＩＳＴコントローラは、１つ以上の下層物理メモリのアーキテクチャを考慮することなく、複数の論理メモリを検査および修復することができる。ＭＢＩＳＴコントローラがメモリクラスタの外部から論理メモリを検査することを可能にすることによって、ＭＢＩＳＴコントローラは、実績のあるＭＢＩＳＴアルゴリズムを採用することができ、それに依拠することができる。
【0005】
調停ロジックは、ＢＩＳＲパラメータを保持する１つ以上のレジスタと、メモリデコーダにデータを入力する少なくとも１つの修復ポートを含む修復ロジックとの間に接続されてもよい。例示的な動作において、調停ロジックは、外部のＭＢＩＳＴコントローラによって設定された論理メモリレベルのＢＩＳＲパラメータを、物理メモリの修復ロジックによって利用され得る物理メモリレベルのシグナリングに変換する。いくつかの例において、調停ロジックは、１つ以上の修復制御ポートを含み、１つ以上の修復制御ポートは、対象アドレスおよびＢＩＳＲパラメータを、ＭＢＩＳＴコントローラが意図した単一の物理メモリの故障メモリ部分を交換するように、修復ロジックの少なくとも１つの修復ポートが適切に解釈する信号に変換することができる。例えば、調停ロジックは、２つ以上の論理メモリ間の共有物理メモリから同じ故障メモリアドレスが２回に検出された場合に、修復ロジックが２つの交換用メモリ部分を同時に活性化しないことを保証することができる。
【0006】
例示的な態様において、論理メモリ修復を実行するための装置が記載される。この装置は、複数の論理メモリに対して少なくとも１つの検査を実行するように構成された回路を含むメモリ内蔵自己検査コントローラを備える。また、この装置は、共有バスインターフェイスと複数の物理メモリとを含むメモリクラスタを備える。共有バスインターフェイスは、メモリ内蔵自己検査コントローラに接続され、複数の論理メモリへのアクセスを提供するように構成されている。複数の物理メモリは、共有バスインターフェイスに接続されている。複数の物理メモリは、複数の論理メモリのうちの２つ以上の論理メモリをその上にオーバーレイするように構成された少なくとも１つの物理メモリを含む。少なくとも１つの物理メモリは、メモリ内蔵自己検査コントローラによって決定された第１の故障メモリアドレスを記憶するように構成された第１のアドレスレジスタと、メモリ内蔵自己検査コントローラによって決定された第２の故障メモリアドレスを記憶するように構成された第２のアドレスレジスタとを含む。また、少なくとも１つの物理メモリは、記第１のアドレスレジスタと第２のアドレスレジスタとに接続された調停ロジックを含む。調停ロジックは、第１の故障メモリアドレスが第２の故障メモリアドレスと競合することに応答して、少なくとも１つの予備メモリ部分へのアクセスを調停するように構成された回路を含む。
【0007】
例示的な態様において、論理メモリ修復を実行するための方法が記載される。この方法は、メモリ内蔵自己検査コントローラが、複数の論理メモリに対して少なくとも１つの検査を実行することを含む。また、この方法は、メモリ内蔵自己検査コントローラが、実行することに基づいて、少なくとも１つの物理メモリのうちの２つ以上の故障メモリ部分を特定することを含む。この方法は、メモリ内蔵自己検査コントローラが、特定することに基づいて、第１の故障メモリアドレスを第１のアドレスレジスタにロードし、第２の故障メモリアドレスを第２のアドレスレジスタにロードすることをさらに含む。この方法は、第１の故障メモリアドレスが第２の故障メモリアドレスと競合することに応答して、少なくとも１つの物理メモリが、２つ以上の故障メモリ部分に対応する少なくとも１つの予備メモリ部分へのアクセスを調停することをさらに含む。
【0008】
例示的な態様において、論理メモリ修復を実行するための装置が記載される。この装置は、複数の論理メモリに対して少なくとも１つの検査を実行するように構成された回路を含むメモリ内蔵自己検査コントローラを備える。また、この装置は、メモリクラスタを備える。このメモリクラスタは、メモリ内蔵自己検査コントローラに接続され、複数の論理メモリへのアクセスを提供するように構成された共有バスインターフェイスを含む。また、このメモリクラスタは、共有バスインターフェイスに接続され、複数の論理メモリのうちの２つ以上の論理メモリをその上にオーバーレイするように構成された少なくとも１つの物理メモリを含む。少なくとも１つの物理メモリは、複数の論理メモリに対して実行された少なくとも１つの検査に基づいて、メモリ内蔵自己検査コントローラによって確立された１つ以上の内蔵自己修復パラメータを記憶するように構成された１つ以上の内蔵自己修復レジスタを含む。また、少なくとも１つの物理メモリは、修復ロジックと、修復ロジックに接続されたアドレスデコーダとを含む。少なくとも１つの物理メモリは、１つ以上の内蔵自己修復レジスタと修復ロジックとの間に接続された調停ロジックをさらに含む。調停ロジックは、内蔵自己修復パラメータを物理メモリレベルの内蔵自己修復パラメータに変換するように構成された回路を含む。
【0009】
他の例示的な態様において、論理メモリ修復を実行するための技術、プロセス、およびコンピュータ可読媒体が開示される。この概要は、論理メモリ修復を実行するための技術、方法、および装置の簡単な概念を紹介するために提供され、その詳細な内容は、以下詳細な説明においてさらに説明され、図面に示される。
【0010】
以下、論理メモリ修復の１つ以上の態様の詳細を説明する。詳細な説明の異なる例示および図面において、同じ参照番号を用いて、同様の要素を示す。
【図面の簡単な説明】
【0011】
【図1】共有物理メモリを用いた論理メモリ修復を実行できる例示的な動作環境を示す図である。
【図2】ＭＢＩＳＴコントローラと、共有バスインターフェイスを含むメモリクラスタとを備え、論理メモリ修復に関連し得る例示的なアーキテクチャを示す図である。
【図3】複数の論理メモリおよび少なくとも１つの物理メモリを含み、共有物理メモリを用いて論理メモリ修復を実行できる例示的な構成を示す図である。
【図4】論理メモリ修復を実行するために使用され得る調停ロジックを有するメモリラッパーを実装するための例示的なアーキテクチャを示す図である。
【図5】調停ロジックおよびメモリ要素を含み、少なくとも１つの予備メモリ部分を用いて論理メモリ修復を実行するための例示的なアーキテクチャを示す図である。
【図6】予備メモリ部分が予備メモリ行で実装され、論理メモリ修復の例示的な第１の手法を実行するための例示的な回路を示す図である。
【図7】予備メモリ部分が予備メモリ行で実装され、論理メモリ修復の例示的な第２の手法を実行するための例示的な回路を示す図である。
【図8】予備メモリ部分が予備メモリ列で実装され、論理メモリ修復を実行するための例示的な回路を示す図である。
【図9】共有物理メモリを用いて論理メモリ修復を実行するための例示的な方法を示す図である。
【発明を実施するための形態】
【0012】
詳細な説明
論理メモリ修復を実行するための技術および装置の特徴および概念は、任意の数の異なる環境に実装され得るが、以下の例に照らして態様を説明する。
論理メモリ修復を実行するための技術および装置の特徴および概念は、任意の数の異なる環境に実装され得るが、以下の例に照らして態様を説明する。
【0013】
概観
本明細書は、共有物理メモリを用いた論理メモリ修復を実行するための技術および装置を説明する。コンピューティング装置に使用されている例示的な種類のメモリ編成は、メモリクラスタと呼ばれる。メモリクラスタは、共有バスを介して相互接続されている複数の物理メモリを含む。また、メモリクラスタは、複数の物理メモリ上にオーバーレイされた複数の論理メモリを含むことができる。例えば、複数の物理メモリのうちの１つの物理メモリは、複数の論理メモリのうちの２つの論理メモリに対応してもよく、２つの論理メモリを含んでもよく、または２つの論理メモリによって共有されてもよい。メモリクラスタはまた、メモリクラスタの外部要素が論理メモリにアクセスすることを可能にする共有バスインターフェイスを含む。したがって、少なくともいくつかの例において、メモリクラスタの外部要素は、物理メモリに直接且つ容易にアクセスすることができない。代わりに、外部要素は、共有バスインターフェイスを介して論理メモリにアクセスすることによって、メモリクラスタの記憶リソースを使用する。
本明細書は、共有物理メモリを用いた論理メモリ修復を実行するための技術および装置を説明する。コンピューティング装置に使用されている例示的な種類のメモリ編成は、メモリクラスタと呼ばれる。メモリクラスタは、共有バスを介して相互接続されている複数の物理メモリを含む。また、メモリクラスタは、複数の物理メモリ上にオーバーレイされた複数の論理メモリを含むことができる。例えば、複数の物理メモリのうちの１つの物理メモリは、複数の論理メモリのうちの２つの論理メモリに対応してもよく、２つの論理メモリを含んでもよく、または２つの論理メモリによって共有されてもよい。メモリクラスタはまた、メモリクラスタの外部要素が論理メモリにアクセスすることを可能にする共有バスインターフェイスを含む。したがって、少なくともいくつかの例において、メモリクラスタの外部要素は、物理メモリに直接且つ容易にアクセスすることができない。代わりに、外部要素は、共有バスインターフェイスを介して論理メモリにアクセスすることによって、メモリクラスタの記憶リソースを使用する。
【0014】
メモリ内蔵自己検査（ＢＩＳＴ）コントローラは、メモリクラスタの外部に配置されてもよい。このような配置によって、メモリＢＩＳＴ（ＭＢＩＳＴ）コントローラは、他の外部要素が論理メモリを使用する方法と同様の方法で、複数の論理メモリを検査することができる。通常のＭＢＩＳＴ技術は、一般的に、このような技術を採用する設計またはアーキテクチャに依存しないメモリ検査を提供する。ＭＢＩＳＴをメモリクラスタの物理メモリに直接に追加することは、共有バスアーキテクチャのタイミングおよび性能に悪影響を与える。したがって、ＭＢＩＳＴ検査の目的のために、ＭＢＩＳＴコントローラおよび検査アクセスポート（ＴＡＰ）は、通常、メモリクラスタの外部に配置される。したがって、論理メモリにアクセスするために使用される回路は、メモリクラスタの外部のＭＢＩＳＴインターフェイスに実装される。この手法は、ＭＢＩＳＴ技術に関連する自己検査、分析／デバッグおよび修復の利点を維持しながら、共有バスの性能を維持する。
【0015】
共有バスインターフェイスを介して論理メモリ上で動作するＭＢＩＳＴ技術は、検査されている物理メモリと直接にインターフェイスしないアーキテクチャを有する。外部のＭＢＩＳＴコントローラは、特定の論理メモリによって完全にまたは部分的にカバーされている物理メモリの数に関係なく、各論理メモリを個別の検査対象として扱うことができる。また、ＭＢＩＳＴコントローラは、共有バスアプリケーションと共に使用される内蔵自己修復（ＢＩＳＲ）および／または内蔵修復分析（ＢＩＲＡ）技術を含むことができる。しかしながら、ＢＩＲＡから得られたＢＩＳＲパラメータを記憶するためのＢＩＳＲレジスタは、各物理メモリの修復ロジックの１つ以上の対応するメモリ修復ポートを駆動するために特定の物理メモリに関連付けられ得るため、メモリクラスタ内に配置される。ＢＩＳＲレジスタを共有バスまたは他の性能上重要な（performance-critical）パス上に配置する必要がないため、これは許容可能である。いくつかの例において、ＭＢＩＳＴコントローラは、別個のシリアルポートを用いて、自己修復レジスタをロードすることができる。
【0016】
検査動作の一部として、ＭＢＩＳＴコントローラは、専用のメモリ検査ルーチンを適用する。このメモリ検査ルーチンは、メモリアレイに「ストレスを加える」ように、特定のパターンおよび順序でデータを記憶および取り出すことを含む。これによって、検査ルーチンは、特定可能なメモリ部分の一部であるメモリ位置に対する潜在的な故障応答を引き出す。ＭＢＩＳＴコントローラは、故障メモリ行または列などの故障メモリ部分の検出に応答して、交換用メモリ部分を確立するＢＩＲＡロジックを含むことができる。メモリクラスタの検査中、ＭＢＩＳＴコントローラは、論理メモリを順次に検査することができる。したがって、ＭＢＩＳＴコントローラは、潜在的に共有物理メモリを含む少なくとも１つの下層物理メモリを考慮せず、他の論理メモリのＢＩＳＲパラメータとは別個に、各論理メモリのＢＩＳＲパラメータを確立する。例えば、２つ以上の論理メモリが同じ物理メモリ（例えば、共有物理メモリ）上にオーバーレイしている場合、直列化分析が下層の物理的な相互関係を考慮しないため、共有物理メモリの修復ロジックは、競合するまたは競合を引き起こすＢＩＳＲパラメータに応答して、交換メモリ部分を適切に特定するまたは使用することができない場合がある。要するに、ＢＩＳＲパラメータが互いに独立して決定されるため、このＢＩＳＲ誤動作は、定期的なメモリ非検査動作中に発生する可能性がある。
【0017】
このような競合に対処するために、例示的な実装形態において、メモリクラスタの複数の物理メモリの各物理メモリは、調停ロジックを含むことができる。調停ロジックは、物理メモリの修復ロジックと、ＢＩＲＡ処理からのＢＩＳＲパラメータを記憶するＢＩＳＲレジスタとの間に接続されている。調停ロジックは、論理メモリレベルで決定されたＢＩＳＲパラメータを、修復ロジックが物理メモリを正しく動作させるためのシグナリング（例えば、１つ以上のＢＩＳＲ値または電圧）に変換することができる。これにより、修復ロジックは、対象メモリ部分がＢＩＲＡ処理によって交換されたことに応答して、メモリアクセス用の予備メモリ部分を正しく選択することができる。例えば、調停ロジックは、１つ以上の修復制御ポートを含むことができる。１つ以上の修復制御ポートは、対象アドレスおよびＢＩＳＲパラメータを、ＭＢＩＳＴコントローラが意図した故障メモリ部分を交換するように、修復ロジックの１つ以上の修復ポートが適切に解釈することができる信号に変換することができる。
【0018】
いくつかの実装形態において、各物理メモリの調停ロジックは、物理メモリのメモリクラスタの外部に位置するＭＢＩＳＴコントローラに対して透過的な方法で、メモリ部分の冗長性をサポートするメモリラッパーの少なくとも一部を形成することができる。この透過性によって、１つのＭＢＩＳＴコントローラは、１つ以上の下層物理メモリを考慮することなく、メモリクラスタの複数の論理メモリを検査および修復することができる。これによって、ＭＢＩＳＴコントローラは、既知の信頼性の高いＭＢＩＳＴアルゴリズムを採用することができ、それに依拠することができる。
【0019】
また、特定の実装形態は、決定された量の故障メモリ部分に応じて、全ての予備メモリ部分を使用できるようにすることによって、修復範囲を増大させることができる。したがって、自動的に修復不可能とみなされるビットが存在しない。本明細書に記載された戦略は、本明細書に記載された潜在的な競合を考慮することによって、より低い故障品数（ＤＰＰＭ）を提供することができる。また、専用物理メモリが修復ロジックの複数のインスタンスおよび関連するＢＩＳＲレジスタを含む場合があるが、このアーキテクチャは、面積改善を提供することができるため、本明細書に記載されたように、いくつかの例において、単一の修復ロジックのインスタンスに対して、単一セットの修復ポートを用いて共有物理メモリを構築することができる。さらに、開始点が擬似静的ヒューズレジスタからのものであるため、調停ロジックは、タイミング重要なパスにゲートを追加する必要はない。他の例示的な実装形態および利点は、本明細書に記載される。
【0020】
例示的な装置
図１は、共有物理メモリを用いた論理メモリ修復を実行できる例示的な動作環境１００を示す。図１は、一般的に１００において、集積回路１０４（ＩＣ１０４）を有する例示的な装置１０２を示す。この例において、装置１０２は、スマートフォンとして示されている。しかしながら、装置１０２は、任意の好適なコンピューティング装置または電子装置として実装されてもよい。
図１は、共有物理メモリを用いた論理メモリ修復を実行できる例示的な動作環境１００を示す。図１は、一般的に１００において、集積回路１０４（ＩＣ１０４）を有する例示的な装置１０２を示す。この例において、装置１０２は、スマートフォンとして示されている。しかしながら、装置１０２は、任意の好適なコンピューティング装置または電子装置として実装されてもよい。
【0021】
装置１０２の例は、モバイル電子装置、モバイル通信装置、モデム、セルラー電話またはモバイル電話、移動端末、ゲーム装置、ナビゲーション装置、メディアまたは娯楽装置（例えば、メディアストリーマまたはゲームコントローラ）、ラップトップコンピュータ、デスクトップコンピュータ、タブレットコンピュータ、スマート家電、車両の電子システム、ウェアラブルコンピューティング装置（例えば、ゴーグル、腕時計、または衣服）、ＩｏＴ（Internet of Things）装置、センサ、在庫管理装置、機械または機器の電子部分、サーバコンピュータまたはその一部（例えば、サーバブレードまたはラック）などを含む。図示された装置１０２の例は、タブレット装置１０２－１、スマートテレビ１０２－２、デスクトップコンピュータ１０２－３、サーバコンピュータ１０２－４、スマートウォッチ１０２－５、スマートフォン（またはドキュメントリーダ）１０２－６、およびインテリジェントグラス１０２７を含む。
【0022】
例示的な実装形態において、装置１０２は、少なくとも１つの集積回路１０４を含む。集積回路１０４は、プリント回路基板（ＰＣＢ）（図示せず）上に実装されてもよい。ＰＣＢの例は、可撓性ＰＣＢ、剛性ＰＣＢ、単層または多層ＰＣＢ、表面実装または挿入実装ＰＣＢ、それらの組み合わせなどを含む。各集積回路１０４は、汎用プロセッサ、システムオンチップ（ＳｏＣ）、セキュリティ指向ＩＣ、メモリチップ、通信ＩＣ（例えば、モデムまたは高周波ＩＣ）、グラフィックプロセッサ、人工知能（ＡＩ）プロセッサ、それらの組み合わせなどとして実現されてもよい。
【0023】
図示のように、集積回路１０４は、メモリ内蔵自己検査コントローラ１０８（ＭＢＩＳＴコントローラ１０８）および複数の他の構成要素（図示せず）に接続された少なくとも１つのメモリクラスタ１０６を含む。メモリクラスタ１０６は、１つ以上の論理メモリに関連する少なくとも１つの物理メモリ１１０を含む。この論理メモリは、少なくとも論理メモリ１１２－１および論理メモリ１１２－２を含むことができる。メモリクラスタ１０６およびＭＢＩＳＴコントローラ１０８は、単一の集積回路１０４の一部として示されているが、別々の集積回路および／または別々のプリント回路基板上に配置されてもよい。
【0024】
物理メモリ１１０は、ＭＢＩＳＴコントローラ１０８と連携して物理メモリ１１０の修復に利用される調停ロジック１１４を特徴として備える。メモリクラスタ１０６において、第１の論理メモリ１１２－１および第２の論理メモリ１１２－２は、物理メモリ１１０上にオーバーレイされている。これによって、２つの論理メモリは、物理メモリ１１０を共有することができる。例示的な動作において、ＭＢＩＳＴコントローラ１０８は、複数の故障メモリアドレスに対応する複数の故障メモリ位置を検出することができる。いくつかの例において、各論理メモリ１１２は、２つ以上の故障メモリアドレス間の競合を引き起こすことができる少なくとも１つの故障メモリアドレスを含むことができる。
【0025】
複数の故障メモリアドレスを有するこのような状況に対処するために、調停ロジック１１４は、第１の故障メモリアドレスが第２の故障メモリアドレスと競合することに応答して、少なくとも１つの予備メモリ部分へのアクセスを調停することができる。このことは、図４および図５を参照して更に説明される。図示のように、メモリクラスタ１０６およびＭＢＩＳＴコントローラ１０８は、単一のＩＣ上に集積されてもよい。代替的には、論理および／またはメモリアレイのインスタンスなどの２つ以上の構成要素が、２つ以上のＩＣの間に分散されてもよい。次に、図２および図３を参照して、少なくとも１つの物理メモリ１１０および複数の論理メモリ１１２を含むメモリクラスタ１０６の例を説明する。
【0026】
図２は、メモリクラスタ１０６とＭＢＩＳＴコントローラ１０８とを備え、論理メモリ修復に関連し得る例示的なアーキテクチャ２００を示す。例示的アーキテクチャ２００は、共有バスインターフェイス２０２を含み、共有バスインターフェイス２０２は、メモリクラスタ１０６の一部であるまたはそれに集積されている。図示のように、共有バスインターフェイス２０２は、マッピングロジック２０４を含むことができる。検査アクセスポート２０６（ＴＡＰ２０６）は、ＭＢＩＳＴコントローラ１０８に接続され、別のプロセッサまたは回路によるＭＢＩＳＴコントローラ１０８の制御を可能にすることができる。ＭＢＩＳＴコントローラ１０８は、共有バスインターフェイス２０２を介して、メモリクラスタ１０６に接続されてもよい。メモリクラスタ１０６の構成要素は、単一の回路に集積されてもよく、または複数の集積回路に分散されてもよく、および／または１つ以上のプリント回路基板上に配置されてもよい。
【0027】
例示的な実装形態において、メモリクラスタ１０６の外部にある構成要素は、論理アドレス２０８を用いて、メモリクラスタ１０６のメモリにアクセスすることができる。しかしながら、メモリクラスタ１０６において、物理アドレス２１０を用いて、物理メモリをアドレス指定することができる。異なるアドレス（例えば、メモリクラスタ１０６の外部の論理アドレスおよびメモリクラスタ１０６の内部の物理アドレス）のアドレス指定に対応するために、共有バスインターフェイス２０２は、マッピングロジック２０４を含むことができる。マッピングロジック２０４は、論理アドレス２０８と物理アドレス２１０とをマッピングする。したがって、ＭＢＩＳＴコントローラ１０８から物理メモリ１１０に伝搬する通信（例えば、メモリ要求）に対して、マッピングロジック２０４は、論理アドレス２０８を対応する物理アドレス２１０に変換する。検査手順の一部であるメモリ応答に対して、マッピングロジック２０４は、物理アドレス２１０を対応する論理アドレス２０８に変換することができる。
【0028】
図示のように、メモリクラスタ１０６は、複数の物理メモリ１１０－１～１１０－５と、共有バス２１２とを含むことができる。図２には明示されていないが、各物理メモリ１１０は、共有バス２１２に接続され、共有バス２１２は、共有バスインターフェイス２０２に接続されている。したがって、各物理メモリ１１０は、共有バス２１２を介して、共有バスインターフェイス２０２に接続されてもよい。複数の物理メモリ１１０－１～１１０－５のうちの各物理メモリ１１０は、調停ロジック１１４を含むことができる。また、メモリクラスタ１０６は、後述する複数の論理メモリ１１２－１～１１２－７を含むことができる。図面は、５つの物理メモリ１１０および７つの論理メモリ１１２を示しているが、特定のメモリクラスタ１０６は、５つよりも多いまたは少ない物理メモリを有してもよく、または７つよりも多いまたは少ない論理メモリを有してもよい。後述するように、物理メモリと論理メモリとの間の対応関係は、１対１でなくてもよい。
【0029】
いくつかの例において、単一の物理メモリは、複数の論理メモリを共有することができる。例えば、メモリクラスタ１０６は、第１の物理メモリ１１０－１（ＰＭ１）と、第１の物理メモリ１１０－１上にオーバーレイされた第１の論理メモリ１１２－１（ＬＭ１）および第２の論理メモリ１１２－２（ＬＭ２）とを特徴として備える。物理メモリ１１０－１は、少なくとも１つの予備メモリ部分へのアクセスを調停する調停ロジック１１４を特徴として備える。これらの場合と類似する例は、図３を参照して、以下で説明する。これらの場合のようなシナリオにおいて予備メモリ部分がメモリ行に対応する例は、図６および図７を参照して、以下で説明する。
【0030】
他の例において、複数の物理メモリは、単一の論理メモリに対応してもよい。例えば、メモリクラスタ１０６は、単一の論理メモリ、すなわち、第３の論理メモリ１１２－３（ＬＭ３）に関連付けられた第２の物理メモリ１１０－２（ＰＭ２）と第３の物理メモリ１１０－３（ＰＭ３）とを特徴として備える。この場合、第３の論理メモリ１１２－３は、２つの物理メモリの間に分散される。第２の物理メモリ１１０－２および第３の物理メモリ１１０－３の各々は、対応する物理メモリの少なくとも１つの予備メモリ部分へのアクセスを調停するための調停ロジック１１４を特徴として備える。
【0031】
さらに他の例において、複数の物理メモリは、複数の論理メモリを共有することができる。例えば、メモリクラスタ１０６は、第４の論理メモリ１１２－４（ＬＭ４）、第５の論理メモリ１１２－５（ＬＭ５）、第６の論理メモリ１１２－６（ＬＭ６）、および第７の論理メモリ１１２－７（ＬＭ７）に対応する第４の物理メモリ１１０－４（ＰＭ４）と第５の物理メモリ１１０－５（ＰＭ５）とを特徴として備える。第４の論理メモリ１１２－４、第５の論理メモリ１１２－５、第６の論理メモリ１１２－６および第７の論理メモリ１１２－７の各々は、第４の物理メモリ１１０－４および第５の物理メモリ１１０－５の間に分散される。第４の物理メモリ１１０－４および第５の物理メモリ１１０－５の各々は、対応する物理メモリの少なくとも１つの予備メモリ部分へのアクセスを調停する調停ロジック１１４を特徴として備える。これらの場合のようなシナリオにおいて予備メモリ部分がメモリ列に対応する例は、図８を参照して、以下で説明する。
【0032】
図３は、複数の論理メモリおよび少なくとも１つの物理メモリを含み、共有物理メモリを用いて論理メモリ修復を実行できる例示的な構成３００を示す。図３に示すように、物理メモリ１１０は、２つ以上の論理メモリ、すなわち、論理メモリ１１２－１および論理メモリ１１２－２によって共有されている。物理メモリ１１０は、修復ポート３０２を含むことができる。修復ポート３０２は、１つ以上の内蔵自己修復（ＢＩＳＲ）レジスタ３０６－１および３０６－２に関連する回路を含むことができる。各ＢＩＳＲレジスタ３０６は、１つ以上のフリップフロップを含むことができ、各フリップフロップは、１ビットのＢＩＳＲパラメータを記憶する。
【0033】
例示的な実装形態において、第１のＢＩＳＲレジスタ３０６－１および第２のＢＩＳＲレジスタ３０６－２の各々は、故障メモリアドレス（例えば、故障行アドレス、または特定されたビット列などの故障列を示す指示）と、対応するＢＩＳＲレジスタ３０６が有効化されたか否かを示す指示とを記憶することができる。より一般的には、各ＢＩＳＲレジスタ３０６は、少なくとも１つの故障メモリ部分アドレス（ＦＰＡ）および少なくとも１つの冗長メモリ部分イネーブル（ＲＰＥＮ）指示を記憶することができる。故障メモリ部分アドレスは、メモリ部分を特定するために使用されるビットと少なくとも同じ数のビットを含むことができ、冗長メモリ部分イネーブル指示は、１ビットを含むことができる。第１のＢＩＳＲレジスタ３０６－１および第２のＢＩＳＲレジスタ３０６－２からの値は、修復ロジック（図示せず）に関連し得る修復ポート３０２に供給される。
【0034】
物理メモリ１１０は、第１のＭＢＩＳＴインターフェイス３０４－１および第２のＭＢＩＳＴインターフェイス３０４－２に接続され、データ信号にアクセスする（例えば、送信または受信する）、例えばデータ出力信号（ＤＯＵＴ）を取得することができる。この例において、物理メモリ１１０は、２つの論理メモリよりも広い。図示のように、各論理メモリのデータ出力信号は、「ｍ」ビット幅（ＬＭ＿ＤＯＵＴ［ｍ：０］）である。この「ｍビット」幅は、下層の物理メモリのビット幅の半分であり、メモリの一方の「半分」ではＤＯＵＴ［ｎ－１：ｎ／２］から延在し、メモリの他方の「半分」ではＤＯＵＴ［ｎ／２－１：０］から延在する。各論理メモリが下層の物理メモリよりも広い場合、物理メモリは、２回に検査されない。しかしながら、各論理メモリが物理メモリよりも狭い場合、物理メモリは、（各論理メモリに対して１回ずつ）２回に検査されるが、次に説明するように、検査要素が、メモリ修復を正確に実施するという観点で、２回の検査手順を知的に考慮することはできない。
【0035】
例示的な動作において、（例えば、図１および図２の）ＭＢＩＳＴコントローラ１０８は、第１の論理メモリ１１２－１および第２の論理メモリ１１２－２に関して、第１のＭＢＩＳＴインターフェイス３０４－１および第２のＭＢＩＳＴインターフェイス３０４－２をそれぞれ介して、物理メモリ１１０にアクセスする。ＭＢＩＳＴコントローラ１０８は、第１の論理メモリ１１２－１のサイズおよびデータ幅に従って、第１のＭＢＩＳＴインターフェイス３０４－１を用いて物理メモリ１１０の一部を検査する。したがって、ＭＢＩＳＴコントローラ１０８は、第１の論理メモリ１１２－１に関して、第１のＭＢＩＳＴインターフェイス３０４－１を介して取得された検査結果に基づいて、第１のＢＩＳＲレジスタ３０６－１にデータを追加する。
【0036】
次いで、ＭＢＩＳＴコントローラ１０８は、第２の論理メモリ１１２－２のサイズおよびデータ幅に従って、第２のＭＢＩＳＴインターフェイス３０４－２を用いて物理メモリ１１０の別の部分を検査する。したがって、ＭＢＩＳＴコントローラ１０８は、第２の論理メモリ１１２－２に関して、第２のＭＢＩＳＴインターフェイス３０４－２を介して取得された検査結果に基づいて、第２のＢＩＳＲレジスタ３０６－２にデータを追加する。さらに、ＭＢＩＳＴコントローラ１０８は、２つの論理メモリに対するこれらの２つの検査が同じ下層の物理メモリに関連すること、または第１のＢＩＳＲレジスタ３０６－１および第２のＢＩＳＲレジスタ３０６－２が共通のメモリに関連することを知らせられない場合がある。
【0037】
これは、同じ故障メモリ部分アドレス（ＦＰＡ）が、２つ以上の異なるＢＩＳＲレジスタにそれぞれ１回ずつ、２回記憶される状況をもたらし得る。このような状況は、この同じ故障メモリ部分アドレスがメモリアクセス要求の対象となる標準的なメモリ非検査モードにおいて、物理メモリ１１０の後続のアクセスに応答して、競合を引き起こす可能性がある。例えば、２つのメモリ部分冗長イネーブル信号（例えば、２つの交換イネーブル信号）が同時に活性化され可能性があり、メモリアドレスデコーダに故障状態を生じさせる可能性がある。このようなシナリオに対処するために、いくつかの実装形態は、メモリクラスタ環境においてメモリ部分の冗長性を透過的にサポートすることができるメモリラッパーを実装する。次に、図４を参照して、例示的なメモリラッパーの実装例を説明する。
【0038】
図４は、論理メモリ修復を実行するために使用され得る調停ロジックを有するメモリラッパーを実装するための例示的なアーキテクチャ４００を示す。例示的な実装形態において、物理メモリ１１０は、クラスタメモリ環境においてメモリ部分の冗長性をサポートするメモリラッパー４１６を含む。メモリラッパー４１６によって、ＭＢＩＳＴコントローラ１０８は、１つ以上の下層物理メモリを調整することなく、論理メモリに対してメモリ検査を実行することができる。
【0039】
図示のように、物理メモリ１１０は、少なくとも１つの修復ロジック４１４と、少なくとも１つのアドレスデコーダ４０６と、少なくとも１つのメモリアレイ４０８と、データ入出力ロジック４１０（データＩ／Ｏロジック４１０）とを含む。アドレスデコーダ４０６は、修復ロジック４１４とメモリアレイ４０８との間に接続されてもよい。データＩ／Ｏロジック４１０は、メモリアレイ４０８と共有バス２１２との間に接続されてもよい。修復ロジック４１４は、少なくとも１つのＢＩＳＲインジケータ信号４１８（例えば、１つ以上のメモリ部分冗長イネーブル信号）をアドレスデコーダ４０６に提供する。ＢＩＳＲインジケータ信号４１８は、メモリアクセス要求の対象であるアドレス４１２と、ＢＩＳＲレジスタ３０６－１および３０６－２の１つ以上のＢＩＳＲパラメータとに基づいて、予備メモリ部分（図４には図示せず）がアクセスされるか否かを示す。
【0040】
いくつかの実装形態において、調停ロジック１１４は、ＢＩＳＲレジスタ３０６－１および３０６－２と修復ロジック４１４との間に接続されている。修復ロジック４１４は、調停ロジック１１４とアドレスデコーダ４０６との間に接続されてもよい。第１のＢＩＳＲレジスタ３０６－１および第２のＢＩＳＲレジスタ３０６－２は、共有バス２１２と調停ロジック１１４との間に接続されてもよい。調停ロジック１１４は、修復ロジック４１４の少なくとも１つの修復ポート（図示せず）のために、ＢＩＳＲレジスタ３０６－１および３０６－２に記憶されたＢＩＳＲパラメータを解釈する。
【0041】
解釈の一部として、調停ロジック１１４は、物理メモリ１１０上にオーバーレイされている１つ以上の論理メモリを考慮するように、ＢＩＳＲパラメータを変換することができる。そのために、調停ロジック１１４は、２つ以上の修復制御ポート、例えば、少なくとも１つの既定修復制御ポート４０２および少なくとも１つの疑似修復制御ポート４０４を実装することができる。修復制御ポートは、２つ以上の論理メモリの検査を介して特定される故障メモリ部分、例えば、故障メモリ行または故障メモリ列を修復することができる。一般的に、修復ロジック４１４は、メモリアクセス要求の対象であるメモリアドレス４１２と、少なくとも１つのＢＩＳＲレジスタ３０６内に記憶される第１の故障メモリアドレスおよび第２の故障メモリアドレスなどの少なくとも１つの故障メモリアドレスとに基づいて、メモリアクセス要求を予備メモリ部分にルーティングすることができる。
【0042】
例示的な動作において、データＩ／Ｏロジック４１０は、１つ以上のメモリ動作の一部として、情報をメモリアレイ４０８に記憶することができ、またはメモリアレイ４０８から情報をロードすることができる。Ｉ／Ｏロジック４１０は、共有バス２１２を介して、メモリアレイ４０８と共有バスインターフェイス２０２との間で情報を通信または伝搬することができる。ＭＢＩＳＴコントローラ１０８は、共有バスインターフェイス２０２を介して動作して、少なくとも１つの論理メモリ１１２の複数のアドレス、例えば、アドレス４１２（例えば、メモリアドレス）に対して検査を実行する。メモリクラスタ内の物理アドレスであり得るアドレス４１２は、アドレスデコーダ４０６および修復ロジック４１４に提供されてもよい。いくつかの例において、調停ロジック１１４は、アドレス４１２を受信して調停を実行することもできる。
【0043】
メモリラッパー４１６は、複数の修復制御ポート、例えば、物理メモリ１１０上にオーバーレイされる論理メモリごとに１つの修復制御ポートを含む（例えば、有するまたは実現する）ことができる。各論理メモリ１１２は、調停ロジック１１４によって作成された各仮想修復制御ポートに対応することができる。図示のように、複数の修復制御ポートは、既定修復制御ポート４０２と、擬似修復制御ポート４０４とを含むことができる。
【0044】
いくつかの例において、既定修復制御ポート４０２は、ＭＢＩＳＴコントローラ１０８が最初に検査する論理メモリ１１２に対応する。その後検査される各論理メモリ１１２は、疑似修復制御ポート４０４などの疑似修復制御ポートに対応することができる。したがって、第１の論理メモリ１１２－１は、既定修復制御ポート４０２に対応することができ、第２の論理メモリ１１２－２は、図示された擬似修復制御ポート４０４に対応することができ、第３の論理メモリ（図４に図示せず）は、別の擬似修復制御ポート４０４（図示せず）に対応することができる。修理制御ポートの例は、図６～８を参照して説明される。
【0045】
図５は、調停ロジックおよびメモリ構成要素を含み、少なくとも１つの予備メモリ部分を用いて論理メモリ修復を実行するための例示的なアーキテクチャ５００を示す。図示のように、物理メモリ１１０は、調停ロジック１１４と、修復ロジック４１４と、アドレスデコーダ４０６と、メモリアレイ４０８とを含む。メモリアレイ４０８は、複数のメモリ部分、例えば、第１のメモリ部分５０８－１および第２のメモリ部分５０８－２を含む。各メモリ部分５０８は、例えば、少なくとも１つのメモリ行または少なくとも１つのメモリ列に対応することができる。メモリアレイ４０８の少なくとも１つのメモリ部分５０８の冗長性を可能にするために、物理メモリ１１０は、複数の予備メモリ部分、例えば、第１の予備メモリ部分５０６－１および第２の予備メモリ部分５０６－２を含むことができる。同様に、各予備メモリ部分５０６は、少なくとも１つの予備メモリ行または少なくとも１つの予備メモリ列に対応することができる。また、物理メモリ１１０は、ＢＩＳＲパラメータを記憶するための第１のＢＩＳＲレジスタ３０６－１および第２のＢＩＳＲレジスタ３０６－２を含む。
【0046】
例示的な実装形態において、各ＢＩＳＲレジスタ３０６は、少なくとも１つのアドレスレジスタ５０２と、少なくとも１つのイネーブルレジスタ５０４とを含むことができる。したがって、第１のＢＩＳＲレジスタ３０６－１は、第１のアドレスレジスタ５０２－１および第１のイネーブルレジスタ５０４－１を含むことができ、第２のＢＩＳＲレジスタ３０６２は、第２のアドレスレジスタ５０２－２および第２のイネーブルレジスタ５０４－２を含むことができる。第１のアドレスレジスタ５０２－１は、ＭＢＩＳＴコントローラ１０８によって決定された第１の故障メモリアドレスを記憶することができる。第２のアドレスレジスタ５０２－２は、ＭＢＩＳＴコントローラ１０８によって決定された第２の故障メモリアドレスを記憶することができる。第１のイネーブルレジスタ５０４－１は、ＭＢＩＳＴコントローラ１０８によって決定されるように、対応する第１の（冗長）予備メモリ部分が使用可能であることを示す指示を記憶することができる。第２のイネーブルレジスタ５０４－２は、ＭＢＩＳＴコントローラ１０８によって決定されるように、対応する第２の（冗長）予備メモリ部分が使用可能であることを示す指示を記憶することができる。
【0047】
調停ロジック１１４が故障メモリアドレスおよびイネーブル指示パラメータを分析することを可能にするために、調停ロジック１１４は、第１のアドレスレジスタ５０２－１、第２のアドレスレジスタ５０２－２、第１のイネーブルレジスタ５０４－１、および第２のイネーブルレジスタ５０４－２に接続されてもよい。いくつかの例において、調停ロジック１１４は、第１の故障メモリアドレスが第２の故障メモリアドレスと競合することに応答して、少なくとも１つの予備メモリ部分５０６へのアクセスを調停するための回路を含む。
【0048】
例示的な動作において、ＭＢＩＳＴコントローラ１０８の回路は、第１の論理メモリ１１２－１および／または第２の論理メモリ１１２－２を検査することによって、少なくとも１つの物理メモリ１１０に対応する第１の故障メモリアドレスを決定する。また、ＭＢＩＳＴコントローラ１０８の回路は、第１の論理メモリ１１２－１および／または第２の論理メモリ１１２－２を検査することによって、物理メモリ１１０に対応する第２の故障メモリアドレスを決定する。ＭＢＩＳＴコントローラ１０８は、ＢＩＳＲ手順の一部として、故障メモリアドレスをＢＩＳＲレジスタ３０６－１および３０６－２に記憶することができる。
【0049】
第１のＢＩＳＲレジスタ３０６－１は、第１のアドレスレジスタ５０２－１と、第１のＢＩＳＲレジスタ３０６－１が有効化されているか否かを示す第１のイネーブルレジスタ５０４－１とを含む。例えば、第１のアドレスレジスタ５０２－１は、第１のメモリ部分５０８－１が故障していることをＭＢＩＳＴコントローラ１０８が検出したことに応答して、第１のメモリ部分５０８－１に対応する第１の故障メモリアドレスを記憶することができる。さらに、第１の故障メモリアドレスが対象である場合、すなわち、（図４の）アドレス４１２が第１の故障メモリアドレスに対応する場合、第１のイネーブルレジスタ５０４－１は、第１の予備メモリ部分５０６－１がアクセスされるという肯定的な指示を記憶する。第２のＢＩＳＲレジスタ３０６－２は、第２のアドレスレジスタ５０２－２と、第２のＢＩＳＲレジスタ３０６－２が有効化されているか否かを示す第２のイネーブルレジスタ５０４－２とを含む。
【0050】
ＭＢＩＳＴコントローラ１０８は、複数の論理メモリ１１２－１および１１２－２を連続的に且つ少なくとも部分的に独立して検査するため、同じ故障メモリアドレスを第１のアドレスレジスタ５０２－１および第２のアドレスレジスタ５０２－２に記憶することができる。調停ロジック１１４が設けられていない場合、修復ロジック４１４は、例えば１回のメモリアクセス中に、２つの予備メモリ部分を同時に活性化する可能性がある。しかしながら、調停ロジック１１４は、このようなエラー状態を防止するように動作する。そのために、第１のＢＩＳＲレジスタ３０６－１および第２のＢＩＳＲレジスタ３０６－２は、アドレスおよびイネーブル情報を調停ロジック１１４に提供する。
【0051】
対応するメモリ部分５０８が故障していると特定された場合、調停ロジック１１４は、アドレスおよびイネーブルＢＩＳＲパラメータを処理して、アクセス用の単一の予備メモリ部分５０６を解決する。調停ロジック１１４は、変換されたＢＩＳＲパラメータ情報を修復ロジック４１４の１つ以上の修復ポート（図示せず）に提供する。その結果、修復ロジック４１４は、アドレスデコーダ４０６を用いて、特定のメモリアクセスのために単一の予備メモリ部分５０６を活性化することができる。
【0052】
したがって、物理メモリ１１０は、メモリアクセス要求の対象であるメモリアドレス４１２と、（例えば、第１のアドレスレジスタ５０２－１に記憶されている）第１の故障メモリアドレスと、（例えば、第２のアドレスレジスタ５０２－２に記憶されている）第２の故障メモリアドレスとに基づいて、メモリアクセス要求を予備メモリ部分（例えば、５０６－１または５０６－２）にルーティングするための修復ロジック４１４を含む。そのために、修復ロジック４１４は、メモリアレイ４０８および／または少なくとも１つの予備メモリ部分５０６に接続されるアドレスデコーダ４０６と通信する。修復ロジック４１４は、調停ロジック１１４とアドレスデコーダ４０６との間に接続されてもよい。調停ロジック１１４は、修復ロジック４１４とＢＩＳＲレジスタ３０６－１および３０６－２との間に接続されてもよい。これによって、調停ロジック１１４は、ＢＩＳＲレジスタ３０６－１および３０６－２に記憶された１つ以上のＢＩＳＲパラメータを、修復ロジック４１４の１つ以上の修復ポート用の少なくとも１つの調停信号５１０に変換することによって、複数の予備メモリ部分５０６－１および５０６－２が同時に活性化されないことを保証することができる。
【0053】
検査段階中、ＭＢＩＳＴコントローラ１０８の回路は、論理メモリアドレスを用いて、複数の論理メモリ（例えば、１１２－１および１１２－２）にアクセスする。共有バスインターフェイス２０２のマッピングロジック２０４は、論理メモリアドレスを、物理メモリ１１０に関連付けられた物理メモリアドレスにマッピングすることができる。ＭＢＩＳＴコントローラ１０８が、論理メモリ１１２－１および１１２－２が１つ以上の記憶場所に起因して故障していると判断した場合、第１の故障論理メモリ（例えば、１１２－１）および第２の故障論理メモリ（例えば、１１２－２）は、物理メモリ１１０の同じ物理アドレス空間を共有する。したがって、第１の故障メモリアドレスおよび第２の故障メモリアドレスは、ＢＩＳＲレジスタ３０６－１および３０６－２に記憶されたＢＩＳＲパラメータによって示されるように、同じ故障メモリ部分（例えば、第１のメモリ部分５０８－１）または同じ予備メモリ部分（例えば、予備メモリ部分５０６－１である）に対応し得る。いくつかの例において、調停ロジック１１４の回路は、異なる論理メモリ（例えば、１１２－１および１１２－２）に関連付けられるが、同じ物理メモリアドレスを対象とするメモリ要求を、同じ予備メモリ部分５０６－１にルーティングすることができる。
【0054】
検査段階の後、第１のイネーブルレジスタ５０４－１は、第１の故障メモリ部分５０８－１が対応する第１の予備メモリ部分５０６－１によって交換されたか否かを示す第１の指示を記憶することができ、第１の故障メモリ部分５０８－１は、第１の故障メモリアドレスに対応する。第２のイネーブルレジスタ５０４－２は、第２の故障メモリ部分５０８－２が対応する第２の予備メモリ部分５０６－２によって交換されたか否かを示す第２の指示を記憶することができ、第２の故障メモリ部分５０８－２は、第２の故障メモリアドレスに対応する。調停ロジック１１４の回路は、第１の指示および第２の指示に応答して、第１の予備メモリ部分５０６－１および第２の予備メモリ部分５０６－２へのアクセスを調停することができる。例えば、調停ロジック１１４は、修復ロジック４１４によって生成された第１のメモリ部分冗長イネーブル信号および第２のメモリ部分冗長イネーブル信号を利用して、第１の故障メモリアドレスが第２の故障メモリアドレスと一致することに応答して、２つ以上の予備メモリ部分を同時に活性化することを防止することができる。
【0055】
図６は、予備メモリ部分が予備メモリ行で実装され、論理メモリ修復の例示的な第１の手法を実行するための例示的な回路６００を示す。したがって、予備メモリ部分５０６－１および５０６－２の各々は、予備メモリ行６０２－１または６０２－２で実現することができる。このような場合、第１の故障メモリアドレスおよび第２の故障メモリアドレスは、物理メモリの故障したメモリ行の少なくとも１つの故障行アドレス（ＦＲＡ）を含むことができる。
【0056】
明確にするために、図６の物理メモリは、左半分の物理メモリ６０８－１および右半分の物理メモリ６０８－２を含む分割メモリである。また、第１の論理メモリ（図６には図示せず）が左半分の物理メモリ６０８－１上にオーバーレイされ、第２の論理メモリ（図示せず）が右半分の物理メモリ６０８－２上にオーバーレイされる。この例示的な分割メモリにおいて、予備列６０４－１および６０４－２は、左半分の物理メモリ６０８－１と右半分の物理メモリ６０８－２との間に共有されていない。したがって、このようなアーキテクチャにおいて、調停ロジック１１４は、故障列の列冗長性ＢＩＳＲパラメータまたは指示に適用されない可能性がある。
【0057】
しかしながら、予備行６０２－１および６０２－２は、左半分の物理メモリ６０８－１と右半分の物理メモリ６０８－２との間に共有されている。したがって、調停ロジック１１４を適用することによって、故障メモリ行アドレスとの競合を防止することができる。物理メモリを半分に分割して、論理メモリを各半分に適用する環境を用いて、図６および図７を参照して特定の原理を説明する。しかしながら、説明される原理は、他の数または組み合わせの物理メモリおよび論理メモリに適用可能である。
【0058】
また、例示的な回路６００は、予備列６０４－１および６０４－２と、アドレスデコーダ６０６と、Ｉ／Ｏ回路６１０とを含むことができる。図示された信号は、論理メモリにメモリアクセスするためのアドレス（Ａ［ｍ：０］）と、第１の故障行アドレス（ＦＲＡ１［ｍ：０］）と、第１の冗長行イネーブル信号（ＲＲＥＮ１）と、第２の故障行アドレス（ＦＲＡ２［ｍ：０］）と、第２の冗長行イネーブル信号（ＲＲＥＮ２）とを含む。図示された他の信号は、第１のデータ部分（Ｄ［０：ｎ／２－１］）と、第１の故障列インジケータ（ＦＣＩ１［ｍ：０］）と、第１の冗長列イネーブル信号（ＣＲＥ１）または第１の列冗長イネーブル信号と、第２の冗長列イネーブル信号（ＣＲＥ２）または第２の列冗長イネーブル信号と、第２の故障列インジケータ（ＦＣＩ２［ｍ：０］）と、第２のデータ部分（Ｄ［ｎ／２：ｎ－１］）とを含む。アドレスデコーダ６０６は、修復ロジック４１４から、アドレス（Ａ）と、第１の行冗長イネーブル信号（ＲＲＥ１）および第２の行冗長イネーブル信号（ＲＲＥ２）とを受信することができる。
【0059】
図６の回路６００が調停ロジック１１４を含んでいない場合、第２の冗長行イネーブル信号（ＲＲＥＮ２）は、（図示のように）修復ロジック４１４の修復ポートを介して、「右の」ＡＮＤゲート６１６の第２の入力に直接に印加される。いくつかの故障シナリオにおいて、ＭＢＩＳＴコントローラは、第１の故障行アドレス（ＦＲＡ１［ｍ：０］）と第２の故障行アドレス（ＦＲＡ２［ｍ：０］）とが一致するように、同じ故障行アドレスを２つのＢＩＳＲレジスタにロードすることができる。対象アドレス（Ａ）が故障行アドレスと一致すると、（調停ロジック１１４が設けられていない場合）修復ロジック４１４は、アドレスデコーダ６０６の入力で、第１および第２の行冗長イネーブル信号（ＲＲＥ１およびＲＲＥ２）の両方を有効化する。これは、エラー状態をもたらすことになる。
【0060】
しかしながら、このようなシナリオに対抗するために、回路６００は、調停ロジック１１４を含むことができる。図６の例示的な調停ロジック１１４は、比較器６１２と、ＡＮＤゲート６１４とを含み、このＡＮＤゲートは、「通常」（非反転）入力と、反転入力とを有する。例示的な動作において、比較器６１２は、その第１の入力および第２の入力で第１の故障行アドレスおよび第２の故障行アドレス（ＦＲＡ１およびＦＲＡ２）を受信する。これら２つの故障行アドレスが一致することに応答して、比較器６１２は、ハイ信号を出力する。ＡＮＤゲート６１４の反転入力は、これをロー信号に反転する。少なくとも１つのロー信号の処理に応答して、ＡＮＤゲート６１４は、非反転入力の第２の冗長行イネーブル信号（ＲＲＥＮ２）の値に関係なく、ロー信号を出力する。このロー信号は、修復ロジック４１４の修復ポートを介して、調停信号５１０としてＡＮＤゲート６１６の入力に供給される。したがって、ＡＮＤゲート６１６は、第２の行冗長イネーブル信号（ＲＲＥ２）に対してロー値を出力することによって、アドレスデコーダ６０６へのこの入力を非活性化する。
【0061】
一方、修復ロジック４１４の１つ以上の修復ポートは、ＢＩＳＲレジスタ３０６－１および３０６－２（図６には図示せず）から、１つ以上のＢＩＳＲパラメータを「直接に」（例えば、調停ロジック１１４によって変換または修正されることなく）を受信する。（図示のように）修復ロジック４１４の「左の」ＡＮＤゲート６１８は、アドレスデコーダ６０６で第１の行冗長イネーブル信号（ＲＲＥ１）を活性化するためのハイ信号を生成する。したがって、第１の故障行アドレス（ＦＲＡ１［ｍ：０］）と第２の故障行アドレス（ＦＲＡ２［ｍ：０］）の両方が互いに一致し且つ対象アドレス（Ａ）と一致するシナリオにおいて、調停ロジック１１４は、エラー状態を回避するために、修復ロジック４１４に１つの行冗長イネーブル信号（この場合、ＲＲＥ１）を活性化させる。回避されたエラー状態は、１回のメモリアクセスサイクル中に、複数の行冗長イネーブル信号（ＲＲＥ１およびＲＲＥ２）がアドレスデコーダ６０６の２つの入力で活性化される場合に生じる。
【0062】
図７は、予備メモリ部分が予備メモリ行で実装され、論理メモリ修復の例示的な第２の手法を実行するための例示的な回路７００を示す。図示のように、調停ロジック１１４は、複数の修復制御ポート４０２および４０４を含むまたはインスタンス化する。また、調停ロジック１１４は、行デコーダロジック７０２として実現され得るデコーダロジック７０２を含む。例示的な実装形態において、デコーダロジック７０２は、より多様な潜在的な多欠陥シナリオを補正することによって、行交換サポートを強化することができる。
【0063】
いくつかの例において、図６に明示されている例示的な回路６００において、一組の予備行が各論理メモリに割り当てられている。その結果、一部の多欠陥シナリオは、修復不可能になる可能性がある。しかしながら、修復制御ポートを使用する手法は、論理メモリレベルで独立したＢＩＲＡを可能にすることによって、より多様な欠陥シナリオを補正することができる。そのために、各論理メモリは、対応する修復制御ポートにマッピングされてもよい。例えば、調停ロジック１１４は、既定修復制御ポート４０２を２つ以上の論理メモリのうちの第１の論理メモリにマッピングすることができる。調停ロジック１１４は、疑似修復制御ポート４０４を２つ以上の論理メモリのうちの第２の論理メモリにマッピングすることができる。
【0064】
図７において、第１のＢＩＳＲレジスタ３０６－１は、少なくとも１つの故障行アドレス（ＦＲＡ）および少なくとも１つの冗長行イネーブル（ＲＲＥＮ）信号を提供することができる。図示のように、第１のＢＩＳＲレジスタ３０６－１は、既定修復制御ポート４０２に対して、第１および第２の故障行アドレス（ＦＲＡ１およびＦＲＡ２）ならびに第１および第２の冗長行イネーブル（ＲＲＥＮ１およびＲＲＥＮ２）信号を提供することができる。いくつかのシナリオにおいて、「既定」修復制御ポート４０２は、最初に検査される論理メモリに対応することができる。第２のＢＩＳＲレジスタ３０６－２は、少なくとも１つの疑似故障行アドレス（Ｐ＿ＦＲＡ）および少なくとも１つの疑似冗長行イネーブル（Ｐ＿ＲＲＥＮ）信号を提供することができる。図示のように、第２のＢＩＳＲレジスタ３０６－２は、疑似修復制御ポート４０４に対して、第１および第２の疑似故障行アドレス（Ｐ＿ＦＲＡ１およびＰ＿ＦＲＡ２）ならびに第１および第２の疑似冗長行イネーブル（Ｐ＿ＲＲＥＮ１およびＰ＿ＲＲＥＮ２）信号を提供することができる。図面は、１つの疑似修復制御ポートを示しているが、最初に検査された論理メモリに加えて、複数の論理メモリに対応する複数の疑似修復制御ポートが存在してもよい。
【0065】
デコーダロジック７０２は、第１のＢＩＳＲレジスタ３０６－１および第２のＢＩＳＲレジスタ３０６－２からの入力をＢＩＳＲパラメータとしてデコードして、故障行アドレスおよび故障冗長行イネーブル信号の調停済み出力値を１つ以上の調停信号５１０として提供する。１つ以上の調停信号５１０は、物理メモリレベルで単一の修復制御ポートとして機能する。したがって、調停ロジック１１４は、複数の修復制御ポート４０２および４０４を単一の修復制御ポートに変換して、少なくとも１つの物理メモリの１つ以上の予備メモリ部分（例えば、予備行６０２または予備列６０４）にアクセスすることができる。調停信号５１０は、調停ロジック１１４のデコーダロジック７０２によって出力され、修復ロジック４１４の１つ以上の修復ポート（別個に示されていない）に提供される。これらの値は、第１の調停済み故障行アドレス（ＦＲＡ１＿ａｒｂ）、第１の調停済み冗長行イネーブル（ＲＲＥＮ１＿ａｒｂ）信号、第２の調停済み故障行アドレス（ＦＲＡ２＿ａｒｂ）、および第２の調停済み冗長行イネーブル（ＲＲＥＮ２＿ａｒｂ）信号を含むことができる。
【0066】
疑似修復制御ポートによって、第２の論理メモリのＢＩＲＡは、第１の論理メモリに対して実質的に独立することができる。デコーダロジック７０２は、メモリクラスタの外部にあるＭＢＩＳＴコントローラによって確立された論理メモリレベルのＢＩＳＲパラメータから、修復ロジック４１４用の物理メモリレベルの行修復制御信号を生成することができる。例示的な動作において、デコーダロジック７０２は、第１の行冗長イネーブル信号（ＲＲＥ１）が第２の行冗長イネーブル信号（ＲＲＥ２）と等しくならないように物理メモリレベルでこれらの調停値を決定して、１回のアクセスサイクル中に交換行の両方を活性化することを回避することができる。
【0067】
論理ゲートを用いてデコーダロジック７０２を構築することによって、２つ以上の信号間の論理関係を実装することができる。論理関係は、例えば、少なくとも１つの物理メモリ上にオーバーレイされる論理メモリの数、および／または利用可能な冗長交換行の数に依存し得る。以下の表１は、複数の信号間の例示的な論理関係を示している。論理関係は、論理メモリレベルの信号（例えば、値）を物理メモリレベルの信号に変換する例を示している。
【0068】
【表1】
【0069】
表１のマトリックスに示された論理関係を用いて、１つ以上の論理メモリ間のいくつかのマルチ故障（例えば、マルチ欠陥）シナリオを修復することができる。例えば、２つの論理メモリの各論理メモリ内の１つの予備行を消費する各論理メモリ内の１つの故障を修復することができる。第２に、２つの論理メモリのうちの第１の論理メモリ内の１つまたは２つの故障は、それぞれ１行または２行で修復可能である場合、修復可能である。第３に、２つの論理メモリのうちの第２の論理メモリ内の１つまたは２つの故障は、それぞれ１行または２行で修復可能である場合、修復可能である。これらのシナリオにおいて、｛ＲＲＥＮ１＝０，ＲＲＥＮ２＝１｝は、無効条件とみなされる。（例えば、２つの論理メモリのうちの第１の論理メモリが１つの故障を有し、２つの論理メモリのうちの第２の論理メモリが２つの故障を有する、またはその逆である）３つの故障シナリオは、デコーダロジック７０２内の追加のオーバーヘッド回路でカバーすることができる。さらに、追加のＢＩＳＲレジスタおよび／または修復制御ポートを、信号間の拡張論理関係を実現するデコーダロジック７０２に組み込むことができる。
【0070】
図６および図７は、故障行を交換することができる予備行という観点から上述した。例えば、デコーダロジック７０２は、行デコードロジックとして説明されている。しかしながら、この原理は、予備列（または他の種類の予備メモリ部分）が故障列（または他の種類の故障メモリ部分）を交換できる回路に適用可能である。次に、図８を参照して、メモリ列の故障を修復できる例示的な回路を説明する。
【0071】
図８は、予備メモリ部分が予備メモリ列で実装され、論理メモリ修復を実行するための例示的な回路８００を示す。図示のように、複数の論理メモリ（１１２－１、１１２－２、１１２－３、１１２－４）は、複数の物理メモリ（１１０－１、１１０－２）の間で共有される。この回路において、予備メモリ部分５０６は、故障メモリ列を交換するための予備メモリ列を含むまたは予備メモリ列として実装される。引き続き図６および図７の例示的な分割メモリを参照して、予備列６０４－１および６０４－２は、左半分の物理メモリ６０８－１および右半分の物理メモリ６０８－２にそれぞれ対応する。これらの予備列は、半分の間で共有されない。しかしながら、４つの論理メモリが分割物理メモリ上にオーバーレイされている場合、各組の予備列６０４－１および６０４－２は、４つの論理メモリのうちの２つの間で共有される。
【0072】
メモリアクセス要求の対象であるメモリ列が故障メモリ列であるか否かが、少なくとも１つのＢＩＳＲレジスタ３０６からの故障列インジケータ（ＦＣＩ）および列行イネーブル（ＣＲＥ）信号に基づいて判断されてもよい。したがって、第１の故障メモリアドレスおよび第２の故障メモリアドレスは、故障であるメモリ列を特定する（例えば、少なくとも１つの故障ビットを有するビット列を特定する）少なくとも１つのメモリ列インジケータに対応する。１つ以上の故障メモリ列インジケータは、ＢＩＳＲレジスタ３０６（例えば、ＢＩＳＲレジスタ３０６－１、３０６－２、３０６－３、および／または３０６－４）に記憶されてもよい。各ＢＩＳＲレジスタ３０６は、関連する故障メモリ列インジケータレジスタが交換用ビット列を特定する有効な交換インジケータを記憶しているか否かを示す指示を記憶することができる。
【0073】
例示的な実装形態において、調停ロジック１１４および修復ロジック４１４は各々、２つの部分、例えば、調停ロジック１１４－１および１１４－２に分割される。各組のＢＩＳＲレジスタ３０６－１、３０６－２、３０６－３、および３０６－４は、イネーブル指示および故障列インジケータＣＲＥ１０／ＦＣＩ１０、ＣＲＥ１１／ＦＣＩ１１、ＣＲＥ２０／ＦＣＩ２０、およびＣＲＥ２１／ＦＣＩ２１をそれぞれ提供することができる第１の論理メモリ、第２の論理メモリ、第３の論理メモリ、および第４の論理メモリ（図８に図示せず）にそれぞれ対応する。図示のように、これらのイネーブル指示および故障列インジケータは、調停ロジック１１４－１または１１４－２に提供される。調停ロジック１１４－１および１１４－２のインスタンスは、ＣＲＥ１／ＦＣＩ１およびＣＲＥ２／ＦＣＩ２によってそれぞれ示されているように、調停信号５１０－１および５１０－２を、第１半分の物理メモリ６０８－１および第２半分の物理メモリ６０８－２の各々の修復ロジック４１４の１つ以上の修復ポートにそれぞれ提供する。
【0074】
これらの態様において、論理メモリレベルでメモリ検査を実行することによって生じる競合を考慮しながら、分割メモリ環境内の調停ロジック１１４の少なくとも１つのインスタンスを用いて、予備メモリ列で故障メモリ列を交換することができる。図６～８を参照して本明細書に記載された例示的な実装形態は、分割メモリ環境に関する。しかしながら、本明細書に記載された原理、論理メモリ修復技術および装置は、一般的に、メモリ環境に適用可能である。
【0075】
例示的な方法
図９は、共有物理メモリを用いて論理メモリ修復を実行するための例示的な方法９００を示す。これらの例において、方法は、少なくとも１つの物理メモリを修復することができる。少なくとも１つの物理メモリは、メモリクラスタの一部として共有バスインターフェイスの後方に配置され、少なくとも１つの物理メモリ上にオーバーレイされた少なくとも１つの論理メモリに基づいて検査される。
図９は、共有物理メモリを用いて論理メモリ修復を実行するための例示的な方法９００を示す。これらの例において、方法は、少なくとも１つの物理メモリを修復することができる。少なくとも１つの物理メモリは、メモリクラスタの一部として共有バスインターフェイスの後方に配置され、少なくとも１つの物理メモリ上にオーバーレイされた少なくとも１つの論理メモリに基づいて検査される。
【0076】
９０２において、メモリ内蔵自己検査コントローラは、複数の論理メモリに対して少なくとも１つの検査を実行する。一例において、ＭＢＩＳＴコントローラ１０８は、単一の物理メモリ１１０にわたって分散された第１の論理メモリ１１２－１および第２の論理メモリ１１２－２に対して検査を実行することができる。別の例において、ＭＢＩＳＴコントローラ１０８は、複数の物理メモリ１１０１および１１０２にわたって分散された複数の論理メモリ１１２－１、１１２－２、１１２－３、および１１２－４に対して検査を実行することができる。
【0077】
９０４において、メモリ内蔵自己検査コントローラは、実行された検査に基づいて、少なくとも１つの物理メモリの２つ以上の故障メモリ部分を特定する。例えば、ＭＢＩＳＴコントローラ１０８は、少なくとも１つの物理メモリ１１０の第１のメモリ部分５０８－１および第２のメモリ部分５０８－２が故障していると特定することができる。これらの故障メモリ部分は、少なくとも１つのメモリ行、少なくとも１つのメモリ列、少なくとも１つのメモリ行および少なくとも１つのメモリ列などに対応してもよい。実行された検査は、１つ以上の標準的なＭＢＩＳＴ検査アルゴリズムに対応してもよい。
【0078】
９０６において、メモリ内蔵自己検査コントローラは、特定された２つ以上の故障メモリ部分に基づいて、第１の故障メモリアドレスを第１のアドレスレジスタにロードし、第２の故障メモリアドレスを第２のアドレスレジスタにロードする。例えば、ＭＢＩＳＴコントローラ１０８は、第１の故障メモリアドレスを第１のアドレスレジスタ５０２－１にロードし、第２の故障メモリアドレスを第２のアドレスレジスタ５０２－２をロードすることができる。各故障メモリアドレスは、例えば、検査によって故障であると特定されたメモリ部分５０８に対応し得る。いくつかの例において、第１のアドレスレジスタ５０２－１に記憶される第１の故障メモリアドレスは、第２のアドレスレジスタ５０２－２に記憶される第２の故障メモリアドレスと一致する（例えば、同じである）可能性がある。調停ロジック１１４を使用しない場合、これらの一致する故障メモリアドレスは、２つの冗長イネーブル信号を同時に活性化する可能性があり、アドレスデコードエラーを引き起こす可能性がある。しかしながら、調停ロジック１１４は、このような競合するアドレスを解決することができる。
【0079】
９０８において、少なくとも１つの物理メモリは、第１の故障メモリアドレスが第２の故障メモリアドレスと競合することに応答して、２つ以上の故障メモリ部分に対応する少なくとも１つの予備メモリ部分へのアクセスを調停する。例えば、少なくとも１つの物理メモリ１１０の調停ロジック１１４は、対応する故障メモリ部分を修復するために使用される予備メモリ部分５０６へのアクセスを調停することができる。例えば、調停ロジック１１４は、修復ロジック４１４に第１のメモリ部分冗長イネーブル信号をアサートさせ、修復ロジック４１４に第２のメモリ部分冗長イネーブル信号をデアサートさせることができる。代替的には、調停ロジック１１４は、修復ロジック４１４に、第１のメモリ部分冗長イネーブル信号をデアサートさせ、修復ロジック４１４に、第２のメモリ部分冗長イネーブル信号をアサートさせることができる。
【0080】
通常、本明細書に記載された要素、モジュール、方法／処理、および動作は、いずれもソフトウェア、ファームウェア、ハードウェア（例えば、固定論理回路）、手動処理、またはそれらの任意の組合せを用いて実装されてもよい。例示的な方法または処理の一部の動作は、コンピュータ処理システムに対してローカルおよび／またはリモートであるコンピュータ可読記憶メモリに記憶された実行可能な命令の一般的な文脈で説明されてもよく、実装形態は、ソフトウェアアプリケーション、プログラム、関数などを含んでもよい。代替的にまたは追加的に、本明細書に記載されたいずれかの機能は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、特定用途向け標準製品（ＡＳＳＰ）、システムオンチップシステム（ＳｏＣ）、複合プログラマブルロジック装置（ＣＰＬＤ）などを含むがこれらに限定されない１つ以上のハードウェア論理構成要素によって、少なくとも部分的に実行されてもよい。
【0081】
以下、いくつかの例を説明する。
例１
装置であって、
複数の論理メモリに対して少なくとも１つの検査を実行するように構成された回路を含むメモリ内蔵自己検査コントローラと、
メモリクラスタとを備え、
メモリクラスタは、
メモリ内蔵自己検査コントローラに接続され、複数の論理メモリへのアクセスを提供するように構成された共有バスインターフェイスと、
共有バスインターフェイスに接続された複数の物理メモリとを含み、複数の物理メモリは、複数の論理メモリのうちの２つ以上の論理メモリをその上にオーバーレイするように構成された少なくとも１つの物理メモリを含み、
少なくとも１つの物理メモリは、
メモリ内蔵自己検査コントローラによって決定された第１の故障メモリアドレスを記憶するように構成された第１のアドレスレジスタと、
メモリ内蔵自己検査コントローラによって決定された第２の故障メモリアドレスを記憶するように構成された第２のアドレスレジスタと、
第１のアドレスレジスタと第２のアドレスレジスタとに接続された調停ロジックとを含み、調停ロジックは、第１の故障メモリアドレスが第２の故障メモリアドレスと競合することに応答して、少なくとも１つの予備メモリ部分へのアクセスを調停するように構成された回路を含む。
例１
装置であって、
複数の論理メモリに対して少なくとも１つの検査を実行するように構成された回路を含むメモリ内蔵自己検査コントローラと、
メモリクラスタとを備え、
メモリクラスタは、
メモリ内蔵自己検査コントローラに接続され、複数の論理メモリへのアクセスを提供するように構成された共有バスインターフェイスと、
共有バスインターフェイスに接続された複数の物理メモリとを含み、複数の物理メモリは、複数の論理メモリのうちの２つ以上の論理メモリをその上にオーバーレイするように構成された少なくとも１つの物理メモリを含み、
少なくとも１つの物理メモリは、
メモリ内蔵自己検査コントローラによって決定された第１の故障メモリアドレスを記憶するように構成された第１のアドレスレジスタと、
メモリ内蔵自己検査コントローラによって決定された第２の故障メモリアドレスを記憶するように構成された第２のアドレスレジスタと、
第１のアドレスレジスタと第２のアドレスレジスタとに接続された調停ロジックとを含み、調停ロジックは、第１の故障メモリアドレスが第２の故障メモリアドレスと競合することに応答して、少なくとも１つの予備メモリ部分へのアクセスを調停するように構成された回路を含む。
【0082】
例２
複数の論理メモリのうちの２つ以上の論理メモリは、第１の論理メモリと第２の論理メモリとを含み、
２つ以上の論理メモリのうちの第１の論理メモリと第２の論理メモリとは、少なくとも１つの物理メモリを共有するように構成され、
メモリ内蔵自己検査コントローラの回路は、２つ以上の論理メモリのうちの第１の論理メモリを検査することによって、少なくとも１つの物理メモリに対応する第１の故障メモリアドレスを決定するように構成され、
メモリ内蔵自己検査コントローラの回路は、２つ以上の論理メモリのうちの第２の論理メモリを検査することによって、少なくとも１つの物理メモリに対応する第２の故障メモリアドレスを決定するように構成されている、例１に記載の装置。
複数の論理メモリのうちの２つ以上の論理メモリは、第１の論理メモリと第２の論理メモリとを含み、
２つ以上の論理メモリのうちの第１の論理メモリと第２の論理メモリとは、少なくとも１つの物理メモリを共有するように構成され、
メモリ内蔵自己検査コントローラの回路は、２つ以上の論理メモリのうちの第１の論理メモリを検査することによって、少なくとも１つの物理メモリに対応する第１の故障メモリアドレスを決定するように構成され、
メモリ内蔵自己検査コントローラの回路は、２つ以上の論理メモリのうちの第２の論理メモリを検査することによって、少なくとも１つの物理メモリに対応する第２の故障メモリアドレスを決定するように構成されている、例１に記載の装置。
【0083】
例３
メモリ内蔵自己検査コントローラの回路は、論理メモリアドレスを用いて複数の論理メモリにアクセスするように構成され、
共有バスインターフェイスは、論理メモリアドレスを複数の物理メモリの物理メモリアドレスにマッピングするように構成されている、例１または例２に記載の装置。
メモリ内蔵自己検査コントローラの回路は、論理メモリアドレスを用いて複数の論理メモリにアクセスするように構成され、
共有バスインターフェイスは、論理メモリアドレスを複数の物理メモリの物理メモリアドレスにマッピングするように構成されている、例１または例２に記載の装置。
【0084】
例４
第１の故障メモリアドレスおよび第２の故障メモリアドレスは、物理メモリアドレスのうちの同じ物理メモリアドレスを含み、かつ、少なくとも１つの予備メモリ部分のうちの同じ予備メモリ部分に対応しており、
調停ロジックの回路は、２つ以上の論理メモリの異なる論理メモリに関連付けられ、同じ物理メモリアドレスを対象とするメモリ要求を同じ予備メモリ部分にルーティングするように構成されている、先行する例のいずれか１つに記載の装置。
第１の故障メモリアドレスおよび第２の故障メモリアドレスは、物理メモリアドレスのうちの同じ物理メモリアドレスを含み、かつ、少なくとも１つの予備メモリ部分のうちの同じ予備メモリ部分に対応しており、
調停ロジックの回路は、２つ以上の論理メモリの異なる論理メモリに関連付けられ、同じ物理メモリアドレスを対象とするメモリ要求を同じ予備メモリ部分にルーティングするように構成されている、先行する例のいずれか１つに記載の装置。
【0085】
例５
少なくとも１つの予備メモリ部分は、少なくとも１つの予備メモリ行を含み、
第１の故障メモリアドレスおよび第２の故障メモリアドレスは、少なくとも１つの物理メモリのうちの故障した少なくとも１つのメモリ行の少なくとも１つのメモリ行アドレスを含む、先行する例のいずれか１つに記載の装置。
少なくとも１つの予備メモリ部分は、少なくとも１つの予備メモリ行を含み、
第１の故障メモリアドレスおよび第２の故障メモリアドレスは、少なくとも１つの物理メモリのうちの故障した少なくとも１つのメモリ行の少なくとも１つのメモリ行アドレスを含む、先行する例のいずれか１つに記載の装置。
【0086】
例６
少なくとも１つの予備メモリ部分は、少なくとも１つの予備メモリ列を含み、
第１の故障メモリアドレスおよび第２の故障メモリアドレスは、少なくとも１つの物理メモリのうちの故障した少なくとも１つのメモリ列の少なくとも１つのメモリ列インジケータに対応する、先行する例のいずれか１つに記載の装置。
少なくとも１つの予備メモリ部分は、少なくとも１つの予備メモリ列を含み、
第１の故障メモリアドレスおよび第２の故障メモリアドレスは、少なくとも１つの物理メモリのうちの故障した少なくとも１つのメモリ列の少なくとも１つのメモリ列インジケータに対応する、先行する例のいずれか１つに記載の装置。
【0087】
例７
少なくとも１つの物理メモリは、
第１の故障メモリ部分が第１の予備メモリ部分によって交換されたか否かを示す第１の指示を記憶するように構成された第１のイネーブルレジスタを含み、第１の故障メモリ部分は、第１の故障メモリアドレスに対応しており、
第２の故障メモリ部分が第２の予備メモリ部分によって交換されたか否かを示す第２の指示を記憶するように構成された第２のイネーブルレジスタを含み、第２の故障メモリ部分は、第２の故障メモリアドレスに対応しており、
調停ロジックの回路は、第１の指示および第２の指示に応答して、第１の予備メモリ部分または第２の予備メモリ部分へのアクセスを調停するように構成されている、先行する例のいずれか１つに記載の装置。
少なくとも１つの物理メモリは、
第１の故障メモリ部分が第１の予備メモリ部分によって交換されたか否かを示す第１の指示を記憶するように構成された第１のイネーブルレジスタを含み、第１の故障メモリ部分は、第１の故障メモリアドレスに対応しており、
第２の故障メモリ部分が第２の予備メモリ部分によって交換されたか否かを示す第２の指示を記憶するように構成された第２のイネーブルレジスタを含み、第２の故障メモリ部分は、第２の故障メモリアドレスに対応しており、
調停ロジックの回路は、第１の指示および第２の指示に応答して、第１の予備メモリ部分または第２の予備メモリ部分へのアクセスを調停するように構成されている、先行する例のいずれか１つに記載の装置。
【0088】
例８
調停ロジックの回路は、第１の故障メモリアドレスが第２の故障メモリアドレスと一致することに応答して、第１のメモリ部分冗長イネーブル信号および第２のメモリ部分冗長イネーブル信号を同時に活性化することを防止するように構成されている、先行する例のいずれか１つに記載の装置。
調停ロジックの回路は、第１の故障メモリアドレスが第２の故障メモリアドレスと一致することに応答して、第１のメモリ部分冗長イネーブル信号および第２のメモリ部分冗長イネーブル信号を同時に活性化することを防止するように構成されている、先行する例のいずれか１つに記載の装置。
【0089】
例９
少なくとも１つの物理メモリは、
メモリアクセス要求の対象であるメモリアドレスと、第１の故障メモリアドレスと、第２の故障メモリアドレスとに基づいて、メモリアクセス要求を予備メモリ部分にルーティングするように構成された回路を含む修復ロジックと、
少なくとも１つのメモリアレイと、
少なくとも１つのメモリアレイに接続されたアドレスデコーダとを含み、
修復ロジックは、調停ロジックとアドレスデコーダとの間に接続されている、先行する例のいずれか１つに記載の装置。
少なくとも１つの物理メモリは、
メモリアクセス要求の対象であるメモリアドレスと、第１の故障メモリアドレスと、第２の故障メモリアドレスとに基づいて、メモリアクセス要求を予備メモリ部分にルーティングするように構成された回路を含む修復ロジックと、
少なくとも１つのメモリアレイと、
少なくとも１つのメモリアレイに接続されたアドレスデコーダとを含み、
修復ロジックは、調停ロジックとアドレスデコーダとの間に接続されている、先行する例のいずれか１つに記載の装置。
【0090】
例１０
調停ロジックは、
２つ以上の論理メモリのうちの第１の論理メモリにマッピングされている第１の修復制御ポートと、
２つ以上の論理メモリのうちの第２の論理メモリにマッピングされている第２の修復制御ポートとを含む、先行する例のいずれか１つに記載の装置。
調停ロジックは、
２つ以上の論理メモリのうちの第１の論理メモリにマッピングされている第１の修復制御ポートと、
２つ以上の論理メモリのうちの第２の論理メモリにマッピングされている第２の修復制御ポートとを含む、先行する例のいずれか１つに記載の装置。
【0091】
例１１
方法であって、
メモリ内蔵自己検査コントローラが、複数の論理メモリに対して少なくとも１つの検査を実行することと、
メモリ内蔵自己検査コントローラが、実行することに基づいて、少なくとも１つの物理メモリのうちの２つ以上の故障メモリ部分を特定することと、
メモリ内蔵自己検査コントローラが、特定することに基づいて、第１の故障メモリアドレスを第１のアドレスレジスタにロードし、第２の故障メモリアドレスを第２のアドレスレジスタをロードすることと、
第１の故障メモリアドレスが第２の故障メモリアドレスと競合することに応答して、少なくとも１つの物理メモリが、２つ以上の故障メモリ部分に対応する少なくとも１つの予備メモリ部分へのアクセスを調停することとを含む、方法。
方法であって、
メモリ内蔵自己検査コントローラが、複数の論理メモリに対して少なくとも１つの検査を実行することと、
メモリ内蔵自己検査コントローラが、実行することに基づいて、少なくとも１つの物理メモリのうちの２つ以上の故障メモリ部分を特定することと、
メモリ内蔵自己検査コントローラが、特定することに基づいて、第１の故障メモリアドレスを第１のアドレスレジスタにロードし、第２の故障メモリアドレスを第２のアドレスレジスタをロードすることと、
第１の故障メモリアドレスが第２の故障メモリアドレスと競合することに応答して、少なくとも１つの物理メモリが、２つ以上の故障メモリ部分に対応する少なくとも１つの予備メモリ部分へのアクセスを調停することとを含む、方法。
【0092】
例１２
調停することは、第１の故障メモリアドレスが第２の故障メモリアドレスと一致することに応答して、修復ロジックに第１のメモリ部分冗長イネーブル信号をアサートさせることと、修復ロジックに第２のメモリ部分冗長イネーブル信号をデアサートさせることとを含む、例１１に記載の方法。
調停することは、第１の故障メモリアドレスが第２の故障メモリアドレスと一致することに応答して、修復ロジックに第１のメモリ部分冗長イネーブル信号をアサートさせることと、修復ロジックに第２のメモリ部分冗長イネーブル信号をデアサートさせることとを含む、例１１に記載の方法。
【0093】
例１３
調停することは、第１の故障メモリアドレスが第２の故障メモリアドレスと一致しないことに応答して、修復ロジックが、第１の故障メモリアドレスおよび第２の故障メモリアドレスに基づいて、第１のメモリ部分冗長イネーブル信号および第２のメモリ部分冗長イネーブル信号を制御することを可能にすることを含む、例１１または例１２の方法。
調停することは、第１の故障メモリアドレスが第２の故障メモリアドレスと一致しないことに応答して、修復ロジックが、第１の故障メモリアドレスおよび第２の故障メモリアドレスに基づいて、第１のメモリ部分冗長イネーブル信号および第２のメモリ部分冗長イネーブル信号を制御することを可能にすることを含む、例１１または例１２の方法。
【0094】
例１４
方法は、
メモリ内蔵自己検査コントローラが、特定することに基づいて、第１の故障メモリ部分が第１の予備メモリ部分によって交換されたか否かを示す第１の指示を第１のイネーブルレジスタにロードすることと、
メモリ内蔵自己検査コントローラが、特定することに基づいて、第２の故障メモリ部分が第２の予備メモリ部分によって交換されたか否かを示す第２の指示を第２のイネーブルレジスタをロードすることとをさらに含み、
調停することは、第１の指示および第２の指示に応答して、少なくとも１つの予備メモリ部分へのアクセスを調停することを含む、例１１から１３のいずれか１つに記載の方法。
方法は、
メモリ内蔵自己検査コントローラが、特定することに基づいて、第１の故障メモリ部分が第１の予備メモリ部分によって交換されたか否かを示す第１の指示を第１のイネーブルレジスタにロードすることと、
メモリ内蔵自己検査コントローラが、特定することに基づいて、第２の故障メモリ部分が第２の予備メモリ部分によって交換されたか否かを示す第２の指示を第２のイネーブルレジスタをロードすることとをさらに含み、
調停することは、第１の指示および第２の指示に応答して、少なくとも１つの予備メモリ部分へのアクセスを調停することを含む、例１１から１３のいずれか１つに記載の方法。
【0095】
例１５
装置であって、
１つ以上のプロセッサと、
少なくとも１つのメモリクラスタと、
少なくとも１つのメモリクラスタに接続された少なくとも１つのメモリ内蔵自己検査コントローラと、
１つ以上のプロセッサによって実行されると、１つ以上のプロセッサに請求項１１から１４のいずれか一項に記載された方法を実行させる命令を記憶する少なくとも１つのコンピュータ可読記憶媒体とを備える、装置。
装置であって、
１つ以上のプロセッサと、
少なくとも１つのメモリクラスタと、
少なくとも１つのメモリクラスタに接続された少なくとも１つのメモリ内蔵自己検査コントローラと、
１つ以上のプロセッサによって実行されると、１つ以上のプロセッサに請求項１１から１４のいずれか一項に記載された方法を実行させる命令を記憶する少なくとも１つのコンピュータ可読記憶媒体とを備える、装置。
【0096】
例１６
装置であって、
複数の論理メモリに対して少なくとも１つの検査を実行するように構成された回路を含むメモリ内蔵自己検査コントローラと、
メモリクラスタとを備え、
メモリクラスタは、
メモリ内蔵自己検査コントローラに接続され、複数の論理メモリへのアクセスを提供するように構成された共有バスインターフェイスと、
共有バスインターフェイスに接続され、複数の論理メモリのうちの２つ以上の論理メモリをその上にオーバーレイするように構成された少なくとも１つの物理メモリとを含み、
少なくとも１つの物理メモリは、
複数の論理メモリに対して実行された少なくとも１つの検査に基づいて、メモリ内蔵自己検査コントローラによって確立された１つ以上の内蔵自己修復パラメータを記憶するように構成された１つ以上の内蔵自己修復レジスタと、
修復ロジックと、
修復ロジックに接続されたアドレスデコーダと、
１つ以上の内蔵自己修復レジスタと修復ロジックとの間に接続された調停ロジックとを含み、
調停ロジックは、内蔵自己修復パラメータを物理メモリレベルの内蔵自己修復パラメータに変換するように構成された回路を含む、装置。
装置であって、
複数の論理メモリに対して少なくとも１つの検査を実行するように構成された回路を含むメモリ内蔵自己検査コントローラと、
メモリクラスタとを備え、
メモリクラスタは、
メモリ内蔵自己検査コントローラに接続され、複数の論理メモリへのアクセスを提供するように構成された共有バスインターフェイスと、
共有バスインターフェイスに接続され、複数の論理メモリのうちの２つ以上の論理メモリをその上にオーバーレイするように構成された少なくとも１つの物理メモリとを含み、
少なくとも１つの物理メモリは、
複数の論理メモリに対して実行された少なくとも１つの検査に基づいて、メモリ内蔵自己検査コントローラによって確立された１つ以上の内蔵自己修復パラメータを記憶するように構成された１つ以上の内蔵自己修復レジスタと、
修復ロジックと、
修復ロジックに接続されたアドレスデコーダと、
１つ以上の内蔵自己修復レジスタと修復ロジックとの間に接続された調停ロジックとを含み、
調停ロジックは、内蔵自己修復パラメータを物理メモリレベルの内蔵自己修復パラメータに変換するように構成された回路を含む、装置。
【0097】
例１７
メモリ内蔵自己検査コントローラは、少なくとも１つの物理メモリ上にオーバーレイされた複数の論理メモリのうちの少なくとも第１の論理メモリおよび第２の論理メモリを検査することによって、論理メモリレベルで１つ以上の内蔵自己修復パラメータを確立するように構成されている、例１～１０または１６のいずれか１つに記載の装置。
メモリ内蔵自己検査コントローラは、少なくとも１つの物理メモリ上にオーバーレイされた複数の論理メモリのうちの少なくとも第１の論理メモリおよび第２の論理メモリを検査することによって、論理メモリレベルで１つ以上の内蔵自己修復パラメータを確立するように構成されている、例１～１０または１６のいずれか１つに記載の装置。
【0098】
例１８
少なくとも１つの物理メモリは、調停ロジックを用いて、メモリ内蔵自己検査トコントローラの動作に対して透過的な方法で、第１の故障メモリアドレスが第２の故障メモリアドレスと競合するシナリオを調停するメモリラッパーを含む、例１～１０、１６、または１７のいずれか１つに記載の装置。
少なくとも１つの物理メモリは、調停ロジックを用いて、メモリ内蔵自己検査トコントローラの動作に対して透過的な方法で、第１の故障メモリアドレスが第２の故障メモリアドレスと競合するシナリオを調停するメモリラッパーを含む、例１～１０、１６、または１７のいずれか１つに記載の装置。
【0099】
例１９
調停ロジックは、複数の修復制御ポートの各修復制御ポートを複数の論理メモリの各論理メモリに提供し、複数の修復制御ポートを単一の修復制御ポートに変換して、少なくとも１つの物理メモリの１つ以上の予備メモリ部分にアクセスするように構成されている、例１～１０または１６～１８のいずれか１つの装置。
調停ロジックは、複数の修復制御ポートの各修復制御ポートを複数の論理メモリの各論理メモリに提供し、複数の修復制御ポートを単一の修復制御ポートに変換して、少なくとも１つの物理メモリの１つ以上の予備メモリ部分にアクセスするように構成されている、例１～１０または１６～１８のいずれか１つの装置。
【0100】
例２０
装置は、モバイル電子装置を備え、このモバイル電子装置は、メモリ内蔵自己検査コントローラとメモリクラスタを含むシステムオンチップを含む、例１～１０または１６～１９のいずれか１つに記載の装置。
装置は、モバイル電子装置を備え、このモバイル電子装置は、メモリ内蔵自己検査コントローラとメモリクラスタを含むシステムオンチップを含む、例１～１０または１６～１９のいずれか１つに記載の装置。
【0101】
結論
共有物理メモリを用いた論理メモリ修復の態様は、特徴および／または方法に特有の言語で説明されているが、添付の特許請求の範囲の主題は、必ずしも、説明された特定の特徴または方法に限定されない。むしろ、特定の特徴および方法は、特許請求される論理メモリ修復の例示的な実装形態として開示され、他の等価な特徴および方法は、添付の特許請求の範囲に含まれることが意図されている。さらに、様々な態様が記載され、記載された各態様は、独立して、または記載された１つ以上の他の態様に関連して実施されてもよい。
共有物理メモリを用いた論理メモリ修復の態様は、特徴および／または方法に特有の言語で説明されているが、添付の特許請求の範囲の主題は、必ずしも、説明された特定の特徴または方法に限定されない。むしろ、特定の特徴および方法は、特許請求される論理メモリ修復の例示的な実装形態として開示され、他の等価な特徴および方法は、添付の特許請求の範囲に含まれることが意図されている。さらに、様々な態様が記載され、記載された各態様は、独立して、または記載された１つ以上の他の態様に関連して実施されてもよい。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【手続補正書】
【提出日】2023-12-20
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
装置であって、複数の論理メモリに対して少なくとも１つの検査を実行するように構成された回路を含むメモリ内蔵自己検査コントローラと、
メモリクラスタとを備え、
前記メモリクラスタは、
前記メモリ内蔵自己検査コントローラに接続され、前記複数の論理メモリへのアクセスを提供するように構成された共有バスインターフェイスと、
前記共有バスインターフェイスに接続された複数の物理メモリとを含み、前記複数の物理メモリは、前記複数の論理メモリのうちの２つ以上の論理メモリをその上にオーバーレイするように構成された少なくとも１つの物理メモリを含み、
前記少なくとも１つの物理メモリは、
前記メモリ内蔵自己検査コントローラによって決定された第１の故障メモリアドレスを記憶するように構成された第１のアドレスレジスタと、
前記メモリ内蔵自己検査コントローラによって決定された第２の故障メモリアドレスを記憶するように構成された第２のアドレスレジスタと、
前記第１のアドレスレジスタと前記第２のアドレスレジスタとに接続された調停ロジックとを含み、前記調停ロジックは、前記第１の故障メモリアドレスが前記第２の故障メモリアドレスと競合することに応答して、少なくとも１つの予備メモリ部分へのアクセスを調停するように構成された回路を含む、装置。
【請求項2】
前記複数の論理メモリのうちの前記２つ以上の論理メモリは、第１の論理メモリと第２の論理メモリとを含み、前記２つ以上の論理メモリのうちの前記第１の論理メモリと前記第２の論理メモリとは、前記少なくとも１つの物理メモリを共有するように構成され、
前記メモリ内蔵自己検査コントローラの前記回路は、前記２つ以上の論理メモリのうちの前記第１の論理メモリを検査することによって、前記少なくとも１つの物理メモリに対応する前記第１の故障メモリアドレスを決定するように構成され、
前記メモリ内蔵自己検査コントローラの前記回路は、前記２つ以上の論理メモリのうちの前記第２の論理メモリを検査することによって、前記少なくとも１つの物理メモリに対応する前記第２の故障メモリアドレスを決定するように構成されている、請求項１に記載の装置。
【請求項3】
前記メモリ内蔵自己検査コントローラの前記回路は、論理メモリアドレスを用いて前記複数の論理メモリにアクセスするように構成され、前記共有バスインターフェイスは、前記論理メモリアドレスを前記複数の物理メモリの物理メモリアドレスにマッピングするように構成されている、請求項１または請求項２に記載の装置。
【請求項4】
前記第１の故障メモリアドレスおよび前記第２の故障メモリアドレスは、前記物理メモリアドレスのうちの同じ物理メモリアドレスを含み、かつ、前記少なくとも１つの予備メモリ部分のうちの同じ予備メモリ部分に対応しており、前記調停ロジックの前記回路は、前記２つ以上の論理メモリの異なる論理メモリに関連付けられ、前記同じ物理メモリアドレスを対象とするメモリ要求を前記同じ予備メモリ部分にルーティングするように構成されている、請求項３に記載の装置。
【請求項5】
前記少なくとも１つの予備メモリ部分は、少なくとも１つの予備メモリ行を含み、前記第１の故障メモリアドレスおよび前記第２の故障メモリアドレスは、前記少なくとも１つの物理メモリのうちの故障した少なくとも１つのメモリ行の少なくとも１つのメモ
リ行アドレスを含む、請求項１から４のいずれか一項に記載の装置。
【請求項6】
前記少なくとも１つの予備メモリ部分は、少なくとも１つの予備メモリ列を含み、前記第１の故障メモリアドレスおよび前記第２の故障メモリアドレスは、前記少なくとも１つの物理メモリのうちの故障した少なくとも１つのメモリ列を示す少なくとも１つのメモリ列インジケータに対応する、請求項１から４のいずれか一項に記載の装置。
【請求項7】
前記少なくとも１つの物理メモリは、第１の故障メモリ部分が第１の予備メモリ部分によって交換されたか否かを示す第１の指示を記憶するように構成された第１のイネーブルレジスタを含み、前記第１の故障メモリ部分は、前記第１の故障メモリアドレスに対応しており、
第２の故障メモリ部分が第２の予備メモリ部分によって交換されたか否かを示す第２の指示を記憶するように構成された第２のイネーブルレジスタを含み、前記第２の故障メモリ部分は、前記第２の故障メモリアドレスに対応しており、
前記調停ロジックの前記回路は、前記第１の指示と前記第２の指示とに応答して、前記第１の予備メモリ部分または前記第２の予備メモリ部分へのアクセスを調停するように構成されている、請求項１から６のいずれか一項に記載の装置。
【請求項8】
前記調停ロジックの前記回路は、前記第１の故障メモリアドレスが前記第２の故障メモリアドレスと一致することに応答して、第１のメモリ部分冗長イネーブル信号および第２のメモリ部分冗長イネーブル信号を同時に活性化することを防止するように構成されている、請求項１から７のいずれか一項に記載の装置。
【請求項9】
前記少なくとも１つの物理メモリは、メモリアクセス要求の対象であるメモリアドレスと、前記第１の故障メモリアドレスと、前記第２の故障メモリアドレスとに基づいて、前記メモリアクセス要求を予備メモリ部分にルーティングするように構成された回路を含む修復ロジックと、
少なくとも１つのメモリアレイと、
前記少なくとも１つのメモリアレイに接続されたアドレスデコーダとを含み、
前記修復ロジックは、前記調停ロジックと前記アドレスデコーダとの間に接続されている、請求項１から８のいずれか一項に記載の装置。
【請求項10】
前記調停ロジックは、前記２つ以上の論理メモリのうちの第１の論理メモリにマッピングされている第１の修復制御ポートと、
前記２つ以上の論理メモリのうちの第２の論理メモリにマッピングされている第２の修復制御ポートとを含む、請求項１から９のいずれか一項に記載の装置。
【請求項11】
方法であって、メモリ内蔵自己検査コントローラが、複数の論理メモリに対して少なくとも１つの検査を実行することと、
前記メモリ内蔵自己検査コントローラが、前記実行することに基づいて、少なくとも１つの物理メモリのうちの２つ以上の故障メモリ部分を特定することと、
前記メモリ内蔵自己検査コントローラが、前記特定することに基づいて、第１の故障メモリアドレスを第１のアドレスレジスタにロードし、第２の故障メモリアドレスを第２のアドレスレジスタをロードすることと、
前記第１の故障メモリアドレスが前記第２の故障メモリアドレスと競合することに応答して、前記少なくとも１つの物理メモリが、前記２つ以上の故障メモリ部分に対応する少なくとも１つの予備メモリ部分へのアクセスを調停することとを含む、方法。
【請求項12】
前記調停することは、前記第１の故障メモリアドレスが前記第２の故障メモリアドレスと一致することに応答して、修復ロジックに第１のメモリ部分冗長イネーブル信号をアサートさせることと、前記修復ロジックに第２のメモリ部分冗長イネーブル信号をデアサートさせることとを含む、請求項１１に記載の方法。
【請求項13】
前記調停することは、前記第１の故障メモリアドレスが前記第２の故障メモリアドレスと一致しないことに応答して、前記修復ロジックが、前記第１の故障メモリアドレスおよび前記第２の故障メモリアドレスに基づいて、前記第１のメモリ部分冗長イネーブル信号および前記第２のメモリ部分冗長イネーブル信号を制御することを可能にすることを含む、請求項１２に記載の方法。
【請求項14】
前記方法は、前記メモリ内蔵自己検査コントローラが、前記特定することに基づいて、第１の故障メモリ部分が第１の予備メモリ部分によって交換されたか否かを示す第１の指示を第１のイネーブルレジスタにロードすることと、
前記メモリ内蔵自己検査コントローラが、前記特定することに基づいて、第２の故障メモリ部分が第２の予備メモリ部分によって交換されたか否かを示す第２の指示を第２のイネーブルレジスタにロードすることとをさらに含み、
前記調停することは、前記第１の指示と前記第２の指示とに応答して、前記少なくとも１つの予備メモリ部分へのアクセスを調停することを含む、請求項１１から１３のいずれか一項に記載の方法。
【請求項15】
１つ以上のプロセッサと、少なくとも１つのメモリクラスタと、
前記少なくとも１つのメモリクラスタに接続された少なくとも１つのメモリ内蔵自己検査コントローラと、
前記１つ以上のプロセッサによって実行されると、前記１つ以上のプロセッサに、請求項１１から１４のいずれか一項に記載された前記方法を実行させる命令を記憶する少なくとも１つのコンピュータ可読記憶媒体とを備える、装置。
【国際調査報告】