特表 2024-521392 アンチヒューズアレイ構造及びメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-05-31

(54)【発明の名称】アンチヒューズアレイ構造及びメモリ

(51)【国際特許分類】

   H10B 20/25 20230101AFI20240524BHJP

   H01L 21/822 20060101ALI20240524BHJP

   H01L 21/82 20060101ALI20240524BHJP

【ＦＩ】

H10B20/25

H01L27/04 V

H01L21/82 F

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023575598

(86)(22)【出願日】2022-06-06

(85)【翻訳文提出日】2023-12-07

(86)【国際出願番号】 CN2022097199

(87)【国際公開番号】W WO2023040362

(87)【国際公開日】2023-03-23

(31)【優先権主張番号】202111095281.X

(32)【優先日】2021-09-17

(33)【優先権主張国・地域又は機関】CN

(81)【指定国・地域】

(71)【出願人】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】チー スンスー

【テーマコード（参考）】

5F038

5F064

5F083

【Ｆターム（参考）】

5F038AV06

5F038AV15

5F038AV16

5F038AV18

5F038DF05

5F064BB12

5F064FF23

5F064FF26

5F064FF27

5F083CR12

5F083CR14

5F083GA09

5F083KA01

5F083KA05

5F083KA17

5F083LA12

5F083LA16

(57)【要約】

本発明は、アンチヒューズアレイ構造及びメモリを提供し、アンチヒューズアレイ構造は、ビットラインの延在方向及びワードラインの延在方向にアンチヒューズ行列に配列される複数のアンチヒューズ集積構造を含み、各アンチヒューズ集積構造は、同じアクティブ領域内に設けられ、アクティブ領域の延在方向はビットラインの延在方向と同じであり、アンチヒューズ集積構造は、第１アンチヒューズメモリＭＯＳトランジスタ、第１スイッチトランジスタ、第２スイッチトランジスタ、及び第２アンチヒューズメモリＭＯＳトランジスタを含み、第１スイッチトランジスタ及び第２スイッチトランジスタは、隣接する２つのワードラインによってそれぞれ制御され、第１アンチヒューズメモリＭＯＳトランジスタ及び第２アンチヒューズメモリＭＯＳトランジスタは、隣接する２つのプログラミングワイヤによってそれぞれ制御され、且つプログラミングワイヤはさらに、隣接するアンチヒューズ集積構造を制御するために使用される。
【選択図】図２

【特許請求の範囲】

【請求項1】

アンチヒューズアレイ構造であって、
ビットラインの延在方向及びワードラインの延在方向にアンチヒューズ行列に配列される複数のアンチヒューズ集積構造を含み、前記ビットラインの延在方向と前記ワードラインの延在方向は互いに垂直であり、
各アンチヒューズ集積構造は、同じアクティブ領域内に設けられ、前記アクティブ領域の延在方向は前記ビットラインの延在方向と同じであり、
各アンチヒューズ集積構造は、
前記ビットラインの延在方向に沿って順次設けられる第１アンチヒューズメモリＭＯＳトランジスタ、第１スイッチトランジスタ、第２スイッチトランジスタ、及び第２アンチヒューズメモリＭＯＳトランジスタを含み、
前記第１スイッチトランジスタ及び前記第２スイッチトランジスタは、隣接する２つのワードラインによってそれぞれ制御され、前記第１スイッチトランジスタ及び前記第２スイッチトランジスタの共通端子は、ビットラインに接続され、前記第１アンチヒューズメモリＭＯＳトランジスタ及び前記第２アンチヒューズメモリＭＯＳトランジスタは、隣接する２つのプログラミングワイヤによってそれぞれ制御され、且つ前記ビットラインの延在方向において、前記プログラミングワイヤはさらに、隣接するアンチヒューズ集積構造を制御するために使用される、アンチヒューズアレイ構造。

【請求項2】

前記アクティブ領域は、アクティブ領域本体を含み、前記アクティブ領域本体の長さ方向は、前記アクティブ領域の延在方向であり、前記アクティブ領域の延在方向において、前記アクティブ領域本体の各箇所の幅は同じである、
請求項１に記載のアンチヒューズアレイ構造。

【請求項3】

前記アクティブ領域は凸部をさらに含み、前記凸部は、前記アクティブ領域本体の少なくとも一方側に設けられ、前記アクティブ領域の延在方向において、前記凸部の長さは、前記アクティブ領域本体の長さより小さく、ワードラインの延在方向において、前記アクティブ領域の中部幅は、前記アクティブ領域の両端幅より大きい、
請求項２に記載のアンチヒューズアレイ構造。

【請求項4】

前記凸部は、前記アクティブ領域本体の片側に設けられ、前記ビットラインの延在方向において、隣接する２つの前記アクティブ領域の凸部は、対向して設けられる、
請求項３に記載のアンチヒューズアレイ構造。

【請求項5】

前記ビットラインの延在方向において、各アンチヒューズ集積構造の前記第２アンチヒューズメモリＭＯＳトランジスタのゲートは、隣接する前記アンチヒューズ集積構造の前記第１アンチヒューズメモリＭＯＳトランジスタのゲートと同じプログラミングワイヤに接続される、
請求項１に記載のアンチヒューズアレイ構造。

【請求項6】

前記第１アンチヒューズメモリＭＯＳトランジスタのゲートは、第１プログラミングワイヤに接続され、
前記第１スイッチトランジスタのゲートは、第１ワードラインに接続され、ソースは、前記第１アンチヒューズメモリＭＯＳトランジスタに接続され、ドレインは、前記ビットラインに接続され、
前記第２スイッチトランジスタのゲートは、第２ワードラインに接続され、ソースは、前記第２アンチヒューズメモリＭＯＳトランジスタに接続され、ドレインは、前記ビットラインに接続され、
前記第２アンチヒューズメモリＭＯＳトランジスタのゲートは、第２プログラミングワイヤに接続される、
請求項１に記載のアンチヒューズアレイ構造。

【請求項7】

前記アクティブ領域は、
前記アクティブ領域の延在方向に沿って順次配列される第１ドープ領域、第２ドープ領域、第３ドープ領域、第４ドープ領域、及び第５ドープ領域を含み、
前記第１ドープ領域は、前記第１アンチヒューズＭＯＳトランジスタの空き端子であり、前記第２ドープ領域は、前記第１アンチヒューズメモリＭＯＳトランジスタと前記第１スイッチトランジスタとの共通端子であり、前記第３ドープ領域は、前記第１スイッチトランジスタと前記第２スイッチトランジスタとの共通端子であり、前記第４ドープ領域は、前記第２スイッチトランジスタと前記第２アンチヒューズメモリＭＯＳトランジスタとの共通端子であり、前記第５ドープ領域は、前記第２アンチヒューズＭＯＳトランジスタの空き端子であり、
前記ビットラインは、前記第３ドープ領域に電気的に接続される、
請求項１に記載のアンチヒューズアレイ構造。

【請求項8】

前記アンチヒューズアレイ構造は、絶縁層と、導電層と、をさらに含み、
前記絶縁層は、前記アクティブ領域を覆い、前記ビットラインは、前記絶縁層の上に設けられ、
前記絶縁層は、前記第３ドープ領域の上面を露出する導電ビアをさらに有し、
前記導電層は前記導電ビアを充填し、一端が前記第３ドープ領域と接触し、他端が前記ビットラインと接触して、前記ビットラインを前記第３ドープ領域に電気的に接続させる、
請求項７に記載のアンチヒューズアレイ構造。

【請求項9】

前記導電ビアは、接続された前記ビットラインの片側に設けられ、前記ビットラインの延在方向において、隣接する２つの前記アンチヒューズ集積構造の前記導電ビアは、接続された前記ビットラインの両側に設けられ、接続された前記ビットラインは、ビットライン延在層を介して前記導電層と接触する、
請求項８に記載のアンチヒューズアレイ構造。

【請求項10】

前記第１アンチヒューズメモリＭＯＳトランジスタのゲートは、前記第１ドープ領域と前記第２ドープ領域との前記アクティブ領域の上面に設けられ、前記第１スイッチトランジスタのゲートは、前記第２ドープ領域と前記第３ドープ領域との前記アクティブ領域の上面に設けられ、前記第２スイッチトランジスタのゲートは、前記第３ドープ領域と前記第４ドープ領域との前記アクティブ領域の上面に設けられ、前記第２アンチヒューズメモリＭＯＳトランジスタのゲートは、前記第４ドープ領域と前記第５ドープ領域との前記アクティブ領域の上面に設けられる、
請求項７に記載のアンチヒューズアレイ構造。

【請求項11】

前記第１アンチヒューズメモリＭＯＳトランジスタのゲートは、前記第１ドープ領域と前記第２ドープ領域との前記アクティブ領域内に埋め込み設けられ、前記第１スイッチトランジスタのゲートは、前記第２ドープ領域と前記第３ドープ領域との前記アクティブ領域内に埋め込み設けられ、前記第２スイッチトランジスタのゲートは、前記第３ドープ領域と前記第４ドープ領域との前記アクティブ領域内に埋め込み設けられ、前記第２アンチヒューズメモリＭＯＳトランジスタのゲートは、前記第４ドープ領域と前記第５ドープ領域との前記アクティブ領域内に埋め込み設けられる、
請求項７に記載のアンチヒューズアレイ構造。

【請求項12】

前記アンチヒューズ行列は、前記ワードラインの延在方向に配列される複数列の前記アンチヒューズ集積構造を含み、最初の列の前記アンチヒューズ集積構造に接続されるビットラインは、第１ダミービットラインであり、最後の列の前記アンチヒューズ集積構造に接続されるビットラインは、第２ダミービットラインである、
請求項１に記載のアンチヒューズアレイ構造。

【請求項13】

前記アンチヒューズ行列は、前記ビットラインの延在方向に沿って配列される複数行の前記アンチヒューズ集積構造を含み、最初の行の前記アンチヒューズ集積構造内の前記第１アンチヒューズＭＯＳトランジスタのゲートは、第１ダミープログラミングワイヤに接続され、最後の列の前記アンチヒューズ集積構造内の前記第２アンチヒューズＭＯＳトランジスタのゲートは、第２ダミープログラミングワイヤに接続される、
請求項１に記載のアンチヒューズアレイ構造。

【請求項14】

最初の行の前記アンチヒューズ集積構造内の前記第１スイッチトランジスタのゲートは、第１ダミーワードラインに接続され、最後の行の前記アンチヒューズ集積構造内の前記第２スイッチトランジスタのゲートは、第２ダミーワードラインに接続され、前記第１ダミープログラミングワイヤ及び前記第２ダミープログラミングワイヤは、前記アンチヒューズ行列の最外側に位置し、前記第１ダミーワードライン及び前記第２ダミーワードラインは、前記アンチヒューズ行列の次外側に位置する、
請求項１３に記載のアンチヒューズアレイ構造。

【請求項15】

請求項１～１４のいずれか一項に記載のアンチヒューズアレイ構造を採用するメモリアレイを含む、メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２１年０９月１７日に中国特許局に提出された、出願番号が２０２１１１０９５２８１．Ｘであり、発明の名称が「アンチヒューズアレイ構造及びメモリ」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本願は、アンチヒューズアレイ構造及びメモリに関するものであるが、これに限定されない。

【背景技術】

【0003】

半導体デバイスは、多くの現代のアプリケーションに不可欠である。半導体デバイスでは、データを記憶するためのメモリデバイスが重要な役割を果たしている。技術の進歩に伴い、メモリデバイスの容量が増加し、言い換えれば、基板上に配置されるメモリアレイの密度が増加する。

【0004】

アンチヒューズメモリの場合、メモリアレイの密度が高くなり、アンチヒューズメモリセル間の間隔が小さくなり、アンチヒューズメモリセル間の電気素子の電気的分離効果を確保することが困難となる。

【0005】

したがって、アンチヒューズメモリセル間の電気素子の電気的分離効果を確保するために、アンチヒューズアレイ構造のレイアウト方式を改善することが急務である。

【発明の概要】

【0006】

以下は、本発明で詳述する主題の概要である。本概要は、特許請求の保護範囲を限定することを意図するものではない。

【0007】

本発明は、アンチヒューズアレイ構造及びメモリを提供する。

【0008】

本発明の第１態様では、アンチヒューズアレイ構造を提供し、前記構造は、ビットラインの延在方向及びワードラインの延在方向にアンチヒューズ行列に配列される複数のアンチヒューズ集積構造を含み、ビットラインの延在方向とワードラインの延在方向は互いに垂直であり、各アンチヒューズ集積構造は、同じアクティブ領域内に設けられ、アクティブ領域の延在方向はビットラインの延在方向と同じであり、各アンチヒューズ集積構造は、ビットラインの延在方向に沿って順次設けられる第１アンチヒューズメモリＭＯＳトランジスタ、第１スイッチトランジスタ、第２スイッチトランジスタ、及び第２アンチヒューズメモリＭＯＳトランジスタを含み、第１スイッチトランジスタ及び第２スイッチトランジスタは、隣接する２つのワードラインによってそれぞれ制御され、第１スイッチトランジスタ及び第２スイッチトランジスタの共通端子は、ビットラインに接続され、第１アンチヒューズメモリＭＯＳトランジスタ及び第２アンチヒューズメモリＭＯＳトランジスタは、隣接する２つのプログラミングワイヤによってそれぞれ制御され、且つビットラインの延在方向において、プログラミングワイヤはさらに、隣接するアンチヒューズ集積構造を制御するために使用される。

【0009】

第１態様を参照すると、第１態様のいくつかの実施形態では、アクティブ領域は、アクティブ領域本体を含み、アクティブ領域本体の長さ方向は、アクティブ領域の延在方向であり、アクティブ領域の延在方向において、アクティブ領域本体の各箇所の幅は同じである。

【0010】

第１態様を参照すると、第１態様のいくつかの実施形態では、アクティブ領域は凸部をさらに含み、凸部は、アクティブ領域本体の少なくとも一方側に設けられ、アクティブ領域の延在方向において、凸部の長さは、アクティブ領域本体の長さより小さく、ワードラインの延在方向において、アクティブ領域の中部幅は、アクティブ領域の両端幅より大きい。

【0011】

第１態様を参照すると、第１態様のいくつかの実施形態では、凸部は、アクティブ領域本体の片側に設けられ、ビットラインの延在方向において、隣接する２つのアクティブ領域の凸部は、対向して設けられる。

【0012】

第１態様を参照すると、第１態様のいくつかの実施形態では、ビットラインの延在方向において、各アンチヒューズ集積構造の第２アンチヒューズメモリＭＯＳトランジスタのゲートは、隣接するアンチヒューズ集積構造の第１アンチヒューズメモリＭＯＳトランジスタのゲートと同じプログラミングワイヤに接続される。

【0013】

第１態様を参照すると、第１態様のいくつかの実施形態では、第１アンチヒューズメモリＭＯＳトランジスタのゲートは、第１プログラミングワイヤに接続され、第１スイッチトランジスタのゲートは、第１ワードラインに接続され、ソースは、第１アンチヒューズメモリＭＯＳトランジスタに接続され、ドレインは、ビットラインに接続され、第２スイッチトランジスタのゲートは、第２ワードラインに接続され、ソースは、第２アンチヒューズメモリＭＯＳトランジスタに接続され、ドレインは、ビットラインに接続され、第２アンチヒューズメモリＭＯＳトランジスタのゲートは、第２プログラミングワイヤに接続される。

【0014】

第１態様を参照すると、第１態様のいくつかの実施形態では、アクティブ領域は、アクティブ領域の延在方向に沿って順次配列される第１ドープ領域、第２ドープ領域、第３ドープ領域、第４ドープ領域、及び第５ドープ領域を含み、第１ドープ領域は、第１アンチヒューズＭＯＳトランジスタの空き端子であり、第２ドープ領域は、第１アンチヒューズメモリＭＯＳトランジスタと第１スイッチトランジスタとの共通端子であり、第３ドープ領域は、第１スイッチトランジスタと第２スイッチトランジスタとの共通端子であり、第４ドープ領域は、第２スイッチトランジスタと第２アンチヒューズメモリＭＯＳトランジスタとの共通端子であり、第５ドープ領域は、第２アンチヒューズＭＯＳトランジスタの空き端子であり、ビットラインは、第３ドープ領域に電気的に接続される。

【0015】

第１態様を参照すると、第１態様のいくつかの実施形態では、アンチヒューズアレイ構造は、絶縁層と、導電層と、をさらに含み、前記絶縁層は、アクティブ領域を覆い、ここで、ビットラインは、絶縁層の上に設けられ、絶縁層は、第３ドープ領域の上面を露出する導電ビアをさらに有し、前記導電層は導電ビアを充填し、一端が第３ドープ領域と接触し、他端がビットラインと接触して、ビットラインを第３ドープ領域に電気的に接続させる。ビットライン延在層を介してビットラインと導電層とを接続させることにより、ビットラインと導電層との間の電気的接触の安定性を確保し、形成されたアンチヒューズ行列の導電欠陥を防止する。

【0016】

第１態様を参照すると、第１態様のいくつかの実施形態では、導電ビアは、接続されたビットラインの片側に設けられ、ビットラインの延在方向において、隣接する２つのアンチヒューズ集積構造の導電ビアは、接続されたビットラインの両側に設けられ、接続されたビットラインは、ビットライン延在層を介して導電層と接触する。

【0017】

第１態様を参照すると、第１態様のいくつかの実施形態では、第１アンチヒューズメモリＭＯＳトランジスタのゲートは、第１ドープ領域と第２ドープ領域とのアクティブ領域の上面に設けられ、第１スイッチトランジスタのゲートは、第２ドープ領域と第３ドープ領域とのアクティブ領域の上面に設けられ、第２スイッチトランジスタのゲートは、第３ドープ領域と第４ドープ領域とのアクティブ領域の上面に設けられ、第２アンチヒューズメモリＭＯＳトランジスタのゲートは、第４ドープ領域と第５ドープ領域とのアクティブ領域の上面に設けられる。

【0018】

第１態様を参照すると、第１態様のいくつかの実施形態では、第１アンチヒューズメモリＭＯＳトランジスタのゲートは、第１ドープ領域と第２ドープ領域とのアクティブ領域内に埋め込み設けられ、第１スイッチトランジスタのゲートは、第２ドープ領域と第３ドープ領域とのアクティブ領域内に埋め込み設けられ、第２スイッチトランジスタのゲートは、第３ドープ領域と第４ドープ領域とのアクティブ領域内に埋め込み設けられ、第２アンチヒューズメモリＭＯＳトランジスタのゲートは、第４ドープ領域と第５ドープ領域とのアクティブ領域内に埋め込み設けられる。

【0019】

第１態様を参照すると、第１態様のいくつかの実施形態では、アンチヒューズ行列は、ワードラインの延在方向に沿って配列される複数列のアンチヒューズ集積構造を含み、ここで、最初の列のアンチヒューズ集積構造に接続されるビットラインは、第１ダミービットラインであり、最後の列のアンチヒューズ集積構造に接続されるビットラインは、第２ダミービットラインである。

【0020】

第１態様を参照すると、第１態様のいくつかの実施形態では、アンチヒューズ行列は、ビットラインの延在方向に沿って配列される複数行のアンチヒューズ集積構造を含み、ここで、最初の行のアンチヒューズ集積構造内の第１アンチヒューズＭＯＳトランジスタのゲートは、第１ダミープログラミングワイヤに接続され、最後の行のアンチヒューズ集積構造内の第２アンチヒューズＭＯＳトランジスタのゲートは、第２ダミープログラミングワイヤに接続される。

【0021】

第１態様を参照すると、第１態様のいくつかの実施形態では、最初の行のアンチヒューズ集積構造内の第１スイッチトランジスタのゲートは、第１ダミーワードラインに接続され、最後の行のアンチヒューズ集積構造内の第２スイッチトランジスタのゲートは、第２ダミーワードラインに接続され、ここで、第１ダミープログラミングワイヤ及び第２ダミープログラミングワイヤは、アンチヒューズ行列の最外側に位置し、第１ダミーワードライン及び第２ダミーワードラインは、アンチヒューズ行列の次外側に位置する。

【0022】

本発明の第２態様では、メモリを提供し、前記メモリはメモリアレイを含み、メモリアレイは、第１態様のいずれかに記載のアンチヒューズアレイ構造を採用する。

【0023】

本発明の実施例によって提供されるアンチヒューズアレイ構造及びメモリでは、ビットラインの延在方向において、アンチヒューズメモリアレイのレイアウト長さを短くし、したがって、既存のレイアウト面積及び同じ容量のメモリアレイのレイアウトに基づいて、同じアクティブ領域に位置するスイッチセルとアンチヒューズメモリセルとの間隔を大きくして、アンチヒューズ集積構造で形成されたメモリアレイにおける電気素子の電気的分離効果を確保することができる。

【0024】

図面及び詳細な説明を読んで理解した後、他の態様を理解することができる。

【0025】

明細書に組み込まれ、明細書の一部を構成する図面は、本発明の実施形態を示し、説明とともに本発明の原理を説明するために用いられる。これらの図面では、類似の参照符号は類似の要素を表すために使用される。以下の説明における図面は、本発明のいくつかの実施例に過ぎず、すべての実施例ではない。当業者にとっては、創造的な労力を払わなくても、これらの図面に基づいて他の関連図面を得ることができる。

【図面の簡単な説明】

【0026】

【図1】本発明の一実施例によるアンチヒューズ集積構造の例示的な回路図である。

【図2】本発明の一実施例によるアンチヒューズ行列の例示的な回路図である。

【図3】本発明の一実施例による隣接するアンチヒューズ集積構造におけるアンチヒューズメモリセルが同じプログラミングワイヤに接続する原理図である。

【図4】本発明の一実施例によるアンチヒューズ集積構造のレイアウト構造の例示的な上面図である。

【図5】本発明の一実施例によるアンチヒューズ集積構造のレイアウト構造の例示的な上面図である。

【図6】本発明の一実施例によるアンチヒューズ集積構造のレイアウト構造の例示的な断面図である。

【図7】本発明の一実施例による別のアンチヒューズ集積構造のレイアウト構造の例示的な断面図である。

【図8】本発明の一実施例によるアンチヒューズ行列のレイアウト構造を示す模式図である。

【図9】本発明の一実施例によるアンチヒューズ行列のレイアウト構造を示す模式図である。

【図10】本発明の一実施例によるアンチヒューズ行列内のビットラインのレイアウト構造を示す模式図である。

【図11】本発明の一実施例によるアンチヒューズ行列内のビットラインのレイアウト構造を示す模式図である。

【図12】本発明の別の実施例によるメモリのダミー構造を示す模式図である。

【図13】本発明の別の実施例によるメモリのプログラミング段階及び読み出し段階のタイミングチャートである。

【発明を実施するための形態】

【0027】

以下では、本発明の実施例の図面を参照して、本発明の実施例の技術的解決策を明確且つ完全に説明する。明らかに、説明される実施例は、本発明の実施例の一部であり、全部の実施例ではない。本発明の実施例に基づいて、創造的な作業なしに当業者によって得られた他のすべての実施例は、本発明の保護範囲に含まれる。なお、本発明における実施例及び実施例における特徴は、競合することなく任意に組み合わせることができる。

【0028】

アンチヒューズメモリの場合、メモリアレイの密度が高くなり、アンチヒューズメモリセル間の間隔が小さくなり、アンチヒューズメモリセル間の電気素子の電気的分離効果を確保することが困難となる。

【0029】

本発明の一実施例は、アンチヒューズアレイ構造を提供し、新たなアンチヒューズアレイのレイアウト方式を提供して、同じ容量のメモリアレイがより小さいレイアウト面積を占めるだけでよいことを実現し、それにより、既存のレイアウト面積に基づいて、アンチヒューズメモリセル間の間隔を大きくし、アンチヒューズメモリセル間の電気素子の電気的分離効果を確保する。

【0030】

図１は、本実施例によるアンチヒューズ集積構造の例示的な回路図であり、図２は、本実施例によるアンチヒューズ行列の例示的な回路図であり、図３は、本実施例による隣接するアンチヒューズ集積構造におけるアンチヒューズメモリセルが同じプログラミングワイヤに接続する原理図であり、図４及び図５は、本実施例によるアンチヒューズ集積構造のレイアウト構造の例示的な上面図であり、図６は、本実施例によるアンチヒューズ集積構造のレイアウト構造の例示的な断面図であり、図７は、本実施例による別のアンチヒューズ集積構造のレイアウト構造の例示的な断面図であり、図８及び図９は、本実施例によるアンチヒューズ行列のレイアウト構造を示す模式図であり、図１０及び図１１は、本実施例によるアンチヒューズ行列内のビットラインのレイアウト構造を示す模式図である。以下では、図面を参照して、本実施例によって提供されるアンチヒューズアレイ構造についてさらに詳細に説明する。具体的には、以下の通りである。

【0031】

図１及び図２を参照すると、アンチヒューズアレイ構造は、
ビットラインＢＬの延在方向及びワードラインＷＬの延在方向にアンチヒューズ行列に配列される（図２を参照）複数のアンチヒューズ集積構造１００（図１を参照）を含み、ビットラインＢＬの延在方向とワードラインＷＬの延在方向は互いに垂直である。

【0032】

各アンチヒューズ集積構造１００は、ビットラインＢＬの延在方向に沿って順次設けられる第１アンチヒューズメモリＭＯＳトランジスタ１０１、第１スイッチトランジスタ１１１、第２スイッチトランジスタ１１２、及び第２アンチヒューズメモリＭＯＳトランジスタ１０２を含む。ここで、第１スイッチトランジスタ１１１及び第２スイッチトランジスタ１１２は、隣接する２つのワードラインＷＬによってそれぞれ制御され、第１スイッチトランジスタ１１１及び第２スイッチトランジスタ１１２の共通端子は、ビットラインＢＬに接続され、第１アンチヒューズメモリＭＯＳトランジスタ１０１及び第２アンチヒューズメモリＭＯＳトランジスタ１０２は、プログラミングワイヤＰＧＭによってそれぞれ制御され、且つビットラインＢＬの延在方向において、プログラミングワイヤＰＧＭはさらに、隣接するアンチヒューズ集積構造１００を制御するために使用される。

【0033】

また、各アンチヒューズ集積構造１００は、同じアクティブ領域内に設けられ、アクティブ領域の延在方向はビットラインＢＬの延在方向と同じである。

【0034】

なお、図２は、形成されたアンチヒューズ行列の部分的な模式図に過ぎず、本発明の実施例におけるアンチヒューズ行列の配置方式を示すためのものだけであり、ビットラインＢＬ、ワードラインＷＬ、プログラミングワイヤＰＧＭの数の限定を構成するものではなく、具体的な使用において、必要なメモリアレイの容量に応じて、対応するビットラインＢＬ、ワードラインＷＬ、及びプログラミングワイヤＰＧＭの数を選択することができ、また、「＜＞」内の値は、異なるビットラインＢＬ、ワードラインＷＬ又はプログラミングワイヤＰＧＭを区別するために使用されるだけであり、本実施例を限定するものではない。

【0035】

図１に示すように、アンチヒューズ集積構造１００は、第１アンチヒューズメモリＭＯＳトランジスタ１０１、第２アンチヒューズメモリＭＯＳトランジスタ１０２、第１スイッチトランジスタ１１１、及び第２スイッチトランジスタ１１２を含み、即ち、アンチヒューズ集積構造１００は、２つのアンチヒューズメモリセルと２つのスイッチセルを含み、ここで、第１アンチヒューズメモリＭＯＳトランジスタ１０１及び第２アンチヒューズメモリＭＯＳトランジスタ１０２は、隣接するプログラミングワイヤＰＧＭによって制御され、即ち、２つのアンチヒューズメモリセルは、隣接するプログラミングワイヤによって制御され、第１スイッチトランジスタ１１１及び第２スイッチトランジスタ１１２は、アンチヒューズメモリセルのスイッチトランジスタとして、隣接するワードラインＷＬによって制御され、アンチヒューズアレイにおいて、プログラミングワイヤＰＧＭの延在方向はワードラインＷＬの延在方向と同じであり、即ち、プログラミングワイヤＰＧＭが延在する方向は、ビットラインＢＬの延在方向と垂直である。ここで、ビットラインＢＬの延在方向において、プログラミングワイヤＰＧＭはさらに、ビットラインＢＬの延在方向に沿って配列された隣接する２つのアンチヒューズ集積構造１００を制御するために使用され、同じプログラミングワイヤＰＧＭは、同じビットラインＢＬの上に接続された隣接する２つのアンチヒューズ集積構造１００内の１つのアンチヒューズメモリセルを制御するために使用され、即ち、同じプログラミングワイヤＰＧＭは、異なるアンチヒューズ集積構造１００に位置する２つのアンチヒューズメモリセルを制御するために使用され、それにより、ビットラインＢＬの延在方向において、アンチヒューズメモリアレイのレイアウト長さを短くし、既存のレイアウト面積及び同じ容量のメモリアレイのレイアウトに基づいて、同じアクティブ領域に位置するスイッチセルとアンチヒューズメモリセルとの間隔を大きくして、アンチヒューズメモリアレイの電気素子の電気的分離効果を確保することができる。

【0036】

図１に示すように、第１アンチヒューズメモリＭＯＳトランジスタ１０１のゲートは、第１プログラミングワイヤＰＧＭ＜１＞に接続され、第１スイッチトランジスタ１１１のゲートは、第１ワードラインＷＬ＜１＞に接続され、ソース又はドレインの一端は、第１アンチヒューズメモリＭＯＳトランジスタ１０１に接続され、他端はビットラインＢＬに接続され、第２スイッチトランジスタ１１２のゲートは、第２ワードラインＷＬ＜２＞に接続され、ソース又はドレインの一端は、第２アンチヒューズメモリＭＯＳトランジスタ１０２に接続され、他端はビットラインＢＬに接続され、第２アンチヒューズメモリＭＯＳトランジスタ１０２のゲートは、第２プログラミングワイヤＰＧＭ＜２＞に接続される。

【0037】

いくつかの例示的な実施例では、図３を参照すると、ビットラインＢＬの延在方向において、任意の隣接する２つのアンチヒューズ集積構造１００について、一方のアンチヒューズ集積構造１００の第２スイッチトランジスタ１１２のゲートは、ワードラインＷＬ＜ｎ－２＞に接続され、第２アンチヒューズメモリＭＯＳトランジスタ１０２のゲートは、プログラミングワイヤＰＧＭ＜ｍ＞に接続され、他方のアンチヒューズ集積構造１００の第１アンチヒューズメモリＭＯＳトランジスタ１０１のゲートは、プログラミングワイヤＰＧＭ＜ｍ＞に接続され、第１スイッチトランジスタ１１１のゲートは、ワードラインＷＬ＜ｎ－１＞に接続され、ビットラインＢＬの延在方向において、任意の隣接する２つのアンチヒューズ集積構造１００内の第１スイッチトランジスタ１１１及び第２スイッチトランジスタ１１２は、いずれもビットラインＢＬ＜ｎ＞に接続される。即ち、ビットラインＢＬの延在方向において、各アンチヒューズ集積構造１００の第２アンチヒューズメモリＭＯＳトランジスタ１０２のゲートは、隣接するアンチヒューズ集積構造１００の第１アンチヒューズメモリＭＯＳトランジスタ１０１のゲートと同じプログラミングワイヤＰＧＭ＜ｍ＞に接続され、ここで、ｎ、ｍは、１より大きいか等しい正の整数である。

【0038】

なお、別の例では、ビットラインの延在方向において、各アンチヒューズ集積構造の第１アンチヒューズメモリＭＯＳトランジスタのゲートは、隣接するアンチヒューズ集積構造の第２アンチヒューズメモリＭＯＳトランジスタのゲートと同じプログラミングワイヤに接続されるように設けることもできる。

【0039】

図４及び図５を参照すると、同じアクティブ領域内に設けられた第１アンチヒューズメモリＭＯＳトランジスタ１０１、第１スイッチトランジスタ１１１、第２スイッチトランジスタ１１２、及び第２アンチヒューズメモリＭＯＳトランジスタ１０２について、一例では、アクティブ領域２００は、アクティブ領域本体を含み、アクティブ領域本体の長さ方向は、アクティブ領域２００の延在方向であり、アクティブ領域２００の延在方向において、アクティブ領域本体の各箇所の幅は同じである。これにより、アンチヒューズ行列内の各アクティブデバイス間の間隔が同じであることを確保し、さらに、アンチヒューズ行列内の各アクティブデバイスの電気的分離効果を確保する。

【0040】

いくつかの実施例では、図４に示すように、アクティブ領域は凸部をさらに含み、凸部は、アクティブ領域本体の少なくとも一方側、例えば、アクティブ領域長さ方向の少なくとも一方側に設けられる。アクティブ領域２００の延在方向において、凸部の長さは、アクティブ領域本体の長さより小さく、ワードラインＷＬの延在方向において、アクティブ領域２００の中部幅は、アクティブ領域２００の両端幅より大きい。凸部及びアクティブ領域本体は、第１スイッチトランジスタ１１１及び第２スイッチトランジスタ１１２を形成するために使用され、第１スイッチトランジスタ１１１及び第２スイッチトランジスタ１１２のチャネル領域幅は、凸部とアクティブ領域本体との幅の和であり、第１アンチヒューズメモリＭＯＳトランジスタ１０１及び第２アンチヒューズメモリＭＯＳトランジスタ１０２は、アクティブ領域本体内に設けられ、第１アンチヒューズメモリＭＯＳトランジスタ１０１及び第２アンチヒューズメモリＭＯＳトランジスタ１０２のチャネル領域幅は、アクティブ領域幅である。凸部を設けることにより、第１スイッチトランジスタ１１１及び第２スイッチトランジスタ１１２が位置するアクティブ領域のアスペクト比を大きくし、第１スイッチトランジスタ１１１及び第２スイッチトランジスタ１１２の導電能力を向上させ、第１アンチヒューズメモリＭＯＳトランジスタ１０１及び第２アンチヒューズメモリＭＯＳトランジスタ１０２が十分な溶断電圧で流れるように確保し、第１スイッチトランジスタ１１１及び第２スイッチトランジスタ１１２の導電能力が低下して、アンチヒューズメモリセルのデータの読み書きのエラーが発生することを回避し、また、アクティブ領域２００の中部幅が大きくなることにより、第１スイッチトランジスタ１１１及び第２スイッチトランジスタ１１２の製造が容易になる。

【0041】

一例では、アクティブ領域は、アクティブ領域本体のみで構成され、一例では、図４を参照すると、凸部は、アクティブ領域本体の片側に設けられ、ビットラインＢＬの延在方向において、隣接する２つのアクティブ領域の凸部は、対向して設けられ、即ち、隣接する２行のアクティブ領域２００の場合、一方の行のアクティブ領域２００の凸部は、アクティブ領域本体の片側に位置し、他方の行のアクティブ領域２００の凸部は、アクティブ領域の凸部の他方側に位置し、それにより、アクティブ領域の面積を大きくするとともに、隣接する２行のアクティブ領域が密接に配列させ、アンチヒューズアレイ構造の面積を減少させることができる。

【0042】

別の例では、図５を参照すると、凸部は、アクティブ領域本体の対向する両側に設けられ、凸部は、アクティブ領域本体を基準として対称に設けられる。

【0043】

いくつかの実施例では、ビットラインＢＬが延在する方向に沿って、隣接する２つのアンチヒューズ集積構造１００のアクティブ領域本体の所定の平面における正投影は、少なくとも部分的に重なり、それにより、アンチヒューズアレイ構造の面積をさらに減少させることができる。ここで、所定の平面は、ビットラインＢＬが延在する方向に対して平行し、且つワードラインの延在方向に垂直する。

【0044】

いくつかの実施例では、図６及び図７を参照すると、アクティブ領域２００は、
アクティブ領域２００の延在方向に沿って順次配列される第１ドープ領域２１２、第２ドープ領域２２２、第３ドープ領域２３２、第４ドープ領域２４２、及び第５ドープ領域２５２を含む。

【0045】

ここで、アクティブ領域２００の周囲には分離領域２０１が囲まれ、第１ドープ領域２１２は、第１アンチヒューズメモリＭＯＳトランジスタ１０１の空き端子であり、第２ドープ領域２２２は、第１アンチヒューズメモリＭＯＳトランジスタ１０１と第１スイッチトランジスタ１１１との共通端子であり、第３ドープ領域２３２は、第１スイッチトランジスタ１１１と第２スイッチトランジスタ１１２との共通端子であり、第４ドープ領域２４２は、第２スイッチトランジスタ１１２と第２アンチヒューズメモリＭＯＳトランジスタ１０２との共通端子であり、第５ドープ領域２５２は、第２アンチヒューズメモリＭＯＳトランジスタ１０２の空き端子である。

【0046】

即ち、第１アンチヒューズメモリＭＯＳトランジスタ１０１のソースは空であり、ドレインは、第１スイッチトランジスタ１１１のドレインに接続され、第１スイッチトランジスタ１１１のソースは、ビットラインＢＬに接続され、これにより、第１スイッチトランジスタ１１１を介して導通した後、第１アンチヒューズメモリＭＯＳトランジスタ１０１とビットラインＢＬとの電気的導通を実現する。第２アンチヒューズメモリＭＯＳトランジスタ１０２のソースは空であり、ドレインは、第２スイッチトランジスタ１１２のドレインに接続され、第２スイッチトランジスタ１１２のソースは、ビットラインＢＬに接続され、これにより、第２スイッチトランジスタ１１２を介して導通した後、第２アンチヒューズメモリＭＯＳトランジスタ１０２とビットラインＢＬとの電気的導通を実現する。

【0047】

第１スイッチトランジスタ１１１と第２スイッチトランジスタ１１２のソースの接続関係は同じであるため、ソースを共有する方式、即ち、第１スイッチトランジスタ１１１と第２スイッチトランジスタ１１２とが同じドープ領域を共有する方式により、アンチヒューズ集積構造１００のレイアウト面積が小さくなる。

【0048】

アンチヒューズメモリセルの場合、プログラミングワイヤＰＧＭによりアンチヒューズＭＯＳトランジスタの導通を制御した後、メモリセルを形成し、ワードラインＷＬはスイッチトランジスタを制御してビットラインＢＬへの記憶データの書き込みを容易にする。対応するワードラインＷＬがストローブされた後、アンチヒューズメモリセルは、ビットラインＢＬに電気的に接続され、アンチヒューズメモリセルによるビットラインＢＬへの電荷の放出速度（所定時間経過後、ビットラインＢＬ電圧と標準電圧とを比較することにより）により、アンチヒューズメモリセルが破壊されたか否かを判断し、それにより、アンチヒューズメモリセルに記憶された１ｂｉｔのバイナリデータを取得する。

【0049】

一例では、図６を参照すると、第１アンチヒューズメモリＭＯＳトランジスタ１０１のゲートは、第１ドープ領域２１２と第２ドープ領域２２２とのアクティブ領域２００の上面に設けられ、第１スイッチトランジスタ１１１のゲートは、第２ドープ領域２２２と第３ドープ領域２３２とのアクティブ領域２００の上面に設けられ、第２スイッチトランジスタ１１２のゲートは、第３ドープ領域２３２と第４ドープ領域２４２とのアクティブ領域２００の上面に設けられ、第２アンチヒューズメモリＭＯＳトランジスタ１０２のゲートは、第４ドープ領域２４２と第５ドープ領域２５２とのアクティブ領域２００の上面に設けられる。即ち、トップゲートの方式により、第１アンチヒューズメモリＭＯＳトランジスタ１０１、第１スイッチトランジスタ１１１、第２スイッチトランジスタ１１２、及び第２アンチヒューズメモリＭＯＳトランジスタ１０２のアクティブ領域を設ける。

【0050】

一例では、図７を参照すると、第１アンチヒューズメモリＭＯＳトランジスタ１０１のゲートは、第１ドープ領域２１２と第２ドープ領域２２２とのアクティブ領域２００内に埋め込み設けられ、第１スイッチトランジスタ１１１のゲートは、第２ドープ領域２２２と第３ドープ領域２３２とのアクティブ領域２００内に埋め込み設けられ、第２スイッチトランジスタ１１２のゲートは、第３ドープ領域２３２と第４ドープ領域２４２とのアクティブ領域２００内に埋め込み設けられ、第２アンチヒューズメモリＭＯＳトランジスタ１０２のゲートは、第４ドープ領域２４２と第５ドープ領域２５２とのアクティブ領域２００内に埋め込み設けられる。即ち、埋め込みゲートの方式により、第１アンチヒューズメモリＭＯＳトランジスタ１０１、第１スイッチトランジスタ１１１、第２スイッチトランジスタ１１２、及び第２アンチヒューズメモリＭＯＳトランジスタ１０２のアクティブ領域を設ける。

【0051】

図６及び図７を参照すると、アンチヒューズ集積構造は、アクティブ領域２００を覆う絶縁層２０３をさらに含み、ビットラインＢＬ（２０５）は、絶縁層２０３の上に設けられ、第３ドープ領域２３２に電気的に接続される。

【0052】

いくつかの実施例では、絶縁層２０３は、導電ビア（図示せず）及び導電層２０４を有し、導電ビア（図示せず）は、第３ドープ領域２３２の上面を露出し、導電層２０４は、導電ビア（図示せず）を充填し、一端が第３ドープ領域２３２と接触し、他端がＢＬ（２０５）と接触して、ビットラインを第３ドープ領域２３２に電気的に接続させる。

【0053】

アンチヒューズ行列のレイアウト図について、図１、図８及び図１０を参照すると、アンチヒューズ行列は、ワードラインＷＬの延在方向に沿って配列される複数行のアンチヒューズ集積構造１００、及びビットラインＢＬの延在方向に沿って配列されるア複数列のアンチヒューズ集積構造１００を含む。各行のアンチヒューズ集積構造１００内の複数のアンチヒューズ集積構造１００は、ＷＬの延在方向に沿って離間して設けられ、各列のアンチヒューズ集積構造１００内の複数のアンチヒューズ集積構造１００は、ＢＬの延在方向に沿って離間して設けられる。ビットラインＢＬが延在する方向に沿って、隣接する２つのアンチヒューズ集積構造１００は、交差して設けられ、隣接する２列に位置する。

【0054】

図９を参照すると、図９は図８のビットラインに対応して配置され、同列のアンチヒューズ集積構造１００（図１に示す）の導電ビアは、同一直線に位置し、ビットラインＢＬ（２０５）は直線に沿って配置され、ビットラインＢＬ（２０５）は、同一直線に位置する導電ビアを覆い、ビットラインＢＬ（２０５）の形成工程を簡略化することができる。

【0055】

図１１を参照すると、図１１は、図１０のビットライン配置に対応し、ここで、導電ビアは、接続されたビットラインＢＬ（２０５）側に設けられ、ビットラインＢＬ（２０５）の延在方向において、隣接するアンチヒューズ集積構造１００の導電ビアは、接続されたビットラインＢＬ（２０５）の両側に設けられ、ビットラインＢＬは、ビットライン延在層３００を介して導電層２０４（図６及び図７）と接触する。ビットライン延在層３００を介してビットラインＢＬと導電層とを接続することにより、ビットラインと導電層との間の電気的接触の安定性を確保し、形成されたアンチヒューズ行列の導電欠陥を防止する。

【0056】

一例では、図１及び図２に示すように、同じワードラインＷＬにより接続されたアンチヒューズ集積構造１００が等間隔で設けられている。即ち、ワードラインＷＬの延在方向において、隣接するアンチヒューズ集積構造１００間の距離は等しく、隣接するアンチヒューズ集積構造１００間の間隔が小さくて、アンチヒューズメモリアレイ全体的な電気的分離効果を破壊することを回避する。

【0057】

一例では、図１及び図２に示すように、同じビットラインＢＬにより接続されたアンチヒューズ集積構造１００が等間隔で設けられている。即ち、ビットラインＢＬの延在方向において、隣接するアンチヒューズ集積構造１００間の間隔は等しく、隣接するアンチヒューズ集積構造１００間の間隔が小さくて、アンチヒューズメモリアレイ全体的な電気的分離効果を破壊することを回避する。

【0058】

一例では、図１及び図２に示すように、最初の列のアンチヒューズ集積構造１００に接続されたビットラインＢＬは、第１ダミービットラインＤｕｍｍｙ１であり、最後の列のアンチヒューズ集積構造１００に接続されたビットラインＢＬは、第２ダミービットラインＤｕｍｍｙ２である。アンチヒューズ行列のエッジにダミービットラインを設けて、アンチヒューズ行列のエッジに位置するアンチヒューズ集積構造１００が、行列内部のアンチヒューズ集積構造のレイアウト環境と一致するように確保し、エッジのアンチヒューズメモリセルの欠陥が発生して正常に動作しなくなるのを防止する。

【0059】

一例では、図１及び図２の最初の行のアンチヒューズ集積構造１００内の第１メモリＭＯＳトランジスタ１０１のゲートは、第１ダミープログラミングワイヤＤｕｍｍｙ３に接続され、最後の行のアンチヒューズ集積構造１００内の第２メモリＭＯＳトランジスタ１０２のゲートは、第２ダミープログラミングワイヤＤｕｍｍｙ４に接続される。アンチヒューズ行列のエッジにダミープログラミングワイヤを設けて、アンチヒューズ行列のエッジに位置するアンチヒューズ集積構造１００が、行列内部のアンチヒューズ集積構造のレイアウト環境と一致するように確保し、エッジのアンチヒューズメモリセルの欠陥が発生して正常に動作しなくなるのを防止する。

【0060】

いくつかの実施例では、図１及び図２の最初の行のアンチヒューズ集積構造１００内の第１スイッチトランジスタ１１１のゲートは、第１ダミーワードラインＤｕｍｍｙ５に接続され、最後の行のアンチヒューズ集積構造１００内の第２スイッチトランジスタ１１２のゲートは、第２ダミーワードラインＤｕｍｍｙ６に接続される。ここで、第１ダミープログラミングワイヤＤｕｍｍｙ３及び第２ダミープログラミングワイヤＤｕｍｍｙ４は、アンチヒューズ行列の最外側に位置し、第１ダミーワードラインＤｕｍｍｙ５及び第２ダミーワードラインＤｕｍｍｙ６は、アンチヒューズ行列の次外側に位置する。アンチヒューズ行列のエッジにダミーワードラインを設けて、アンチヒューズ行列のエッジに位置するアンチヒューズ集積構造１００が、行列内部のアンチヒューズ集積構造のレイアウト環境と一致するように確保し、エッジのアンチヒューズメモリセルの欠陥が発生して正常に動作しなくなるのを防止する。

【0061】

本発明の実施例は、ビットラインの延在方向において、アンチヒューズメモリアレイのレイアウト長さを短くし、したがって、既存のレイアウト面積及び同じ容量のメモリアレイのレイアウトに基づいて、同じアクティブ領域に位置するスイッチセルとアンチヒューズメモリセルとの間隔を大きくして、アンチヒューズ集積構造で形成されたメモリアレイにおける電気素子の電気的分離効果を確保することができる。

【0062】

なお、上記で定義された具体的な「ソース」と「ドレイン」との接続方式は、本発明の実施例に限定されるものではなく、別の実施例では、「ソース」を「ドレイン」に置き換える方式、「ドレイン」を「ソース」に置き換える方式を採用してもよい。また、本発明の革新的な部分を強調するために、本発明で提示した技術的課題の解決にあまり関係のないユニットを本実施例では紹介していないが、これは本実施例に他のユニットが存在しないことを示すものではない。

【0063】

本発明の別の実施例はメモリをさらに提供し、ここで、メモリのメモリアレイは、上記の実施例によって提供されるアンチヒューズアレイ構造を適用し、上記の実施例によって提供されるアンチヒューズアレイ構造をメモリアレイとして適用することにより、既存のレイアウト面積及び同じ容量のメモリアレイのレイアウトに基づいて、同じアクティブ領域に位置するスイッチセルとアンチヒューズメモリセルとの間隔を大きくして、アンチヒューズ集積構造で形成されたメモリアレイにおける電気素子の電気的分離効果を確保することができる。

【0064】

図１２は、本実施例によるメモリのダミー構造を示す模式図であり、図１３は、本実施例によるメモリのプログラミング段階及び読み出し段階のタイミングチャートである。以下では、図面を参照して、本実施例によって提供されるメモリについてさらに詳細に説明する。具体的には、以下の通りである。

【0065】

図１２を参照すると、メモリは、メモリアレイ４０３と、制御ユニット４０１と、行選択制御ユニット４０２と、列選択制御ユニット４０４と、を含み、メモリアレイ４０３は、上記のいずれかの実施例によって提供されるアンチヒューズアレイ構造を採用し、制御ユニット４０１は、行アドレス信号Ｒｏｗ＿ＡＤＤ、プログラミングイネーブル信号ＰＧＭ＿Ｅｎ、及びワードラインイネーブル信号ＷＬ＿Ｅｎを受信するように構成され、行選択制御ユニット４０２は、メモリアレイ４０３と制御ユニット４０１とを接続し、行アドレス信号Ｒｏｗ＿ＡＤＤ及びプログラミングイネーブル信号ＰＧＭ＿Ｅｎに基づいてプログラミングストローブ信号ＰＧＭ＜ｎ／２：０＞を生成し、行アドレス信号Ｒｏｗ＿ＡＤＤ及びワードラインイネーブル信号ＷＬ＿Ｅｎに基づいてワードラインストローブ信号ＷＬ＜ｎ：０＞を生成するように構成され、列選択制御ユニット４０４は、メモリアレイ４０３に接続され、ビットラインストローブ信号（図示せず）に基づいてメモリアレイ４０３の対応するビットラインＷＬを導通するように構成される。

【0066】

ここで、プログラミングイネーブル信号ＰＧＭ＿Ｅｎは、プログラミングワイヤ導通を示すために使用され、ワードラインイネーブル信号ＷＬ＿Ｅｎは、ビットライン導通を示すために使用され、プログラミングストローブ信号ＰＧＭ＜ｎ／２：０＞は、対応するメモリアレイ４０３内のプログラミングワイヤＰＧＭを導通するために使用され、ワードラインストローブ信号ＷＬ＜ｎ：０＞は、対応するメモリアレイ４０３内のワードラインＷＬを導通するために使用される。

【0067】

図１３を参照すると、プログラミング段階では、プログラミングイネーブル信号ＰＧＭ＿Ｅｎ及び行アドレス信号Ｒｏｗ＿ＡＤＤを提供して、プログラミングストローブ信号ＰＧＭ＜ｎ／２：０＞を生成して、対応するアンチヒューズＭＯＳトランジスタを選択し、溶断してアンチヒューズメモリセルを形成し、ワードラインストローブ信号ＷＬ＜ｎ：０＞によりスイッチトランジスタをオンに制御し、対応するビットラインＢＬにより、アンチヒューズメモリセルへのデータ書き込みが行われる。読み出し段階では、ワードラインイネーブル信号ＷＬ＿Ｅｎ及び行アドレス信号Ｒｏｗ＿ＡＤＤを提供して、ワードラインストローブ信号ＷＬ＜ｎ：０＞を生成して、対応するアンチヒューズメモリセルをビットラインＢＬに電気的に接続させる。

【0068】

ビットラインＢＬとワードラインＷＬとの共通制御により、対応するワードラインＷＬがストローブされた後、アンチヒューズメモリセルは、ビットラインＢＬに電気的に接続され、アンチヒューズメモリセルによるビットラインＢＬへの電荷の放出速度（所定時間経過後、ビットラインＢＬ電圧と標準電圧ＶＲＥＦとを比較することにより）により、アンチヒューズメモリセルが破壊されたか否かを判断し、それにより、アンチヒューズメモリセルに記憶された１ｂｉｔのバイナリデータを取得する。

【0069】

なお、本実施例におけるプログラミングワイヤＰＧＭは、異なるワードラインＷＬによって制御される２つのアンチヒューズメモリセルに接続されているため、即ち、データのプログラミングを完了するために、プログラミングストローブ信号ＰＧＭ＜ｎ／２：０＞に要するハイレベル期間は、ワードラインストローブ信号ＷＬ＜ｎ：０＞がハイレベルになる時間を２回カバーする必要がある。

【0070】

本実施例に係る各ユニットはいずれも論理ユニットであり、実際の応用では、１つの論理ユニットは１つの物理ユニットであってもよいし、１つの物理ユニットの一部であってもよいし、複数の物理ユニットを組み合わせて実現してもよい。また、本発明の革新的な部分を強調するために、本発明で提示した技術的課題の解決にあまり関係のないユニットを本実施例では紹介していないが、これは本実施例に他のユニットが存在しないことを示すものではない。

【0071】

本明細書の各実施例または実施形態は、漸進的に説明されており、各実施例は、他の実施例との違いに焦点を合わせており、各実施例間の同じ又は類似の部分は互いに参照することができる。

【0072】

本明細書の説明において、「実施例」、「例示的な実施例」、「いくつかの実施形態」、「例示的な実施形態」、「例」などの用語に言及する説明は、実施形態又は例に説明された具体的な特徴、構造、材料、又は特性が、本発明の少なくとも１つの実施形態又は例に含まれることを意味する。

【0073】

本明細書では、上記の用語の例示的な表現は、必ずしも同じ実施形態又は例を指すとは限らない。さらに、説明された具体的な特徴、構造、材料、又は特性は、任意の１つ又は複数の実施形態又は例において適切な方式で組み合わせることができる。

【0074】

なお、本実施例の説明において、「中心」、「上」、「下」、「左」、「右」、「垂直」、「水平」、「内」、「外」などの用語が指示する方向又は位置関係は、図面に示す方向又は位置関係に基づいており、本発明の説明を容易に及び簡潔にするためだけであり、言及された装置又はコンポーネントが特定の方向を有し、又は特定の方向で構築及び操作しなければならないことを示す又は暗示するものではない。したかって、本発明の保護範囲を限定するものとして理解することはできない。

【0075】

なお、本発明で使用される「第１」、「第２」などの用語は、様々な構造を説明するために使用され得るが、これらの構造はこれらの用語によって限定されない。これらの用語は、最初の構造と別の構造を区別するためにのみ使用される。

【0076】

１つ又は複数の図面において、同じ要素は同様の参照符号を使用して表されている。明確にするために、図中の複数の部分は縮尺通りに描かれていない。さらに、いくつかの周知の部分は図示されていない場合がある。簡略化のため、いくつかの工程を経て得られた構造を１つの図面に描くことも可能である。本発明をより明確に理解するために、デバイスの構造、材料、寸法、処理プロセス、及び技術など、本発明の多くの具体的な詳細を以下に説明する。しかしながら、当業者であれば理解できるように、本発明は、これらの特定の詳細に従わなくても実施可能である。

【0077】

最後に、上記の実施例は、本発明の技術的解決策を説明するためにのみ使用され、それらを限定するものではなく、前述の各実施例を参照して本発明を詳細に説明したが、当業者は、前述の各実施例で説明された技術的解決策を修正すること、又は技術的特徴の一部又はすべてに対して同等の置換を実行することができ、これらの修正又は置換は、対応する技術的解決策の本質を本発明の実施形態の技術的解決策の範囲から逸脱させるものではないことを理解すべきである。

【産業上の利用可能性】

【0078】

本発明の実施例によって提供されるアンチヒューズアレイ構造及びメモリにおいて、アンチヒューズアレイ構造は、複数のアンチヒューズ集積構造を含み、アンチヒューズ集積構造には、第１アンチヒューズメモリＭＯＳトランジスタ、第２アンチヒューズメモリＭＯＳトランジスタ、第１スイッチトランジスタ、及び第２スイッチトランジスタを含み、ここで、第１アンチヒューズメモリＭＯＳトランジスタ及び第２アンチヒューズメモリＭＯＳトランジスタは、隣接するプログラミングワイヤによって制御され、即ち、２つのアンチヒューズメモリセルは、隣接するプログラミングワイヤによって制御され、第１スイッチトランジスタ及び第２スイッチトランジスタは、アンチヒューズメモリセルのスイッチトランジスタとして、隣接するワードラインによって制御され、アンチヒューズアレイにおいて、プログラミングワイヤの延在方向はワードラインの延在方向と同じであり、即ち、プログラミングワイヤが延在する方向は、ビットラインの延在方向と垂直である。ここで、ビットラインの延在方向において、プログラミングワイヤはさらに、ビットラインの延在方向に沿って配列された隣接する２つのアンチヒューズ集積構造を制御するために使用され、同じプログラミングワイヤは、同じビットライン上に接続された隣接する２つのアンチヒューズ集積構造内の１つのアンチヒューズメモリセルを制御するために使用され、２つのアンチヒューズメモリセルは、それぞれ隣接する２つのアンチヒューズ集積構造に属し、それにより、ビットラインの延在方向において、アンチヒューズメモリアレイのレイアウト長さを短くし、既存のレイアウト面積及び同じ容量のメモリアレイのレイアウトに基づいて、同じアクティブ領域に位置するスイッチセルとアンチヒューズメモリセルとの間隔を大きくして、アンチヒューズメモリアレイの電気素子の電気的分離効果を確保することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【手続補正書】

【提出日】2023-12-07

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

アンチヒューズアレイ構造であって、
ビットラインの延在方向及びワードラインの延在方向にアンチヒューズ行列に配列される複数のアンチヒューズ集積構造を含み、前記ビットラインの延在方向と前記ワードラインの延在方向は互いに垂直であり、
各アンチヒューズ集積構造は、同じアクティブ領域内に設けられ、前記アクティブ領域の延在方向は前記ビットラインの延在方向と同じであり、
各アンチヒューズ集積構造は、
前記ビットラインの延在方向に沿って順次設けられる第１アンチヒューズメモリＭＯＳトランジスタ、第１スイッチトランジスタ、第２スイッチトランジスタ、及び第２アンチヒューズメモリＭＯＳトランジスタを含み、
前記第１スイッチトランジスタ及び前記第２スイッチトランジスタは、隣接する２つのワードラインによってそれぞれ制御され、前記第１スイッチトランジスタ及び前記第２スイッチトランジスタの共通端子は、ビットラインに接続され、前記第１アンチヒューズメモリＭＯＳトランジスタ及び前記第２アンチヒューズメモリＭＯＳトランジスタは、隣接する２つのプログラミングワイヤによってそれぞれ制御され、且つ前記ビットラインの延在方向において、前記プログラミングワイヤはさらに、隣接するアンチヒューズ集積構造を制御するために使用される、アンチヒューズアレイ構造。

【請求項2】

前記アクティブ領域は、アクティブ領域本体を含み、前記アクティブ領域本体の長さ方向は、前記アクティブ領域の延在方向であり、前記アクティブ領域の延在方向において、前記アクティブ領域本体の各箇所の幅は同じである、
請求項１に記載のアンチヒューズアレイ構造。

【請求項3】

前記アクティブ領域は凸部をさらに含み、前記凸部は、前記アクティブ領域本体の少なくとも一方側に設けられ、前記アクティブ領域の延在方向において、前記凸部の長さは、前記アクティブ領域本体の長さより小さく、ワードラインの延在方向において、前記アクティブ領域の中部幅は、前記アクティブ領域の両端幅より大きく、
前記凸部は、前記アクティブ領域本体の片側に設けられ、前記ビットラインの延在方向において、隣接する２つの前記アクティブ領域の凸部は、対向して設けられる、
請求項２に記載のアンチヒューズアレイ構造。

【請求項4】

前記ビットラインの延在方向において、各アンチヒューズ集積構造の前記第２アンチヒューズメモリＭＯＳトランジスタのゲートは、隣接する前記アンチヒューズ集積構造の前記第１アンチヒューズメモリＭＯＳトランジスタのゲートと同じプログラミングワイヤに接続され、
または、
前記第１アンチヒューズメモリＭＯＳトランジスタのゲートは、第１プログラミングワイヤに接続され、
前記第１スイッチトランジスタのゲートは、第１ワードラインに接続され、ソースは、前記第１アンチヒューズメモリＭＯＳトランジスタに接続され、ドレインは、前記ビットラインに接続され、
前記第２スイッチトランジスタのゲートは、第２ワードラインに接続され、ソースは、前記第２アンチヒューズメモリＭＯＳトランジスタに接続され、ドレインは、前記ビットラインに接続され、
前記第２アンチヒューズメモリＭＯＳトランジスタのゲートは、第２プログラミングワイヤに接続される、
請求項１に記載のアンチヒューズアレイ構造。

【請求項5】

前記アクティブ領域は、
前記アクティブ領域の延在方向に沿って順次配列される第１ドープ領域、第２ドープ領域、第３ドープ領域、第４ドープ領域、及び第５ドープ領域を含み、
前記第１ドープ領域は、前記第１アンチヒューズメモリＭＯＳトランジスタの空き端子であり、前記第２ドープ領域は、前記第１アンチヒューズメモリＭＯＳトランジスタと前記第１スイッチトランジスタとの共通端子であり、前記第３ドープ領域は、前記第１スイッチトランジスタと前記第２スイッチトランジスタとの共通端子であり、前記第４ドープ領域は、前記第２スイッチトランジスタと前記第２アンチヒューズメモリＭＯＳトランジスタとの共通端子であり、前記第５ドープ領域は、前記第２アンチヒューズメモリＭＯＳトランジスタの空き端子であり、
前記ビットラインは、前記第３ドープ領域に電気的に接続される、
請求項１に記載のアンチヒューズアレイ構造。

【請求項6】

前記アンチヒューズアレイ構造は、絶縁層と、導電層と、をさらに含み、
前記絶縁層は、前記アクティブ領域を覆い、前記ビットラインは、前記絶縁層の上に設けられ、
前記絶縁層は、前記第３ドープ領域の上面を露出する導電ビアをさらに有し、
前記導電層は前記導電ビアを充填し、一端が前記第３ドープ領域と接触し、他端が前記ビットラインと接触して、前記ビットラインを前記第３ドープ領域に電気的に接続させる、
請求項５に記載のアンチヒューズアレイ構造。

【請求項7】

前記導電ビアは、接続された前記ビットラインの片側に設けられ、前記ビットラインの延在方向において、隣接する２つの前記アンチヒューズ集積構造の前記導電ビアは、接続された前記ビットラインの両側に設けられ、接続された前記ビットラインは、ビットライン延在層を介して前記導電層と接触する、
請求項６に記載のアンチヒューズアレイ構造。

【請求項8】

前記第１アンチヒューズメモリＭＯＳトランジスタのゲートは、前記第１ドープ領域と前記第２ドープ領域との前記アクティブ領域の上面に設けられ、前記第１スイッチトランジスタのゲートは、前記第２ドープ領域と前記第３ドープ領域との前記アクティブ領域の上面に設けられ、前記第２スイッチトランジスタのゲートは、前記第３ドープ領域と前記第４ドープ領域との前記アクティブ領域の上面に設けられ、前記第２アンチヒューズメモリＭＯＳトランジスタのゲートは、前記第４ドープ領域と前記第５ドープ領域との前記アクティブ領域の上面に設けられ、
または、
前記第１アンチヒューズメモリＭＯＳトランジスタのゲートは、前記第１ドープ領域と前記第２ドープ領域との前記アクティブ領域内に埋め込み設けられ、前記第１スイッチトランジスタのゲートは、前記第２ドープ領域と前記第３ドープ領域との前記アクティブ領域内に埋め込み設けられ、前記第２スイッチトランジスタのゲートは、前記第３ドープ領域と前記第４ドープ領域との前記アクティブ領域内に埋め込み設けられ、前記第２アンチヒューズメモリＭＯＳトランジスタのゲートは、前記第４ドープ領域と前記第５ドープ領域との前記アクティブ領域内に埋め込み設けられる、
請求項５に記載のアンチヒューズアレイ構造。

【請求項9】

前記アンチヒューズ行列は、前記ワードラインの延在方向に配列される複数列の前記アンチヒューズ集積構造を含み、最初の列の前記アンチヒューズ集積構造に接続されるビットラインは、第１ダミービットラインであり、最後の列の前記アンチヒューズ集積構造に接続されるビットラインは、第２ダミービットラインである、
請求項１に記載のアンチヒューズアレイ構造。

【請求項10】

前記アンチヒューズ行列は、前記ビットラインの延在方向に沿って配列される複数行の前記アンチヒューズ集積構造を含み、最初の行の前記アンチヒューズ集積構造内の前記第１アンチヒューズメモリＭＯＳトランジスタのゲートは、第１ダミープログラミングワイヤに接続され、最後の列の前記アンチヒューズ集積構造内の前記第２アンチヒューズメモリＭＯＳトランジスタのゲートは、第２ダミープログラミングワイヤに接続され、
最初の行の前記アンチヒューズ集積構造内の前記第１スイッチトランジスタのゲートは、第１ダミーワードラインに接続され、最後の行の前記アンチヒューズ集積構造内の前記第２スイッチトランジスタのゲートは、第２ダミーワードラインに接続され、前記第１ダミープログラミングワイヤ及び前記第２ダミープログラミングワイヤは、前記アンチヒューズ行列の最外側に位置し、前記第１ダミーワードライン及び前記第２ダミーワードラインは、前記アンチヒューズ行列の次外側に位置する、
請求項１に記載のアンチヒューズアレイ構造。

【請求項11】

請求項１～１０のいずれか一項に記載のアンチヒューズアレイ構造を採用するメモリアレイを含む、メモリ。

【国際調査報告】