特表 2024-521483 低減電力及び面積効率の良い受信機回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-05-31

(54)【発明の名称】低減電力及び面積効率の良い受信機回路

(51)【国際特許分類】

   H04L 25/02 20060101AFI20240524BHJP

   H04L 25/49 20060101ALI20240524BHJP

【ＦＩ】

H04L25/02 R

H04L25/49 L

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023577283

(86)(22)【出願日】2022-03-16

(85)【翻訳文提出日】2024-02-01

(86)【国際出願番号】 US2022020477

(87)【国際公開番号】W WO2022265704

(87)【国際公開日】2022-12-22

(31)【優先権主張番号】17/351,028

(32)【優先日】2021-06-17

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】チャン， ウェンフォン

(72)【発明者】

【氏名】ウー， チャオイン ダニエル

(72)【発明者】

【氏名】ウパディヤヤ， パラッグ

【テーマコード（参考）】

5K029

【Ｆターム（参考）】

5K029AA02

5K029DD12

5K029DD22

5K029DD29

5K029HH08

(57)【要約】

一例では、通信システムのための受信機回路は、データ信号を受信し、処理されたデータ信号を生成するように構成された信号処理回路と、エラースライサ回路とを備える。エラースライサ回路は、信号処理回路の出力に結合されており、処理されたデータ信号を受信するように構成されている。エラースライサ回路は、クロック信号を受信し、クロック信号の第１の状態と処理されたデータ信号とに基づいて第１のエラー信号を出力するように構成された第１のエラースライサを備える。第１のエラースライサは、クロック信号の第２の状態と処理されたデータ信号とに基づいて第２のエラー信号を出力するように更に構成されている。
【選択図】図６

【特許請求の範囲】

【請求項1】

通信システムのための受信機回路であって、前記受信機回路が、
データ信号を受信し、処理されたデータ信号を生成するように構成された信号処理回路と、
前記信号処理回路の出力に結合されており、前記処理されたデータ信号を受信するように構成されたエラースライサ回路と、を備え、前記エラースライサ回路が、
第１のエラースライサを備え、前記第１のエラースライサが、
クロック信号を受信し、
前記クロック信号の第１の状態と前記処理されたデータ信号とに基づいて第１のエラー信号を出力し、かつ
前記クロック信号の第２の状態と前記処理されたデータ信号とに基づいて第２のエラー信号を出力するように構成されている、受信機回路。

【請求項2】

前記第１のエラースライサが、
前記クロック信号を受信するように構成されており、かつ前記クロック信号に基づいて第１の基準信号と第２の基準信号とを生成するように構成されたマルチプレクサ回路を備える基準回路と、
前記第１の基準信号の極性と前記第２の基準信号の極性とに基づいて、第１のエラー電圧値又は第２のエラー電圧値のうちの１つをキャプチャするように構成されたフリップフロップと、を更に備える、請求項１に記載の受信機回路。

【請求項3】

前記クロック信号が前記第１の状態を有することに基づいて、前記マルチプレクサ回路が、正の極性を有する前記第１の基準信号と負の極性を有する前記第２の基準信号とを生成し、前記クロック信号が前記第２の状態を有することに基づいて、前記マルチプレクサ回路が、負の極性を有する前記第１の基準信号を生成し、前記マルチプレクサ回路が、正の極性を有する前記第２の基準信号を生成する、請求項２に記載の受信機回路。

【請求項4】

前記フリップフロップは、
前記第１の基準信号の前記極性が正であり、前記第２の基準信号の前記極性が負であることに基づいて、前記第１のエラー電圧値をキャプチャし、かつ
前記第１の基準信号の前記極性が負であり、前記第２の基準信号の前記極性が正であることに基づいて、前記第２のエラー電圧値をキャプチャするように構成されており、前記第１のエラー電圧値が正の極性を有し、前記第２のエラー電圧値が負の極性を有する、請求項３に記載の受信機回路。

【請求項5】

通信システムであって、
データ信号を送信するように構成された送信機回路と、
チャネルを介して前記送信機回路に接続された受信機回路と、を備え、前記受信機回路が、
前記データ信号を受信し、処理されたデータ信号を生成するように構成された信号処理回路と、
前記信号処理回路の出力に結合されたエラースライサ回路と、を備え、前記エラースライサ回路が、
第１のエラースライサを備え、前記第１のエラースライサが、
クロック信号を受信し、
前記クロック信号の第１の状態と前記処理されたデータ信号とに基づいて第１のエラー信号を出力し、かつ
前記クロック信号の第２の状態と前記処理されたデータ信号とに基づいて第２のエラー信号を出力するように構成されている、通信システム。

【請求項6】

前記第１のエラー信号が正の電圧を有し、前記第２のエラー信号が負の電圧を有し、前記第１のエラー信号の大きさ及び前記第２のエラー信号の大きさが同様である、請求項１又は５に記載の通信システム。

【請求項7】

前記エラースライサ回路が、
第２のエラースライサを更に備え、前記第２のエラースライサが、
前記クロック信号を受信し、
前記クロック信号の前記第１の状態と前記処理されたデータ信号とに基づいて第３のエラー信号を出力し、かつ
前記クロック信号の前記第２の状態と前記処理されたデータ信号とに基づいて第４のエラー信号を出力するように構成されている、請求項１又は５に記載の通信システム。

【請求項8】

前記第２のエラースライサが、前記第１のエラースライサによって生成された前記第１のエラー信号の電圧レベルよりも低い電圧レベルを有する前記第３のエラー信号を生成する、請求項７に記載の通信システム。

【請求項9】

前記第１のエラースライサが、
前記クロック信号を受信するように構成されており、前記クロック信号に基づいて第１の基準信号と第２の基準信号とを生成するように構成されたマルチプレクサ回路を備える基準回路と、
前記第１の基準信号の極性と前記第２の基準信号の極性とに基づいて、第１のエラー電圧値又は第２のエラー電圧値をキャプチャするように構成されたフリップフロップと、を更に備える、請求項５に記載の通信システム。

【請求項10】

前記クロック信号が前記第１の状態を有することに基づいて、前記マルチプレクサ回路が、正の極性を有する前記第１の基準信号と負の極性を有する前記第２の基準信号とを生成し、前記クロック信号が前記第２の状態を有することに基づいて、前記マルチプレクサ回路が、負の極性を有する前記第１の基準信号を生成し、前記マルチプレクサ回路が、正の極性を有する前記第２の基準信号を生成する、請求項９に記載の通信システム。

【請求項11】

前記フリップフロップは、
前記第１の基準信号の前記極性が正であり、前記第２の基準信号の前記極性が負であることに基づいて、前記第１のエラー電圧値をキャプチャし、かつ
前記第１の基準信号の前記極性が負であり、前記第２の基準信号の前記極性が正であることに基づいて、前記第２のエラー電圧値をキャプチャするように構成されており、前記第１のエラー電圧値が正の極性を有し、前記第２のエラー電圧値が負の極性を有する、請求項１０に記載の通信システム。

【請求項12】

受信機回路を動作させるための方法であって、前記方法が、
データ信号を受信することと、
前記データ信号を処理して、処理されたデータ信号を生成することと、
エラースライサ回路の第１のエラースライサにおいて、クロック信号を受信することと、
前記第１のエラースライサから、前記クロック信号の第１の状態と前記処理されたデータ信号とに基づいて第１のエラー信号を出力することと、
前記第１のエラースライサから、前記クロック信号の第２の状態と前記処理されたデータ信号とに基づいて第２のエラー信号を出力することと、を含む、方法。

【請求項13】

前記エラースライサ回路の第２のエラースライサから、前記クロック信号の前記第１の状態と前記処理されたデータ信号とに基づいて第３のエラー信号を出力することと、
前記第２のエラースライサから、前記クロック信号の前記第２の状態と前記処理されたデータ信号とに基づいて第４のエラー信号を出力することと、を更に含む、請求項１２に記載の方法。

【請求項14】

第１の期間中に前記第１のエラー信号を生成し、第２の期間中に前記第３のエラー信号を生成することを更に含み、前記第１の期間が、前記第２の期間と少なくとも部分的に重複し、前記第３のエラー信号の電圧レベルが、前記第１のエラー信号の電圧レベルよりも低い、請求項１６に記載の方法。

【請求項15】

前記クロック信号が、前記第１のエラースライサの基準回路のマルチプレクサによって受信され、前記基準回路が、前記クロック信号に基づいて第１の基準信号と第２の基準信号とを生成するように構成されており、第１のエラー電圧値及び第２のエラー電圧値のうちの１つが、前記第１の基準信号の極性と前記第２の基準信号の極性とに基づいて、前記第１のエラースライサのフリップフロップによってキャプチャされる、請求項１２に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の例は、概して、電子回路に関し、特に、受信機回路のエラースライサ回路に関する。

【背景技術】

【0002】

パルス振幅変調４レベル（pulse amplitude modulation 4-level、ＰＡＭ４）受信機の受信機回路は、クロック位相ごとに３つのデータスライサを使用して、４つのデータレベル（例えば、００、０１、１０、及び１１）を検出する。データスライサの各々は、ＤＨ（高データラッチ電圧）閾値、ＤＺ（中データラッチ電圧）閾値、及びＤＬ（低データラッチ電圧）閾値のそれぞれ１つに対応する。したがって、４つのクロック位相に対して、受信機回路は１２個のデータスライサを含む。更に、受信機回路内のオフセットキャンセル及びデータ閾値レベル適応のために、受信機回路は、クロック位相ごとに１つのエラースライサを含む。各クロック位相に対して、第１のエラースライサは、電圧レベルＥＨＰ（高い電圧の大きさを有する正のエラーラッチ電圧）を検出し、第２のエラースライサは、電圧レベルＥＬＰ（低い電圧の大きさを有する正のエラーラッチ電圧）を検出し、第３のエラースライサは、電圧レベルＥＨＮ（高い電圧の大きさを有する負のエラーラッチ電圧）を検出し、第４のエラースライサは、電圧レベルＥＬＮ（低い電圧の大きさを有する負のエラーラッチ電圧）を検出する。したがって、４つのクロック位相に対して、受信機回路は４つのエラースライサを含む。合計で、４つのクロック位相を使用する受信機回路は、合計１６個のスライサ（例えば、１２個のデータスライサ及び４個のエラースライサ）を有する。多数のエラースライサ及びデータスライサは、受信機回路の全体的な回路サイズ、及び受信機回路によって使用される電力を増加させる。更に、多数のエラースライサ及びデータスライサは、受信機回路の信号処理回路への負荷を増加させ、信号処理回路の帯域幅を制限する。

【発明の概要】

【0003】

受信機回路は、エラースライサ回路及びデータスライサ回路の両方を含む。データスライサ回路は、送信されたデータ信号の異なるデータレベルを検出する。例えば、パルス振幅変調４レベル（ＰＡＭ４）受信機では、ＤＨ閾値（高電圧閾値）、ＤＺ閾値（中電圧閾値）、及びＤＬ閾値（低電圧閾値）のうちの１つのそれぞれを検出するために、クロック位相ごとに３つのデータスライサが使用される。エラースライサ回路は、各クロック位相について異なる電圧基準に関連付けられた電圧レベルを検出する。検出された電圧レベルは、受信機回路内のオフセットキャンセル及びデータ閾値レベル適応のために使用され得る。一例では、受信機回路の回路面積のサイズ、及び受信機回路によって使用される電力を低減するために、エラースライサ回路のエラースライサは、時間多重化方式で使用される。例えば、エラースライサ回路の各エラースライサは、２つの異なる電圧基準を検出する。エラースライサ回路の各エラースライサは、第１の期間中に正の電圧基準を検出し、第２の期間中に負の電圧基準を検出することができる。エラースライサを時間多重化することにより、受信機回路の回路面積、及び受信機回路によって使用される電力が低減される。

【0004】

一例では、通信システムのための受信機回路は、データ信号を受信し、処理されたデータ信号を生成するように構成された信号処理回路と、エラースライサ回路とを備える。エラースライサ回路は、信号処理回路の出力に結合されており、処理されたデータ信号を受信するように構成されている。エラースライサ回路は、クロック信号を受信し、クロック信号の第１の状態と処理されたデータ信号とに基づいて第１のエラー信号を出力するように構成された第１のエラースライサを備える。第１のエラースライサは、クロック信号の第２の状態と処理されたデータ信号とに基づいて第２のエラー信号を出力するように更に構成されている。

【0005】

一例では、通信システムは、データ信号を送信するように構成された送信機回路と、チャネルを介して送信機回路に接続された受信機回路とを備える。受信機回路は、データ信号を受信し、処理されたデータ信号を生成するように構成された信号処理回路と、信号処理回路の出力に結合されたエラースライサ回路とを備える。エラースライサ回路は、第１のエラースライサを備える。第１のエラースライサは、クロック信号を受信し、クロック信号の第１の状態と処理されたデータ信号とに基づいて第１のエラー信号を出力するように構成されている。第１のエラースライサは、クロック信号の第２の状態と処理されたデータ信号とに基づいて第２のエラーを出力するように更に構成されている。

【0006】

一例では、受信機回路を動作させるための方法は、データ信号を受信することと、データ信号を処理して、処理されたデータ信号を生成することとを含む。この方法は、エラースライサ回路の第１のエラースライサにおいて、クロック信号を受信することと、第１のエラースライサから、クロック信号の第１の状態と処理されたデータ信号とに基づいて第１のエラー信号を出力することとを更に含む。更に、この方法は、第１のエラースライサから、クロック信号の第２の状態と処理されたデータ信号とに基づいて第２のエラー信号を出力することを含む。

【0007】

これら及び他の態様は、以下の「発明を実施するための形態」を参照して理解され得る。

【図面の簡単な説明】

【0008】

上記の特徴が詳細に理解され得るように、上記で簡潔に要約されたより具体的な説明が、例示的な実装形態を参照することによって行われ得、それらの実装形態のうちのいくつかが添付の図面に示される。しかしながら、添付の図面は、典型的な例示の実装形態のみを示しており、したがって、その範囲を限定するものと見なされるべきではないことに留意されたい。

【図1】一例による、例示的な通信システムを示すブロック図である。

【図2】一例による、例示的な受信機回路を示すブロック図である。

【図3】一例による、受信機回路の例示的なアイダイアグラムである。

【図4】一例による、例示的なエラースライサ回路のブロック図である。

【図5】一例による、例示的なエラースライサの概略図である。

【図6】一例による、データ信号を受信するための方法のフローチャートである。

【0009】

理解を容易にするために、可能な場合には、図面に共通する同一の要素を示すために同一の参照番号が使用されている。一例の要素は、他の例に有益に組み込まれ得ることが企図される。

【発明を実施するための形態】

【0010】

受信機回路は、エラースライサ回路及びデータスライサ回路を含む。一例では、エラースライサ回路及びデータスライサ回路は、受信機回路のフロントエンドの一部であってもよい。更に、受信機回路は、パルス振幅変調４レベル（ＰＡＭ４）通信システムのデータ信号を受信するように構成され得る。データスライサ回路は、送信されたデータ信号の異なるデータレベルを検出する。ＰＡＭ４通信システムでは、４つのデータレベル（００、０１、１０、及び１１）を検出するために、データスライサ回路は、クロック信号の位相ごとに３つのデータスライサを含む。第１のデータスライサは、クロック信号の位相ごとに第１の電圧閾値（例えば、ＤＨ閾値）を検出するために使用され、第２のデータスライサは、クロック信号の位相ごとに第２の電圧閾値（例えば、ＤＺ閾値）を検出するために使用され、第３のデータスライサは、クロック信号の位相ごとに第３の電圧閾値（例えば、ＤＬ閾値）を検出するために使用される。ＤＨ閾値は、ＤＺ閾値の電圧レベルよりも高い電圧レベルを有し、ＤＺ閾値は、ＤＬ閾値の電圧レベルよりも高い電圧レベルを有する。更に、受信機回路は、各クロック位相について異なる電圧基準に関連付けられた電圧レベルを検出するエラースライサ回路を含む。検出された電圧レベルは、受信機回路内のオフセットキャンセル及びデータ閾値レベル適応のために使用される。

【0011】

エラースライサ回路のエラースライサは、受信機回路の回路面積のサイズを低減し、受信機回路によって使用される電力を低減するために、時間多重化方式で使用される。例えば、エラースライサ回路内の各エラースライサは、２つの異なるエラー電圧値（例えば、電圧基準）を検出する。２つの異なるエラー電圧値は、第１の期間中に検出される正のエラー電圧値と、第２の期間中に検出される負のエラー電圧値とを含む。一例では、エラー電圧値は、高い正のエラー電圧レベル（エラー電圧値ＥＨＰ）、低い正のエラー電圧レベル（エラー電圧値ＥＬＰ）、高い負のエラー電圧レベル（エラー電圧値ＥＨＮ）、及び低い負のエラー電圧レベル（エラー電圧値ＥＬＮ）を含む。エラースライサのうちの第１のエラースライサは、時間多重化方式に基づいてエラー電圧値ＥＨＰ及びＥＨＮを交互に検出し、エラースライサのうちの第２のエラースライサは、時間多重化方式に基づいてエラー電圧値ＥＬＰ及びＥＬＮを交互に検出する。エラースライサを時間多重化することにより、受信機回路の回路面積、及び受信機回路によって使用される電力が低減される。

【0012】

様々な特徴が、図面を参照して以下に記載される。図面は縮尺どおりに描かれている場合もあるし、描かれていない場合もあり、同様の構造又は機能の要素は図面全体を通して同様の参照番号によって表されていることに留意されたい。図面は、特徴の説明を容易にすることのみを意図していることに留意されたい。それらは、特許請求の範囲に記載された発明の網羅的な説明として又は特許請求の範囲に記載された発明の範囲を限定するものとして意図されていない。加えて、図示された例は、示された全ての態様又は利点を有する必要はない。特定の例に関連して記載される態様又は利点は、必ずしもその例に限定されず、そのように図示されていなくても、又はそのように明示的に記載されていなくても、任意の他の例において実施され得る。

【0013】

図１は、１つ以上の例による、通信システム１００のブロック図を示す。通信システム１００は、シリアライザ／デルシリアライザ（serializer/derserializer、ＳｅｒＤｅｓ）１１０及びＳｅｒＤｅｓ１２０を含む。ＳｅｒＤｅｓ１１０は、チャネル１３０を介してＳｅｒＤｅｓ１２０に通信可能に結合される。チャネル１３０は、１つ以上のトレース（ルーティング）を含んでもよい。例えば、チャネル１３０は、２つのトレースを含んでもよく、差動通信チャネルであってもよい。ＳｅｒＤｅｓ１１０及びＳｅｒＤｅｓ１２０は、１つ以上の特定用途向けＩＣ（application specific IC、ＡＳＩＣ）又は１つ以上のプログラマブルＩＣ（例えば、フィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ））など、１つ以上の集積回路（integrated circuit、ＩＣ）の一部であってもよい。

【0014】

ＳｅｒＤｅｓ１１０は、パラレルインシリアルアウト（parallel-in-serial-out、ＰＩＳＯ）回路１１２及び送信機回路１１４を含む。様々な例では、ＳｅｒＤｅｓ１１０は、追加の回路要素を含む。例えば、ＳｅｒＤｅｓ１１０は、受信機回路及び対応する回路要素を含むことができる。更に、ＳｅｒＤｅｓ１１０は、信号処理回路（例えば、とりわけエンコーダ回路又はデコーダ回路）を含むことができる。ＰＩＳＯ回路１１２は、チャネル１３０を介した送信機回路１１４による送信のために、パラレル入力データをシリアル出力データに変換する。

【0015】

ＳｅｒＤｅｓ１２０は、受信機回路１２２及びシリアルインパラレルアウト（serial-in-parallel-out、ＳＩＰＯ）回路１２４を含む。ＳｅｒＤｅｓ１２０は、図１に示されていない追加の回路要素を含むことができる。例えば、ＳｅｒＤｅｓ１２０は、送信機回路及び／又は信号処理回路（例えば、とりわけエンコーダ回路又はデコーダ回路）を含むことができる。受信機回路１２２は、チャネル１３０を介して送信機回路１１４から信号を受信する。更に、受信機回路１２２は、受信された信号を処理し、出力信号をＳＩＰＯ回路１２４に出力する。出力信号はシリアルデータ信号である。ＳＩＰＯ回路１２４は、受信機回路１２２から受信されたシリアルデータ信号をパラレル出力データに変換する。

【0016】

一例では、通信システム１００は、エクストラショートリーチ（extra short reach、ＸＳＲ）通信システム又はウルトラショートリーチ（ultra-short reach、ＵＳＲ）通信システムである。一例では、チャネル１３０の長さは約１５ｍｍ未満である。いくつかの例では、チャネル１３０の長さは約１５ｍｍより大きい。

【0017】

通信システム１００は、ＳｅｒＤｅｓ１１０及びＳｅｒＤｅｓ１２０を含むものとして示されているが、他の例では、送信機回路１１４及び／又は受信機回路１２２は、スタンドアロン回路要素であってもよい。更に、送信機回路１１４及び受信機回路１２２は、１つ以上のＡＳＩＣ又は１つ若しくはプログラマブルＩＣなど、１つ以上のＩＣの一部であってもよい。

【0018】

図２は、１つ以上の例による、受信機回路１２２の概略ブロック図を示す。受信機回路１２２はマルチレベル受信機である。例えば、受信機回路１２２は、パルス振幅変調４レベル（ＰＡＭ４）受信機であってもよく、４つのレベルを有するデータ信号を受信して処理する。他の例では、受信機回路１２２は、４つのレベルより少ない又は多いデータ信号を受信して処理する。図２の例では、受信機回路１２２は、入力パッド２１２、レベルシフタ回路２１４、連続時間線形等化器（continuous time linear equalizer、ＣＴＬＥ）回路２１６、データスライサ回路２１８、エラースライサ回路２２０、デシリアライザ回路２２２、２２４、クロック及びデータ復元（clock and data-recovery、ＣＤＲ）適応回路２２６、クロック生成器回路２２８、及びオフセットキャンセル回路２３０を含む。

【0019】

送信機回路（例えば、送信機回路１１４）から送信された信号は、入力パッド２１２において受信される。レベルシフタ回路２１４は、入力パッド２１２に接続され、受信された信号の電圧レベルをＣＴＬＥ回路２１６の動作パラメータ内になるように調整する。ＣＴＬＥ回路２１６は、レベルシフタ回路２１４に接続される。ＣＴＬＥ回路２１６は、チャネル１３０の低域通過特性を補償するために高域通過フィルタ又は帯域通過フィルタとして動作する。レベルシフタ回路２１４及びＣＴＬＥ回路２１６は、信号処理回路２１３の少なくとも一部を形成する。

【0020】

ＣＴＬＥ回路２１６は、等化アナログ信号をデータスライサ回路２１８及びエラースライサ回路２２０に出力する。データスライサ回路２１８は、閾値基準ＤＨ、ＤＺ、及びＤＬに関連付けられた等化アナログ信号内の１つ以上のデータレベルを検出する。図３を参照すると、閾値基準ＤＨはデータ閾値電圧ＤＨ３０６に対応し、閾値基準ＤＺはデータ閾値電圧ＤＺ３０４に対応し、閾値基準ＤＬはデータ閾値電圧ＤＬ３０２に対応する。データ閾値電圧ＤＬ３０２の電圧レベルは、データ閾値電圧ＤＺ３０４の電圧レベルよりも低く、データ閾値電圧ＤＺ３０４の電圧レベルは、データ閾値電圧ＤＨ３０６の電圧レベルよりも低い。

【0021】

図３は、ＰＡＭ－４シグナリング方式の例示的なアイダイアグラムを示す。ＰＡＭ－４などの４レベルシグナリング方式では、信号導体（例えば、チャネル１３０）上の電圧（例えば、送信されるデータ信号）は、増加する電圧の４つの値のうちの１つをとる。例えば、電圧は、第１の値であるエラー電圧値ＥＬＮ３０８、第２の値であるエラー電圧値ＥＨＮ３１０、第３の値であるエラー電圧値ＥＬＰ３１２、又は第４の値であるエラー電圧値ＥＨＰ３１４をとり得る。図３に示すように、エラー電圧値ＥＬＮ３０８はエラー電圧値ＥＨＮ３１０よりも低く、エラー電圧値ＥＨＮ３１０はエラー電圧値ＥＬＰ３１２よりも低く、エラー電圧値ＥＬＰ３１２はエラー電圧値ＥＨＰ３１４よりも低い。一例では、エラー電圧値ＥＨＰ３１４及びエラー電圧値ＥＨＮ３１０の大きさは類似しており（例えば、互いに製造公差、回路関連公差、及び／又は信号処理公差内、あるいは互いに約５～約１０パーセント以内）、エラー電圧値ＥＬＰ３１２及びエラー電圧値ＥＬＮ３０８の大きさは類似している（例えば、互いに製造公差、回路関連公差、及び／又は信号処理公差内、あるいは互いに約５～約１０パーセント以内）。更にまた、一例では、エラー電圧値ＥＨＰ３１４及びエラー電圧値ＥＬＰ３１２は正の電圧であり、エラー電圧値ＥＨＮ３１０及びエラー電圧値ＥＬＮ３０８は負の電圧である。

【0022】

データ閾値電圧ＤＬ３０２は、エラー電圧値ＥＬＮ３０８とエラー電圧値ＥＨＮ３１０との間にある。データ閾値電圧ＤＺ３０４は、エラー電圧値ＥＨＮ３１０とエラー電圧値ＥＬＰ３１２との間にある。データ閾値電圧ＤＨ３０６は、エラー電圧値ＥＬＰ３１２とエラー電圧値ＥＨＰ３１４との間にある。

【0023】

図２を更に参照すると、データスライサ回路２１８は、クロック信号（例えば、クロック信号２３４）の位相ごとに３つのデータスライサを含む。データスライサ回路２１８は、クロック生成器回路２２８からクロック信号２３４を受信する。クロック信号２３４の各位相について、第１のデータスライサ回路は、閾値基準ＤＨに関連付けられ、等化アナログ信号をサンプリングすることによってデータ信号ＤＨを出力し、第２のデータスライサ回路は、閾値基準ＤＺに関連付けられ、等化アナログ信号をサンプリングすることによってデータ信号ＤＺを出力し、第３のデータスライサ回路は、閾値基準ＤＬに関連付けられ、等化アナログ信号をサンプリングすることによってデータ信号ＤＬを出力する。データ信号ＤＨ、ＤＺ、及びＤＬの各々は、１つ以上のデータビットに対応し得る。

【0024】

データスライサの各々は、クロック信号２３４の対応する位相を受信する。例えば、クロック信号２３４の第１の位相は、データスライサのうちの第１の３つに提供され、クロック信号２３４の第２の位相は、データスライサのうちの第２の３つに提供され、クロック信号２３４の第３の位相は、データスライサのうちの第３の３つに提供され、クロック信号２３４の第４の位相は、データスライサのうちの第４の３つに提供される。一例では、第１の位相は０度であり、第２の位相は９０度であり、第３の位相は１８０度であり、第４の位相は２７０度である。

【0025】

データスライサ回路２１８によって生成されたデータ信号は、デシリアライザ回路２２２に出力される。デシリアライザ回路２２２は、シリアルデータ信号をパラレル信号に変換し、パラレル信号を通信システム（例えば、通信システム１００）内の他の回路要素に提供する。

【0026】

エラースライサ回路２２０は、ＣＴＬＥ回路２１６から等化アナログ信号を受信する。エラースライサ回路２２０は、等化アナログ信号をサンプリングすることによって１つ以上のエラー出力を生成する。例えば、エラースライサ回路２２０は、等化アナログ信号をサンプリングすることによってエラー電圧値ＥＨＰ、ＥＬＰ、ＥＨＮ、及びＥＬＮを生成し、対応するエラー信号ＥＨＰ、ＥＬＰ、ＥＨＮ、及びＥＬＮを出力する。

【0027】

エラースライサ回路２２０は、エラー電圧値のうちの第１の２つ（例えば、エラー電圧値ＥＨＰ及びＥＨＮ）のための第１のエラースライサと、エラー電圧値のうちの第２の２つ（例えば、エラー電圧値ＥＬＰ及びＥＬＮ）のための第２のエラースライサとを含む。エラースライサの各々はマルチプレクサ回路を含む。例えば、図４を参照すると、エラースライサ４２０の各々は、対応する多重化回路４２２を含む。エラースライサ４２０内のマルチプレクサ回路４２２の使用は、エラースライサ４２０が時間多重化（例えば、時分割）方式で使用されることを可能にする。一例では、マルチプレクサを含まないエラースライサ回路を含むエラースライサ回路と比較して、エラースライサ回路２２０は、低減された数のエラースライサを含む。例えば、エラースライサ回路２２０は、２つのエラースライサ４２０を含むが、時間多重化方式を使用しない実装形態では、エラースライサ回路は、４つのエラースライサを含む。したがって、時間多重化方式を使用するエラースライサを含むエラースライサ回路２２０は、より少ないエラースライサを使用し、受信機回路１２２によって使用される電力、及び受信機回路１２２の回路面積を低減する。更に、低減された数のエラースライサ回路を使用することによって、ＣＴＬＥ回路２１６上の負荷が低減され、受信機回路１２２によって使用される電力、及び受信機回路の回路面積が更に低減される。また、デシリアライザ回路２２４の回路規模が低減され得る。例えば、データを提供するエラースライサの数が任意の期間中に低減される（例えば、各期間中に２つのエラースライサ）ので、デシリアライザ回路２２４の回路サイズは、時間多重化エラースライサが使用されない場合と比較して約半分だけ低減され得る。

【0028】

一例では、エラースライサ回路２２０の第１のエラースライサは、ＥＨＰ及びＥＨＮのエラー電圧レベルを検出し、エラースライサ回路２２０の第２のエラースライサは、ＥＬＰ及びＥＬＮを検出する。時間多重化方式を使用しない実装形態では、ＥＰＨのエラー電圧レベル、ＥＬＰのエラー電圧レベル、ＥＨＮのエラー電圧レベル、及びエラー電圧レベルＥＬＮを決定するために、異なるエラースライサが使用される。

【0029】

エラースライサ回路２２０は、クロック生成器回路２２８からクロック信号２３４を受信し、ＣＤＲ適応回路２２６からクロック信号２３６を受信する。クロック信号２３４は、エラースライサ回路２２０の各エラースライサにクロック信号を供給する。クロック信号２３４は、エラースライサ回路２２０内のエラースライサ４２０の動作を制御する。クロック信号２３６は、エラースライサ回路２２０の各エラースライサ内のマルチプレクサ回路を制御する。一例では、クロック信号２３６が第１の値を有することに基づいて、エラースライサ回路２２０は、ＥＨＰ及びＥＬＰを検出し、クロック信号２３６が第２の値を有することに基づいて、エラースライサ回路２２０は、ＥＨＮ及びＥＬＮを検出する。

【0030】

図４は、１つ以上の例による、エラースライサ回路２２０を示す。エラースライサ回路２２０は、エラースライサ４２０_１及び４２０_２を含む。エラースライサ４２０_１及び４２０_２の各々は、それぞれのマルチプレクサ回路４２２（例えば、マルチプレクサ回路４２２_１及び４２２_２）を含む。

【0031】

エラースライサ４２０_１及び４２０_２は、ＣＴＬＥ回路２１６からクロック信号２３４、クロック信号２３６、及び等化アナログ信号を受信する。クロック信号２３６の状態は、エラースライサ４２０_１及び４２０_２の各々のマルチプレクサ回路４２２の状態を制御する。例えば、クロック信号２３６が第１の状態を有することに基づいて、エラースライサ４２０_１及び４２０_２のマルチプレクサ回路４２２は、第１の状態（例えば、正の状態）に設定される。第１の状態では、エラースライサ４２０_１はエラー電圧値ＥＨＰを検出し、エラースライサ４２０_２はエラー電圧値ＥＬＰを検出する。一例では、エラースライサ４２０_１は、第１の期間中にエラー電圧値ＥＨＰを検出し、エラースライサ４２０_２は、第１の期間と少なくとも部分的に重複する第２の期間中にエラー電圧値ＥＬＰを検出する。一例では、第１の期間及び第２の期間は、第１の期間及び第２の期間が同じ長さを有し、同時に開始及び終了するように、互いに完全に重複する。クロック信号２３６が第２の状態を有することに基づいて、エラースライサ４２０_１及び４２０_２のマルチプレクサ回路４２２は、第２の状態（例えば、負の状態）に設定される。第２の状態では、エラースライサ４２０_１は電圧値ＥＨＮを検出し、エラースライサ４２０_２は電圧値ＥＬＮを検出する。一例では、エラースライサ４２０_１は、第３の期間中に電圧値ＥＨＮを検出し、エラースライサ４２０_２は、第３の期間と少なくとも部分的に重複する第４の期間中に電圧値ＥＬＮを検出する。更に、第１及び第２の期間は、第３及び第４の期間と重複しない。第３及び第４の期間は、第１及び第３の期間の後又は前に生じる。一例では、第３の期間及び第４の期間は、第３の期間及び第４の期間が同じ長さを有し、同時に開始及び終了するように、互いに完全に重複する。それに加えて、又はその代わりに、第１の期間、第２の期間、第３の期間、及び第４の期間は、データスライサ回路２１８のデータスライサがＣＴＬＥ回路２１６からの等化アナログ信号を処理する期間と少なくとも部分的に重複し、それにより、エラースライサ４２０_１及び４２０_２並びにデータスライサ回路２１８のデータスライサは、少なくとも部分的に重複する期間中に等化アナログ信号を処理して、電圧値ＥＨＰ、ＥＬＰ、ＥＨＮ、及びＥＬＮ、並びにデータ閾値電圧ＤＬ、ＤＺ、及びＤＨを生成する。

【0032】

クロック信号２３６の第１の状態は、クロック信号２３６のハイレベルに対応し、クロック信号２３６の第２の状態は、クロック信号２３６のローレベルに対応する。

【0033】

一例では、クロック信号２３６の第１の状態に関連付けられた第１の期間中に、エラースライサ４２０_１は、等化アナログ信号をサンプリングすることによってエラー電圧値ＥＨＰをデシリアライザ回路２２４に出力し、エラースライサ４２０_２は、等化アナログ信号をサンプリングすることによって電圧値ＥＬＰをデシリアライザ回路２２４に出力する。

【0034】

クロック信号２３６の第２の状態に関連付けられた第２の期間中に、エラースライサ４２０_１は、等化アナログ信号をサンプリングすることによってエラー電圧信号ＥＨＮをデシリアライザ回路２２４に出力し、エラースライサ４２０_２は、等化アナログ信号をサンプリングすることによってエラー電圧信号ＥＬＮをデシリアライザ回路２２４に出力する。

【0035】

図２を更に参照すると、エラースライサ回路２２０によって生成されたエラー信号（例えば、エラー電圧値ＥＨＰ、ＥＬＰ、ＥＨＮ、及びＥＬＮ）は、デシリアライザ回路２２４に出力される。デシリアライザ回路２２４は、シリアルデータ信号をパラレル信号に変換する。クロック信号２３６の第１の状態の間に、デシリアライザ回路２２４は、エラースライサ回路２２０から正のエラー信号（例えば、エラー電圧値ＥＨＰ及びＥＬＰ）を受信し、クロック信号２３６の第２の状態の間に、デシリアライザ回路２２４は、エラースライサ回路２２０から負のエラー信号（例えば、エラー電圧値ＥＨＮ及びＥＬＮ）を受信する。時間多重化方式を使用しないエラースライサと比較して、クロック信号２３６の各状態の間に、デシリアライザ回路２２４は、より少ないエラー信号を受信する。したがって、デシリアライザ回路２２４のサイズが低減され得、デシリアライザ回路２２４によって使用される電力、及びデシリアライザ回路２２４の回路面積が低減される。

【0036】

ＣＤＲ適応回路２２６は、デシリアライザ回路２２２及びデシリアライザ回路２２４の出力信号を受信する。ＣＤＲ適応回路２２６は、デシリアライザ回路２２２及びデシリアライザ回路２２４によって提供される出力信号からクロック制御信号を生成する。クロック制御信号は、クロック信号２３４を生成するためにクロック生成器回路２２８に出力される。更に、ＣＤＲ適応回路２２６は、クロック信号２３６を生成する。ＣＤＲ適応回路２２６は、ＣＤＲ適応回路２２６の内部クロック信号のＸサイクルごとに、クロック信号２３６の状態を変化させる。Ｘは、６４、１２８、２５６、５１２、１０２４、又はそれ以上である。クロック信号２３６は、約５０パーセントのデューティサイクルを有する。一例では、ＣＤＲ適応回路２２６は、デシリアライザ回路２２２及びデシリアライザ回路２２４の出力信号から決定された生成されたタイミングエラー値に基づいて、クロック制御信号を生成する。一例では、ＣＤＲ適応回路２２６は、データスライサ回路２１８のデータスライサ及びエラースライサ４２０の閾値電圧を制御するための制御信号を生成する。更に、ＣＤＲ適応回路２２６は、受信信号のシンボルごとに、プリカーソル、メインカーソル、及びポストカーソルのカーソル重み（ｈ）を生成することができる。

【0037】

クロック生成器回路２２８は、ＣＤＲ適応回路２２６によって生成されたクロック制御信号とは異なる位相でクロック信号２３４を生成する。一例では、クロック生成器回路２２８は、０度位相のクロック信号２３４、９０度位相のクロック信号２３４、１８０度位相のクロック信号２３４、及び２７０度位相のクロック信号２３４を生成する。クロック生成器回路２２８は、クロック信号２３４をデータスライサ回路２１８及びエラースライサ回路２２０に出力する。

【0038】

図５は、１つ以上の例による、例示的なエラースライサ５００を示す。一実施形態では、エラースライサ４２０_１及び４２０_２の各々は、エラースライサ５００と同様に構成され得る。エラースライサ５００は、基準回路５１０、フリップフロップ５２０、及びデジタルアナログ変換器（digital-to-analog converter、ＤＡＣ）回路５３０を含む。

【0039】

ＤＡＣ回路５３０は、１つ以上の制御信号を基準回路５１０に出力する。例えば、ＤＡＣ回路５３０は、制御信号ＵＴ、ＶＰ、及びＶＳを出力する。基準回路５１０は、マルチプレクサ回路５１２及び基準生成回路５１４を含む。基準生成回路５１４は、基準信号５１６及び５１８を生成し、フリップフロップ５２０に出力する。基準信号５１６及び５１８は、エラースライサ５００の閾値電圧である。基準生成回路５１４は、マルチプレクサ回路５１２の出力に基づいて基準信号５１６及び５１８を生成する。基準信号５１６及び５１８は電圧信号である。基準信号５１８の極性は、基準信号５１６の極性と反対である。一例では、基準信号５１８は、基準信号５１６の負のバージョンである。基準生成回路５１４は、複数のトランジスタと、コモンモードフィードバック（common mode feedback、ＣＭＦＢ）回路５１５と、オフセット較正ＤＡＣ回路５１７とを含む。マルチプレクサ回路５１２、ＣＭＦＢ回路５１５、及びオフセット較正ＤＡＣ回路５１７の出力は、基準信号５１６及び５１８を生成するようにトランジスタを制御する。

【0040】

マルチプレクサ回路５１２は、３つ以上のマルチプレクサを含む。マルチプレクサ５１２_１は、制御信号ＵＴの正及び負のバージョンを受信し、マルチプレクサ５１２_２は、制御信号ＶＰの正及び負のバージョンを受信し、マルチプレクサ５１２_３は、制御信号ＶＳの正及び負のバージョンを受信する。

【0041】

マルチプレクサ回路５１２は、クロック信号２３６の状態に基づいて、正の領域及び負の領域で動作する。例えば、クロック信号の第１の状態に基づいて、マルチプレクサ回路５１２は正の領域で動作する。更に、クロック信号の第２の状態に基づいて、マルチプレクサ回路５１２は負の領域で動作する。クロック信号の第２の状態に基づいて、ＵＴ制御信号を受信するマルチプレクサ５１２_１の入力は、クロック信号の第１の状態と比較して切り替えられ（例えば、反転され）、基準信号５１６及び５１８の極性（符号）が切り替えられる。したがって、クロック信号２３６が第１の状態を有するとき、基準信号５１６の極性は正であり、基準信号５１８の極性は負である。更に、クロック信号２３６が第２の状態を有するとき、基準信号５１６の極性は負であり、基準信号５１８の極性は正である。別の言い方をすれば、クロック信号２３６の状態を変更することにより、基準信号５１６及び５１８の極性（又は符号）が変更される。

【0042】

クロック信号２３６の状態並びに基準信号５１６及び５１８の極性は、フリップフロップ５２０がエラー電圧値ＥＰＨ若しくはＥＰＬ又はエラー電圧値ＥＮＨ若しくはＥＮＬに対応する値を検出するかどうかを決定する。一例では、クロック信号２３６が第１の状態を有することに基づいて、フリップフロップ５２０は、エラー電圧値ＥＰＨ又はＥＰＬに対応する値をキャプチャする。フリップフロップ５２０は、フリップフロップ５２０の電圧レベルに基づいて、エラー電圧値ＥＰＨ又はＥＰＬに対応する値をキャプチャする。例えば、フリップフロップ５２０は、アナログ電圧からデジタル（例えば、０又は１）への決定が行われるキャプチャフリップフロップである。フリップフロップ５２０は、基準回路５１０によって提供される閾値電圧レベルに基づいて、目標入力電圧レベルを検出する。更に、クロック信号２３６が第１の状態を有するとき、エラースライサ５００は正のエラースライサである。クロック信号２３６が第２の状態を有することに基づいて、フリップフロップ５２０は、エラー電圧値ＥＮＨ又はＥＮＬに対応する値をキャプチャする。フリップフロップ５２０は、フリップフロップ５２０の電圧レベルに基づいて、エラー電圧値ＥＮＨ又はＥＮＬに対応する値をキャプチャする。更に、クロック信号２３６が第２の状態を有するとき、エラースライサ５００は負のエラースライサである。

【0043】

エラースライサ４２０に時間多重化方式を適用することによって、ＤＡＣ回路５３０、オフセット較正ＤＡＣ回路５１７、及びＣＭＦＢ回路５１５のサイズを低減し、対応する受信機回路によって使用される電力、及び対応する受信機回路の回路面積を低減することができる。

【0044】

図６は、１つ以上の例による、データ信号を受信するための方法６００のフローチャートを示す。方法６００の動作６１０において、送信されたデータ信号を受信する。例えば、図１及び図２を参照すると、送信されたデータ信号は、入力パッド２１２において受信機回路１２２によってチャネル１３０から受信される。データ信号は、ＰＡＭ４通信システムのデータ信号であってもよい。方法６００の動作６２０において、データ信号を処理して等化アナログ信号を生成する。例えば、図２を参照すると、データ信号は、信号処理回路２１３によって処理される。レベルシフタ回路２１４は、ＣＴＬＥ回路２１６のパラメータに基づいてデータ信号の電圧レベルを変更することができ、ＣＴＬＥ回路２１６は、等化アナログ信号を生成する。方法６００の動作６３０において、エラースライサ回路のエラースライサがクロック信号を受信する。図２及び図４を参照すると、ＣＤＲ適応回路２２６は、ＣＤＲ適応回路２２６のクロック信号に基づいてクロック信号２３６を生成し、クロック信号をエラースライサ回路２２０のエラースライサ４４０に出力する。一例では、ＣＤＲ適応回路２２６のクロック信号のＸパルスごとに、クロック信号２３６の状態が変更される。Ｘは、６４、１２８、２５６、５１２、１０２４、又はそれ以上であってもよい。

【0045】

方法６００の動作６４０において、エラースライサ回路のエラースライサが第１のエラー信号を出力する。第１のエラー信号は、図３のエラー電圧値ＥＨＰ３１４又はエラー電圧値ＥＬＰ３１２のうちの１つ以上に対応する。第１のエラー信号は、図２のＣＴＬＥ回路２１６によって生成された等化アナログ信号をサンプリングすることによって生成される。図２及び図４を参照すると、エラースライサ４２０_１は、ＣＴＬＥ回路２１６から等化アナログ信号（例えば、信号処理回路２１３からの処理されたデータ信号）を受信し、等化アナログ信号からエラー電圧値ＥＨＰ３１４を検出し、エラー電圧値ＥＨＰ３１４を出力する。エラー電圧値ＥＨＰ３１４は、クロック信号２３６の第１の状態に基づいて、エラースライサ４２０_１によって検出される。第１の状態では、クロック信号２３６は、エラー電圧値ＥＨＰ３１４を検出するようにエラースライサ４２０_１を制御する基準電圧を生成するようにマルチプレクサ回路４２２_１を制御する。エラースライサ４２０_１は、クロック信号２３６が第１の状態を有するとき、正の電圧エラースライサと呼ばれ得る。動作６４０は第１の期間に対応し得る。

【0046】

方法６００の６５０において、エラースライサ回路のエラースライサが第２のエラー信号を出力する。第２エラー信号は、図３のエラー電圧値ＥＨＮ３１０である。図２及び図４を参照すると、エラースライサ４２０_１は、ＣＴＬＥ回路２１６から等化アナログ信号を受信し、等化アナログ信号からエラー電圧値ＥＨＮ３１０を検出し、エラー電圧値ＥＨＮ３１０を出力する。エラー電圧値ＥＨＮ３１０は、クロック信号２３６の第２の状態に基づいて、エラースライサ４２０_１によって検出される。第２の状態では、クロック信号２３６は、エラー電圧値ＥＬＰ３１２を検出するようにエラースライサ４２０_１を制御する基準電圧を生成するようにマルチプレクサ回路４２２_１を制御する。エラースライサ４２０_１は、クロック信号２３６が第２の状態を有するとき、負の電圧エラースライサと呼ばれ得る。動作６５０は、第１の期間と重複しない第２の期間に対応する。

【0047】

一例では、方法６００の動作６４０及び６５０中に、エラースライサ５００内のマルチプレクサ回路５１２は、クロック信号２３６を受信する。クロック信号２３６の状態は、マルチプレクサ回路５１２の状態を制御して、基準回路５１０によって生成される基準信号の極性、又は符号若しくは状態を制御する。例えば、クロック信号２３６の状態が変化することに基づいて、基準回路５１０によって生成される基準信号の極性が変化する。クロック信号２３６の各状態の間に、データスライサ回路２１８は、クロック信号２３４のそれぞれの位相ごとに閾値基準ＤＨ、ＤＺ、及びＤＬを検出する。

【0048】

上記では、エラースライサ回路及びデータスライサ回路の両方を含む受信機回路について説明した。エラースライサ回路は、異なる電圧基準に関連付けられた電圧レベルを検出し、エラースライサ回路のエラースライサは、時間多重化方式で制御される。エラースライサを時間多重化することにより、受信機回路の回路面積のサイズ、及び受信機回路によって使用される電力が低減される。一例では、エラースライサ回路内の各エラースライサは、２つの異なる電圧基準を検出する。エラースライサ回路を有する各エラースライサは、第１の期間中に正の電圧基準を検出し、第２の期間中に負の電圧基準を検出することができる。

【0049】

上記は特定の例を対象とするが、他の例及び更なる例が、その基本的な範囲から逸脱することなく考案され得、その範囲は、以下の「特許請求の範囲」によって決定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【国際調査報告】